WO2020183842A1 - 制御回路および測距システム - Google Patents

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WO2020183842A1
WO2020183842A1 PCT/JP2019/049480 JP2019049480W WO2020183842A1 WO 2020183842 A1 WO2020183842 A1 WO 2020183842A1 JP 2019049480 W JP2019049480 W JP 2019049480W WO 2020183842 A1 WO2020183842 A1 WO 2020183842A1
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output
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PCT/JP2019/049480
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Inventor
隼人 上水流
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ソニーセミコンダクタソリューションズ株式会社
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    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/10—Systems determining position data of a target for measuring distance only using transmission of interrupted, pulse-modulated waves
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
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    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/487—Extracting wanted echo signals, e.g. pulse detection

Definitions

  • the present disclosure relates to a control circuit and a ranging system.
  • a distance measurement method called the direct ToF (Time of Flight) method As one of the distance measurement methods that measure the distance to the object to be measured using light, a distance measurement method called the direct ToF (Time of Flight) method is known.
  • the direct ToF method the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light.
  • This disclosure proposes a control circuit and a distance measuring system capable of expanding the dynamic range.
  • a control circuit includes a pulse output unit, an addition unit, and a pulse shaping unit.
  • the pulse output unit outputs a plurality of first pulse signals corresponding to the signals generated by the plurality of SPAD (Single Photon Avalanche Diode) elements.
  • the addition unit adds a plurality of the first pulse signals output from the pulse output unit and converts them into an addition signal.
  • the pulse shaping unit shapes the added signal into a second pulse signal having a pulse width based on the number of pulse signals in the added signal generated at time intervals shorter than a predetermined period.
  • the dynamic range can be expanded.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • a distance measuring method called a direct ToF method As one of the distance measuring methods for measuring the distance to the object to be measured using light, a distance measuring method called a direct ToF method is known.
  • the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light. To measure.
  • the difference between the minimum and maximum number of photons that can be measured becomes small, and the dynamic range of the distance measurement system may decrease.
  • the present disclosure relates to a technique for performing distance measurement using light. Therefore, in order to facilitate understanding of the embodiment of the present disclosure, a distance measuring method applicable to the embodiment will be described with reference to FIGS. 1 and 2.
  • FIG. 1 is a diagram schematically showing distance measurement by the direct ToF method applicable to the embodiment of the present disclosure.
  • the ToF method is directly applied as the distance measuring method.
  • the light emitted from the light source unit 2 L1 receives the reflected light L2 reflected by the object 100 to be measured by the light receiving unit 3, and the distance is measured based on the time difference between the light emission timing and the light receiving timing. It is a method to do.
  • the distance measuring device 1 includes a light source unit 2 and a light receiving unit 3.
  • the distance measuring device 1 is an example of a distance measuring system.
  • the light source unit 2 has, for example, a light source 4 (see FIG. 3) which is a laser diode, and is driven so as to emit laser light in a pulsed manner.
  • the emitted light L1 from the light source unit 2 is reflected by the object to be measured 100 and is received by the light receiving unit 3 as reflected light L2.
  • the light receiving unit 3 includes a pixel array unit 6 (see FIG. 3) that converts light into an electric signal by photoelectric conversion, and outputs a signal corresponding to the received light.
  • time t 0 the time when the light source unit 2 emits light
  • time t 3 the time when the light receiving unit 3 receives the reflected light L2 reflected by the object 100 from the light source unit 2 (light receiving timing). ) Is time t 1 .
  • the distance D between the distance measurement apparatus 1 and the object to be measured 100 is calculated by the following equation (1).
  • D (c / 2) ⁇ (t 1 ⁇ t 0 )... (1)
  • the distance measuring device 1 may repeat the above-mentioned processing a plurality of times. Further, the light receiving unit 3 may have a plurality of SPAD elements 6a (see FIG. 4), and the distance D may be calculated based on each light receiving timing when the reflected light L2 is received by each SPAD element 6a.
  • the distance measuring device 1 sets the time t m (hereinafter, also referred to as “light receiving time t m ”) from the light emitting timing time t 0 to the light receiving timing when the light is received by the light receiving unit 3 (bins). ) To classify and generate a histogram.
  • FIG. 2 is a diagram showing an example of a histogram based on the time when the light receiving unit 3 is applicable, which is applicable to the embodiment of the present disclosure.
  • the horizontal axis indicates the bin and the vertical axis indicates the frequency for each bin.
  • the bins are obtained by classifying the light receiving time t m for each predetermined unit time d.
  • bin # 0 is 0 ⁇ t m ⁇ d
  • bin # 1 is d ⁇ t m ⁇ 2 ⁇ d
  • bin # 2 is 2 ⁇ d ⁇ t m ⁇ 3 ⁇ d
  • Bin # (N). -2) is (N-2) ⁇ d ⁇ t m ⁇ (N-1) ⁇ d.
  • the distance measuring device 1 counts the number of times the light receiving time t m is acquired based on the bin, obtains the frequency 200 for each bin, and generates a histogram.
  • the light receiving unit 3 also receives light other than the reflected light L2 from which the emitted light L1 emitted from the light source unit 2 is reflected.
  • ambient light is light that is randomly incident on the light receiving unit 3, and the ambient light component 201 due to the ambient light in the histogram becomes noise for the target reflected light L2.
  • the target reflected light L2 is light received according to a specific distance and appears as an active light component 202 in the histogram.
  • the bin corresponding to the frequency of the peak in the active light component 202 is the bin corresponding to the distance D of the object to be measured 100.
  • the distance measuring device 1 acquires the representative time of the bottle (for example, the time in the center of the bottle) as the time t 1 described above, and calculates the distance D to the object to be measured 100 according to the above formula (1). be able to. As described above, by using a plurality of light reception results, it is possible to perform appropriate distance measurement for random noise.
  • FIG. 3 is a block diagram showing a configuration example of the distance measuring device 1 according to the embodiment of the present disclosure.
  • the distance measuring device 1 includes a light source unit 2 and a light receiving unit 3.
  • the light source unit 2 has a light source 4 and a light source driving unit 5.
  • the light source 4 is composed of, for example, a laser diode such as a vertical cavity surface emitting laser (VCSEL: Vertical Cavity Surface Emitting LASER).
  • VCSEL Vertical Cavity Surface Emitting LASER
  • the light source 4 is not limited to the VCSEL, and a laser diode array in which laser diodes are arranged on a line may be used.
  • the light source driving unit 5 drives the light source 4.
  • the light source driving unit 5 drives the light source 4 so that the emitted light L1 having a predetermined timing and pulse width is emitted from the light source 4 based on the light emission control signal from the control unit 11 of the light receiving unit 3.
  • the light source driving unit 5 can drive the light source 4 so that the laser light is scanned in the direction perpendicular to the line, for example, from the light source 4 having the laser diodes arranged on the line.
  • the light receiving unit 3 includes a pixel array unit 6, a pulse output unit 7, an addition unit 8, a pulse shaping unit 9, a counter unit 10, and a control unit 11.
  • the pixel array unit 6 has a plurality of SPAD elements 6a (see FIG. 4) arranged in a two-dimensional lattice pattern.
  • SPAD element 6a when a large reverse bias voltage that causes an avalanche multiplier is applied to the cathode, the avalanche multiplier is internally generated due to the electrons generated in response to the incident of one photon.
  • the SPAD element 6a has a characteristic that a large current flows according to the incident of one photon. Then, the SPAD element 6a can detect the incident of one photon contained in the reflected light L2 with high sensitivity by utilizing such a characteristic.
  • the operation of the plurality of SPAD elements 6a in the pixel array unit 6 is controlled by the control unit 11.
  • the control unit 11 may control the reading of signals from each SPAD element 6a for each block including (n ⁇ m) SPAD elements 6a having n pixels in the row direction and m pixels in the column direction. it can.
  • control unit 11 can scan each SPAD element 6a in the row direction and further scan each row in the column direction in units of the block, and can read a signal from each SPAD element 6a.
  • control unit 11 may independently read a signal from each SPAD element 6a.
  • the signal generated by the SPAD element 6a of the pixel array unit 6 is supplied to the pulse output circuit 7a (see FIG. 5) of the pulse output unit 7.
  • the pulse output unit 7 has the same number of pulse output circuits 7a as the SPAD elements 6a.
  • the pulse output circuit 7a outputs a predetermined first pulse signal P1 (see FIG. 6) to the adder 8 as a digital signal according to the signal generated by the corresponding SPAD element 6a.
  • the pulse output unit 7 outputs a plurality of first pulse signals P1 corresponding to the signals generated by the plurality of SPAD elements 6a, respectively. Details of the pulse output unit 7 and the pulse output circuit 7a will be described later.
  • the addition unit 8 adds a plurality of first pulse signals P1 output from the pulse output unit 7 to generate an addition signal Pa (see FIG. 8). The details of the addition unit 8 will be described later.
  • the pulse shaping unit 9 shapes the addition signal Pa into the second pulse signal P2 (see FIG. 11).
  • the second pulse signal P2 is a signal having a pulse width based on the number of pulse signals in the addition signal Pa generated at intervals shorter than a predetermined period ⁇ T (see FIG. 10). Details of the pulse shaping unit 9 will be described later.
  • the counter unit 10 counts the number corresponding to the pulse width of the second pulse signal P2 as the number of photons incident on the plurality of SPAD elements 6a. Details of the counter unit 10 will be described later.
  • the control unit 11 controls the overall operation of the distance measuring device 1 according to, for example, a program incorporated in advance.
  • the control unit 11 controls the light source driving unit 5 to control the light emission timing of the light source 4.
  • control unit 11 generates the histogram shown in FIG. 2 based on the count number output from the counter unit 10. Further, the control unit 11 performs a predetermined arithmetic process based on the generated histogram data, and calculates the distance D to the object to be measured 100.
  • FIG. 4 is a schematic diagram showing an example of a device configuration applicable to the light receiving unit 3 according to the embodiment of the present disclosure.
  • the light receiving unit 3 is configured by laminating a light receiving chip 3a made of a semiconductor chip and a logic chip 3b, respectively.
  • the light receiving chip 3a and the logic chip 3b are shown in a separated state for easy understanding.
  • the logic chip 3b is provided with a pulse output unit 7, an addition unit 8, a pulse shaping unit 9, a counter unit 10, and a control unit 11 (not shown).
  • the configuration of the light receiving chip 3a and the logic chip 3b is not limited to the example of FIG.
  • FIG. 5 is a circuit diagram showing a configuration example of the pulse output circuit 7a of the pulse output unit 7 according to the embodiment of the present disclosure.
  • the pulse output unit 7 has a pulse output circuit 7a.
  • One pulse output circuit 7a is provided for one SPAD element 6a. That is, the same number of pulse output circuits 7a as the SPAD elements 6a are provided in the pulse output unit 7.
  • each pulse output circuit 7a is connected to the corresponding SPAD element 6a.
  • FIG. 5 for easy understanding, one SPAD element 6a and one pulse output circuit 7a are shown.
  • the pulse output circuit 7a includes a P-type transistor 21, an inverter 22, a negative logic product circuit 23, a delay circuit 24, and a P-type transistor 25. Further, the delay circuit 24 has four inverters 31 to 34.
  • the source of the P-type transistor 21 is connected to the power supply voltage Vdd, the drain of the P-type transistor 21 is connected to the signal line 26, and the gate of the P-type transistor 21 is connected to the node 27.
  • the signal line 26 connects between the cathode of the SPAD element 6a and the input terminal of the inverter 22 via the connection unit 6b of the pixel array unit 6. Further, the anode of the SPAD element 6a is grounded, and the output terminal of the inverter 22 is connected to the adder 8 (see FIG. 3) via the node 27.
  • the two input terminals of the negative AND circuit 23 are connected to the node 27 and the output terminal of the inverter 34.
  • the output terminal of the negative conjunction circuit 23 is connected to the input terminal of the inverter 31.
  • the output terminal of the inverter 31 is connected to the input terminal of the inverter 32.
  • the output terminal of the inverter 32 is connected to the input terminal of the inverter 33.
  • the output terminal of the inverter 33 is connected to the input terminal of the inverter 34.
  • the negative AND circuit 23 and the four inverters 31 to 34 serve as ring oscillators.
  • the source of the P-type transistor 25 is connected to the power supply voltage Vdd, the drain of the P-type transistor 25 is connected to the signal line 26, and the gate of the P-type transistor 25 is connected to the output terminal of the inverter 34.
  • the low-level signal S2 is input to the gate of the P-type transistor 21 via the node 27. Therefore, in the initial state of the pulse output circuit 7a, a predetermined current is supplied to the cathode of the SPAD element 6a by the first supply path R1 including the P-type transistor 21.
  • the pulse output circuit 7a can operate the SPAD element 6a by the predetermined current.
  • a high level signal S3 is input to the gate of the P-type transistor 25 in the initial state.
  • no current is supplied to the cathode of the SPAD element 6a from other than the first supply path R1 described above.
  • FIG. 6 is an explanatory diagram showing the operation of the pulse output circuit 7a according to the embodiment of the present disclosure in a timing chart.
  • a reverse bias voltage Va is applied to the SPAD element 6a until a state called Geiger mode is reached on the verge of avalanche amplification. That is, in the initial state, the signal S1 output from the cathode of the SPAD element 6a becomes this voltage Va.
  • the inverter 22 since the voltage Va equal to or higher than the threshold voltage Vth is input to the inverter 22 as the signal S1, the inverter 22 outputs the low-level signal S2. Further, since the low level signal S2 is input to the negative AND circuit 23 from the inverter 22, the high level signal S3 is output from the delay circuit 24.
  • the SPAD element 6a breaks down and a current flows through the first supply path R1.
  • the signal S1 sharply decreases from the voltage Va.
  • the inverter 22 outputs the high-level signal S2.
  • the signal S1 stops lowering at the voltage Vb.
  • the pulse output circuit 7a since the signal S2 that has reached a high level at time T2 is input to the gate of the P-type transistor 21, the first supply path R1 is cut off.
  • the cathode of the SPAD element 6a is in a floating state cut off from the power supply voltage Vdd. Therefore, the signal S1 is fixed at the voltage Vb even after the time T3.
  • the signal S2 that has reached a high level at time T2 is also input to the negative AND circuit 23.
  • the negative logical product circuit 23 outputs a low level signal.
  • the delay circuit 24 outputs the low-level signal S3 to the time T4 when a predetermined delay time has elapsed from the time T2 based on the low-level signal from the negative logical product circuit 23.
  • the low level signal S3 at this time T4 is input to the gate of the P-type transistor 25.
  • the P-type transistor 25 becomes conductive, so that the second supply path R2 including the P-type transistor 25 is opened in the pulse output circuit 7a.
  • the signal S1 rises when the SPAD element 6a is recharged via the second supply path R2.
  • the pulse output circuit 7a of the embodiment is provided with a first supply path R1 and a second supply path R2 as supply paths for supplying current to the SPAD element 6a.
  • the first supply path R1 includes a P-type transistor 21 and supplies a current to the SPAD element 6a in the initial state and when avalanche amplification is occurring in the SPAD element 6a.
  • the second supply path R2 includes the P-type transistor 25, and supplies a current to the SPAD element 6a after the avalanche amplification is stopped in the SPAD element 6a.
  • the internal resistance of the P-type transistor 25 may be smaller than the internal resistance of the P-type transistor 21. That is, in the embodiment, the resistance value of the second supply path R2 may be smaller than the resistance value of the first supply path R1.
  • the internal resistance of the P-type transistor 21 may be set to a resistance value capable of supplying a current value within a range in which the SPAD element 6a can operate well.
  • the second supply path R2 does not supply current when avalanche amplification occurs in the SPAD element 6a. Therefore, even if the internal resistance of the P-type transistor 25 is reduced, there is no adverse effect such as avalanche amplification not stopping in the SPAD element 6a.
  • the inverter 22 At the time T5 when the signal S1 becomes equal to or higher than the threshold voltage Vth, the inverter 22 outputs the low-level signal S2. Further, the SPAD element 6a returns to the initial voltage Va at time T6.
  • the pulse output circuit 7a converts the signal S1 generated by the SPAD element 6a due to the incident of one photon into the first pulse signal P1 by the inverter 22 and outputs the signal S1.
  • the first pulse signal P1 is a signal having a pulse width from time T2 to time T5 in the example of FIG.
  • the signal S2 that has become low level at time T5 is input to the gate of the P-type transistor 21.
  • a predetermined current is supplied to the cathode of the SPAD element 6a via the P-type transistor 21 (that is, the first supply path R1).
  • the signal S2 that becomes low level at time T5 is also input to the negative AND circuit 23.
  • the negative AND circuit 23 outputs a high-level signal, so that the delay circuit 24 outputs the high-level signal S3 at the time T7 when a predetermined delay time has elapsed from the time T5.
  • the P-type transistor 25 is disconnected, and the SPAD element 6a and the pulse output circuit 7a return to the initial state.
  • the pulse output circuit 7a of the embodiment provides SPAD by providing a plurality of supply paths (first supply path R1 and second supply path R2) for supplying current to the cathode of the SPAD element 6a.
  • the element 6a can be recovered quickly.
  • FIG. 7 is a circuit diagram showing a configuration example of the addition unit 8 according to the embodiment of the present disclosure.
  • the addition unit 8 has (n-1) ORs. It has a sum circuit 8a-2, 8a-3 ... 8an.
  • the output terminal of the pulse output circuit 7a-1 and the output terminal of the pulse output circuit 7a-2 are connected to the input terminal of the OR circuit 8a-2. Further, the output terminal of the OR circuit 8a-2 and the output terminal of the pulse output circuit 7a-3 are connected to the input terminal of the OR circuit 8a-3.
  • the OR circuits 8a-2 to 8an are connected in series, and the output terminals of the pulse output circuits 7a-2 to 7an are connected to the OR circuits 8a-2 to 8an, respectively. To. Then, the output terminal of the OR circuit 8an is connected to the pulse shaping unit 9.
  • FIG. 8 is an explanatory diagram showing the operation of the addition unit 8 according to the embodiment of the present disclosure in a timing chart.
  • FIG. 8 is an explanatory diagram showing the operation of the addition unit 8 according to the embodiment of the present disclosure in a timing chart.
  • one photon is incident on one of the SPAD elements 6a (hereinafter, also referred to as “SPAD element A”) at time T11, and another photon is incident at time T14.
  • the pulse output circuit 7a (hereinafter, also referred to as “pulse output circuit A”) connected to the SPAD element A is the first having two pulse signals having predetermined pulse widths from the times T11 and T14, respectively.
  • the pulse signal P1A is output.
  • one photon is incident on the other SPAD element 6a (hereinafter, also referred to as “SPAD element B”) at time T12, time T13, and time T15, respectively.
  • the pulse output circuit 7a (hereinafter, also referred to as “pulse output circuit B”) connected to the SPAD element B has three pulse signals having predetermined pulse widths from the times T12, T13, and T15, respectively.
  • the first pulse signal P1B is output.
  • the addition unit 8 generates an addition signal Pa in which the first pulse signal P1A output from the pulse output circuit A and the first pulse signal P1B output from the pulse output circuit B are added.
  • the addition signal Pa has five pulse signals having predetermined pulse widths from the times T11, T12, T13, T14 and T15, respectively.
  • the addition unit 8 adds a plurality of first pulse signals P1 generated by each pulse output circuit 7a to generate an addition signal Pa.
  • the addition signal Pa has a pulse signal generated due to photons incident on each SPAD element 6a.
  • the pulse width of the pulse signal output from the pulse output circuit 7a may be as short as possible. As a result, as shown in FIG. 8, even when a plurality of photons are incident on the pixel array unit 6 in a short time, the plurality of photons can be output as pulse signals.
  • FIG. 9 is a circuit diagram showing a configuration example of the pulse shaping unit 9 according to the embodiment of the present disclosure.
  • the pulse shaping unit 9 includes an RS flip-flop circuit 41, an OR circuit 42, and a delay circuit 43.
  • the S terminal of the RS flip-flop circuit 41 is connected to the output terminal of the adder 8.
  • the R terminal of the RS flip-flop circuit 41 is connected to the output terminal of the delay circuit 43.
  • the Q terminal of the RS flip-flop circuit 41 is connected to the input terminal of the counter unit 10.
  • the XQ terminal of the RS flip-flop circuit 41 is connected to the input terminal of the OR circuit 42.
  • the other input terminal of the OR circuit 42 is connected to the output terminal of the adder 8.
  • the output terminal of the OR circuit 42 is connected to the input terminal of the delay circuit 43.
  • the delay circuit 43 When the high level signal is input from the OR circuit 42, the delay circuit 43 continues to output the low level signal to the R terminal of the RS flip-flop circuit 41 without delay. Further, when the low level signal is input from the OR circuit 42, the delay circuit 43 transmits the high level signal to the RS flip-flop circuit after a predetermined period ⁇ T has elapsed from the input of the low level signal. Output to the R terminal of 41.
  • the delay circuit 43 waits after the high-level signal is switched to the low-level signal. After the period ⁇ T has elapsed, a high level signal is output.
  • the delay circuit 43 outputs the high level signal to the R terminal of the RS flip-flop circuit 41 when a predetermined period ⁇ T has elapsed since the signal was finally switched from the high level to the low level.
  • FIG. 10 is an explanatory diagram showing the operation of the pulse shaping unit 9 according to the embodiment of the present disclosure in a timing chart.
  • a low-level signal is input to the S terminal of the RS flip-flop circuit 41. Therefore, the Q terminal of the RS flip-flop circuit 41 outputs a low-level signal to the RS flip-flop circuit.
  • the XQ terminal of 41 outputs a high level signal.
  • a high-level signal is input to the OR circuit 42 from the XQ terminal of the RS flip-flop circuit 41, a high-level signal is output from the OR circuit 42 and a low-level signal is output from the delay circuit 43. Is output.
  • the delay circuit 43 outputs a high-level signal to the R terminal of the RS flip-flop circuit 41 at the time T25 when the predetermined period ⁇ T has elapsed from the time T24.
  • a low-level signal is output from the Q terminal of the RS flip-flop circuit 41 at time T26, and a high-level signal is output from the XQ terminal of the RS flip-flop circuit 41.
  • a high-level signal is output from the OR circuit 42 at time T27, and such a high-level signal is input to the delay circuit 43. Then, at time T28, a low-level signal is output from the delay circuit 43, and the pulse shaping unit 9 returns to the initial state.
  • the pulse shaping unit 9 shapes the addition signal Pa having a pulse width from time T21 to time T23 into a second pulse signal P2 having a pulse width from time T22 to time T26 and outputs it. To do.
  • the pulse shaping unit 9 shapes the input pulse signal so as to lengthen it to a width based on the predetermined period ⁇ T. That is, in the embodiment, the first pulse signal P1 whose pulse width is shortened as much as possible by the pulse output unit 7 is shaped into a pulse width that can be processed by the counter unit 10 in the subsequent stage.
  • the pulse shaping unit 9 shapes the pulse width so as to be further lengthened with reference to the new pulse signal. That is, the pulse shaping unit 9 according to the embodiment shapes the addition signal Pa into a second pulse signal P2 having a pulse width based on the number of pulse signals in the addition signal Pa generated at intervals shorter than the predetermined period ⁇ T. To do.
  • the pulse shaping unit 9 can be processed by the counter unit 10 in the subsequent stage, and the pulse width is based on the number of pulse signals in the addition signal Pa generated at intervals shorter than the predetermined period ⁇ T.
  • the second pulse signal P2 can be output to the counter unit 10.
  • FIG. 11 is an explanatory diagram showing the operation of the pulse shaping unit 9 according to the embodiment of the present disclosure in a timing chart, and is a diagram showing a case where the addition signal Pa shown in the example of FIG. 8 is processed by the pulse shaping unit 9. is there.
  • the next pulse signal does not rise until a predetermined period ⁇ T elapses after the pulse signal Pa-1 that rises at time T11. Therefore, the pulse signal Pa-1 rises at the time T11 and is shaped into a pulse signal P2-1 having a pulse width from the time T11 to the time T11a after a predetermined period ⁇ T has elapsed.
  • the addition signal Pa shown in the example of FIG. 11 has a pulse signal Pa-3 that rises by the lapse of a predetermined period ⁇ T after the pulse signal Pa-2 that rises at time T12. Therefore, the pulse signals Pa-2 and Pa-3 rise at time T12 and are shaped into pulse signals P2-2 having a pulse width from time T13 to time T13a after a predetermined period ⁇ T has elapsed.
  • the addition signal Pa shown in the example of FIG. 11 has a pulse signal Pa-5 that rises by the lapse of a predetermined period ⁇ T after the pulse signal Pa-4 that rises at time T14. Therefore, the pulse signals Pa-4 and Pa-5 rise at time T14 and are shaped into pulse signals P2-3 having a pulse width from time T15 to time T15a after a predetermined period ⁇ T has elapsed.
  • the pulse signal shaping method is not limited to such an example.
  • the pulse width is doubled, and if three pulse signals are input before the predetermined period elapses, 3 is formed. It may be shaped to double the pulse width.
  • the pulse shaping unit 9 may shape the pulse signal to a pulse width based on the number of pulse signals input before the lapse of a predetermined period.
  • FIG. 12 is a circuit diagram showing a configuration example of the counter unit 10 according to the embodiment of the present disclosure.
  • the counter unit 10 includes a counting pulse output unit 51, a logical product circuit 52, and a counting counting unit 53.
  • the counting pulse output unit 51 outputs a pulse signal having a narrow pulse width (hereinafter, also referred to as a counting pulse signal) to the input terminal of the logic product circuit 52 at regular time intervals. For example, the counting pulse output unit 51 outputs a counting pulse signal at a time interval shorter than the above period ⁇ T.
  • the input terminal of the AND circuit 52 is connected to the output terminal of the counting pulse output unit 51 and the output terminal of the pulse shaping unit 9.
  • the output terminal of the AND circuit 52 is connected to the input terminal of the counting / counting unit 53. Further, the output terminal of the counting / counting unit 53 is connected to the control unit 11.
  • FIG. 13 is an explanatory diagram showing the operation of the counter unit 10 according to the embodiment of the present disclosure in a timing chart.
  • the second pulse signal P2 having a pulse signal P2-4 having a pulse width from time T31 to time T32 and a pulse signal P2-5 having a pulse width from time T33 to time T34 is A case where the signal is output from the pulse shaping unit 9 will be described.
  • the pulse signal P2-4 is a pulse signal having the same pulse width as the pulse signal output when one photon is input to the SPAD element 6a.
  • the counting pulse output unit 51 outputs a counting pulse signal so that the two counting pulse signals overlap with the pulse signal output when one photon is input to the SPAD element 6a. Output.
  • the AND circuit 52 outputs a pulse signal having two consecutive counts between the time T31 and the time T32 to the count counting unit 53. Further, the AND circuit 52 outputs a pulse signal having 11 counts continuous from the time T33 to the time T34 to the count counting unit 53.
  • the count counting unit 53 counts the number of continuous pulse signals at predetermined intervals.
  • the predetermined interval is the same interval as the output interval of the counting pulse signal. Then, the count counting unit 53 counts the number of photons input to the plurality of SPAD elements 6a based on the number of such counted pulse signals.
  • the counter unit 10 counts the number corresponding to the pulse width of the second pulse signal P2, for example, the number of continuous pulse signals described above as the number of photons incident on the plurality of SPAD elements 6a.
  • the embodiment it is possible to convert the second pulse signal P2 whose pulse width is long due to the incident of a plurality of photons at short time intervals into the number of photons based on the long pulse width.
  • the number of photons is obtained based on the number of rising pulses signals (that is, the number of pulse signals) in the second pulse signal P2, the number of photons from time T31 to time T34 is It is calculated as "2 pieces".
  • the difference between the minimum value and the maximum value of the number of measurable photons can be increased, so that the dynamic range of the distance measuring device 1 can be expanded.
  • the pulse width of the first pulse signal P1 may be shorter than the pulse width that can be processed by the counter unit 10.
  • the dead time of the SPAD element 6a can be minimized without being limited to the specifications of the counter unit 10. Therefore, according to the embodiment, it is possible to prevent the photons from being undetectable due to the incident of photons during the dead time of the SPAD element 6a.
  • the pulse width of the second pulse signal P2 may be longer than the pulse width that can be processed by the counter unit 10. As a result, the second pulse signal P2 can be processed by the counter unit 10 without any problem.
  • FIG. 14 is a diagram for explaining the difference in signal processing between the embodiment of the present disclosure, Reference Example 1 and Reference Example 2.
  • Reference example 1 is an example in which the pulse output circuit 7a has only one supply path for supplying current to the SPAD element 6a.
  • the recovery time of the SPAD element 6a can be shortened by increasing the value of the current supplied from the supply path.
  • the recovery time of the SPAD element 6a in Reference Example 1 is longer than the recovery time of the SPAD element 6a in the embodiment (for example, about several times).
  • the first pulse signal P1 output from the pulse output circuit A is formed by two pulse signals having a long pulse width and is output from the pulse output circuit B.
  • the first pulse signal P1 is formed by one pulse signal having a longer pulse width.
  • the addition signal Pa is formed by one pulse signal having a very long pulse width, so that the dynamic range is reduced.
  • Reference example 2 is an example in which the pulse width of the first pulse signal P1 is extended to a pulse width that can be processed by the counter unit 10 in the pulse output circuit 7a.
  • a signal that can be processed by the counter unit 10 by adding the first pulse signal P1 output from the pulse output circuit A and the first pulse signal P1 output from the pulse output circuit B by the addition unit 8. Can be obtained.
  • the first pulse signal P1 of the pulse output circuit B output based on these two photons is It is the same as the pulse width of the first pulse signal P1 output based on one photon.
  • the pulse output circuit B detects such new photons. can do.
  • the difference between the minimum value and the maximum value of the number of measurable photons can be increased, so that the dynamic range of the distance measuring device 1 can be expanded.
  • the control circuit includes a pulse output unit 7, an addition unit 8, and a pulse shaping unit 9.
  • the pulse output unit 7 outputs a plurality of first pulse signals P1 corresponding to the signals generated by the plurality of SPAD elements 6a, respectively.
  • the addition unit 8 adds a plurality of first pulse signals P1 output from the pulse output unit 7 and converts them into an addition signal Pa.
  • the pulse shaping unit 9 shapes the addition signal Pa into a second pulse signal P2 having a pulse width based on the number of pulse signals in the addition signal Pa generated at intervals shorter than the predetermined period ⁇ T.
  • the dynamic range of the ranging device 1 can be expanded.
  • control circuit further includes a counter unit 10 that counts a number corresponding to the pulse width of the second pulse signal P2 as the number of photons incident on the plurality of SPAD elements 6a.
  • the second pulse signal P2 whose pulse width is lengthened due to the incident of a plurality of photons at short time intervals can be converted into the number of photons based on the lengthened pulse width.
  • the pulse width of the first pulse signal P1 is shorter than the pulse width that can be processed by the counter unit 10
  • the pulse width of the second pulse signal P2 is a pulse that can be processed by the counter unit 10. Longer than the width.
  • the dead time of the SPAD element 6a can be minimized, and the second pulse signal P2 can be processed by the counter unit 10 without any problem.
  • the pulse output unit 7 has a first supply path R1 and a second supply path R2.
  • the first supply path R1 supplies a current to the SPAD element 6a when avalanche amplification is occurring in the SPAD element 6a.
  • the second supply path R2 supplies a current to the SPAD element 6a after the avalanche amplification is stopped in the SPAD element 6a.
  • the recovery time of the SPAD element 6a can be shortened, so that the dead time of the SPAD element 6a can be shortened.
  • the present technology can also have the following configurations.
  • a pulse output unit that outputs a plurality of first pulse signals corresponding to signals generated by a plurality of SPAD (Single Photon Avalanche Diode) elements, and a pulse output unit.
  • An addition unit that adds a plurality of the first pulse signals output from the pulse output unit and converts them into an addition signal.
  • a pulse shaping unit that shapes the added signal into a second pulse signal having a pulse width based on the number of pulse signals in the added signal generated at time intervals shorter than a predetermined period.
  • Control circuit including.
  • the pulse width of the first pulse signal is shorter than the pulse width that can be processed by the counter unit.
  • the pulse output unit connects to the first supply path for supplying a current to the SPAD element when the avalanche amplification occurs in the SPAD element, and to the SPAD element after the avalanche amplification stops in the SPAD element.
  • the control circuit according to any one of (1) to (3) above, which has a second supply path for supplying an electric current.
  • a light source that irradiates the object to be measured with light, A plurality of SPAD elements that output a signal when the light reflected from the object to be measured is received, and A pulse output unit that outputs a plurality of first pulse signals corresponding to signals generated by the plurality of SPAD elements and a plurality of the first pulse signals output from the pulse output unit are added and converted into an addition signal.
  • a control having an addition unit for shaping the addition signal and a pulse shaping unit for shaping the addition signal into a second pulse signal having a pulse width based on the number of pulse signals in the addition signal generated at a time interval shorter than a predetermined period. Circuit and Distance measuring system equipped with.
  • the control circuit The ranging system according to (5) above, further comprising a counter unit that counts a number corresponding to the pulse width of the second pulse signal as the number of photons incident on the plurality of SPAD elements.
  • the pulse width of the first pulse signal is shorter than the pulse width that can be processed by the counter unit.
  • the distance measuring system according to (6), wherein the pulse width of the second pulse signal is longer than the pulse width that can be processed by the counter unit.
  • the pulse output unit connects to the first supply path that supplies a current to the SPAD element when the avalanche amplification occurs in the SPAD element, and to the SPAD element after the avalanche amplification stops in the SPAD element.
  • the distance measuring system according to any one of (5) to (7) above, which has a second supply path for supplying an electric current.

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Abstract

本開示に係る制御回路は、パルス出力部（７）と、加算部（８）と、パルス整形部（９）とを備える。パルス出力部（７）は、複数のＳＰＡＤ（Single　Photon　Avalanche　Diode）素子（６ａ）でそれぞれ発生する信号に応じた複数の第１パルス信号（Ｐ１）を出力する。加算部（８）は、パルス出力部（７）から出力される複数の第１パルス信号（Ｐ１）を加算して加算信号（Ｐａ）に変換する。パルス整形部（９）は、加算信号（Ｐａ）を、所定の期間（ΔＴ）より短い時間間隔で発生する加算信号（Ｐａ）内のパルス信号の数に基づいたパルス幅の第２パルス信号（Ｐ２）に整形する。

Description

制御回路および測距システム
　本開示は、制御回路および測距システムに関する。
　光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time　of　Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
特開２０１４－０８１２５４号公報
　本開示では、ダイナミックレンジを拡大することができる制御回路および測距システムを提案する。
　本開示によれば、制御回路が提供される。制御回路は、パルス出力部と、加算部と、パルス整形部とを備える。パルス出力部は、複数のＳＰＡＤ（Single　Photon　Avalanche　Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力する。加算部は、前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する。パルス整形部は、前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形する。
　本開示によれば、ダイナミックレンジを拡大することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。 本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。 本開示の実施形態に係る測距装置の構成例を示すブロック図である。 本開示の実施形態に係る受光部に適用可能であるデバイスの構成の例を示す模式図である。 本開示の実施形態に係るパルス出力部のパルス出力回路の構成例を示す回路図である。 本開示の実施形態に係るパルス出力回路の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係る加算部の構成例を示す回路図である。 本開示の実施形態に係る加算部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るパルス整形部の構成例を示す回路図である。 本開示の実施形態に係るパルス整形部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るパルス整形部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るカウンター部の構成例を示す回路図である。 本開示の実施形態に係るカウンター部の動作をタイミングチャートで示す説明図である。 本開示の実施形態、参考例１および参考例２における信号処理の違いについて説明するための図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
　しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子のデッドタイムより短い間隔で再度ＳＰＡＤ素子が受光した場合、ＳＰＡＤ素子から出力されるパルス信号は数が増えずに幅だけが長くなってしまう。
　これにより、ＳＰＡＤ素子から出力されるパルス信号の数に基づいて入射した光子の数を計測する場合に、入射光子数が多くなるにしたがい、計測された光子の数とＳＰＡＤ素子に実際入射した光子の数との差異が大きくなる場合がある。
　したがって、計測可能な光子数の最小値と最大値との差が小さくなってしまうことから、測距システムのダイナミックレンジが減少してしまう恐れがある。
　そこで、上述の問題点を克服し、ダイナミックレンジを拡大することができる制御回路および測距システムの実現が期待されている。
［測距方法］
　本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
　図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
　かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
　測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。
　光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。
　ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ0、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ1とする。
　定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1－ｔ0)　　…（１）
　なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。
　測距装置１は、発光タイミングの時間ｔ0から受光部３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
　図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
　具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ－２）が(Ｎ－２)×ｄ≦ｔm＜(Ｎ－１)×ｄとなる。受光部３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
　測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
　たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。
　一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
　測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
［測距装置の構成］
　つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。
　光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical　Cavity　Surface　Emitting　LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。
　光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部１１からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。
　光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。
　受光部３は、画素アレイ部６と、パルス出力部７と、加算部８と、パルス整形部９と、カウンター部１０と、制御部１１とを有する。
　画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。
　すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。
　画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部１１によって制御される。たとえば、制御部１１は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。
　また、制御部１１は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。
　なお、実施形態において、制御部１１は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７のパルス出力回路７ａ（図５参照）に供給される。
　パルス出力部７は、ＳＰＡＤ素子６ａと同じ数のパルス出力回路７ａを有する。かかるパルス出力回路７ａは、対応するＳＰＡＤ素子６ａで発生する信号に応じて、所定の第１パルス信号Ｐ１（図６参照）をデジタル信号として加算部８に出力する。
　すなわち、パルス出力部７は、複数のＳＰＡＤ素子６ａでそれぞれ発生する信号に応じた複数の第１パルス信号Ｐ１を出力する。かかるパルス出力部７およびパルス出力回路７ａの詳細については後述する。
　加算部８は、パルス出力部７から出力された複数の第１パルス信号Ｐ１を加算して、加算信号Ｐａ（図８参照）を生成する。かかる加算部８の詳細については後述する。
　パルス整形部９は、加算信号Ｐａを第２パルス信号Ｐ２（図１１参照）に整形する。この第２パルス信号Ｐ２とは、所定の期間ΔＴ（図１０参照）より短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅を有する信号である。かかるパルス整形部９の詳細については後述する。
　カウンター部１０は、第２パルス信号Ｐ２のパルス幅に応じた数を、複数のＳＰＡＤ素子６ａに入射した光子の数としてカウントする。かかるカウンター部１０の詳細については後述する。
　制御部１１は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部１１は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。
　また、制御部１１は、カウンター部１０から出力されるカウント数に基づいて、図２に示したヒストグラムを生成する。また、制御部１１は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。
　図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成の例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。
　受光チップ３ａには、画素アレイ部６の領域に複数のＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、加算部８と、パルス整形部９と、カウンター部１０と、制御部１１（図示せず）とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。
［パルス出力部の構成および動作］
　つづいて、実施形態に係るパルス出力部７の構成および動作について、図５および図６を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７のパルス出力回路７ａの構成例を示す回路図である。
　図５に示すように、パルス出力部７は、パルス出力回路７ａを有する。パルス出力回路７ａは、１つのＳＰＡＤ素子６ａに対して１つ設けられる。すなわち、パルス出力回路７ａは、パルス出力部７内にＳＰＡＤ素子６ａと同じ数だけ設けられる。
　そして、各パルス出力回路７ａは、それぞれ対応するＳＰＡＤ素子６ａに接続される。なお、図５では、理解の容易のため、ＳＰＡＤ素子６ａとパルス出力回路７ａとをそれぞれ１つずつ図示する。
　パルス出力回路７ａは、Ｐ型トランジスタ２１と、インバータ２２と、否定論理積回路２３と、遅延回路２４と、Ｐ型トランジスタ２５とを有する。また、遅延回路２４は、４つのインバータ３１～３４を有する。
　Ｐ型トランジスタ２１のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２１のドレインは信号線２６に接続され、Ｐ型トランジスタ２１のゲートはノード２７に接続される。
　かかる信号線２６は、画素アレイ部６の接続部６ｂを介して、ＳＰＡＤ素子６ａのカソードとインバータ２２の入力端子との間を接続する。また、ＳＰＡＤ素子６ａのアノードは接地され、インバータ２２の出力端子はノード２７を介して加算部８（図３参照）に接続される。
　否定論理積回路２３の２つの入力端子は、ノード２７とインバータ３４の出力端子とに接続される。否定論理積回路２３の出力端子は、インバータ３１の入力端子に接続される。
　インバータ３１の出力端子は、インバータ３２の入力端子に接続される。インバータ３２の出力端子は、インバータ３３の入力端子に接続される。インバータ３３の出力端子は、インバータ３４の入力端子に接続される。
　すなわち、パルス出力回路７ａでは、否定論理積回路２３および４つのインバータ３１～３４がリングオシレータとなる。
　Ｐ型トランジスタ２５のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２５のドレインは信号線２６に接続され、Ｐ型トランジスタ２５のゲートはインバータ３４の出力端子に接続される。
　ここまで説明したパルス出力回路７ａの初期状態では、Ｐ型トランジスタ２１のゲートにローレベルの信号Ｓ２がノード２７を介して入力される。したがって、パルス出力回路７ａの初期状態では、Ｐ型トランジスタ２１を含んだ第１の供給路Ｒ１によって、ＳＰＡＤ素子６ａのカソードに所定の電流が供給される。
　そして、かかる所定の電流によって、パルス出力回路７ａは、ＳＰＡＤ素子６ａを動作させることができる。
　また、Ｐ型トランジスタ２５のゲートには、初期状態でハイレベルの信号Ｓ３が入力される。これにより、初期状態において、ＳＰＡＤ素子６ａのカソードには上述した第１の供給路Ｒ１以外からの電流は供給されない。
　次に、図５に加えて図６も参照しながら、パルス出力回路７ａの動作について説明する。図６は、本開示の実施形態に係るパルス出力回路７ａの動作をタイミングチャートで示す説明図である。
　ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで、逆バイアスの電圧Ｖａが印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１は、この電圧Ｖａとなる。
　そして、インバータ２２にはしきい電圧Ｖｔｈ以上の電圧Ｖａが信号Ｓ１として入力されることから、インバータ２２はローレベルの信号Ｓ２を出力する。また、インバータ２２からローレベルの信号Ｓ２が否定論理積回路２３に入力されることから、遅延回路２４からはハイレベルの信号Ｓ３が出力される。
　そして、電圧Ｖａが印加されたＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンして第１の供給路Ｒ１に電流が流れる。これにより、信号Ｓ１は、電圧Ｖａから急激に減少する。そして、時間Ｔ２で信号Ｓ１がしきい電圧Ｖｔｈより小さくなると、インバータ２２はハイレベルの信号Ｓ２を出力する。
　そして、信号Ｓ１は、時間Ｔ３においてなだれ増幅が停止することから、電圧Ｖｂで下げ止まる。一方で、パルス出力回路７ａでは、時間Ｔ２でハイレベルとなった信号Ｓ２がＰ型トランジスタ２１のゲートに入力されることから、第１の供給路Ｒ１は切断される。
　これにより、ＳＰＡＤ素子６ａのカソードは、電源電圧Ｖｄｄから切断されたフローティング状態となる。したがって、信号Ｓ１は、時間Ｔ３以降でも電圧Ｖｂで固定される。
　さらに、時間Ｔ２でハイレベルとなった信号Ｓ２は、否定論理積回路２３にも入力される。この時間Ｔ２の時点において、否定論理積回路２３にはハイレベルの信号Ｓ３が入力されていることから、否定論理積回路２３は、ローレベルの信号を出力する。
　そして、遅延回路２４は、かかる否定論理積回路２３からのローレベルの信号に基づいて、時間Ｔ２から所定の遅延時間だけ経過した時間Ｔ４に、ローレベルの信号Ｓ３を出力する。
　この時間Ｔ４でローレベルとなった信号Ｓ３は、Ｐ型トランジスタ２５のゲートに入力される。これにより、Ｐ型トランジスタ２５が導通状態となることから、パルス出力回路７ａ内にＰ型トランジスタ２５を含んだ第２の供給路Ｒ２が開通する。
　したがって、信号Ｓ１は、かかる第２の供給路Ｒ２を介してＳＰＡＤ素子６ａが再充電されることにより上昇する。
　すなわち、実施形態のパルス出力回路７ａには、ＳＰＡＤ素子６ａに電流を供給する供給路として、第１の供給路Ｒ１および第２の供給路Ｒ２が設けられる。第１の供給路Ｒ１は、Ｐ型トランジスタ２１を含み、初期状態およびＳＰＡＤ素子６ａ内でなだれ増幅が発生している際に、ＳＰＡＤ素子６ａに電流を供給する。
　また、第２の供給路Ｒ２は、Ｐ型トランジスタ２５を含み、ＳＰＡＤ素子６ａ内でなだれ増幅が停止した後に、ＳＰＡＤ素子６ａに電流を供給する。
　そして、実施形態では、Ｐ型トランジスタ２５の内部抵抗をＰ型トランジスタ２１の内部抵抗よりも小さくするとよい。すなわち、実施形態では、第２の供給路Ｒ２の抵抗値を、第１の供給路Ｒ１の抵抗値よりも小さくするとよい。
　これにより、第２の供給路Ｒ２からＳＰＡＤ素子６ａに大きな電流を供給することができることから、すばやくＳＰＡＤ素子６ａを再充電することができる。
　なお、第１の供給路Ｒ１の抵抗値を小さくしすぎると、供給される電流の値が大きくなりすぎることから、ＳＰＡＤ素子６ａ内でのなだれ増幅が停止しなくなる恐れがある。したがって、Ｐ型トランジスタ２１の内部抵抗は、ＳＰＡＤ素子６ａが良好に動作可能な範囲の電流値を供給可能な抵抗値に設定されるとよい。
　一方で、第２の供給路Ｒ２は、ＳＰＡＤ素子６ａ内でなだれ増幅が発生する際には電流を供給しない。したがって、Ｐ型トランジスタ２５の内部抵抗を小さくしたとしても、ＳＰＡＤ素子６ａ内でなだれ増幅が停止しないなどの弊害は生じない。
　図６の説明に戻る。信号Ｓ１がしきい電圧Ｖｔｈ以上になった時間Ｔ５で、インバータ２２はローレベルの信号Ｓ２を出力する。さらに、ＳＰＡＤ素子６ａは、時間Ｔ６で初期状態の電圧Ｖａに復帰する。
　このように、パルス出力回路７ａは、１光子が入射することによりＳＰＡＤ素子６ａで発生する信号Ｓ１を、インバータ２２で第１パルス信号Ｐ１に変換して出力する。この第１パルス信号Ｐ１は、図６の例において時間Ｔ２から時間Ｔ５までのパルス幅を有する信号である。
　そして、時間Ｔ５でローレベルになった信号Ｓ２は、Ｐ型トランジスタ２１のゲートに入力される。これにより、Ｐ型トランジスタ２１（すなわち、第１の供給路Ｒ１）を介して、ＳＰＡＤ素子６ａのカソードに所定の電流が供給される。
　さらに、時間Ｔ５でローレベルとなった信号Ｓ２は、否定論理積回路２３にも入力される。これにより、否定論理積回路２３がハイレベルの信号を出力することから、遅延回路２４は、時間Ｔ５から所定の遅延時間だけ経過した時間Ｔ７に、ハイレベルの信号Ｓ３を出力する。
　この時間Ｔ７でハイレベルとなった信号Ｓ３は、Ｐ型トランジスタ２５のゲートに入力される。これにより、Ｐ型トランジスタ２５が切断状態となり、ＳＰＡＤ素子６ａおよびパルス出力回路７ａは初期状態に戻る。
　ここまで説明したように、実施形態のパルス出力回路７ａは、ＳＰＡＤ素子６ａのカソードに電流を供給する供給路を複数（第１の供給路Ｒ１および第２の供給路Ｒ２）設けることにより、ＳＰＡＤ素子６ａをすばやく回復させることができる。
［加算部の構成および動作］
　つづいて、実施形態に係る加算部８の構成および動作について、図７および図８を参照しながら説明する。図７は、本開示の実施形態に係る加算部８の構成例を示す回路図である。
　図７に示すように、測定装置１にＳＰＡＤ素子６ａおよびパルス出力回路７ａがｎ個（ｎは正の整数）ずつある場合、実施形態に係る加算部８は、（ｎ－１）個の論理和回路８ａ－２、８ａ－３・・・８ａ－ｎを有する。
　論理和回路８ａ－２の入力端子には、パルス出力回路７ａ－１の出力端子と、パルス出力回路７ａ－２の出力端子とが接続される。また、論理和回路８ａ－３の入力端子には、論理和回路８ａ－２の出力端子と、パルス出力回路７ａ－３の出力端子とが接続される。
　このように、論理和回路８ａ－２～８ａ－ｎは直列に接続され、各論理和回路８ａ－２～８ａ－ｎにはそれぞれパルス出力回路７ａ－２～７ａ－ｎの出力端子が接続される。そして、論理和回路８ａ－ｎの出力端子は、パルス整形部９に接続される。
　次に、図８を参照しながら、加算部８の動作について説明する。図８は、本開示の実施形態に係る加算部８の動作をタイミングチャートで示す説明図である。なお、以降の説明では、理解の容易のため、ＳＰＡＤ素子６ａおよびパルス出力回路７ａが２つずつ設けられる場合について示す。
　図８に示すように、一方のＳＰＡＤ素子６ａ（以下、「ＳＰＡＤ素子Ａ」とも呼称する。）に、時間Ｔ１１で１光子が入射し、時間Ｔ１４でさらに１光子が入射する。この場合、ＳＰＡＤ素子Ａに接続されるパルス出力回路７ａ（以下、「パルス出力回路Ａ」とも呼称する。）は、時間Ｔ１１、Ｔ１４からそれぞれ所定のパルス幅がある２つのパルス信号を持つ第１パルス信号Ｐ１Ａを出力する。
　また、もう一方のＳＰＡＤ素子６ａ（以下、「ＳＰＡＤ素子Ｂ」とも呼称する。）に、時間Ｔ１２、時間Ｔ１３、時間Ｔ１５でそれぞれ１光子が入射する。この場合、ＳＰＡＤ素子Ｂに接続されるパルス出力回路７ａ（以下、「パルス出力回路Ｂ」とも呼称する。）は、時間Ｔ１２、Ｔ１３、Ｔ１５からそれぞれ所定のパルス幅がある３つのパルス信号を持つ第１パルス信号Ｐ１Ｂを出力する。
　この場合、加算部８は、パルス出力回路Ａから出力される第１パルス信号Ｐ１Ａと、パルス出力回路Ｂから出力される第１パルス信号Ｐ１Ｂとが加算された加算信号Ｐａを生成する。かかる加算信号Ｐａは、時間Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４およびＴ１５からそれぞれ所定のパルス幅がある５つのパルス信号を有する。
　すなわち、加算部８は、各パルス出力回路７ａで生成される複数の第１パルス信号Ｐ１を加算して、加算信号Ｐａを生成する。かかる加算信号Ｐａは、各ＳＰＡＤ素子６ａに入射した光子に起因して発生するパルス信号を有する。
　なお、実施形態では、パルス出力回路７ａから出力されるパルス信号のパルス幅を可能な限り短くするとよい。これにより、図８に示すように、短時間で複数の光子が画素アレイ部６に入射する場合でも、かかる複数の光子をそれぞれパルス信号として出力することができる。
［パルス整形部の構成および動作］
　つづいて、実施形態に係るパルス整形部９の構成および動作について、図９～図１１を参照しながら説明する。図９は、本開示の実施形態に係るパルス整形部９の構成例を示す回路図である。
　図９に示すように、実施形態に係るパルス整形部９は、ＲＳフリップフロップ回路４１と、論理和回路４２と、ディレイ回路４３とを有する。
　ＲＳフリップフロップ回路４１のＳ端子は、加算部８の出力端子に接続される。ＲＳフリップフロップ回路４１のＲ端子は、ディレイ回路４３の出力端子に接続される。ＲＳフリップフロップ回路４１のＱ端子は、カウンター部１０の入力端子に接続される。ＲＳフリップフロップ回路４１のＸＱ端子は、論理和回路４２の入力端子に接続される。
　また、論理和回路４２のもう一つの入力端子は、加算部８の出力端子に接続される。論理和回路４２の出力端子は、ディレイ回路４３の入力端子に接続される。
　ディレイ回路４３は、論理和回路４２からハイレベルの信号が入力されている場合、遅延無くローレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力し続ける。また、ディレイ回路４３は、論理和回路４２からローレベルの信号が入力された場合、かかるローレベルの信号が入力されてから所定の期間ΔＴが経過した後に、ハイレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力する。
　なお、ディレイ回路４３は、ローレベルの信号が入力されてから期間ΔＴが経過する前に再度ハイレベルの信号が入力された場合、かかる再度のハイレベルの信号がローレベルの信号に切り替わってから期間ΔＴが経過した後に、ハイレベルの信号を出力する。
　すなわち、ディレイ回路４３は、最後にハイレベルからローレベルに信号が切り替わってから所定の期間ΔＴが経過した場合に、ハイレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力する。
　図１０は、本開示の実施形態に係るパルス整形部９の動作をタイミングチャートで示す説明図である。パルス整形部９の初期状態では、ＲＳフリップフロップ回路４１のＳ端子にローレベルの信号が入力されることから、ＲＳフリップフロップ回路４１のＱ端子はローレベルの信号を出力し、ＲＳフリップフロップ回路４１のＸＱ端子はハイレベルの信号を出力する。
　また、ＲＳフリップフロップ回路４１のＸＱ端子から論理和回路４２にハイレベルの信号が入力されることから、論理和回路４２からはハイレベルの信号が出力され、ディレイ回路４３からはローレベルの信号が出力される。
　そして、時間Ｔ２１で加算部８からＲＳフリップフロップ回路４１のＳ端子にハイレベルの信号が入力されると、時間Ｔ２２でＲＳフリップフロップ回路４１のＱ端子からハイレベルの信号が出力される。また、時間Ｔ２２でＲＳフリップフロップ回路４１のＸＱ端子からローレベルの信号が出力される。
　そして、時間Ｔ２３でＲＳフリップフロップ回路４１のＳ端子に入力される信号がローレベルに変わると、論理和回路４２に入力される２つの信号がいずれもローレベルになる。これにより、時間Ｔ２４で論理和回路４２からローレベルの信号が出力され、かかるローレベルの信号がディレイ回路４３に入力される。
　すると、ディレイ回路４３は、時間Ｔ２４から所定の期間ΔＴが経過した時間Ｔ２５に、ハイレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力する。これにより、時間Ｔ２６でＲＳフリップフロップ回路４１のＱ端子からローレベルの信号が出力され、ＲＳフリップフロップ回路４１のＸＱ端子からハイレベルの信号が出力される。
　これにより、時間Ｔ２７で論理和回路４２からハイレベルの信号が出力され、かかるハイレベルの信号がディレイ回路４３に入力される。すると、時間Ｔ２８でローレベルの信号がディレイ回路４３から出力されて、パルス整形部９が初期状態に戻る。
　ここまで説明したように、パルス整形部９は、時間Ｔ２１から時間Ｔ２３までのパルス幅を有する加算信号Ｐａを、時間Ｔ２２から時間Ｔ２６までのパルス幅を有する第２パルス信号Ｐ２に整形して出力する。
　このように、実施形態に係るパルス整形部９は、入力されるパルス信号を所定の期間ΔＴに基づいた幅に長くするよう整形する。すなわち、実施形態では、パルス出力部７でパルス幅を可能な限り短くした第１パルス信号Ｐ１が、後段のカウンター部１０で処理可能なパルス幅に整形される。
　また、実施形態に係るパルス整形部９は、所定の期間ΔＴが経過する前に新たなパルス信号が入力された場合、かかる新たなパルス信号を基準としてパルス幅をさらに長くするように整形する。すなわち、実施形態に係るパルス整形部９は、加算信号Ｐａを、所定の期間ΔＴより短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅の第２パルス信号Ｐ２に整形する。
　これにより、実施形態に係るパルス整形部９は、後段のカウンター部１０で処理可能であるとともに、所定の期間ΔＴより短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅の第２パルス信号Ｐ２をカウンター部１０に出力することができる。
　図１１は、本開示の実施形態に係るパルス整形部９の動作をタイミングチャートで示す説明図であり、図８の例に示した加算信号Ｐａをパルス整形部９で処理した場合について示す図である。
　図１１の例に示す加算信号Ｐａは、時間Ｔ１１で立ち上がるパルス信号Ｐａ－１の次に、所定の期間ΔＴが経過するまで次のパルス信号が立ち上がらない。したがって、かかるパルス信号Ｐａ－１は、時間Ｔ１１で立ち上がるとともに、時間Ｔ１１から所定の期間ΔＴ経過した時間Ｔ１１ａまでのパルス幅を有するパルス信号Ｐ２－１に整形される。
　また、図１１の例に示す加算信号Ｐａは、時間Ｔ１２で立ち上がるパルス信号Ｐａ－２の次に、所定の期間ΔＴが経過するまでに立ち上がるパルス信号Ｐａ－３を有する。したがって、かかるパルス信号Ｐａ－２、Ｐａ－３は、時間Ｔ１２で立ち上がるとともに、時間Ｔ１３から所定の期間ΔＴ経過した時間Ｔ１３ａまでのパルス幅を有するパルス信号Ｐ２－２に整形される。
　また、図１１の例に示す加算信号Ｐａは、時間Ｔ１４で立ち上がるパルス信号Ｐａ－４の次に、所定の期間ΔＴが経過するまでに立ち上がるパルス信号Ｐａ－５を有する。したがって、かかるパルス信号Ｐａ－４、Ｐａ－５は、時間Ｔ１４で立ち上がるとともに、時間Ｔ１５から所定の期間ΔＴ経過した時間Ｔ１５ａまでのパルス幅を有するパルス信号Ｐ２－３に整形される。
　なお、実施形態では、最後のパルス信号から所定の期間ΔＴ経過するまでパルス幅を長くするようにパルス信号を整形する例について示したが、パルス信号の整形手法はかかる例に限られない。
　たとえば、所定の期間が経過するまでにパルス信号が２個入力された場合には２倍のパルス幅に整形し、所定の期間が経過するまでにパルス信号が３個入力された場合には３倍のパルス幅に整形してもよい。このように、実施形態に係るパルス整形部９は、所定の期間が経過するまでに入力されるパルス信号の個数に基づいたパルス幅に、パルス信号を整形してもよい。
［カウンター部の構成および動作］
　つづいて、実施形態に係るカウンター部１０の構成および動作について、図１２および図１３を参照しながら説明する。図１２は、本開示の実施形態に係るカウンター部１０の構成例を示す回路図である。
　図１２に示すように、実施形態に係るカウンター部１０は、計数パルス出力部５１と、論理積回路５２と、計数カウント部５３とを有する。
　計数パルス出力部５１は、一定の時間間隔でパルス幅の狭いパルス信号（以下、計数パルス信号とも呼称する。）を論理積回路５２の入力端子に出力する。たとえば、計数パルス出力部５１は、上記の期間ΔＴよりも短い時間間隔で計数パルス信号を出力する。
　論理積回路５２の入力端子は、計数パルス出力部５１の出力端子と、パルス整形部９の出力端子とに接続される。論理積回路５２の出力端子は、計数カウント部５３の入力端子に接続される。また、計数カウント部５３の出力端子は、制御部１１に接続される。
　図１３は、本開示の実施形態に係るカウンター部１０の動作をタイミングチャートで示す説明図である。図１３の例では、時間Ｔ３１から時間Ｔ３２までのパルス幅があるパルス信号Ｐ２－４と、時間Ｔ３３から時間Ｔ３４までのパルス幅があるパルス信号Ｐ２－５とを持つ第２パルス信号Ｐ２が、パルス整形部９から出力される場合について説明する。
　ここで、パルス信号Ｐ２－４は、１つの光子がＳＰＡＤ素子６ａに入力された場合に出力されるパルス信号と同じパルス幅のパルス信号である。
　また、図１３の例では、計数パルス出力部５１が、１つの光子がＳＰＡＤ素子６ａに入力された場合に出力されるパルス信号に対して、２つの計数パルス信号が重なるように計数パルス信号を出力する。
　そして、図１３に示すように、論理積回路５２は、時間Ｔ３１から時間Ｔ３２までの間に２カウント連続するパルス信号を計数カウント部５３に出力する。また、論理積回路５２は、時間Ｔ３３から時間Ｔ３４までの間に１１カウント連続するパルス信号を計数カウント部５３に出力する。
　ここで、計数カウント部５３は、所定の間隔で連続するパルス信号の数をカウントする。かかる所定の間隔とは、計数パルス信号の出力間隔と同じ間隔である。そして、計数カウント部５３は、かかるカウントされたパルス信号の数に基づいて、複数のＳＰＡＤ素子６ａに入力される光子の数をカウントする。
　たとえば、計数カウント部５３は、２カウント連続するパルス信号（パルス信号Ｐ２－４に対応）を、１個の光子が入射することにより発生したパルス信号であると算出する。また、計数カウント部５３は、１１カウント連続するパルス信号（パルス信号Ｐ２－５に対応）を、１１／２＝５．５個の光子が入射することにより発生したパルス信号であると算出する。
　すなわち、実施形態に係るカウンター部１０は、第２パルス信号Ｐ２のパルス幅に応じた数、たとえば上述した連続するパルス信号の数を、複数のＳＰＡＤ素子６ａに入射した光子の数としてカウントする。
　これにより、実施形態では、短い時間間隔で複数の光子が入射することによりパルス幅が長くなった第２パルス信号Ｐ２を、長くなったパルス幅に基づく光子の数に変換することができる。
　したがって、実施形態によれば、短い時間間隔で複数の光子が入射した場合でも、かかる複数の光子が入射したことを検知することができる。
　たとえば、図１３の例において、第２パルス信号Ｐ２内のパルス信号の立ち上がり数（すなわち、パルス信号の数）に基づいて光子の数を求めた場合、時間Ｔ３１から時間Ｔ３４までの光子の数は「２個」と算出される。
　すなわち、第２パルス信号Ｐ２内のパルス信号の数に基づいて光子の数を求めた場合、計測可能な光子数の最小値と最大値との差が小さくなってしまうことから、測距装置１のダイナミックレンジが減少してしまう恐れがある。
　一方で、実施形態では、第２パルス信号Ｐ２を、長くなったパルス幅に基づく光子の数に変換することにより、時間Ｔ３１から時間Ｔ３４までの光子の数を「１＋５．５＝６．５個」と算出することができる。
　したがって、実施形態によれば、計測可能な光子数の最小値と最大値との差を拡大することができることから、測距装置１のダイナミックレンジを拡大することができる。
　また、実施形態では、第１パルス信号Ｐ１のパルス幅をカウンター部１０で処理可能なパルス幅より短くするとよい。
　これにより、カウンター部１０の仕様に限定されることなく、ＳＰＡＤ素子６ａのデッドタイムを最小限にすることができる。したがって、実施形態によれば、ＳＰＡＤ素子６ａのデッドタイムの最中に光子が入射することにより、かかる光子が検出できないことを抑制することができる。
　また、実施形態では、第２パルス信号Ｐ２のパルス幅をカウンター部１０で処理可能なパルス幅より長くするとよい。これにより、第２パルス信号Ｐ２をカウンター部１０で問題なく処理することができる。
［各種参考例との比較］
　つづいて、図１４を参照しながら、ここまで説明した実施形態と各種参考例との違いについて説明する。図１４は、本開示の実施形態、参考例１および参考例２における信号処理の違いについて説明するための図である。
　参考例１は、パルス出力回路７ａにおいて、ＳＰＡＤ素子６ａに電流を供給する供給路が１つしか無い場合の例である。ここで、ＳＰＡＤ素子６ａに電流を供給する供給路が１つしか無い場合、かかる供給路から供給される電流の値を大きくした方がＳＰＡＤ素子６ａの回復時間を短くすることができる。
　一方で、ＳＰＡＤ素子６ａに供給される電流の値を大きくしすぎると、光子が入射した際にＳＰＡＤ素子６ａ内で発生するなだれ増幅が停止しなくなる。したがって、参考例１では、パルス出力回路７ａからＳＰＡＤ素子６ａに供給される電流の値を、決まった値以上に大きくすることができない。
　すなわち、参考例１におけるＳＰＡＤ素子６ａの回復時間は、実施形態におけるＳＰＡＤ素子６ａの回復時間よりも長くなる（たとえば、数倍程度）。
　このことから、図１４に示すように、参考例１では、パルス出力回路Ａから出力される第１パルス信号Ｐ１が長いパルス幅の２つのパルス信号で形成され、パルス出力回路Ｂから出力される第１パルス信号Ｐ１がさらに長いパルス幅の１つのパルス信号で形成される。
　したがって、かかる２つの第１パルス信号Ｐ１を加算部８で加算した場合、加算信号Ｐａは非常に長いパルス幅の１つのパルス信号で形成されることから、ダイナミックレンジが減少してしまう。
　参考例２は、パルス出力回路７ａにおいて、第１パルス信号Ｐ１のパルス幅を、カウンター部１０で処理可能なパルス幅に延ばした場合の例である。この場合、パルス出力回路Ａから出力される第１パルス信号Ｐ１と、パルス出力回路Ｂから出力される第１パルス信号Ｐ１とを加算部８で加算することにより、カウンター部１０で処理可能な信号を取得することができる。
　しかしながら、かかる参考例２では、ＳＰＡＤ素子６ａのデッドタイムを実施形態よりも長くする必要があることから、ＳＰＡＤ素子６ａのデッドタイムの際に光子が新たに入射する確率が高まる。
　そして、参考例２では、ＳＰＡＤ素子６ａのデッドタイムの際に光子が新たに入射した場合でも、第１パルス信号Ｐ１のパルス幅は光子が新たに入射していない場合と変わらない。
　たとえば、ＳＰＡＤ素子Ｂに入射する１つ目の光子と２つ目の光子との間は間隔が短いが、これら２つの光子に基づいて出力されるパルス出力回路Ｂの第１パルス信号Ｐ１は、１つの光子に基づいて出力される第１パルス信号Ｐ１のパルス幅と変わらない。
　なぜなら、参考例２では、新たな光子の入射の有無にかかわらず、ＳＰＡＤ素子６ａのデッドタイムが遅延回路２４の遅延時間によって定められるからである。
　したがって、参考例２では、短い時間間隔で新たな光子がＳＰＡＤ素子６ａに入射した場合に、かかる新たな光子を検知することが困難である。
　一方で、実施形態では、ＳＰＡＤ素子６ａのデッドタイムを可能な限り短くすることにより、短い時間間隔で新たな光子がＳＰＡＤ素子６ａに入射した場合でも、かかる新たな光子をパルス出力回路Ｂで検知することができる。
　したがって、実施形態によれば、計測可能な光子数の最小値と最大値との差を拡大することができることから、測距装置１のダイナミックレンジを拡大することができる。
［効果］
　実施形態に係る制御回路は、パルス出力部７と、加算部８と、パルス整形部９とを備える。パルス出力部７は、複数のＳＰＡＤ素子６ａでそれぞれ発生する信号に応じた複数の第１パルス信号Ｐ１を出力する。加算部８は、パルス出力部７から出力される複数の第１パルス信号Ｐ１を加算して加算信号Ｐａに変換する。パルス整形部９は、加算信号Ｐａを、所定の期間ΔＴより短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅の第２パルス信号Ｐ２に整形する。
　これにより、測距装置１のダイナミックレンジを拡大することができる。
　また、実施形態に係る制御回路は、第２パルス信号Ｐ２のパルス幅に応じた数を複数のＳＰＡＤ素子６ａに入射した光子の数としてカウントするカウンター部１０をさらに備える。
　これにより、短い時間間隔で複数の光子が入射することによりパルス幅が長くなった第２パルス信号Ｐ２を、長くなったパルス幅に基づく光子の数に変換することができる。
　また、実施形態に係る制御回路において、第１パルス信号Ｐ１のパルス幅は、カウンター部１０で処理可能なパルス幅より短く、第２パルス信号Ｐ２のパルス幅は、カウンター部１０で処理可能なパルス幅より長い。
　これにより、ＳＰＡＤ素子６ａのデッドタイムを最小限にすることができるとともに、第２パルス信号Ｐ２をカウンター部１０で問題なく処理することができる。
　また、実施形態に係る制御回路において、パルス出力部７は、第１の供給路Ｒ１と、第２の供給路Ｒ２とを有する。第１の供給路Ｒ１は、ＳＰＡＤ素子６ａ内でなだれ増幅が発生している際にＳＰＡＤ素子６ａに電流を供給する。第２の供給路Ｒ２は、ＳＰＡＤ素子６ａ内でなだれ増幅が停止した後にＳＰＡＤ素子６ａに電流を供給する。
　これにより、ＳＰＡＤ素子６ａの回復時間を短くすることができることから、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数のＳＰＡＤ（Single　Photon　Avalanche　Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、
　前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、
　前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、
　を備える制御回路。
（２）
　前記第２パルス信号のパルス幅に応じた数を複数の前記ＳＰＡＤ素子に入射した光子の数としてカウントするカウンター部
　をさらに備える
　前記（１）に記載の制御回路。
（３）
　前記第１パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より短く、
　前記第２パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より長い
　前記（２）に記載の制御回路。
（４）
　前記パルス出力部は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
　前記（１）～（３）のいずれか一つに記載の制御回路。
（５）
　被測定物に光を照射する光源と、
　前記被測定物から反射される光を受光した際に信号を出力する複数のＳＰＡＤ素子と、
　複数の前記ＳＰＡＤ素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、を有する制御回路と、
　を備える測距システム。
（６）
　前記制御回路は、
　前記第２パルス信号のパルス幅に応じた数を複数の前記ＳＰＡＤ素子に入射した光子の数としてカウントするカウンター部
　をさらに備える
　前記（５）に記載の測距システム。
（７）
　前記第１パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より短く、
　前記第２パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より長い
　前記（６）に記載の測距システム。
（８）
　前記パルス出力部は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
　前記（５）～（７）のいずれか一つに記載の測距システム。
１　　測距装置（測距システムの一例）
２　　光源部
３　　受光部
６ａ　ＳＰＡＤ素子
７　　パルス出力部
８　　加算部
９　　パルス整形部
１０　カウンター部
Ｐ１　第１パルス信号
Ｐ２　第２パルス信号
Ｐａ　加算信号
Ｒ１　第１の供給路
Ｒ２　第２の供給路

Claims (5)

  1. 　複数のＳＰＡＤ（Single　Photon　Avalanche　Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、
    　前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、
    　前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、
    　を備える制御回路。
  2. 　前記第２パルス信号のパルス幅に応じた数を複数の前記ＳＰＡＤ素子に入射した光子の数としてカウントするカウンター部
    　をさらに備える
    　請求項１に記載の制御回路。
  3. 　前記第１パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より短く、
    　前記第２パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より長い
    　請求項２に記載の制御回路。
  4. 　前記パルス出力部は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
    　請求項１に記載の制御回路。
  5. 　被測定物に光を照射する光源と、
    　前記被測定物から反射される光を受光した際に信号を出力する複数のＳＰＡＤ素子と、
    　複数の前記ＳＰＡＤ素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、を有する制御回路と、
    　を備える測距システム。
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