WO2020017382A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2020017382A1
WO2020017382A1 PCT/JP2019/027014 JP2019027014W WO2020017382A1 WO 2020017382 A1 WO2020017382 A1 WO 2020017382A1 JP 2019027014 W JP2019027014 W JP 2019027014W WO 2020017382 A1 WO2020017382 A1 WO 2020017382A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor device
substrate
conductor
active layer
Prior art date
Application number
PCT/JP2019/027014
Other languages
English (en)
French (fr)
Inventor
良一 片岡
Original Assignee
株式会社東海理化電機製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社東海理化電機製作所 filed Critical 株式会社東海理化電機製作所
Priority to US17/260,590 priority Critical patent/US20210273118A1/en
Publication of WO2020017382A1 publication Critical patent/WO2020017382A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8611Planar PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283Lateral isolation by refilling of trenches with dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a protection element.
  • Japanese Patent No. 4354876 discloses a semiconductor device employing an SOI (Silicon On Insulator) substrate.
  • the SOI substrate is formed by stacking a silicon substrate, a buried oxide film on the silicon substrate, and a p-type active layer on the buried oxide film.
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the silicon substrate of the SOI substrate is in a floating state where no potential is applied, or a ground potential is applied to the silicon substrate.
  • an element isolation region surrounding the periphery of the pn junction diode is arranged, and the pn junction diode is Electrically isolated.
  • the element isolation region it is preferable to adopt a trench isolation structure that ensures isolation between the pn junction diode and another element.
  • This element isolation region includes a trench extending from the surface of the p-type active layer to the buried oxide film, a silicon oxide film formed on the trench side wall, and a silicon polycrystalline film buried inside the trench via the silicon oxide film. It is comprised including.
  • the region along the trench of the element isolation region in the p-type active layer is a region where the depletion layer does not spread from the element isolation region side to the p-type active layer. Become. Therefore, when a positive surge voltage is applied to the cathode region, the surge current flowing from the cathode region into the p-type active layer flows into the anode region as a current path through a region where the depletion layer does not spread. There was room for improvement in improving the withstand voltage.
  • the present invention provides a semiconductor device that can easily improve the withstand voltage of a protection element in consideration of the above fact.
  • a semiconductor device is provided on an active layer of a substrate in which an active layer is formed on a conductive supporting substrate with an insulating layer interposed therebetween, and a pn between an anode region and a cathode region is provided.
  • a protection element including a junction diode; a trench surrounding the pn junction diode and extending from the surface of the active layer to the insulation layer; an insulator disposed on the trench side wall; An element isolation region including a buried conductor is provided, and a first connection portion for electrically connecting the cathode region and the conductor is provided.
  • the semiconductor device includes a protection element and an element isolation region on a substrate.
  • the substrate has a conductive support substrate, an insulating layer on the support substrate, and an active layer on the insulating layer.
  • the protection element is provided on the active layer and includes a pn junction diode between the anode region and the cathode region.
  • the element isolation region includes a trench, an insulator, and a conductor. The trench surrounds the periphery of the pn junction diode and extends from the surface of the active layer to the insulating layer.
  • the insulator is disposed on the sidewall of the trench.
  • the conductor is embedded inside the trench via an insulator.
  • the semiconductor device further includes a first connection unit.
  • the first connection part electrically connects the cathode region of the pn junction diode and the conductor in the element isolation region. If a positive surge voltage is applied to the cathode region, a surge voltage is also applied to the conductor in the element isolation region.
  • the active layer of the substrate, the insulator and the conductor in the isolation region form a field plate structure. When a surge voltage is applied, a depletion layer spreads from the interface between the active layer and the insulator on the side wall of the trench to the active layer side due to the field plate effect. The current path can be eliminated.
  • a surge current flowing from the cathode region to the anode region through the current path can be effectively suppressed, and the electric field generated at the pn junction between the cathode region and the anode region due to the expansion of the depletion layer can be effectively reduced.
  • Can be moderated. Therefore, the junction withstand voltage of the pn junction diode can be improved by a simple configuration that electrically connects the cathode region of the pn junction diode and the conductor of the element isolation region.
  • the first connection portion is a wiring provided on the cathode region and on the conductor.
  • the first connection part is a wiring.
  • the wiring is provided on the cathode region of the pn junction diode and on the conductor in the element isolation region, and is formed using a part of the wiring for electrically connecting the pn junction diode and other elements. Therefore, it is not necessary to incorporate a new wiring layer in the semiconductor device or the manufacturing process of the semiconductor device, and the cathode region and the conductor can be electrically connected using the existing wiring layer, so that a simple wiring layer can be obtained.
  • the first connection unit can be realized by the configuration.
  • the semiconductor device according to the third embodiment of the present invention is the semiconductor device according to the first embodiment or the second embodiment, further comprising a second connection portion for electrically connecting the cathode region and the support substrate.
  • the semiconductor device further includes a second connection unit.
  • the second connection part electrically connects between the cathode region of the pn junction diode and the support substrate of the substrate. If a positive surge voltage is applied to the cathode region, this surge voltage is also applied to the support substrate.
  • the substrate forms a field plate structure with a supporting substrate, an insulating layer and an active layer. When a surge voltage is applied to the support substrate, the depletion layer formed at the pn junction between the anode region and the cathode region is expanded by the field plate effect, and the electric field generated at the pn junction is reduced. Therefore, the junction breakdown voltage of the pn junction diode can be improved without setting the impurity density of the active layer low.
  • an insulated gate field effect transistor, a bipolar transistor, a diffusion resistor, or a metal is provided in a region of the active layer other than the protection element.
  • a semiconductor element of any one of -insulator-semiconductor type capacitance is provided.
  • the semiconductor element is provided in a region of the active layer other than the protection element.
  • the semiconductor element is at least one of an insulated gate field effect transistor, a bipolar transistor, a diffusion resistor, and a metal-insulator-semiconductor capacitor. Then, the junction breakdown voltage of the pn junction diode can be improved without setting the impurity density of the active layer low, so that the characteristics of the semiconductor element do not change.
  • the semiconductor device is the semiconductor device according to the third embodiment or the fourth embodiment, wherein an external terminal disposed on the substrate and electrically connected to the cathode region; A die pad or a wiring board that is electrically connected to the board, and a lead that is electrically connected to an external terminal via a wire, and the second connection unit connects the lead to the die pad or the wiring board. It is configured to include a path for electrical connection.
  • the semiconductor device further includes external terminals, a die pad or a wiring board, and leads.
  • the external terminal is provided on the substrate and is electrically connected to the cathode region.
  • the die pad or the wiring board has a board mounted thereon and is electrically connected to a supporting board of the board.
  • the leads are electrically connected to external terminals via wires.
  • the second connection portion is configured to include a path for electrically connecting the lead to the die pad or the wiring board. Therefore, if a surge voltage is applied to the cathode region from the lead via the wire and the external terminal, the surge voltage can be applied from the lead to the support substrate via the die pad or the wiring board. Therefore, an improvement in junction breakdown voltage due to the field plate effect of the pn junction diode can be easily realized.
  • the second connection portion is connected to the insulating layer side of the trench and extends from the surface of the insulating layer to the support substrate. And a through conductor buried in the through portion, one end of which is electrically connected to the conductor, and the other end of which is electrically connected to the support substrate, and has a through conductor. It is configured to include a route.
  • the second connection portion includes the through portion and the through conductor.
  • the through portion is connected to the insulating layer side of the trench and extends from the surface of the insulating layer to the support substrate.
  • the through conductor is embedded in the through portion.
  • One end of the through conductor is electrically connected to the conductor of the trench, and the other end of the through conductor is electrically connected to the support substrate.
  • the second connection portion is configured to include a path having a through conductor. For this reason, if a surge voltage is applied to the cathode region, the surge voltage is also applied to the conductor buried inside the trench in the element isolation region, and the surge voltage is further transmitted through the through conductor buried in the through portion.
  • a surge voltage can be immediately applied to the supporting substrate by a short path near the pn junction diode by using the conductor in the element isolation region surrounding the pn junction diode.
  • FIG. 2 is an enlarged schematic longitudinal sectional view of a main part of the semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a vertical cross-sectional structure diagram corresponding to FIG. 1 of a semiconductor device according to a comparative example.
  • FIG. 9 is a longitudinal sectional structural view corresponding to FIG. 1 schematically showing an enlarged main part of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 11 is a cross-sectional view illustrating a packaging structure of a semiconductor device according to a second embodiment.
  • FIG. 10 is a longitudinal sectional structural view corresponding to FIG. 1 and schematically showing an enlarged main part of a semiconductor device according to a third embodiment of the present invention.
  • a semiconductor device 1 mainly includes a substrate (semiconductor pellet or semiconductor chip) 2.
  • a pn junction diode D (hereinafter simply referred to as “diode D”) as a protection element is provided on the main surface of the substrate 2, and the diode D is electrically connected to the external terminal BP in a reverse connection.
  • the substrate 2 has a structure in which a supporting substrate 20 having conductivity, an insulating layer 21 formed on the supporting substrate 20, and an active layer 22 formed on the insulating layer 21 are sequentially stacked.
  • the support substrate 20 is formed of a silicon single crystal substrate, and is set to a p-type with a low impurity density.
  • the support substrate 20 may be set to a p-type with a medium impurity density or a high impurity density, or may be set to an n-type.
  • the insulating layer 21 is formed as a buried oxide film (BOX: Buried Oxide), specifically, a silicon oxide film.
  • the insulating layer 21 is formed, for example, by injecting oxygen into the support substrate 20 by using an ion implantation method and partially oxidizing silicon inside the support substrate 20.
  • the active layer 22 is formed of a silicon single crystal layer similarly to the support substrate 20, and is set to a p-type with a low impurity density.
  • the active layer 22 is formed using a part of the surface layer of the support substrate 20, and is separated (electrically separated) from the support substrate 20 with the insulating layer 21 as a boundary by forming the insulating layer 21. .
  • a diode D is provided, and a semiconductor element other than the diode D for constructing a circuit is provided. The configuration of the semiconductor element will be described in a second embodiment described later.
  • the element isolation region 3 is provided in the active layer 22 in a region surrounding the periphery of the diode D.
  • the element isolation region 3 is configured to electrically isolate elements, such as between a diode D and a semiconductor element other than the diode D.
  • the element isolation region 3 is configured to include a trench 30, an insulator 31, and a conductor 32, and is configured as a so-called trench isolation structure.
  • the trench 30 surrounds the periphery of the diode D and extends from the surface of the active layer 22 to at least the surface of the insulating layer 21.
  • the groove opening width is set smaller (the aspect ratio is larger) than the groove depth. That is, when the element isolation region 3 having the trench 30 is employed, the area occupied by the element isolation region 3 on the surface of the active layer 22 is reduced, so that the degree of integration of the semiconductor device 1 can be improved.
  • the trench 30 is formed using anisotropic etching such as reactive ion etching (RIE) in the manufacturing process of the semiconductor device 1.
  • RIE reactive ion etching
  • the insulator 31 is provided on the side wall of the trench 30 and is formed of, for example, a silicon oxide film.
  • This silicon oxide film is formed using, for example, a chemical vapor deposition (CVD) method.
  • the conductor 32 is embedded in the trench 30 via the insulator 31.
  • a silicon polycrystalline film in which an impurity is introduced and adjusted to a low resistance value is used.
  • a silicon polycrystalline film is deposited by, for example, a CVD method until the surface of the active layer 22 becomes flat while burying the inside of the trench 30. Then, the silicon polycrystalline film on the active layer 22 is removed while the inside of the trench 30 is completely buried.
  • an etching method or a chemical mechanical polishing (CMP) method can be used.
  • the diode D is formed at a pn junction between the p-type active layer 22 as an anode region and the n-type semiconductor region 4 as a cathode region.
  • the n-type semiconductor region 4 is formed by introducing an n-type impurity from the surface of the active layer 22 to the inside thereof using an ion implantation method or a solid-phase diffusion method, and activating the n-type impurity.
  • the impurity density of the n-type semiconductor region 4 is set higher than that of the active layer 22.
  • a p-type semiconductor region 5 of the same conductivity type as the active layer 22 is provided on the main surface of the active layer 22 as an anode region.
  • the p-type semiconductor region 5 is set to have an impurity density higher than that of the n-type semiconductor region 4.
  • a passivation film 10 is provided on the entire surface of the substrate 2 including the diode D and the element isolation region 3.
  • the passivation film 10 is formed of, for example, a single layer of a silicon oxide film or a silicon nitride film, or a composite film obtained by laminating them.
  • the wiring 12 is provided on the passivation film 10.
  • the wiring 12 has a single-layer wiring structure here, but may have a wiring structure of two or more layers.
  • an aluminum alloy film to which copper (Cu) and silicon (Si) are added is used.
  • One end of one wiring 12 is electrically connected to the n-type semiconductor region 4 as a cathode region through a connection hole 11 formed through the passivation film 10 in the thickness direction.
  • the other end of the wiring 12 is connected to the external terminal BP.
  • One end of another wiring 12 is electrically connected to the p-type active layer 22 as an anode region via the p-type semiconductor region 5.
  • the other end of the wiring 12 is connected to an internal circuit (not shown).
  • a first connection portion (first connection structure) 50 for electrically connecting the n-type semiconductor region 4 as a cathode region and the conductor 32 of the element isolation region 3 is provided.
  • the wiring 12 is electrically connected to the n-type semiconductor region 4 as described above, and a part of the wiring 12 is drawn out onto the element isolation region 3 to form the first connection part 50.
  • Part of the wiring 12 is electrically connected to the upper part of the trench 30 in the element isolation region 3 through the connection hole 11 formed in the passivation film 10. Therefore, here, all the conductors 32 of the element isolation region 3 surrounding the periphery of the diode D are electrically short-circuited to the n-type semiconductor region 4.
  • the first connection portion 50 is electrically connected to the conductor 32 of the element isolation region 3 in the entire region surrounding the periphery of the diode D, but is provided along the periphery of the p-type semiconductor region 5. What is necessary is that it is at least electrically connected to the conductor 32 of the element isolation region 3. Further, the number of connection points between the first connection portion 50 and the conductor 32 may be one or more, or may be a plurality of points at predetermined intervals along the length direction of the trench 30.
  • the semiconductor device 1 includes a protection element and an element isolation region 3 on a substrate 2 as shown in FIG.
  • the substrate 2 includes a conductive support substrate 20, an insulating layer 21 on the support substrate 20, and an active layer 22 on the insulating layer 21.
  • the protection element is provided on the active layer 22 and includes a diode D in an anode region and a cathode region.
  • the element isolation region 3 includes a trench 30, an insulator 31, and a conductor 32. Trench 30 surrounds diode D and extends from the surface of active layer 22 to insulating layer 21.
  • the insulator 31 is provided on the side wall of the trench 30.
  • the conductor 32 is embedded in the trench 30 via the insulator 31.
  • the semiconductor device 1 further includes a first connection unit 50.
  • the first connection part 50 electrically connects the n-type semiconductor region 4 (cathode region) of the diode D and the conductor 32 of the element isolation region 3. If a positive surge voltage is applied to the cathode region from the external terminal BP, a surge voltage is also applied to the conductor 32 of the element isolation region 3 through the first connection part 50.
  • the active layer 22 of the substrate 2, the insulator 31 and the conductor 32 of the element isolation region 3 constitute a field plate structure.
  • the depletion layer Ip When the surge voltage is applied, the depletion layer In spreads from the pn junction between the cathode region (n-type semiconductor region 4) and the anode region (p-type active layer 22) to the cathode region side.
  • the depletion layer Ip also extends from the pn junction to the anode region side. Since the surge voltage applied to the cathode region is further applied to the conductor 32 in the element isolation region 3, the field plate effect causes the active layer 22 to move from the interface between the active layer 22 and the insulator 31 on the side surface of the trench 30. The depletion layer Ip also spreads to the side.
  • the depletion layer Ip extends to the anode region, particularly to the intermediate portion between the p-type semiconductor region 5 and the element isolation region 3, the current path path of the surge current i along the trench 30 of the active layer 22 (see FIG. 2) Can be eliminated.
  • FIG. 2 shows a semiconductor device 60 according to a comparative example in which the first connection unit 50 according to the present embodiment is not provided.
  • the depletion layer In spreads from the pn junction between the cathode region and the anode region to the cathode region side.
  • the depletion layer Ip also extends from the pn junction to the anode region side.
  • a region where the depletion layer Ip does not spread occurs between the anode region, particularly between the p-type semiconductor region 5 and the element isolation region 3.
  • the surge current i flowing from the cathode region into the active layer 22 is generated along the interface between the active layer 22 and the insulating layer 21 and further at the interface between the active layer 22 and the insulator 31 and the trench of the active layer 22. These flow along 30 as current path paths. As a result, the surge current i flows into the p-type semiconductor region 5, so that the junction breakdown voltage of the diode D cannot be improved.
  • the current path path of the surge current i can be eliminated, so that the surge current i flowing from the cathode region to the anode region through the current path path can be eliminated. Can be effectively suppressed.
  • the electric field generated at the pn junction between the cathode region and the anode region due to the expansion of the depletion layer Ip can be effectively reduced. Therefore, the junction withstand voltage of the diode D can be improved by a simple configuration that electrically connects the cathode region of the diode D and the conductor 32 of the element isolation region 3.
  • a field plate structure can be easily constructed by using a simple configuration in which the cathode region of the diode D and the conductor 32 of the element isolation region 3 are electrically short-circuited using the element isolation region 3. it can. That is, it is possible to easily construct the field plate structure using the element isolation region 3 without intentionally increasing the manufacturing process of the semiconductor device 1 and constructing the field plate structure. Can be improved.
  • the wiring 12 is provided on the cathode region (the n-type semiconductor region 4) of the diode D and on the conductor 32 in the element isolation region 3 to electrically connect the diode D to other elements. It is formed using a part. Therefore, in the semiconductor device 1 or the manufacturing process of the semiconductor device 1, there is no need to newly incorporate a wiring layer, and the cathode region and the conductor 32 can be electrically connected using the existing wiring layer.
  • the first connection unit 50 can be realized with a simple configuration.
  • the semiconductor device 1 includes a semiconductor element in addition to the diode D as a protection element in the active layer 22 of the substrate 2, and further includes a second connection portion 52.
  • the semiconductor element is provided on the active layer 22 of the substrate 2 in a region different from the diode D.
  • the configuration of the element isolation region 3 is the same as the configuration of the element isolation region 3 according to the first embodiment.
  • an insulated gate field effect transistor Tr IGFET: hereinafter simply referred to as “transistor Tr”
  • the IGFET is used in a sense including both a MOSFET and a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • the transistor Tr is provided on the main surface of the active layer 22 in a region surrounded by the element isolation region 3.
  • the transistor Tr includes an active layer 22 used as a channel formation region, an n-type semiconductor region 8 forming a pair of main electrodes as source and drain regions, a gate insulating film 6, and a gate electrode 7. It is configured.
  • the pair of n-type semiconductor regions 8 are arranged on the main surface of the active layer 22 so as to be separated from each other in the gate width direction.
  • the n-type semiconductor region 8 has a conductivity type opposite to that of the p-type semiconductor region 5, but is set to have an impurity density similar to that of the p-type semiconductor region 5.
  • Gate insulating film 6 is formed at least between a pair of n-type semiconductor regions 8 on the main surface of active layer 22.
  • Gate electrode 7 is provided on gate insulating film 6.
  • the gate electrode 7 is, for example, a single-layer film of a silicon polycrystalline film in which an impurity is introduced and adjusted to a low resistance value, or a composite in which a high-melting-point metal film or a high-melting-point metal silicide film is laminated on a silicon polycrystalline film.
  • a membrane can be used.
  • the transistor Tr thus configured is set to an n-channel conductivity type. Note that, in the present embodiment, a p-channel conductive transistor (not shown) is provided in the active layer 22, and a complementary transistor is constructed.
  • the wiring 12 is electrically connected to the n-type semiconductor region 8 of the transistor Tr.
  • the wiring 12 is provided on the passivation film 10.
  • the wiring 12 is electrically connected to the n-type semiconductor region 8 through the connection hole 11 formed in the passivation film 10. It is connected.
  • the semiconductor device 1 has a two-layer wiring structure including the wiring 12 and the wiring 15, but may have a single-layer wiring structure or a three- or more-layer wiring structure.
  • the first passivation film 10 is formed on the entire surface of the substrate 2 including the diode D, the transistor Tr shown in FIG.
  • the passivation film 10 is formed of the same material as the passivation film 10 described in the first embodiment.
  • the passivation film 10 is formed mainly for the purpose of electrically separating the diode D, the transistor Tr and the like from the first layer wiring 12.
  • the first-layer wiring 12 is formed of the same material as the wiring 12 described in the first embodiment.
  • the second-layer passivation film 13 is formed on the passivation film 10 including the wiring 12.
  • the passivation film 13 is formed of, for example, the same material as the passivation film 10.
  • the second layer wiring 15 is provided on the passivation film 13 with a predetermined wiring pattern.
  • One end of the wiring 15 is connected to the other end of the wiring 12 connected to the conductor 32 of the n-type semiconductor region 4 and the element isolation region 3 through a connection hole 14 formed through the passivation film 13 in the thickness direction. It is connected.
  • the other end of the wiring 15 is configured as an external terminal BP.
  • the upper surface of the external terminal BP is formed in a bonding opening 17 formed through a third passivation film (final passivation film) 16 disposed on the passivation film 13 including the wiring 15 in the film thickness direction. Is exposed at Each of the passivation films 13 and 16 is formed of, for example, the same material as the passivation film 10.
  • the wiring 15 is formed of the same material as the wiring 12.
  • the semiconductor device 1 further includes a lead 40, the substrate 2, bonding wires 46, and a resin sealing body 38.
  • the lead 40 includes a die pad (tab) 31, an inner lead 42, and an outer lead 33.
  • the substrate 2 is bonded on the die pad 41 via a bonding material 45.
  • the back surface of the support substrate 20 of the substrate 2 is arranged to face the upper surface of the die pad 41.
  • silver (Ag) paste is used for the bonding material 45. That is, the die pad 41 is electrically connected to the support substrate 20.
  • the inner leads 42 are arranged in the direction of the surface of the die pad 41 and around the die pad 41.
  • the inner lead 42 is provided inside the resin sealing body 38.
  • One end of the inner lead 42 on the die pad 41 side is electrically connected to an external terminal BP (wiring 15) of the substrate 2 via a bonding wire 46.
  • the outer lead 33 is formed integrally with the other end of the inner lead 42, and is led out of the resin sealing body 38. Although not shown, the outer lead 33 is formed in a terminal insertion type or surface mount type lead shape corresponding to a structure for mounting the semiconductor device 1 on a mounting board.
  • the die pad 41, the inner leads 42, and the outer leads 33 are formed from a lead frame (not shown) and cut.
  • a lead frame for example, a plate material such as an iron-nickel (Fe-Ni) alloy or a copper (Cu) alloy is used.
  • gold (Au) plating or nickel (Ni) plating is applied to the surface of the lead 40 which is to be a bonding region or a bonding region, thereby improving bondability.
  • an Au wire is used as the bonding wire 46.
  • the resin sealing body 38 is formed by a resin molding method using an epoxy resin material.
  • the semiconductor device 1 includes an n-type semiconductor region 4 which is a cathode region of a diode D as a protection element, and a support substrate 20 of Is provided with a second connection portion (connection structure) 52 for electrically connecting.
  • the second connection portion 52 in the present embodiment includes the wiring 12, the wiring 15, the bonding wire 46, the bonding material 45, the die pad 41, and the bonding wire 47. It is configured.
  • the second connection portion 52 includes a signal path for flowing a signal from the inner lead 42 to the n-type semiconductor region 4 through the bonding wire 46, the external terminal BP, the wiring 15 and the wiring 12, And a short-circuit path for short-circuiting to the support substrate 20 via the bonding material 45.
  • the bonding wire 47 electrically connects the inner lead 42 and the die pad 41 and is made of the same material as the bonding wire 46.
  • the semiconductor device 1 further includes a second connection unit 52.
  • the second connection section 52 electrically connects the cathode region (the n-type semiconductor region 4) of the diode D and the support substrate 20 of the substrate 2. If a positive surge voltage is applied to the cathode region of the diode D, this surge voltage is also applied to the support substrate 20.
  • the substrate 2 forms a field plate structure including the support substrate 20, the insulating layer 21, and the active layer 22.
  • an electric field effect occurs in the active layer 22 due to the field plate effect, and the depletion layer Ip formed at the pn junction between the anode region and the cathode region is expanded to form the pn junction. The resulting electric field is reduced. Therefore, the junction breakdown voltage of the diode D can be improved without setting the impurity density of the active layer 22 low.
  • the field plate structure can be easily constructed with a simple configuration in which the cathode region of the diode D and the support substrate 20 are electrically short-circuited using the substrate 2 having the SOI structure. That is, it is possible to improve the breakdown voltage of the diode D without intentionally increasing the manufacturing process of the semiconductor device 1 and constructing a field plate structure on the surface side of the active layer 22.
  • the second connection portion 52 includes a cathode region (n-type semiconductor region 4) and a region of the support substrate 20 facing the diode D. Are electrically connected. In other words, it is sufficient that at least the support substrate 20 is short-circuited with the cathode region in the region of the diode D, particularly in the region facing the pn junction between the anode region and the cathode region. In particular, when the supporting substrate 20 is set to have a low impurity density, the sheet resistance of the supporting substrate 20 increases, so that a surge voltage is preferably applied to the supporting substrate 20 in a region near the diode D.
  • the semiconductor device 1 configured as described above, when, for example, a positive surge voltage is applied to the cathode region of the diode D, the surge voltage is immediately applied to the region of the support substrate 20 facing the diode D. Therefore, the electric field generated at the pn junction of the diode D can be immediately relaxed, and the junction breakdown voltage of the diode D can be improved.
  • a transistor Tr is provided in a region of the active layer 22 of the substrate 2 other than the diode D. Then, the junction breakdown voltage of the diode D can be improved without setting the impurity density of the active layer 22 low, so that the characteristics of the transistor Tr are not changed. Note that even when at least one of a bipolar transistor, a diffusion resistor, and a metal-insulator-semiconductor (MIS) -type capacitor is provided as a semiconductor element other than the transistor Tr, the characteristics of the semiconductor element may vary. Can be suppressed.
  • MIS metal-insulator-semiconductor
  • the diffusion resistance is formed of, for example, an n-type semiconductor region, and can suppress the spread of a depletion layer generated at the pn junction between the diffusion resistance and the active layer 22, so that the parasitic capacitance added to the diffusion resistance varies. There is no. Further, in the MIS-type capacitor, since the expansion of the depletion layer can be suppressed, there is no change in the parasitic capacitance added to the capacitor.
  • the semiconductor device 1 further includes an external terminal BP (wiring 15), a die pad 41, and a lead 40, as shown in FIG.
  • the external terminal BP is provided on the substrate 2 and is electrically connected to a cathode region (n-type semiconductor region 4) of the diode D.
  • the die pad 41 has the substrate 2 mounted thereon and is electrically connected to the support substrate 20 of the substrate 2.
  • the lead 40 is electrically connected to the external terminal BP via the bonding wire 46.
  • the second connection portion 52 is configured to electrically connect the lead 40 and the die pad 41.
  • the substrate 2 is bonded on the die pad 41 of the lead 40, but a wiring substrate is used instead of the die pad 41, The substrate 2 may be bonded thereon. Needless to say, a wiring electrically connected to the support substrate 20 is provided in at least a region of the wiring substrate facing the diode D.
  • a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device 1 according to the present embodiment describes an example in which the structure of the second connection portion 52 of the semiconductor device 1 according to the second embodiment is changed.
  • the semiconductor device 1 according to the present embodiment includes a second connection portion 52 having a structure different from the structure of the second connection portion 52 of the semiconductor device 1 according to the second embodiment. I have.
  • the second connection portion 52 includes a through portion 53 and a through conductor 55.
  • the second connection section 52 includes a through conductor 55 in a path for electrically connecting the cathode region of the diode D and the support substrate 20 of the substrate 2.
  • the through portion 53 is connected to the trench 30 in the element isolation region 3 on the insulating layer 21 side of the substrate 2 and is configured as a through hole or a through groove extending from the surface of the insulating layer 21 to at least the surface of the support substrate 20. That is, the through portion 53 may be a plurality of through holes arranged at predetermined intervals in the extending direction of the trench 30, or may extend around the diode D similarly to the trench 30. It may be a formed through groove.
  • the through portion 53 is configured as a through groove formed in the same planar shape as the planar shape of the trench 30. In the manufacturing process of the semiconductor device 1, the through portion 53 can be formed simultaneously with the formation of the trench 30.
  • An insulator 54 similar to the insulator 31 in the element isolation region 3 is provided on the inner wall of the through portion 53. As a manufacturing process, the insulator 31 and the insulator 54 can be formed in the same manufacturing process.
  • the through conductor 55 is embedded in the through portion 53.
  • One end of the through conductor 55 is electrically connected to the conductor 32 in the element isolation region 3, and the other end of the through conductor 55 is electrically connected to the surface of the support substrate 20.
  • the through conductor 55 is formed integrally with the conductor 32 buried in the trench 30 using the same material.
  • the penetrating part 53 of the second connection part 52 is configured by extending the trench 30 of the element isolation region 3 as it is to the surface of the support substrate 20, and the penetrating conductor 55 connects the conductor 32 of the element isolation region 3. It is configured to be buried in the through portion 53. That is, the manufacturing process of the second connection part 52 utilizes the manufacturing process of the element isolation region 3, and no new manufacturing process is required to realize the second connection part 52. Since the second connection portion 52 is provided so as to surround the diode D similarly to the element isolation region 3, the second connection portion 52 is provided near the diode D.
  • the semiconductor device 1 includes a second connection section 52 as shown in FIG.
  • the second connection section 52 includes a through section 53 and a through conductor 55.
  • the through portion 53 is connected to the insulating layer 21 side of the trench 30 in the element isolation region 3, and extends from the surface of the insulating layer 21 to the support substrate 20.
  • the through conductor 55 is embedded in the through portion 53.
  • One end of the through conductor 55 is electrically connected to the conductor 32 of the trench 30, and the other end of the through conductor 55 is electrically connected to the support substrate 20.
  • the second connecting portion 52 is configured to include a path having the through conductor 55.
  • a positive surge voltage is applied to the cathode region (n-type semiconductor region 4) of the diode D, the surge voltage is applied to the conductor 32 buried inside the trench 30 in the element isolation region 3. . Further, the surge voltage is also applied to the support substrate of the substrate 2 via the through conductor 55 embedded in the through portion 53 of the second connection portion 52. Therefore, it is possible to easily realize the improvement of the junction breakdown voltage by the field plate effect of the diode D. In addition, a surge voltage can be immediately applied to the support substrate 20 by a short path in the vicinity of the diode D, immediately below the element isolation region 3 disposed so as to surround the diode D.
  • the present invention is not limited to the above embodiment, and can be modified as follows, for example, without departing from the gist of the invention.
  • the supporting substrate is not limited to the silicon single crystal substrate, but may be a metal substrate or a compound semiconductor substrate as long as it has conductivity.
  • any one of an IGFET, a bipolar transistor, and a diffusion resistor including a pn junction diode may be used as the protection element. Specifically, a diode is formed at a pn junction between one main electrode of the IGFET and the active layer.
  • a diode is formed at a pn junction between an emitter or collector region and a base region (active layer).
  • a diode is formed at a pn junction between the diffusion resistance and the active layer.
  • the present invention may construct a protection element by combining two or more elements, for example, a diode and an IGFET, or a diffusion resistor and an IGFET.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置(1)は、保護素子と、素子分離領域(3)と、第1接続部(50)とを備えている。保護素子は、導電性を有する支持基板(20)上に絶縁層(21)を介在して活性層(22)が形成された基板(2)の活性層(22)に配設され、アノード領域とカソード領域とのダイオード(D)を含んで構成されている。素子分離領域(3)は、トレンチ(30)と、絶縁体(31)と、導電体(32)とを有する。トレンチ(30)は、ダイオード(D)の周囲を取り囲み活性層(22)の表面から絶縁層(21)に至る。絶縁体(31)はトレンチ(30)側壁に配設されている。導電体(32)はトレンチ(30)内部に絶縁体(31)を介して埋設されている。そして、第1接続部(50)はダイオード(D)のカソード領域と素子分離領域(3)の導電体(32)とを電気的に接続している。

Description

半導体装置
 本発明は、半導体装置に関し、特に保護素子を備えた半導体装置に適用して有効な技術に関する。
 特許第4354876号公報には、SOI(Silicon On Insulator)基板を採用した半導体装置が開示されている。SOI基板は、シリコン基板と、シリコン基板上の埋込み酸化膜と、埋込み酸化膜上のp型活性層とを積層して形成されている。p型活性層にはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が形成されている。
 ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
 ところで、SOI基板のp型活性層に保護素子として高耐圧構造のpn接合ダイオードを形成する場合、pn接合ダイオードの周囲を取り囲む素子分離領域が配置され、pn接合ダイオードはそれ以外の素子に対して電気的に分離されている。素子分離領域として、pn接合ダイオードと他の素子との間の分離が確実なトレンチアイソレーション構造の採用が好適である。この素子分離領域は、p型活性層の表面から埋込み酸化膜に至るトレンチと、トレンチ側壁に形成されたシリコン酸化膜と、トレンチ内部にシリコン酸化膜を介して埋設されたシリコン多結晶膜とを含んで構成されている。
 しかしながら、このような素子分離領域に囲まれたpn接合ダイオードでは、p型活性層において素子分離領域のトレンチに沿った領域は、素子分離領域側からp型活性層へ空乏層が広がらない領域となる。このため、カソード領域に正のサージ電圧が印加されたとき、カソード領域からp型活性層に流れ込んだサージ電流が空乏層の広がらない領域を電流パス経路としてアノード領域に流れ込むので、pn接合ダイオードの耐圧を向上させるには改善の余地があった。
 本発明は、上記事実を考慮し、保護素子の耐圧を簡易に向上させることができる半導体装置を提供する。
 本発明の第1実施態様に係る半導体装置は、導電性を有する支持基板上に絶縁層を介在して活性層が形成された基板の活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、pn接合ダイオードの周囲を取り囲み活性層の表面から絶縁層に至るトレンチと、トレンチ側壁に配設された絶縁体と、トレンチ内部に絶縁体を介して埋設された導電体とを含んで構成される素子分離領域と、カソード領域と導電体とを電気的に接続する第1接続部と、を備えている。
 第1実施態様に係る半導体装置は、基板に保護素子及び素子分離領域を備える。
 基板は、導電性を有する支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される。
 素子分離領域は、トレンチ、絶縁体及び導電体を含んで構成される。トレンチは、pn接合ダイオードの周囲を取り囲み、活性層の表面から絶縁層に至る。絶縁体は、トレンチ側壁に配設される。導電体は、トレンチ内部に絶縁体を介して埋設される。
 ここで、半導体装置は更に第1接続部を備える。第1接続部は、pn接合ダイオードのカソード領域と素子分離領域の導電体とを電気的に接続する。
 仮に、カソード領域に正のサージ電圧が印加されると、素子分離領域の導電体にもサージ電圧が印加される。基板の活性層、素子分離領域の絶縁体及び導電体はフィールドプレート構造を構築する。サージ電圧が印加されると、フィールドプレート効果により活性層とトレンチ側壁の絶縁体との界面から活性層側へ空乏層が広がるので、アノード領域と素子分離領域との間であってトレンチに沿った電流パス経路を無くすことができる。このため、カソード領域から電流パス経路を通ってアノード領域に流れ込むサージ電流を効果的に抑制することができ、かつ、空乏層の広がりによりカソード領域とアノード領域とのpn接合部に生じる電界を効果的に緩和することができる。
 従って、pn接合ダイオードのカソード領域と素子分離領域の導電体とを電気的に接続する簡易な構成により、pn接合ダイオードの接合耐圧を向上させることができる。
 本発明の第2実施態様に係る半導体装置では、第1実施態様に係る半導体装置において、第1接続部は、カソード領域上及び導電体上に配設された配線である。
 第2実施態様に係る半導体装置によれば、第1接続部は配線とされる。配線は、pn接合ダイオードのカソード領域上及び素子分離領域の導電体上に配設され、pn接合ダイオードとそれ以外の素子とを電気的に接続する配線の一部を利用して形成される。
 このため、半導体装置又は半導体装置の製造プロセスにおいて、新たに配線層を組み込む必要がなく、既存の配線層を利用してカソード領域と導電体とを電気的に接続することができるので、簡易な構成により第1接続部を実現することができる。
 本発明の第3実施態様に係る半導体装置は、第1実施態様又は第2実施態様に係る半導体装置において、カソード領域と支持基板とを電気的に接続する第2接続部を更に備えている。
 第3実施態様に係る半導体装置は、更に第2接続部を備える。第2接続部は、pn接合ダイオードのカソード領域と基板の支持基板との間を電気的に接続する。
 仮に、カソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板にも印加される。基板は支持基板、絶縁層及び活性層によるフィールドプレート構造を構築する。支持基板にサージ電圧が印加されると、フィールドプレート効果によりアノード領域とカソード領域とのpn接合部に形成される空乏層を広げてpn接合部に生じる電界が緩和される。このため、活性層の不純物密度を低く設定することなく、pn接合ダイオードの接合耐圧を向上させることができる。
 本発明の第4実施態様に係る半導体装置では、第3実施態様に係る半導体装置において、活性層の保護素子とは別の領域に、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属-絶縁体-半導体型容量のいずれかの半導体素子が配設されている。
 第4実施態様に係る半導体装置によれば、活性層の保護素子とは別の領域に、半導体素子が配設される。半導体素子は、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属-絶縁体-半導体型容量の少なくともいずれかである。そして、活性層の不純物密度を低く設定することなく、pn接合ダイオードの接合耐圧を向上させることができるので、半導体素子の特性を変動させることがなくなる。
 本発明の第5実施態様に係る半導体装置では、第3実施態様又は第4実施態様に係る半導体装置において、基板上に配設され、カソード領域に電気的に接続された外部端子と、支持基板と電気的に接続され、基板を搭載するダイパッド又は配線基板と、外部端子にワイヤを介して電気的に接続されたリードと、を備え、第2接続部は、リードとダイパッド又は配線基板とを電気的に接続する経路を含んで構成されている。
 第5実施態様に係る半導体装置は、外部端子と、ダイパッド又は配線基板と、リードとを更に備える。外部端子は、基板上に配設され、カソード領域に電気的に接続される。ダイパッド又は配線基板は、基板を搭載し、基板の支持基板に電気的に接続される。リードはワイヤを介して外部端子に電気的に接続される。ここで、第2接続部は、リードとダイパッド又は配線基板とを電気的に接続する経路を含んで構成される。
 このため、仮に、サージ電圧がリードからワイヤ及び外部端子を介してカソード領域に印加されると、リードからダイパッド又は配線基板を介して支持基板にサージ電圧を印加させることができる。従って、pn接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
 本発明の第6実施態様に係る半導体装置では、第3実施態様又は第4実施態様に係る半導体装置において、第2接続部は、トレンチの絶縁層側に連結され、絶縁層の表面から支持基板に至る貫通部と、貫通部内に埋設され、一端部が導電体に電気的に接続され、かつ、他端部が支持基板に電気的に接続される貫通導体と、を備え、貫通導体を有する経路を含んで構成されている。
 第6実施態様に係る半導体装置によれば、第2接続部は、貫通部と、貫通導体とを備える。貫通部は、トレンチの絶縁層側に連結され、絶縁層の表面から支持基板に至る。貫通導体は貫通部内に埋設される。貫通導体の一端部はトレンチの導電体に電気的に接続され、貫通導体の他端部は支持基板に電気的に接続される。第2接続部は、貫通導体を有する経路を含んで構成される。
 このため、仮に、サージ電圧がカソード領域に印加されると、素子分離領域のトレンチ内部に埋設された導電体にもサージ電圧が印加され、更にサージ電圧は貫通部に埋設された貫通導体を介して基板の支持基板にも印加される。従って、pn接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現させることができる。
 加えて、pn接合ダイオードの周囲を取り囲んで配設された素子分離領域の導電体を利用して、pn接合ダイオードの近傍において短い経路によりサージ電圧を支持基板に即座に印加することができる。
 本発明によれば、保護素子の耐圧を簡易に向上させることができる半導体装置を提供することができる。
本発明の第1実施の形態に係る半導体装置の要部を拡大して概略的に示す縦断面構造図である。 比較例に係る半導体装置の図1に対応する縦断面構造図である。 本発明の第2実施の形態に係る半導体装置の要部を拡大して概略的に示す図1に対応する縦断面構造図である。 第2実施の形態に係る半導体装置のパッケージング構造を示す断面図である。 本発明の第3実施の形態に係る半導体装置の要部を拡大して概略的に示す図1に対応する縦断面構造図である。
 [第1実施の形態]
 以下、図1及び図2を用いて、本発明の第1実施の形態に係る半導体装置について説明する。
 (半導体装置1の基板断面構造)
 図1に示されるように、本実施の形態に係る半導体装置1は基板(半導体ペレット又は半導体チップ)2を主体に構成されている。基板2の主面部には保護素子としてのpn接合ダイオードD(以下、単に「ダイオードD」という。)が配設され、ダイオードDは逆方向接続において外部端子BPに電気的に接続されている。
 基板2にはSOI基板が使用されている。すなわち、基板2は、導電性を有する支持基板20と、支持基板20上に形成された絶縁層21と、絶縁層21上に形成された活性層22とを順次積層した構造とされている。
 支持基板20は、ここでは、シリコン単結晶基板により形成され、低不純物密度のp型に設定されている。なお、支持基板20は、中不純物密度又は高不純物密度のp型に設定されてもよく、又はn型に設定されてもよい。
 絶縁層21は、埋込み酸化膜(BOX:Buried Oxide)として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層21は、例えば、イオン注入法を用いて、支持基板20の内部に酸素を注入し、支持基板20内部のシリコンを部分的に酸化させることにより形成されている。
 活性層22は、ここでは支持基板20と同様にシリコン単結晶層により形成され、低不純物密度のp型に設定されている。活性層22は、支持基板20の表面層の一部を用いて形成され、絶縁層21が形成されることによってこの絶縁層21を境として支持基板20と区画(電気的に分離)されている。活性層22には、ダイオードDが配設されると共に、ダイオードD以外であって回路を構築する半導体素子が配設されている。なお、半導体素子の構成は、後述する第2実施の形態において説明する。
 (素子分離領域3の構造)
 ダイオードDの周囲を取り囲む領域であって、活性層22には素子分離領域3が配設されている。素子分離領域3は、ダイオードDと、ダイオードD以外の半導体素子との間等、素子間を電気的に分離する構成とされている。本実施の形態において、素子分離領域3は、トレンチ30と、絶縁体31と、導電体32とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
 トレンチ30は、ダイオードDの周囲を取り囲み、活性層22の表面から絶縁層21の少なくとも表面に至る構成とされている。トレンチ30では、溝深さ寸法に対して、溝開口幅寸法が小さく(アスペクト比が大きく)設定されている。すなわち、トレンチ30を有する素子分離領域3が採用されると、活性層22の表面上での素子分離領域3の占有面積が小さくなるので、半導体装置1の集積度を向上させることができる。トレンチ30は、半導体装置1の製造プロセスにおいて、例えばリアクティブイオンエッチング(RIE)等の異方性エッチングを用いて形成されている。
 絶縁体31は、トレンチ30の側壁に配設され、例えばシリコン酸化膜により形成されている。このシリコン酸化膜は、例えば化学的気相析出(CVD)法を用いて形成されている。
 導電体32は、トレンチ30内部に絶縁体31を介して埋設されている。導電体32として、例えば不純物が導入されて低抵抗値に調整されたシリコン多結晶膜が使用されている。製造プロセスにおいて、シリコン多結晶膜は、例えばCVD法を用いて、トレンチ30内部を埋設しつつ、活性層22上が平坦になるまで堆積される。そして、トレンチ30内部が完全に埋設されつつ、活性層22上のシリコン多結晶膜が除去される。このシリコン多結晶の除去には、エッチング法又はケミカルメカニカルポリシング(CMP)法を使用することができる。
 (ダイオードDの構造)
 ダイオードDは、アノード領域としてのp型活性層22と、カソード領域としてのn型半導体領域4とのpn接合部に構成されている。n型半導体領域4は、活性層22の表面から内部へn型不純物をイオン注入法又は固相拡散法を用いて導入し、n型不純物を活性化することにより形成されている。n型半導体領域4の不純物密度は活性層22の不純物密度よりも高く設定されている。
 アノード領域としての活性層22の主面部には、活性層22と同一導電型のp型半導体領域5が配設されている。p型半導体領域5はn型半導体領域4の不純物密度よりも高い不純物密度に設定されている。p型半導体領域5が配設されることにより、アノード領域としての活性層22とそれに電気的に接続される配線(図1に示される配線12)との接触抵抗を小さくすることができる。
 ダイオードD上及び素子分離領域3上を含む基板2上の全面にパッシベーション膜10が配設されている。パッシベーション膜10は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成されている。
 パッシベーション膜10上には配線12が配設されている。配線12は、ここでは単層配線構造を示しているが、2層以上の配線構造であってもよい。配線12には、例えば、銅(Cu)、シリコン(Si)が添加されたアルミニウム合金膜が使用されている。1つの配線12の一端部はパッシベーション膜10に膜厚方向に貫通して形成された接続孔11を通してカソード領域としてのn型半導体領域4に電気的に接続されている。この配線12の他端部は外部端子BPに接続されている。また、他の1つの配線12の一端部は、p型半導体領域5を介してアノード領域としてのp型活性層22に電気的に接続されている。この配線12の他端部は図示省略の内部回路に接続されている。
 (第1接続部50の構造)
 このように構成される半導体装置1では、カソード領域としてのn型半導体領域4と素子分離領域3の導電体32とを電気的に接続する第1接続部(第1接続構造)50が配設されている。詳しく説明すると、n型半導体領域4には前述の通り配線12が電気的に接続され、この配線12の一部が素子分離領域3上まで引き出されて第1接続部50を構築している。この配線12の一部は、素子分離領域3のトレンチ30上部において、パッシベーション膜10に形成された接続孔11を通して電気的に接続されている。従って、ここでは、ダイオードDの周囲を取り囲む素子分離領域3のすべての導電体32がn型半導体領域4に電気的に短絡されている。
 なお、第1接続部50は、ここではダイオードDの周囲を取り囲む全域において素子分離領域3の導電体32に電気的に接続されているが、p型半導体領域5の周囲に沿って配設された素子分離領域3の導電体32に少なくとも電気的に接続されていればよい。
 また、第1接続部50と導電体32との接続箇所は、1カ所以上であっても、トレンチ30の長さ方向に沿って所定の間隔において複数箇所であってもよい。
 (本実施の形態の作用及び効果)
 本実施の形態に係る半導体装置1は、図1に示されるように、基板2に保護素子及び素子分離領域3を備える。
 基板2は、導電性を有する支持基板20と、この支持基板20上の絶縁層21と、絶縁層21上の活性層22とを有する。保護素子は、活性層22に配設され、アノード領域とカソード領域とのダイオードDを含んで構成される。
 素子分離領域3は、トレンチ30、絶縁体31及び導電体32を含んで構成される。トレンチ30は、ダイオードDの周囲を取り囲み、活性層22の表面から絶縁層21に至る。絶縁体31は、トレンチ30側壁に配設される。導電体32は、トレンチ30内部に絶縁体31を介して埋設される。
 ここで、半導体装置1は更に第1接続部50を備える。第1接続部50は、ダイオードDのn型半導体領域4(カソード領域)と素子分離領域3の導電体32とを電気的に接続する。
 仮に、外部端子BPからカソード領域に正のサージ電圧が印加されると、第1接続部50を通して素子分離領域3の導電体32にもサージ電圧が印加される。基板2の活性層22、素子分離領域3の絶縁体31及び導電体32はフィールドプレート構造を構築する。サージ電圧が印加されると、カソード領域(n型半導体領域4)とアノード領域(p型活性層22)とのpn接合部からカソード領域側へ空乏層Inが広がる。一方、pn接合部からアノード領域側へも空乏層Ipが広がる。そして、カソード領域に印加されるサージ電圧は更に素子分離領域3の導電体32にも印加されるので、フィールドプレート効果により、活性層22とトレンチ30側面の絶縁体31との界面から活性層22側へも空乏層Ipが広がる。つまり、アノード領域、特にp型半導体領域5と素子分離領域3との中間部まで空乏層Ipが広がるので、活性層22のトレンチ30に沿ったサージ電流iの電流パス経路(図2参照)を無くすことができる。
 図2には、本実施の形態における第1接続部50が配設されていない、比較例に係る半導体装置60が示されている。この比較例に係る半導体装置60では、同様に、外部端子BPからカソード領域に正のサージ電圧が印加されると、カソード領域とアノード領域とのpn接合部からカソード領域側へ空乏層Inが広がる。一方、pn接合部からアノード領域側へも空乏層Ipが広がる。
 ところが、アノード領域、特にp型半導体領域5と素子分離領域3との間には空乏層Ipが広がらない領域が発生する。このため、カソード領域から活性層22へ流れ込んだサージ電流iは、活性層22と絶縁層21との界面に沿って、更に活性層22と絶縁体31との界面であって活性層22のトレンチ30に沿って、これらを電流パス経路として流れる。結果的に、サージ電流iはp型半導体領域5へ流れ込むので、ダイオードDの接合耐圧を向上させることができない。
 図1に示される本実施の形態に係る半導体装置1では、上記の通り、サージ電流iの電流パス経路を無くすことができるので、カソード領域から電流パス経路を通ってアノード領域に流れ込むサージ電流iを効果的に抑制することができる。加えて、空乏層Ipの広がりによりカソード領域とアノード領域とのpn接合部に生じる電界を効果的に緩和することができる。
 従って、ダイオードDのカソード領域と素子分離領域3の導電体32とを電気的に接続する簡易な構成により、ダイオードDの接合耐圧を向上させることができる。
 表現を代えると、素子分離領域3を利用して、ダイオードDのカソード領域と素子分離領域3の導電体32とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置1の製造プロセスを増加して、フィールドプレート構造を構築せずに、素子分離領域3を利用してフィールドプレート構造を簡単に構築することができ、結果としてダイオードDの耐圧を向上させることができる。
 また、本実施の形態に係る半導体装置1では、図1に示されるように、第1接続部50は配線12とされる。配線12は、ダイオードDのカソード領域(n型半導体領域4)上及び素子分離領域3の導電体32上に配設され、ダイオードDとそれ以外の素子とを電気的に接続する配線12の一部を利用して形成される。
 このため、半導体装置1又は半導体装置1の製造プロセスにおいて、新たに配線層を組み込む必要がなく、既存の配線層を利用してカソード領域と導電体32とを電気的に接続することができるので、簡易な構成により第1接続部50を実現することができる。
 [第2実施の形態]
 次に、図3及び図4を用いて、本発明の第2実施の形態に係る半導体装置1について説明する。なお、第2実施の形態並びに後述する第3実施の形態において、第1実施の形態の構成要素と同一構成要素又は実質的に同一構成要素には同一符号を付し、重複する説明は省略する。
 (半導体装置1の基板断面構造)
 本実施の形態に係る半導体装置1は、図3に示されるように、基板2の活性層22に保護素子としてのダイオードD以外に半導体素子を備え、更に第2接続部52を備えている。
 半導体素子は、ダイオードDとは別の領域において、基板2の活性層22に配設されている。ここで、素子分離領域3の構成は第1実施の形態に係る素子分離領域3の構成と同一である。
 特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタTr(IGFET:Insulated Gate Field Effect Transistor。以下、単に「トランジスタTr」という。)が配設されている。ここで、IGFETとは、MOSFET、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のいずれも含む意味において使用されている。
 (トランジスタTrの構造)
 トランジスタTrは、素子分離領域3に周囲を囲まれた領域内において、活性層22の主面部に配設されている。トランジスタTrは、チャネル形成領域として使用される活性層22と、ソース領域及びドレイン領域としての一対の主電極を形成するn型半導体領域8と、ゲート絶縁膜6と、ゲート電極7とを含んで構成されている。
 一対のn型半導体領域8は、活性層22の主面部においてゲート幅方向へ離間して配設されている。n型半導体領域8は、p型半導体領域5とは反対導電型であるが、p型半導体領域5と同程度の不純物密度に設定されている。活性層22において一対のn型半導体領域8間はチャネル形成領域として使用されている。
 ゲート絶縁膜6は活性層22の主面上において一対のn型半導体領域8間に少なくとも形成されている。ゲート絶縁膜6として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
 ゲート電極7はゲート絶縁膜6上に配設されている。ゲート電極7には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
 このように構成されるトランジスタTrはnチャネル導電型に設定されている。なお、本実施の形態では、活性層22に図示省略のpチャネル導電型トランジスタが配設されており、相補型トランジスタ(complementary transistor)が構築されている。
 トランジスタTrのn型半導体領域8には配線12が電気的に接続されている。配線12はパッシベーション膜10上に配設されている。ダイオードDのn型半導体領域4、p型半導体領域5のそれぞれと配線12との接続構造と同様に、配線12はパッシベーション膜10に形成された接続孔11を通してn型半導体領域8に電気的に接続されている。
 (半導体装置1のパッケージング構造)
 図4に示されるように、基板2上には、第1層目のパッシベーション膜10、第1層目の配線12、図3では省略されているが、第2層目のパッシベーション膜13、第2層目の配線15、第3層目のパッシベーション膜16のそれぞれが順次配設されている。本実施の形態において、半導体装置1は配線12及び配線15を含む2層配線構造を採用しているが、単層配線構造又は3層以上の配線構造が採用されてもよい。
 第1層目のパッシベーション膜10は、ダイオードD上、図3に示されるトランジスタTr上、素子分離領域3上のそれぞれを含む基板2上の全面に形成されている。パッシベーション膜10は、第1実施の形態において説明したパッシベーション膜10と同一の材料により形成されている。パッシベーション膜10は、ダイオードD、トランジスタTr等と第1層目の配線12との電気的な分離を主目的として形成されている。
 第1層目の配線12は、第1実施の形態において説明した配線12と同一の材料により形成されている。
 第2層目のパッシベーション膜13は、配線12上を含んでパッシベーション膜10上に形成されている。パッシベーション膜13は例えばパッシベーション膜10と同様の材料により形成されている。
 第2層目の配線15は、パッシベーション膜13上に所定の配線パターンを持って配設されている。配線15の一端部は、パッシベーション膜13に膜厚方向へ貫通して形成された接続孔14を通してn型半導体領域4及び素子分離領域3の導電体32に接続された配線12の他端部に接続されている。配線15の他端部は外部端子BPとして構成されている。この外部端子BPの上面は、配線15上を含むパッシベーション膜13上に配設された第3層目のパッシベーション膜(ファイナルパッシベーション膜)16に膜厚方向へ貫通して形成されたボンディング開口17内において露出されている。
 パッシベーション膜13、パッシベーション膜16のそれぞれは例えばパッシベーション膜10と同様の材料により形成されている。また、配線15は配線12と同様の材料により形成されている。
 ここで、半導体装置1は、図4に示されるように、リード40と、基板2と、ボンディングワイヤ46と、樹脂封止体38とを更に備えている。詳しく説明すると、リード40は、ダイパッド(タブ)31と、インナーリード42と、アウターリード33とを含んで構成されている。
 ダイパッド41上には接合材45を介して基板2が接合されている。基板2の支持基板20の裏面はダイパッド41の上面に対向して配置されている。接合材45には例えば銀(Ag)ペーストが使用されている。つまり、ダイパッド41は支持基板20に電気的に接続されている。
 インナーリード42は、ダイパッド41の板面方向であって、このダイパッド41の周囲に配列されている。インナーリード42は樹脂封止体38の内部に配設されている。インナーリード42のダイパッド41側の一端部は、ボンディングワイヤ46を介して、基板2の外部端子BP(配線15)に電気的に接続されている。
 そして、アウターリード33は、インナーリード42の他端部に一体に形成され、樹脂封止体38の外部に導出されている。図示を省略するが、アウターリード33は、半導体装置1を実装基板へ実装する構造に対応させて、端子挿入型や表面実装型のリード形状に成形されている。
 ダイパッド41、インナーリード42及びアウターリード33は、図示省略のリードフレームから成形され、かつ、切断されて形成されている。リード40として、例えば鉄-ニッケル(Fe-Ni)合金、銅(Cu)合金等の板材が使用されている。さらに、リード40の接合領域やボンディング領域となる表面上には金(Au)めっきやニッケル(Ni)めっきが施され、ボンダビリティが向上されている。
 また、ボンディングワイヤ46には例えばAuワイヤが使用されている。
 樹脂封止体38は、エポキシ系樹脂材料を用いて、レジンモールド法により成形されている。
 (第2接続部52の構造)
 図3に概略的に示されるように、半導体装置1は、第1接続部50に加えて、更に保護素子としてのダイオードDのカソード領域であるn型半導体領域4と基板2の支持基板20とを電気的に接続する第2接続部(接続構造)52を備えている。
 図4を用いて詳しく説明すると、本実施の形態における第2接続部52は、配線12と、配線15と、ボンディングワイヤ46と、接合材45と、ダイパッド41と、ボンディングワイヤ47とを含んで構成されている。すなわち、第2接続部52は、インナーリード42からボンディングワイヤ46、外部端子BP、配線15及び配線12を通してn型半導体領域4へ信号を流す信号経路と、インナーリード42をボンディングワイヤ47、ダイパッド41及び接合材45を介して支持基板20に短絡させる短絡経路とを備えている。ボンディングワイヤ47は、インナーリード42とダイパッド41との間を電気的に接続し、ボンディングワイヤ46と同様の材料により形成されている。
 このような第2接続部52を備えることにより、アウターリード33から外部端子BPを通してダイオードDのカソード領域へ正のサージ電圧が印加される(入力される)と、同様の正のサージ電圧がダイパッド41を通して支持基板20へ印加される。
 (本実施の形態の作用及び効果)
 本実施の形態に係る半導体装置1では、第1実施の形態に係る半導体装置1により得られる作用効果と同様の作用効果を得ることができる。
 さらに、本実施の形態に係る半導体装置1は、更に第2接続部52を備える。第2接続部52は、ダイオードDのカソード領域(n型半導体領域4)と基板2の支持基板20との間を電気的に接続する。
 仮に、ダイオードDのカソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板20にも印加される。基板2は支持基板20、絶縁層21及び活性層22によるフィールドプレート構造を構築する。支持基板20にサージ電圧が印加されると、フィールドプレート効果により活性層22に電界効果が発生し、アノード領域とカソード領域とのpn接合部に形成される空乏層Ipを広げてpn接合部に生じる電界が緩和される。このため、活性層22の不純物密度を低く設定することなく、ダイオードDの接合耐圧を向上させることができる。
 従って、トランジスタTrにおいて、活性層22の不純物密度を低く設定する必要がないので、閾値電圧の変動、寄生容量の変動等、特性に影響を及ぼすことなく、保護素子のサージ電圧に対する耐圧を向上させることができる。
 表現を代えると、SOI構造を有する基板2を利用して、ダイオードDのカソード領域と支持基板20とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置1の製造プロセスを増加して、活性層22の表面側にフィールドプレート構造を構築せずに、ダイオードDの耐圧を向上させることができる。
 また、本実施の形態に係る半導体装置1では、図4に示されるように、第2接続部52は、カソード領域(n型半導体領域4)と、支持基板20のダイオードDに対向する領域とを電気的に接続する構成とされる。
 表現を代えれば、ダイオードDの特にアノード領域とカソード領域とのpn接合部に対向する領域において、少なくとも支持基板20がカソード領域と短絡されていればよい。特に、支持基板20が低不純物密度に設定されている場合には、支持基板20のシート抵抗値が高くなるので、ダイオードDに近い領域において支持基板20にサージ電圧が印加されることが好ましい。
 このように構成される半導体装置1によれば、ダイオードDのカソード領域に例えば正のサージ電圧が印加されると、支持基板20のダイオードDに対向する領域に即座にサージ電圧が印加される。このため、ダイオードDのpn接合部に生じる電界を即座に緩和してダイオードDの接合耐圧を向上させることができる。
 さらに、本実施の形態に係る半導体装置1では、図3に示されるように、基板2の活性層22のダイオードDとは別の領域にトランジスタTrが配設される。そして、活性層22の不純物密度を低く設定することなく、ダイオードDの接合耐圧を向上させることができるので、トランジスタTrの特性を変動させることがなくなる。
 なお、トランジスタTr以外の半導体素子として、バイポーラトランジスタ、拡散抵抗、又は金属-絶縁体-半導体(MIS:Metal Insulator Semiconductor)型容量の少なくとも1つが配設される場合にも、半導体素子の特性の変動を抑制することができる。
 例えば、バイポーラトランジスタでは、活性層22の不純物密度を低く設定する必要がないので、動作領域に付加される寄生容量の変動がない。また、拡散抵抗は例えばn型半導体領域により形成され、拡散抵抗と活性層22とのpn接合部に発生する空乏層の広がりを抑制することができるので、拡散抵抗に付加される寄生容量の変動がない。さらに、MIS型容量では、空乏層の広がりを抑制することができるので、容量に付加される寄生容量の変動がない。
 また、本実施の形態に係る半導体装置1は、図4に示されるように、外部端子BP(配線15)と、ダイパッド41と、リード40とを更に備える。外部端子BPは、基板2上に配設され、ダイオードDのカソード領域(n型半導体領域4)に電気的に接続される。ダイパッド41は、基板2を搭載し、基板2の支持基板20に電気的に接続される。リード40はボンディングワイヤ46を介して外部端子BPに電気的に接続される。ここで、第2接続部52は、リード40とダイパッド41とを電気的に接続する構成とされる。
 このため、仮に、正のサージ電圧がリード40からボンディングワイヤ46及び外部端子BPを介して(信号経路を通して)カソード領域に印加されると、リード40からダイパッド41を介して(短絡経路を通して)支持基板20に簡易に正のサージ電圧を印加させることができる。従って、ダイオードDのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
 なお、図4に示されるように、本実施の形態に係る半導体装置1では、リード40のダイパッド41上に基板2が接合されているが、ダイパッド41に代えて配線基板が使用され、配線基板上に基板2が接合されてもよい。勿論、配線基板の少なくともダイオードDに対向する領域には、支持基板20に電気的に接続される配線が配設されている。
 [第3実施の形態]
 図5を用いて、本発明の第3実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置1は、第2実施の形態に係る半導体装置1の第2接続部52の構造を変えた例を説明するものである。
 図5に示されるように、本実施の形態に係る半導体装置1は、第2実施の形態に係る半導体装置1の第2接続部52の構造とは異なる構造の第2接続部52を備えている。この第2接続部52は、貫通部53と、貫通導体55とを備えている。そして、第2接続部52は、ダイオードDのカソード領域と基板2の支持基板20とを電気的に接続する経路に貫通導体55を含んで構成されている。
 貫通部53は、基板2の絶縁層21側において素子分離領域3のトレンチ30に連結され、絶縁層21の表面から支持基板20の少なくとも表面に至る貫通穴又は貫通溝として構成されている。つまり、貫通部53は、トレンチ30の延設方向において所定の間隔を持って配設された複数個の貫通穴であってもよいし、トレンチ30と同様にダイオードDの周囲を取り囲んで延設された貫通溝であってもよい。
 ここでは、貫通部53は、トレンチ30の平面形状と同一の平面形状に形成された貫通溝として構成されている。半導体装置1の製造プロセスにおいては、トレンチ30の形成と同時に貫通部53を形成することができる。
 また、貫通部53の内壁には、素子分離領域3の絶縁体31と同様の絶縁体54が配設されている。製造プロセスとしては、同一製造工程において、絶縁体31と絶縁体54とを形成することができる。
 貫通導体55は貫通部53内に埋設されている。貫通導体55の一端部は素子分離領域3の導電体32に電気的に接続され、貫通導体55の他端部は支持基板20の表面に電気的に接続されている。貫通導体55は、ここでは、トレンチ30内に埋設された導電体32と同一材料により一体に形成されている。
 表現を代えれば、第2接続部52の貫通部53は素子分離領域3のトレンチ30をそのまま支持基板20の表面まで延設して構成され、貫通導体55は素子分離領域3の導電体32を貫通部53内まで埋設して構成している。つまり、第2接続部52の製造プロセスは素子分離領域3の製造プロセスを利用し、第2接続部52の実現のために新たな製造プロセスが必要とされない。
 第2接続部52は、素子分離領域3と同様にダイオードDの周囲を取り囲んで配設されているので、ダイオードDの近傍に配設されている。
 (本実施の形態の作用及び効果)
 本実施の形態に係る半導体装置1では、第2実施の形態に係る半導体装置1により得られる作用効果と同様の作用効果を得ることができる。
 さらに、本実施の形態に係る半導体装置1は、図5に示されるように、第2接続部52を備える。第2接続部52は、貫通部53と、貫通導体55とを備える。貫通部53は、素子分離領域3のトレンチ30の絶縁層21側に連結され、絶縁層21の表面から支持基板20に至る。貫通導体55は貫通部53内に埋設される。貫通導体55の一端部はトレンチ30の導電体32に電気的に接続され、貫通導体55の他端部は支持基板20に電気的に接続される。第2接続部52は、貫通導体55を有する経路を含んで構成される。
 このため、仮に、正のサージ電圧がダイオードDのカソード領域(n型半導体領域4)に印加されると、素子分離領域3のトレンチ30内部に埋設された導電体32にサージ電圧が印加される。更に、サージ電圧は、第2接続部52の貫通部53に埋設された貫通導体55を介して基板2の支持基板にも印加される。従って、ダイオードDのフィールドプレート効果による接合耐圧の向上を簡易に実現させることができる。
 加えて、ダイオードDの周囲を取り囲んで配設された素子分離領域3の直下であって、ダイオードDの近傍において短い経路によりサージ電圧を支持基板20に即座に印加することができる。
 [上記実施の形態の補足説明]
 本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
 本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、導電性を有していればよいので、例えば金属基板や化合物半導体基板を使用してもよい。
 また、本発明は、保護素子として、pn接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのpn接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域(活性層)とのpn接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのpn接合部にダイオードが形成されている。
 さらに、本発明は、2以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
 2018年7月18日に出願された日本国特許出願2018-135261号の開示は、その全体が参照により本明細書に取り込まれる。

Claims (6)

  1.  導電性を有する支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのpn接合ダイオードを含んで構成される保護素子と、
     前記pn接合ダイオードの周囲を取り囲み前記活性層の表面から前記絶縁層に至るトレンチと、前記トレンチの側壁に配設された絶縁体と、前記トレンチの内部に前記絶縁体を介して埋設された導電体とを含んで構成される素子分離領域と、
     前記カソード領域と前記導電体とを電気的に接続する第1接続部と、
     を備えた半導体装置。
  2.  前記第1接続部は、前記カソード領域上及び前記導電体上に配設された配線である請求項1に記載の半導体装置。
  3.  前記カソード領域と前記支持基板とを電気的に接続する第2接続部を更に備えた請求項1又は請求項2に記載の半導体装置。
  4.  前記活性層の前記保護素子とは別の領域に、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属-絶縁体-半導体型容量のいずれかの半導体素子が配設されている請求項3に記載の半導体装置。
  5.  前記基板上に配設され、前記カソード領域に電気的に接続された外部端子と、
     前記支持基板と電気的に接続され、前記基板を搭載するダイパッド又は配線基板と、
     前記外部端子にワイヤを介して電気的に接続されたリードと、を備え、
     前記第2接続部は、前記リードと前記ダイパッド又は前記配線基板とを電気的に接続する経路を含んで構成されている請求項3又は請求項4に記載の半導体装置。
  6.  前記第2接続部は、
     前記トレンチの前記絶縁層側に連結され、前記絶縁層の表面から前記支持基板に至る貫通部と、
     当該貫通部内に埋設され、一端部が前記導電体に電気的に接続され、かつ、他端部が前記支持基板に電気的に接続される貫通導体と、を備え、
     前記貫通導体を有する経路を含んで構成されている請求項3又は請求項4に記載の半導体装置。
PCT/JP2019/027014 2018-07-18 2019-07-08 半導体装置 WO2020017382A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/260,590 US20210273118A1 (en) 2018-07-18 2019-07-08 Semiconductor Device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018135261A JP7074392B2 (ja) 2018-07-18 2018-07-18 半導体装置
JP2018-135261 2018-07-18

Publications (1)

Publication Number Publication Date
WO2020017382A1 true WO2020017382A1 (ja) 2020-01-23

Family

ID=69164009

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/027014 WO2020017382A1 (ja) 2018-07-18 2019-07-08 半導体装置

Country Status (3)

Country Link
US (1) US20210273118A1 (ja)
JP (1) JP7074392B2 (ja)
WO (1) WO2020017382A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7193053B2 (ja) * 2018-07-18 2022-12-20 株式会社東海理化電機製作所 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007053314A (ja) * 2005-08-19 2007-03-01 Toyota Motor Corp 保護回路および半導体装置
JP2010199164A (ja) * 2009-02-24 2010-09-09 Panasonic Corp 半導体装置とその製造方法
JP2016068650A (ja) * 2014-09-29 2016-05-09 日立オートモティブシステムズ株式会社 電子制御装置
WO2017056355A1 (ja) * 2015-09-29 2017-04-06 ソニー株式会社 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8630071B2 (en) * 2009-03-24 2014-01-14 Broadcom Corporation ESD protection scheme for designs with positive, negative, and ground rails

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007053314A (ja) * 2005-08-19 2007-03-01 Toyota Motor Corp 保護回路および半導体装置
JP2010199164A (ja) * 2009-02-24 2010-09-09 Panasonic Corp 半導体装置とその製造方法
JP2016068650A (ja) * 2014-09-29 2016-05-09 日立オートモティブシステムズ株式会社 電子制御装置
WO2017056355A1 (ja) * 2015-09-29 2017-04-06 ソニー株式会社 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム

Also Published As

Publication number Publication date
JP7074392B2 (ja) 2022-05-24
JP2020013900A (ja) 2020-01-23
US20210273118A1 (en) 2021-09-02

Similar Documents

Publication Publication Date Title
US8154129B2 (en) Electrode structure and semiconductor device
JP5154000B2 (ja) 半導体装置
US6940144B2 (en) Semiconductor equipment
TWI755485B (zh) 用於使串擾減至最小之積體電路封裝設備及積體電路封裝方法
US20120025370A1 (en) Semiconductor structure comprising pillar and moisture barrier
US11239189B2 (en) Electronic component and semiconductor device
US20130207256A1 (en) Semiconductor device and manufacturing method thereof
US11335627B2 (en) Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact
JP2007243140A (ja) 半導体装置、電子装置および半導体装置の製造方法
JP3369391B2 (ja) 誘電体分離型半導体装置
US11658093B2 (en) Semiconductor element with electrode having first section and second sections in contact with the first section, and semiconductor device
WO2020017382A1 (ja) 半導体装置
US20140335659A1 (en) Method of manufacturing semiconductor device
WO2020017384A1 (ja) 半導体装置及びその製造方法
JP2009164288A (ja) 半導体素子及び半導体装置
WO2020017381A1 (ja) 半導体装置
TW202322341A (zh) 具有增強底板的整合隔離電容器
US11532608B2 (en) Semiconductor device and method for manufacturing same
JP2010062331A (ja) 電力用半導体装置
WO2020017385A1 (ja) 半導体装置及びその製造方法
US12051662B2 (en) Electronic component and semiconductor device
CN113410200A (zh) 一种芯片封装框架和芯片封装结构
TW202333342A (zh) 半導體裝置和電路裝置
CN118352236A (zh) 半导体器件、制造半导体器件的方法、以及半导体模块
JPH07161933A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19838554

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19838554

Country of ref document: EP

Kind code of ref document: A1