WO2019193876A1 - 駆動回路、駆動方法および半導体システム - Google Patents

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赤羽　正志
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富士電機株式会社
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Definitions

  • the present invention relates to a drive circuit, a drive method, and a semiconductor system.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 8-330929
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2010-62860
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2015-159471
  • the drive circuit has a low-side control unit that operates at a relatively low voltage and a high-side drive unit that operates at a relatively high voltage.
  • the abnormality detection signal generated by the high side driving unit is transmitted to the low side control unit via the level shift circuit.
  • the high side drive unit continues to output the abnormality detection signal for a certain period. However, if the abnormality detection signal is continuously output, power consumption in the level shift circuit increases.
  • a drive circuit for a semiconductor device may include a control unit that generates a control signal according to the input signal.
  • the drive circuit may include a first level shift unit that levels up a signal from the control unit.
  • the drive circuit may include a high side drive unit that controls the semiconductor device based on the control signal leveled up by the first level shift unit.
  • the drive circuit may include a second level shift unit that down-levels a signal from the high-side drive unit and inputs the signal to the control unit.
  • the high-side drive unit may include an abnormality detection unit that outputs an abnormality detection signal when the semiconductor device is in an abnormal state and maintains the output of the abnormality detection signal until a release signal is input.
  • the control unit may include an abnormality processing unit that outputs a release signal to the high-side drive unit via the first level shift unit when an abnormality detection signal is input via the second level shift unit.
  • the abnormality detection unit may stop outputting the abnormality detection signal when the release signal is input.
  • the high-side drive unit may include a drive control unit that drives the semiconductor device based on the level-up control signal.
  • the drive control unit may control the semiconductor device to an off state when the abnormality detection unit outputs an abnormality detection signal.
  • the control unit may include a control signal generation unit that generates a control signal for transitioning the semiconductor device to an on state or an off state in accordance with an input signal.
  • the abnormality processing unit may change the state of the control signal generated by the control signal generation unit as a release signal to a state in which the semiconductor device is shifted to the off state.
  • the abnormality detection unit may stop the output of the abnormality detection signal when the control signal is in a state of transitioning the semiconductor device to the off state.
  • the control signal generation unit generates a control signal including a set pulse signal having a pulse indicating the timing for transitioning the semiconductor device to the on state and a reset pulse signal having a pulse indicating the timing for transitioning the semiconductor device to the off state. It's okay.
  • the high-side drive unit receives the set pulse signal and the reset pulse signal that have been leveled up by the first level shift unit, and generates a control signal whose logic value transitions according to the pulse timing of the set pulse signal and the reset pulse signal You may have a 1st latch part.
  • the abnormality detection unit may receive a control signal output from the first latch unit.
  • the high-side drive unit may include a periodic pulse generation unit that converts the abnormality detection signal output from the abnormality detection unit into an abnormality detection pulse signal having a periodic pulse and inputs the abnormality detection signal to the second level shift unit.
  • the control unit may include a second latch unit that latches the abnormality detection pulse signal and inputs the latched pulse to the abnormality processing unit.
  • the first level shift unit may include a control signal shift circuit for leveling up the control signal.
  • the first level shift unit may include a cancellation signal shift circuit for leveling up the cancellation signal.
  • a semiconductor system comprising a semiconductor device and a drive circuit according to the first aspect for controlling the semiconductor device.
  • the level is increased by the control unit that generates the control signal according to the input signal, the first level shift unit that increases the level of the signal from the control unit, and the first level shift unit.
  • Driving a semiconductor device using a drive circuit comprising a high-side drive unit that controls the semiconductor device based on a control signal, and a second level shift unit that down-levels a signal from the high-side drive unit and inputs the level to the control unit.
  • the driving method may include an abnormality detection stage in the high-side driving unit that outputs an abnormality detection signal when the semiconductor device is in an abnormal state and maintains the output of the abnormality detection signal until a release signal is input.
  • the driving method includes an abnormality processing stage in which, when an abnormality detection signal is input via the second level shift unit, the control unit outputs a release signal to the high side driving unit via the first level shift unit. It's okay.
  • the driving method may include an abnormal output stop stage that stops the output of the abnormality detection signal when the cancellation signal is input in the abnormality detection unit.
  • FIG. 1 is a diagram illustrating an example of a semiconductor system 200 according to an embodiment of the present invention. It is a figure which shows an example of the control part 110 and the high side drive part 160.
  • FIG. 6 is a timing chart showing an operation example of a control unit 110 and a high side driving unit 160. 6 is a timing chart showing an operation example of a control unit 110 and a high side driving unit 160. 5 is a flowchart showing an example of operations of a control unit 110 and a high side driving unit 160.
  • FIG. 6 is a diagram illustrating another configuration example of the first level shift unit 140, the control unit 110, and the high-side drive unit 160.
  • 7 is a flowchart illustrating an operation example of a control unit 110 and a high side driving unit 160 illustrated in FIG. 6. It is a figure which shows the other structural example of the control part 110 and the high side drive part 160.
  • FIG. 3 is a diagram illustrating a configuration example of a first level shift unit 140 and a first latch unit 162.
  • FIG. 1 is a diagram illustrating an example of a semiconductor system 200 according to an embodiment of the present invention.
  • the semiconductor system 200 includes one or more semiconductor devices 210 and a drive circuit 100.
  • the semiconductor device 210 may include a power semiconductor element such as an insulated gate bipolar transistor (IGBT).
  • the semiconductor device 210 is a chip having a semiconductor substrate such as silicon.
  • each semiconductor device 210 includes a transistor 212, a free wheeling diode 214, and a temperature detection unit 216 provided on one semiconductor substrate.
  • the temperature detector 216 is a diode as an example. By measuring the characteristics of the temperature detector 216, the temperature of the semiconductor device 210 can be detected.
  • the transistor 212 of this example outputs part of the current flowing through the transistor 212 separately from the main current. Based on the current, it can be determined whether or not an overcurrent flows in the transistor 212.
  • the semiconductor system 200 of this example includes two semiconductor devices 210-H and 210-L connected in series.
  • the two semiconductor devices 210-H / L are connected between a predetermined high potential Ein and the reference potential GND, and operate in a complementary manner so that when one is turned on, the other is turned off.
  • the semiconductor device 210-H / L is one of three arms provided in a three-phase inverter that drives a power source such as a motor.
  • the semiconductor device 210-H operates as an upper arm
  • the semiconductor device 210-L operates as a lower arm.
  • the voltage VS at the connection point between the semiconductor device 210-H and the semiconductor device 210-L is an output of any one of the U phase, the V phase, and the W phase.
  • the drive circuit 100 controls each semiconductor device 210.
  • the drive circuit 100 of this example generates a gate signal that is input to the gate terminal of the transistor 212 of each semiconductor device 210.
  • the drive circuit 100 includes a control unit 110, a high-side drive unit 160, a first level shift unit 140, and a second level shift unit 142.
  • the driving circuit 100 of this example further includes a low side driving unit 130.
  • the high side driving unit 160 controls the semiconductor device 210-H on the high voltage side.
  • the high-side driving unit 160 generates a gate signal having a high voltage comparable to the operating voltage of the semiconductor device 210-H in order to generate a gate signal that can control the semiconductor device 210-H.
  • the high side driver 160 operates using the output voltage VS of the semiconductor device 210-H as a reference voltage.
  • the low-side drive unit 130 controls the low-voltage side semiconductor device 210-L.
  • the control unit 110 generates a control signal corresponding to the input signal.
  • the input signal may be a binary signal indicating the timing when each semiconductor device 210 is turned on and off.
  • the control unit 110 generates a control signal corresponding to the input signal and inputs the control signal to the low side driving unit 130 and the high side driving unit 160.
  • the control unit 110 and the low side driving unit 130 are circuits that operate at a lower voltage than the high side driving unit 160.
  • the control unit 110 and the low-side drive unit 130 operate using the ground potential GND as a reference voltage.
  • the first level shift unit 140 levels up the signal from the control unit 110 and inputs the signal to the high side driving unit 160.
  • a first reference voltage (GND in this example) of the control unit 110 and a second reference voltage (VS in this example) of the high side driving unit 160 may be input to the first level shift unit 140.
  • the first level shift unit 140 increases the level of the control signal corresponding to the first reference voltage to the control signal corresponding to the second reference voltage.
  • the high side driving unit 160 controls the semiconductor device 210-H based on the level-up control signal.
  • the high-side driver 160 of this example includes an output terminal HO that outputs a gate signal to the semiconductor device 210-H, a current detection terminal OC that detects a current flowing through the semiconductor device 210-H, and the temperature of the semiconductor device 210-H. Has a temperature detection terminal OH for detecting.
  • the high side driving unit 160 determines that the semiconductor device 210-H is in an abnormal state when the state of the semiconductor device 210-H becomes a predetermined state.
  • the high-side drive unit 160 of this example detects either an overcurrent state in which the current flowing through the semiconductor device 210-H is greater than or equal to a reference value, or an overheat state in which the temperature of the semiconductor device 210-H is greater than or equal to a reference value In this case, the state of the semiconductor device 210-H is determined as an abnormal state.
  • the high side drive unit 160 outputs an abnormality detection signal when an abnormal state is detected.
  • the second level shift unit 142 level-downs the signal from the high side driving unit 160 and inputs the signal to the control unit 110.
  • the second level shift unit 142 of this example lowers the signal level of the abnormality detection signal to a level that can be processed by the control unit 110.
  • the second level shift unit 142 of this example downgrades the abnormality detection signal based on the second reference voltage VS to the abnormality detection signal based on the first reference voltage GND and inputs the abnormality detection signal to the control unit 110.
  • the control unit 110 performs a predetermined process when an abnormality detection signal is input. For example, the control unit 110 determines the type of abnormal state indicated by the abnormality detection signal and notifies the outside of a warning corresponding to the type of abnormal state.
  • the high side driving unit 160 maintains the output of the abnormality detection signal until a predetermined release signal is input.
  • the drive circuit 100 inputs the release signal to the high side drive unit 160 at an appropriate timing, thereby ensuring the notification of the abnormality detection signal to the control unit 110 and the second level shift unit 142 leveling the abnormality detection signal. Shorten down period. Thereby, power consumption in the second level shift unit 142 is suppressed.
  • FIG. 2 is a diagram illustrating an example of the control unit 110 and the high-side drive unit 160. As described above, the first level shift unit 140 and the second level shift unit 142 are provided between the control unit 110 and the high side drive unit 160.
  • the high-side driving unit 160 includes an abnormality detection unit 168 that outputs an abnormality detection signal OCE / OHE when the semiconductor device 210-H is in an abnormal state.
  • the abnormality detection signal OCE is a signal indicating an overcurrent state
  • the abnormality detection signal OHE is a signal indicating an overheat state.
  • a state signal OC current state
  • a state signal OH temperature state
  • the abnormality detection unit 168 sets the logic value of the corresponding abnormality detection signal OCE / OHE to H logic and outputs it.
  • outputting the abnormality detection signal means outputting at least one of the abnormality detection signal OCE and the abnormality detection signal OHE as H logic.
  • the logical value of the signal in each Example can use a reverse logical value suitably.
  • the abnormality detection unit 168 maintains the output of the abnormality detection signal OCE / OHE until a predetermined release signal is input.
  • the abnormality detection unit 168 may continuously output the abnormality detection signal OCE / OHE indicating the H logic until the cancellation signal is input, and the abnormality detection signal OCE indicating the H logic at a constant period until the cancellation signal is input. / OHE may be output.
  • the second level shift unit 142 levels down the abnormality detection signal OCE / OHE output from the abnormality detection unit 168 and inputs it to the control unit 110.
  • the second level shift unit 142 may level down the signal generated by the high side driving unit 160 based on the abnormality detection signal OCE / OHE and input the signal to the control unit 110.
  • the control unit 110 includes an abnormality processing unit 118 that causes the release signal to be input to the high-side drive unit 160 when an H logic abnormality detection signal OCE / OHE is input via the second level shift unit 142.
  • the abnormality processing unit 118 may generate a cancellation signal, and the abnormality processing unit 118 may generate a signal for generating the cancellation signal.
  • the abnormality processing unit 118 generates a signal ALR for generating a cancellation signal, and outputs the cancellation signal to the high-side driving unit 160 via the first level shift unit 140.
  • the abnormality detection unit 168 stops the output of the abnormality detection signal OCE / OHE when the release signal is input via the first level shift unit 140.
  • the abnormality detection unit 168 of this example sets both of the abnormality detection signals OCE / OHE to L logic when a release signal is input.
  • the signal ALR for generating the release signal is not generated until the abnormality processing unit 118 receives the abnormality detection signal OCE / OHE. Therefore, at least until the abnormality processing unit 118 receives the abnormality detection signal OCE / OHE, the abnormality detection unit 168 continues to output the abnormality detection signal OCE / OHE. For this reason, when an abnormal state is detected, the abnormality detection signal OCE / OHE can be reliably transmitted to the abnormality processing unit 118. Further, since the abnormality processing unit 118 generates the signal ALR for generating the release signal, the abnormality detection unit 168 promptly detects the abnormality detection signal OCE / OH after the abnormality processing unit 118 receives the abnormality detection signal OCE / OHE. OHE output can be stopped. For this reason, the power consumption in the 2nd level shift part 142 can be reduced.
  • the abnormality processing unit 118 when the abnormality processing unit 118 receives the abnormality detection signal OCE / OHE, it outputs a warning signal ALM to the outside.
  • the abnormality processing unit 118 may determine the type of abnormality (for example, an overcurrent state and an overheat state) based on the abnormality detection signal OCE / OHE and output a warning signal ALM corresponding to the type of abnormality.
  • the abnormality processing unit 118 may output a signal ALR for generating a release signal on condition that the warning signal ALM is output.
  • the high-side drive unit 160 of this example includes a drive control unit 164 and an output control unit 166.
  • the output control unit 166 is a driver circuit that outputs a gate signal corresponding to the input drive control signal DRV.
  • the drive control unit 164 generates the drive control signal DRV based on the control signal generated by the control unit 110 and leveled up by the first level shift unit 140. As a result, the drive controller 164 drives the semiconductor device 210-H.
  • the drive control unit 164 controls the semiconductor device 210-H to be in an off state when the abnormality detection unit 168 outputs an abnormality detection signal OCE / OHE of H logic.
  • the drive control unit 164 controls the semiconductor device 210-H to be in an off state regardless of whether or not a release signal is notified from the control unit 110 to the high-side drive unit 160.
  • the semiconductor device 210-H can be quickly controlled to be turned off to protect the semiconductor device 210-H and peripheral circuits.
  • the drive control unit 164 may turn off the semiconductor device 210-H after transitioning the voltage of the gate signal to the intermediate voltage, The semiconductor device 210-H may be turned off without making a transition to a voltage.
  • the drive control unit 164 may control the gate signal according to the type of abnormality detected.
  • the drive control unit 164 of this example outputs gate control signals NLU and SS for controlling the voltage of the gate signal according to the detected abnormality type.
  • the control unit 110 of this example includes an input buffer unit 112 and a control signal generation unit 114.
  • the input buffer unit 112 buffers the input signal IN and sequentially outputs it.
  • a signal output from the input buffer unit 112 is defined as an input signal IND.
  • the control signal generation unit 114 generates a control signal that causes each semiconductor device 210 to transition to the on state or the off state in accordance with the input signal IND.
  • the control signal generation unit 114 of the present example includes a set pulse signal SET having a pulse indicating the timing for transitioning the semiconductor device 210 to the on state, and a reset pulse signal RST having a pulse indicating the timing for transitioning the semiconductor device 210 to the off state.
  • a control signal including is generated.
  • FIG. 2 shows a pulse signal SET / RST for controlling the semiconductor device 210-H.
  • the first level shift unit 140 level-ups the pulse signal SET / RST and inputs it to the high side driving unit 160.
  • the drive control unit 164 generates a drive control signal DRV having a logic pattern corresponding to the pulse signal SET / RST. Thereby, the semiconductor device 210-H is controlled in accordance with the input signal IN.
  • the abnormality processing unit 118 causes the control signal generation unit 114 to generate a release signal when the H logic abnormality detection signal OCE / OHE is input.
  • the control signal generation unit 114 changes the state of the control signal (pulse signal SET / RST) generated by the control signal generation unit 114 to a state in which the semiconductor device 210-H is transitioned to an off state as a release signal.
  • the control signal generation unit 114 of this example generates a pulse of the reset pulse signal RST when receiving the signal ALR for generating the release signal from the abnormality processing unit 118. That is, the abnormality processing unit 118 of this example uses the reset pulse signal RST for controlling the semiconductor device 210-H as a release signal.
  • the control signal (in this example, the reset pulse signal RST) is in a state that causes the semiconductor device 210-H to transition to the off state (in this example, a state in which a pulse appears in the reset pulse signal RST). If this happens, the output of the abnormality detection signal OCE / OHE is stopped. According to this example, since the reset pulse signal RST for controlling the semiconductor device 210-H is used as the release signal, it is not necessary to separately provide a level shift circuit for transmitting the release signal. For this reason, the circuit scale can be suppressed.
  • the output of the abnormality detection signal OCE / OHE in the abnormality detection unit 168 is also stopped by the normal reset pulse signal RST generated according to the input signal IN.
  • the reset pulse signal RST is a signal that causes the semiconductor device 210-H to transition to the off state, even if the output of the abnormality detection signal OCE / OHE is stopped before the warning signal ALM is output, no major problem occurs. . Further, if an abnormal state is detected when the semiconductor device 210-H is turned on again, the abnormality detection signal OCE / OHE is output again. Therefore, the warning signal ALM may be output at this time.
  • the high-side drive unit 160 of this example receives the set pulse signal SDR and the reset pulse signal RDR that have been leveled up by the first level shift unit 140, and responds to the pulse timing of the set pulse signal SDR and the reset pulse signal RDR.
  • the first latch unit 162 generates the control signal LTO whose logic value changes.
  • the first latch unit 162 of this example generates a control signal LTO that transitions to H logic at the pulse timing of the set pulse signal SDR and transitions to L logic at the pulse timing of the set pulse signal RDR.
  • the control signal LTO is a signal having the same logic pattern as the input signals IN and IND.
  • the control signal generation unit 114 converts the input signal IND into a pulse signal and the level is increased by the first level shift unit 140
  • the input signal IND is leveled up by the first level shift unit 140 as it is,
  • the period during which current flows through the first level shift unit 140 can be shortened. For this reason, the power consumption in the 1st level shift part 140 can be reduced.
  • the control signal LTO output from the first latch unit 162 is input to the abnormality detection unit 168 of this example as a release signal.
  • the abnormality detection unit 168 stops the output of the abnormality detection signals OCE / OHE when the control signal LTO indicates L logic.
  • the control signal LTO is used as the release signal. Since it becomes longer, it is possible to suppress omission of detection of the release signal.
  • the abnormality detection unit 168 may stop the output of the abnormality detection signal OCE / OHE according to the pulse of the reset pulse signal RDR that has been leveled up. In this case, the reset pulse signal RDR is input to the abnormality detection unit 168 without passing through the first latch unit 162.
  • the high-side drive unit 160 of this example converts the abnormality detection signal OCE / OHE output from the abnormality detection unit 168 into an abnormality detection pulse signal OCA / OHA having a periodic pulse, and sends it to the second level shift unit 142. It has a periodic pulse generator 170 for input.
  • the periodic pulse generation unit 170 in this example continues to generate pulses as the corresponding abnormality detection pulse signal OCA / OHA while the abnormality detection signal OCE / OHE indicates H logic.
  • the period in which the periodic pulse generation unit 170 outputs a pulse may be the same as or shorter than the period in which the abnormality detection unit 168 detects an abnormality.
  • the control unit 110 can reliably receive the abnormality detection pulse signal as compared with the case where a single pulse is generated. For example, even when the reference voltage VS input to the second level shift unit 142 fluctuates and the pulse input to the second level shift unit 142 cannot be detected by the control unit 110, the pulses are periodically transmitted. By inputting to the second level shift unit 142, the control unit 110 can detect the pulse after the fluctuation of the reference voltage VS has converged.
  • the second level shift unit 142 outputs the abnormality detection pulse signal OCD / OHD obtained by leveling down the abnormality detection pulse signal OCA / OHA.
  • the control unit 110 may include a second latch unit 116 that outputs an abnormality detection latch signal OCQ / OHQ obtained by latching the abnormality detection pulse signal OCD / OHD.
  • the second latch unit 116 outputs the abnormality detection latch signal OCQ / OHQ that maintains the H logic until the abnormality detection pulse signal OCD / OHD transitions to the H logic at a timing indicating a pulse and the reset signal is input.
  • the abnormality processing unit 118 may also input the signal ALR for generating the release signal to the second latch unit 116 as a reset signal.
  • FIG. 3 is a timing chart showing an operation example of the control unit 110 and the high side driving unit 160.
  • the control unit 110 and the high-side drive unit 160 of this example perform normal processing according to the input signal from timing t0 to t16, and perform processing according to abnormality detection from timing t17.
  • the control signal generation unit 114 generates the set pulse signal SET and the reset pulse signal RST having a pulse at a timing corresponding to the edge of the input signal IN.
  • the first level shift unit 140 generates a set pulse signal SDR and a reset pulse signal RDR obtained by leveling up the pulse signal SET / RST.
  • the pulse signal SDR / RDR in this example has a logic pattern obtained by inverting the logic pattern of the pulse signal SET / RST.
  • the first latch unit 162 generates a control signal LTO whose logic value transitions according to the pulse timing of the pulse signal SDR / RDR.
  • the drive control unit 164 generates a drive control signal DRV corresponding to the control signal LTO.
  • the output control unit 166 outputs a gate signal HO corresponding to the drive control signal DRV.
  • the current state signal OC indicates an abnormal state at timing t17 (S300).
  • the abnormality detection unit 168 changes the logical value of the abnormality detection signal OCE to H logic (S302).
  • the periodic pulse generator 170 periodically outputs a pulse as the abnormality detection pulse signal OCA (S306).
  • the HO output voltage decreases before the periodic pulse generator 170 outputs the next pulse, and the output of the abnormality detection signal OCE changes to a state indicating normality (transition to L logic). Therefore, only one pulse is output as the abnormality detection pulse signal OCA.
  • the periodic pulse generation unit 170 may output a plurality of pulses as the abnormality detection pulse signal OCA.
  • the second level shift unit 142 outputs the abnormality detection pulse signal OCD obtained by leveling down the abnormality detection pulse signal OCA (S308).
  • the second latch unit 116 outputs the abnormality detection latch signal OCQ obtained by latching the abnormality detection pulse signal OCD (S310).
  • the abnormality processing unit 118 generates a signal ALR for generating a release signal in response to the abnormality detection latch signal OCQ (S312). Further, the abnormality processing unit 118 outputs a warning signal ALM in response to the abnormality detection latch signal OCQ (S314).
  • the abnormality processing unit 118 may input a reset signal (not shown) to the second latch unit 116 when the warning signal ALM has been output.
  • the control signal generator 114 outputs a pulse as the reset pulse signal RST in response to the signal ALR for generating the release signal (S316).
  • the pulse is generated regardless of the pattern of the input signal IN. In this example, the pulse is used as a release signal.
  • the first level shift unit 140 increases the level of the pulse and outputs it (S318).
  • the first latch unit 162 sets the control signal LTO to L logic in response to the pulse (S320).
  • the abnormality detection unit 168 stops outputting the abnormality detection signal OCE in response to the transition of the control signal LTO to L logic (S322).
  • the reset pulse signal RST, the reset pulse signal SDR, and a part of the control signal LTO are sequentially converted and used as the release signal generated in response to the signal ALR for generating the release signal.
  • the drive control unit 164 controls the gate signal HO according to the abnormality detection signal OCE output in S302.
  • the drive control unit 164 of this example changes the gate control signal NLU to H logic in response to the abnormality detection signal OCE (S304).
  • the output control unit 166 transitions the voltage of the gate signal HO to a voltage between the H level and the L level according to the gate control signal NLU.
  • the drive control unit 164 causes the gate control signal NLU to transition to the L logic and also causes the gate control signal SS to transition to the H logic after a predetermined period has elapsed (S324).
  • the output control unit 166 performs a soft shutdown process that gradually decreases the voltage of the gate signal HO (S326).
  • the semiconductor device 210-H can be quickly controlled to the off state.
  • FIG. 4 is a timing chart showing an operation example of the control unit 110 and the high-side drive unit 160.
  • the temperature state signal OH indicates an abnormal state (S400).
  • the abnormality detection unit 168 changes the logic value of the abnormality detection signal OHE to H logic (S402).
  • the periodic pulse generator 170 periodically outputs a pulse as the abnormality detection pulse signal OHA (S406).
  • the second level shift unit 142 outputs an abnormality detection pulse signal OHD obtained by leveling down the abnormality detection pulse signal OHA (S408).
  • the second latch unit 116 outputs the abnormality detection latch signal OHQ obtained by latching the abnormality detection pulse signal OHD (S410).
  • the abnormality processing unit 118 generates a signal ALR for generating a release signal in response to the abnormality detection latch signal OHQ (S412). Further, the abnormality processing unit 118 outputs a warning signal ALM in response to the abnormality detection latch signal OHQ (S414).
  • the control signal generator 114 outputs a pulse as the reset pulse signal RST in response to the signal ALR for generating the release signal (S416).
  • the first level shift unit 140 increases the level of the pulse and outputs it (S418).
  • the first latch unit 162 sets the control signal LTO to L logic according to the pulse (S420).
  • the abnormality detection unit 168 stops the output of the abnormality detection signal OHE in response to the transition of the control signal LTO to L logic (S422).
  • the drive control unit 164 controls the gate signal HO according to the abnormality detection signal OHE output in S402.
  • the drive control unit 164 of this example causes the gate control signal SS to transition to H logic in response to the abnormality detection signal OHE (S424).
  • the output control unit 166 performs a soft shutdown process that gradually decreases the voltage of the gate signal HO in accordance with the gate control signal SS (S426).
  • the gate control signal SS is changed to the H logic without changing the gate control signal NLU to the H logic. In this manner, the gate signal control may be varied depending on the type of abnormal state.
  • the current state signal OC is quickly transited to the L logic.
  • the temperature state signal OH may continue to indicate H logic for a relatively long period.
  • the abnormality detection unit 168 of this example does not output an abnormality detection signal while the control signal LTO indicates L logic even if the temperature state signal OH (or current state signal OC) indicates H logic. That is, the abnormality detection unit 168 may output an abnormality detection signal on condition that the state signal indicates an abnormal value and the control signal LTO indicates H logic.
  • FIG. 5 is a flowchart showing an operation example of the control unit 110 and the high side driving unit 160.
  • the operations of the control unit 110 and the high side driving unit 160 in this example are the same as those in the example shown in FIGS.
  • processes corresponding to those described in FIGS. 3 and 4 are denoted by the same reference numerals as those in FIGS.
  • FIG. 5 shows a drive control flow mainly showing an operation for controlling the drive control unit 164 and an alarm control flow mainly showing an operation for controlling the abnormality detection unit 168 and the abnormality processing unit 118. Yes.
  • the input signal IN is input to the control unit 110 (S500).
  • the control signal generator 114 outputs the set pulse signal SET or the reset pulse signal RST according to the value of the input signal IN (S502).
  • the first level shift unit 140 level-ups and outputs the input set pulse signal SET or reset pulse signal RST (S504, S505).
  • the first latch unit 162 controls the logical value of the control signal LTO according to the set pulse signal SDR and the reset pulse signal RDR output by the first level shift unit 140 after being leveled up (S506, S507).
  • the drive control unit 164 sets the drive control signal DRV to H logic (S508).
  • the drive control unit 164 determines whether or not the abnormality detection unit 168 outputs the abnormality detection signal OCE / OHE (S510). When the abnormality detection signal is not output, the drive control unit 164 controls the semiconductor device 210-H according to the drive control signal DRV generated in S508.
  • the drive control unit 164 determines the type of abnormal state (S512). If the abnormal state is an overcurrent state, the gate control signal NLU is transitioned to H logic (S304), and after a predetermined time has elapsed, the gate control signal SS is transitioned to H logic (S324). On the other hand, when the abnormal state is an overheat state, the gate control signal SS is changed to the H logic without changing the gate control signal NLU to the H logic (S424). As a result, the semiconductor device 210-H is softly shut down.
  • the drive control unit 164 sets the drive control signal DRV to L logic (S516).
  • the drive control unit 164 controls the semiconductor device 210-H according to the drive control signal DRV.
  • the abnormality detection unit 168 When the abnormality detection unit 168 outputs the abnormality detection signal OCE / OHE (branch Y in S514), the abnormality detection unit 168 outputs the abnormality detection signal OCE / OHE to L at the timing when the control signal LTO transitions to L logic. Transition to logic (S322 / S422). The process may be the same regardless of the type of abnormal state. Further, the drive control unit 164 sets the drive control signal DRV to L logic (S516).
  • the abnormality detection unit 168 receives the state signal OC / OH (S518).
  • the abnormality detection unit 168 determines whether any state signal indicates an abnormal state (H logic) (S300, S400). If none of the state signals indicate an abnormal state, the abnormality detection unit 168 ends the process.
  • the abnormality detection unit 168 When the state signal OC / OH indicates an abnormal state, the abnormality detection unit 168 outputs the abnormality detection signal OCE / OHE (S302 / S402).
  • the periodic pulse generator 170 outputs the abnormality detection pulse signal OCA / OHA according to the abnormality detection signal OCE / OHE (S306 / S406).
  • the second latch unit 116 outputs the abnormality detection latch signal OCQ / OHQ in response to the abnormality detection pulse signal OCA / OHA whose level is lowered by the second level shift unit 142 (S310 / S410).
  • the abnormality processing unit 118 determines the type of abnormal state based on the abnormality detection latch signal OCQ / OHQ (S520).
  • the abnormality processing unit 118 generates a warning signal ALM and a signal ALR for generating a release signal (S312, S314, S412, and S414).
  • the abnormality processing unit 118 inputs a reset signal to the second latch unit 116, and changes the abnormality detection latch signal OCQ / OHQ to the L logic (S524).
  • the abnormality processing unit 118 outputs the signal ALR
  • the processing from S505 in the drive control flow is performed.
  • the processing in S505 according to the output of the signal ALR corresponds to the processing in S316 and S416 described in FIG. 3 and FIG.
  • the processing after S505 is as described above.
  • FIG. 6 is a diagram illustrating another configuration example of the first level shift unit 140, the control unit 110, and the high side driving unit 160.
  • the first level shift unit 140 includes a control signal shift circuit 141 and a release signal shift circuit 143.
  • the control signal shift circuit 141 increases the level of the control signal (in this example, the set pulse signal SET and the reset pulse signal RST).
  • the cancellation signal shift circuit 143 increases the level of the cancellation signal ALR.
  • the abnormality processing unit 118 generates the release signal ALR.
  • the release signal ALR is a pulse signal, for example.
  • the drive circuit 100 of this example levels up the control signal and the release signal with different shift circuits and inputs them to the high-side drive unit 160.
  • the cancellation signal shift circuit 143 outputs the cancellation signal (in this example, when the level-up cancellation signal ADR indicates L logic)
  • the first latch unit 162 controls the control signal regardless of the value of the pulse signal SDR / RDR. Transition LTO to L logic.
  • the abnormality detection signal is reliably notified to the control unit 110, and the period during which the abnormality detection signal is output is minimized. it can. Further, the semiconductor device 210-H can be quickly controlled to the off state.
  • FIG. 7 is a flowchart showing an operation example of the control unit 110 and the high-side drive unit 160 shown in FIG. Compared to the operation flow shown in FIG. 5, the operation flow of this example is different in the drive control flow after the signal ALR is output in the processing of S312 and S412 of the alarm control flow. Other processes are the same as those described in FIG.
  • the abnormality processing unit 118 of this example outputs the release signal ALR to the release signal shift circuit 143 (S312 and S412).
  • the cancellation signal shift circuit 143 raises the level of the cancellation signal ALR and outputs it (S702).
  • the first latch unit 162 causes the control signal LTO to transition to L logic (S704).
  • the drive control unit 164 causes the drive control signal DRV to transition to L logic in accordance with the control signal LTO (S708).
  • FIG. 8 is a diagram illustrating another configuration example of the control unit 110 and the high-side drive unit 160.
  • the control unit 110 of this example includes a first selection unit 120.
  • the abnormality processing unit 118 of this example generates a release signal ALR.
  • the release signal ALR may be a pulse signal.
  • the first selection unit 120 selects either the pulse signal SET / RST generated by the control signal generation unit 114 or the release signal ALR generated by the abnormality processing unit 118 and inputs the selected signal to the first level shift unit 140. .
  • the first selection unit 120 may prioritize and input the cancellation signal ALR to the first level shift unit 140.
  • the first selection unit 120 may input the cancellation signal ALR to the first level shift unit 140 instead of the reset pulse signal RST. In this case, the first selection unit 120 may not input the set pulse signal SET to the first level shift unit 140.
  • the first latch unit 162 generates the control signal LTO based on the signal output from the first level shift unit 140.
  • the first latch unit 162 may cause the control signal LTO to transition to L logic when the reset pulse signal RST that has been leveled up or the release signal ALR that has been leveled up is input.
  • the abnormality detection signal is reliably notified to the control unit 110, and the period during which the abnormality detection signal is output is minimized. it can. Further, the semiconductor device 210-H can be quickly controlled to the off state.
  • FIG. 9 is a diagram illustrating a configuration example of the first level shift unit 140 and the first latch unit 162.
  • First level shift unit 140 includes a series circuit of resistor R1 and N-channel MOS transistor 144-1, and a series circuit of resistor R2 and N-channel MOS transistor 144-2.
  • a set pulse signal SET and a reset pulse signal RST are input to the N channel MOS transistor 144, respectively.
  • By operating the N-channel MOS transistor 144 in response to the pulse signal it is possible to generate the pulse signal SDR / RDR obtained by leveling up the pulse signal SET / RST.
  • the first latch unit 162 includes a transmission circuit 180.
  • Transmission circuit 180 has P-channel MOS transistors 147 and 148 and N-channel MOS transistors 149 and 150 provided in series between the high-voltage side terminal of power supply 153 and potential VS.
  • the transmission circuit 180 includes an inverter 146. An input terminal of the inverter 146 is connected to a connection point between the resistor R2 and the N-channel MOS transistor 144-2, and an output terminal is connected to the P-channel MOS transistor 148 and the gate terminal of the N-channel MOS transistor 150. Yes. That is, a signal obtained by inverting the reset pulse signal RDR is input to the gate terminals of the P channel MOS transistor 148 and the N channel MOS transistor 150.
  • connection point between the resistor R 1 and the N-channel MOS transistor 144-1 is connected to the gate terminals of the P-channel MOS transistor 147 and the N-channel MOS transistor 149. That is, the set pulse signal SDR is input to the gate terminals of the P channel MOS transistor 147 and the N channel MOS transistor 149.
  • the first latch unit 162 includes diodes 145-1 and 145-2.
  • the output terminal of the diode 145-1 is connected to the connection point between the resistor R1 and the N-channel MOS transistor 144-1.
  • the input terminal of the diode 145-1 is connected to the second reference voltage VS.
  • the output terminal of the diode 145-2 is connected to the connection point between the resistor R2 and the N-channel MOS transistor 144-2.
  • the input terminal of the diode 145-2 is connected to the second reference voltage VS.
  • the first latch unit 162 includes a latch circuit 182.
  • the latch circuit 182 includes an inverter 174, an inverter 176, and a resistor R3.
  • Inverter 174 has an input terminal connected to the connection point of P channel MOS transistor 148 and N channel MOS transistor 149, which is the output terminal of transmission circuit 180.
  • the input terminal of the inverter 176 is connected to the output terminal of the inverter 174.
  • the resistor R3 connects the output terminal of the inverter 176 to the input terminal of the inverter 174. That is, the latch circuit 182 latches and outputs the output of the transmission circuit 180.
  • the output terminal of the latch circuit 182 is connected to the drive control unit 164. In the example of FIG. 9, the drive control unit 164 and the output control unit 166 are collectively shown as a driver circuit.
  • the first latch unit 162 includes an inverter 152, an inverter 151, a resistor R4, and a resistor R5.
  • the input terminal of the inverter 152 is connected to the output terminal of the latch circuit 182.
  • the input terminal of the inverter 151 is connected to the output terminal of the inverter 152.
  • Resistor R5 connects the output terminal of inverter 151 and the connection point of resistor R2 and N-channel MOS transistor 144-2.
  • Resistor R4 connects the output terminal of inverter 152 and the connection point of resistor R1 and N-channel MOS transistor 144-1.
  • the voltage at the connection point between the resistor R1 and the N-channel MOS transistor 144-1 and the connection between the resistor R2 and the N-channel MOS transistor 144-2 due to noise due to switching or the like of the semiconductor device 210.
  • the voltage at the point becomes L level.
  • the output of the first latch unit 162 is not determined and the operation of the semiconductor device 210 becomes unstable.
  • Transmission circuit 180 turns off P-channel MOS transistor 148 and N-channel MOS transistor 149 when both voltages at these connection points become L level, and sets the output terminal of transmission circuit 180 to a high impedance state. To do. Thereby, even if noise occurs, the latch circuit 182 can maintain the same output state.
  • the first level shift unit 140 and the first latch unit 162 described in FIGS. 1 to 8 may have the configuration described in FIG. By using the first level shift unit 140 and the first latch unit 162 illustrated in FIG. 9, it is possible to suppress the influence of noise and to notify the release signal from the control unit 110 to the high side driving unit 160.
  • DESCRIPTION OF SYMBOLS 100 ... Drive circuit, 110 ... Control part, 112 ... Input buffer part, 114 ... Control signal production
  • Iside drive unit 162 ... first latch unit, 164 ... drive control unit, 166 ... output control unit, 168 ... abnormality detection unit, 170 ... periodic pulse generation unit, 174 ... Inverter, 176 ... Inverter, 180 ... Transmission circuit, 182 ... Latch circuit, 200 ... Semiconductor system, 210 ... Semiconductor device, 212 ... Transistor, 214 ... Freewheeling diode, 216 ... Temperature detector

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Abstract

小さい消費電力で、異常検出信号をローサイドの制御部に通知する。半導体装置の駆動回路であって、入力信号に応じた制御信号を生成する制御部と、制御部からの信号をレベルアップする第１レベルシフト部と、第１レベルシフト部によりレベルアップされた制御信号に基づいて半導体装置を制御するハイサイド駆動部と、ハイサイド駆動部からの信号をレベルダウンして制御部に入力する第２レベルシフト部とを備え、ハイサイド駆動部は、半導体装置が異常状態の場合に異常検出信号を出力し、解除信号が入力されるまで異常検出信号の出力を維持する異常検出部を有し、制御部は、第２レベルシフト部を介して異常検出信号が入力された場合に、解除信号を第１レベルシフト部を介してハイサイド駆動部に出力させる異常処理部を有し、異常検出部は、解除信号が入力された場合に、異常検出信号の出力を停止する駆動回路を提供する。

Description

駆動回路、駆動方法および半導体システム
　本発明は、駆動回路、駆動方法および半導体システムに関する。
　従来、パワー半導体等の半導体装置の駆動回路として、過電流等の異常を検出する回路を備えた回路が知られている（例えば、特許文献１－３参照）。
　特許文献１　特開平８－３３０９２９号公報
　特許文献２　特開２０１０－６２８６０号公報
　特許文献３　特開２０１５－１５９４７１号公報
解決しようとする課題
　駆動回路は、比較的に低電圧で動作するローサイド制御部と、比較的に高電圧で動作するハイサイド駆動部とを有する。ハイサイド駆動部で生成された異常検出信号は、レベルシフト回路を介してローサイド制御部に伝送される。ローサイド制御部に確実に異常検出信号を入力するべく、ある程度の期間、ハイサイド駆動部は異常検出信号を出力し続けることが好ましい。しかし、異常検出信号を出力し続けると、レベルシフト回路における電力消費が増大する。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、半導体装置の駆動回路を提供する。駆動回路は、入力信号に応じた制御信号を生成する制御部を備えてよい。駆動回路は、制御部からの信号をレベルアップする第１レベルシフト部を備えてよい。駆動回路は、第１レベルシフト部によりレベルアップされた制御信号に基づいて半導体装置を制御するハイサイド駆動部を備えてよい。駆動回路は、ハイサイド駆動部からの信号をレベルダウンして制御部に入力する第２レベルシフト部を備えてよい。ハイサイド駆動部は、半導体装置が異常状態の場合に異常検出信号を出力し、解除信号が入力されるまで異常検出信号の出力を維持する異常検出部を有してよい。制御部は、第２レベルシフト部を介して異常検出信号が入力された場合に、解除信号を第１レベルシフト部を介してハイサイド駆動部に出力させる異常処理部を有してよい。異常検出部は、解除信号が入力された場合に、異常検出信号の出力を停止してよい。
　ハイサイド駆動部は、レベルアップされた制御信号に基づいて半導体装置を駆動する駆動制御部を有してよい。駆動制御部は、異常検出部が異常検出信号を出力した場合に、半導体装置をオフ状態に制御してよい。
　制御部は、入力信号に応じて、半導体装置をオン状態またはオフ状態に遷移させる制御信号を生成する制御信号生成部を有してよい。異常処理部は、異常検出信号が入力された場合に、解除信号として、制御信号生成部が生成する制御信号の状態を、半導体装置をオフ状態に遷移させる状態にしてよい。異常検出部は、制御信号が、半導体装置をオフ状態に遷移させる状態となった場合に、異常検出信号の出力を停止してよい。
　制御信号生成部は、半導体装置をオン状態に遷移させるタイミングを示すパルスを有するセットパルス信号と、半導体装置をオフ状態に遷移させるタイミングを示すパルスを有するリセットパルス信号とを含む制御信号を生成してよい。ハイサイド駆動部は、第１レベルシフト部によりレベルアップされたセットパルス信号およびリセットパルス信号が入力され、セットパルス信号およびリセットパルス信号のパルスタイミングに応じて論理値が遷移する制御信号を生成する第１ラッチ部を有してよい。異常検出部は、第１ラッチ部が出力する制御信号が入力されてよい。
　ハイサイド駆動部は、異常検出部が出力する異常検出信号を、周期的なパルスを有する異常検出パルス信号に変換して、第２レベルシフト部に入力する周期パルス生成部を有してよい。制御部は、異常検出パルス信号をラッチして、異常処理部に入力する第２ラッチ部を有してよい。
　第１レベルシフト部は、制御信号をレベルアップする制御信号シフト回路を有してよい。第１レベルシフト部は、解除信号をレベルアップする解除信号シフト回路を有してよい。
　本発明の第２の態様においては、半導体装置と、半導体装置を制御する第１の態様に係る駆動回路とを備える半導体システムを提供する。
　本発明の第３の態様においては、入力信号に応じた制御信号を生成する制御部と、制御部からの信号をレベルアップする第１レベルシフト部と、第１レベルシフト部によりレベルアップされた制御信号に基づいて半導体装置を制御するハイサイド駆動部と、ハイサイド駆動部からの信号をレベルダウンして制御部に入力する第２レベルシフト部とを備える駆動回路を用いて半導体装置を駆動する駆動方法を提供する。駆動方法は、ハイサイド駆動部において、半導体装置が異常状態の場合に異常検出信号を出力し、解除信号が入力されるまで異常検出信号の出力を維持する異常検出段階を有してよい。駆動方法は、制御部において、第２レベルシフト部を介して異常検出信号が入力された場合に、解除信号を第１レベルシフト部を介してハイサイド駆動部に出力させる異常処理段階を有してよい。駆動方法は、異常検出部において、解除信号が入力された場合に、異常検出信号の出力を停止する異常出力停止段階を有してよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る、半導体システム２００の一例を示す図である。 制御部１１０およびハイサイド駆動部１６０の一例を示す図である。 制御部１１０およびハイサイド駆動部１６０の動作例を示すタイミングチャートである。 制御部１１０およびハイサイド駆動部１６０の動作例を示すタイミングチャートである。 制御部１１０およびハイサイド駆動部１６０の動作例を示すフローチャートである。 第１レベルシフト部１４０、制御部１１０およびハイサイド駆動部１６０の他の構成例を示す図である。 図６に示した制御部１１０およびハイサイド駆動部１６０の動作例を示すフローチャートである。 制御部１１０およびハイサイド駆動部１６０の他の構成例を示す図である。 第１レベルシフト部１４０および第１ラッチ部１６２の構成例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の一つの実施形態に係る、半導体システム２００の一例を示す図である。半導体システム２００は、１つ以上の半導体装置２１０と、駆動回路１００とを備える。半導体装置２１０は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のパワー半導体素子を有してよい。一例として半導体装置２１０は、シリコン等の半導体基板を有するチップである。本例において、それぞれの半導体装置２１０は、トランジスタ２１２、還流ダイオード２１４および温度検出部２１６が一つの半導体基板に設けられている。温度検出部２１６は、一例としてダイオードである。温度検出部２１６の特性を測定することで、半導体装置２１０の温度を検出できる。また、本例のトランジスタ２１２は、トランジスタ２１２に流れる電流の一部を、主電流とは別に出力する。当該電流により、トランジスタ２１２に過電流が流れているか否かを判定できる。
　本例の半導体システム２００は、直列に接続された２つの半導体装置２１０－Ｈ、２１０－Ｌを備える。２つの半導体装置２１０－Ｈ／Ｌは、所定の高電位Ｅｉｎと、基準電位ＧＮＤとの間に接続されており、一方がオン状態のときに他方がオフ状態となるように相補的に動作する。より具体的な例として、半導体装置２１０－Ｈ／Ｌは、モーター等の動力源を駆動する３相インバータに設けられる３つのアームのうちの１つのアームである。この場合、半導体装置２１０－Ｈは上アームとして動作し、半導体装置２１０－Ｌは下アームとして動作する。半導体装置２１０－Ｈと半導体装置２１０－Ｌとの接続点における電圧ＶＳが、Ｕ相、Ｖ相、Ｗ相のいずれかの相の出力となる。
　駆動回路１００は、それぞれの半導体装置２１０を制御する。本例の駆動回路１００は、それぞれの半導体装置２１０のトランジスタ２１２のゲート端子に入力するゲート信号を生成する。
　駆動回路１００は、制御部１１０、ハイサイド駆動部１６０、第１レベルシフト部１４０および第２レベルシフト部１４２を備える。本例の駆動回路１００は、ローサイド駆動部１３０を更に備えている。
　ハイサイド駆動部１６０は、高圧側の半導体装置２１０－Ｈを制御する。ハイサイド駆動部１６０は、半導体装置２１０－Ｈを制御できるゲート信号を生成するべく、半導体装置２１０－Ｈの動作電圧と同程度の高電圧のゲート信号を生成する。一例としてハイサイド駆動部１６０は、半導体装置２１０－Ｈの出力電圧ＶＳを基準電圧として動作する。
　ローサイド駆動部１３０は、低圧側の半導体装置２１０－Ｌを制御する。制御部１１０は、入力信号に応じた制御信号を生成する。入力信号は、それぞれの半導体装置２１０をオンおよびオフするタイミングを示す２値の信号であってよい。制御部１１０は、入力信号に応じた制御信号を生成して、ローサイド駆動部１３０およびハイサイド駆動部１６０に入力する。制御部１１０およびローサイド駆動部１３０は、ハイサイド駆動部１６０よりも低い電圧で動作する回路である。一例として制御部１１０およびローサイド駆動部１３０は、接地電位ＧＮＤを基準電圧として動作する。
　第１レベルシフト部１４０は、制御部１１０からの信号をレベルアップして、ハイサイド駆動部１６０に入力する。第１レベルシフト部１４０には、制御部１１０の第１基準電圧（本例ではＧＮＤ）と、ハイサイド駆動部１６０の第２基準電圧（本例ではＶＳ）が入力されてよい。第１レベルシフト部１４０は、第１基準電圧に応じた制御信号を、第２基準電圧に応じた制御信号にレベルアップする。
　ハイサイド駆動部１６０は、レベルアップされた制御信号に基づいて、半導体装置２１０－Ｈを制御する。本例のハイサイド駆動部１６０は、半導体装置２１０－Ｈにゲート信号を出力する出力端子ＨＯ、半導体装置２１０－Ｈに流れる電流を検出する電流検出端子ＯＣ、および、半導体装置２１０－Ｈの温度を検出する温度検出端子ＯＨを有する。
　ハイサイド駆動部１６０は、半導体装置２１０－Ｈの状態が、予め定められた状態となった場合に、異常状態と判定する。本例のハイサイド駆動部１６０は、半導体装置２１０－Ｈに流れる電流が基準値以上である過電流状態、または、半導体装置２１０－Ｈの温度が基準値以上である過熱状態のいずれかを検出した場合に、半導体装置２１０－Ｈの状態を異常状態と判定する。
　ハイサイド駆動部１６０は、異常状態を検出した場合に、異常検出信号を出力する。第２レベルシフト部１４２は、ハイサイド駆動部１６０からの信号をレベルダウンして制御部１１０に入力する。本例の第２レベルシフト部１４２は、異常検出信号の信号レベルを、制御部１１０が処理できるレベルまでレベルダウンさせる。本例の第２レベルシフト部１４２は、第２基準電圧ＶＳを基準とする異常検出信号を、第１基準電圧ＧＮＤを基準とする異常検出信号にレベルダウンして、制御部１１０に入力する。
　制御部１１０は、異常検出信号が入力された場合に、所定の処理を行う。例えば制御部１１０は、異常検出信号が示す異常状態の種類を判別して、異常状態の種類に応じた警告を外部に通知する。
　ハイサイド駆動部１６０は、所定の解除信号が入力されるまで、異常検出信号の出力を維持する。駆動回路１００は、ハイサイド駆動部１６０に適切なタイミングで解除信号を入力することで、制御部１１０への異常検出信号の通知を担保しつつ、第２レベルシフト部１４２が異常検出信号をレベルダウンさせる期間を短くする。これにより、第２レベルシフト部１４２における電力消費を抑制する。
　図２は、制御部１１０およびハイサイド駆動部１６０の一例を示す図である。上述したように、制御部１１０およびハイサイド駆動部１６０の間には、第１レベルシフト部１４０および第２レベルシフト部１４２が設けられている。
　ハイサイド駆動部１６０は、半導体装置２１０－Ｈが異常状態の場合に異常検出信号ＯＣＥ／ＯＨＥを出力する異常検出部１６８を有する。本例において異常検出信号ＯＣＥは過電流状態を示す信号であり、異常検出信号ＯＨＥは過熱状態を示す信号である。本例の異常検出部１６８には、半導体装置２１０－Ｈが異常状態のときにＨ論理を示し、通常状態のときにＬ論理を示す状態信号ＯＣ（電流状態）および状態信号ＯＨ（温度状態）が入力される。異常検出部１６８は、いずれかの状態信号ＯＣ／ＯＨがＨ論理を示した場合に、対応する異常検出信号ＯＣＥ／ＯＨＥの論理値をＨ論理にして出力する。本明細書において、異常検出信号を出力するとは、異常検出信号ＯＣＥおよび異常検出信号ＯＨＥの少なくとも一方をＨ論理にして出力することを指す。なお、各実施例における信号の論理値は、適宜逆の論理値を用いることができる。
　また、異常検出部１６８は、Ｈ論理を示す異常検出信号ＯＣＥ／ＯＨＥを出力した後は、所定の解除信号が入力されるまで、異常検出信号ＯＣＥ／ＯＨＥの出力を維持する。異常検出部１６８は、解除信号が入力されるまで継続してＨ論理を示す異常検出信号ＯＣＥ／ＯＨＥを出力してよく、解除信号が入力されるまで一定周期でＨ論理を示す異常検出信号ＯＣＥ／ＯＨＥを出力してもよい。
　第２レベルシフト部１４２は、異常検出部１６８が出力した異常検出信号ＯＣＥ／ＯＨＥをレベルダウンして、制御部１１０に入力する。第２レベルシフト部１４２は、異常検出信号ＯＣＥ／ＯＨＥに基づいてハイサイド駆動部１６０が生成した信号をレベルダウンして、制御部１１０に入力してもよい。
　制御部１１０は、第２レベルシフト部１４２を介してＨ論理の異常検出信号ＯＣＥ／ＯＨＥが入力された場合に、解除信号をハイサイド駆動部１６０に入力させる異常処理部１１８を有する。異常処理部１１８が解除信号を生成してよく、異常処理部１１８は解除信号を生成するための信号を生成してもよい。
　一例として異常処理部１１８は、解除信号を生成するための信号ＡＬＲを生成して、第１レベルシフト部１４０を介して解除信号をハイサイド駆動部１６０に出力する。異常検出部１６８は、第１レベルシフト部１４０を介して解除信号が入力された場合に、異常検出信号ＯＣＥ／ＯＨＥの出力を停止する。本例の異常検出部１６８は、解除信号が入力された場合に、異常検出信号ＯＣＥ／ＯＨＥの両方をＬ論理にする。
　駆動回路１００によれば、異常処理部１１８が異常検出信号ＯＣＥ／ＯＨＥを受け取るまで、解除信号を生成するための信号ＡＬＲが生成されない。このため、少なくとも、異常処理部１１８が異常検出信号ＯＣＥ／ＯＨＥを受け取るまでは、異常検出部１６８は、異常検出信号ＯＣＥ／ＯＨＥを出力し続ける。このため、異常状態を検出した場合に、異常処理部１１８に確実に異常検出信号ＯＣＥ／ＯＨＥを伝送できる。また、異常処理部１１８が解除信号を生成するための信号ＡＬＲを生成するので、異常検出部１６８は、異常処理部１１８が異常検出信号ＯＣＥ／ＯＨＥを受け取った後に、速やかに異常検出信号ＯＣＥ／ＯＨＥの出力を停止できる。このため、第２レベルシフト部１４２における消費電力を低減できる。
　また、異常処理部１１８は、異常検出信号ＯＣＥ／ＯＨＥを受け取った場合に、外部に警告信号ＡＬＭを出力する。異常処理部１１８は、異常検出信号ＯＣＥ／ＯＨＥに基づいて異常の種類（例えば、過電流状態および過熱状態）を判別して、異常の種類に応じた警告信号ＡＬＭを出力してよい。異常処理部１１８は、警告信号ＡＬＭを出力したことを条件として、解除信号を生成するための信号ＡＬＲを出力してもよい。
　本例のハイサイド駆動部１６０は、駆動制御部１６４および出力制御部１６６を有する。出力制御部１６６は、入力される駆動制御信号ＤＲＶに応じたゲート信号を出力するドライバ回路である。駆動制御部１６４は、制御部１１０が生成し、第１レベルシフト部１４０によりレベルアップされた制御信号に基づいて、駆動制御信号ＤＲＶを生成する。これにより駆動制御部１６４は、半導体装置２１０－Ｈを駆動する。
　駆動制御部１６４は、異常検出部１６８がＨ論理の異常検出信号ＯＣＥ／ＯＨＥを出力した場合に、半導体装置２１０－Ｈをオフ状態に制御する。駆動制御部１６４は、解除信号が制御部１１０からハイサイド駆動部１６０に通知されたか否かによらず、半導体装置２１０－Ｈをオフ状態に制御する。これにより、半導体装置２１０－Ｈの異常が検出された場合に、速やかに半導体装置２１０－Ｈをオフ状態に制御して、半導体装置２１０－Ｈおよび周辺回路を保護できる。
　駆動制御部１６４は、半導体装置２１０－Ｈの異常が検出された場合に、ゲート信号の電圧を中間電圧に遷移させた後に半導体装置２１０－Ｈをオフ状態にしてよく、ゲート信号の電圧を中間電圧に遷移させずに半導体装置２１０－Ｈをオフ状態にしてもよい。駆動制御部１６４は、検出された異常の種類に応じて、ゲート信号を制御してよい。本例の駆動制御部１６４は、検出された異常の種類に応じて、ゲート信号の電圧を制御するゲート制御信号ＮＬＵおよびＳＳを出力する。
　本例の制御部１１０は、入力バッファ部１１２および制御信号生成部１１４を有する。入力バッファ部１１２は、入力信号ＩＮをバッファして順次出力する。入力バッファ部１１２が出力する信号を入力信号ＩＮＤとする。
　制御信号生成部１１４は、入力信号ＩＮＤに応じて、それぞれの半導体装置２１０をオン状態またはオフ状態に遷移させる制御信号を生成する。本例の制御信号生成部１１４は、半導体装置２１０をオン状態に遷移させるタイミングを示すパルスを有するセットパルス信号ＳＥＴと、半導体装置２１０をオフ状態に遷移させるタイミングを示すパルスを有するリセットパルス信号ＲＳＴとを含む制御信号を生成する。図２においては、半導体装置２１０－Ｈを制御するパルス信号ＳＥＴ／ＲＳＴを示している。
　第１レベルシフト部１４０は、パルス信号ＳＥＴ／ＲＳＴをレベルアップしてハイサイド駆動部１６０に入力する。駆動制御部１６４は、パルス信号ＳＥＴ／ＲＳＴに応じた論理パターンの駆動制御信号ＤＲＶを生成する。これにより、入力信号ＩＮに応じて半導体装置２１０－Ｈを制御する。
　異常処理部１１８は、Ｈ論理の異常検出信号ＯＣＥ／ＯＨＥが入力された場合に、制御信号生成部１１４に解除信号を生成させる。制御信号生成部１１４は、解除信号として、制御信号生成部１１４が生成する制御信号（パルス信号ＳＥＴ／ＲＳＴ）の状態を、半導体装置２１０－Ｈをオフ状態に遷移させる状態にする。本例の制御信号生成部１１４は、異常処理部１１８から解除信号を生成するための信号ＡＬＲを受け取った場合に、リセットパルス信号ＲＳＴのパルスを生成する。つまり本例の異常処理部１１８は、半導体装置２１０－Ｈを制御するためのリセットパルス信号ＲＳＴを、解除信号として用いる。
　異常検出部１６８は、制御信号（本例では、リセットパルス信号ＲＳＴ）が、半導体装置２１０－Ｈをオフ状態に遷移させる状態（本例では、リセットパルス信号ＲＳＴにパルスが現れた状態）となった場合に、異常検出信号ＯＣＥ／ＯＨＥの出力を停止する。本例によれば、半導体装置２１０－Ｈを制御するためのリセットパルス信号ＲＳＴを、解除信号として用いるので、解除信号を伝送するためのレベルシフト回路等を別途設けなくともよい。このため、回路規模を抑制できる。
　本例では、入力信号ＩＮに応じて生成された、通常のリセットパルス信号ＲＳＴによっても、異常検出部１６８における異常検出信号ＯＣＥ／ＯＨＥの出力は停止する。ただし、リセットパルス信号ＲＳＴは半導体装置２１０－Ｈをオフ状態に遷移させる信号なので、仮に警告信号ＡＬＭが出力される前に異常検出信号ＯＣＥ／ＯＨＥの出力が停止しても、大きな問題は生じない。また、半導体装置２１０－Ｈが再度オン状態となったときに異常状態が検出されれば、異常検出信号ＯＣＥ／ＯＨＥが再度出力されるので、このときに警告信号ＡＬＭが出力されればよい。
　また、本例のハイサイド駆動部１６０は、第１レベルシフト部１４０によりレベルアップされたセットパルス信号ＳＤＲおよびリセットパルス信号ＲＤＲが入力され、セットパルス信号ＳＤＲおよびリセットパルス信号ＲＤＲのパルスタイミングに応じて論理値が遷移する制御信号ＬＴＯを生成する第１ラッチ部１６２を有する。本例の第１ラッチ部１６２は、セットパルス信号ＳＤＲのパルスタイミングでＨ論理に遷移し、セットパルス信号ＲＤＲのパルスタイミングでＬ論理に遷移する制御信号ＬＴＯを生成する。
　制御信号ＬＴＯは、入力信号ＩＮおよびＩＮＤと同様の論理パターンを有する信号である。制御信号生成部１１４が入力信号ＩＮＤをパルス信号に変換して、第１レベルシフト部１４０でレベルアップすることで、入力信号ＩＮＤをそのまま第１レベルシフト部１４０でレベルアップする場合に比べて、第１レベルシフト部１４０に電流が流れる期間を短くできる。このため、第１レベルシフト部１４０における消費電力を低減できる。
　本例の異常検出部１６８には、第１ラッチ部１６２が出力する制御信号ＬＴＯが解除信号として入力される。異常検出部１６８は、制御信号ＬＴＯがＬ論理を示す場合に、異常検出信号ＯＣＥ／ＯＨＥの出力を停止させる。制御信号ＬＴＯを解除信号として用いることで、パルス信号を解除信号として用いる場合に比べて、異常検出部１６８が解除信号を検出できる期間（本例では、制御信号ＬＴＯがＬ論理を示す期間）が長くなるので、解除信号の検出漏れを抑制できる。他の例では、異常検出部１６８は、レベルアップされたリセットパルス信号ＲＤＲのパルスに応じて、異常検出信号ＯＣＥ／ＯＨＥの出力を停止させてもよい。この場合、異常検出部１６８には、リセットパルス信号ＲＤＲが第１ラッチ部１６２を介さずに入力される。
　本例のハイサイド駆動部１６０は、異常検出部１６８が出力する異常検出信号ＯＣＥ／ＯＨＥを、周期的なパルスを有する異常検出パルス信号ＯＣＡ／ＯＨＡに変換して、第２レベルシフト部１４２に入力する周期パルス生成部１７０を有する。本例の周期パルス生成部１７０は、異常検出信号ＯＣＥ／ＯＨＥがＨ論理を示す間、対応する異常検出パルス信号ＯＣＡ／ＯＨＡとしてパルスを生成し続ける。周期パルス生成部１７０がパルスを出力する周期は、異常検出部１６８が異常を検出する周期と同一であってよく、短くてもよい。
　周期パルス生成部１７０が異常検出パルス信号ＯＣＡ／ＯＨＡを生成することにより、第２レベルシフト部１４２における消費電力を抑制できる。また、周期パルス生成部１７０がパルスを周期的に出力することで、単一のパルスを生成する場合に比べて、制御部１１０において異常検出パルス信号を確実に受け取ることができる。例えば、第２レベルシフト部１４２に入力される基準電圧ＶＳが変動することで、第２レベルシフト部１４２に入力されたパルスが制御部１１０において検出できない場合であっても、パルスを周期的に第２レベルシフト部１４２に入力することで、基準電圧ＶＳの変動が収束した後に制御部１１０がパルスを検出できる。
　第２レベルシフト部１４２は、異常検出パルス信号ＯＣＡ／ＯＨＡをレベルダウンした異常検出パルス信号ＯＣＤ／ＯＨＤを出力する。制御部１１０は、異常検出パルス信号ＯＣＤ／ＯＨＤをラッチした異常検出ラッチ信号ＯＣＱ／ＯＨＱを出力する第２ラッチ部１１６を有してよい。
　第２ラッチ部１１６は、異常検出パルス信号ＯＣＤ／ＯＨＤがパルスを示すタイミングでＨ論理に遷移し、リセット信号が入力されるまでＨ論理を維持する異常検出ラッチ信号ＯＣＱ／ＯＨＱを出力する。異常処理部１１８は、解除信号を生成するための信号ＡＬＲを、リセット信号として第２ラッチ部１１６にも入力してよい。
　図３は、制御部１１０およびハイサイド駆動部１６０の動作例を示すタイミングチャートである。本例の制御部１１０およびハイサイド駆動部１６０は、タイミングｔ０からｔ１６までは入力信号に応じた通常の処理を行い、タイミングｔ１７からは異常検出に応じた処理を行う。
　上述したように、通常の処理においては、制御信号生成部１１４は、入力信号ＩＮのエッジに対応するタイミングでパルスを有するセットパルス信号ＳＥＴおよびリセットパルス信号ＲＳＴを生成する。第１レベルシフト部１４０は、パルス信号ＳＥＴ／ＲＳＴをレベルアップしたセットパルス信号ＳＤＲおよびリセットパルス信号ＲＤＲを生成する。本例のパルス信号ＳＤＲ／ＲＤＲは、パルス信号ＳＥＴ／ＲＳＴの論理パターンを反転した論理パターンを有する。
　第１ラッチ部１６２は、パルス信号ＳＤＲ／ＲＤＲのパルスタイミングに応じて論理値が遷移する制御信号ＬＴＯを生成する。駆動制御部１６４は、制御信号ＬＴＯに応じた駆動制御信号ＤＲＶを生成する。出力制御部１６６は、駆動制御信号ＤＲＶに応じたゲート信号ＨＯを出力する。これにより、入力信号ＩＮに応じて半導体装置２１０－Ｈを制御できる。
　本例では、タイミングｔ１７で、電流状態信号ＯＣが異常状態を示している（Ｓ３００）。異常検出部１６８は、異常検出信号ＯＣＥの論理値をＨ論理に遷移させる（Ｓ３０２）。周期パルス生成部１７０は、異常検出パルス信号ＯＣＡとしてパルスを周期的に出力する（Ｓ３０６）。なお図３の例では、周期パルス生成部１７０が次のパルスを出力する前にＨＯ出力電圧が低下して、異常検出信号ＯＣＥの出力が正常を示す状態に変化（Ｌ論理に遷移）しているので、異常検出パルス信号ＯＣＡとして一つのパルスだけが出力されている。他の例では、周期パルス生成部１７０は、異常検出パルス信号ＯＣＡとして複数のパルスを出力してよい。
　第２レベルシフト部１４２は、異常検出パルス信号ＯＣＡをレベルダウンした異常検出パルス信号ＯＣＤを出力する（Ｓ３０８）。第２ラッチ部１１６は、異常検出パルス信号ＯＣＤをラッチした異常検出ラッチ信号ＯＣＱを出力する（Ｓ３１０）。
　異常処理部１１８は、異常検出ラッチ信号ＯＣＱに応じて、解除信号を生成するための信号ＡＬＲを生成する（Ｓ３１２）。また、異常処理部１１８は、異常検出ラッチ信号ＯＣＱに応じて、警告信号ＡＬＭを出力する（Ｓ３１４）。異常処理部１１８は、警告信号ＡＬＭを出力し終えた場合に、第２ラッチ部１１６に図示しないリセット信号を入力してよい。
　制御信号生成部１１４は、解除信号を生成するための信号ＡＬＲに応じて、リセットパルス信号ＲＳＴとしてパルスを出力する（Ｓ３１６）。当該パルスは、入力信号ＩＮのパターンとは無関係に生成される。本例では、当該パルスが解除信号として用いられる。
　第１レベルシフト部１４０は、当該パルスをレベルアップして出力する（Ｓ３１８）。第１ラッチ部１６２は、当該パルスに応じて、制御信号ＬＴＯをＬ論理にする（Ｓ３２０）。異常検出部１６８は、制御信号ＬＴＯがＬ論理に遷移したことに応じて、異常検出信号ＯＣＥの出力を停止する（Ｓ３２２）。本例では、解除信号を生成するための信号ＡＬＲに応じて生成された解除信号として、リセットパルス信号ＲＳＴ、リセットパルス信号ＳＤＲおよび制御信号ＬＴＯの一部を順次変換して用いている。
　また、駆動制御部１６４は、Ｓ３０２において出力された異常検出信号ＯＣＥに応じて、ゲート信号ＨＯを制御する。本例の駆動制御部１６４は、異常検出信号ＯＣＥに応じてゲート制御信号ＮＬＵをＨ論理に遷移させる（Ｓ３０４）。出力制御部１６６は、ゲート制御信号ＮＬＵに応じて、ゲート信号ＨＯの電圧を、ＨレベルとＬレベルの間の電圧に遷移させる。駆動制御部１６４は、所定の期間経過後、ゲート制御信号ＮＬＵをＬ論理に遷移させるとともに、ゲート制御信号ＳＳをＨ論理に遷移させる（Ｓ３２４）。出力制御部１６６は、ゲート制御信号ＳＳに応じて、ゲート信号ＨＯの電圧を徐々に低下させるソフトシャットダウン処理を行う（Ｓ３２６）。
　このような処理により、異常検出時において、異常検出信号を制御部１１０に確実に通知しつつ、異常検出信号が出力される期間を最短化できる。また、半導体装置２１０－Ｈを速やかにオフ状態に制御できる。
　図４は、制御部１１０およびハイサイド駆動部１６０の動作例を示すタイミングチャートである。本例では、タイミングｔ６において、温度状態信号ＯＨが異常状態を示している（Ｓ４００）。異常検出部１６８は、異常検出信号ＯＨＥの論理値をＨ論理に遷移させる（Ｓ４０２）。周期パルス生成部１７０は、異常検出パルス信号ＯＨＡとしてパルスを周期的に出力する（Ｓ４０６）。
　第２レベルシフト部１４２は、異常検出パルス信号ＯＨＡをレベルダウンした異常検出パルス信号ＯＨＤを出力する（Ｓ４０８）。第２ラッチ部１１６は、異常検出パルス信号ＯＨＤをラッチした異常検出ラッチ信号ＯＨＱを出力する（Ｓ４１０）。
　異常処理部１１８は、異常検出ラッチ信号ＯＨＱに応じて、解除信号を生成するための信号ＡＬＲを生成する（Ｓ４１２）。また、異常処理部１１８は、異常検出ラッチ信号ＯＨＱに応じて、警告信号ＡＬＭを出力する（Ｓ４１４）。
　制御信号生成部１１４は、解除信号を生成するための信号ＡＬＲに応じて、リセットパルス信号ＲＳＴとしてパルスを出力する（Ｓ４１６）。第１レベルシフト部１４０は、当該パルスをレベルアップして出力する（Ｓ４１８）。第１ラッチ部１６２は、当該パルスに応じて、制御信号ＬＴＯをＬ論理にする（Ｓ４２０）。異常検出部１６８は、制御信号ＬＴＯがＬ論理に遷移したことに応じて、異常検出信号ＯＨＥの出力を停止する（Ｓ４２２）。
　また、駆動制御部１６４は、Ｓ４０２において出力された異常検出信号ＯＨＥに応じて、ゲート信号ＨＯを制御する。本例の駆動制御部１６４は、異常検出信号ＯＨＥに応じてゲート制御信号ＳＳをＨ論理に遷移させる（Ｓ４２４）。出力制御部１６６は、ゲート制御信号ＳＳに応じて、ゲート信号ＨＯの電圧を徐々に低下させるソフトシャットダウン処理を行う（Ｓ４２６）。本例では、ゲート制御信号ＮＬＵをＨ論理に遷移させることなく、ゲート制御信号ＳＳをＨ論理に遷移させている。このように、異常状態の種類に応じてゲート信号の制御を異ならせてよい。
　また、図３の例においては、ゲート信号ＨＯを中間電圧に低下させることで、速やかに過電流状態が解消するので、電流状態信号ＯＣは速やかにＬ論理に遷移している。これに対して図４の例においては、ゲート信号ＨＯを制御しても、すぐには半導体装置２１０－Ｈの温度は低下しない。このため、温度状態信号ＯＨは、比較的に長い期間Ｈ論理を示し続ける場合がある。
　本例の異常検出部１６８は、温度状態信号ＯＨ（または電流状態信号ＯＣ）がＨ論理を示していても、制御信号ＬＴＯがＬ論理を示している間は、異常検出信号を出力しない。つまり、異常検出部１６８は、状態信号が異常値を示し、且つ、制御信号ＬＴＯがＨ論理を示していることを条件として、異常検出信号を出力してよい。
　図５は、制御部１１０およびハイサイド駆動部１６０の動作例を示すフローチャートである。本例における制御部１１０およびハイサイド駆動部１６０の動作は、図４および図５に示した例と同様である。図５において、図３および図４で説明した処理と対応する処理は、図３および図４と同一の符号を付している。
　図５においては、主に駆動制御部１６４を制御するための動作を示す駆動制御フローと、主に異常検出部１６８および異常処理部１１８を制御するための動作を示すアラーム制御フローとを示している。
　駆動制御フローにおいては、まず入力信号ＩＮが制御部１１０に入力される（Ｓ５００）。制御信号生成部１１４は、入力信号ＩＮの値に応じて、セットパルス信号ＳＥＴまたはリセットパルス信号ＲＳＴを出力する（Ｓ５０２）。
　第１レベルシフト部１４０は、入力されたセットパルス信号ＳＥＴまたはリセットパルス信号ＲＳＴをレベルアップして出力する（Ｓ５０４、Ｓ５０５）。第１ラッチ部１６２は、第１レベルシフト部１４０がレベルアップして出力したセットパルス信号ＳＤＲおよびリセットパルス信号ＲＤＲに応じて、制御信号ＬＴＯの論理値を制御する（Ｓ５０６、Ｓ５０７）。
　制御信号ＬＴＯがＨ論理の場合（Ｓ５０６）、駆動制御部１６４は、駆動制御信号ＤＲＶをＨ論理にする（Ｓ５０８）。駆動制御部１６４は、異常検出部１６８が異常検出信号ＯＣＥ／ＯＨＥを出力しているか否かを判定する（Ｓ５１０）。異常検出信号が出力されていない場合、駆動制御部１６４は、Ｓ５０８で生成した駆動制御信号ＤＲＶに応じて半導体装置２１０－Ｈを制御する。
　異常検出信号が出力されている場合、駆動制御部１６４は、異常状態の種類を判別する（Ｓ５１２）。異常状態が、過電流状態である場合、ゲート制御信号ＮＬＵをＨ論理に遷移させ（Ｓ３０４）、所定の時間が経過した後に、ゲート制御信号ＳＳをＨ論理に遷移させる（Ｓ３２４）。また、異常状態が過熱状態である場合、ゲート制御信号ＮＬＵをＨ論理に遷移させずに、ゲート制御信号ＳＳをＨ論理に遷移させる（Ｓ４２４）。これにより半導体装置２１０－Ｈをソフトシャットダウンさせる。
　次に、制御信号ＬＴＯがＬ論理の場合（Ｓ５０７）を説明する。異常検出部１６８が異常検出信号ＯＣＥ／ＯＨＥを出力していない場合（Ｓ５１４における分岐Ｎ）、駆動制御部１６４は、駆動制御信号ＤＲＶをＬ論理にする（Ｓ５１６）。駆動制御部１６４は、駆動制御信号ＤＲＶに応じて半導体装置２１０－Ｈを制御する。
　異常検出部１６８が異常検出信号ＯＣＥ／ＯＨＥを出力している場合（Ｓ５１４において分岐Ｙ）、異常検出部１６８は、制御信号ＬＴＯがＬ論理に遷移したタイミングで、異常検出信号ＯＣＥ／ＯＨＥをＬ論理に遷移させる（Ｓ３２２／Ｓ４２２）。当該処理は、異常状態の種類によらず、同一であってよい。また、駆動制御部１６４は、駆動制御信号ＤＲＶをＬ論理にする（Ｓ５１６）。
　次に、アラーム制御フローを説明する。異常検出部１６８は、状態信号ＯＣ／ＯＨを受け取る（Ｓ５１８）。異常検出部１６８は、いずれかの状態信号が異常状態（Ｈ論理）を示しているか否かを判定する（Ｓ３００、Ｓ４００）。いずれの状態信号も異常状態を示さない場合、異常検出部１６８は処理を終了する。
　状態信号ＯＣ／ＯＨが異常状態を示している場合、異常検出部１６８は、異常検出信号ＯＣＥ／ＯＨＥを出力する（Ｓ３０２／Ｓ４０２）。周期パルス生成部１７０は、異常検出信号ＯＣＥ／ＯＨＥに応じて異常検出パルス信号ＯＣＡ／ＯＨＡを出力する（Ｓ３０６／Ｓ４０６）。
　第２ラッチ部１１６は、第２レベルシフト部１４２がレベルダウンした異常検出パルス信号ＯＣＡ／ＯＨＡに応じて異常検出ラッチ信号ＯＣＱ／ＯＨＱを出力する（Ｓ３１０／Ｓ４１０）。異常処理部１１８は、異常検出ラッチ信号ＯＣＱ／ＯＨＱにより、異常状態の種類を判定する（Ｓ５２０）。
　異常処理部１１８は、警告信号ＡＬＭおよび解除信号を生成するための信号ＡＬＲを生成する（Ｓ３１２、Ｓ３１４、Ｓ４１２、Ｓ４１４）。異常処理部１１８は、第２ラッチ部１１６にリセット信号を入力して、異常検出ラッチ信号ＯＣＱ／ＯＨＱをＬ論理に遷移させる（Ｓ５２４）。
　また、異常処理部１１８が信号ＡＬＲを出力した場合、駆動制御フローにおけるＳ５０５からの処理を行う。信号ＡＬＲの出力に応じたＳ５０５における処理が、図３および図４において説明したＳ３１６およびＳ４１６の処理に対応する。Ｓ５０５以降の処理は上述した通りである。
　図６は、第１レベルシフト部１４０、制御部１１０およびハイサイド駆動部１６０の他の構成例を示す図である。本例において第１レベルシフト部１４０は、制御信号シフト回路１４１と、解除信号シフト回路１４３とを有する。制御信号シフト回路１４１は、制御信号（本例ではセットパルス信号ＳＥＴおよびリセットパルス信号ＲＳＴ）をレベルアップする。解除信号シフト回路１４３は、解除信号ＡＬＲをレベルアップする。本例では、異常処理部１１８が解除信号ＡＬＲを生成する。解除信号ＡＬＲは、例えばパルス信号である。
　本例の駆動回路１００は、制御信号と解除信号とを別のシフト回路でレベルアップして、ハイサイド駆動部１６０に入力する。第１ラッチ部１６２は、解除信号シフト回路１４３が解除信号を出力した場合（本例では、レベルアップ解除信号ＡＤＲがＬ論理を示す場合）、パルス信号ＳＤＲ／ＲＤＲの値によらず、制御信号ＬＴＯをＬ論理に遷移させる。
　このような構成によっても、図１から図５において説明した例と同様に、異常検出時において、異常検出信号を制御部１１０に確実に通知しつつ、異常検出信号が出力される期間を最短化できる。また、半導体装置２１０－Ｈを速やかにオフ状態に制御できる。
　図７は、図６に示した制御部１１０およびハイサイド駆動部１６０の動作例を示すフローチャートである。図５に示した動作フローに比べて、本例の動作フローは、アラーム制御フローのＳ３１２、Ｓ４１２の処理において信号ＡＬＲを出力した後の、駆動制御フローが異なる。他の処理は、図５において説明した例と同一である。
　本例の異常処理部１１８は、解除信号シフト回路１４３に解除信号ＡＬＲを出力する（Ｓ３１２、Ｓ４１２）。解除信号シフト回路１４３は、解除信号ＡＬＲをレベルアップして出力する（Ｓ７０２）。第１ラッチ部１６２は、レベルアップ解除信号ＡＤＲのパルスが入力された場合に、制御信号ＬＴＯをＬ論理に遷移させる（Ｓ７０４）。また、駆動制御部１６４は、制御信号ＬＴＯに応じて、駆動制御信号ＤＲＶをＬ論理に遷移させる（Ｓ７０８）。
　図８は、制御部１１０およびハイサイド駆動部１６０の他の構成例を示す図である。本例の制御部１１０は、第１選択部１２０を有する。本例の異常処理部１１８は、解除信号ＡＬＲを生成する。解除信号ＡＬＲはパルス信号であってよい。
　第１選択部１２０は、制御信号生成部１１４が生成したパルス信号ＳＥＴ／ＲＳＴか、異常処理部１１８が生成した解除信号ＡＬＲかのいずれかを選択して、第１レベルシフト部１４０に入力する。第１選択部１２０は、解除信号ＡＬＲが入力された場合、解除信号ＡＬＲを優先して第１レベルシフト部１４０に入力してよい。第１選択部１２０は、解除信号ＡＬＲが入力された場合、リセットパルス信号ＲＳＴに代えて、解除信号ＡＬＲを第１レベルシフト部１４０に入力してよい。この場合、第１選択部１２０は、セットパルス信号ＳＥＴを第１レベルシフト部１４０に入力しなくてもよい。
　第１ラッチ部１６２は、第１レベルシフト部１４０が出力する信号に基づいて、制御信号ＬＴＯを生成する。第１ラッチ部１６２は、レベルアップされたリセットパルス信号ＲＳＴ、または、レベルアップされた解除信号ＡＬＲが入力された場合に、制御信号ＬＴＯをＬ論理に遷移させてよい。
　このような構成によっても、図１から図５において説明した例と同様に、異常検出時において、異常検出信号を制御部１１０に確実に通知しつつ、異常検出信号が出力される期間を最短化できる。また、半導体装置２１０－Ｈを速やかにオフ状態に制御できる。
　図９は、第１レベルシフト部１４０および第１ラッチ部１６２の構成例を示す図である。第１レベルシフト部１４０は、抵抗Ｒ１とＮチャネルＭＯＳトランジスタ１４４－１の直列回路と、抵抗Ｒ２とＮチャネルＭＯＳトランジスタ１４４－２の直列回路とを有する。ＮチャネルＭＯＳトランジスタ１４４には、それぞれセットパルス信号ＳＥＴ、リセットパルス信号ＲＳＴが入力される。ＮチャネルＭＯＳトランジスタ１４４がパルス信号に応じて動作することで、パルス信号ＳＥＴ／ＲＳＴをレベルアップしたパルス信号ＳＤＲ／ＲＤＲを生成できる。
　第１ラッチ部１６２は、伝達回路１８０を有する。伝達回路１８０は、電源１５３の高圧側端子と、電位ＶＳとの間に直列に設けられたＰチャネルＭＯＳトランジスタ１４７，１４８およびＮチャネルＭＯＳトランジスタ１４９，１５０を有する。伝達回路１８０は、インバータ１４６を有する。インバータ１４６の入力端子は、抵抗Ｒ２とＮチャネルＭＯＳトランジスタ１４４－２との接続点に接続されており、出力端子は、ＰチャネルＭＯＳトランジスタ１４８と、ＮチャネルＭＯＳトランジスタ１５０のゲート端子に接続されている。つまり、ＰチャネルＭＯＳトランジスタ１４８と、ＮチャネルＭＯＳトランジスタ１５０のゲート端子には、リセットパルス信号ＲＤＲを反転した信号が入力される。
　また、抵抗Ｒ１とＮチャネルＭＯＳトランジスタ１４４－１の接続点は、ＰチャネルＭＯＳトランジスタ１４７と、ＮチャネルＭＯＳトランジスタ１４９のゲート端子に接続されている。つまり、ＰチャネルＭＯＳトランジスタ１４７と、ＮチャネルＭＯＳトランジスタ１４９のゲート端子には、セットパルス信号ＳＤＲが入力される。
　第１ラッチ部１６２は、ダイオード１４５－１、１４５－２を有する。ダイオード１４５－１の出力端子は抵抗Ｒ１とＮチャネルＭＯＳトランジスタ１４４－１の接続点に接続されている。ダイオード１４５－１の入力端子は、第二基準電圧ＶＳに接続されている。ダイオード１４５－２の出力端子は、抵抗Ｒ２とＮチャネルＭＯＳトランジスタ１４４－２の接続点に接続されている。ダイオード１４５－２の入力端子は、第二基準電圧ＶＳに接続されている。
　第１ラッチ部１６２は、ラッチ回路１８２を有する。ラッチ回路１８２は、インバータ１７４、インバータ１７６、抵抗Ｒ３を有する。インバータ１７４は、伝達回路１８０の出力端子である、ＰチャネルＭＯＳトランジスタ１４８とＮチャネルＭＯＳトランジスタ１４９の接続点に入力端子が接続される。インバータ１７６の入力端子は、インバータ１７４の出力端子に接続される。抵抗Ｒ３は、インバータ１７６の出力端子を、インバータ１７４の入力端子に接続する。つまり、ラッチ回路１８２は、伝達回路１８０の出力をラッチして出力する。ラッチ回路１８２の出力端子は、駆動制御部１６４に接続されている。図９の例では、駆動制御部１６４および出力制御部１６６をまとめて、ドライバ回路として示している。
　また、第１ラッチ部１６２は、インバータ１５２、インバータ１５１、抵抗Ｒ４、抵抗Ｒ５を有する。インバータ１５２の入力端子は、ラッチ回路１８２の出力端子に接続されている。インバータ１５１の入力端子は、インバータ１５２の出力端子に接続されている。抵抗Ｒ５は、インバータ１５１の出力端子と、抵抗Ｒ２およびＮチャネルＭＯＳトランジスタ１４４－２の接続点とを接続している。抵抗Ｒ４は、インバータ１５２の出力端子と、抵抗Ｒ１およびＮチャネルＭＯＳトランジスタ１４４－１の接続点とを接続している。
　第１レベルシフト部１４０においては、半導体装置２１０のスイッチング等によるノイズにより、抵抗Ｒ１とＮチャネルＭＯＳトランジスタ１４４－１との接続点における電圧と、抵抗Ｒ２とＮチャネルＭＯＳトランジスタ１４４－２との接続点における電圧とが、ともにＬレベルになる場合がある。この場合、第１ラッチ部１６２の出力が定まらずに、半導体装置２１０の動作が不安定になる。
　伝達回路１８０は、これらの接続点における電圧がともにＬレベルになった場合に、ＰチャネルＭＯＳトランジスタ１４８とＮチャネルＭＯＳトランジスタ１４９とをオフ状態にして、伝達回路１８０の出力端子を高インピーダンス状態にする。これにより、ノイズが生じてもラッチ回路１８２は同一の出力状態を維持できる。
　図１から図８において説明した第１レベルシフト部１４０および第１ラッチ部１６２は、図９において説明した構成を有してよい。図９に示した第１レベルシフト部１４０および第１ラッチ部１６２を用いることで、ノイズによる影響を抑制して、解除信号を制御部１１０からハイサイド駆動部１６０に通知できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００・・・駆動回路、１１０・・・制御部、１１２・・・入力バッファ部、１１４・・・制御信号生成部、１１６・・・第２ラッチ部、１１８・・・異常処理部、１２０・・・第１選択部、１３０・・・ローサイド駆動部、１４０・・・第１レベルシフト部、１４１・・・制御信号シフト回路、１４２・・・第２レベルシフト部、１４３・・・解除信号シフト回路、１４４・・・ＮチャネルＭＯＳトランジスタ、１４５・・・ダイオード、１４６・・・インバータ、１４７・・・ＰチャネルＭＯＳトランジスタ、１４８・・・ＰチャネルＭＯＳトランジスタ、１４９・・・ＮチャネルＭＯＳトランジスタ、１５０・・・ＮチャネルＭＯＳトランジスタ、１５１・・・インバータ、１５２・・・インバータ、１５３・・・電源、１６０・・・ハイサイド駆動部、１６２・・・第１ラッチ部、１６４・・・駆動制御部、１６６・・・出力制御部、１６８・・・異常検出部、１７０・・・周期パルス生成部、１７４・・・インバータ、１７６・・・インバータ、１８０・・・伝達回路、１８２・・・ラッチ回路、２００・・・半導体システム、２１０・・・半導体装置、２１２・・・トランジスタ、２１４・・・還流ダイオード、２１６・・・温度検出部

Claims (8)

  1. 　半導体装置の駆動回路であって、
    　入力信号に応じた制御信号を生成する制御部と、
    　前記制御部からの信号をレベルアップする第１レベルシフト部と、
    　前記第１レベルシフト部によりレベルアップされた前記制御信号に基づいて前記半導体装置を制御するハイサイド駆動部と、
    　前記ハイサイド駆動部からの信号をレベルダウンして前記制御部に入力する第２レベルシフト部と
    　を備え、
    　前記ハイサイド駆動部は、前記半導体装置が異常状態の場合に異常検出信号を出力し、解除信号が入力されるまで前記異常検出信号の出力を維持する異常検出部を有し、
    　前記制御部は、前記第２レベルシフト部を介して前記異常検出信号が入力された場合に、前記解除信号を前記第１レベルシフト部を介して前記ハイサイド駆動部に出力させる異常処理部を有し、
    　前記異常検出部は、前記解除信号が入力された場合に、前記異常検出信号の出力を停止する駆動回路。
  2. 　前記ハイサイド駆動部は、レベルアップされた前記制御信号に基づいて前記半導体装置を駆動する駆動制御部を更に有し、
    　前記駆動制御部は、前記異常検出部が前記異常検出信号を出力した場合に、前記半導体装置をオフ状態に制御する
    　請求項１に記載の駆動回路。
  3. 　前記制御部は、前記入力信号に応じて、前記半導体装置をオン状態またはオフ状態に遷移させる前記制御信号を生成する制御信号生成部を有し、
    　前記異常処理部は、前記異常検出信号が入力された場合に、前記解除信号として、前記制御信号生成部が生成する前記制御信号の状態を、前記半導体装置をオフ状態に遷移させる状態にし、
    　前記異常検出部は、前記制御信号が、前記半導体装置をオフ状態に遷移させる状態となった場合に、前記異常検出信号の出力を停止する
    　請求項１または２に記載の駆動回路。
  4. 　前記制御信号生成部は、前記半導体装置をオン状態に遷移させるタイミングを示すパルスを有するセットパルス信号と、前記半導体装置をオフ状態に遷移させるタイミングを示すパルスを有するリセットパルス信号とを含む前記制御信号を生成し、
    　前記ハイサイド駆動部は、前記第１レベルシフト部によりレベルアップされた前記セットパルス信号および前記リセットパルス信号が入力され、前記セットパルス信号および前記リセットパルス信号のパルスタイミングに応じて論理値が遷移する前記制御信号を生成する第１ラッチ部を有し、
    　前記異常検出部は、前記第１ラッチ部が出力する前記制御信号が入力される
    　請求項３に記載の駆動回路。
  5. 　前記ハイサイド駆動部は、前記異常検出部が出力する前記異常検出信号を、周期的なパルスを有する異常検出パルス信号に変換して、前記第２レベルシフト部に入力する周期パルス生成部を有し、
    　前記制御部は、前記異常検出パルス信号をラッチして、前記異常処理部に入力する第２ラッチ部を有する
    　請求項４に記載の駆動回路。
  6. 　前記第１レベルシフト部は、
    　前記制御信号をレベルアップする制御信号シフト回路と、
    　前記解除信号をレベルアップする解除信号シフト回路と
    　を有する請求項１または２に記載の駆動回路。
  7. 　半導体装置と、
    　前記半導体装置を制御する、請求項１から６のいずれか一項に記載の駆動回路と
    　を備える半導体システム。
  8. 　入力信号に応じた制御信号を生成する制御部と、前記制御部からの信号をレベルアップする第１レベルシフト部と、前記第１レベルシフト部によりレベルアップされた前記制御信号に基づいて半導体装置を制御するハイサイド駆動部と、前記ハイサイド駆動部からの信号をレベルダウンして前記制御部に入力する第２レベルシフト部とを備える駆動回路を用いて半導体装置を駆動する駆動方法であって、
    　前記ハイサイド駆動部において、前記半導体装置が異常状態の場合に異常検出信号を出力し、解除信号が入力されるまで前記異常検出信号の出力を維持する異常検出段階と、
    　前記制御部において、前記第２レベルシフト部を介して前記異常検出信号が入力された場合に、前記解除信号を前記第１レベルシフト部を介して前記ハイサイド駆動部に出力させる異常処理段階と、
    　前記解除信号が前記ハイサイド駆動部の異常検出部に入力された場合に、前記異常検出信号の出力を停止する異常出力停止段階と
    　を備える駆動方法。
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