WO2018198426A1 - 半導体素子の駆動方法および駆動装置、ならびに、電力変換装置 - Google Patents
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Definitions
- the present invention relates to a driving method and driving apparatus for a semiconductor element, and a power conversion apparatus, and more particularly to a technique for turning on and off a voltage-driven semiconductor element.
- MOS-FET Metal-Oxide-Semiconductor Field-Effect Transistor
- IGBT Insulated Gate Bipolar Transistor
- Patent Document 1 discloses that when a semiconductor element is turned on, a gate charging is performed in a period after a predetermined timing in the mirror period of the gate voltage, compared to a period until the predetermined timing. A configuration for reducing the output voltage of the driving device for the above is disclosed.
- Patent Document 2 discloses a configuration in which a gate is charged using a charge pump circuit, and at a predetermined timing before the end of the mirror period of the gate voltage when the semiconductor element is turned off. There is described control for reducing the discharge rate of the gate after the predetermined timing by the control for discharging the capacitor of the circuit.
- Patent Documents 1 and 2 electromagnetic noise is reduced by reducing the charge / discharge speed of the gate, that is, by reducing the drive capability of the semiconductor element after a predetermined timing within the mirror period existing in the second half of the switching operation of the semiconductor element. It is intended to suppress this.
- Patent Documents 1 and 2 the driving capability of the semiconductor element is maintained at a reduced level during a period from when the driving capability of the semiconductor element is reduced to when switching (ON or OFF) of the semiconductor element is completely completed. The For this reason, since it takes a long time to switch the semiconductor element, there is a concern that the switching loss increases. As a result, there is a concern that the trade-off between switching loss and electromagnetic noise cannot be sufficiently improved.
- the present invention has been made to solve such problems, and an object of the present invention is to suppress electromagnetic noise without increasing power loss during switching operation of a semiconductor element.
- a method of driving a semiconductor element for turning on and off the semiconductor element according to the drive control signal is the first method after the gate voltage mirror period starts when the gate of the semiconductor element is driven according to the drive control signal.
- the step of reducing the driving capability as compared with the first period from the driving start time point to the first time point, and the first time point within the mirror period at the second time point corresponding to the end of the mirror period And a step of increasing the driving capability as compared with the second period thereafter.
- a semiconductor element driving device for turning on and off a semiconductor element includes a driving circuit and an adjusting unit for adjusting driving capability of the driving circuit.
- the drive circuit drives the gate of the semiconductor element in accordance with a drive control signal for controlling on / off of the semiconductor element.
- the adjustment unit compares the first period after the start of the mirror period of the gate voltage with the first period from the start of the drive to the first time. In addition to reducing the gate drive capability, the drive capability is increased at the second time point corresponding to the end of the mirror period as compared to the second period after the first time point in the mirror period.
- electromagnetic noise can be suppressed without increasing the power loss during the switching operation of the semiconductor element.
- FIG. 10 is a waveform diagram illustrating an operation example when the semiconductor element is turned on by the driving device according to the first embodiment.
- a block diagram for illustrating a configuration of driving apparatus 100 according to the embodiment is shown.
- FIG. 11 is a waveform diagram illustrating an operation example when a semiconductor element is turned on by the driving device according to the second embodiment.
- FIG. 7 is a waveform diagram showing an operation example when the semiconductor element is turned on by the driving device according to the first embodiment on the same scale as FIG. 6.
- FIG. 11 is a waveform diagram illustrating an operation example when a semiconductor element is turned on by a drive device according to a modification of the second embodiment. It is a block diagram which shows the structure of the power conversion system to which the power converter device according to Embodiment 3 is applied.
- FIG. 1 is a block diagram for illustrating the function of the driving device according to the present embodiment.
- the driving device 100 controls on / off of the semiconductor element 10 connected between the high voltage terminal N1 and the low voltage terminal N2, that is, a switching operation, according to the drive control signal Ssw from the control circuit 20.
- the semiconductor element 10 has a drain 11 and a source 12 that are main electrodes, and a gate 15 that is a control electrode.
- the drain is connected to the high voltage terminal N1, and the source 12 is connected to the low voltage terminal N2.
- the semiconductor element 10 has a connection state (ON state) in which a current is generated between the drain 11 and the source 12 according to a gate-source voltage (hereinafter also simply referred to as “gate voltage”), and between the drain 11 and the source 12. Is controlled to any one of the off states in which is interrupted.
- the driving apparatus 100 controls the gate voltage so that the semiconductor element 10 is turned on / off according to the driving control signal Ssw.
- the drive control signal Ssw is set to “1” during a period in which the semiconductor element 10 is to be turned on, and is set to “0” during a period in which the semiconductor element 10 is to be turned off. That is, the drive control signal is a binary signal having either “1” corresponding to “first level” or “0” corresponding to “second level”.
- the control circuit 20 can be configured by a PWM pulse output circuit for turning on and off the semiconductor element 10 according to pulse width modulation (PWM) control.
- PWM pulse width modulation
- the semiconductor element 10 is turned on when the gate voltage becomes a positive voltage exceeding a predetermined threshold voltage. Therefore, the driving device 100 drives the gate 15 so that the gate voltage becomes a positive voltage exceeding the threshold voltage during the period when the drive control signal Ssw is “1”. On the other hand, the driving device 100 drives the gate 15 so that the gate voltage becomes an electric voltage equal to or lower than the threshold voltage, or 0 or a negative voltage during the period in which the drive control signal Ssw is “0”.
- the driving device 100 causes the gate voltage to increase so as to perform a so-called turn-on operation that changes the semiconductor element 10 from the off state to the on state. 15 is driven. That is, at the time of turn-on, the driving device 100 charges the gate 15.
- the driving apparatus 100 changes the gate voltage to perform a so-called turn-off operation that changes the semiconductor element 10 from the on state to the off state.
- the gate 15 is driven so as to decrease. That is, at the time of turn-off, the driving device 100 discharges the gate 15.
- the semiconductor element 10 itself consumes energy in the switching operation of the semiconductor element 10, that is, in the turn-on operation and the turn-off operation.
- this energy consumption is also referred to as switching loss.
- the switching loss occurs, it also causes heat generation of the semiconductor element 10. Therefore, it is desirable that the switching loss is as small as possible.
- electromagnetic noise is generated in accordance with the time change of the voltage between the main electrodes of the semiconductor element 10, that is, the drain-source, during the switching operation. This electromagnetic noise is generally known to be greater at turn-on than at turn-off.
- FIG. 2 is a waveform diagram for explaining a general turn-on operation of a semiconductor element. Note that each voltage and each current in the following waveform diagrams including FIG. 2 indicate the voltage and current measured from the outside of the semiconductor element 10 through the gate terminal, the drain terminal, and the source terminal. And
- drain voltage Vds drain-source voltage Vds
- drain current Id drain current Id
- drain-source voltage Vds (hereinafter also simply referred to as “drain voltage Vds”) starts to decrease and drain current Id starts to increase. .
- drain voltage Vds gradually decreases, and the drain current Id gradually increases, so that the semiconductor element 10 is gradually turned on.
- the gate voltage Vg rises with charging of the parasitic capacitance of the gate 15. For this reason, even if the charging of the gate 15 is started in accordance with the change of the drive control signal Ssw, the gate voltage Vg does not rise immediately but shows a voltage behavior as shown in FIG.
- the parasitic capacitance (gate capacitance) of the gate 15 is not constant and has a dependency on the drain voltage Vds.
- a feedback capacitance that is a capacitance between the gate and the drain is added to the gate capacitance as an apparent gate capacitance (so-called mirror capacitance).
- the mirror capacitance has a drain voltage dependency and increases as the drain voltage Vds decreases. However, when the drain voltage Vds sufficiently decreases, the mirror capacitance stops increasing and does not increase any more. Therefore, the change in the gate voltage is not uniform, and a period called the mirror period 200 during which the gate voltage Vg does not increase occurs between the times tb and tc until the increase in the mirror capacitance stops.
- the gate voltage Vg in the mirror period 200 is also referred to as “mirror voltage”. That is, the start time and end time of the mirror period are times tb and tc.
- the gate voltage Vg continues to rise and then reaches a predetermined voltage (charging voltage by the driving device 100) and saturates.
- the time change of the drain voltage Vds causes electromagnetic noise generated by the semiconductor element 10.
- a displacement current flows through a parasitic capacitance that exists between the drain 11 and the surrounding ground potential.
- the time change of the displacement current generates an electromagnetic wave.
- the displacement current is proportional to the rate of change of the drain voltage, that is, the time differential value of the drain voltage.
- the magnitude of the electromagnetic noise from the semiconductor element 10 is proportional to the rate of change of the displacement current, that is, the time differential value of the displacement current
- the magnitude of the electromagnetic wave ie, the magnitude of the electromagnetic noise is the drain voltage with time. it is understood that is proportional to the second order differential value d2Vd (d 2 Vds / dt 2 ).
- the second-order differential value d2Vd of the drain voltage which is an index of the magnitude of electromagnetic noise, is a time ta at which the drain voltage Vds starts to decrease when the gate voltage Vg exceeds the threshold voltage Vth, and The absolute value increases at the time tc when the turn-on ends (that is, the end timing of the mirror period).
- the second-order differential value d2Vd is a cause of electromagnetic noise regardless of whether it is positive or negative, and the electromagnetic noise increases as the absolute value increases.
- electromagnetic noise is particularly large at the end timing (time tc) of the mirror period 200, and it is required to suppress this.
- Patent Document 1 and Patent Document 2 show a technique for reducing the gate charge rate by reducing the gate drive capability from the middle of the mirror period in order to suppress electromagnetic noise at the end of the period.
- a switching waveform at the time of turning on a semiconductor element by a driving device accompanied by a reduction in driving capability during the mirror period will be shown as a comparative example with reference to FIG.
- the driving device of the comparative example charges the gate 15 with the positive voltage Vh in response to the drive control signal Ssw changing to “1” from the same time ts as in FIG. 2. To do. As a result, the gate voltage Vg changes in the same manner as in FIG. 2 and reaches the start of the mirror period 200.
- the gate drive capability is lowered from a predetermined time tx in the middle of the mirror period 200 as compared to before the time tx. Specifically, after time tx, the charging voltage of the gate 15 is switched to a positive voltage lower than the positive voltage Vh. As a result, the charging current (gate current) supplied from the driving device to the gate 15 is lowered, so that the gate driving capability is lowered. That is, at the turn-on time when the gate is charged, the higher the voltage connected to the gate by the driving device, the higher the gate driving capability. On the other hand, at the turn-on time when the gate is discharged, the lower the voltage connected to the gate by the driving device, the higher the gate driving capability.
- the behavior of the gate voltage Vg, the drain current Id, the drain voltage Vds, and the switching power Psw in the period up to time tx is the same as that in FIG.
- the gate drive capability is continuously reduced, so that the increase of the gate voltage Vg becomes moderate as compared with the behavior in FIG.
- changes in the drain voltage Vds and the drain current Id also become moderate.
- the mirror period 200 is also longer than that in FIG. That is, the time length from time tb to tc in FIG. 3 is larger than the time length from time tb to tc in FIG. 2 (that is, the original mirror period length).
- the absolute value of the second-order differential value d2Vd of the drain voltage at the end timing (time tc) of the mirror period 200 that is, the magnitude of electromagnetic noise is suppressed more than time tc in FIG.
- the time length until the turn-on of the semiconductor element 10 is completed (time length from time ts to tc) is longer than that in FIG.
- the switching loss Lsw indicated by the integral value of the switching power Psw increases as compared with the normal turn-on operation of FIG. That is, according to the comparative example shown in FIG. 3, there is a problem that electromagnetic loss can be reduced while switching loss increases. As described above, it is difficult to achieve both suppression of electromagnetic noise and suppression of switching loss.
- the driving device according to the present embodiment as compared with gate driving in FIG. The gate of the semiconductor element 10 is driven so as to suppress electromagnetic noise.
- FIG. 4 is a waveform diagram illustrating an operation example when the semiconductor element 10 is turned on by the driving device according to the first embodiment.
- gate 15 is charged with positive voltage Vh in response to drive control signal Ssw changing to “1”.
- the gate voltage Vg changes in the same manner as in FIG. 2 and reaches the start of the mirror period 200.
- the gate drive capability is increased as compared with the period from time t1 to t2. That is, the time t1 corresponds to the “first time point”, and the time t2 corresponds to the “second time point”.
- the period from time ts to t1 corresponds to the “first period”, and the period from time t1 to t2 corresponds to the “second period”.
- the period of time t1 to t2 is also referred to as a decrease period 210.
- the time t1 is determined after the time ta (start timing of the mirror period 200) when T1 has elapsed from the time ts.
- the time t2 is arranged after the time t1, and is determined corresponding to the time tc (end timing of the mirror period 200) when T2 has elapsed from the time ts.
- time t2 is provided immediately before time tc.
- the drive signal Sdr that is set to “0” between times t1 and t2 corresponding to the gate drive capability decrease period 210 is used to 15 can be charged. Further, after time t2, the gate drive capability is increased. For example, the gate drive capability is restored to the same level as before time t1.
- FIG. 5 is a block diagram for illustrating the configuration of drive device 100 according to the embodiment.
- drive device 100 includes drive capability adjustment circuit 110 and drive circuit 150.
- the drive capability adjustment circuit 110 generates the drive signal Sdr provided with the decrease period 210 shown in FIG. 4 based on the drive control signal Ssw.
- the drive capability adjustment circuit 110 includes a turn-on detection unit 120, a delay circuit 130, a memory 135, an off-pulse generation unit 140, and a logic operation unit 145.
- the function of each element of the drive capability adjustment circuit 110 may be realized by a dedicated electronic circuit (hardware) or may be realized by program processing (software). As will be apparent from the following description, the function of the “adjustment unit” can be realized by the drive capability adjustment circuit 110.
- the turn-on detection unit 120 detects the turn-on and generates a one-shot pulse for the delay circuit 130.
- the one-shot pulse from the turn-on detection unit 120 is input to the delay circuit 130. Further, the turn-on detection unit 120 transmits the drive control signal Ssw to the logic operation unit 145.
- the memory 135 stores in advance data indicating the time length Ta from the time ts to the time t1 at which the decrease period 210 starts and the time length Tb to the time t2 at which the decrease period 210 ends. Yes.
- the time lengths Ta and Tb can be set according to the gate drive as shown in FIG. 2, that is, the turn-on operation of the semiconductor element 10 when the drive signal Sdr is fixed to “1” after time ts. . More specifically, the time lengths Ta and Tb are set in a range of T1 ⁇ Ta ⁇ Tb and Ta ⁇ Tb ⁇ T2 in accordance with the characteristics of the semiconductor element 10.
- the delay circuit 130 generates a first pulse P1 obtained by delaying the one-shot pulse from the turn-on detector 120 by Ta and a second pulse P2 obtained by delaying the one-shot pulse from the turn-on detector 120 by Tb. , Input to the off-pulse generator 140.
- the off-pulse generation unit 140 can detect the start timing and end timing of the decrease period 210.
- the off-pulse generation unit 140 is set to “0” from the time of receiving the first pulse P1 to the time of receiving the second pulse, and is set to “1” during other periods. Is generated.
- the drive circuit 150 includes a transistor 151 connected between the power supply node 161 and the gate 15 and a transistor 152 connected between the gate 15 and the power supply node 162.
- Power supply node 161 supplies positive voltage Vh for charging gate 15.
- the power supply node 162 supplies a voltage Vss having the same potential as the source or a negative voltage Vnn with respect to the source for turning off the semiconductor element 10. That is, power supply node 161 corresponds to an example of “first voltage terminal”, and power supply node 162 corresponds to an example of “second voltage terminal”.
- One and the other of the positive voltage Vh and the voltage Vss (or the negative voltage Vnn) correspond to the “first voltage” and the “second voltage”, respectively.
- the transistor 152 is turned on, while the transistor 151 is turned off, and the gate 15 is connected to the power supply node 162 that supplies Vss or the negative voltage Vnn. Therefore, it is understood that the charging of the gate 15 is stopped in the decrease period 210.
- the gate voltage Vg temporarily decreases in response to the start of the decrease period 210 in which the drive signal Sdr is set to “0”. Then, since the gate 15 is charged again with the positive voltage Vh according to the end of the decrease period 210, the gate voltage Vg increases again.
- the drop period 210 is much shorter than the mirror period 200 (for example, 1 of the mirror period length) so that the length of the mirror period 200 is the same as in the case of the gate drive shown in FIG. / About 10 to 1/100).
- the switching loss Lsw can be substantially equal to that in FIG.
- the charge supply to the gate 15 is moderated by weakening the gate drive capability, so the second-order differential value d2Vd of the drain voltage Vds is reduced. be able to. As a result, electromagnetic noise can be suppressed.
- the increase in the mirror capacity stops, so that it is presumed that the phenomenon in which the charge supplied from the driving device 100 to the gate loses the place to charge the mirror capacity until then. Therefore, it is predicted that the more the charge affected by this phenomenon is, the more the fluctuation of the drain voltage Vds becomes steeper and the absolute value of the second-order differential value d2Vd becomes larger.
- the decrease period 210 is provided at the timing immediately before the end of the mirror period 200, and the gate drive capability is temporarily decreased, so that the increase in the mirror capacitance is stopped.
- the charge supply to the gate can be relaxed.
- the absolute value of the second-order differential value d2Vd also becomes small, so that electromagnetic noise generated around time tc can be suppressed as shown in FIG.
- the time t2 corresponding to the end timing of the drop period 210 is ideally provided immediately before the end timing (time tc) of the mirror period 200. However, if the time t2 is in the vicinity of the time tc, it can be expected that there is a certain effect. That is, the time t2 can be determined according to the end timing (time tc) of the mirror period 200.
- the time t1 corresponding to the start timing of the decrease period 210 can be set by calculating backward from the time t2 so that the period length of the decrease period 210 is appropriate. It is necessary to determine the length of the drop period 210 so that the phenomenon that the mirror period 200 is extended as in the comparative example of FIG. 3 does not occur due to the drop period 210 being too long.
- the start timing (time tb) and the end timing (time tc) of the mirror period 200 are the gate drive capability during normal gate drive (FIG. 2), that is, before the time t1 in FIG. It can be determined in advance according to the mirror period 200 that appears when the semiconductor device 10 is turned on.
- the gate drive capability is lowered to a level where a period during which the gate voltage Vg is lowered occurs in at least a part of the drop period 210.
- the gate drive capability is lowered to a level where a period during which the gate voltage Vg is lowered occurs in at least a part of the drop period 210.
- the length and the optimum timing of the drop period 210 may be different if the characteristics of the semiconductor element 10 are different. Therefore, the optimum value suitable for the characteristics of the semiconductor element 10 can be obtained in advance by an actual machine test or simulation. By storing Ta and Tb corresponding to the obtained optimum values in the memory 135 (FIG. 5), it is possible to provide the decrease period 210 at a desired position.
- the semiconductor element 10 is turned on. Electromagnetic noise can be suppressed without increasing the switching loss.
- the reduction in gate drive capability during the reduction period 210 is realized by applying a voltage (Vss, Vnn) for turning off the semiconductor element 10 to the gate 15. That is, the gate 15 is connected to the voltage Vss (or Vnn) in each of the period before the time ts when the gate drive is started (the off period of the semiconductor element 10) and the decrease period 210. Further, the gate 15 is connected to the voltage Vh in each of the period from time ts to t1 and the period after time t2.
- an “adjustment unit” may be configured as a part of the function of the control circuit 20 shown in FIG. Is possible.
- the drive signal Sdr including the off pulse corresponding to the decrease period 210 can be directly input from the control circuit 20 to the drive circuit 150 forming the drive device 100.
- the drive signal Sdr and the drive control signal Ssw can be identified by comparing the number of changes in the signal level with the actual number of on / off operations of the semiconductor element 10.
- the drive capability adjustment circuit 110 When all the functions of the drive capability adjustment circuit 110 are realized by software, it is possible to easily adjust the timing of off pulses (that is, adjustment of times t1 and t2) for realizing a desired on / off behavior.
- the drive circuit 150 can be designed specifically for the function of turning on and off the semiconductor elements at high speed, so that fine adjustment such as adjustment of the gate resistance is unnecessary, and the design load can be reduced. That is, it is possible to improve the performance regarding switching loss and electromagnetic noise by adjusting the software after simplifying the hardware design.
- Embodiment 2 an example in which the decrease period 210 of the drive signal Sdr is subdivided into a plurality will be described.
- FIG. 6 is an operation waveform diagram for illustrating the turn-on operation by drive device 100 according to the second embodiment.
- drive signal Sdr intermittently changes between “0” and “1” in the period from time t1 to time t2 in which drop period 210 is provided. .
- a plurality of decrease periods 211 to 213 are provided by time-dividing the period from time t1 to t2.
- the degree of reduction in gate driving capability is adjusted according to the time ratio of the period length of “0” to the period length of the reduction period 210 in the first embodiment. it can. That is, as shown in FIG. 5, even when only two kinds of voltages are applied to the gate 15, it is possible to variably set the degree of reduction in the gate driving capability.
- the switching timing of “0” and “1” of the drive signal Sdr is set to the elapsed time from the time t1 (start timing of the decrease period 210) so as to provide the decrease periods 211 to 213 with a desired number of divisions and a time ratio.
- the elapsed time data can be stored in the memory 135 in advance.
- the off-pulse generation unit 140 can shape the off-pulse so that a plurality of decrease periods 211 to 213 are provided according to the elapsed time from the time t1.
- FIG. 7 shows a waveform diagram of the driving apparatus according to the first embodiment shown in FIG. 4 on the same scale as FIG. 6 and 7, the decrease period 210 is shown longer than the actual ratio to the mirror period 200 in order to describe time division.
- the same period of decrease period 210 is provided.
- the drive signal Sdr is set to “0” through the decrease period 210, and the voltage Vss (Vnn) is applied to the gate 15.
- the drive signal Sdr is set to “1” in a part of the decrease period 210 in FIG. 6.
- the degree of decrease in the gate voltage Vg corresponding to the decrease period 210 in FIG. 6 is smaller than the degree of decrease in the gate voltage Vg in FIG.
- the turn-on behavior differs according to the characteristics of the semiconductor element 10, if the characteristics of the semiconductor element 10 are different, there is a possibility that the optimum value for the degree of decrease in the gate driving capability in addition to the length and timing of the decrease period 210 may be different. is there.
- the degree of decrease in the gate driving capability in the lowering period 210 in the first embodiment is configured such that only two types of voltages are applied to the gate 15 as shown in FIG. Thus, it is possible to variably adjust.
- the degree of reduction in gate drive capability that matches the characteristics of the semiconductor element 10, that is, a parameter for time-sharing the reduction period 210, can be determined in advance by performing an actual machine test or simulation.
- FIG. 8 is a waveform diagram illustrating an operation example when the semiconductor element is turned on by the driving device according to the modification of the second embodiment. Also in FIG. 8, as in FIGS. 6 and 7, the decrease period 210 is shown longer than the actual ratio with respect to the mirror period 200.
- the modification of the second embodiment is different from FIG. 6 (second embodiment) in that the plurality of lower periods 211 to 213 obtained by time-dividing the lower period 210 are not the same length.
- the widths of the drop periods 211 to 213 are adjusted so that the drop periods 211 and 213 located at the end portions are shorter than the drop period 212 in the center. That is, the time widths of the plurality of decrease periods are set so that the decrease period near time t1 or t2 becomes shorter.
- the example of the operation waveform when the semiconductor element 10 is turned on is shown.
- the drive control signal Ssw and the drive signal Sdr are changed. By inverting the level between “0” and “1”, similarly, it is possible to execute a turn-off operation with suppressed electromagnetic noise without increasing the switching loss.
- Embodiment 3 FIG. In the third embodiment, a configuration example of a power conversion device to which the semiconductor element driving device according to the first and second embodiments and the modification thereof is applied will be described.
- FIG. 9 is a block diagram showing a configuration of a power conversion system to which the power conversion device according to the third embodiment is applied.
- the power conversion system includes a power supply 190, a power conversion device 250, and a load 300.
- the power source 190 is a DC power source and supplies DC power to the power conversion device 250.
- the power source 190 can be composed of various types, and can be composed of, for example, a DC system, a solar battery, or a storage battery.
- the power source 190 may be configured by a rectifier circuit or an AC / DC converter connected to an AC system.
- the power source 190 can be configured by a DC / DC converter that converts DC power output from the DC system into predetermined power.
- the load 300 is typically a three-phase electric motor that is driven by AC power supplied from the power converter 250.
- the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices.
- the load 300 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner. .
- the power converter 250 is, for example, a three-phase inverter connected between the power source 190 and the load 300, converts the DC power supplied from the power source 190 into AC power, and supplies the AC power to the load 300.
- the power conversion device 250 includes a main conversion circuit 251 that converts DC power into AC power and outputs it, and a control circuit 255 that outputs a control signal 256 for controlling the main conversion circuit 251 to the main conversion circuit 251.
- the main conversion circuit 251 includes at least one semiconductor element 10 and a driving device 100 arranged corresponding to each semiconductor element 10.
- the control signal 256 from the control circuit 255 includes a drive control signal Ssw for controlling on / off of the semiconductor element 10.
- the main conversion circuit 251 converts the DC power supplied from the power source 190 into AC power and supplies the AC power to the load 300.
- the main conversion circuit 251 is a two-level three-phase full bridge circuit, and includes six semiconductor elements 10 and anti-parallel to the semiconductor elements 10. It can consist of six connected freewheeling diodes.
- the six semiconductor elements 10 are connected in series for each of the two semiconductor elements 10 to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
- the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 251 are connected to the load 300.
- the control circuit 255 controls on / off of the semiconductor element 10 of the main conversion circuit 251 so that desired power is supplied to the load 300. Specifically, the control circuit 255 calculates the time (on time) during which each semiconductor element 10 of the main conversion circuit 251 is in the on state based on the power to be supplied to the load 300. For example, the main conversion circuit 251 can be controlled according to PWM control that modulates the on-time of each semiconductor element 10 according to the voltage to be output.
- the control circuit 255 sets the drive control signal Ssw of the semiconductor element 10 to be turned on to “1” at each time point, while setting the drive control signal Ssw of the semiconductor element 10 to be turned off to “0”. Set to "".
- the driving device 100 controls the gate voltage of the corresponding semiconductor element 10 according to the drive control signal Ssw from the control circuit 255.
- Drive device 100 is configured according to the first embodiment, the second embodiment, and modifications thereof. Thereby, while suppressing the switching loss in each semiconductor element 10 and being able to suppress electromagnetic noise, the power conversion device 250 also has high power conversion efficiency due to low switching loss and power conversion. Suppression of electromagnetic noise can be realized.
- the driving device 100 may be incorporated in accordance with a semiconductor module (not shown) in which the semiconductor element 10 is incorporated, or may be connected to the semiconductor module from the outside.
- the power conversion device 250 may be a three-level or multi-level power conversion device, and when the load 300 is a single-phase AC load, the power conversion device 250 can be configured by a single-phase inverter. Further, when the load 300 is a direct current load, the power conversion device 250 can be configured by a DC / DC converter or an AC / DC converter.
- the semiconductor device 10 can be turned on / off by the driving device 100 according to the first embodiment, the second embodiment, and the modification thereof for any power conversion device that performs power conversion by the on / off control of the semiconductor device.
- all the functions of the drive capability adjustment circuit 110 in the drive device 100 can be realized by software. That is, an “adjustment unit” can be configured as a part of the function of the control circuit 255.
- the control signal 256 from the control circuit 255 can include a drive signal Sdr including an off pulse corresponding to the decrease period 210.
- the drive signal Sdr and the drive control signal Ssw can be identified by comparing the number of changes in the signal level with the actual number of on / off operations of the semiconductor element 10.
- the power conversion device is not limited to the case where the load described above is an electric motor. It can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.
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Abstract
半導体素子は、駆動制御信号(Ssw)に従ってゲート電圧が制御されることでオンオフ制御される。駆動制御信号(Ssw)に従って半導体素子のゲートを駆動するときに、ゲート電圧(Vg)のミラー期間(200)の開始後の第1の時刻(t1)において、駆動信号(Sdr)を"1"から"0"に変化させることにより、ターンオン動作の開始時刻(ts)から第1の時刻(t1)までの期間と比較して、ゲート駆動能力が一時的に低下される。さらに、ミラー期間(200)の終了に応じた第2の時刻(t2)において、駆動信号(Sdr)を"0"から"1"に変化させることにより、ゲート駆動能力が上昇される。
Description
この発明は、半導体素子の駆動方法および駆動装置、ならびに、電力変換装置に関し、より特定的には、電圧駆動型の半導体素子をオンオフするための技術に関する。
MOS-FET(Metal-Oxide-Semiconductor Field-Effect Transistor)およびIGBT(Insulated Gate Bipolar Transistor)に代表される電圧駆動型の半導体素子のスイッチング動作のために、オンオフ制御信号に応じて半導体素子のゲートを充放電する駆動装置が適用される。
このようなスイッチング動作の際に、半導体素子の電力損失(いわゆる、スイッチング損失)の大きさと半導体素子の発生する電磁ノイズの大きさとの間にトレードオフの関係があることが知られている。すなわち、スイッチング損失を小さくするためにゲートの充放電速度を高めると電磁ノイズが大きくなる一方で、電磁ノイズを小さくするためにゲートの充放電速度を低下するとスイッチング損失が大きくなる。
半導体素子の駆動装置においては、このトレードオフを改善し、より低損失かつより低ノイズでの半導体素子の駆動を実現することが望まれる。
特開2012-147492号公報(特許文献1)には、半導体素子のターンオン時に、ゲート電圧のミラー期間内の所定タイミングよりも後の期間では、当該所定タイミングまでの期間と比較して、ゲート充電のための駆動装置の出力電圧を低下させる構成が開示されている。
また、特開2013-179390号公報(特許文献2)には、チャージポンプ回路を用いてゲートを充電する構成において、半導体素子のターンオフ時には、ゲート電圧のミラー期間の終了前の所定タイミングにおいてチャージポンプ回路のキャパシタを放電する制御によって、当該所定タイミング以降でのゲートの放電速度を低下する制御が記載されている。
特許文献1および2は、半導体素子のスイッチング動作の後半に存在するミラー期間内の所定タイミング以降において、ゲートの充放電速度を低下させる、すなわち、半導体素子の駆動能力を低下させることによって、電磁ノイズの抑制が図るものである。
しかしながら、特許文献1および2では、半導体素子の駆動能力を低下させてから半導体素子のスイッチング(オンまたはオフ)が完全に終了するまでの期間において、半導体素子の駆動能力は低下したままに維持される。このため、半導体素子のスイッチングに要する時間が長くなることから、スイッチング損失が増加することが懸念される。この結果、スイッチング損失および電磁ノイズのトレードオフを十分に改善できないことが懸念される。
また、一般的にターンオン時にはターンオフ時よりも大きな電磁ノイズが発生するのに対し、特許文献2では、ターンオン時の発生する電磁ノイズを抑制することができない。
本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、半導体素子のスイッチング動作時における電力損失を増大することなく、電磁ノイズを抑制することである。
この発明のある局面では、駆動制御信号に従って半導体素子をオンオフするための半導体素子の駆動方法は、駆動制御信号に従って半導体素子のゲートを駆動するときに、ゲート電圧のミラー期間開始後の第1の時点において、駆動開始時点から第1の時点までの第1の期間と比較して駆動能力を低下させるステップと、ミラー期間の終了に応じた第2の時点において、ミラー期間内の第1の時点以降の第2の期間と比較して駆動能力を上昇するステップとを備える。
この発明の他のある局面では、半導体素子をオンオフするための半導体素子の駆動装置は、駆動回路と、駆動回路による駆動能力を調整するための調整部とを備える。駆動回路は、半導体素子のオンオフを制御する駆動制御信号に従って半導体素子のゲートを駆動する。調整部は、駆動回路が駆動制御信号に従ってゲートを駆動するときに、ゲート電圧のミラー期間開始後の第1の時点において、駆動開始時点から第1の時点までの第1の期間と比較してゲートの駆動能力を低下させるとともに、ミラー期間の終了に応じた第2の時点において、ミラー期間内の第1の時点以降の第2の期間と比較して駆動能力を上昇する。
本発明によれば、半導体素子のスイッチング動作時における電力損失を増大することなく、電磁ノイズを抑制することができる。
実施の形態1.
図1は、本実施の形態に従う駆動装置の機能を説明するためのブロック図である。
図1は、本実施の形態に従う駆動装置の機能を説明するためのブロック図である。
駆動装置100は、制御回路20からの駆動制御信号Sswに従って、高電圧端子N1および低電圧端子N2の間に接続された半導体素子10のオンオフ、すなわちスイッチング動作を制御する。
半導体素子10は、主電極であるドレイン11およびソース12と、制御電極であるゲート15とを有する。ドレインは高電圧端子N1と接続され、ソース12は、低電圧端子N2と接続される。
半導体素子10は、ゲート-ソース間電圧(以下、単に「ゲート電圧」とも称する)に応じて、ドレイン11およびソース12間に電流を生じる接続状態(オン状態)、および、ドレイン11およびソース12間が遮断されるオフ状態のいずれかに制御される。駆動装置100は、半導体素子10が駆動制御信号Sswに従ってオンオフするようにゲート電圧を制御する。
駆動制御信号Sswは、半導体素子10をオンすべき期間では“1”に設定され、半導体素子10をオフすべき期間では“0”に設定される。すなわち、駆動制御信号は、「第1のレベル」に相当する“1”および「第2のレベル」に相当する“0”のいずれかを有する2値信号である。制御回路20は、パルス幅変調(PWM)制御に従って半導体素子10をオンオフ動作させるためのPWMパルス出力回路によって構成することができる。
半導体素子10は、ゲート電圧が所定のしきい値電圧を超えた正電圧となるとオンする。したがって、駆動装置100は、駆動制御信号Sswが“1”の期間では、ゲート電圧がしきい値電圧を超えた正電圧となるようにゲート15を駆動する。一方で、駆動装置100は、駆動制御信号Sswが“0”の期間では、ゲート電圧が、しきい値電圧以下の電電圧、または、0あるいは負電圧となるように、ゲート15を駆動する。
駆動制御信号Sswが“0”から“1”に変化すると、駆動装置100は、半導体素子10をオフ状態からオン状態に変化させる、いわゆるターンオン動作を行なうために、ゲート電圧を上昇させるようにゲート15を駆動する。すなわち、ターンオン時には、駆動装置100はゲート15を充電する。
これに対して、駆動制御信号Sswが“1”から“0”に変化すると、駆動装置100は、半導体素子10をオン状態からオフ状態に変化させる、いわゆるターンオフ動作を行なうために、ゲート電圧を低下するようにゲート15を駆動する。すなわち、ターンオフ時には、駆動装置100はゲート15を放電する。
半導体素子10のスイッチング動作、すなわちターンオン動作およびターンオフ動作においては、半導体素子10自身がエネルギを消費することが知られている。以下では、このエネルギ消費をスイッチング損失とも称する。スイッチング損失が発生すると、半導体素子10の発熱原因ともなるので、スイッチング損失は小さいほど望ましい。また、スイッチング動作時には、半導体素子10の主電極間、すなわちドレイン-ソース間の電圧の時間変化に応じて、電磁ノイズが発生することが知られている。この電磁ノイズは、一般的に、ターンオン時の方がターンオフ時よりも大きいことが知られている。
図2は、半導体素子の一般的なターンオン動作を説明するための波形図である。なお、図2を始めとする以下の各波形図における各電圧および各電流は、半導体素子10の外部から、ゲート端子、ドレイン端子、および、ソース端子を介して測定される電圧および電流を示すものとする。
図2を参照して、時刻ts以前において、半導体素子10は主電極間(ドレイン-ソース間)が遮断されたオフ状態であり、ドレイン-ソース間電圧Vds(以下、単に「ドレイン電圧Vds」とも称する)は(Vdd-Vss)であり、ドレイン-ソース間の電流Id(以下、単に「ドレイン電流Id」とも称する)は0である。
時刻tsにおいて、駆動制御信号Sswが“0”から“1”に変化するのに応じて、駆動装置100はゲート15の充電を開始する。すなわち、時刻tsからターンオン動作が開始される。たとえば、Ssw=“1”の期間では、ゲート15は、所定の正電圧Vhを供給する電源ノードと接続される。これにより、時刻tsからゲート電圧は上昇を始める。
時刻taにおいて、ゲート電圧Vgがしきい値電圧Vthを超えることによって、ドレイン-ソース間電圧Vds(以下、単に「ドレイン電圧Vds」とも称する)が、低下を始めるとともに、ドレイン電流Idが上昇を始める。時刻ta以降では、ドレイン電圧Vdsは徐々に減少し、かつ、ドレイン電流Idが徐々に上昇することによって、半導体素子10は徐々に導通することになる。
このとき、ドレイン電流Idおよびドレイン電圧Vdsともに有限値を有するため、半導体素子10では、両者の積に相当するスイッチング電力Pswが消費される(Psw=Vds・Id)。時刻ta以前(ターンオン前)では、ドレイン電流Idが遮断されているため(Id=0)スイッチング電力Psw=0であるが、時刻ta後では、スイッチング電力Psw>0となる。
時刻ts以降において、ゲート電圧Vgは、ゲート15の寄生容量の充電を伴って上昇する。このため、駆動制御信号Sswの変化に従ってゲート15の充電が開始されても、ゲート電圧Vgは、即座には上昇せず、図2に示されるような電圧挙動を示す。
ゲート15の寄生容量(ゲート容量)は、一定ではなく、ドレイン電圧Vdsに対する依存性を有することが知られている。特に、ドレイン電圧Vdsが低下すると、ゲートおよびドレイン間の容量である帰還容量が、見かけのゲート容量(いわゆる、ミラー容量)として、ゲート容量に加えられる。
上記ミラー容量はドレイン電圧依存性を持ち、ドレイン電圧Vdsの低下とともに増大するが、ドレイン電圧Vdsが十分に下がると増大を止め、それ以上は増えなくなる。したがって、ゲート電圧の変化は一様ではなく、ミラー容量の増大が止まるまでの間、時刻tb~tc間において、ミラー期間200と呼ばれる、ゲート電圧Vgが上昇しない期間が発生する。ミラー期間200における、ゲート電圧Vgは「ミラー電圧」とも呼ばれる。すなわち、ミラー期間の開始時刻および終了時刻は、時刻tbおよびtcである。
ミラー期間200の間も、ドレイン電圧Vdsは低下を続けるが、ミラー期間200が終了すると同時に、ほぼVds=0になる。したがって、ミラー期間200が終了する時刻tcをもって、半導体素子10の主電極間(ドレイン-ソース間)は導通して、ターンオンが終了したことになる。ミラー期間200の終了後において、ゲート電圧Vgは上昇を続けた後、所定の電圧(駆動装置100による充電電圧)に達して飽和する。
ミラー期間200の終了後では、ドレイン電圧Vds=0となるため、再び、スイッチング電力Psw=0となる。したがって、半導体素子10のターンオンで消費されるエネルギとして、時刻ta~tcの間のスイッチング電力Pswを積分したスイッチング損失Lswが発生することが理解される。
一方、ドレイン電圧Vdsの時間変化は半導体素子10が発生する電磁ノイズの原因となる。ドレイン電圧Vdsが変化すると、ドレイン11および周囲の接地電位の間に存在する寄生容量に変位電流が流れる。さらに、変位電流の時間変化は電磁波を発生させる。ここで、変位電流はドレイン電圧の変化速度、すなわちドレイン電圧の時間微分値に比例する。半導体素子10からの電磁ノイズの大きさは、変位電流の変化速度、すなわち、変位電流の時間微分値に比例するので、電磁波の大きさ、すなわち、電磁ノイズの大きさは、時間によるドレイン電圧の二階微分値d2Vd(d2Vds/dt2)に比例することが理解される。
図2に示されるように、電磁ノイズの大きさの指標となるドレイン電圧の二階微分値d2Vdは、ゲート電圧Vgがしきい値電圧Vthを超えることによってドレイン電圧Vdsが低下を始める時刻ta、および、ターンオンが終了する時刻tc(すなわち、ミラー期間の終了タイミング)において、絶対値が大きくなる。二階微分値d2Vdは、正および負のいずれであっても電磁ノイズの原因となり、絶対値が大きいほど電磁ノイズも大きくなる。図2から理解されるように、特に、ミラー期間200の終了タイミング(時刻tc)における電磁ノイズが大きく、これを抑制することが求められている。
上述のように、特許文献1および特許文献2には、期間終了時の電磁ノイズを抑制するために、ミラー期間の途中からゲート駆動能力を低下させて、ゲートの充電速度を低下させる技術が示されている。図3を用いて、ミラー期間中の駆動能力の低下を伴う駆動装置による半導体素子のターンオン時のスイッチング波形を比較例として示す。
図3を図2と比較して、比較例の駆動装置は、図2と同様の時刻tsから、駆動制御信号Sswが“1”に変化するのに応じて、ゲート15を正電圧Vhで充電する。これにより、ゲート電圧Vgは、図2と同様に変化してミラー期間200の開始に至る。
比較例によれば、ミラー期間200の途中の予め定められた時刻txから、ゲート駆動能力が時刻tx以前よりも低下される。具体的には、時刻tx以降では、ゲート15の充電電圧が、正電圧Vhよりも低い正電圧に切換えられる。これにより、駆動装置からゲート15へ供給される充電電流(ゲート電流)が低下することで、ゲート駆動能力が低下する。すなわち、ゲートが充電されるターンオン時には、駆動装置によってゲートと接続される電圧が高いほどゲート駆動能力は高くなる。反対に、ゲートが放電されるターンオン時には、駆動装置によってゲートと接続される電圧が低いほどゲート駆動能力は高くなる。
時刻txまでの期間における、ゲート電圧Vg,ドレイン電流Id、ドレイン電圧Vds、スイッチング電力Pswの挙動は、図2と同様である。一方で、時刻tx以降では、ゲート駆動能力が継続的に低下されることにより、ゲート電圧Vgの上昇は、図2での挙動と比較して緩やかになる。これに伴い、ドレイン電圧Vdsおよびドレイン電流Idの変化も緩やかなものとなる。この結果、ミラー期間200も図2と比べて長くなる。すなわち、図3中での時刻tb~tcの時間長は、図2における時刻tb~tcの時間長(すなわち、本来のミラー期間長)よりも増大する。一方で、ミラー期間200の終了タイミング(時刻tc)における、ドレイン電圧の二階微分値d2Vdの絶対値、すなわち、電磁ノイズの大きさは、図2での時刻tcよりも抑制される。
しかしながら、図3に示された比較例では、半導体素子10のターンオンが終了するまでの時間長(時刻ts~tcの時間長)が図2よりも長くなる。この結果、スイッチング電力Pswが発生する期間も長くなるため、スイッチング電力Pswの積分値で示されるスイッチング損失Lswが、図2の通常のターンオン動作時と比較して増大する。すなわち、図3に示した比較例によれば、電磁ノイズを低減できる一方で、スイッチング損失が増大するという問題点がある。このように、電磁ノイズの抑制およびスイッチング損失の抑制の両立は困難であるが、本実施の形態に従う駆動装置では、図2でのゲート駆動と比較して、スイッチング素子の増大を招くことなく、電磁ノイズを抑制するように半導体素子10のゲートを駆動する。
なお、ミラー期間の発生タイミングおよび期間長は、基本的には、半導体素子10の特性によって決まる。図3の比較例で説明したように、ゲート駆動能力を連続的に低下させることでミラー期間の発生タイミングおよび期間長も変化するが、以下、本実施の形態では、半導体素子10が、図2に示される、一定の駆動能力で駆動された場合のゲート電圧挙動において、駆動開始(時刻ts)からミラー期間200が開始される時刻tbまでの経過時間T1と、駆動開始(時刻ts)からミラー期間200が終了する時刻tcまでの経過時間T2とによって、ミラー期間の開始タイミングおよび終了タイミングを定義することができる。なお、経過時間T2については、駆動開始(時刻ts)からドレイン電圧Vds=0となるまでの経過時間として定義することも可能である。
図4は、実施の形態1に従う駆動装置による半導体素子10のターンオン時の動作例を説明する波形図である。
図4を参照して、図2と同様の時刻tsから、駆動制御信号Sswが“1”に変化するのに応じて、ゲート15が正電圧Vhで充電される。これにより、ゲート電圧Vgは、図2と同様に変化してミラー期間200の開始に至る。
実施の形態1に従う駆動装置100では、ミラー期間200の途中の予め定められた時刻t1において、それ以前の期間(時刻ts~t1)よりもゲート駆動能力を低下させる。なお、時刻t1までの期間におけるゲート駆動能力は、図2での駆動制御信号Ssw=“1”の期間におけるゲート駆動能力と同等である。
さらに、時刻t2以降では、時刻t1~t2の期間よりもゲート駆動能力が上昇される。すなわち、時刻t1は「第1の時点」に対応し、時刻t2は「第2の時点」に対応する。また、時刻ts~t1の期間は「第1の期間」に対応し、時刻t1~t2の期間は「第2の期間」に対応する。以下では、時刻t1~t2の期間を低下期間210とも称する。
時刻t1は、時刻tsからT1が経過した時刻ta(ミラー期間200の開始タイミング)よりも後に定められる。時刻t2は、時刻t1よりも後に配置され、時刻tsからT2が経過した時刻tc(ミラー期間200の終了タイミング)に対応して定められる。好ましくは、時刻t2は、時刻tcの直前に設けられる。
たとえば、駆動制御信号Ssw=“1”の期間の一部において、ゲート駆動能力の低下期間210に対応して、時刻t1~t2の間“0”に設定される駆動信号Sdrを用いて、ゲート15を充電することができる。また、時刻t2以降では、ゲート駆動能力が上昇される。たとえば、ゲート駆動能力は、時刻t1以前と同等のレベルに復帰される。
図5には、実施の形態に従う駆動装置100の構成を説明するためのブロック図が示される。
図5を参照して、駆動装置100は、駆動能力調整回路110と、駆動回路150とを有する。
駆動能力調整回路110は、駆動制御信号Sswに基づき、図4に示された低下期間210が設けられた駆動信号Sdrを生成する。駆動能力調整回路110は、ターンオン検知部120と、遅延回路130と、メモリ135と、オフパルス生成部140と、論理演算部145とを有する。駆動能力調整回路110の各要素の機能は、専用の電子回路(ハードウェア)によって実現してもよく、プログラム処理(ソフトウェア)によって実現することも可能である。以下の説明で明らかになるように、駆動能力調整回路110によって「調整部」の機能を実現することができる。
ターンオン検知部120は、駆動制御信号Sswが“0”から“1”に変化すると、ターンオンを検知して、遅延回路130に対してワンショットパルスを発生する。ターンオン検知部120からのワンショットパルスは、遅延回路130に入力される。さらに、ターンオン検知部120は、駆動制御信号Sswを論理演算部145に対して伝達する。
メモリ135には、時刻tsを起点に、低下期間210が開始される時刻t1までの時間長Ta、および、低下期間210が終了される時刻t2までの時間長Tbを示すデータが予め格納されている。上記のように、図2のようなゲート駆動、すなわち、時刻ts以降で駆動信号Sdr=“1”に固定したときの半導体素子10のターンオン動作に従って、時間長Ta,Tbは設定することができる。より具体的には、半導体素子10の特性に適合させて、T1<Ta<Tb、かつ、Ta<Tb≦T2の範囲内で時間長Ta,Tbは設定される。
遅延回路130は、ターンオン検知部120からのワンショットパルスをTa遅延させた第1のパルスP1と、ターンオン検知部120からのワンショットパルスをTb遅延させた第2のパルスP2とを生成して、オフパルス生成部140に入力する。
これにより、オフパルス生成部140は、低下期間210の開始タイミングおよび終了タイミングを検知することができる。オフパルス生成部140は、第1のパルスP1の受信時から第2のパルスの受信時までの間“0”に設定される一方で、それ以外の期間では“1”に設定されるオフパルス信号Pofを生成する。
論理演算部145は、駆動制御信号Sswと、オフパルス生成部140からのオフパルス信号Pofとの論理積(AND)演算によって、駆動信号Sdrを生成する。このようにして、駆動信号Sdrは、図4に示した低下期間210において“0“に設定される。一方で、駆動制御信号Ssw=“1”の期間のうちの低下期間210以外の期間では、駆動信号Sdrは“1”に設定される。
駆動回路150は、電源ノード161およびゲート15の間に接続されたトランジスタ151と、ゲート15および電源ノード162の間に接続されたトランジスタ152とを有する。電源ノード161は、ゲート15を充電するための正電圧Vhを供給する。電源ノード162は、半導体素子10をオフするための、ソースと同電位の電圧Vssまたはソースに対する負電圧Vnnを供給する。すなわち、電源ノード161は「第1の電圧端」の一実施例に対応し、電源ノード162は「第2の電圧端」の一実施例に対応する。また、正電圧Vhおよび電圧Vss(または、負電圧Vnn)の一方および他方は、「第1の電圧」および「第2の電圧」にそれぞれ対応する。
トランジスタ151および152のゲートは、共通接続されており、駆動能力調整回路110からの駆動信号Sdrを受ける。駆動信号Sdr=“1”の期間では、トランジスタ151がオンする一方で、トランジスタ152がオフされて、ゲート15は、正電圧Vhを供給する電源ノード161と接続される。これにより、ゲート15は充電される。
一方で、駆動信号Sdr=“0”の期間では、トランジスタ152がオンする一方で、トランジスタ151がオフされて、ゲート15は、Vssまたは負電圧Vnnを供給する電源ノード162と接続される。したがって、低下期間210では、ゲート15の充電が停止されることが理解される。
再び図4を参照して、駆動信号Sdrが“0”に設定される低下期間210の開始に対応してゲート電圧Vgは一旦低下する。そして、低下期間210の終了に応じてゲート15が再び正電圧Vhによって充電されるため、ゲート電圧Vgは再び上昇する。
低下期間210は、ミラー期間200の長さが図2に示したゲート駆動の場合と変わらないように、実際には、ミラー期間200と比較して極く短い期間(たとえば、ミラー期間長の1/10~1/100程度)として設けられる。
時刻tc以降ではPsw=0となるので、スイッチング電力Pswの波形は図2と同様となる。ミラー期間200が延びないため、スイッチング損失Lswについても、図2とほぼ同等とすることができる。
さらに、ドレイン電圧Vds=0に着地するミラー期間200の終了前の期間において、ゲート駆動能力を弱めることによって、ゲート15に対する電荷供給が緩やかになるので、ドレイン電圧Vdsの二階微分値d2Vdを小さくすることができる。この結果、電磁ノイズを抑制できる。
ミラー期間200の終了時には、ミラー容量の増大が停止するため、それまでミラー容量を充電するために、駆動装置100からゲートへ供給されていた電荷が行き場を失う現象が生じるものと推定される。したがって、この現象の影響を受ける電荷が多いほど、ドレイン電圧Vdsの変動が急峻となって、二階微分値d2Vdの絶対値も大きくなることが予測される。
このため、本実施の形態の駆動装置100では、ミラー期間200の終了直前のタイミングに低下期間210を設けて、ゲート駆動能力を一時的に低下させることで、ミラー容量の増大が停止するタイミングにおけるゲートへの電荷供給を緩めることができる。この結果、ドレイン電圧Vdsの変動が緩やかになることで、二階微分値d2Vdの絶対値も小さくなるので、図4に示されるように、時刻tc前後で発生する電磁ノイズを抑制することができる。
すなわち、低下期間210の終了タイミングに相当する時刻t2は、理想的にはミラー期間200の終了タイミング(時刻tc)の直前に設けることが好ましい。ただし、時刻t2は、時刻tcの近傍であれば、一定の効果を奏することが期待できる。すなわち、時刻t2は、ミラー期間200の終了タイミング(時刻tc)に応じて定めることができる。
また、低下期間210の開始タイミングに相当する時刻t1は、低下期間210の期間長が適切になるように、時刻t2から逆算して設定することができる。低下期間210が長過ぎることにより、図3の比較例のようにミラー期間200が延びてしまう現象が発生しないように、低下期間210の期間長を定める必要がある。
なお、ミラー期間200の開始タイミング(時刻tb)および終了タイミング(時刻tc)は、上述のように、通常のゲート駆動時(図2)、すなわち、図4での時刻t1以前におけるゲート駆動能力を維持して半導体素子10をターンオンしたときに現れるミラー期間200に従って予め定めることができる。すなわち、低下期間210の期間長は、低下期間210を設けても、時刻tsからT2が経過した、図2でのミラー期間200の終了タイミング(時刻tc)において、ドレイン電圧Vds=0となるような範囲内に定めることができる。
特に、図4の例では、低下期間210の少なくとも一部においてゲート電圧Vgが低下する期間が発生するレベルまでゲート駆動能力を低下させている。このようにゲートへの電荷供給を大幅に緩めることで、低下期間210を短くしても、電磁ノイズの抑制効果が得られ易くなる。
半導体素子10の特性に従ってターンオン時の挙動は異なるため、半導体素子10の特性が異なると、低下期間210の長さおよびタイミングの最適値は異なる可能性がある。したがって、半導体素子10の特性に適合した上記最適値は、実機試験やシミュレーションによって予め求めることが可能である。求められた最適値に対応したTa,Tbをメモリ135(図5)に格納することによって、低下期間210を所望の位置に設けることが可能となる。
このように、実施の形態1に従う駆動装置によれば、ミラー期間200の終了前のタイミングに、ゲート駆動能力を一時的に低下させる低下期間210を設けることにより、半導体素子10のターンオン時において、スイッチング損失を増大させることなく、電磁ノイズを抑制することができる。
特に、図5の構成例では、低下期間210におけるゲート駆動能力の低下について、半導体素子10をオフするための電圧(Vss,Vnn)をゲート15に印加することで実現している。すなわち、ゲート駆動が開始される時刻ts以前の期間(半導体素子10のオフ期間)と、低下期間210との各々で、ゲート15は電圧Vss(または、Vnn)と接続される。また、時刻ts~t1までの期間と、時刻t2以降の期間との各々では、ゲート15は電圧Vhと接続される。このように、通常のターンオン用の電圧Vhおよびターンオフ用の電圧Vss(Vnn)の2電圧のみを用いるように駆動装置100を構成することにより、回路構成が複雑化することを回避できる。
逆に言えば、低下期間210において、電圧Vhおよび電圧Vss(Vnn)の中間的な電圧をゲート15に印加しても、低下期間210の終了後にゲート駆動能力を回復することによって、電磁ノイズおよびスイッチング損失の両方を抑制することが原理的には可能である。しかしながら、このような構成とすると、上述のように、駆動回路150を含む駆動装置の構成が複雑化することが懸念される。
特に、図5の構成例において、駆動能力調整回路110の機能の全てをソフトウェアによって実現する場合には、図1に示された制御回路20の機能の一部分として「調整部」を構成することも可能である。この場合には、制御回路20から、低下期間210に相当するオフパルスを含む駆動信号Sdrが、駆動装置100を形成する駆動回路150に直接入力される構成とすることができる。この場合においても、駆動信号Sdrと駆動制御信号Sswとは、信号レベルが変化する回数と、半導体素子10の実際のオンオフ回数との比較によって識別することができる。
駆動能力調整回路110の機能の全てをソフトウェアによって実現すると、所望のオンオフ挙動を実現するためのオフパルスのタイミング調整(すなわち、時刻t1、t2の調整)を容易に行うことができる。一方で、ハードウェアについては、半導体素子を高速にオンオフする機能に特化して駆動回路150を設計できるので、ゲート抵抗の調整等の細かな調整が不要となり、設計負荷を軽減することができる。すなわち、ハードウェア設計を簡易化した上で、ソフトウェアでの調整によって、スイッチング損失および電磁ノイズに関する性能を向上することが可能となる。
実施の形態2.
実施の形態2では、駆動信号Sdrの低下期間210が複数に細分化される例について説明する。
実施の形態2では、駆動信号Sdrの低下期間210が複数に細分化される例について説明する。
図6は、実施の形態2に従う駆動装置100によるターンオン動作を説明するための動作波形図である。
図6を参照して、実施の形態2に従う駆動装置100では、低下期間210が設けられた時刻t1~t2の期間において駆動信号Sdrが断続的に“0”および“1”の間で変化する。これにより、時刻t1~t2の期間を時分割して、複数の低下期間211~213が設けられる。
時分割された複数の低下期間211~213を設けることにより、実施の形態1での低下期間210の期間長に対する“0”の期間長の時比率によって、ゲート駆動能力の低下度を調整することできる。すなわち、図5のように、2種類の電圧のみをゲート15に印加する構成としても、ゲート駆動能力の低下度を可変に設定することが可能となる。
たとえば、低下期間211~213を所望の分割数および時比率で設けるように、駆動信号Sdrの“0”および“1”の切換タイミングを、時刻t1(低下期間210の開始タイミング)からの経過時間で定義して、これらの経過時間データを予めメモリ135に格納することができる。オフパルス生成部140は、メモリ135から読み出された経過時間データを用いることにより、時刻t1からの経過時間に従って、複数の低下期間211~213が設けられるように、オフパルスを整形することができる。
図7には、図4に示された実施の形態1に従う駆動装置による波形図が図6と同スケールで示される。なお、図6および図7において、低下期間210は、時分割を記載するために、ミラー期間200に対する実際の比率よりも長く表記されている。
図6および図7では、同一長の低下期間210が設けられているが、図7では、低下期間210を通じて駆動信号Sdrが“0”に設定されて、ゲート15には電圧Vss(Vnn)が印加されるのに対して、図6では、低下期間210の一部において、駆動信号Sdrが“1”に設定される。
この結果、図6における低下期間210に対応したゲート電圧Vgの低下度は、図7におけるゲート電圧Vgの低下度よりも小さくなっている。
半導体素子10の特性に従ってターンオン時の挙動は異なるため、半導体素子10の特性が異なると、低下期間210の長さおよびタイミングに加えて、ゲート駆動能力の低下度合についても最適値が異なる可能性がある。
実施の形態2に従う駆動装置によれば、実施の形態1での低下期間210におけるゲート駆動能力の低下度を、図5のように、2種類の電圧のみをゲート15に印加する構成とした下で、可変に調整することが可能となる。
これにより、半導体素子10の特性に適合させて、電磁ノイズをさらに抑制することが可能となる。なお、半導体素子10の特性に合致した、ゲート駆動能力の低下度、すなわち、低下期間210を時分割するためのパラメータは、実機試験やシミュレーションを行うことで、予め定めることが可能である。
実施の形態2の変形例.
図8は、実施の形態2の変形例に従う駆動装置による半導体素子のターンオン時の動作例を説明する波形図である。図8においても、図6および図7と同様に、低下期間210は、ミラー期間200に対する実際の比率よりも長く表記されている。
図8は、実施の形態2の変形例に従う駆動装置による半導体素子のターンオン時の動作例を説明する波形図である。図8においても、図6および図7と同様に、低下期間210は、ミラー期間200に対する実際の比率よりも長く表記されている。
図8を参照して、実施の形態2の変形例では、低下期間210を時分割した複数の低下期間211~213が同一長ではない点が、図6(実施の形態2)とは異なる。
具体的には、端部に位置する低下期間211,213は、中央部の低下期間212よりも短くなるように、低下期間211~213の幅が調整されている。すなわち、時刻t1またはt2に近い低下期間ほど短時間となるように、複数の低下期間の時間幅が設定される。
このようにすると、低下期間210におけるゲート駆動能力の低下度について、さらに細かく調整することが可能となる。すなわち、低下期間210の期間長に対する“0”の期間長の時比率に加え、ゲート駆動能力が低下するタイミングについてもを細分化して調整することができる。この結果、半導体素子10の特性にさらに適合させて、電磁ノイズを抑制することが可能となる。
なお、実施の形態1ならびに実施の形態2およびその変形例では、半導体素子10のターンオン時における動作波形例を示したが、半導体素子10のターンオフ時においても、駆動制御信号Sswおよび駆動信号Sdrのレベルを“0”および“1”の間で反転させることにより、同様に、スイッチング損失を増大させることなく、電磁ノイズを抑制したターンオフ動作を実行することが可能である。なお、半導体素子10のターンオフ時には、ミラー期間200が終了する時刻tcにおいて、Vds=Vdd-Vssとなって、半導体素子10の主電極間(ドレイン-ソース間)の遮断が完了する。
実施の形態2およびその変形例においても、駆動能力調整回路110の機能の全てをソフトウェアによって実現することにより、複雑化されたオフパルスの調整を容易に行うことが可能となる。
実施の形態3.
実施の形態3では、実施の形態1ならびに実施の形態2およびその変形例に従う半導体素子の駆動装置を適用した電力変換装置の構成例について説明する。
実施の形態3では、実施の形態1ならびに実施の形態2およびその変形例に従う半導体素子の駆動装置を適用した電力変換装置の構成例について説明する。
図9は、実施の形態3に従う電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図9を参照して、電力変換システムは、電源190、電力変換装置250、および、負荷300を備える。電源190は、直流電源であり、電力変換装置250に直流電力を供給する。電源190は、種々のもので構成することが可能であり、たとえば、直流系統、太陽電池、蓄電池で構成することが可能である。あるいは、電源190は、交流系統に接続された整流回路やAC/DCコンバータで構成することとしてもよい。さらに、電源190は、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成することも可能である。
負荷300は、代表的には、電力変換装置250から供給された交流電力によって駆動される三相の電動機である。なお、負荷300は、特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
電力変換装置250は、たとえば、電源190と負荷300の間に接続された三相のインバータであり、電源190から供給された直流電力を交流電力に変換し、負荷300に交流電力を供給する。
電力変換装置250は、直流電力を交流電力に変換して出力する主変換回路251と、主変換回路251を制御する制御信号256を主変換回路251に出力する制御回路255とを備える。
主変換回路251は、少なくとも1個の半導体素子10と、各半導体素子10に対応して配置された駆動装置100とを含む。制御回路255からの制御信号256には、半導体素子10のオンオフを制御するための駆動制御信号Sswが含まれる。各半導体素子10がそれぞれの駆動制御信号Sswに従ってオンオフされることにより、主変換回路251は、電源190から供給される直流電力を交流電力に変換し、負荷300に供給する。
主変換回路251の具体的な回路構成は種々のものがあるが、たとえば、主変換回路251は、2レベルの三相フルブリッジ回路であり、6つの半導体素子10と、半導体素子10に逆並列接続された6つの還流ダイオードから構成することができる。6つの半導体素子10は、2つの半導体素子10毎に直列接続されて上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち主変換回路251の3つの出力端子は、負荷300に接続される。
制御回路255は、負荷300に所望の電力が供給されるように、主変換回路251の半導体素子10のオンオフを制御する。具体的には、制御回路255は、負荷300に供給すべき電力に基づいて主変換回路251の各半導体素子10がオン状態となるべき時間(オン時間)を算出する。たとえば、出力すべき電圧に応じて各半導体素子10のオン時間を変調するPWM制御に従って、主変換回路251を制御することができる。
そして、制御回路255は、各時点において、オン状態となるべき半導体素子10の駆動制御信号Sswを“1”に設定する一方で、オフ状態となるべき半導体素子10の駆動制御信号Sswを“0”に設定する。
駆動装置100は、制御回路255からの駆動制御信号Sswに従って、対応する半導体素子10のゲート電圧を制御する。駆動装置100は、実施の形態1ならびに実施の形態2およびその変形例に従って構成される。これにより、各半導体素子10でのスイッチング損失を抑制するとともに、電磁ノイズを抑制することができるので、電力変換装置250についても、低スイッチング損失による電力変換の高効率化、および、電力変換に伴う電磁ノイズの抑制を実現することができる。
なお、駆動装置100は、半導体素子10が内蔵される半導体モジュール(図示せず)に合せて内蔵されてもよく、当該半導体モジュールに対して外部から接続されてもよい。
なお、本実施の形態では、電力変換装置250の例として2レベルの三相インバータを説明したが、本実施の形態で説明した駆動装置100については、これ以外の種々の電力変換装置に適用することができる。たとえば、電力変換装置250は、3レベルやマルチレベルの電力変換装置としてもよく、負荷300が単相交流負荷である場合には、電力変換装置250を単相のインバータで構成することができる。また、負荷300が直流負荷である場合には、電力変換装置250は、DC/DCコンバータやAC/DCコンバータによって構成することが可能である。
このように、半導体素子のオンオフ制御によって電力変換を行う任意の電力変換装置について、実施の形態1ならびに実施の形態2およびその変形例に従う駆動装置100によって、半導体素子10をオンオフすることができる。
なお、実施の形態3においても、駆動装置100のうちの駆動能力調整回路110の機能の全てをソフトウェアによって実現することが可能である。すなわち、制御回路255の機能の一部分として「調整部」を構成することも可能である。この場合には、制御回路255からの制御信号256に、低下期間210に相当するオフパルスを含む駆動信号Sdrが含まれる構成とすることができる。この場合においても、駆動信号Sdrと駆動制御信号Sswとは、信号レベルが変化する回数と、半導体素子10の実際のオンオフ回数との比較によって識別することができる。
また、本実施の形態に従う電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 半導体素子、11 ドレイン、12 ソース、15 ゲート、20,255 制御回路、100 駆動装置、110 駆動能力調整回路、120 ターンオン検知部、130 遅延回路、135 メモリ、140 オフパルス生成部、145 論理演算部、150 駆動回路、151,152 トランジスタ、161,162 電源ノード、190 電源、200 ミラー期間、210,211~213 低下期間、250 電力変換装置、251 主変換回路、256 制御信号、300 負荷、Id ドレイン電流、Lsw スイッチング損失、N1 高電圧端子、N2 低電圧端子、Pof オフパルス信号、Psw スイッチング電力、Sdr 駆動信号、Ssw 駆動制御信号、Vds ドレイン電圧、Vg ゲート電圧、Vh 正電圧、Vnn 負電圧、Vss ソース電圧、Vth しきい値電圧(半導体素子)、d2Vd 二階微分値(ドレイン電圧)。
Claims (12)
- 駆動制御信号に従って半導体素子をオンオフするための半導体素子の駆動方法であって、
前記駆動制御信号に従って前記半導体素子のゲートを駆動するときに、ゲート電圧のミラー期間開始後の第1の時点において、駆動開始時点から前記第1の時点までの第1の期間と比較して駆動能力を低下させるステップと、
前記ミラー期間の終了に応じた第2の時点において、前記ミラー期間内の前記第1の時点以降の第2の期間と比較して前記駆動能力を上昇するステップとを備える、半導体素子の駆動方法。 - 前記第1の期間と前記第2の期間以降の期間との間で前記駆動能力は同等であり、
前記半導体素子をターンオンする場合において、前記第2の期間の少なくとも一部において前記ゲート電圧は低下する、請求項1記載の半導体素子の駆動方法。 - 前記第1の時点および前記第2の時点の間の時間幅は、前記ゲートの駆動開始時点から前記半導体素子の主電極間の導通または遮断が完了するまでの時間が、前記第1の時点における前記駆動能力を維持して前記半導体素子を駆動したときと同等となる範囲内に定められる、請求項1または2記載の半導体素子の駆動方法。
- 前記第1の期間と前記第2の時点から次回の駆動開始までの期間との各々において、前記ゲートは第1の電圧と接続され、
今回の前記駆動開始の前と前記第2の期間との各々において、前記ゲートは第2の電圧と接続される、請求項1~3のいずれか1項に記載の半導体素子の駆動方法。 - 半導体素子をオンオフするための半導体素子の駆動装置であって、
前記半導体素子のオンオフを制御する駆動制御信号に従って前記半導体素子のゲートを駆動するための駆動回路と、
前記駆動回路による駆動能力を調整するための調整部とを備え、
前記調整部は、前記駆動回路が前記駆動制御信号に従って前記ゲートを駆動するときに、ゲート電圧のミラー期間開始後の第1の時点において、駆動開始時点から前記第1の時点までの第1の期間と比較して前記ゲートの駆動能力を低下させるとともに、前記ミラー期間の終了に応じた第2の時点において、前記ミラー期間内の前記第1の時点以降の第2の期間と比較して前記駆動能力を上昇する、半導体素子の駆動装置。 - 前記調整部は、前記第2の期間を時分割して前記第1の期間と比較して駆動能力を低下させる低下期間を複数個設けるとともに、前記第2の時点以降では、前記低下期間と比較して前記駆動能力を上昇させる、請求項5記載の半導体素子の駆動装置。
- 前記駆動制御信号は、前記半導体素子をオンする期間において第1のレベルに設定される一方で、前記半導体素子をオフする期間において第2のレベルに設定され、
前記調整部は、前記駆動制御信号に従って、前記第1および第2のレベルを有する駆動信号を生成し、
前記駆動回路は、前記駆動信号が前記第1のレベルであるときに前記ゲートを第1の電圧端と電気的に接続する一方で、前記駆動信号が前記第2のレベルであるときに、前記第1の電圧端よりも低い電圧を供給する第2の電圧端と前記ゲートとを電気的に接続し、
前記調整部は、前記半導体素子をターンオンする場合において、前記第1の期間において前記駆動信号を前記第1のレベルに設定する一方で、前記第2の期間の少なくとも一部において前記駆動信号を前記第2のレベルに設定し、かつ、前記第2の時点以降では前記駆動信号を前記第1のレベルに設定する、請求項5記載の半導体素子の駆動装置。 - 前記調整部は、前記半導体素子をターンオンする場合において、前記第1の期間および前記第2の時点以降の期間において前記駆動信号を前記第1のレベルに設定する一方で、前記第2の期間内で前記駆動信号を前記第2のレベルに維持する、請求項7記載の半導体素子の駆動装置。
- 前記調整部は、前記半導体素子をターンオンする場合において、前記第1の期間および前記第2の時点以降の期間において前記駆動信号を前記第1のレベルに設定する一方で、前記第2の期間を時分割して、前記駆動信号を前記第2のレベルに設定する低下期間を複数個設けるとともに、前記第2の期間中の前記低下期間を除く期間では前記駆動信号を第1のレベルに設定する、請求項7記載の半導体素子の駆動装置。
- 前記複数個設けられた前記低下期間は、前記第1または第2の時点に近くに位置するものほど時間長が短くなるように、それぞれの時間長が設定される、請求項6または9に記載の半導体素子の駆動装置。
- 前記第1の時点および前記第2の時点の間の時間幅は、前記ゲートの駆動開始時点から前記半導体素子の主電極間の導通または遮断が完了するまでの時間が、前記第1の時点における前記駆動能力を維持して前記半導体素子を駆動したときと同等となる範囲内に定められる、請求項5~10のいずれか1項に記載の半導体素子の駆動装置。
- 少なくとも1個の前記半導体素子を含んで構成されて、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備え、
前記主変換回路は、前記半導体素子の各々に対応して配置された、請求項5~11のいずれか1項に記載の駆動装置をさらに含み、
前記駆動装置は、前記制御回路からの前記制御信号に従って各前記半導体素子のオンオフを制御する、電力変換装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7031078B1 (ja) * | 2021-06-16 | 2022-03-07 | 三菱電機株式会社 | ゲート駆動回路 |
JP2022043842A (ja) * | 2020-09-04 | 2022-03-16 | 株式会社東芝 | 電子回路及び電力変換器 |
WO2022249297A1 (ja) * | 2021-05-25 | 2022-12-01 | 三菱電機株式会社 | 半導体素子の駆動方法、及び、駆動装置、並びに、電力変換装置 |
WO2023209808A1 (ja) * | 2022-04-26 | 2023-11-02 | 三菱電機株式会社 | ゲート駆動回路 |
WO2023223426A1 (ja) * | 2022-05-17 | 2023-11-23 | 三菱電機株式会社 | 電力用半導体素子の駆動回路および駆動方法ならびにパワーモジュール |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105356727B (zh) * | 2015-11-27 | 2018-11-27 | 矽力杰半导体技术(杭州)有限公司 | 用于开关电源的开关管驱动控制方法以及控制电路 |
CN114520584A (zh) * | 2020-11-20 | 2022-05-20 | 圣邦微电子(北京)股份有限公司 | 一种功率管的驱动电路和驱动方法以及开关电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010119184A (ja) * | 2008-11-12 | 2010-05-27 | Toyota Motor Corp | 半導体駆動装置 |
JP2011200037A (ja) * | 2010-03-19 | 2011-10-06 | Toyota Motor Corp | 半導体電力変換装置 |
JP2012147492A (ja) * | 2007-06-19 | 2012-08-02 | Panasonic Corp | スイッチング素子駆動回路 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001045742A (ja) | 1999-07-29 | 2001-02-16 | Nissan Motor Co Ltd | パワーmos駆動回路 |
JP3885563B2 (ja) * | 2001-11-16 | 2007-02-21 | 日産自動車株式会社 | パワー半導体駆動回路 |
JP3886876B2 (ja) * | 2002-01-17 | 2007-02-28 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
CN101421910B (zh) * | 2006-04-06 | 2011-06-08 | 三菱电机株式会社 | 半导体元件的驱动电路 |
JP4952112B2 (ja) * | 2006-07-24 | 2012-06-13 | サンケン電気株式会社 | 電圧駆動型素子の駆動回路 |
JP4909684B2 (ja) | 2006-09-06 | 2012-04-04 | 三菱電機株式会社 | 半導体装置 |
DE102007009734B3 (de) * | 2007-02-28 | 2008-06-19 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Ansteuerung eines durch Feldeffekt gesteuerten Transistors |
DE112010006027T5 (de) * | 2010-12-22 | 2013-10-02 | Hewlett-Packard Development Company, L.P. | Gate-Treiber für einen MOSFET-Schalter, MOSFET-Schalter-System und Verfahren |
JP5545308B2 (ja) | 2012-02-28 | 2014-07-09 | 株式会社豊田中央研究所 | 駆動回路 |
US9461640B2 (en) * | 2012-12-21 | 2016-10-04 | Mitsubishi Electric Corporation | Switching element drive circuit, power module, and automobile |
JP6197685B2 (ja) * | 2014-02-19 | 2017-09-20 | 株式会社デンソー | ゲート駆動回路 |
JP6451429B2 (ja) * | 2015-03-16 | 2019-01-16 | 株式会社デンソー | スイッチング素子の駆動装置 |
CN105356727B (zh) * | 2015-11-27 | 2018-11-27 | 矽力杰半导体技术(杭州)有限公司 | 用于开关电源的开关管驱动控制方法以及控制电路 |
JP6870240B2 (ja) * | 2016-08-31 | 2021-05-12 | 富士電機株式会社 | ゲート駆動装置 |
US10382032B2 (en) * | 2017-03-20 | 2019-08-13 | Texas Instruments Incorporated | Low electromagnetic interference and switch loss motor driver |
US10451669B2 (en) * | 2017-09-29 | 2019-10-22 | Infineon Technologies Ag | Evaluating a gate-source leakage current in a transistor device |
JP7000968B2 (ja) * | 2018-04-05 | 2022-01-19 | 株式会社デンソー | スイッチの駆動回路 |
-
2017
- 2017-12-19 CN CN201780089781.8A patent/CN110546886B/zh active Active
- 2017-12-19 US US16/494,545 patent/US10749519B2/en active Active
- 2017-12-19 JP JP2018528815A patent/JP6416447B1/ja active Active
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- 2017-12-19 DE DE112017007493.2T patent/DE112017007493T5/de active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012147492A (ja) * | 2007-06-19 | 2012-08-02 | Panasonic Corp | スイッチング素子駆動回路 |
JP2010119184A (ja) * | 2008-11-12 | 2010-05-27 | Toyota Motor Corp | 半導体駆動装置 |
JP2011200037A (ja) * | 2010-03-19 | 2011-10-06 | Toyota Motor Corp | 半導体電力変換装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022043842A (ja) * | 2020-09-04 | 2022-03-16 | 株式会社東芝 | 電子回路及び電力変換器 |
US11870432B2 (en) | 2020-09-04 | 2024-01-09 | Kabushiki Kaisha Toshiba | Electronic circuitry for driving semiconductor device |
JP7497257B2 (ja) | 2020-09-04 | 2024-06-10 | 株式会社東芝 | 電子回路及び電力変換器 |
WO2022249297A1 (ja) * | 2021-05-25 | 2022-12-01 | 三菱電機株式会社 | 半導体素子の駆動方法、及び、駆動装置、並びに、電力変換装置 |
JP7031078B1 (ja) * | 2021-06-16 | 2022-03-07 | 三菱電機株式会社 | ゲート駆動回路 |
WO2022264299A1 (ja) * | 2021-06-16 | 2022-12-22 | 三菱電機株式会社 | ゲート駆動回路 |
WO2023209808A1 (ja) * | 2022-04-26 | 2023-11-02 | 三菱電機株式会社 | ゲート駆動回路 |
WO2023223426A1 (ja) * | 2022-05-17 | 2023-11-23 | 三菱電機株式会社 | 電力用半導体素子の駆動回路および駆動方法ならびにパワーモジュール |
Also Published As
Publication number | Publication date |
---|---|
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