WO2018198331A1 - 電力変換装置 - Google Patents

Abstract

制御回路（３２）は、主回路（３０）の複数のスイッチング素子（１１～１４）を制御する。電源回路（５６）は、入力電圧（Ｖｉｎ）を制御回路（３２）へ供給する電源電圧に変換する。制御部（５００ｂ）は、入力電圧（Ｖｉｎ）が第１の閾値（Ｖ３）以上となったときに、電源回路（５６）を起動する。制御部（５００ｂ）は入力電圧（Ｖｉｎ）が、第２の閾値（Ｖ５）以上となったときにスイッチ（Ｓ８）を導通状態にし、第３の閾値（Ｖ４）以下となったときにスイッチ（Ｓ８）を非導通状態にする。制御部（５００ｂ）は、入力電圧（Ｖｉｎ）が第４の閾値（Ｖ２）以下となったときに、電源回路（５６）を停止する。制御部（５００ｂ）はさらに、電源回路（５６）の起動後に入力電圧（Ｖｉｎ）が第２の閾値（Ｖ５）以上となった回数に基づいて、電源回路（５６）を停止した状態で保持するラッチ機能を有効にする。

Description

電力変換装置

　この発明は、電力変換装置に関し、より特定的には、少なくとも１つの主回路給電方式の単位変換器を直列接続して構成された電力変換装置に関する。

　近年、ＳＴＡＴＣＯＭ（Static　Synchronous　Compensator）などの自励式無効電力補償装置、ＢＴＢ（Back　to　Back）システムなどの直流送電システム、および、モータドライブインバータなどにおいては、モジュラー・マルチレベル変換器（ＭＭＣ：Modular　Multilevel　Converter）の適用が検討されている（たとえば、国際公開第２００７／０２５８２８号（特許文献１）参照）。

　ＭＭＣは、複数の単位変換器を直列に接続して構成されている。単位変換器は、スイッチング素子と直流コンデンサとを有する主回路を含む。単位変換器は、スイッチング素子をスイッチング動作させることで、直流コンデンサの電圧を出力端子へ出力する。スイッチング素子としては、一般的に、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）などの導通／非導通の制御が可能な半導体スイッチング素子が用いられる。

国際公開第２００７／０２５８２８号

　ＭＭＣを構成する単位変換器には、主回路に加え、ＭＭＣ全体を制御する上位の制御装置と連携して主回路のスイッチング素子の導通／非導通を制御するための制御回路が設けられている。ＭＭＣの各単位変換器において、主回路で生成した電力を基に制御回路に電源電圧を供給する電源を設ける主回路給電方式と呼ばれる構成が知られている。一般に、このような構成のＭＭＣにおいて、主回路の直流コンデンサの直流電圧を限流抵抗により降圧して、電源への入力電圧が生成される。電源内部に設けられたコンデンサには、この入力電圧に応じた電力が一時的に蓄えられる。電源はこの入力電圧をさらに降圧した電源電圧を制御回路に供給する。

　具体的には、ＭＭＣが起動されると、各単位変換器において、ＭＭＣ外部から主回路の直流コンデンサへ電力が供給される。主回路の直流コンデンサの直流電圧の上昇により、電源への入力電圧が第１の電圧以上になると、電源から制御回路への電源電圧の供給が開始され、制御回路が起動する。

　一方、ＭＭＣの停止時には、各単位変換器において、ＭＭＣ外部からの電力の供給が停止されるので、直流コンデンサの直流電圧が低下する。入力電圧が第１の電圧より低い第２の電圧以下になると、電源から制御回路への電源電圧の供給が停止され、制御回路が停止する。

　ここで、上述のように電源が停止すると、電源から制御回路への電源電圧の供給が停止されるため、電源に一時的に蓄えられる電力の消費も停止される。その結果、直流コンデンサから供給される電力によって入力電圧が再び上昇し、第１の電圧を超え、ＭＭＣの停止後に制御回路が再起動することで、各単位変換器の動作が不安定となり、ＭＭＣの不正動作を招くことが懸念される。

　この発明は上述のような課題を解決するためになされたものであって、この発明の目的は、少なくとも１つの主回路給電方式の単位変換器を直列接続して構成された電力変換装置において、電力変換装置の停止後の不正動作を防止することである。

　この発明のある局面に従えば、電力変換装置は、電力変換器と制御装置とを備える。電力変換器は、少なくとも１つの単位変換器を直列接続して構成されたアームを備える。制御装置は、電力変換器を制御する。少なくとも１つの単位変換器は、主回路と、制御回路と、電源とを含む。主回路は、複数のスイッチング素子およびコンデンサを含み、複数のスイッチング素子を制御することによりコンデンサの電圧を交流電圧に変換する。制御回路は、制御装置から受信した制御信号に従って複数のスイッチング素子を制御するように構成される。電源は、コンデンサの電圧を降圧し、電源電圧を制御回路へ供給する。電源は、第１および第２の入力端子と、電圧センサと、スイッチと、抵抗と、電源回路と、制御部とを有する。電圧センサは、第１および第２の入力端子間にコンデンサから与えられる入力電圧を検出する。スイッチおよび抵抗は、第１および第２の入力端子の間に、電気的に直列に接続される。電源回路は、第１および第２の入力端子の間に電気的に接続され、入力電圧を電源電圧に変換するように構成される。制御部は、入力電圧が第１の閾値以上となったときに、電源回路を起動する。制御部は、入力電圧が第１の閾値より高い第２の閾値以上となったときに、スイッチを導通状態にする。制御部は、スイッチが導通状態である場合に、入力電圧が、第１の閾値より高く第２の閾値より低い第３の閾値以下となったときに、スイッチを非導通状態にする。制御部は、入力電圧が第１の閾値より低い第４の閾値以下となったときに、電源回路を停止する。制御部はさらに、電源回路の起動後に入力電圧が第２の閾値以上となった回数に基づいて、電源回路を停止した状態で保持するラッチ機能を有効にするように構成される。

　この発明によれば、少なくとも１つの主回路給電方式の単位変換器を直列接続して構成された電力変換装置において、電力変換装置の停止後の不正動作を防止することができる。

主回路給電方式の単位変換器で構成されたＭＭＣの一例の構成図である。 図１に示した単位変換器の構成を示す回路ブロック図である。 第１の構成例に従う電源の回路ブロック図である。 図３に示した電源による電源回路の起動および停止制御を示す図である。 第２の構成例に従う電源による電源回路の起動および停止制御を示す図である。 第３の構成例に従う電源の構成を示す回路ブロック図である。 図６に示したＦＦ回路の動作を示す表である。 図６に示した電源の動作を示す表である。 図６に示した電源による電源回路の起動および停止制御を示す図である。 図６に示した電源による電源回路の起動および停止制御の制御処理を示すフローチャートである。

　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分には同一符号を付してその説明は繰返さない。

　図１は、主回路給電方式の単位変換器で構成されたＭＭＣの一例の構成図である。この電力変換装置１００は、電力系統１の無効電力を補償する無効電力補償装置として使用される。図１を参照して、電力変換装置１００は、少なくとも１つの単位変換器５を直列接続して構成されたアームＡ１～Ａ３と、少なくとも１つの単位変換器５を制御する制御装置４とを備える。より詳細には、電力変換装置１００は、スイッチＳ１～Ｓ６、変圧器２，３、限流抵抗器Ｒ１～Ｒ３、交流ラインＵＬ，ＶＬ，ＷＬ、変流器Ｃ１～Ｃ３、リアクトルＬ１～Ｌ３、アームＡ１～Ａ３、および制御装置４を備える。

　スイッチＳ１～Ｓ３の各々の一方端子はそれぞれ電力系統１の三相の送電線１ｕ，１ｖ，１ｗに接続され、他方端子はそれぞれ変圧器２の３つの一次巻線に接続される。スイッチＳ１～Ｓ３は、通常は導通状態であり、たとえば電力変換装置１００のメンテナンス時に非導通状態にされる。変圧器２は、３つの一次巻線と３つの二次巻線とを含み、三相交流電力を授受する。

　限流抵抗器Ｒ１～Ｒ３の各々の一方端子はそれぞれ変圧器２の３つの二次巻線に接続され、他方端子はそれぞれ交流ラインＵＬ，ＶＬ，ＷＬに接続される。限流抵抗器Ｒ１～Ｒ３は、電力変換装置１００の起動時に電力系統１からアームＡ１～Ａ３にそれぞれ流れる電流を制限する。

　スイッチＳ４～Ｓ６は、それぞれ限流抵抗器Ｒ１～Ｒ３に並列接続される。スイッチＳ４～Ｓ６は、電力変換装置１００の起動時においてアームＡ１～Ａ３に流れる電流が安定した後に導通状態にされる。変圧器３は、交流ラインＵＬ，ＶＬ，ＷＬの交流電圧に応じた値の三相交流電圧Ｖｕ，Ｖｖ，Ｖｗを制御装置４に出力する。

　リアクトルＬ１およびアームＡ１は、交流ラインＵＬと交流ラインＶＬとの間に直列接続される。リアクトルＬ２およびアームＡ２は、交流ラインＶＬと交流ラインＷＬとの間に直列接続される。リアクトルＬ３およびアームＡ３は、交流ラインＷＬと交流ラインＵＬとの間に直列接続される。すなわち、アームＡ１～Ａ３はデルタ接続されている。アームＡ１～Ａ３は、制御装置４によって制御され、三相交流電力を発生する。

　アームＡ１～Ａ３の各々は、カスケード接続された複数の単位変換器５を含む。複数の単位変換器５の各々は、制御装置４からの制御信号に従って交流電力を発生する。

　アームＡ１の初段の単位変換器５の第１端子５ａは、リアクトルＬ１の一方端子に接続されている。アームＡ１において、最終段以外の単位変換器５の第２端子５ｂは、後段の単位変換器５の第１端子５ａに接続されている。アームＡ１の最終段の単位変換器５の第２端子５ｂは、リアクトルＬ２の一方端子に接続されている。

　アームＡ２の初段の単位変換器５の第１端子５ａは、リアクトルＬ２の一方端子に接続されている。アームＡ２において、最終段以外の単位変換器５の第２端子５ｂは、後段の単位変換器５の第１端子５ａに接続されている。アームＡ２の最終段の単位変換器５の第２端子５ｂは、リアクトルＬ３の一方端子に接続されている。

　アームＡ３の初段の単位変換器５の第１端子５ａは、リアクトルＬ３の一方端子に接続されている。アームＡ３において、最終段以外の単位変換器５の第２端子５ｂは、後段の単位変換器５の第１端子５ａに接続されている。アームＡ３の最終段の単位変換器５の第２端子５ｂは、リアクトルＬ１の一方端子に接続されている。

　リアクトルＬ１～Ｌ３は、アームＡ１～Ａ３に流れる循環電流をそれぞれ抑制する。リアクトルＬ１～Ｌ３は、アームＡ１～Ａ３とは別に設けられていてもよいし、アームＡ１～Ａ３のインダクタンス成分であっても構わない。変流器Ｃ１～Ｃ３は、アームＡ１～Ａ３に流れる交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕをそれぞれ検出して、制御装置４に出力する。

　制御装置４は、無効電力指令値Ｑｒ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗ、交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、後述する直流電圧ＶＤＣなどの入力を受け、後述する制御信号ＧＣ、制御信号ＧＢ、導通指令Ｓｏｎなどを出力することにより、３つのアームＡ１～Ａ３の各々（すなわち複数個の単位変換器５の各々）を制御する。無効電力指令値Ｑｒは、たとえば電力系統１の中央指令室（図示せず）から与えられる。電力変換装置１００は、無効電力指令値Ｑｒに応じた値の無効電力を電力系統１に供給する。

　図２は、図１に示した単位変換器５の構成を示す回路ブロック図である。図２を参照して、単位変換器５は、主回路３０と、制御回路３２と、抵抗Ｒ４と、電源５０とを含む。

　主回路３０は、コンデンサを備えたフルブリッジ回路により構成される。具体的には、主回路３０は、第１端子５ａおよび第２端子５ｂを有する。主回路３０は、スイッチング素子１１～１４と、ダイオードＤ１～Ｄ４と、コンデンサ１５とを含む。主回路３０は、スイッチング素子１１～１４の導通／非導通を制御することによりコンデンサ１５の電圧に応じた振幅の電圧パルスを第１端子５ａおよび第２端子５ｂ間に出力することで、直流電力を交流電力に変換する。

　スイッチング素子１１～１４は、自己消弧型電力用半導体素子であり、たとえばＩＧＢＴで構成されている。スイッチング素子１１，１３は直流ラインＰＬおよび直流ラインＮＬの間に直列に接続されている。スイッチング素子１２，１４は直流ラインＰＬおよび直流ラインＮＬの間に直列に接続されている。スイッチング素子１１，１２のコレクタはともに直流ラインＰＬに接続され、スイッチング素子１３，１４のエミッタはともに直流ラインＮＬに接続されている。スイッチング素子１１のエミッタとスイッチング素子１３のコレクタとの接続点は第１端子５ａに接続されている。スイッチング素子１２のエミッタとスイッチング素子１４のコレクタとの接続点は第２端子５ｂに接続されている。

　ダイオードＤ１～Ｄ４は、スイッチング素子１１～１４にそれぞれ逆並列に接続されている。コンデンサ１５は、直流ラインＰＬおよび直流ラインＮＬの間に接続され、直流電力を蓄える。

　単位変換器５において、スイッチング素子１１～１４は制御回路３２によって導通／非導通が制御される。スイッチング素子１１，１３はそれぞれ相補的に導通状態とされる。スイッチング素子１２，１４はそれぞれ相補的に導通状態とされる。図２に示されるように、第２端子５ｂを基準とした第１端子５ａまでの電圧をセル電圧Ｖｃｅｌｌと定義すると、セル電圧Ｖｃｅｌｌは、スイッチング素子１１～１４の導通／非導通によって制御される。

　具体的には、スイッチング素子１１，１４が共に導通状態であり、スイッチング素子１２，１３が共に非導通状態である場合、セル電圧Ｖｃｅｌｌはコンデンサ１５の直流電圧ＶＤＣと略等しい。スイッチング素子１１，１２が共に導通状態であり、スイッチング素子１３，１４が共に非導通状態である場合、セル電圧Ｖｃｅｌｌは略零である。スイッチング素子１１，１２が共に非導通状態であり、スイッチング素子１３，１４が共に導通状態である場合、セル電圧Ｖｃｅｌｌは略零である。スイッチング素子１１，１４が共に非導通状態であり、スイッチング素子１２，１３が共に導通状態である場合、セル電圧Ｖｃｅｌｌはコンデンサ１５の直流電圧ＶＤＣの極性を反転させた電圧に略等しい。

　アームＡ１～Ａ３各々の全体の電圧は、対応するアームＡ１～Ａ３に含まれる各単位変換器５のセル電圧Ｖｃｅｌｌの和で表される。したがって、アームＡ１～Ａ３各々の全体の電圧は、各単位変換器５を構成するスイッチング素子１１～１４の導通／非導通によって制御することができる。

　主回路３０は、スイッチＳ７をさらに含む。スイッチＳ７は、第１端子５ａと第２端子５ｂとの間に接続されている。スイッチＳ７は、制御回路３２からの導通指令Ｓｏｎに応じて閉成することにより、第１端子５ａおよび第２端子５ｂを短絡することが可能に構成されている。

　制御回路３２は、駆動回路４０，４２と、スイッチ操作回路４４と、電圧センサ４６と、Ｉ／Ｆ（インターフェイス）回路４８とを含む。制御回路３２は、制御装置４から受信した制御信号に従ってスイッチング素子１１～１４の導通／非導通を制御するように構成される。

　Ｉ／Ｆ回路４８は、図示しない有線または無線で制御装置４と通信する。Ｉ／Ｆ回路４８は、制御装置４から、主回路３０のフルブリッジ回路を制御するための制御信号ＧＣを受信する。Ｉ／Ｆ回路４８はさらに、制御装置４から、フルブリッジ回路を構成するスイッチング素子１１～１４を全て非導通にするための制御信号ＧＢを受信する。Ｉ／Ｆ回路４８は、受信した制御信号ＧＣおよび制御信号ＧＢを駆動回路４０，４２へ出力する。

　駆動回路４０は、制御信号ＧＣに応答してスイッチング素子１１，１３の導通／非導通を制御する。または、駆動回路４０は、制御信号ＧＢに応答して、スイッチング素子１１，１３を非導通状態に固定された状態（停止状態）とする。

　駆動回路４２は、制御信号ＧＣに応答してスイッチング素子１２，１４の導通／非導通を制御する。または、駆動回路４２は、制御信号ＧＢに応答して、スイッチング素子１２，１４を非導通状態に固定された状態とする。

　スイッチ操作回路４４は、スイッチＳ７を操作するための回路である。スイッチ操作回路４４は、励磁コイル１８への通電を制御装置４からの指令に応じて制御する。通常動作時、励磁コイル１８への電流供給が停止されているため、スイッチＳ７は非導通状態とされる。一方、制御装置４は、複数の単位変換器５のうちのいずれかの単位変換器５において、スイッチング素子の短絡故障等の異常を検知した場合には、この故障した単位変換器５に向けてスイッチＳ７の導通指令Ｓｏｎを出力する。故障した単位変換器５では、Ｉ／Ｆ回路４８が導通指令Ｓｏｎを受信してスイッチ操作回路４４へ出力する。導通指令Ｓｏｎに応じてスイッチ操作回路４４が励磁コイル１８に電流を供給することにより、スイッチＳ７が導通状態にされる。これにより、故障した単位変換器５の出力が短絡される。

　電圧センサ４６は、コンデンサ１５の端子間の直流電圧ＶＤＣを検出し、検出値をＩ／Ｆ回路４８に出力する。Ｉ／Ｆ回路４８は、直流電圧ＶＤＣの検出値を制御装置４へ送信する。抵抗Ｒ４は、コンデンサ１５の直流電圧ＶＤＣを降圧する限流抵抗である。

　電源５０は、コンデンサ１５に電気的に並列に接続される。電源５０は、入力端子５０１，５０２を含む。入力端子５０１は直流ラインＰＬに接続される。入力端子５０２は直流ラインＮＬに接続される。電源５０は、コンデンサ１５の直流電圧ＶＤＣを抵抗Ｒ４により降圧することにより制御回路３２へ供給するための電源電圧を生成する。すなわち、各単位変換器５は、主回路３０から制御回路３２に電力を供給することができる自給式のセルを形成する。入力端子５０１および５０２は、「第１および第２の入力端子」に相当する。

　次に、電力変換装置１００の通常動作の概要を説明する。
　制御装置４は、変流器Ｃ１～Ｃ３からの交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕに基づいて、交流ラインＵＬ，ＶＬ，ＷＬに流れる交流電流に応じたレベルの三相交流電流Ｉｕ，Ｉｖ，Ｉｗを求める。ただし、Ｉｕ＝Ｉｕｖ－Ｉｗｕ、Ｉｖ＝Ｉｖｗ－Ｉｕｖ、Ｉｗ＝Ｉｗｕ－Ｉｖｗである。

　制御装置４は、変圧器３からの三相交流電圧Ｖｕ，Ｖｖ，Ｖｗと演算器３１からの三相交流電流Ｉｕ，Ｉｖ，Ｉｗとに基づいて無効電力Ｑ０を求める。制御装置４は、無効電力指令値Ｑｒと無効電力Ｑ０との偏差ΔＱ＝Ｑｒ－Ｑ０を求める。

　制御装置４は、変流器Ｃ１～Ｃ３からの交流電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ、変圧器３からの三相交流電圧Ｖｕ，Ｖｖ，Ｖｗなどに基づいて、それぞれ複数個の単位変換器５に対応する６０個の電圧指令値ＶＤＣｒを生成する。

　制御装置４は、電圧指令値ＶＤＣｒと直流電圧ＶＤＣとの偏差ΔＶＤＣを求める。制御装置４は、電圧偏差ΔＶＤＣを０とし、かつ無効電力偏差ΔＱを０とするための制御演算を実行することにより、三相交流電圧指令値Ｖｕｖｒ，Ｖｖｗｒ，Ｖｗｕｒを生成する。

　換言すると、制御装置４は、電圧偏差ΔＶＤＣが０になるように各単位変換器５の有効電流制御を行なうとともに、無効電力偏差ΔＱが０になるように各単位変換器５の無効電流制御を行なう。

　三相交流電圧指令値Ｖｕｖｒ，Ｖｖｗｒ，Ｖｗｕｒを基に、アームＡ１～Ａ３の各単位変換器５が運転され、直流電圧ＶＤＣが電圧指令値ＶＤＣｒに一致するとともに、無効電力Ｑ０が無効電力指令値Ｑｒに一致する。具体的には、制御装置４は、たとえばＰＷＭ（Pulse　Width　Modulation）制御に従って、電力変換装置が三相交流電圧指令値Ｖｕｖｒ，Ｖｖｗｒ，Ｖｗｕｒに相当する電圧を出力するための、制御信号ＧＣを生成する。制御装置４は、制御信号ＧＣをアームＡ１～Ａ３の各単位変換器５の制御回路３２に出力する。各制御回路３２が、制御信号ＧＣに従って、スイッチング素子１１～１４の各々を所定のタイミングで導通状態にすることにより、直流電圧が交流電圧に変換される。

　次に、図３～図１０を用いて図２に示した電源５０の構成例を説明する。なお、以下に述べる第１～第３の構成例のうち、第１および第２の構成例は比較例を構成し、第３の構成例は本発明の実施例を構成する。

　図３は、第１の構成例に従う電源５０の回路ブロック図である。図３を参照して、電源５０は、コンデンサ５１、電圧センサ５２、トランジスタＳ８、抵抗Ｒ５、制御部５００ａ、および電源回路５６を含む。

　コンデンサ５１は、入力端子５０１および入力端子５０２の間に接続され、コンデンサ１５から抵抗Ｒ４を介して与えられる電力により入力電圧Ｖｉｎを生成するように構成される。

　電圧センサ５２は、入力電圧Ｖｉｎ（コンデンサ５１の端子間電圧）を検出し、検出値を制御部５００ａに出力する。

　トランジスタＳ８および抵抗Ｒ５は、入力端子５０１および入力端子５０２の間に、電気的に直列に接続される。トランジスタＳ８は、制御部５００ａにより導通／非導通が制御される。トランジスタＳ８が導通状態であるときに、抵抗Ｒ５にコンデンサ５１の放電電流が流れ、コンデンサ５１の入力電圧Ｖｉｎが低下する。すなわち、抵抗Ｒ５はコンデンサ５１の過充電抑制抵抗である。トランジスタＳ８は本発明の「スイッチ」の一実施例に相当する。制御部５００ａによって導通／非導通が制御可能であれば、リレー等他の種類のスイッチであってもよい。

　制御部５００ａは、電圧センサ５２の検出値を基に、トランジスタＳ８の導通／非導通および電源回路５６の起動／停止を制御する。制御部５００ａは、過充電抑制回路５３、および起動／停止回路５５ａを含む。

　過充電抑制回路５３は、入力電圧Ｖｉｎに基づいて、トランジスタＳ８を導通／非導通させることにより、コンデンサ５１の過充電を抑制する。過充電抑制回路５３は、比較回路５３１を有する。比較回路５３１からトランジスタＳ８へ出力される信号は、入力電圧Ｖｉｎの上昇時に入力電圧Ｖｉｎの検出値が閾値Ｖ５以上となったときにＬ（論理ロー）レベルからＨ（論理ハイ）レベルに遷移する。一方、比較回路５３１からトランジスタＳ８へ出力される信号は、入力電圧Ｖｉｎの下降時に入力電圧Ｖｉｎの検出値が閾値Ｖ４以下となったときにＨレベルからＬレベルに遷移する。トランジスタＳ８は、比較回路５３１から出力される信号がＨレベルのときに導通状態にされ、Ｌレベルのときに非導通状態にされるように構成される。閾値Ｖ５およびＶ４は、それぞれ本発明の「第２の閾値」および「第３の閾値」に対応し、Ｖ５＞Ｖ４を満たす。

　起動／停止回路５５ａは、入力電圧Ｖｉｎの検出値に基づいて、電源回路５６の起動／停止を制御する。起動／停止回路５５ａは、比較回路５５０を有する。

　比較回路５５０から電源回路５６へ出力される信号は、入力電圧Ｖｉｎの上昇時に入力電圧Ｖｉｎの検出値が閾値Ｖ３以上となったときにＬレベルからＨレベルに遷移する。一方、比較回路５５０から電源回路５６へ出力される信号は、入力電圧Ｖｉｎの下降時に入力電圧Ｖｉｎの検出値が閾値Ｖ２以下となったときにＨレベルからＬレベルに遷移する。閾値Ｖ３およびＶ２は、それぞれ本発明の「第１の閾値」および「第４の閾値」に対応し、Ｖ４＞Ｖ３＞Ｖ２を満たす。

　電源回路５６は、比較回路５５０の出力信号がＬレベルからＨレベルに遷移したときに起動され、制御回路３２に電源電圧を供給する。よって、制御回路３２が起動される。一方、電源回路５６は、比較回路５５０の出力信号がＨレベルからＬレベルに遷移したときに停止される。よって、電源回路５６から制御回路３２への電源電圧の供給が停止され、制御回路３２が停止される。

　次に、図４を参照して、図３に示した第１の構成例に従う電源５０の動作を説明する。図４は、図３に示した電源５０による電源回路５６の起動および停止制御を示す図である。

　時刻ｔ００において、スイッチＳ１～Ｓ３が導通状態にされて、電力変換装置１００が起動される。各単位変換器５ではコンデンサ１５の初期充電が実行され、コンデンサ１５の直流電圧ＶＤＣが上昇する。それに伴い、コンデンサ５１の端子間電圧Ｖｉｎ（入力電圧Ｖｉｎ）も上昇する。

　時刻ｔ０１において、入力電圧Ｖｉｎが閾値Ｖ３以上となると、電源回路５６が起動される。具体的には、電圧センサ５２による入力電圧Ｖｉｎの検出値が閾値Ｖ３以上になると、起動／停止回路５５ａの比較回路５５０からＨレベルの信号が電源回路５６に出力され、電源回路５６が起動される。よって、制御回路３２に電源電圧が供給され、制御回路３２が起動される。

　ｔ０１＜ｔ＜ｔ０２において、コンデンサ５１の電力は電源回路５６および制御回路３２の動作のために一部消費されるが、コンデンサ５１には同時にコンデンサ１５からの電力も供給される。よって通常は、入力電圧Ｖｉｎは電源回路５６および制御回路３２の起動電流により一時的に下降することがあっても、最終的には上昇する。

　時刻ｔ０２において、入力電圧Ｖｉｎが閾値Ｖ５以上となると、過充電抑制回路５３の比較回路５３１がＨレベルの信号をトランジスタＳ８に出力し、トランジスタＳ８が導通状態にされる。よって抵抗Ｒ５にコンデンサ５１の放電電流が流れ、コンデンサ５１の電力が消費されるので、コンデンサ５１の入力電圧Ｖｉｎは下降に転じる。

　時刻ｔ０３において、入力電圧Ｖｉｎが閾値Ｖ４以下となると、過充電抑制回路５３の比較回路５３１がＬレベルの信号をトランジスタＳ８に出力し、トランジスタＳ８が非導通状態にされる。よって、抵抗Ｒ５にコンデンサ５１の放電電流が流れなくなり、抵抗Ｒ５がコンデンサ５１の電力を消費しなくなる。したがって、コンデンサ５１の入力電圧Ｖｉｎは、コンデンサ１５からの電力供給により、上昇に転じる。

　この後も電力変換装置１００が通常に運転される間は、上述した過充電抑制回路５３の制御により、入力電圧Ｖｉｎは閾値Ｖ４～Ｖ５の間に保たれる。

　時刻ｔ０４において、スイッチＳ１～Ｓ３が非導通状態にされることにより電力変換装置１００が停止されると、図示しない放電抵抗を用いたコンデンサ１５の自然放電が開始される。これにより、コンデンサ１５の直流電圧ＶＤＣが低下し始める。

　時刻ｔ０５において、直流電圧ＶＤＣが所定の閾値Ｖ１１以下となると、コンデンサ５１において、コンデンサ１５から供給される電力より、電源回路５６によって消費される電力が大きくなる。これにより、入力電圧Ｖｉｎは上昇を止め、下降するのみとなる。

　時刻ｔ０６において、入力電圧Ｖｉｎが閾値Ｖ２以下となると、電源回路５６が停止される。よって、コンデンサ５１における電力消費が抑えられるので、入力電圧Ｖｉｎが上昇し始める。具体的には、電圧センサ５２による入力電圧Ｖｉｎの検出値が閾値Ｖ２以下になると、起動／停止回路５５ａの比較回路５５０においてＬレべルの信号が電源回路５６に出力される。よって、電源回路５６が停止される。

　時刻ｔ０６以降において、波形２１および波形２３は第１の構成例に従う電源５０での入力電圧Ｖｉｎの変化および電源回路５６の動作状態をそれぞれ示す。

　時刻ｔ０７ａにおいて、入力電圧Ｖｉｎが閾値Ｖ３以上となると、時刻ｔ０１における制御と同様の制御により、起動／停止回路５５ａによって一度停止した電源回路５６が再起動されてしまう。電源回路５６の再起動により、コンデンサ５１において再び電力が消費されるので、入力電圧Ｖｉｎは下降に転じる。

　この後、コンデンサ１５の直流電圧ＶＤＣが充分に低くなり、コンデンサ１５からコンデンサ５１への電力供給が充分に減少するまで、入力電圧Ｖｉｎは閾値Ｖ２～Ｖ３の間で遷移する。電源回路５６は閾値Ｖ３以上になれば起動され、閾値Ｖ２以下になると停止する。

　このように電力変換装置１００の停止時において、一度停止した電源回路５６が再び起動し、その後起動と停止を繰り返す。このような電源回路５６の不安定な動作により、制御回路３２の動作が不安定になると、主回路３０の動作も不安定となる。この結果、停止後に電力変換装置１００が不正動作を行なう可能性がある。

　図４において波形２２および波形２４は、理想的な電源５０での入力電圧Ｖｉｎの変化および電源回路５６の動作状態をそれぞれ示す。理想的には、波形２４に示すように、時刻ｔ０６において一度電源回路５６を停止した後、時刻ｔ０７ｂにおいて入力電圧Ｖｉｎが閾値Ｖ３以上となっても、電源回路５６を再起動されないようにすることが好ましい。

　電源回路５６の再起動を防止するためには、電源回路５６が停止した後に電源回路５６の停止状態を保持する（ラッチする）構成が考えられる。そこで、第２の構成例として、電源回路５６の停止状態をラッチすることで、電力変換装置１００の停止時における電源回路５６の停止後、入力電圧Ｖｉｎが閾値Ｖ３以上となったときに、電源回路５６および制御回路３２の不適切な再起動が起こることを抑制する構成を考える。

　しかし、電源回路５６の停止後の再起動が全く起こらないように、電源回路５６の停止状態をラッチすると、図５に示すように、電力変換装置１００の起動時に一時的に入力電圧Ｖｉｎが低下した場合、入力電圧Ｖｉｎが閾値Ｖ２以下となったことによって、電源回路５６が停止すると、ラッチ機能が働くため、その後入力電圧Ｖｉｎが閾値Ｖ３以上に高くなっても再起動できないことが懸念される。

　図５は、第２の構成例に従う電源５０による電源回路５６の起動および停止制御を示す図である。第２の構成例に従う電源５０は、図３に示した第１の構成例に従う電源５０にラッチ機能を追加したものである。

　図５を参照して、時刻ｔ１０において、電力変換装置１００が起動され、直流電圧ＶＤＣが上昇すると、それに伴い入力電圧Ｖｉｎも上昇する。時刻ｔ１１において、入力電圧Ｖｉｎが閾値Ｖ３以上となると、電源回路５６が起動される。電源回路５６が起動したタイミング（時刻ｔ１１）で、電源回路５６を停止した後に、その停止状態をラッチするためのラッチ機能を有効（オン）にする構成を考える。

　時刻ｔ１１における電源回路５６および制御回路３２の起動により、コンデンサ５１の電力が消費され、入力電圧Ｖｉｎは一時的に下降する。たとえば、電源回路５６および制御回路３２において起動のために消費される電流が大きい場合、時刻ｔ１２に示すように入力電圧Ｖｉｎが閾値Ｖ２以下となることがある。この場合、時刻ｔ１２において、入力電圧Ｖｉｎが閾値Ｖ２以下になると、電源回路５６が停止される。そして、時刻ｔ１２以降は、ラッチ機能が働くため、電源回路５６は停止状態にラッチされる。よって、コンデンサ５１における電力消費が抑えられるため、入力電圧Ｖｉｎは上昇に転じる。

　このような構成の電力変換装置１００においては、時刻ｔ１３において入力電圧Ｖｉｎが閾値Ｖ３以上となっても、電源回路５６が停止状態にラッチされているため、電源回路５６は再起動されない。その結果、制御回路３２を起動できないので、電力変換装置１００を運転できないことが懸念される。

　このような事態を防ぐため、本発明の実施の形態においては、上述した第１および第２の構成例に代わる第３の構成例として、電源５０を電源回路５６の起動後入力電圧Ｖｉｎが充分に上昇したことを確認してから、電源回路５６の停止状態をラッチするためのラッチ機能を有効（オン）にする構成とする。具体的には、電源回路５６の起動後、入力電圧Ｖｉｎが閾値Ｖ５以上となった回数が所定の回数以上となると、該ラッチ機能がオンになるように構成する。

　図６は、第３の構成例に従う電源５０の構成を示す回路ブロック図である。具体的には、図６に示した第３の構成例に従う電源５０においては、制御部５００ｂの、主にラッチ回路５４および起動／停止回路５５ｂの構成が、図３に示した第１の構成例に従う電源５０とは異なっている。図６に示した他の構成については、図３と同様であるので、説明を繰り返さない。

　制御部５００ｂは、電圧センサ５２の検出値を基に、トランジスタＳ８の導通／非導通および電源回路５６の起動／停止を制御する。制御部５００ｂは、過充電抑制回路５３、ラッチ回路５４、および起動／停止回路５５ｂを含む。

　ラッチ回路５４は、電圧センサ５２による入力電圧Ｖｉｎの検出値に基づいて、電源回路５６を停止状態にラッチするラッチ機能を有効にするように構成される。ラッチ回路５４は、カウンタ５４１を有する。カウンタ５４１は、過充電抑制回路５３の比較回路５３１の出力信号がＬレベルからＨレベルに遷移した回数（以下、「カウント値」とも称する）をカウントする。

　カウンタ５４１は、カウント値が所定の回数（たとえば３回）以上である場合、Ｈレベルの信号を起動／停止回路５５ｂに出力するように構成される。一方、カウント値が所定の回数未満である場合、カウンタ５４１はＬレベルの信号を起動／停止回路５５ｂに出力するように構成される。ここで、該所定の回数は、１回でもよいが、入力電圧Ｖｉｎが確実に上昇したことを確認するためには２回以上がより好ましい。また、ラッチ回路５４の構成はこれに限定されず、入力電圧Ｖｉｎが閾値Ｖ５以上となった回数に基づいてラッチ機能をオンにする（カウンタ５４１の出力信号をＬレベルからＨレベルに活性化する）ように構成されればよい。

　またカウンタ５４１は、ラッチ機能がオンである状態において、入力電圧Ｖｉｎが閾値Ｖ１以下になるとリセットされる（すなわち、カウント値が０になる）。カウンタ５４１がリセットされると、カウンタ５４１の出力信号はＨレベルからＬレベルに遷移する。これにより、ラッチ回路５４は、ラッチ機能を解除（オフ）する。閾値Ｖ１は、本発明の「第５の閾値」に対応し、Ｖ２＞Ｖ１を満たす。

　起動／停止回路５５ｂは、電圧センサ５２による入力電圧Ｖｉｎの検出値およびラッチ回路５４の出力信号に基づいて、電源回路５６の起動／停止を制御する。起動／停止回路５５ｂは、比較回路５５１，５５２、論理回路５５３，５５４，５５５，５５８、およびフリップフロップ（以下、ＦＦとも称する）回路５５６，５５７を有する。

　比較回路５５１は、入力電圧Ｖｉｎが閾値Ｖ３以上であるときに、Ｈレベルの信号を論理回路５５３に出力するように構成される。一方、比較回路５５１は、入力電圧Ｖｉｎが閾値Ｖ３未満であるときに、Ｌレベルの信号を論理回路５５３に出力するように構成される。

　比較回路５５２は、入力電圧Ｖｉｎが閾値Ｖ２以下であるときにＨレベルの信号を論理回路５５４，５５５に出力するように構成される。一方、比較回路５５２は、入力電圧Ｖｉｎが閾値Ｖ２より大きいときにＬレベルの信号を論理回路５５４，５５５に出力するように構成される。

　論理回路５５３は、カウンタ５４１からの入力がＬレベルであり、かつ比較回路５５１からの入力がＨレベルである場合はＨレベルの信号を、それ以外の場合はＬレベルの信号を、ＦＦ回路５５６，５５７の各々のセット入力（Ｓ）端子に出力する。

　論理回路５５４は、カウンタ５４１からの入力がＬレベルであり、かつ比較回路５５２からの入力がＨレベルである場合はＨレベルの信号を、それ以外の場合はＬレベルの信号を、ＦＦ回路５５６のリセット入力（Ｒ）端子に出力する。

　論理回路５５５は、カウンタ５４１および比較回路５５２からの入力が共にＨレベルである場合はＨレベルの信号を、それ以外の場合はＬレベルの信号を、ＦＦ回路５５７のＲ端子に出力する。

　ＦＦ回路５５６，５５７は、ＲＳフリップフロップ回路で構成される。図７は、図６に示したＦＦ回路５５６，５５７の動作を示す表である。以下に、図７を参照して、ＦＦ回路５５６，５５７の入力Ｓ，Ｒに対応する出力Ｑを説明する。

　ＦＦ回路５５６，５５７は、Ｓ端子への入力（入力Ｓ）およびＲ端子への入力（入力Ｒ）が、それぞれＨおよびＬレベルのとき、セット状態になる。セット状態において、ＦＦ回路５５６，５５７のセット出力（Ｑ）端子の出力（出力Ｑ）はＨレベルとなる。

　ＦＦ回路５５６，５５７は、入力Ｓおよび入力ＲがそれぞれＬおよびＨレベルのとき、リセット状態になる。リセット状態において、ＦＦ回路５５６，５５７の出力ＱはＬレベルとなる。

　ＦＦ回路５５６，５５７は、入力Ｓおよび入力Ｒが共にＬレベルのとき、出力Ｑの状態を維持する。

　ＦＦ回路５５６，５５７は、電源投入時には、リセットされ、出力ＱはＬレベルとなる。

　論理回路５５８はＦＦ回路５５６，５５７の出力Ｑが共にＨレベルである場合はＨレベルの信号を電源回路５６に出力し、それ以外の場合はＬレベルの信号を電源回路５６に出力する。

　電源回路５６は、論理回路５５８の出力がＬレベルからＨレベルに遷移したとき起動され、制御回路３２に電源電圧を供給する。よって、制御回路３２が起動される。論理回路５５８の出力がＨレベルからＬレベルに遷移すると、電源回路５６は停止される。よって、電源回路５６から制御回路３２への電源電圧の供給が停止され、制御回路３２が停止される。

　次に、図６～図８を用いて、ラッチ機能がオンである場合およびオフである場合の各々について、第３の構成例に従う電源５０の動作を説明する。

　図８（Ａ）は、ラッチ機能がオフである場合の電源５０の動作を示す表である。図６～図８（Ａ）を参照して、ラッチ回路５４のカウンタ５４１のカウント値が３未満である場合、すなわち、ラッチ機能がオフである場合、カウンタ５４１はＬレベルの信号を論理回路５５３，５５４，５５５に出力する。この場合、比較回路５５１の出力信号が論理回路５５３の出力信号となり、ＦＦ回路５５６，５５７への入力Ｓとなる。また、この場合、論理回路５５５の出力信号、すなわちＦＦ回路５５７への入力Ｒは、Ｌレベルに固定される。よって、ＦＦ回路５５６の入力Ｓ，Ｒはそれぞれ比較回路５５１，５５２の出力信号である。また、ＦＦ回路５５７の出力Ｑは、比較回路５５１の出力がＨレベルであるときＨレベルであり、比較回路５５１の出力がＬレベルであるとき変わらない。

　Ｖｉｎ≦Ｖ２のとき、比較回路５５１の出力信号、すなわち、ＦＦ回路５５６，５５７の入力Ｓは、Ｌレベルである。一方、比較回路５５２の出力信号、すなわち、ＦＦ回路５５６の入力Ｒは、Ｈレベルである。よって、ＦＦ回路５５６，５５７の出力ＱはそれぞれＬレベル、直前のＦＦ回路５５７の出力Ｑであるので、論理回路５５８の出力信号はＬレベルとなり、電源回路５６が停止される。

　Ｖ２＜Ｖｉｎ＜Ｖ３のとき、比較回路５５１の出力信号、すなわち、ＦＦ回路５５６，５５７の入力Ｓは、Ｌレベルである。また、比較回路５５２の出力信号、すなわち、ＦＦ回路５５６の入力Ｒも、Ｌレベルである。よって、ＦＦ回路５５６，５５７の出力Ｑは共に直前の出力Ｑを維持するので、論理回路５５８の出力信号も維持され、電源回路５６の状態も維持される。

　Ｖｉｎ≧Ｖ３のとき、比較回路５５１の出力信号、すなわち、ＦＦ回路５５６，５５７の入力Ｓは、Ｈレベルである。一方、比較回路５５２の出力信号、すなわち、ＦＦ回路５５６の入力Ｒは、Ｌレベルである。よって、ＦＦ回路５５６，５５７の出力Ｑは共にＨレベルであるので、論理回路５５８の出力信号もＨレベルとなり、電源回路５６が起動される。

　図８（Ｂ）は、ラッチ機能がオンである場合の、図６に示した電源５０の動作を示す表である。図６～図８（Ｂ）を参照して、ラッチ回路５４のカウンタ５４１のカウント値が３以上である場合、すなわち、ラッチ機能がオンである場合、カウンタ５４１はＨレベルの信号を論理回路５５３，５５４および論理回路５５５に出力する。この場合、論理回路５５３の出力信号、すなわちＦＦ回路５５６，５５７の入力Ｓは共にＬレベルに固定される。また、この場合、論理回路５５４の出力信号、すなわちＦＦ回路５５６の入力ＲはＬレベルに固定される。よって、ＦＦ回路５５６の入力Ｓ，Ｒは共にＬレベルとなる。ここで、ラッチ機能がオンとなったときの入力電圧ＶｉｎはＶｉｎ≧Ｖ３であるので、ＦＦ回路５５６の直前の出力ＱはＨレベルである。よって、ＦＦ回路５５６の出力ＱはＨレベルのまま維持される。したがって、ＦＦ回路５５７の出力Ｑが、論理回路５５８の出力信号となる。さらにまた、この場合、比較回路５５２の出力信号が論理回路５５５の出力信号となり、ＦＦ回路５５７への入力Ｒとなる。したがって、論理回路５５８の出力信号は、比較回路５５２の出力信号によって決定する。

　Ｖ１＜Ｖｉｎ≦Ｖ２のとき、比較回路５５２の出力信号、すなわち、ＦＦ回路５５７の入力ＲはＨレベルであるため、ＦＦ回路５５７の出力Ｑ、すなわち、論理回路５５８の出力信号はＬレベルとなる。したがって、電源回路５６が停止される。

　Ｖｉｎ＞Ｖ２のとき、比較回路５５２の出力信号、すなわち、ＦＦ回路５５７の入力ＲはＬレベルであるため、ＦＦ回路５５７の出力Ｑ、すなわち、論理回路５５８の出力信号は維持される。したがって、電源回路５６の状態も維持される。

　なお、Ｖｉｎ≦Ｖ１のときは上述のようにラッチ機能がオフされるので、ラッチ機能がオンである場合のＶｉｎはＶｉｎ＞Ｖ１となる。

　このような構成により、ラッチ機能がオフであるとき、起動／停止回路５５は、入力電圧Ｖｉｎが閾値Ｖ３以上に達するたびに、電源回路５６を起動する。また、起動／停止回路５５は、入力電圧Ｖｉｎが閾値Ｖ２以下に達するたびに、電源回路５６を停止する。これに対して、ラッチ機能がオンであるとき、起動／停止回路５５は、入力電圧Ｖｉｎが閾値Ｖ２以下となるまでは電源回路５６の起動状態を維持し、入力電圧Ｖｉｎが閾値Ｖ２以下となると電源回路５６を停止し、その後は入力電圧Ｖｉｎが閾値Ｖ３以上に上昇しても停止状態を保持する（ラッチする）ことができる。

　図９は、図６に示した第３の構成例に従う電源５０による電源回路５６の起動および停止制御を示す図である。以下に、図６～図９を参照して、第３の構成例に従う電源５０の動作を説明する。

　時刻ｔ２０において、電力変換装置１００が起動されると、直流電圧ＶＤＣが上昇し、それに伴い入力電圧Ｖｉｎも上昇する。

　ｔ２０＜ｔ＜ｔ２１（期間Ｔ１）および時刻ｔ２１において、Ｖｉｎ≦Ｖ２であるため、電源回路５６は停止状態を維持する。

　ｔ２１＜ｔ＜ｔ２２（期間Ｔ２）において、Ｖ２＜Ｖｉｎ＜Ｖ３であるため、電源回路５６は停止状態を維持する。

　時刻ｔ２２においてＶｉｎ＝Ｖ３に達すると、電源回路５６が起動する。
　電源回路５６が起動すると、入力電圧Ｖｉｎが低下し始める。ただし、ｔ２２＜ｔ＜ｔ２３（期間Ｔ３）では、Ｖ２＜Ｖｉｎ＜Ｖ３であるため、電源回路５６は起動状態を維持する。

　時刻ｔ２３において、Ｖｉｎ＝Ｖ２に低下すると、電源回路５６は停止する。
　電源回路５６が停止すると、入力電圧Ｖｉｎは上昇に転じる。ただし、ｔ２３＜ｔ＜ｔ２４（期間Ｔ４）では、Ｖ２＜Ｖｉｎ＜Ｖ３であるため、電源回路５６は停止状態を維持する。

　時刻ｔ２４において、Ｖｉｎ＝Ｖ３に達すると、電源回路５６は再び起動する。その後、ラッチ機能が有効になる時刻ｔ２７（詳しくは後述）になるまで、すなわち、ｔ２４＜ｔ＜ｔ２７（期間Ｔ５）は、Ｖｉｎ＞Ｖ３であるため、電源回路５６は起動したままである。

　時刻ｔ２５において、Ｖｉｎ＝Ｖ５に達すると、過充電抑制回路５３の比較回路５３１がＨレベルの信号をトランジスタＳ８に出力し、トランジスタＳ８が導通状態にされる。よって抵抗Ｒ５に電流が流れ、コンデンサ５１の電力が消費されるので、入力電圧Ｖｉｎは下降に転じる。比較回路５３１はＨレベルの信号をカウンタ５４１にも出力する。カウンタ５４１は比較回路５３１の出力信号がＬレベルからＨレベルへと遷移した回数（カウント値）を１繰り上げる。

　時刻ｔ２６において、Ｖｉｎ＝Ｖ４に低下すると、過充電抑制回路５３の比較回路５３１がＬレベルの信号をトランジスタＳ８に出力し、トランジスタＳ８が非導通状態にされる。よって抵抗Ｒ５に電流が流れなくなり、抵抗Ｒ５がコンデンサ５１の電力を消費しなくなる。したがって、コンデンサ１５からの電力の供給により、入力電圧Ｖｉｎは上昇に転じる。

　この後も電力変換装置１００が通常に運転される間は、入力電圧Ｖｉｎは上述の制御により、閾値Ｖ４～Ｖ５の間に保たれる。カウンタ５４１は比較回路５３１の出力信号がＬレベルからＨレベルへと遷移した回数（カウント値）をカウントする。

　時刻ｔ２７において、該カウント値が所定の回数（ここでは３回）以上となると、カウンタ５４１から論理回路５５３，５５４，５５５に出力される信号は、ＬレベルからＨレベルへと遷移する。これにより、ラッチ機能は有効（オン）となる。時刻ｔ２７以降、時刻ｔ３２にラッチが解除（オフ）されるまで、カウンタ５４１の出力信号はＨレベルに固定される。

　時刻ｔ２７において、ラッチ機能がオンされたのち、電源回路５６が停止される時刻ｔ３０（詳しくは後述）になるまで、すなわち、時刻ｔ２７およびｔ２７＜ｔ＜ｔ３０（期間Ｔ６）は、Ｖｉｎ＞Ｖ２であるため、電源回路５６は起動状態を維持する。

　時刻ｔ２８において電力変換装置１００が停止されると、コンデンサ１５の直流電圧ＶＤＣが低下し始める。

　時刻ｔ２９において、直流電圧ＶＤＣが所定の閾値Ｖ１１以下となると、コンデンサ５１において、コンデンサ１５から供給される電力に比べて、電源回路５６によって消費される電力が大きくなるので、入力電圧Ｖｉｎは上昇を止め、下降するのみとなる。

　時刻ｔ３０において、Ｖｉｎ＝Ｖ２に低下すると、電源回路５６が停止する。時刻ｔ３０以降、コンデンサ１５の直流電圧ＶＤＣが充分に低くなり、コンデンサ１５からコンデンサ５１への電力供給が充分に低くなるまで、入力電圧Ｖｉｎは閾値Ｖ４～Ｖ５の間で遷移する。その後、直流電圧ＶＤＣが充分に低くなると、入力電圧Ｖｉｎも上昇を止め、低下するのみとなる。

　上述のように、電源回路５６は、ラッチ機能がオンである限り、電源回路５６が停止された後は、入力電圧Ｖｉｎに関わらず停止状態を保持するように構成されている。したがって、時刻ｔ３０を超え、ラッチ機能が解除される時刻ｔ３２（詳しくは後述）になるまで、すなわち、ｔ３０＜ｔ＜ｔ３２（期間Ｔ７）においても、電源回路５６は停止状態を維持する。

　時刻ｔ３２において、Ｖｉｎ＝Ｖ１であるので、ラッチ回路５４のカウンタ５４１がリセットされ、カウンタ５４１の出力はＨレベルからＬレベルへと遷移する。すなわち、ラッチ機能が解除（オフ）されるので、再度電力変換装置１００を起動した際に、再び電源回路５６を起動することが可能になる。

　時刻ｔ３２においてラッチ機能が解除された後、すなわちｔ＞ｔ３２（期間Ｔ８）においても、Ｖｉｎ＜Ｖ２なので、電源回路５６は停止したままである。

　図１０は、図６に示した電源５０による電源回路５６の起動および停止制御の制御処理を示すフローチャートである。図１０に示される制御処理は、主に電源５０の制御部５００ｂにより実行される。

　図１０を参照して、ステップＳ０１において、制御装置４によりスイッチＳ１～Ｓ３が導通状態にされ、電力変換装置１００が起動される。なお、ラッチ回路５４のカウント値Ｎｏｎは初期値０に設定されている。

　次に、ステップＳ０２において、制御部５００ｂの起動／停止回路５５ｂは、入力電圧Ｖｉｎが閾値Ｖ３以上であるか否かを判定する。ステップＳ０２において、入力電圧Ｖｉｎが閾値Ｖ３以上である場合（Ｓ０２にてＹＥＳ）、ステップＳ０３に進み、起動／停止回路５５ｂは、電源回路５６のラッチ機能が有効であるか否か（ラッチ機能がオンかオフか）を判定する。ステップＳ０３においてラッチ機能がオフである場合（ステップＳ０３にてＮＯ）、ステップＳ０４により、起動／停止回路５５ｂは電源回路５６を起動する。

　一方、ステップＳ０３においてラッチ機能がオンである場合（Ｓ０３にてＹＥＳ）、以降のステップＳ０４～Ｓ０６はスキップされる。

　ステップＳ０２において、入力電圧Ｖｉｎが閾値Ｖ３未満である場合（Ｓ０２にてＮＯ）、起動／停止回路５５ｂは、ステップＳ０５により、入力電圧Ｖｉｎが閾値Ｖ２以下であるか否かを判定する。ステップＳ０５において、入力電圧Ｖｉｎが閾値Ｖ２以下である場合（Ｓ０５にてＹＥＳ）、ステップＳ０６により、起動／停止回路５５ｂは電源回路５６を停止する。

　ステップＳ０５において、入力電圧Ｖｉｎが閾値Ｖ２より大きい場合（Ｓ０５においてＮＯ）、ステップＳ０６はスキップされる。

　ステップＳ０７において、制御部５００ｂの過充電抑制回路５３は、入力電圧Ｖｉｎが閾値Ｖ５以上であるか否かを判定する。ステップＳ０７において、入力電圧Ｖｉｎが閾値Ｖ５以上である場合（ステップＳ０７においてＹＥＳ）、過充電抑制回路５３は、ステップＳ０８により、トランジスタＳ８を導通状態にする。一方、ステップＳ０７において入力電圧Ｖｉｎが閾値Ｖ５未満である場合（ステップＳ０７にてＮＯ）、ステップＳ０８～Ｓ１０はスキップされる。

　ステップＳ０８にてトランジスタＳ８を導通状態にすると、過充電抑制回路５３は、ステップＳ０９に進み、トランジスタＳ８が非導通状態にから導通状態になる条件を満たしているか否かを判定する。過充電抑制回路５３は、ステップＳ０９によってトランジスタＳ８が非導通状態から導通状態に遷移したタイミングを捉える。具体的には、入力電圧Ｖｉｎが閾値Ｖ５未満からＶ５以上に遷移したときに、過充電抑制回路５３は、上記条件を満たしていると判定する。上記条件を満たしていると判定されると（Ｓ０９においてＹＥＳ）、ステップＳ１０により、ラッチ回路５４は入力電圧Ｖｉｎが閾値Ｖ５以上となった回数（カウント値）Ｎｏｎの値を１繰り上げる。

　一方、ステップＳ０９において、トランジスタＳ８が非導通状態にから導通状態になる条件を満たさない場合、すなわち、入力電圧Ｖｉｎが元々閾値Ｖ５以上であり変化しない場合（Ｓ０９にてＮＯ）、ステップＳ１０はスキップされる。すなわち、ラッチ回路５４はカウント値Ｎｏｎを維持する。

　ステップＳ０７にて入力電圧Ｖｉｎが閾値Ｖ５未満である場合（Ｓ０７にてＮＯ）、ステップＳ１１により、過充電抑制回路５３は、入力電圧Ｖｉｎが閾値Ｖ４以下であるか否かを判定する。ステップＳ１１において、入力電圧Ｖｉｎが閾値Ｖ４以下である場合（Ｓ１１にてＹＥＳ）、過充電抑制回路５３は、ステップＳ１２により、トランジスタＳ８を非導通状態にする。一方、ステップＳ１１において入力電圧Ｖｉｎが閾値Ｖ４より大きい場合（Ｓ１１にてＮＯ）、ステップＳ１２はスキップされる。

　ステップＳ１３において、ラッチ回路５４は、カウント値Ｎｏｎが所定の回数Ｎｏｎｔ以上であるか否かを判定する。カウント値Ｎｏｎが所定の回数Ｎｏｎｔ以上である場合（ステップＳ１３にてＹＥＳ）、ステップＳ１４に進み、ラッチ回路５４はラッチ機能をオンする。

　一方、ステップＳ１３にてカウント値Ｎｏｎが所定の回数Ｎｏｎｔ未満である場合（Ｓ１３にてＮＯ）、ステップＳ１４はスキップされる。

　ステップＳ１５において、起動／停止回路５５ｂは、入力電圧Ｖｉｎが閾値Ｖ１以下であるか否かを判定する。入力電圧Ｖｉｎが閾値Ｖ１以下である場合（Ｓ１５にてＹＥＳ）、ステップＳ１６により、ラッチ回路５４はラッチ機能をオフする。続くステップＳ１７において、カウンタ５４１はカウント値Ｎｏｎをリセット（Ｎｏｎ＝０）し、電源５０の制御処理が終了する。

　一方、ステップＳ１５において入力電圧Ｖｉｎが閾値Ｖ１より大きい場合（Ｓ１５にてＮＯ）、制御部５００ｂは、ステップＳ０２に戻り、ステップＳ０２以降の処理を繰り返す。

　以上のように、本実施の形態によれば、電源５０において過充電抑制回路５３が機能する条件を所定の回数満たしたとき、電源回路５６の停止後に停止状態を維持するラッチ機能を有効にする。このように構成すると、電源５０への入力電圧Ｖｉｎが充分に高くなってから、ラッチ機能を有効にすることができる。

　入力電圧Ｖｉｎが充分に高くなってからラッチ機能を有効にすることで、電力変換装置１００の起動直後に入力電圧Ｖｉｎが一時的に低下したことによって電源回路５６が停止したときに、電源回路５６を再起動できなくなることを防ぐことができる。また、電力変換装置１００が停止した後にはラッチ機能が電源回路５６を停止状態に維持するため、電力変換装置１００の停止後に不適切な電源回路５６の再起動が起こることを抑制することができる。したがって、少なくとも１つの主回路給電方式の単位変換器を直列接続して構成された電力変換装置において、電力変換装置の停止後の不正動作を防止することができる。

　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１　電力系統、１ｕ，１ｖ，１ｗ　送電線、２，３　変圧器、４　制御装置、５　単位変換器、５ａ　第１端子、５ｂ　第２端子、１１～１４　スイッチング素子、１５，５１　コンデンサ、１８　励磁コイル、３０　主回路、３２　制御回路、４０，４２　駆動回路、４４　スイッチ操作回路、４６，５２　電圧センサ、４８　Ｉ／Ｆ回路、５０　電源、５３　過充電抑制回路、５４　ラッチ回路、５５，５５ａ，５５ｂ　起動／停止回路、５６　電源回路、５００ａ，５００ｂ　制御部、５０１，５０２　入力端子、５３１，５５０～５５２　比較回路、５５３，５５４，５５５，５５８　論理回路、５５６，５５７　ＦＦ回路、５４１　カウンタ、Ａ１～Ａ３　アーム、Ｃ１～Ｃ３　変流器、Ｄ１～Ｄ４　ダイオード、Ｉｕｖ，Ｉｖｗ，Ｉｗｕ　交流電流、Ｌ１～Ｌ３　リアクトル、ＮＬ，ＰＬ　直流ライン、Ｒ１～Ｒ３　限流抵抗器、Ｒ４，Ｒ５　抵抗、Ｓ１～Ｓ７　スイッチ、Ｓ８　トランジスタ、ＵＬ，ＶＬ，ＷＬ　交流ライン。

Claims (3)

1. 　少なくとも１つの単位変換器を直列接続して構成されたアームを備える電力変換器と、
   　前記電力変換器を制御する制御装置とを備え、
   　前記少なくとも１つの単位変換器は、
   　複数のスイッチング素子およびコンデンサを含み、前記複数のスイッチング素子を制御することにより前記コンデンサの電圧を交流電圧に変換する主回路と、
   　前記制御装置から受信した制御信号に従って前記複数のスイッチング素子を制御するように構成された制御回路と、
   　前記コンデンサの電圧を降圧して電源電圧を生成し、前記電源電圧を前記制御回路へ供給する電源とを含み、
   　前記電源は、
   　第１および第２の入力端子と、
   　前記第１および第２の入力端子間に前記コンデンサから与えられる入力電圧を検出する電圧センサと、
   　前記第１および第２の入力端子の間に、電気的に直列に接続されるスイッチおよび抵抗と、
   　前記第１および第２の入力端子の間に電気的に接続され、前記入力電圧を前記電源電圧に変換するように構成された電源回路と、
   　制御部とを有し、
   　前記制御部は、
   　前記入力電圧が第１の閾値以上となったときに、前記電源回路を起動し、
   　前記入力電圧が前記第１の閾値より高い第２の閾値以上となったときに、前記スイッチを導通状態にし、
   　前記スイッチが導通状態である場合に、前記入力電圧が、前記第１の閾値より高く前記第２の閾値より低い第３の閾値以下となったときに、前記スイッチを非導通状態にし、
   　前記入力電圧が前記第１の閾値より低い第４の閾値以下となったときに、前記電源回路を停止するように構成され、
   　前記制御部はさらに、前記電源回路の起動後に前記入力電圧が前記第２の閾値以上となった回数に基づいて、前記電源回路を停止した状態で保持するラッチ機能を有効にするように構成される、電力変換装置。
2. 　前記制御部は、
   　前記ラッチ機能が有効である場合、前記入力電圧が前記第４の閾値よりさらに低い第５の閾値以下となったときに、前記ラッチ機能を解除するように構成される、請求項１に記載の電力変換装置。
3. 　前記制御部は、前記入力電圧が前記第２の閾値以上になった回数が２以上の所定の回数に達したときに、前記ラッチ機能を有効にする、請求項１または２に記載の電力変換装置。

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