WO2018181435A1 - 液晶表示装置 - Google Patents

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WO2018181435A1
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source line
line
pixel electrode
gate
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隆之 西山
諒 米林
耕平 田中
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal display device.
  • a technique for driving a liquid crystal display device using an AC signal in order to suppress deterioration of the liquid crystal in the liquid crystal display device is known.
  • a driving method using an AC signal of a liquid crystal display device for example, frame inversion driving for inverting the positive / negative polarity of the pixel voltage with respect to the potential of the common electrode for each frame, or the polarity of the pixel voltage for each horizontal scanning line Line inversion driving that inverts the pixel voltage and dot inversion driving that inverts the polarity of the pixel voltage for each dot have been proposed (see, for example, Japanese Patent Application Laid-Open Nos. 2004-287087 and 2008-164952).
  • the frame inversion drive tends to cause flicker, and the line inversion drive tends to cause lines such as horizontal stripes.
  • the dot inversion driving hardly causes such deterioration in display quality.
  • the dot inversion driving can be realized by inverting the polarity of the data signal voltage supplied to the source line every horizontal scanning period, but the power consumption for inverting the polarity of the data signal voltage is increased.
  • An object of the present invention is to provide a technique for suppressing a reduction in display quality while reducing power consumption.
  • the liquid crystal display device includes an active matrix substrate, a counter substrate disposed opposite to the active matrix substrate, a liquid crystal layer sandwiched between the active matrix substrate and the counter substrate, and the active matrix substrate.
  • a liquid crystal display device having a circuit for supplying a data signal to a matrix substrate, wherein the active matrix substrate crosses the plurality of gate lines and the plurality of source lines for supplying the data signals.
  • a plurality of pixels each provided with a pixel electrode; and a pixel switching element in each of the plurality of pixels, a pixel switching element connected to one gate line and one source line.
  • the pixel electrode has a connection portion connected to the pixel switching element, and the connection portion of the pixel electrode is The data signal that extends to an adjacent pixel adjacent to the extending direction of the gate line of the pixel on which the pixel electrode is provided and that is supplied by one source line is opposite in polarity to the data signal supplied by the adjacent source line The polarity is inverted every vertical period.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is an equivalent circuit diagram of the pixel shown in FIG.
  • FIG. 4 is a schematic diagram illustrating a schematic configuration of a pixel in the first embodiment.
  • FIG. 5 is a schematic diagram of pixel electrodes provided in some of the pixels shown in FIG.
  • FIG. 6 is a diagram illustrating the polarity of the data signal voltage supplied to the source line and the polarity of the pixel voltage in a certain frame.
  • FIG. 7 is a schematic diagram illustrating a schematic configuration of a pixel according to the second embodiment.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is an equivalent circuit diagram of the pixel shown
  • FIG. 8 is a timing chart when data is written to the pixels in the second embodiment.
  • FIG. 9 is a schematic diagram illustrating an example of the arrangement of the common electrodes formed on the active matrix substrate in Modification 1 of the second embodiment.
  • FIG. 10 is a schematic diagram showing a schematic configuration of an active matrix substrate provided with the signal lines shown in FIG.
  • FIG. 11 is a schematic diagram illustrating a configuration example of a pixel in the third embodiment.
  • FIG. 12 is a schematic diagram showing a schematic arrangement example of the gate drivers of the active matrix substrate in the fourth embodiment.
  • FIG. 13 is a diagram illustrating an equivalent circuit of the gate driver shown in FIG.
  • FIG. 14 is a timing chart when the gate driver shown in FIG. 13 drives the gate line.
  • FIG. 14 is a timing chart when the gate driver shown in FIG. 13 drives the gate line.
  • FIG. 15 is a schematic diagram showing an arrangement example of circuit elements of the gate driver shown in FIG.
  • FIG. 16 is a schematic diagram showing a configuration example of a pixel provided with circuit elements and control wirings of the gate driver shown in FIG.
  • FIG. 17 is a schematic diagram illustrating a configuration example of a pixel in a modified example of the fourth embodiment.
  • a liquid crystal display device includes an active matrix substrate, a counter substrate disposed to face the active matrix substrate, and a liquid crystal layer sandwiched between the active matrix substrate and the counter substrate. And a circuit for supplying a data signal to the active matrix substrate, wherein the active matrix substrate crosses the plurality of gate lines and the plurality of gate lines to supply the data signals.
  • a plurality of pixels each having a plurality of source lines, a plurality of pixels each provided with a pixel electrode, and a switching for a pixel connected to the pixel electrode, the one gate line, and the one source line in each of the plurality of pixels.
  • the pixel electrode has a connection portion connected to the pixel switching element, and the pixel electrode The continuation portion extends to an adjacent pixel adjacent to the extending direction of the gate line of the pixel in which the pixel electrode is provided, and the data signal supplied by one source line is the polarity of the data signal supplied by the adjacent source line The polarity is reversed every first vertical period (first configuration).
  • the pixel electrodes are arranged so that the polarities of the pixel electrodes adjacent to each other are opposite to each other as compared with the case where the connection portion of the pixel electrodes does not extend to the adjacent pixels in the extending direction of the gate line. Can be easily connected to the source line corresponding to the voltage polarity of the pixel of the pixel electrode via the pixel switching element. Therefore, it is possible to realize dot inversion driving while reducing power consumption, and to suppress deterioration in display quality.
  • the extending directions of the connection portions of the pixel electrodes adjacent to each other in the extending direction of the source lines are opposite to each other, and the connection portions of the pixel electrodes are connected to each other among the plurality of source lines. It is good also as being connected with the source line nearest to a part (2nd structure).
  • the source line closest to the connection portion to which the connection portion of the pixel electrode is connected is the source line closest to the connection portion and the source arranged to overlap the connection portion. Includes lines.
  • the extending directions of the connection portions of the pixel electrodes adjacent in the extending direction of the source line are opposite to each other.
  • the pixel electrode connecting portion is arranged up to the pixels adjacent in the extending direction of the gate line. Therefore, it is easy to connect each pixel electrode to a source line to which a data signal having a polarity different from that of other pixel electrodes adjacent to the pixel electrode is provided.
  • the pixel electrodes of the plurality of pixels are arranged in a matrix, and one source line is arranged every two columns of pixels adjacent to each other in the extending direction of the gate line.
  • Two gate lines are arranged with respect to the pixel electrode arranged in the pixel electrode.
  • adjacent pixel electrodes across one source line are connected to the same gate line of the two gate lines.
  • one pixel electrode is connected to the one source line, and the other pixel electrode is connected to the other one adjacent to the one source line. It may be connected to the source line (third configuration).
  • the third configuration since two gate lines are provided for one row of pixel electrodes, two gate lines are provided compared to the case where one gate line is provided for one row of pixel electrodes. Although it is necessary to drive at a double speed, data can be written to two columns of pixels with one source line, so the number of source lines can be reduced.
  • the connection portion of the pixel electrode extends to a pixel adjacent in the extending direction of the gate line. Therefore, even when a source line is arranged every two columns of pixels, it is easy to connect a pixel electrode to a source line corresponding to the polarity of the pixel voltage of the pixel electrode, and dot inversion driving is performed with low power consumption. Can be realized.
  • a third configuration includes a common electrode disposed to face pixel electrodes of the plurality of pixels, and a signal line connected to the common electrode, wherein the source line is disposed on the signal line. It is good also as arrange
  • the dot inversion drive is performed with low power consumption, and the signal line connected to the common electrode is easily arranged in the pixel.
  • the resistance of the common electrode can be reduced by arranging the signal lines.
  • a drive circuit that is provided for each of the plurality of gate lines and that switches a corresponding one gate line to a selected state or a non-selected state, and is connected to each of the plurality of drive circuits and controlled.
  • a plurality of control wirings for supplying a signal wherein the drive circuit includes a drive circuit element including a plurality of switching elements, and the drive circuit element includes a plurality of pixels adjacent to each other in a gate line extending direction.
  • One source line connected to a pixel electrode of one pixel in the plurality of pixels provided with the drive circuit element is bent, and a control wiring connected to the one drive circuit element is
  • the drive circuit elements may be disposed between the plurality of pixels in which the drive circuit elements are disposed (fifth configuration).
  • the dot inversion drive can be realized with low power consumption, and the drive circuit element and the control wiring are arranged in the pixel as compared with the case where all the source lines are linear. Cheap.
  • the switching element as the drive circuit element may include an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as a semiconductor material. Good (sixth configuration).
  • the drive circuit element is arranged as compared with the case where amorphous silicon (a-Si) or LTPS (Low Temperature-Poly-silicon) is used as the semiconductor material of the switching element as the drive circuit element.
  • a-Si amorphous silicon
  • LTPS Low Temperature-Poly-silicon
  • the pixel switching element includes an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as a semiconductor material. (Seventh configuration).
  • the seventh configuration it is possible to increase the definition of the pixel as compared with the case where amorphous silicon (a-Si) or LTPS (Low Temperature Poly-silicon) is used as the semiconductor material of the pixel switching element.
  • a-Si amorphous silicon
  • LTPS Low Temperature Poly-silicon
  • the drain of each pixel switching element may be arranged in the same direction with respect to the source line to which the pixel switching element is connected (eighth Constitution).
  • the eighth configuration even when the gate layer and the source layer are shifted in the extending direction of the gate line, the variation in capacitance between each pixel electrode and the gate line is equal. Therefore, the pull-in voltage of each pixel when the pixel switching element is turned off is also equal, and display failure is unlikely.
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2.
  • the display panel 2 includes an active matrix substrate 10, a counter substrate 20, a liquid crystal layer (not shown) sandwiched between these substrates, and a pair of polarizing plates (not shown) that sandwich the active matrix substrate 10 and the counter substrate 20. Is provided.
  • the liquid crystal display device 1 includes a source driver 30, a gate driver 40, a display control circuit 50, and a power source 60.
  • the active matrix substrate 10 is electrically connected to the source driver 30 and the gate driver 40.
  • the display control circuit 50 is electrically connected to the display panel 2, the source driver 30, and the power source 60.
  • the display control circuit 50 outputs control signals to the source driver 30 and the gate driver 40.
  • the power supply 60 is electrically connected to the display panel 2, the source driver 30, and the display control circuit 50, and supplies a power supply voltage signal to each.
  • the counter substrate 20 includes a common electrode, a black matrix (BM), and three color filters of red (R), green (G), and blue (B) (all not shown).
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 10.
  • M M: natural number
  • gate lines G (1) to G (M) are formed substantially in parallel at regular intervals from one end to the other end in the X-axis direction.
  • gate lines G are referred to as gate lines G.
  • a plurality of source lines S are formed so as to intersect with the gate lines G.
  • FIG. 3 is an equivalent circuit diagram of pixels formed on the active matrix substrate 10. As shown in FIG. 3, one pixel electrode 11 is disposed in each pixel PIX. The pixel electrode 11 is connected to the gate line G and the source line S through a thin film transistor 12 (TFT: Thin Film Transistor) (hereinafter referred to as a pixel TFT). Each pixel PIX corresponds to any color of the color filter on the counter substrate 20.
  • TFT Thin Film Transistor
  • a data signal voltage supplied from the source driver 30 (see FIG. 1) to the source line S is input to the pixel electrode 11 via the pixel TFT 12.
  • a predetermined voltage is applied to the common electrode (not shown) by the display control circuit 50 (see FIG. 1).
  • the potential of the pixel PIX corresponds to the potential of the source line S, the capacitance Cgd between the pixel electrode 11 and the gate line G, the pixel electrode 11 and the common electrode (not shown) according to the potential change of the gate line G. And the capacitance Ccom between them.
  • a voltage applied to the pixel electrode 11 is referred to as a pixel voltage.
  • the pixel voltage is the potential of the pixel electrode 11 with respect to the potential of the common electrode.
  • the polarity of the pixel voltage when the potential of the pixel electrode 11 is higher than the potential of the common electrode is positive, and the potential of the pixel electrode 11 is higher than the potential of the common electrode.
  • the polarity of the pixel voltage when is low is negative.
  • dot inversion driving is performed in which the polarity of the pixel voltage of each pixel is opposite to the pixel voltage of pixels adjacent to the pixel in the vertical and horizontal directions.
  • dot inversion driving is performed in which the polarity of the pixel voltage of each pixel is opposite to the pixel voltage of pixels adjacent to the pixel in the vertical and horizontal directions.
  • FIG. 4 is a schematic diagram showing a schematic configuration of a pixel in the present embodiment.
  • one pixel electrode 11 is provided for each pixel PIX indicated by a broken line frame.
  • Each pixel PIX includes a light shielding region Pb covered with a black matrix (not shown) provided on the counter substrate 20 and a non-light shielding region Pa (also referred to as an opening) that is not covered with the black matrix.
  • the pixel electrode 11 is connected to the drain 12d of the pixel TFT 12 via a contact.
  • the source of the pixel TFT 12 is connected to the source line S, and the gate is connected to the gate line G.
  • FIG. 5 is a schematic diagram of the pixel electrode 11 provided in a part of the pixels PIX shown in FIG.
  • the pixel electrode 11 includes a capacitance forming portion 11a and a connecting portion 11b.
  • the capacitance forming portion 11a is a portion that is provided in the non-light-shielding region Pa and forms a capacitance Ccom with the common electrode.
  • the connection portion 11b is a portion provided in the light shielding region Pb and connected to the drain 12d (see FIG. 4) of the pixel TFT 12 via a contact.
  • connection portion 11b extends to the light shielding region Pb of the pixel PIX adjacent to the capacitance forming portion 11a in the X-axis direction, that is, in the extending direction of the gate line G. Note that the boundary between the pixels PIX adjacent to each other in the extending direction of the gate line G is a position that substantially bisects the light shielding region Pb between the adjacent pixel electrodes 11.
  • the extending directions of the connecting portions 11b of the pixel electrodes 11 adjacent to the extending direction (Y-axis direction) of the source line S are opposite to each other.
  • the upper pixel electrode 11 (111A to 114A) has the X-axis positive direction extending in the connecting portion 11b, while the lower pixel electrode 11 (111B to 114B) has the X-axis negative direction.
  • the lower pixel electrode 11 (111B to 114B) has the X-axis negative direction.
  • the upper pixel electrode 11 (111A to 114A) is connected to the source line S arranged on the right side of the pixel electrode 11 via the pixel TFT 12, and the lower pixel electrode 11 (111B to 111b) is connected to the pixel electrode.
  • 11 is connected to the source line S disposed on the left side of the pixel 11 via the pixel TFT 12. That is, the pixel electrode 11 adjacent in the extending direction (Y-axis direction) of the source line S is arranged in the extending direction of the connection portion 11 b of the pixel electrode 11 out of the two source lines S adjacent to the pixel electrode 11. Connected to the source line S.
  • the drain 12 d of the pixel TFT 12 connected to the upper and lower pixel electrodes 11 is arranged in the same direction with respect to the source line S.
  • FIG. 6 is a diagram illustrating the polarity of the data signal voltage supplied to the source line S and the polarity of the pixel voltage in each pixel PIX in a certain frame.
  • “(+)” indicates that a positive voltage based on the voltage of the common electrode is applied
  • “( ⁇ )” indicates a negative voltage based on the voltage of the common electrode. Is applied.
  • negative data signal voltages are supplied to the source lines Sa, Sc and Se, and positive data signal voltages are supplied to the source lines Sb and Sd.
  • the pixel voltages at the pixel electrodes 111B, 112A, 113B, and 114A connected to the source lines Sa, Sc, and Se become negative ( ⁇ ), and the pixel electrodes 111A, 112B, and 113A connected to the source lines Sb and Sd.
  • 114B has a positive polarity (+).
  • each pixel electrode 11 is connected to the source line S corresponding to the polarity of the pixel voltage in the pixel PIX provided with the pixel electrode 11, and the pixel of the pixel PIX
  • the voltage can be controlled to have a polarity opposite to that of the pixel voltage in other pixels PIX that are vertically and horizontally adjacent. Therefore, the dot inversion drive can be realized by performing the polarity inversion of the data signal voltage supplied to the source line S every vertical scanning period, and the deterioration of the display quality can be prevented.
  • the pixel TFT 12 is connected to the source line S in the same direction. Therefore, even if a layer shift between the gate layer and the source layer occurs, the area of the portion where each pixel TFT 12 is connected to the gate line G and the source line S is equal. Therefore, even if a layer shift occurs, the capacitance of the pixel electrode 11 connected to the pixel TFT 12 and the gate line G is substantially the same, the pixel pull-in voltage when the pixel TFT 12 is turned off does not vary, and vertical stripes Display defects such as these are less likely to occur.
  • FIG. 7 is a schematic diagram showing a schematic configuration of a pixel in the present embodiment.
  • the same reference numerals as those in the first embodiment are assigned to the same configurations as those in the first embodiment.
  • a source line S (Sa to Sd) is provided for every two columns of pixels.
  • pixel electrodes 120 (121a to 121d, 121a to 121d) are arranged on the upper stage, and pixel electrodes 120 (123a to 123d, 124a to 124d) are arranged on the lower stage.
  • the pixel electrodes 121a to 121d are connected to the gate line G1_n
  • the pixel electrodes 122a to 122d are connected to the gate line G2_n.
  • the pixel electrodes 123a to 123d in the lower stage are connected to the gate line G1_n + 1, and the pixel electrodes 124a to 124d are connected to the gate line G2_n + 1. That is, in this example, since two gate lines G are provided for one row of pixels, twice as many gate lines G are required as compared with the first embodiment.
  • gate lines G1_n, G1_n + 1, G2_n, and G2_n + 1 are not distinguished from each other, they are referred to as gate lines G.
  • the pixel electrodes 121a to 121d, 121a to 121d, 123a to 123d, and 124a to 124d are not distinguished from each other, Called.
  • connection portion 120b connected to the drain 12d of the pixel TFT 12 extends to the light shielding region Pb of the pixel adjacent in the extending direction of the gate line G.
  • the extending directions of the connection portions 120b of the pixel electrodes 120 connected to the same gate line G are the same direction, but other gate lines
  • the extending direction of the connecting portion 120b of the other pixel electrode 110 connected to G is opposite to the extending direction.
  • the extending directions of the connection portions 120b of the pixel electrodes 120 adjacent in the Y-axis direction are opposite to each other.
  • two adjacent pixel electrodes 120 connected to the same gate line G are different from each other, and are connected to the source line S adjacent to the connection portion 110 b of the pixel electrode 120.
  • the source line S adjacent to the connection portion 110b is the source line S that is the shortest distance from the source line S that is away from the connection portion 110b, and the source line S that is disposed so as to overlap the connection portion 110b.
  • the pixel electrode 121a is connected to the source line Sa adjacent to the connection portion 120b of the pixel electrode 121a via the pixel TFT 12.
  • the pixel electrode 121b is connected to the source line Sb adjacent to the connection portion 120b of the pixel electrode 121b via the pixel TFT 12.
  • the pixel electrode 122a is connected to the source line Sa adjacent to the connection portion 120b of the pixel electrode 122a via the pixel TFT 12.
  • the pixel electrode 122b is connected to the source line Sb adjacent to the connection portion 120b of the pixel electrode 122b through the pixel TFT 12.
  • the pixel TFTs 12 connected to the same gate line G are connected in the same direction with respect to the connected source line S, but the pixel TFTs 12 adjacent in the Y-axis direction are connected to the source line S. And in the opposite direction.
  • the data signal voltage supplied to each source line S is opposite in polarity to the adjacent source line S, and the polarity of the data signal voltage is inverted every vertical scanning period. That is, as shown in FIG. 7, the negative ( ⁇ ) data signal voltage is supplied to the source lines Sa and Sc, and the positive (+) data signal voltage is supplied to the source lines Sb and 15d.
  • the pixel voltages at the pixel electrodes 121a, 122a, 124b, 121c, 123b, 124d, and 122c connected to the source lines Sa and Sc are negative ( ⁇ ).
  • the pixel voltages at the pixel electrodes 121b, 122b, 123a, 124c, 121d, 122d, and 123c connected to the source lines Sb and 15d are positive (+).
  • FIG. 8 is a timing chart when data is written to the pixel.
  • the gate lines G1_n, G2_n, G1_n + 1, G2_n + 1 are driven in this order every horizontal scanning period. While the gate lines G are being driven, the source lines Sa to Sd are supplied with data signal voltages (Sv +, Sv ⁇ ) to be written to the pixels where the pixel electrodes 120 connected to the gate lines G are arranged. Is done.
  • Sv + is a positive data signal voltage based on the potential of the common electrode
  • Sv ⁇ is a negative data signal voltage based on the potential of the common electrode.
  • the pixel provided with the pixel electrodes 121a to 121d the pixel provided with the pixel electrodes 122a to 122d, the pixel provided with the pixel electrodes 123a to 123d, and the pixel provided with the pixel electrodes 124a to 124d.
  • Data is written in order.
  • two gate lines G are provided for one row of pixels, and data is written to two columns of pixels using one source line S. Therefore, one gate line G is provided for one row of pixels, and the gate line G and the source line S are respectively doubled at a double speed as compared with the case where data is written to one column of pixels by one source line S. To drive.
  • connection part 120b of the pixel electrode 120 extends to a pixel adjacent in the extending direction of the gate line G, the source line corresponding to the polarity of the pixel voltage of the pixel in which the pixel electrode 120 is provided. It is easy to connect S and the pixel electrode 120. Therefore, the dot inversion driving can be realized by performing the polarity inversion of the data signal voltage supplied to the source line S every vertical scanning period, and the display quality can be prevented from being lowered while reducing the power consumption.
  • data can be written to pixels in two columns with one source line S
  • the data of the source line S can be compared with writing data into pixels in one column with one source line S. The number can be reduced to half, and the number of source drivers for driving each source line S can be reduced.
  • the display panel in the second embodiment may be applied to a display panel with a touch panel.
  • a touch panel the case of applying to a display panel with a touch panel will be described.
  • the display panel 2 in this modification has a function of displaying an image and a touch sensor mechanism for having a touch detection function of detecting position information (touch position) input by the user based on the displayed image. It has. That is, in this example, the display panel 2 is a so-called full-in-cell touch panel integrated display panel in which a touch sensor mechanism (electrode, wiring, etc. for detecting a touch) is provided.
  • a touch sensor mechanism electrode, wiring, etc. for detecting a touch
  • the driving method of the liquid crystal molecules included in the liquid crystal layer is the horizontal electric field driving method.
  • the pixel electrode and the common electrode for forming the electric field for driving the liquid crystal are formed on the active matrix substrate 10.
  • FIG. 9 is a schematic diagram showing an example of the arrangement of common electrodes formed on the active matrix substrate 10 in the present modification.
  • the active matrix substrate 10 includes These elements are arranged.
  • the common electrode 17 is formed on the surface of the active matrix substrate 10 on the liquid crystal layer (not shown) side. As shown in FIG. 9, the common electrode 17 has a rectangular shape, and a plurality of common electrodes 17 are arranged in a matrix on the active matrix substrate 10, and are provided to face the pixel electrodes 120 (see FIG. 7 and the like).
  • the common electrode 17 is formed with a pixel electrode 120 (see FIG. 7 and the like) and a slit (not shown) for forming a lateral electric field.
  • the active matrix substrate 10 is provided with a controller 201.
  • the controller 201 performs control for displaying an image and control for detecting a touch position.
  • the active matrix substrate 10 is provided with a plurality of signal lines 202x extending in the X-axis direction and a plurality of signal lines 202y extending in the Y-axis direction so as to overlap the common electrode 17.
  • the plurality of signal lines 202y overlapping the common electrode 17 one signal line 202y is connected to the common electrode 17, and the common electrode 17 is connected to the controller 201 via the connected signal line 202y.
  • the common electrode 17 is paired with the pixel electrode 11 and is used for image display control, and is also used for touch position detection control.
  • the common electrode 17 has a parasitic capacitance between the adjacent common electrode 17 and the like.
  • a capacitance is formed between the common electrode 17 and the human finger, the touch pen, or the like, so that the capacitance of the common electrode 17 increases.
  • the controller 201 supplies a touch drive signal to the common electrode 17 via the signal line 202y and receives a touch detection signal via the signal line 202y. Thereby, the change in the electrostatic capacitance in the common electrode 17 is detected, and the touch position is detected.
  • FIG. 10 is a schematic diagram showing a schematic configuration of an active matrix substrate in which signal lines 202x and 202y are provided in a pixel.
  • the same components as those of the second embodiment are denoted by the same reference numerals as those of the second embodiment.
  • a configuration different from the second embodiment will be described.
  • a signal line 202y substantially parallel to the source line S is provided in the light shielding region Pb between the pixel electrodes 121b and 123b and the pixel electrodes 122a and 124a.
  • signal lines 202y are provided between the pixel electrodes 122b and 124b and the pixel electrodes 121c and 123c, and between the pixel electrodes 121d and 123d and the pixel electrodes 122c and 124c, respectively.
  • a signal line 202x substantially parallel to the gate line G is provided in the light-shielding region Pb between the gate line G2_n and the gate line G1_n + 1.
  • the signal lines 202x and 202y intersect each other and are connected via contacts at the intersecting positions.
  • the source line S and the source line S It is easy to arrange the signal line 202y in the light shielding region Pb between them.
  • the gate lines G are arranged between the gate lines G and G, as compared with the case where one gate line G is provided for one row of pixels. It is easy to arrange the signal line 202x in the light shielding region Pb.
  • FIG. 11 is a schematic diagram illustrating a configuration example of a pixel in the present embodiment.
  • the same reference numerals as those of Modification 1 are attached to the same configurations as those of Modification 1 described above.
  • a configuration different from that of Modification 1 will be described.
  • the pixel electrodes 131A to 134A are connected to the gate line Gn, and the pixel electrodes 131B to 134B are connected to the gate line Gn + 1.
  • pixel electrodes 130 when the pixel electrodes 131A to 134A and 131B to 134B are not distinguished, they are referred to as pixel electrodes 130. That is, in this example, the pixel electrodes 130 arranged in the same row are connected to the same gate line G, and N (N: 1 or more natural numbers) pixel electrodes 130 are arranged in the Y-axis direction. N gate lines G are arranged.
  • the extending directions of the connecting portions 130b to the pixel TFTs 12 are opposite to each other.
  • a signal line 202y is arranged in the light shielding region Pb between the pixel electrodes 132A and 132B and the pixel electrodes 133A and 133B, and the source lines S (S1 to S5) provided around the pixel provided with the signal line 202y are bent. is doing.
  • the source lines S1 to S5 are arranged so as to overlap the non-light-shielding region Pa of the pixel PIX.
  • the pixel electrodes 131A and 132B are connected to the source line S2 via the pixel TFT 12, and the pixel electrodes 132A and 133B are connected to the source line S3 via the pixel TFT 12.
  • the pixel electrodes 133A and 134B are connected to the source line S4 via the pixel TFT 12. That is, in this example, as in the first embodiment, the pixel electrodes 130 adjacent in the Y-axis direction are different source lines S and are arranged in the extending direction of the connection portion 130b of the pixel electrode 130. Connected to the source line S. Therefore, when M pixel electrodes 130 (M is a natural number of 1 or more) are arranged in the X-axis direction, M source lines S are arranged.
  • the source lines S1, S3, S5 and the source lines S2, S4 are supplied with data signal voltages having opposite polarities. That is, for example, when a negative ( ⁇ ) data signal voltage is supplied to the source lines S1, S3, and S5 in a certain frame, a positive (+) data signal voltage is supplied to the source lines S2 and S4.
  • a negative ( ⁇ ) data signal voltage is supplied to the source lines S1, S3, and S5 in a certain frame
  • a positive (+) data signal voltage is supplied to the source lines S2 and S4.
  • the pixel voltages at the pixel electrodes 131A, 132B, 133A, and 134B are positive (+)
  • the pixel voltages at the pixel electrodes 132A, 133B, and 134A are negative ( ⁇ ).
  • the signal line 202y can be arranged in the light-shielding area Pb between the pixels. Further, by bending a part of the source line S and extending the connection portion 130b of the pixel electrode 130 to the light shielding region Pb of the pixel adjacent in the X-axis direction, the pixel electrode 130 has the polarity of the pixel electrode 130. It is easy to connect to the corresponding source line S. Therefore, the dot inversion drive can be realized by performing the polarity inversion of the data signal voltage supplied to the source line S every vertical period, and the display quality can be prevented from being lowered while reducing the power consumption. In addition, since all the pixel TFTs 12 are connected in the same direction with respect to the source line S, it is possible to suppress deterioration in display quality such as vertical stripes due to a layer shift between the gate layer and the source layer.
  • all of the source lines S1 to S5 have a bent shape, but the source lines S1, S2, S4, and S5 except the source line S3 may be linear. That is, it is only necessary that one source line S connected to the pixel electrode 130 in the pixel in which the signal line 202y is arranged has at least a bent shape.
  • the example in which the signal line connected to the common electrode is disposed in the pixel is described, but the element disposed in the pixel is not limited thereto.
  • the gate driver 40 (see FIG. 1) may be disposed in the pixel.
  • FIG. 12 is a schematic diagram showing a schematic arrangement example of gate drivers provided on the active matrix substrate 10 in the present embodiment.
  • illustration of the source line S is omitted for convenience.
  • one gate driver 40 is provided for each gate line G, and the gate driver 40 switches the corresponding gate line G to a selected state or a non-selected state.
  • each gate driver 40 is arranged between the corresponding gate line G and the gate line G adjacent to the gate line G.
  • the gate drivers 40 provided for the odd-numbered gate lines G (G (1), (3), (5)%) Are connected to each other via the control wiring 411.
  • the gate drivers 40 provided for the even-numbered gate lines G (G (2), (4), (6)%) Are connected to each other via the control wiring 411.
  • terminal portions 71 and 72 are provided in the frame region on the side where the source driver 30 is provided.
  • the terminal unit 71 is connected to the display control circuit 50 and the power supply 60. Further, the terminal portion 72 is connected to the display control circuit 50, the source driver 30, and the source line S (see FIG. 2).
  • the display control circuit 50 has, as a control signal, a signal that repeats an H level (VDD) potential and an L level (VSS) potential alternately (hereinafter referred to as a clock signal) at a constant cycle, and the same potential as the H level of the clock signal.
  • a signal (hereinafter, reset signal) is supplied to the terminal unit 71.
  • the power supply 60 supplies a power supply voltage signal to the source driver 30 and the terminal unit 71.
  • the terminal unit 71 receives signals such as a supplied control signal and a power supply voltage signal, and supplies each signal to each gate driver 40 via the control wiring 411.
  • the gate driver 40 outputs a voltage signal indicating one of the selected state and the non-selected state to the corresponding gate line G in accordance with the supplied signal.
  • the source driver 30 outputs a data signal to each source line S (see FIG. 2) via the terminal unit 72 in accordance with a signal input from the display control circuit 50.
  • FIG. 13 is a diagram illustrating an equivalent circuit of the gate driver 40 (n) that drives the gate line G (n).
  • the gate driver 40 (n) includes, as switching elements, thin film transistors (TFTs: Thin-Film-Transistors) (hereinafter referred to as TFT-A to TFT-E) indicated by alphabets A to E, and a capacitor Cbst. , NetA which is an internal wiring of the gate driver 40.
  • TFTs Thin-Film-Transistors
  • NetA which is an internal wiring of the gate driver 40.
  • the drain terminal of the TFT-B is connected to the previous gate line G (n ⁇ 1), the gate terminal is connected to the control wiring 411 that supplies the clock signal CKB, and the source terminal is connected to netA.
  • the TFT-B controls the raising and lowering of the potential of the netA according to the clock signal CKB and the potential of the gate line G (n ⁇ 1).
  • the drain terminal of TFT-A is connected to netA, the gate terminal is connected to a control wiring 411 that supplies a reset signal CLR, and the source terminal is connected to a control wiring 411 that supplies a power supply voltage signal VSS.
  • the TFT-A sets the potential of netA to the level of the power supply voltage signal VSS at the timing specified by the reset signal CLR.
  • the gate terminal of the TFT-E is connected to netA, the drain terminal is connected to the control wiring 411 that supplies the clock signal CKA, and the source terminal is connected to the gate line G (n).
  • the drain terminal of the TFT-D is connected to the gate line G (n), the gate terminal is connected to the control wiring 411 that supplies the reset signal CLR, and the source terminal is connected to the control wiring 411 that supplies the power supply voltage signal VSS. Connected.
  • the drain terminal of the TFT-C is connected to the gate line G (n), the gate terminal is connected to the control wiring 411 that supplies the clock signal CKB, and the source terminal is connected to the control wiring 411 that supplies the power supply voltage signal VSS. Connected.
  • the capacitor Cbst has one electrode connected to netA (n) and the other electrode connected to the gate line G (n).
  • the capacitor Cbst boosts the potential of netA (n) in accordance with the potential of the clock signal CKA output from the TFT-E.
  • connection of the clock signals CKA and CKB is switched in the gate lines G (n + 1) and G (n ⁇ 1) of the next stage and the previous stage.
  • the drain terminal of the TFT-E is connected to the control wiring 411 that supplies the clock signal CKB
  • the gate terminals of the TFT-B and TFT-C are the control wiring 411 that supplies the clock signal CKA. Connected.
  • the reset signal CLR is, for example, a signal that becomes H level for a certain period before the scanning of the gate line G is started. In this case, the reset signal CLR becomes H level for each vertical scanning period. When the reset signal CLR becomes H level, the netA and the gate line G are reset to L level (the level of the power supply voltage signal VSS).
  • GSP gate start pulse gate start pulse
  • GSP gate start pulse gate start pulse
  • FIG. 14 is a timing chart when the gate driver 40 (n) drives the gate line G (n).
  • the clock signals CKA and CKB alternately repeat the potentials at the H level and the L level every horizontal scanning period (1H) so as to be in opposite phases to each other.
  • the previous gate line G (n ⁇ 1) is in a selected state, and the clock signal CKA becomes L level and the clock signal CKB becomes H level.
  • the TFT-B is turned on, the H-level potential of the gate line G (n ⁇ 1) is input to the drain terminal of the TFT-B, and netA is charged to the H level.
  • TFT-E is turned off, the potential of netA is maintained without being lowered.
  • the potential of the gate line G (n) is at the L level.
  • the TFT-E is turned on and the TFT-C is turned off. Since the capacitor Cbst is provided between the netA and the gate line G (n), the netA is charged to a potential higher than the H level of the clock signal CKA as the potential of the drain of the TFT-F increases. .
  • the H level potential of the clock signal CKA is output to the gate line G (n).
  • the gate line G (n) is selected, and the gate driver 40 (n + 1) that drives the next-stage gate line G (n + 1) receives the H of the gate line G (n) as the set signal St. A level potential is output.
  • the TFT-B is turned on, and netA is charged to L level. Further, since the TFT-E is turned off and the TFT-C is turned on, the gate line G (n) is charged to the L level and switched to the non-selected state. Thereafter, the gate line G (n) is maintained at the L level potential by the clock signal CKB and the TFT-C.
  • FIG. 15 is a schematic diagram showing an arrangement example when the circuit elements of the gate driver 40 are arranged in a pixel.
  • FIG. 15 shows an arrangement example of the gate drivers 40 (n ⁇ 2) to 40 (n + 1) for driving the gate lines G (n ⁇ 2) to G (n + 1), respectively.
  • each gate driver 40 is arranged in a row between the gate line G driven by the gate driver 40 and the previous gate line G.
  • the gate driver 40 (n ⁇ 2) and the gate driver 40 (n) are connected to each other through a common control wiring 411.
  • circuit elements of TFT-A to TFT-E and the capacitor Cbst indicated by alphabets A to E are distributed in different pixels in the same row.
  • the configuration of the pixel in which the circuit element of the gate driver 40 and the control wiring 411 are arranged will be specifically described.
  • FIG. 16 is a schematic diagram illustrating a configuration example of a pixel provided with a circuit element of the gate driver 40 and a control wiring 411.
  • the circuit element 410 is provided across the light-shielding region Pb of the pixel provided with the pixel electrodes 132B and 133B, and the control wiring 411 connected to the circuit element 410 is provided with the pixel electrodes 132A and 132B.
  • the pixel is provided in a light shielding region Pb between the pixel provided with the pixel electrodes 133A and 133B.
  • the source lines S1 to S5 some of the source lines S1, S3, and S4 are bent, and the source lines S1 and S4 are disposed in the opening Pa.
  • connection portions 130b of all the pixel electrodes 130 are the same direction (X-axis positive direction), and the pixel electrodes 130 are disposed so as to straddle the borders with adjacent pixels in the X-axis positive direction.
  • the upper pixel electrode 130 (131A to 134A) is connected to the source line S in the extending direction of the connection portion 130b of the pixel electrode 130, while the lower pixel electrode 130 (131B to 134B) is connected to the pixel electrode 130.
  • the source line S is connected to the direction opposite to the extending direction of the connecting portion 130b.
  • the directions in which the pixel TFT 12 to which the upper pixel electrode 130 and the lower pixel electrode 130 are connected are connected to the source line S are opposite to each other.
  • the source line S3 is connected to the pixel electrodes 132A and 133B of the pixel in which the circuit element 410 and the control wiring 411 are arranged.
  • the source line S3 is disposed between the pixel provided with the pixel electrodes 133A and 133B and the pixel provided with the pixel electrodes 134A and 134B.
  • the source line S3 is bent so as to avoid the pixel opening Pa, straddle the connection portion 130b of the pixel electrode 133B, and approach the connection portion 130b of the pixel electrode 132A. Therefore, the connection portion 130b between the pixel electrode 132A and the pixel electrode 133B can be connected to the source line S3 via the pixel TFT 12.
  • connection portion 130b of the pixel electrode 130 is arranged so as to straddle the adjacent pixels, and the position of the source line S is shifted so as to widen a part of the source lines S, whereby the circuit element 410 and the control wiring 411 are formed. Can be arranged in pixels between the partial source lines S.
  • connection portion 130b of the pixel electrode 130 extends to a pixel adjacent in the extending direction of the gate line G, and the source line S shifted in position is bent. Therefore, the pixel electrode 130 of the pixel provided with the circuit element 410 and the control wiring 411 can be connected to the source line S corresponding to the polarity of the pixel voltage of the pixel electrode 130.
  • the source lines S1 and S4 may be linear. That is, it is only necessary that one source line S to which the pixel electrode 130 in the pixel provided with the circuit element 410 and the control wiring 411 is connected is bent.
  • FIG. 17 is a schematic diagram illustrating a configuration example of a pixel in the present modification.
  • the same reference numerals as those in the fourth embodiment are given to the same configurations as those in the fourth embodiment.
  • a configuration different from that of the fourth embodiment will be described.
  • the extending direction of the connection portions 130b of all the pixel electrodes 130 is the same direction (X-axis positive direction).
  • the extending direction of the connecting portion 130b of the upper pixel electrodes 131A to 134A is the positive direction of the X axis
  • the connecting portion 130b of the lower pixel electrodes 131B to 134B is extended.
  • the extending direction is the X-axis negative direction.
  • the drains 12d of the pixel TFTs 12 connected to all the pixel electrodes 130 are arranged on the left side (X-axis negative direction side) with respect to the connected source line S, and each pixel TFT 12 is connected to the source line S. Connected to S in the same direction. With this configuration, the parasitic capacitance between the pixel electrode 130 and the gate line G becomes substantially uniform even when a layer shift between the gate layer and the source layer occurs, and deterioration in display quality can be suppressed.
  • the configuration of the gate driver 40 used in the above-described embodiment is an example, and is not limited to this as long as the configuration includes a plurality of switching elements.
  • Amorphous silicon (a-Si) or LTPS may be used as the semiconductor material of the TFTs constituting the pixel TFT 12 and the gate driver 40 in the above-described embodiment, but indium (In ), An oxide semiconductor containing gallium (Ga), zinc (Zn), and oxygen (O) is more preferable.
  • an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) it is higher than amorphous silicon (a-Si) and LTPS (Low-Temperature-Poly-silicon). Easy to achieve finer and higher aperture ratio.

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Abstract

消費電力を軽減しつつ、表示品位の低下を抑制する技術を提供すること。アクティブマトリクス基板は、複数のゲート線Ｇｎ、Ｇｎ＋１と、複数のソース線Ｓと、画素電極１１がそれぞれ設けられた複数の画素ＰＩＸと、画素電極１１とゲート線とソース線とに接続された画素用スイッチング素子１２とを備える。画素電極１１は、画素用スイッチング素子１２が接続される接続部１１ｂを有する。画素電極１１の接続部１１ｂは、当該画素電極１１が設けられる画素のゲート線の延伸方向に隣接する画素まで延在する。一のソース線Ｓが供給するデータ信号は、隣接するソース線Ｓが供給するデータ信号の極性と逆極性であり、一垂直期間ごとに極性が反転される。

Description

液晶表示装置
　本発明は、液晶表示装置に関する。
　従来より、液晶表示装置における液晶の劣化を抑制するために、液晶表示装置を交流信号を用いて駆動する技術が知られている。液晶表示装置の交流信号を用いた駆動方法として、例えば、共通電極の電位を基準とする画素電圧の正負の極性をフレーム毎に反転するフレーム反転駆動や、１水平走査線毎に画素電圧の極性を反転させるライン反転駆動、１ドット毎に画素電圧の極性を反転させるドット反転駆動等が提案されている（例えば、特開２００４－２８７０８７号公報及び特開２００８－１６４９５２号公報参照）。
　フレーム反転駆動はフリッカが生じやすく、ライン反転駆動は横縞等のラインが生じやすいため、表示品位が低下しやすい。一方、ドット反転駆動は、このような表示品位の低下が生じにくい。ドット反転駆動は、ソース線に供給するデータ信号電圧の極性を１水平走査期間ごとに反転させることで実現できるが、データ信号電圧の極性を反転させるための消費電力が増大する。
　本発明は、消費電力を軽減しつつ、表示品位の低下を抑制する技術を提供することを目的とする。
　本発明に係る液晶表示装置は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、前記アクティブマトリクス基板にデータ信号を供給する回路とを有する液晶表示装置であって、前記アクティブマトリクス基板は、複数のゲート線と、前記複数のゲート線と交差し、前記データ信号を供給する複数のソース線と、画素電極がそれぞれ設けられた複数の画素と、前記複数の画素のそれぞれにおいて、当該画素における画素電極と、一のゲート線と一のソース線とに接続された画素用スイッチング素子と、を備え、前記画素電極は、前記画素用スイッチング素子と接続される接続部を有し、前記画素電極の接続部は、当該画素電極が設けられる画素のゲート線の延伸方向に隣接する隣接画素まで延在し、一のソース線が供給する前記データ信号は、隣接するソース線が供給するデータ信号の極性と逆極性であり、一垂直期間ごとに極性が反転されている。
　本発明の構成によれば、消費電力を軽減しつつ、表示品位の低下を抑制できる。
図１は、第１の実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。 図３は、図２に示す画素の等価回路図である。 図４は、第１の実施形態における画素の概略構成を示す模式図である。 図５は、図４に示す一部の画素に設けられた画素電極の模式図である。 図６は、あるフレームにおいてソース線に供給されるデータ信号電圧の極性と、画素電圧の極性とを例示した図である。 図７は、第２の実施形態における画素の概略構成を示す模式図である。 図８は、第２の実施形態において画素にデータを書き込む際のタイミングチャートである。 図９は、第２の実施形態の変形例１におけるアクティブマトリクス基板に形成されている共通電極の配置の一例を示す模式図である。 図１０は、図９に示す信号線が設けられたアクティブマトリクス基板の概略構成を示す模式図である。 図１１は、第３の実施形態における画素の構成例を示す模式図である。 図１２は、第４の実施形態におけるアクティブマトリクス基板のゲートドライバの概略配置例を示す模式図である。 図１３は、図１２に示すゲートドライバの等価回路を例示した図である。 図１４は、図１３に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。 図１５は、図１２に示すゲートドライバの回路素子の配置例を示す模式図である。 図１６は、図１２に示すゲートドライバの回路素子及び制御配線が設けられた画素の構成例を示す模式図である。 図１７は、第４の実施形態の変形例における画素の構成例を示す模式図である。
　本発明の一実施形態に係る液晶表示装置は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、前記アクティブマトリクス基板にデータ信号を供給する回路とを有する液晶表示装置であって、前記アクティブマトリクス基板は、複数のゲート線と、前記複数のゲート線と交差し、前記データ信号を供給する複数のソース線と、画素電極がそれぞれ設けられた複数の画素と、前記複数の画素のそれぞれにおいて、当該画素における画素電極と、一のゲート線と一のソース線とに接続された画素用スイッチング素子と、を備え、前記画素電極は、前記画素用スイッチング素子と接続される接続部を有し、前記画素電極の接続部は、当該画素電極が設けられる画素のゲート線の延伸方向に隣接する隣接画素まで延在し、一のソース線が供給する前記データ信号は、隣接するソース線が供給するデータ信号の極性と逆極性であり、一垂直期間ごとに極性が反転されている（第１の構成）。
　第１の構成によれば、画素電極の接続部がゲート線の延伸方向に隣接する画素まで延在されていない場合と比べ、互いに隣接する画素電極の極性が逆極性となるように、画素電極を、画素用スイッチング素子を介して、当該画素電極の画素の電圧極性に応じたソース線に接続しやすくなる。よって、消費電力を軽減しつつドット反転駆動を実現し、表示品位の低下を抑制することができる。
　第１の構成において、ソース線の延伸方向に隣接する画素電極の前記接続部の延在方向は互いに逆方向であり、各画素電極の前記接続部は、前記複数のソース線のうち、当該接続部に最も近いソース線と接続されていることとしてもよい（第２の構成）。
　第２の構成において、画素電極の接続部が接続される、当該接続部に最も近いソース線とは、当該接続部からの距離が最も近いソース線、及び当該接続部に重なって配置されるソース線を含む。この構成によれば、ソース線の延伸方向に隣接する画素電極の接続部の延在方向は互いに逆方向である。また、画素電極の接続部はゲート線の延伸方向に隣接する画素まで配置される。そのため、各画素電極を、当該画素電極の上下左右に隣接する他の画素電極と異なる極性のデータ信号が供給されるソース線と接続させやすい。
　第１又は第２の構成において、前記複数の画素の画素電極はマトリクス状に配置されており、ゲート線の延伸方向に隣接する２列の画素おきに１本のソース線が配置され、同じ行に配置された画素電極に対して２本のゲート線が配置され、当該同じ行において、一のソース線を挟んで隣接する画素電極は、前記２本のゲート線のうちの同じゲート線に接続され、前記一のソース線を挟んで隣接する２つの画素電極のうち、一方の画素電極は、当該一のソース線と接続され、他方の画素電極は、当該一のソース線に隣接する他のソース線と接続されていることとしてもよい（第３の構成）。
　第３の構成によれば、１行の画素電極に対して２本のゲート線が設けられるため、１行の画素電極に対して１本のゲート線が設けられる場合と比べ、ゲート線を２倍速で駆動する必要があるが、１本のソース線で２列の画素に対してデータを書き込めるため、ソース線の本数を削減できる。また、画素電極の接続部はゲート線の延伸方向に隣接する画素まで延在している。そのため、２列の画素おきにソース線を配置した場合であっても、画素電極を、当該画素電極の画素電圧の極性に応じたソース線とを接続しやすく、低消費電力でドット反転駆動を実現することができる。
　第３の構成において、前記複数の画素の画素電極と対向して配置された共通電極と、前記共通電極と接続された信号線と、を備え、前記信号線は、前記ソース線が配置されていない２列の画素の間に配置されていることとしてもよい（第４の構成）。
　第４の構成によれば、低消費電力でドット反転駆動を行うとともに、画素内に共通電極と接続された信号線を配置しやすい。また、信号線を配置することで、共通電極を低抵抗化することができる。
　第１の構成において、前記複数のゲート線のそれぞれに対して設けられ、対応する一のゲート線を選択状態又は非選択状態に切り替える駆動回路と、前記複数の駆動回路のそれぞれと接続され、制御信号を供給する複数の制御配線とをさらに備え、前記駆動回路は、複数のスイッチング素子を含む駆動回路用素子を有し、前記駆動回路用素子は、ゲート線の延伸方向に隣接する複数の画素に配置され、前記駆動回路用素子が設けられた前記複数の画素における一の画素の画素電極と接続された一のソース線は屈曲し、前記一の駆動回路用素子に接続された制御配線は、前記駆動回路用素子が配置された前記複数の画素の間に配置されていることとしてもよい（第５の構成）。
　第５の構成によれば、低消費電力でドット反転駆動を実現することができるとともに、全てのソース線が直線状である場合と比べ、画素内に駆動回路用素子と制御配線とを配置しやすい。
　第５の構成において、前記駆動回路用素子としてのスイッチング素子は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を半導体材料として含むこととしてもよい（第６の構成）。
　第６の構成によれば、駆動回路用素子としてのスイッチング素子の半導体材料として、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)を用いる場合と比べ、駆動回路用素子が配置される画素を高開口率化することができる。
　第１から第６のいずれかの構成において、前記画素用スイッチング素子は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を半導体材料として含むこととしてもよい（第７の構成）。
　第７の構成によれば、画素用スイッチング素子の半導体材料として、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)を用いる場合と比べ、画素を高精細化することができる。
　第１から第７のいずれかの構成において、各画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向に配置されていることとしてもよい（第８の構成）。
　第８の構成によれば、ゲート層とソース層とがゲート線の延伸方向にずれている場合であっても、各画素電極とゲート線との間の容量のばらつきは同等となる。そのため、画素用スイッチング素子がオフとなるときの各画素の引き込み電圧も同等となり、表示不良となりにくい。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１の実施形態＞
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２を備える。表示パネル２は、アクティブマトリクス基板１０と、対向基板２０と、これら基板に挟持された液晶層（図示略）と、アクティブマトリクス基板１０と対向基板２０とを挟む一対の偏光板（図示略）とを備える。また、液晶表示装置１は、ソースドライバ３０、ゲートドライバ４０、表示制御回路５０、及び電源６０を備える。
　図１に示すように、アクティブマトリクス基板１０は、ソースドライバ３０及びゲートドライバ４０と電気的に接続されている。また、表示制御回路５０は、表示パネル２、ソースドライバ３０、及び電源６０と電気的に接続されている。表示制御回路５０は、ソースドライバ３０とゲートドライバ４０に制御信号を出力する。電源６０は、表示パネル２、ソースドライバ３０、及び表示制御回路５０と電気的に接続されており、各々に電源電圧信号を供給する。
　対向基板２０は、共通電極と、ブラックマトリクス（ＢＭ）と、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ（いずれも図示略）を備える。
　図２は、アクティブマトリクス基板１０の概略構成を示す模式図である。アクティブマトリクス基板１０において、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線Ｇ（１）～Ｇ（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線Ｇと称する。また、アクティブマトリクス基板１０には、各ゲート線Ｇと交差するように複数のソース線Ｓが形成されている。
　図３は、アクティブマトリクス基板１０に形成された画素の等価回路図である。図３に示すように、各画素ＰＩＸには、１つの画素電極１１が配置される。画素電極１１は、薄膜トランジスタ１２（ＴＦＴ：Thin Film Transistor）（以下、画素用ＴＦＴ）を介して、ゲート線Ｇ及びソース線Ｓと接続されている。各画素ＰＩＸは、対向基板２０におけるカラーフィルタのいずれかの色に対応する。
　画素用ＴＦＴ１２がオンになると、ソースドライバ３０（図１参照）からソース線Ｓに供給されるデータ信号電圧が画素用ＴＦＴ１２を介して画素電極１１に入力される。共通電極（図示略）は、表示制御回路５０（図１参照）によって所定の電圧が印加される。画素ＰＩＸの電位は、ゲート線Ｇの電位変化に応じて、ソース線Ｓの電位と、画素電極１１とゲート線Ｇとの間の容量Ｃｇｄと、画素電極１１と共通電極（図示略）との間の容量Ｃｃｏｍとによって制御される。
　画素電極１１に印加される電圧を画素電圧と称する。画素電圧は、共通電極の電位に対する画素電極１１の電位であり、共通電極の電位よりも画素電極１１の電位が高い場合の画素電圧の極性を正、共通電極の電位よりも画素電極１１の電位が低い場合の画素電圧の極性を負とする。
　本実施形態では、各画素の画素電圧の極性が、当該画素の上下左右に隣接する画素の画素電圧と逆極性となるドット反転駆動を行う。以下、ドット反転駆動を実現するための具体的な構成について説明する。
　図４は、本実施形態における画素の概略構成を示す模式図である。図４に示すように、破線枠で示す各画素ＰＩＸには、１つの画素電極１１が設けられている。各画素ＰＩＸは、対向基板２０に設けられたブラックマトリクス（図示略）によって覆われた遮光領域Ｐｂと、ブラックマトリクスに覆われていない非遮光領域Ｐａ（開口部とも言う）とを有する。画素電極１１は、画素用ＴＦＴ１２のドレイン１２ｄとコンタクトを介して接続されている。画素用ＴＦＴ１２のソースはソース線Ｓに、ゲートはゲート線Ｇに接続されている。
　ここで、画素電極１１の形状について具体的に説明する。図５は、図４に示す一部の画素ＰＩＸに設けられた画素電極１１の模式図である。図５に示すように、画素電極１１は、容量形成部１１ａと接続部１１ｂとで構成される。容量形成部１１ａは、非遮光領域Ｐａに設けられ、共通電極との間で容量Ｃｃｏｍを形成する部分である。接続部１１ｂは、遮光領域Ｐｂに設けられ、画素用ＴＦＴ１２のドレイン１２ｄ（図４参照）とコンタクトを介して接続される部分である。接続部１１ｂは、容量形成部１１ａに対し、Ｘ軸方向、つまり、ゲート線Ｇの延伸方向に隣接する画素ＰＩＸの遮光領域Ｐｂまで延在している。なお、ゲート線Ｇの延伸方向に隣接する画素ＰＩＸの境界は、隣接する画素電極１１と画素電極１１の間の遮光領域Ｐｂを略二分する位置である。
　この例では、図４に示すように、ソース線Ｓの延伸方向（Ｙ軸方向）に隣接する画素電極１１の接続部１１ｂの延在する方向は互いに逆方向となっている。つまり、図４において、上段の画素電極１１（１１１Ａ～１１４Ａ）は、接続部１１ｂの延在方向がＸ軸正方向であるのに対し、下段の画素電極１１（１１１Ｂ～１１４Ｂ）はＸ軸負方向である。
　そして、上段の画素電極１１（１１１Ａ～１１４Ａ）は、画素電極１１の右側に配置されたソース線Ｓと画素用ＴＦＴ１２を介して接続され、下段の画素電極１１（１１１Ｂ～１１１ｂ）は、画素電極１１の左側に配置されたソース線Ｓと画素用ＴＦＴ１２を介して接続されている。つまり、ソース線Ｓの延伸方向（Ｙ軸方向）に隣接する画素電極１１は、当該画素電極１１に隣接する２つのソース線Ｓのうち、当該画素電極１１の接続部１１ｂの延在方向に配置されたソース線Ｓと接続される。
　また、この例において、上段及び下段の各画素電極１１と接続される画素用ＴＦＴ１２のドレイン１２ｄはソース線Ｓに対して同じ方向に配置されている。
　図４の例において、各ソース線Ｓに供給されるデータ信号電圧は、隣接するソース線Ｓと逆極性であり、１垂直走査期間ごとにデータ信号電圧の極性が反転される。図６は、あるフレームにおいてソース線Ｓに供給されるデータ信号電圧の極性と、各画素ＰＩＸにおける画素電圧の極性とを例示した図である。図６において、“（＋）”は、共通電極の電圧を基準とする正の電圧が印加されることを示しており、“（－）”は、共通電極の電圧を基準とする負の電圧が印加されることを示している。
　図６に示すように、ソース線Ｓａ、Ｓｃ、Ｓｅには負極性のデータ信号電圧が供給され、ソース線Ｓｂ、Ｓｄには正極性のデータ信号電圧が供給される。これにより、ソース線Ｓａ、Ｓｃ、Ｓｅと接続された画素電極１１１Ｂ、１１２Ａ、１１３Ｂ、１１４Ａにおける画素電圧は負極性（－）となり、ソース線Ｓｂ、Ｓｄと接続された画素電極１１１Ａ、１１２Ｂ、１１３Ａ、１１４Ｂにおける画素電圧は正極性（＋）となる。
　画素電極１１の形状をこのように構成することにより、各画素電極１１を、当該画素電極１１が設けられた画素ＰＩＸにおける画素電圧の極性に応じたソース線Ｓと接続させ、当該画素ＰＩＸの画素電圧を、上下左右に隣接する他の画素ＰＩＸにおける画素電圧と逆極性に制御することができる。そのため、一垂直走査期間ごとにソース線Ｓに供給するデータ信号電圧の極性反転を行うことでドット反転駆動を実現でき、表示品位の低下を防止することができる。
　また、この例では、画素用ＴＦＴ１２がソース線Ｓに対して同じ方向に接続される。そのため、ゲート層とソース層のレイヤずれが生じていても、各画素用ＴＦＴ１２がゲート線Ｇとソース線Ｓと接続される部分の面積は同等となる。よって、レイヤずれが生じても、画素用ＴＦＴ１２に接続された画素電極１１とゲート線Ｇとの容量も略同等となり、画素用ＴＦＴ１２がオフになるときの画素の引き込み電圧がばらつかず、縦縞等の表示不良が生じにくい。
　＜第２の実施形態＞
　上述した第１の実施形態では、１つのソース線Ｓで１列の画素にデータを書き込む例を説明したが、本実施形態では、１つのソース線Ｓで２列の画素にデータを書き込む例を説明する。
　図７は、本実施形態における画素の概略構成を示す模式図である。なお、図７において、第１の実施形態と同様の構成には、第１の実施形態と同じ符号が付されている。
　図７に示すように、本実施形態では、２列の画素ごとにソース線Ｓ（Ｓａ～Ｓｄ）が設けられている。図７において、上段には、画素電極１２０（１２１ａ～１２１ｄ、１２１ａ～１２１ｄ）が配置され、下段には、画素電極１２０（１２３ａ～１２３ｄ、１２４ａ～１２４ｄ）が配置されている。上段における、画素電極１２１ａ～１２１ｄは、ゲート線Ｇ１＿ｎと接続され、画素電極１２２ａ～１２２ｄは、ゲート線Ｇ２＿ｎと接続されている。また、下段における画素電極１２３ａ～１２３ｄは、ゲート線Ｇ１＿ｎ＋１と接続され、画素電極１２４ａ～１２４ｄはゲート線Ｇ２＿ｎ＋１と接続されている。つまり、この例では、１行の画素に対して２本のゲート線Ｇが設けられるため、第１の実施形態と比べ、２倍のゲート線Ｇが必要となる。
　以下、ゲート線Ｇ１＿ｎ，Ｇ１＿ｎ＋１，Ｇ２＿ｎ，Ｇ２＿ｎ＋１を区別しないときは、ゲート線Ｇと称し、画素電極１２１ａ～１２１ｄ、１２１ａ～１２１ｄ、１２３ａ～１２３ｄ、１２４ａ～１２４ｄを区別しないときは、画素電極１２０と称する。
　画素電極１２０は、第１の実施形態と同様、画素用ＴＦＴ１２のドレイン１２ｄと接続される接続部１２０ｂがゲート線Ｇの延伸方向に隣接する画素の遮光領域Ｐｂまで延在している。
　図７に示すように、同じ行に設けられた画素電極１２０のうち、同じゲート線Ｇと接続された画素電極１２０の接続部１２０ｂの延在方向は互いに同じ方向であるが、他のゲート線Ｇと接続された他の画素電極１１０の接続部１２０ｂの延在方向とは逆方向となっている。また、Ｙ軸方向に隣接する画素電極１２０の接続部１２０ｂの延在方向は、互いに逆方向となっている。
　また、同じゲート線Ｇと接続された隣接する２つの画素電極１２０は、互いに異なるソース線Ｓであって、当該画素電極１２０の接続部１１０ｂに近接するソース線Ｓと接続されている。なお、接続部１１０ｂに近接するソース線Ｓは、接続部１１０ｂから離れたソース線Ｓとの距離が最も近いソース線Ｓ、及び、当該接続部１１０ｂに重なって配置されるソース線Ｓである。この例では、例えば、画素電極１２１ａ、１２１ｂのうち、画素電極１２１ａは、画素電極１２１ａの接続部１２０ｂに近接するソース線Ｓａと画素用ＴＦＴ１２を介して接続されている。一方、画素電極１２１ｂは、画素電極１２１ｂの接続部１２０ｂに近接するソース線Ｓｂと画素用ＴＦＴ１２を介して接続されている。また、例えば、画素電極１２２ａ、１２２ｂのうち、画素電極１２２ａは、画素電極１２２ａの接続部１２０ｂに近接するソース線Ｓａと画素用ＴＦＴ１２を介して接続されている。一方、画素電極１２２ｂは、画素電極１２２ｂの接続部１２０ｂに近接するソース線Ｓｂと画素用ＴＦＴ１２を介して接続されている。
　また、同じゲート線Ｇと接続された画素用ＴＦＴ１２は、接続されるソース線Ｓに対して同じ方向に接続されるが、Ｙ軸方向に隣接する画素用ＴＦＴ１２がソース線Ｓと接続される方向と逆方向となっている。
　この例において、各ソース線Ｓに供給されるデータ信号電圧は、隣接するソース線Ｓと逆極性であり、１垂直走査期間ごとにデータ信号電圧の極性が反転される。つまり、図７に示すように、ソース線Ｓａ、Ｓｃには負極性（－）のデータ信号電圧が供給され、ソース線Ｓｂ、１５ｄには正極性（＋）のデータ信号電圧が供給される。
　これにより、ソース線Ｓａ、Ｓｃと接続された画素電極１２１ａ、１２２ａ、１２４ｂ、１２１ｃ、１２３ｂ、１２４ｄ、１２２ｃにおける画素電圧は負極性（－）となる。また、ソース線Ｓｂ、１５ｄと接続された画素電極１２１ｂ、１２２ｂ、１２３ａ、１２４ｃ、１２１ｄ、１２２ｄ、１２３ｃにおける画素電圧は正極性（＋）となる。
　なお、この場合のデータ書き込みは以下のようにして行う。図８は、画素にデータを書き込む際のタイミングチャートである。
　図８に示すように、ゲート線Ｇ１＿ｎ、Ｇ２＿ｎ、Ｇ１＿ｎ＋１、Ｇ２＿ｎ＋１は、一水平走査期間ごとに、この順番で駆動される。ソース線Ｓａ～Ｓｄには、各ゲート線Ｇが駆動されている間に、当該ゲート線Ｇに接続された画素電極１２０が配置された画素に書き込むべきデータ信号電圧（Ｓｖ＋，Ｓｖ－）が供給される。なお、図８において、「Ｓｖ＋」は、共通電極の電位を基準とする正極性のデータ信号電圧であり、「Ｓｖ－」は、共通電極の電位を基準とする負極性のデータ信号電圧である。従って、この例では、画素電極１２１ａ～１２１ｄが設けられた画素、画素電極１２２ａ～１２２ｄが設けられた画素、画素電極１２３ａ～１２３ｄが設けられた画素、画素電極１２４ａ～１２４ｄが設けられた画素の順にデータが書き込まれる。
　なお、この例では、１行の画素に対して２本のゲート線Ｇが設けられ、１本のソース線Ｓで２列の画素にデータの書き込みを行う。そのため、１行の画素に１本のゲート線Ｇが設けられ、１本のソース線Ｓで１列の画素にデータの書き込みを行う場合に対し、ゲート線Ｇとソース線Ｓをそれぞれ２倍速で駆動する。
　本実施形態では、画素電極１２０の接続部１２０ｂがゲート線Ｇの延伸方向に隣接する画素まで延在しているため、当該画素電極１２０が設けられた画素の画素電圧の極性に応じたソース線Ｓと画素電極１２０とを接続しやすい。そのため、一垂直走査期間ごとにソース線Ｓに供給するデータ信号電圧の極性反転を行うことでドット反転駆動を実現でき、消費電力を軽減しつつ、表示品位の低下を防止することができる。また、本実施形態では、１本のソース線Ｓで２列の画素にデータを書き込むことができるため、１本のソース線Ｓで１列の画素にデータを書き込む場合と比べ、ソース線Ｓの本数を半分に減らすことができ、各ソース線Ｓを駆動するためのソースドライバの数を削減できる。
　（変形例１）
　第２の実施形態における表示パネルは、タッチパネル付き表示パネルに適用されてもよい。以下、タッチパネル付き表示パネルに適用する場合について説明する。
　本変形例における表示パネル２は、画像を表示する機能を有するとともに、その表示される画像に基づいて使用者が入力する位置情報（タッチ位置）を検出するタッチ検出機能を有するためのタッチセンサ機構を備えている。つまり、この例において、表示パネル２は、タッチセンサ機構（タッチを検出するための電極や配線等）が内部に設けられた、いわゆるフルインセル型のタッチパネル一体型表示パネルである。
　本変形例に係る表示パネル２は、液晶層（図示略）に含まれる液晶分子の駆動方式が横電界駆動方式である。横電界駆動方式を実現するため、液晶を駆動する電界を形成するための画素電極および共通電極は、アクティブマトリクス基板１０に形成される。
　図９は、本変形例におけるアクティブマトリクス基板１０に形成されている共通電極の配置の一例を示す模式図である。なお、図９では、便宜上、ゲート線Ｇ、ソース線Ｓ、画素電極１２０、及び画素用ＴＦＴ１２等の素子の図示は省略されているが、第２の実施形態と同様、アクティブマトリクス基板１０にはこれらの素子が配置されている。
　共通電極１７は、アクティブマトリクス基板１０の液晶層（図示略）側の面に形成されている。図９に示すように、共通電極１７は矩形状であり、アクティブマトリクス基板１０上に、マトリクス状に複数配置され、画素電極１２０（図７等参照）に対向して設けられる。また、共通電極１７には、画素電極１２０（図７等参照）と横電界を形成するためのスリット（図示略）が形成されている。
　アクティブマトリクス基板１０には、コントローラ２０１が設けられている。コントローラ２０１は、画像を表示するための制御を行うとともに、タッチ位置を検出するための制御を行う。
　また、アクティブマトリクス基板１０には、共通電極１７と重なるように、Ｘ軸方向に伸びる複数の信号線２０２ｘと、Ｙ軸方向に伸びる複数の信号線２０２ｙとが設けられる。共通電極１７と重なる複数の信号線２０２ｙのうち、一の信号線２０２ｙは共通電極１７と接続され、共通電極１７は、接続された信号線２０２ｙを介してコントローラ２０１と接続される。
　共通電極１７は、画素電極１１と対になって、画像表示制御の際に用いられるとともに、タッチ位置検出制御の際にも用いられる。
　共通電極１７は、隣接する共通電極１７等との間に寄生容量を有する。人の指やタッチペン等が表示画面に触れると、共通電極１７と人の指やタッチペン等との間で容量が形成されるため、共通電極１７の静電容量が増加する。タッチ位置検出制御の際、コントローラ２０１は、信号線２０２ｙを介して、タッチ駆動信号を共通電極１７に供給し、信号線２０２ｙを介してタッチ検出信号を受信する。これにより、共通電極１７における静電容量の変化を検出して、タッチ位置を検出する。
　図１０は、画素内に信号線２０２ｘ、２０２ｙが設けられたアクティブマトリクス基板の概略構成を示す模式図である。なお、図１０において、第２の実施形態と同様の構成には、第２の実施形態と同様の符号が付されている。以下、第２の実施形態と異なる構成について説明する。
　図１０に示すように、画素電極１２１ｂ，１２３ｂと画素電極１２２ａ，１２４ａの間の遮光領域Ｐｂには、ソース線Ｓと略平行な信号線２０２ｙが設けられている。同様に、画素電極１２２ｂ，１２４ｂと画素電極１２１ｃ，１２３ｃの間、画素電極１２１ｄ，１２３ｄと画素電極１２２ｃ,１２４ｃの間の遮光領域Ｐｂにそれぞれ信号線２０２ｙが設けられている。また、ゲート線Ｇ２＿ｎとゲート線Ｇ１＿ｎ＋１の間の遮光領域Ｐｂには、ゲート線Ｇと略平行な信号線２０２ｘが設けられている。信号線２０２ｘ、２０２ｙは互いに交差し、交差する位置でコンタクトを介して接続されている。
　この例では、２列の画素に対して１本のソース線Ｓが設けられるため、１列の画素に対して１本のソース線Ｓが設けられる場合と比べ、ソース線Ｓとソース線Ｓの間の遮光領域Ｐｂに信号線２０２ｙを配置しやすい。また、１行の画素に対して２本のゲート線Ｇが設けられるため、１行の画素に対して１本のゲート線Ｇが設けられる場合と比べ、ゲート線Ｇとゲート線Ｇの間の遮光領域Ｐｂに信号線２０２ｘを配置しやすい。信号線２０２ｘ、２０２ｙを設けることにより、共通電極１７を低抵抗化し、タッチセンサ機構のＳ／Ｎ比を向上させることができる。
　＜第３の実施形態＞
　本実施形態では、画素内に、第２の実施形態の変形例１における信号線２０２ｘ、２０２ｙを配置する場合の他の構成例について説明する。
　図１１は、本実施形態における画素の構成例を示す模式図である。図１１において、上述した変形例１と同様の構成には変形例１と同じ符号が付されている。以下、変形例１と異なる構成について説明する。
　図１１に示すように、本実施形態では、画素電極１３１Ａ～１３４Ａは、ゲート線Ｇｎと接続され、画素電極１３１Ｂ～１３４Ｂは、ゲート線Ｇｎ＋１と接続されている。以下、画素電極１３１Ａ～１３４Ａ、１３１Ｂ～１３４Ｂを区別しないときは、画素電極１３０と称する。つまり、この例では、同じ行に配置された画素電極１３０は、同じゲート線Ｇと接続されており、画素電極１３０がＹ軸方向にＮ（Ｎ：１以上の自然数）個配置されている場合、ゲート線ＧはＮ本配置される。
　上段の画素電極１３１Ａ～１３４Ａと下段の画素電極１３１Ｂ～１３４Ｂは、画素用ＴＦＴ１２との接続部１３０ｂの延在方向が互いに逆方向となっている。
　画素電極１３２Ａ、１３２Ｂと画素電極１３３Ａ、１３３Ｂとの間の遮光領域Ｐｂには信号線２０２ｙが配置され、信号線２０２ｙが設けられた画素周辺に設けられたソース線Ｓ（Ｓ１～Ｓ５）は屈曲している。ソース線Ｓ１～Ｓ５のうち、ソース線Ｓ１とＳ４は、画素ＰＩＸの非遮光領域Ｐａと重なるように配置されている。
　画素電極１３１Ａと１３２Ｂは、ソース線Ｓ２と画素用ＴＦＴ１２を介して接続され、画素電極１３２Ａと１３３Ｂは、ソース線Ｓ３と画素用ＴＦＴ１２を介して接続されている。また、画素電極１３３Ａと１３４Ｂは、ソース線Ｓ４と画素用ＴＦＴ１２を介して接続されている。つまり、この例では、第１の実施形態と同様、Ｙ軸方向に隣接する画素電極１３０は、互いに異なるソース線Ｓであって、当該画素電極１３０の接続部１３０ｂの延在方向に配置されたソース線Ｓと接続される。よって、Ｘ軸方向に画素電極１３０がＭ（Ｍ：１以上の自然数）個配置されている場合、ソース線ＳはＭ本配置される。
　この例において、ソース線Ｓ１、Ｓ３、Ｓ５とソース線Ｓ２、Ｓ４とは、互いに逆極性のデータ信号電圧が供給される。つまり、例えば、あるフレームにおいて、ソース線Ｓ１、Ｓ３、Ｓ５に負極性（－）のデータ信号電圧が供給される場合、ソース線Ｓ２、Ｓ４には正極性（＋）のデータ信号電圧が供給される。この場合、画素電極１３１Ａ、１３２Ｂ、１３３Ａ、１３４Ｂにおける画素電圧は正極性（＋）となり、画素電極１３２Ａ、１３３Ｂ、１３４Ａにおける画素電圧は負極性（－）となる。
　このように、一部のソース線Ｓを画素の非遮光領域Ｐａに配置することで、信号線２０２ｙを画素と画素の間の遮光領域Ｐｂに配置することができる。また、一部のソース線Ｓを屈曲させ、画素電極１３０の接続部１３０ｂをＸ軸方向に隣接する画素の遮光領域Ｐｂまで延在させることにより、画素電極１３０を、当該画素電極１３０の極性に応じたソース線Ｓと接続させやすい。よって、一垂直期間ごとにソース線Ｓに供給するデータ信号電圧の極性反転を行うことでドット反転駆動を実現でき、消費電力を軽減しつつ、表示品位の低下を防止することができる。また、全ての画素用ＴＦＴ１２がソース線Ｓに対して同じ方向に接続されているため、ゲート層とソース層のレイヤずれによる縦縞等の表示品位の低下も抑制することができる。
　なお、この例では、ソース線Ｓ１～Ｓ５のいずれもが屈曲した形状を有するが、ソース線Ｓ３を除くソース線Ｓ１、Ｓ２、Ｓ４、Ｓ５は、直線状であってもよい。つまり、信号線２０２ｙが配置される画素における画素電極１３０と接続される一のソース線Ｓが少なくとも屈曲した形状を有していればよい。
　＜第４の実施形態＞
　上述した第３の実施形態では、画素内に共通電極と接続された信号線を配置する例を説明したが、画素内に配置される素子はこれに限らない。例えば、ゲートドライバ４０（図１参照）が画素内に配置されていてもよい。
　図１２は、本実施形態におけるアクティブマトリクス基板１０上に設けられるゲートドライバの概略配置例を示す模式図である。図１２では、便宜上、ソース線Ｓの図示を省略している。
　図１２に例示するように、ゲート線Ｇごとに、一のゲートドライバ４０が設けられ、ゲートドライバ４０は、対応するゲート線Ｇを選択状態又は非選択状態に切り替える。
　１行目のゲート線Ｇ（１）に対して設けられるゲートドライバ４０を除き、各ゲートドライバ４０は、対応するゲート線Ｇと、当該ゲート線Ｇに隣接するゲート線Ｇとの間に配置される。
　また、この例では、奇数番目のゲート線Ｇ（Ｇ（１）、（３）、（５）・・・）に対して設けられたゲートドライバ４０は、制御配線４１１を介して互いに接続され、偶数番目のゲート線Ｇ（Ｇ（２）、（４）、（６）・・・）に対して設けられたゲートドライバ４０は、制御配線４１１を介して互いに接続されている。
　アクティブマトリクス基板１０において、ソースドライバ３０が設けられている辺の額縁領域には、端子部７１，７２が設けられている。端子部７１は、表示制御回路５０及び電源６０と接続されている。また、端子部７２は、表示制御回路５０、ソースドライバ３０、及びソース線Ｓ（図２参照）と接続されている。
　表示制御回路５０は、制御信号として、一定の周期で、Ｈレベル（ＶＤＤ）とＬレベル（ＶＳＳ）の電位を交互に繰り返す信号（以下、クロック信号）と、クロック信号のＨレベルと同じ電位の信号（以下、リセット信号）とを端子部７１へ供給する。
　電源６０は、電源電圧信号をソースドライバ３０及び端子部７１に供給する。
　端子部７１は、供給される制御信号及び電源電圧信号等の信号を受け取り、制御配線４１１を介して、各ゲートドライバ４０に各信号を供給する。ゲートドライバ４０は、供給される信号に応じて、対応するゲート線Ｇに対し、選択状態と非選択状態の一方を示す電圧信号を出力する。ソースドライバ３０は、表示制御回路５０から入力される信号に応じて、端子部７２を介し、各ソース線Ｓ（図２参照）にデータ信号を出力する。
　次に、ゲートドライバ４０の構成について説明する。図１３は、ゲート線Ｇ（ｎ）を駆動するゲートドライバ４０（ｎ）の等価回路を例示した図である。
　図１３に示すように、ゲートドライバ４０（ｎ）は、スイッチング素子として、アルファベットのＡ～Ｅで示す薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）（以下、ＴＦＴ－Ａ～ＴＦＴ－Ｅ）と、キャパシタＣｂｓｔと、ゲートドライバ４０の内部配線であるｎｅｔＡとを有する。
　ＴＦＴ－Ｂのドレイン端子は前段のゲート線Ｇ（ｎ－１）に接続され、ゲート端子は、クロック信号ＣＫＢを供給する制御配線４１１に接続され、ソース端子は、ｎｅｔＡに接続される。ＴＦＴ－Ｂは、クロック信号ＣＫＢ及びゲート線Ｇ（ｎ－１）の電位に応じて、ｎｅｔＡの電位の上げ下げを制御する。
　ＴＦＴ－Ａのドレイン端子はｎｅｔＡに接続され、ゲート端子は、リセット信号ＣＬＲを供給する制御配線４１１に接続され、ソース端子は電源電圧信号ＶＳＳを供給する制御配線４１１に接続される。ＴＦＴ－Ａは、リセット信号ＣＬＲにより指定されるタイミングで、ｎｅｔＡの電位を電源電圧信号ＶＳＳのレベルにする。
　ＴＦＴ－Ｅのゲート端子は、ｎｅｔＡに接続され、ドレイン端子は、クロック信号ＣＫＡを供給する制御配線４１１に接続され、ソース端子は、ゲート線Ｇ（ｎ）に接続される。
　ＴＦＴ－Ｄのドレイン端子は、ゲート線Ｇ（ｎ）に接続され、ゲート端子は、リセット信号ＣＬＲを供給する制御配線４１１に接続され、ソース端子は、電源電圧信号ＶＳＳを供給する制御配線４１１に接続される。
　ＴＦＴ－Ｃのドレイン端子は、ゲート線Ｇ（ｎ）に接続され、ゲート端子は、クロック信号ＣＫＢを供給する制御配線４１１に接続され、ソース端子は、電源電圧信号ＶＳＳを供給する制御配線４１１に接続される。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線Ｇ（ｎ）と接続されている。キャパシタＣｂｓｔは、ＴＦＴ－Ｅから出力されるクロック信号ＣＫＡの電位に応じて、ｎｅｔＡ（ｎ）の電位を昇圧させる。
　なお、次段及び前段のゲート線Ｇ（ｎ＋１）、Ｇ（ｎ－１）では、クロック信号ＣＫＡとＣＫＢの接続が入れ替わる。例えば、次段及び前段では、ＴＦＴ－Ｅのドレイン端子は、クロック信号ＣＫＢを供給する制御配線４１１と接続され、ＴＦＴ－Ｂ及びＴＦＴ－Ｃのゲート端子は、クロック信号ＣＫＡを供給する制御配線４１１と接続される。
　リセット信号ＣＬＲは、例えば、ゲート線Ｇの走査開始前に一定期間、Ｈレベルとなる信号であり、この場合、１垂直走査期間ごとに、リセット信号ＣＬＲはＨレベルとなる。リセット信号ＣＬＲがＨレベルになることにより、ｎｅｔＡ及びゲート線ＧをＬレベル（電源電圧信号ＶＳＳのレベル）にリセットする。また、１垂直走査期間の初め、１段目のゲート線Ｇ（１）に対しては、セット信号Ｓｔとして、ＧＳＰ（ゲートスタートパルスgate start pulse）が表示制御回路５０から入力される。
　ここで、ゲートドライバ４０（ｎ）がゲート線Ｇ（ｎ）を駆動する際の動作を説明する。図１４は、ゲートドライバ４０（ｎ）がゲート線Ｇ（ｎ）を駆動する際のタイミングチャートである。図１４に示すように、クロック信号ＣＫＡ、ＣＫＢは、互いに逆位相となるように、１水平走査期間（１Ｈ）ごとに、ＨレベルとＬレベルの電位を交互に繰り返す。
　時刻ｔ１において、前段のゲート線Ｇ（ｎ－１）が選択状態となり、クロック信号ＣＫＡがＬレベル、クロック信号ＣＫＢがＨレベルとなる。これにより、ＴＦＴ－Ｂがオン状態となり、ゲート線Ｇ（ｎ－１）のＨレベルの電位がＴＦＴ－Ｂのドレイン端子に入力され、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｅはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ－Ｃはオン状態となっているため、ゲート線Ｇ（ｎ）の電位はＬレベルとなる。
　時刻ｔ２において、クロック信号ＣＫＡがＨレベルとなり、クロック信号ＣＫＢがＬレベルとなると、ＴＦＴ－Ｅがオン状態となり、ＴＦＴ－Ｃがオフ状態となる。ｎｅｔＡとゲート線Ｇ（ｎ）との間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆのドレインの電位の上昇に伴って、ｎｅｔＡはクロック信号ＣＫＡのＨレベルより高い電位まで充電される。この間、クロック信号ＣＫＡのＨレベルの電位がゲート線Ｇ（ｎ）に出力される。これにより、ゲート線Ｇ（ｎ）は、選択された状態となり、次段のゲート線Ｇ（ｎ＋１）を駆動するゲートドライバ４０（ｎ＋１）に、セット信号Ｓｔとして、ゲート線Ｇ（ｎ）のＨレベルの電位が出力される。
　時刻ｔ３において、クロック信号ＣＫＡがＬレベルとなり、クロック信号ＣＫＢがＨレベルになると、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡは、Ｌレベルに充電される。また、ＴＦＴ－Ｅがオフ状態、ＴＦＴ－Ｃがオン状態になるので、ゲート線Ｇ（ｎ）は、Ｌレベルに充電され、非選択状態に切り替えられる。その後、クロック信号ＣＫＢとＴＦＴ－Ｃにより、ゲート線Ｇ（ｎ）はＬレベルの電位に維持される。
　次に、ゲートドライバ４０の回路素子の配置例について説明する。図１５は、ゲートドライバ４０の回路素子を画素内に配置した場合の配置例を示す模式図である。
　図１５では、ゲート線Ｇ（ｎ－２）～ゲート線Ｇ（ｎ＋１）のそれぞれを駆動するゲートドライバ４０（ｎ－２）～ゲートドライバ４０（ｎ＋１）の配置例が示されている。
　図１５に示すように、各ゲートドライバ４０は、当該ゲートドライバ４０が駆動するゲート線Ｇと、その前段のゲート線Ｇとの間の行に配置される。また、ゲートドライバ４０（ｎ－２）とゲートドライバ４０（ｎ）、ゲートドライバ４０（ｎ－１）とゲートドライバ４０（ｎ＋１）は、それぞれ共通の制御配線４１１を介して互いに接続されている。
　アルファベットＡ～Ｅで示すＴＦＴ－Ａ～ＴＦＴ－Ｅ、及びキャパシタＣｂｓｔの回路素子は、同じ行の異なる画素に分散して配置されている。ここで、ゲートドライバ４０の回路素子及び制御配線４１１が配置される画素の構成を具体的に説明する。
　図１６は、ゲートドライバ４０の回路素子及び制御配線４１１が設けられた画素の構成例を示す模式図である。この例では、画素電極１３２Ｂ、１３３Ｂが設けられた画素の遮光領域Ｐｂに跨って回路素子４１０が設けられており、回路素子４１０と接続された制御配線４１１は、画素電極１３２Ａ、１３２Ｂが設けられた画素と画素電極１３３Ａ、１３３Ｂが設けられた画素の間の遮光領域Ｐｂに設けられている。また、ソース線Ｓ１～Ｓ５のうち、一部のソース線Ｓ１、Ｓ３、Ｓ４は屈曲し、ソース線Ｓ１、Ｓ４は開口部Ｐａに配置されている。
　全ての画素電極１３０の接続部１３０ｂの延在方向は同じ方向（Ｘ軸正方向）であり、画素電極１３０は、Ｘ軸正方向に隣接する画素との境界を跨ぐように配置されている。
　上段の画素電極１３０（１３１Ａ～１３４Ａ）は、当該画素電極１３０の接続部１３０ｂの延在方向にあるソース線Ｓと接続されるが、下段の画素電極１３０（１３１Ｂ～１３４Ｂ）は、当該画素電極の接続部１３０ｂの延在方向と反対方向にあるソース線Ｓと接続される。そして、上段の画素電極１３０と下段の画素電極１３０が接続される画素用ＴＦＴ１２がソース線Ｓに接続される方向は互いに逆方向となっている。
　ここで、ソース線Ｓ３は、回路素子４１０及び制御配線４１１が配置される画素の画素電極１３２Ａ、１３３Ｂと接続される。ソース線Ｓ３は、画素電極１３３Ａ、１３３Ｂが設けられた画素と、画素電極１３４Ａ、１３４Ｂが設けられた画素の間に配置されている。また、ソース線Ｓ３は、画素の開口部Ｐａを避け、画素電極１３３Ｂの接続部１３０ｂを跨ぎ、画素電極１３２Ａの接続部１３０ｂに近づくように屈曲されている。そのため、画素電極１３２Ａ及び画素電極１３３Ｂの接続部１３０ｂを画素用ＴＦＴ１２を介してソース線Ｓ３と接続することができる。
　つまり、画素電極１３０の接続部１３０ｂが隣の画素を跨ぐように配置され、一部のソース線Ｓの間を広げるように、ソース線Ｓの位置をずらすことで、回路素子４１０や制御配線４１１を、当該一部のソース線Ｓの間の画素内に配置することができる。また、画素電極１３０の接続部１３０ｂが、ゲート線Ｇの延伸方向に隣接する画素まで延在し、位置をずらしたソース線Ｓは屈曲している。そのため、回路素子４１０や制御配線４１１が設けられた画素の画素電極１３０を、当該画素電極１３０の画素電圧の極性に応じたソース線Ｓと接続することができる。よって、ゲートドライバ４０の回路素子４１０や、回路素子４１０と接続された制御配線４１１を画素内に配置した場合であっても、一垂直期間ごとにソース線Ｓに供給するデータ信号電圧の極性反転を行うことでドット反転駆動を実現でき、表示品位の低下を抑制できる。
　なお、この例において、ソース線Ｓ３だけでなく、ソース線Ｓ１、Ｓ４も屈曲された形状を有するが、ソース線Ｓ１、Ｓ４は直線状であってもよい。つまり、回路素子４１０や制御配線４１１が設けられた画素における画素電極１３０が接続される一のソース線Ｓが屈曲された形状を有していればよい。
　（変形例）
　上述した第４の実施形態では、上段の画素電極１３０と下段の画素電極１３０が接続される画素用ＴＦＴ１２がソース線Ｓに接続される方向は互いに逆方向となっている。つまり、画素の行ごとに、画素用ＴＦＴ１２がソース線Ｓと接続される方向が左右に反転している。そのため、ゲート層とソース層のレイヤずれが生じている場合、画素電極１３０とゲート線Ｇとの間の寄生容量が行ごとに変化する。その結果、行ごとに、画素用ＴＦＴ１２がオフになるときの画素電極１３０の引き込み電圧に差が生じて横縞が発生し、表示品位が低下しやすい。本変形例では、第４の実施形態において、横縞等の表示品位の低下を抑制する構成について説明する。
　図１７は、本変形例における画素の構成例を示す模式図である。図１７において、第４の実施形態と同様の構成には、第４の実施形態と同じ符号を付している。以下、第４の実施形態と異なる構成について説明する。
　上述した第４の実施形態では、全ての画素電極１３０の接続部１３０ｂの延在方向は同じ方向（Ｘ軸正方向）であった。本変形例では、図１７に示すように、上段の画素電極１３１Ａ～１３４Ａの接続部１３０ｂの延在方向がＸ軸正方向であるのに対し、下段の画素電極１３１Ｂ～１３４Ｂの接続部１３０ｂの延在方向はＸ軸負方向となっている。
　そして、全ての画素電極１３０と接続される画素用ＴＦＴ１２のドレイン１２ｄは、接続されるソース線Ｓに対して左側（Ｘ軸負方向側）に配置されており、各画素用ＴＦＴ１２は、ソース線Ｓに対して同じ方向に接続されている。このように構成することにより、ゲート層とソース層のレイヤずれが生じていても画素電極１３０とゲート線Ｇとの間の寄生容量が略均一となり、表示品位の低下を抑制できる。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。
　＜変形例＞
　（１）上述した実施形態で用いたゲートドライバ４０の構成は一例であり、複数のスイッチング素子を含む構成であればこれに限定されない。
　（２）上述した実施形態における画素用ＴＦＴ１２及びゲートドライバ４０を構成するＴＦＴの半導体材料として、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)を用いてもよいが、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体がより好ましい。インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を適用することで、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)よりも高精細化及び高開口率化を実現しやすい。

Claims (8)

  1. 　アクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、前記アクティブマトリクス基板にデータ信号を供給する回路とを有する液晶表示装置であって、
    　前記アクティブマトリクス基板は、
    　複数のゲート線と、
    　前記複数のゲート線と交差し、前記データ信号を供給する複数のソース線と、
    　画素電極がそれぞれ設けられた複数の画素と、
    　前記複数の画素のそれぞれにおいて、当該画素における画素電極と、一のゲート線と一のソース線とに接続された画素用スイッチング素子と、を備え、
    　前記画素電極は、前記画素用スイッチング素子と接続される接続部を有し、
    　前記画素電極の接続部は、当該画素電極が設けられる画素のゲート線の延伸方向に隣接する隣接画素まで延在し、
    　一のソース線が供給する前記データ信号は、隣接するソース線が供給するデータ信号の極性と逆極性であり、一垂直期間ごとに極性が反転されている、液晶表示装置。
  2. 　ソース線の延伸方向に隣接する画素電極の前記接続部の延在方向は互いに逆方向であり、各画素電極の前記接続部は、前記複数のソース線のうち、当該接続部に最も近いソース線と接続されている、請求項１に記載の液晶表示装置。
  3. 　前記複数の画素の画素電極はマトリクス状に配置されており、
    　ゲート線の延伸方向に隣接する２列の画素おきに１本のソース線が配置され、
    　同じ行に配置された画素電極に対して２本のゲート線が配置され、当該同じ行において、一のソース線を挟んで隣接する画素電極は、前記２本のゲート線のうちの同じゲート線に接続され、
    　前記一のソース線を挟んで隣接する２つの画素電極のうち、一方の画素電極は、当該一のソース線と接続され、他方の画素電極は、当該一のソース線に隣接する他のソース線と接続されている、請求項１又は２に記載の液晶表示装置。
  4. 　前記複数の画素の画素電極と対向して配置された共通電極と、
    　前記共通電極と接続された信号線とをさらに備え、
    　前記信号線は、前記ソース線が配置されていない２列の画素の間に配置されている、請求項３に記載の液晶表示装置。
  5. 　前記複数のゲート線のそれぞれに対して設けられ、対応する一のゲート線を選択状態又は非選択状態に切り替える駆動回路と、
    　前記複数の駆動回路のそれぞれと接続され、制御信号を供給する複数の制御配線とをさらに備え、
    　前記駆動回路は、複数のスイッチング素子を含む駆動回路用素子を有し、
    　前記駆動回路用素子は、ゲート線の延伸方向に隣接する複数の画素に配置され、
    　前記駆動回路用素子が設けられた前記複数の画素における一の画素の画素電極と接続された一のソース線は屈曲し、
    　前記一の駆動回路用素子に接続された制御配線は、前記駆動回路用素子が配置された前記複数の画素の間に配置されている、請求項１に記載の液晶表示装置。
  6. 　前記駆動回路用素子としてのスイッチング素子は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を半導体材料として含む、請求項５に記載の液晶表示装置。
  7. 　前記画素用スイッチング素子は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を半導体材料として含む、請求項１から６のいずれか一項に記載の液晶表示装置。
  8. 　各画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向に配置されている、請求項１から７のいずれか一項に記載の液晶表示装置。
     
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