JP2017040881A - 駆動回路、表示装置及び駆動方法 - Google Patents
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Abstract
【課題】表示装置において、回路構成を複雑化させることなく低消費電力化を図る。
【解決手段】駆動回路は、表示パネルに設けられた複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が第1ゲート線に電気的に接続され、他方の導通電極が第1ゲート線よりも走査方向に配置された第2ゲート線に電気的に接続された第1トランジスタと、第1トランジスタの制御電極に電気的に接続された第1制御線と、を含み、出力回路が第1ゲート線にゲートオン電圧を出力しているときに、第1トランジスタをオン状態にして、第1ゲート線及び第2ゲート線を互いに電気的に接続する。
【選択図】図6
【解決手段】駆動回路は、表示パネルに設けられた複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が第1ゲート線に電気的に接続され、他方の導通電極が第1ゲート線よりも走査方向に配置された第2ゲート線に電気的に接続された第1トランジスタと、第1トランジスタの制御電極に電気的に接続された第1制御線と、を含み、出力回路が第1ゲート線にゲートオン電圧を出力しているときに、第1トランジスタをオン状態にして、第1ゲート線及び第2ゲート線を互いに電気的に接続する。
【選択図】図6
Description
本発明は、駆動回路、表示装置及び駆動方法に関する。
各種表示装置のうち例えば液晶表示装置は、各画素領域に形成された画素電極と共通電極との間に発生する電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を調整して画像表示を行う。
従来、上記液晶表示装置において、消費電力を低減するための技術が種々提案されている。例えば特許文献1には、ソースドライバが、垂直ブランキング期間に、所定の電圧を有する正極性及び負極性のソース信号をソース線に供給し、当該ソース信号の供給後にソース線から電気的に切り離すと共に、互いに逆極性のソース信号が供給された隣り合うソース線同士を短絡させることにより、ソース線に所定の直流電圧値を保持させる構成が開示されている。
しかしながら、従来の技術では、液晶表示装置全体として低消費電力化を図るには十分とは言えない。特に近年の液晶表示装置では、高精細化が進み、消費電力が増加する傾向にあり、更なる低消費電力化を実現する必要がある。また、液晶表示装置の薄型化及び狭額縁化も要求されているため、低消費電力化を実現する際に回路構成が複雑化することは避けなければならない。
本発明は、上記実情に鑑みてなされたものであり、その目的は、回路構成を複雑化させることなく低消費電力化を図ることができる駆動回路、表示装置及び駆動方法を提供することにある。
上記課題を解決するために、本発明に係る駆動回路は、表示パネルに設けられ、第1ゲート線と、前記第1ゲート線よりも走査方向に配置された第2ゲート線とを含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第1ゲート線に電気的に接続され、他方の導通電極が前記第2ゲート線に電気的に接続された第1トランジスタと、前記第1トランジスタの制御電極に電気的に接続された第1制御線と、を含み、前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力した後に、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第2ゲート線を互いに電気的に接続する、ことを特徴とする。
本発明に係る駆動回路では、前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力しているときに、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第2ゲート線を互いに電気的に接続してもよい。
本発明に係る駆動回路では、前記出力回路が前記第2ゲート線に前記ゲートオン電圧を出力する前に、前記第1トランジスタをオン状態にしてもよい。
本発明に係る駆動回路では、前記第1ゲート線及び前記第2ゲート線がフローティング状態のときに、前記第1トランジスタをオン状態にしてもよい。
本発明に係る駆動回路では、前記第1トランジスタをオン状態にして、前記第1ゲート線に充電された電荷の一部を、前記第2ゲート線に配分してもよい。
本発明に係る駆動回路では、前記複数のゲート線は、走査方向に順に配置された前記第1ゲート線と、前記第2ゲート線と、さらに第3ゲート線とを含み、当該駆動回路は、さらに、一方の導通電極が前記第2ゲート線に電気的に接続され、他方の導通電極が前記第3ゲート線に電気的に接続された第2トランジスタと、前記第2トランジスタの制御電極に電気的に接続された第2制御線と、を含み、前記出力回路が前記第2ゲート線に前記ゲートオン電圧を出力した後に、前記第2トランジスタをオン状態にして、前記第2ゲート線及び前記第3ゲート線を互いに電気的に接続してもよい。
本発明に係る駆動回路では、前記第1トランジスタ及び前記第2トランジスタは、走査方向に交互に配置されてもよい。
本発明に係る駆動回路では、信号波形の立ち上がり及び立ち下がりに傾斜を有する前記ゲートオン電圧を出してもよい。
本発明に係る駆動回路では、前記トランジスタの導通電極に電気的に接続された抵抗器をさらに含んでもよい。
本発明に係る駆動回路では、前記ゲートオン電圧の信号波形に傾斜が形成されるように、前記トランジスタのチャネル部の大きさを調整してもよい。
また上記課題を解決するために、本発明に係る駆動回路は、表示パネルに設けられ、走査方向に順に配置された第1〜第6ゲート線を含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第1ゲート線に電気的に接続され、他方の導通電極が前記第3ゲート線に電気的に接続された第1トランジスタと、一方の導通電極が前記第2ゲート線に電気的に接続され、他方の導通電極が前記第4ゲート線に電気的に接続された第2トランジスタと、一方の導通電極が前記第3ゲート線に電気的に接続され、他方の導通電極が前記第5ゲート線に電気的に接続された第3トランジスタと、一方の導通電極が前記第4ゲート線に電気的に接続され、他方の導通電極が前記第6ゲート線に電気的に接続された第4トランジスタと、前記第1トランジスタの制御電極に電気的に接続された第1制御線と、前記第2トランジスタの制御電極に電気的に接続された第2制御線と、前記第3トランジスタの制御電極に電気的に接続された第3制御線と、前記第4トランジスタの制御電極に電気的に接続された第4制御線と、を含み、前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力した後に、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第3ゲート線を互いに電気的に接続し、前記出力回路が前記第2ゲート線に前記ゲートオン電圧を出力した後に、前記第2トランジスタをオン状態にして、前記第2ゲート線及び前記第4ゲート線を互いに電気的に接続し、前記出力回路が前記第3ゲート線に前記ゲートオン電圧を出力した後に、前記第3トランジスタをオン状態にして、前記第3ゲート線及び前記第5ゲート線を互いに電気的に接続し、前記出力回路が前記第4ゲート線に前記ゲートオン電圧を出力した後に、前記第4トランジスタをオン状態にして、前記第4ゲート線及び前記第6ゲート線を互いに電気的に接続する、ことを特徴とする。
本発明に係る駆動回路では、前記出力回路は、2水平走査期間ハイレベルとなる前記ゲートオン電圧を、1水平走査期間経過するごとに、各ゲート線に出力してもよい。
また上記課題を解決するために、本発明に係る表示装置は、複数のゲート線が設けられた表示パネルと、上記記載の駆動回路と、を含むことを特徴とする。
また上記課題を解決するために、本発明に係る表示装置の駆動方法は、第1ゲート線と、前記第1ゲート線よりも走査方向に配置された第2ゲート線とを含む複数のゲート線が設けられた表示パネルと、前記複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第1ゲート線に電気的に接続され、他方の導通電極が前記第2ゲート線に電気的に接続された第1トランジスタと、前記第1トランジスタの制御電極に電気的に接続された第1制御線と、を含む駆動回路と、を含む表示装置の駆動方法であって、前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力した後に、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第2ゲート線を互いに電気的に接続する、ことを特徴とする。
本発明の構成によれば、回路構成を複雑化させることなく低消費電力化を図ることができる駆動回路、表示装置及び駆動方法を提供することができる。
本発明の実施形態について、図面を用いて以下に説明する。本実施形態では、液晶表示装置を例に挙げるが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機EL表示装置等であってもよい。
図1は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置1は、画像を表示する表示パネル10と、表示パネル10を駆動する駆動回路(データ線駆動回路20、ゲート線駆動回路30)と、駆動回路を制御する制御回路40と、表示パネル10に背面側から光を照射するバックライト(図示せず)とを含んで構成されている。駆動回路は、表示パネル10に設けられてもよい。
表示パネル10には、列方向に延在する複数のデータ線11と、行方向に延在する複数のゲート線12とが設けられている。各データ線11と各ゲート線12との各交差部には、薄膜トランジスタ13(TFT)が設けられている。
表示パネル10には、各データ線11と各ゲート線12との各交差部に対応して、複数の画素14がマトリクス状(行方向及び列方向)に配置されている。詳細は後述するが、表示パネル10は、薄膜トランジスタ基板(TFT基板)と、カラーフィルタ基板(CF基板)と、両基板間に挟持された液晶層とを含んでいる。TFT基板には、各画素14に対応して設けられた複数の画素電極15と、各画素14に共通する1つの共通電極16とが設けられている。共通電極16は、1つの画素14又は複数の画素14ごとに分割して配置されていてもよいし、CF基板に設けられてもよい。
制御回路40は、外部から入力された入力データ(同期信号、映像信号等)に基づき、データ線駆動回路20及びゲート線駆動回路30の駆動タイミングを制御するための各種の制御信号と、表示パネル10の画像表示領域に表示する画像に対応する画像データとを出力する。
データ線駆動回路20は、制御回路40から入力された制御信号及び画像データに基づいて、各データ線11にデータ信号(データ電圧)を出力する。
ゲート線駆動回路30は、外部から入力された電源電圧と、制御回路40から入力された制御信号とに基づいてゲート信号を生成し、各ゲート線12に出力する。ゲート線駆動回路30の具体的な構成は後述する。
図2は、表示パネル10の構成例を示す平面図である。図3は図2のA−A断面図であり、図4は図2のB−B断面図である。図2〜図4を参照しつつ、表示パネル10の具体的な構成について説明する。
図2において、隣り合う2本のデータ線11と、隣り合う2本のゲート線12とで区画された領域が1つの画素14に相当する。各画素14には、薄膜トランジスタ13が設けられている。薄膜トランジスタ13は、絶縁膜102(図3参照)上に形成された半導体層21と、半導体層21上に形成されたドレイン電極22及びソース電極23とを含んで構成されている(図2参照)。ドレイン電極22はデータ線11に電気的に接続されており、ソース電極23はスルーホール24を介して画素電極15に電気的に接続されている。
各画素14には、スズ添加酸化インジウム(ITO)等の透明導電膜からなる画素電極15が形成されている。画素電極15は、複数の開口部を有しており、ストライプ状に形成されている。開口部の形状は限定されない。各画素14に共通して、表示領域全体にITO等の透明導電膜からなる1つの共通電極16が形成されている。共通電極16における、スルーホール24及び薄膜トランジスタ13のソース電極23に重なる領域には、画素電極15とソース電極23とを電気的に接続させるための開口部が形成されている。
図3に示すように、表示パネル10は、TFT基板100と、CF基板200と、TFT基板100及びCF基板200の間に挟持される液晶層300と、を含んで構成されている。
TFT基板100では、ガラス基板101上にゲート線12(図4参照)が形成され、ゲート線12を覆うように絶縁膜102が形成されている。絶縁膜102上にはデータ線11(図3参照)が形成され、データ線11を覆うように絶縁膜103が形成されている。絶縁膜103上には共通電極16が形成され、共通電極16を覆うように絶縁膜104が形成されている。絶縁膜104上には画素電極15が形成され、画素電極15を覆うように配向膜105が形成されている。その他、図示はしていないが、TFT基板100には、偏光板等が形成されている。画素14を構成する各部の積層構造は、図3及び図4の構成に限定されるものではなく、周知の構成を適用することができる。
CF基板200では、ガラス基板201上にブラックマトリクス203及び着色部202(例えば、赤色部、緑色部、青色部)が形成され、これらを覆うようにオーバコート層204が形成されている。オーバコート層204上には配向膜205が形成されている。その他、図示はしていないが、CF基板200には、偏光板等が形成されている。
液晶層300には、液晶301が封入されている。液晶301は、誘電率異方性が負のネガ型液晶であってもよいし、誘電率異方性が正のポジ型液晶であってもよい。
配向膜105,205は、ラビング配向処理が施された配向膜であってもよいし、光配向処理が施された光配向膜であってもよい。
上記のように、液晶表示装置1は、IPS(In Plane Switching)方式の構成を有している。液晶表示装置1の構成は、上記構成に限定されない。
液晶表示装置1の駆動方法を簡単に説明する。ゲート線12にはゲート線駆動回路30から走査用のゲート電圧(ゲートオン電圧、ゲートオフ電圧)が供給される。データ線11にはデータ線駆動回路20から映像用のデータ電圧が供給される。ゲート線12にゲートオン電圧が供給されると、薄膜トランジスタ13がオン状態になり、データ線11に供給されたデータ電圧が、ドレイン電極22及びソース電極23を介して画素電極15に伝達される。共通電極16には、共通電極駆動回路(図示せず)から共通電圧(Vcom)が供給される。共通電極16は、絶縁膜104を介して画素電極15に重なっており、画素電極15には、開口部(スリット)が形成されている。これにより、画素電極15から液晶層300を経て画素電極15の開口部を介して共通電極16に至る電界により液晶301が駆動する。液晶301が駆動して液晶層300を透過する光の透過率を制御することにより画像が表示される。なお、カラー表示を行う場合は、縦ストライプ状のカラーフィルタで形成された赤色部、緑色部、青色部等に対応するそれぞれの画素14の画素電極15に接続されたデータ線に、所望のデータ電圧を供給することにより実現される。液晶表示装置1の駆動方法は上記の方法に限定されず、周知の方法を適用することができる。
次に、ゲート線駆動回路30の具体的な構成について説明する。図5は、ゲート線駆動回路30の概略構成を示す平面図である。図6は、ゲート線駆動回路30の具体的な構成を示す平面図である。ゲート線駆動回路30は、複数のシフトレジスタ回路SRを含むシフトレジスタ31と、複数のレベルシフタ回路LSを含むレベルシフタ36と、複数のバッファ回路BFを含む出力バッファ37と、隣り合う2本のゲート線12に電気的に接続される、複数の第1トランジスタ32及び複数の第2トランジスタ33と、複数の第1トランジスタ32のゲート電極(制御電極)に電気的に接続される第1制御線34と、複数の第2トランジスタ33のゲート電極(制御電極)に電気的に接続される第2制御線35と、を含んでいる。第1トランジスタ32及び第2トランジスタ33は、列方向に交互に配置される。例えば、第1トランジスタ32は、1行目及び2行目のゲート線12の間、3行目及び4行目のゲート線12の間、n(n;奇数)行目及び(n+1)行目のゲート線12の間に配置される。第2トランジスタ33は、2行目及び3行目のゲート線12の間、4行目及び5行目のゲート線12の間、(n+1)行目及び(n+2)行目のゲート線12の間に配置される。このように、各トランジスタは、一方の導通電極が第1ゲート線12に電気的に接続され、他方の導通電極が第1ゲート線よりも走査方向に配置された第2ゲート線に電気的に接続されている。
各シフトレジスタ回路SRには、クロックCK1とゲートオフ電圧Voffが入力される。また、1段目のシフトレジスタ回路SR(1)には、スタートパルスSPが入力され、2段目以降のシフトレジスタ回路SRには、前段のシフトレジスタ回路SRの出力信号が入力される。各レベルシフタ回路LSは、各シフトレジスタ回路SRの出力信号の電圧レベルを変換して後段の各バッファ回路BFに出力する。各バッファ回路BFは、各レベルシフタ回路LSにより変換された信号を増幅して各ゲート線12にゲート信号(ゲートオン電圧/ゲートオフ電圧)を出力する。各段のシフトレジスタ回路SRとレベルシフタ回路LSとバッファ回路BFとは、各段の出力回路Sを構成する。すなわち、n段目の出力回路(n)は、シフトレジスタ回路SR(n)とレベルシフタ回路LS(n)とバッファ回路BF(n)とを含み、ゲート信号Gout(n)に対応する出力信号Sout(n)を出力する。
第1トランジスタ32のゲート電極には、第1制御線34を介して、第1トランジスタ32をオン/オフするための第1制御信号SW1が供給される。第2トランジスタ33のゲート電極には、第2制御線35を介して、第2トランジスタ33をオン/オフするための第2制御信号SW2が供給される。出力回路S(1)〜S(m)の出力信号Sout(1)〜Sout(m)は、第1制御信号SW1及び第2制御信号SW2による第1トランジスタ32及び第2トランジスタ33のオン/オフ動作に応じた処理(電荷配分処理)が実行され、ゲート信号Gout(1)〜Gout(m)として順次、出力端子OUT(1)〜OUT(m)から、1行目〜m行目のゲート線12に出力される。電荷配分処理の具体例は後述する。
各シフトレジスタ回路SRと各レベルシフタ36と各出力バッファ37とは、周知の構成を適用することができる。図7は、出力回路Sの構成例を示す図である。図7では、n(n;奇数)段目のシフトレジスタ回路SR(n)と、(n+1)段目のシフトレジスタ回路SR(n+1)と、(n+2)段目のシフトレジスタ回路SR(n+2)と、これらに対応するレベルシフタ回路LS及びバッファ回路BFとを示している。シフトレジスタ回路SRのクロック端子にはクロック線が接続されておりクロックCK1が入力され、リセット端子にはオフ信号線が接続されており薄膜トランジスタ13をオフするためのゲートオフ電圧Voff(リセット信号)が入力される。
シフトレジスタ回路SR(n)の入力端子には、前段のシフトレジスタ回路SR(n−1)から出力された出力信号SRout(n−1)が入力される。シフトレジスタ回路SR(n)は、クロック端子にクロックCK1が入力された状態で、入力端子に出力信号SRout(n−1)が入力されると、クロックCK1に対応するパルス信号(ローレベル、ハイレベル)を出力信号SRout(n)として出力する。出力信号SRout(n)は、次段のシフトレジスタ回路SR(n+1)に入力されるとともに、レベルシフタ回路LS(n)及びバッファ回路BF(n)により出力信号Sout(n)に変換され、出力信号Sout(n)は、ゲート信号Gout(n)としてゲート線12に供給される。
図8は、出力回路Sの出力信号Soutとゲート信号Goutと制御信号SWを示すタイミングチャートである。出力信号Sout(n)がハイレベルからローレベルに切り替わり、n行目のゲート線12がフローティング状態になった後に、第1制御信号SW1(ゲートオン電圧)が第1トランジスタ32のゲート電極に供給される。第1制御信号SW1(ゲートオン電圧)が第1トランジスタ32に供給されると、第1トランジスタ32がオン状態になり、図7に示すように、第1トランジスタ32に電気的に接続された隣り合う2本のゲート線12が電気的に接続(短絡)される。換言すると、出力回路S(n)の出力端子と、出力回路S(n+1)の出力端子とが電気的に接続される。すると、出力信号Sout(n)の電荷が、n行目のゲート線12と、(n+1)行目のゲート線12とに配分される。これにより、図8に示すように、n行目のゲート線12に供給されるゲート信号Gout(n)の電位が低下し、(n+1)行目の書き込み期間が開始する直前に、(n+1)行目のゲート線12に供給されるゲート信号Gout(n+1)の電位が上昇する。
続いて、出力信号Sout(n)が(n+1)行目のシフトレジスタ回路SR(n+1)に入力されると、シフトレジスタ回路SR(n+1)は、クロックCK1に対応するパルス信号(ローレベル、ハイレベル)を出力信号SRout(n+1)として出力する。出力信号SRout(n+1)は、次段のシフトレジスタ回路SR(n+2)に入力されるとともに、レベルシフタ回路LS(n+1)及びバッファ回路BF(n+1)により出力信号Sout(n+1)に変換され、出力信号Sout(n+1)は、ゲート信号Gout(n+1)としてゲート線12に供給される。これにより、(n+1)行目のゲート線12に供給されるゲート信号Gout(n+1)の電位がさらに上昇する。その後、出力信号Sout(n+1)がハイレベルからローレベルに切り替わり、(n+1)行目のゲート線12がフローティング状態になった後に、第2制御信号SW2が第2トランジスタ33のゲート電極に供給される。第2制御信号SW2が第2トランジスタ33に供給されると、第2トランジスタ33がオン状態になり、図7に示すように、第2トランジスタ33に電気的に接続された隣り合う2本のゲート線12が電気的に接続(短絡)される。すると、出力信号Sout(n+1)の電荷が、(n+1)行目のゲート線12と、(n+2)行目のゲート線12とに配分される。これにより、図8に示すように、(n+1)行目のゲート線12に供給されるゲート信号Gout(n+1)の電位が低下し、(n+2)行目の書き込み期間が開始する直前に、(n+2)行目のゲート線12に供給されるゲート信号Gout(n+2)の電位が上昇する。
上記のようにして、隣り合う2本のゲート線12間で電荷が配分されたゲート信号Goutが、順次ゲート線12に供給される。上記の構成によれば、出力回路Sの出力信号Soutによってゲート線12を所定電位まで充電する前に、他のゲート線12の電位(電荷)を配分して所定電位の例えば半分の電位まで予め充電(予備充電)することができるため、ゲート線駆動回路30の駆動電力を低減(例えば半減)することができる。また、ゲート線駆動回路30にトランジスタを追加すればよいため、回路構成が複雑化することもない。よって、ゲート線駆動回路30及び液晶表示装置1の回路構成を複雑化させることなく低消費電力化を図ることができる。
なお、上記の構成では、出力回路S(n)がn行目のゲート線12にゲートオン電圧を出力した後、かつn行目のゲート線12及び(n+1)行目のゲート線12がフローティング状態のときに、第1トランジスタ32をオン状態にして、n行目のゲート線12及び(n+1)行目のゲート線12を互いに電気的に接続しているが、本実施形態に係るゲート線駆動回路30は、これに限定されない。例えば、出力回路S(n)がn行目のゲート線12にゲートオン電圧を出力しているとき(出力中)に、第1トランジスタ32をオン状態にして、n行目のゲート線12及び(n+1)行目のゲート線12を互いに電気的に接続してもよい。この場合は、n行目のゲート線12への書き込み期間の終了直前に、第1トランジスタ32をオン状態にすることが好ましい。
本実施形態に係るゲート線駆動回路30は、上記構成に限定されない。図9は、ゲート線駆動回路30の他の構成を示す平面図である。図9に示すゲート線駆動回路30は、第1トランジスタ32に接続される第1抵抗器61と、第2トランジスタ33に接続される第2抵抗器62とが設けられている。図9の構成によれば、例えば隣り合うn行目のゲート線12と(n+1)行目のゲート線12の間の第1トランジスタ32がオン状態となり、これら2本のゲート線12が短絡した場合、2本のゲート線12の間の時定数が大きくなるため、図10に示すように、ゲート信号Gout(n)の電位が徐々に低下し、ゲート信号Gout(n+1)の電位が徐々に上昇していく。同様に、隣り合う(n+1)行目のゲート線12と(n+2)行目のゲート線12の間の第2トランジスタ33がオン状態となり、これら2本のゲート線12が短絡した場合、2本のゲート線12の間の時定数が大きくなるため、図10に示すように、ゲート信号Gout(n+1)の電位が徐々に低下し、ゲート信号Gout(n+2)の電位が徐々に上昇していく。すなわち、ゲート信号Goutの立ち上がり波形及び立ち下がり波形に傾斜(スロープ)が形成される。これにより、表示の面内均一性を向上させることができる。
2本のゲート線12の間の時定数を大きくするための構成は、図9の構成に限定されない。例えば、図6の構成において、第1トランジスタ32及び第2トランジスタ33のチャネル部の大きさ(チャネル幅)を小さくしてもよい。これにより、各トランジスタのオン抵抗値が高くなり、時定数を大きくすることができる。またこの構成によれば、追加の抵抗器(図9参照)が不要となり、さらにトランジスタのサイズが小さくなるため、ゲート線駆動回路30の回路規模を小さくすることができる。
図11は、ゲート線駆動回路30の他の構成を示す平面図である。図11では、便宜上、出力回路Sを示し、出力回路Sに含まれるシフトレジスタ回路SRとレベルシフタ回路LSとバッファ回路BFとを省略している。図11に示すゲート線駆動回路30では、各トランジスタは、一方の導通電極が第1ゲート線12に電気的に接続され、他方の導通電極が第1ゲート線よりも走査方向に配置された第2ゲート線に電気的に接続されている。より具体的には、第1トランジスタ51は、n行目のゲート線12及び(n+2)行目のゲート線12に電気的に接続されており、第2トランジスタ52は、(n+1)行目のゲート線12及び(n+3)行目のゲート線12に電気的に接続されており、第3トランジスタ53は、(n+2)行目のゲート線12及び(n+4)行目のゲート線12に電気的に接続されており、第4トランジスタ54は、(n+3)行目のゲート線12及び(n+5)行目のゲート線12に電気的に接続されている。第1〜第4トランジスタ51〜54は、この順に2本のゲート線12に電気的に接続されている。また、複数の第1トランジスタ51のゲート電極は、第1制御線41に電気的に接続されており、複数の第2トランジスタ52のゲート電極は、第2制御線42に電気的に接続されており、複数の第3トランジスタ53のゲート電極は、第3制御線43に電気的に接続されており、複数の第4トランジスタ54のゲート電極は、第4制御線44に電気的に接続されている。
図12は、図11のゲート線駆動回路30に対応する、出力回路Sの出力信号Soutとゲート信号Goutと制御信号SWを示すタイミングチャートである。図11のゲート線駆動回路30では、各出力回路Sは、2水平走査期間ハイレベルとなる出力信号Soutを出力する。また、例えば出力回路S(n)が出力信号Sout(n)を出力してから1水平走査期間経過後に、出力回路S(n+1)が出力信号Sout(n+1)を出力する。すなわち、各出力回路Sは、2水平走査期間ハイレベルとなるゲートオン電圧を、1水平走査期間経過するごとに、各ゲート線12に出力する。このため、図11のゲート線駆動回路30は、2本のゲート線12を所定期間(ここでは1水平走査期間)だけ同時に選択する。この構成によれば、データ電圧を書き込む前にゲート線12を目標電位に確実に充電することができるため、表示品位の向上を図ることができる。
また、出力信号Sout(n)がハイレベルからローレベルに切り替わり、n行目のゲート線12がフローティング状態になった後に、第1制御信号SW11が第1トランジスタ51のゲート電極に供給されると、第1トランジスタ51がオン状態になり、図11に示すように、第1トランジスタ51に電気的に接続された2本のゲート線12が電気的に接続(短絡)される。すると、図12に示すように、出力信号Sout(n)の電荷が、n行目のゲート線12と、(n+2)行目のゲート線12とに配分される。これにより、n行目のゲート線12に供給されるゲート信号Gout(n)の電位が低下し、(n+2)行目の書き込み期間が開始する直前に、(n+2)行目のゲート線12に供給されるゲート信号Gout(n+2)の電位が上昇する。
その後、出力信号Sout(n+1)が(n+2)行目のシフトレジスタ回路SR(n+2)に入力され、出力回路S(n+2)からハイレベルの出力信号Sout(n+2)が出力されると、(n+2)行目のゲート線12に供給されるゲート信号Gout(n+2)の電位がさらに上昇する。
同様にして、2本のゲート線12において電荷が配分されたゲート信号Goutが、順次ゲート線12に供給される。上記の構成によれば、図6に示したゲート線駆動回路30と同様に、出力信号Soutによりゲート線12を所定電位まで充電する前に、他のゲート線12の電位を配分して所定電位の例えば半分の電位まで予め充電することができるため、ゲート線駆動回路30の駆動電力を低減(例えば半減)することができる。なお、図11に示すゲート線駆動回路30において、図9に示した抵抗器を追加してもよいし、第1〜第4トランジスタ51〜54のチャネル部の大きさ(チャネル幅)を調整(例えば小さく)してもよい。これにより、ゲート信号Goutの立ち上がり波形及び立ち下がり波形に傾斜(スロープ)が形成されるため、表示の面内均一性を向上させることもできる。
なお、トランジスタが電気的に接続される2本のゲート線12は、n行目のゲート線12と(n+2)行目のゲート線12に限定されず、n行目のゲート線12と(n+α)行目(αは3以上の整数)のゲート線12であってもよい。
以上、本発明の実施の形態について説明したが、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記実施の形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
1 液晶表示装置、10 表示パネル、11 データ線、12 ゲート線、13 薄膜トランジスタ、14 画素、15 画素電極、16 共通電極、20 データ線駆動回路、21 半導体層、22 ドレイン電極、23 ソース電極、24 スルーホール、30 ゲート線駆動回路、31 シフトレジスタ、32 第1トランジスタ、33 第2トランジスタ、34 第1制御線、35 第2制御線、36 レベルシフタ、37 出力バッファ、40 制御回路、41 第1制御線、42 第2制御線、43 第3制御線、44 第4制御線、51 第1トランジスタ、52 第2トランジスタ、53 第3トランジスタ、54 第4トランジスタ、SR シフトレジスタ回路、LS レベルシフタ回路、BF バッファ回路、S 出力回路、CK1 クロック、SP スタートパルス、Voff ゲートオフ電圧、SW 制御信号、SRout (シフトレジスタ回路SRの)出力信号、Sout (出力回路Sの)出力信号、Gout ゲート信号。
Claims (14)
- 表示パネルに設けられ、第1ゲート線と、前記第1ゲート線よりも走査方向に配置された第2ゲート線とを含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、
一方の導通電極が前記第1ゲート線に電気的に接続され、他方の導通電極が前記第2ゲート線に電気的に接続された第1トランジスタと、
前記第1トランジスタの制御電極に電気的に接続された第1制御線と、
を含み、
前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力した後に、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第2ゲート線を互いに電気的に接続する、
ことを特徴とする駆動回路。 - 前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力しているときに、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第2ゲート線を互いに電気的に接続する、
ことを特徴とする請求項1に記載の駆動回路。 - 前記出力回路が前記第2ゲート線に前記ゲートオン電圧を出力する前に、前記第1トランジスタをオン状態にする、
ことを特徴とする請求項1に記載の駆動回路。 - 前記第1ゲート線及び前記第2ゲート線がフローティング状態のときに、前記第1トランジスタをオン状態にする、
ことを特徴とする請求項1に記載の駆動回路。 - 前記第1トランジスタをオン状態にして、前記第1ゲート線に充電された電荷の一部を、前記第2ゲート線に配分する、
ことを特徴とする請求項1に記載の駆動回路。 - 前記複数のゲート線は、走査方向に順に配置された前記第1ゲート線と、前記第2ゲート線と、さらに第3ゲート線とを含み、
当該駆動回路は、さらに、
一方の導通電極が前記第2ゲート線に電気的に接続され、他方の導通電極が前記第3ゲート線に電気的に接続された第2トランジスタと、
前記第2トランジスタの制御電極に電気的に接続された第2制御線と、
を含み、
前記出力回路が前記第2ゲート線に前記ゲートオン電圧を出力した後に、前記第2トランジスタをオン状態にして、前記第2ゲート線及び前記第3ゲート線を互いに電気的に接続する、
ことを特徴とする請求項1に記載の駆動回路。 - 前記第1トランジスタ及び前記第2トランジスタは、走査方向に交互に配置されている、
ことを特徴とする請求項6に記載の駆動回路。 - 信号波形の立ち上がり及び立ち下がりに傾斜を有する前記ゲートオン電圧を出力する、
ことを特徴とする請求項1に記載の駆動回路。 - 前記トランジスタの導通電極に電気的に接続された抵抗器をさらに含む、
ことを特徴とする請求項8に記載の駆動回路。 - 前記ゲートオン電圧の信号波形に傾斜が形成されるように、前記トランジスタのチャネル部の大きさを調整する、
ことを特徴とする請求項8に記載の駆動回路。 - 表示パネルに設けられ、走査方向に順に配置された第1〜第6ゲート線を含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、
一方の導通電極が前記第1ゲート線に電気的に接続され、他方の導通電極が前記第3ゲート線に電気的に接続された第1トランジスタと、
一方の導通電極が前記第2ゲート線に電気的に接続され、他方の導通電極が前記第4ゲート線に電気的に接続された第2トランジスタと、
一方の導通電極が前記第3ゲート線に電気的に接続され、他方の導通電極が前記第5ゲート線に電気的に接続された第3トランジスタと、
一方の導通電極が前記第4ゲート線に電気的に接続され、他方の導通電極が前記第6ゲート線に電気的に接続された第4トランジスタと、
前記第1トランジスタの制御電極に電気的に接続された第1制御線と、
前記第2トランジスタの制御電極に電気的に接続された第2制御線と、
前記第3トランジスタの制御電極に電気的に接続された第3制御線と、
前記第4トランジスタの制御電極に電気的に接続された第4制御線と、
を含み、
前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力した後に、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第3ゲート線を互いに電気的に接続し、
前記出力回路が前記第2ゲート線に前記ゲートオン電圧を出力した後に、前記第2トランジスタをオン状態にして、前記第2ゲート線及び前記第4ゲート線を互いに電気的に接続し、
前記出力回路が前記第3ゲート線に前記ゲートオン電圧を出力した後に、前記第3トランジスタをオン状態にして、前記第3ゲート線及び前記第5ゲート線を互いに電気的に接続し、
前記出力回路が前記第4ゲート線に前記ゲートオン電圧を出力した後に、前記第4トランジスタをオン状態にして、前記第4ゲート線及び前記第6ゲート線を互いに電気的に接続する、
ことを特徴とする駆動回路。 - 前記出力回路は、2水平走査期間ハイレベルとなる前記ゲートオン電圧を、1水平走査期間経過するごとに、各ゲート線に出力する、
ことを特徴とする請求項11に記載の駆動回路。 - 複数のゲート線が設けられた表示パネルと、請求項1に記載の駆動回路と、
を含むことを特徴とする表示装置。 - 第1ゲート線と、前記第1ゲート線よりも走査方向に配置された第2ゲート線とを含む複数のゲート線が設けられた表示パネルと、
前記複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第1ゲート線に電気的に接続され、他方の導通電極が前記第2ゲート線に電気的に接続された第1トランジスタと、前記第1トランジスタの制御電極に電気的に接続された第1制御線と、を含む駆動回路と、
を含む表示装置の駆動方法であって、
前記出力回路が前記第1ゲート線に前記ゲートオン電圧を出力した後に、前記第1トランジスタをオン状態にして、前記第1ゲート線及び前記第2ゲート線を互いに電気的に接続する、
ことを特徴とする表示装置の駆動方法。
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