WO2018155346A1 - 駆動回路、マトリックス基板および表示装置 - Google Patents

駆動回路、マトリックス基板および表示装置 Download PDF

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WO2018155346A1
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redundant
branch
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吉田　昌弘
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シャープ株式会社
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Definitions

  • the present invention relates to a drive circuit, and more particularly to a matrix substrate in which the drive circuit is monolithically formed and a display device using the matrix substrate.
  • Patent Documents 1 to 3 include (i) a display region in which a pixel transistor is disposed, and (ii) a peripheral region in which a scanning line driving circuit and a source driving circuit for driving the pixel transistor are disposed. , A display device using an active matrix substrate is disclosed.
  • Patent Document 1 discloses a branch wiring that connects a transistor included in a unit circuit and a trunk wiring bypasses a transistor that is not connected. A configuration that is not necessary.
  • Patent Document 2 discloses a configuration in which three wirings of a unit circuit can overlap each other in the same region.
  • Patent Document 3 discloses a configuration for preventing stress concentration on the lead-out wiring in order to prevent breakage of the lead-out wiring.
  • the above-described scanning line driving circuit has a problem that the manufacturing yield of the scanning line driving circuit is low. This is because as the vertical width of the unit circuit becomes narrower, the branch wiring included in the unit circuit becomes thinner, and the branch wiring becomes easier to break.
  • the present invention has been made in view of the above problems, and an object thereof is to realize a drive circuit having a high manufacturing yield.
  • a driving circuit includes a plurality of unit circuits for driving a plurality of output lines and a first conductive layer for connecting the unit circuits. And at least one of the unit circuits includes a plurality of circuit elements and circuit elements included in the unit circuit. (I) another unit circuit included in the unit circuit. A second type wiring formed from a second conductive layer for connecting to any one of the circuit element of (ii) the first type wiring and (iii) the trunk wiring for supplying input; A third type wiring formed from a third conductive layer at least partially corresponding to at least one of the two type wirings, wherein the at least one of the second type wirings includes a plurality of first type connections. And the third type wiring is connected to each first type connection of the corresponding second type wiring. A structure comprising a plurality of second type connecting portion connectable to the parts.
  • the second type wiring having the corresponding third type wiring includes a plurality of first type connection portions, and the third type wiring is A plurality of second type connection portions connectable to each first type connection portion of the corresponding second type wiring are provided.
  • the second type wiring and the third type wiring corresponding to each other can be connected by connecting the first connection part and the second connection part.
  • the first type connection portion can be connected by the third type wiring in addition to the second type wiring. In other words, the wiring can be doubled.
  • the drive circuit has redundancy against the disconnection of the second type wiring, so that it is possible to reduce the defect of the drive circuit due to the disconnection of the second type wiring. For this reason, the manufacturing yield of the drive circuit can be improved.
  • FIG. 2 is a signal diagram showing a schematic configuration of signal potentials supplied by a low potential trunk line and a clock trunk line shown in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a schematic circuit configuration of a unit circuit illustrated in FIG. 1.
  • FIG. 2 is a plan view showing a schematic circuit arrangement of the scanning line driving circuit shown in FIG. 1.
  • FIG. 5 is a plan view showing a schematic circuit arrangement of the unit circuit shown in FIG. 4. It is AA arrow sectional drawing of FIG.
  • FIG. 5 is a plan view showing a schematic pattern of a gate layer of the scanning line driving circuit shown in FIG. 4.
  • FIG. 5 is a plan view showing a schematic pattern of a semiconductor layer of the scanning line driving circuit shown in FIG. 4.
  • FIG. 5 is a plan view showing a schematic pattern of a source layer of the scanning line driving circuit shown in FIG. 4.
  • FIG. 5 is a plan view showing a schematic pattern of contact holes of the scanning line driving circuit shown in FIG. 4.
  • FIG. 5 is a plan view showing a schematic pattern of a redundant wiring layer of the scanning line driving circuit shown in FIG. 4. It is BB arrow sectional drawing of FIG.
  • FIG. 16 It is CC sectional view taken on the line of FIG. It is a top view which shows schematic circuit arrangement
  • Embodiment 1 Hereinafter, Embodiment 1 of the present invention will be described in detail.
  • FIG. 1 is a plan view showing a schematic configuration of a matrix substrate 20 including a scanning line driving circuit 47 according to Embodiment 1 of the present invention.
  • the matrix substrate 20 includes an insulating substrate 21, and the insulating substrate 21 has a display region 30 and a peripheral region 40 other than the display region 30 on its upper surface.
  • a plurality of scanning lines 31 (output lines) and a plurality of data lines 32 are arranged in a grid pattern.
  • other structures such as a pixel transistor and a pixel electrode are also provided in the display region 30.
  • a scanning line driving circuit 47 (driving circuit) composed of a plurality of unit circuits 50 for driving each scanning line 31, a data line driving circuit 48 for driving each data line 32, and A terminal portion 49 for connecting the matrix substrate 20 to the outside, wiring extending from the terminal portion 49 toward the scanning line driving circuit 47, wiring extending from the terminal portion 49 toward the data line driving circuit 48, Is arranged.
  • the data line 32 extends in the vertical direction in FIG. 1 and is connected to the data line driving circuit 48 on the lower side.
  • the display area 30 may be divided into upper and lower parts, and the data line driving circuit 48 may be arranged above and below the display area 30.
  • the scanning lines 31 extend in the left-right direction in FIG. 1 and are alternately connected to the scanning line driving circuits 47 on both the left and right sides.
  • the scanning lines 31 may be connected to the scanning line driving circuits 47 on both the left and right sides.
  • the scanning line driving circuit 47 may be arranged only on the left and right sides.
  • the scanning line driving circuit 47 according to the first embodiment is two shift registers combined so that the periods are shifted. Therefore, the matrix substrate 20 according to the first embodiment includes four shift registers, and the scanning lines 31 connected to the shift registers are sequentially driven.
  • the total number of scanning lines 31 is N (N: natural number).
  • the unit circuit 50 that drives the n-th (n: natural number less than or equal to N) scanning line 31 is an n-th unit circuit 50. Further, the potential output from the n-th unit circuit 50 to the n-th scanning line 31 is Out (n).
  • the wiring extending from the terminal portion 49 toward the scanning line driving circuit 47 includes a low potential trunk wiring 34 (stem wiring) for supplying a low potential Vss, a first clock trunk wiring 35 for supplying a first clock signal CK1, A second clock trunk line 36 for supplying a second clock signal CK2, a third clock trunk line 37 for supplying a third clock signal CK3, a fourth clock trunk line 38 for supplying a fourth clock signal CK4, and initialization; An initialization wiring 68 (first type wiring) for supplying a signal Reset and a start trunk wiring (not shown) for supplying a start signal are included.
  • first clock trunk line 35, the second clock trunk line 36, the third clock trunk line 37, and the fourth clock trunk line 38 are collectively referred to as “clock trunk lines 35 to 38”.
  • the first clock signal CK1, the second clock signal CK2, the third clock signal CK3, and the fourth clock signal CK4 are collectively referred to as “clock signals CK1 to CK4”.
  • the initialization wiring 68 shown in FIG. 1 passes through the inside of the scanning line driving circuit 47 and is not called a trunk wiring.
  • FIG. 2 is a signal diagram showing a schematic configuration of signal potentials supplied by the low potential trunk line 34 and the clock trunk lines 35 to 38 shown in FIG.
  • the low potential Vss is a signal potential indicating “0” and is a substantially constant potential.
  • the clock signals CK1 to CK4 have the same length in one cycle, and are inverted to a signal potential Vss indicating “0” and a signal potential Vdd indicating “1” every half cycle. If the length of one cycle of the clock signals CK1 to CK4 is 8H, the length of H is several ⁇ sec (for example, 8 ⁇ sec).
  • the second clock signal CK2 is a signal that is a half cycle earlier than the first clock signal CK1.
  • the third clock signal CK3 is a signal that is a quarter cycle earlier than the first clock signal CK1.
  • the fourth clock signal CK4 is a signal that is a half cycle earlier than the third clock signal CK3 (that is, the first clock signal is delayed by a quarter cycle).
  • the initialization signal Reset is a signal potential Vdd indicating “1” when the scanning line driving circuit 47 is initialized, and a signal potential indicating “0” in other cases.
  • FIG. 3 shows the following two conditions: (i) n is greater than 4 and less than N-3, and (ii) the remainder obtained by dividing n by 8 is 1 or 2.
  • FIG. 2 is a circuit diagram showing a schematic circuit configuration of an n-th unit circuit 50 shown in FIG.
  • (Ii) is a condition for specifying the clock signals CK1 to CK4 input to the unit circuit 50.
  • this chapter describes the n-th unit circuit 50 that satisfies the above two conditions.
  • the n-th stage unit circuit 50 that does not satisfy the above two conditions has the same configuration as that of the unit circuit 50 shown in FIG.
  • the n-th unit circuit 50 includes a first transistor Tr1 (circuit element), a second transistor Tr2, a third transistor Tr3, a fourth transistor Tr4, a fifth transistor Tr5, A sixth transistor Tr6 and a bootstrap capacitor Cap are provided.
  • the first transistor Tr1, the second transistor Tr2, the third transistor Tr3, the fourth transistor Tr4, the fifth transistor Tr5, and the sixth transistor Tr6 are collectively referred to as “transistors Tr1 to Tr6”.
  • the transistors Tr1 to Tr6 are (i) energized between the source and drain while the gate potential is equal to or higher than the potential Vdd indicating “1”, and (ii) while the gate potential is the potential Vss indicating “0”.
  • the source-drain state is de-energized.
  • the transistors Tr1 to Tr6 are bottom gate type and channel etch type thin film transistors (thin film transistors, TFTs) formed on the insulating substrate 21, but are not limited thereto.
  • the transistors Tr1 to Tr6 may be other types of thin film transistors such as a top gate type or an etch stop type.
  • the scanning line driving circuit 47 may be disposed on a semiconductor substrate, and the transistors Tr1 to Tr6 may be other types of transistors such as metal oxide semiconductor (MOS) transistors. Good.
  • the bootstrap capacitor Cap may be any capacitor.
  • the output Out (n + 4) of the subsequent unit circuit 50 is input to the gate electrode of the first transistor Tr1.
  • the low potential Vss is supplied to the source electrode of the first transistor Tr1, the source electrode of the third transistor Tr3, the source electrode of the fourth transistor Tr4, and the source electrode of the fifth transistor Tr5.
  • the drain electrode of the first transistor Tr1, the drain electrode of the second transistor Tr2, the drain electrode of the fifth transistor Tr5, one electrode of the bootstrap capacitor Cap, and the gate electrode of the sixth transistor Tr6 are connected to each other.
  • the potential of the gate electrode of the sixth transistor Tr6 is assumed to be nodeA (n).
  • the output Out (n-4) of the unit circuit 50 in the previous stage is input to the gate electrode and the source electrode of the second transistor Tr2.
  • the second clock signal CK2 is input to the gate electrode of the third transistor Tr3.
  • the drain electrode of the third transistor Tr3, the drain electrode of the fourth transistor Tr4, the other electrode of the bootstrap capacitor Cap, the drain electrode of the sixth transistor Tr6, and the scanning line 31 are connected to each other.
  • the potentials of these electrodes are output as Out (n) to the scanning line 31 and the unit circuits 50 in the subsequent stage and the previous stage.
  • the first clock signal CK1 is input to the source electrode of the sixth transistor Tr6.
  • the scanning line 31 becomes the signal potential Vdd via the sixth transistor Tr6.
  • the first clock signal CK1 is inverted from “0” to “1” and the scanning line 31 is charged to the signal potential Vdd, the gate electrode of the sixth transistor Tr6 and the one electrode of the bootstrap capacitor The potential is pushed up.
  • nodeA (n) becomes a signal potential indicating “1 + ⁇ ” higher than the signal potential Vdd ( ⁇ > 0).
  • ⁇ corresponds to the total capacity of the capacity between the electrodes of the bootstrap capacity Cap and the capacity between the gate electrode and the train electrode of the sixth transistor Tr6.
  • the sixth transistor Tr6 is an output transistor of the unit circuit 50 because it outputs the drain potential to the scanning line 31. For this reason, the sixth transistor Tr6 has a small channel resistance when the source-drain is energized so that it can sufficiently charge the scanning line 31, and can flow when the energized state. It is preferable that the source-drain current is large. Therefore, the sixth transistor Tr6 preferably has a wide channel width and a short channel length. Therefore, the area occupied by the sixth transistor Tr6 on the insulating substrate 21 in plan view is likely to be larger than the other transistors Tr1 to Tr5.
  • the bootstrap capacitor Cap holds the gate-drain potential difference of the sixth transistor Tr6 and pushes nodeA (n) to a higher potential so that Out (n) reaches the potential Vdd during its output period. Therefore, it is preferable that the capacity is sufficiently large. For this reason, the bootstrap capacitor Cap also tends to occupy an area on the insulating substrate 21 in plan view, compared with the transistors Tr1 to Tr5 other than the sixth transistor Tr6.
  • the output Out (n) of the n-th unit circuit 50 is as shown in Table 1.
  • the sequential driving of the scanning lines 31 starts from the start stage and ends at the end stage.
  • the initialization signal Reset 0, but immediately after finishing at the end stage or before starting from the start stage again.
  • the unit circuit 50 shown in FIG. 3 is an exemplification, and does not limit the scope of the present invention.
  • the unit circuit 50 may be a flip-flop circuit having another circuit configuration or a circuit other than the flip-flop circuit.
  • the scanning line driving circuit 47 may include a plurality of types of unit circuits 50 having different circuit configurations.
  • FIG. 4 is a plan view showing a schematic circuit arrangement of the scanning line driving circuit 47 shown in FIG.
  • the scanning line driving circuit 47 further includes a first relay wiring 66 (first type wiring) that connects the unit circuits 50, a second relay wiring 67, an initialization wiring 68, including.
  • the initialization wiring 68 passes through the inside of the scanning line driving circuit 47 and is connected to the plurality of unit circuits 50.
  • the initialization wiring 68 is a wiring that supplies the initialization signal Reset to the scanning line driving circuit 47 and also a wiring that connects the unit circuits 50.
  • the first relay wiring 66 outputs the output Out (n) of the nth unit circuit 50, the gate electrode of the first transistor of the (n-4) th unit circuit 50, and the (n + 4) th unit circuit.
  • This is a relay wiring for supplying to the gate electrode of 50 second transistors. Therefore, the first relay wiring 66 for supplying the output Out (n) has the (n ⁇ 4) th stage, the (n ⁇ 2) th stage, the nth stage, the (n + 2) th stage, and the (n + 4) th stage.
  • the five unit circuits 50 are extended.
  • the first relay wiring 66 for supplying the output Out (n) includes (i) the unit circuit 50 between the (n ⁇ 4) th stage and the nth stage, and (ii) the nth stage and (n + 4). ) The unit circuit 50 is connected to the stage.
  • the second relay wiring 67 is (ii) a branch wiring that supplies any one of the clock signals CK1 to CK4 to the source electrode of the sixth transistor Tr6 of the unit circuit 50 in the n-th stage.
  • the relay wiring extends toward the gate electrode of the third transistor Tr3 of the unit circuit 50 in the stage.
  • the second relay wiring 67 is a relay wiring that supplies any one of the clock signals CK1 to CK4. Therefore, the second relay wiring 67 for supplying any one of the clock signals CK1 to CK4 from the n-th unit circuit 50 has the (n-4) th, (n-2) th, and nth stages. It extends over three unit circuits 50.
  • the second relay wiring 67 for supplying any one of the clock signals CK1 to CK4 from the branch wiring of the n-th unit circuit 50 is connected between the (n-4) -th and n-th unit circuits 50. Connected.
  • the initialization wiring 68 supplies the initialization signal Reset directly to the gate electrodes of the fourth transistor Tr4 and the fifth transistor Tr5 of each unit circuit 50. For this reason, the initialization wiring 68 is extended to all the unit circuits 50 in the odd-numbered stages and to all the unit circuits 50 in the even-numbered stages.
  • the initialization wiring 68 is connected to (i) the unit circuit 50 between the (n ⁇ 2) th stage and the nth stage, and (ii) the unit circuit 50 between the nth stage and the (n + 2) th stage. Are connected.
  • the first relay wiring 66, the second relay wiring 67, and the initialization wiring 68 are wirings extending substantially in parallel with the data lines 32, and are formed from the gate layer 22 (see FIG. 7) as will be described later. Wiring.
  • FIG. 5 is a plan view showing a schematic circuit arrangement of the unit circuit 50 shown in FIG. FIG. 5 is similar to FIG. 3, in which (i) n is greater than 4 and less than N-3, and (ii) a condition in which the remainder of dividing n by 1 is 1 or 2. And n satisfying the two conditions.
  • this chapter describes the n-th unit circuit 50 that satisfies the above two conditions.
  • the n-th stage unit circuit 50 that does not satisfy the above two conditions is connected to the trunk wiring connected to the clock trunk wiring 35 to 38 and / or the first relay wiring 66 and / or the second relay wiring according to n.
  • the connection destination of 67 is different, the rest is the same as the circuit arrangement of the unit circuit 50 shown in FIG.
  • the n-th unit circuit 50 further includes a first branch wiring 61 (second type wiring), a second branch wiring 62, a third branch wiring 63, and a fourth branch wiring 64.
  • the first branch wiring 61, the second branch wiring 62, the third branch wiring 63, the fourth branch wiring 64, and the fifth branch wiring 65 are collectively referred to as “branch wirings 61 to 65”.
  • the first redundant wiring 51, the second redundant wiring 52, the third redundant wiring 53, the fourth redundant wiring 54, and the fifth redundant wiring 55 are collectively referred to as “redundant wirings 51 to 55”.
  • the branch wirings 61 to 65 are wirings formed from the source layer 25 (see FIG. 9), as will be described later.
  • the redundant wirings 51 to 55 are wirings formed from the redundant wiring layer 27 (see FIG. 11).
  • the first redundant wiring 51 includes a switching unit 71 for connecting the first branch wiring 61 to the first clock trunk wiring 35 at the left end of FIG.
  • the first redundant wiring 51 includes a switching unit 71 for connecting the first branch wiring 61 to the second relay wiring 67 at the center.
  • the first redundant wiring 51 includes a connection portion 57 (second type connection portion) that can be connected to the first branch wiring 61 at the right end of FIG.
  • the switching unit 71 included in the first redundant wiring 51 at the left end and the center in FIG. 5 is also the connection unit 57 that can be connected to the first branch wiring 61.
  • the first branch wiring 61 is a branch wiring that connects the source electrode of the sixth transistor Tr6 to the first clock trunk wiring 35.
  • the first branch wiring 61 is a branch wiring that supplies the first clock signal CK1.
  • the first branch wiring 61 can be connected to the first redundant wiring 51 at the left end of FIG. 5, and (ii) the first clock trunk via the switching section 71 of the first redundant wiring 51.
  • a connecting portion 72 (first type connecting portion and third type connecting portion) that can be connected to the wiring 35 is provided.
  • the first branch wiring 61 can be connected to (i) the first redundant wiring 51 in the center, and (ii) can be connected to the second relay wiring 67 via the switching section 71 of the first redundant wiring 51.
  • a connecting portion 72 is provided.
  • the first branch wiring 61 includes a connection portion 72 that can be connected to the connection portion 57 of the first redundant wiring 51 at the right end of FIG.
  • the first branch wiring 61 is formed integrally with the source electrode of the sixth transistor Tr6.
  • the second redundant wiring 52 includes a connecting portion 57 that can be connected to the second branch wiring 62 at the left end in FIG.
  • the second redundant wiring 52 includes a connection portion 57 that can be connected to the second branch wiring 62 at an end near the drain electrode of the second transistor Tr2.
  • the second redundant wiring 52 is connected to a switching section 71 for connecting the second branch wiring 62 to one end of the bootstrap capacitor Cap integral with the gate electrode of the sixth transistor Tr6 at the right end of FIG. Is provided.
  • the switching unit 71 included in the second redundant wiring 52 at the right end in FIG. 5 is also the connection unit 57 that can be connected to the second branch wiring 62.
  • the second branch wiring 62 connects one electrode of the bootstrap capacitor Cap integrated with the gate electrode of the sixth transistor Tr6 to the drain electrodes of the first transistor Tr1, the second transistor Tr2, and the fifth transistor Tr5. It is.
  • the second branch wiring 62 includes a connecting portion 72 that can be connected to the second redundant wiring 52 at the left end of FIG.
  • the second branch wiring 62 includes a connection portion 72 that can be connected to the second redundant wiring 52 at the end near the drain electrode of the second transistor Tr2.
  • the second branch wiring 62 can be connected to the bent portion on the right side of FIG. 5 (i) can be connected to the second redundant wiring 52, and (ii) the bootstrap capacitance Cap via the switching portion 71 of the second redundant wiring 52.
  • the connection part 72 which can be connected to one electrode of this is provided.
  • the second branch wiring 62 is formed integrally with the drain electrodes of the first transistor Tr1, the second transistor Tr2, and the fifth transistor Tr5.
  • the third redundant wiring 53 includes a connecting portion 57 that can be connected to the third branch wiring 63 at the upper left end of FIG.
  • the third redundant wiring 53 includes a switching section 71 for connecting the third branch wiring 63 to the gate electrode of the second transistor Tr2 at the lower right end of FIG.
  • the switching unit 71 provided in the third redundant wiring 53 at the lower right end in FIG. 5 is also the connection unit 57 that can be connected to the third branch wiring 63.
  • the third branch wiring 63 couples the two divided source electrodes of the second transistor Tr2 and connects the source electrode of the second transistor Tr2 to the gate electrode of the second transistor Tr2.
  • the third branch wiring 63 includes (i) a connection portion 72 that can be connected to the third redundant wiring 53 at the bent portion on the upper left side in FIG.
  • the third branch wiring 63 can be connected to the (i) third redundant wiring 53 at the lower right end of FIG. 5, and (ii) the second branch wiring 63 is connected to the second redundant wiring 53 via the switching section 71.
  • a connection portion 72 that can be connected to the gate electrode of the transistor Tr2 is provided.
  • the third branch wiring 63 is formed integrally with the source electrode of the second transistor Tr2.
  • the third branch wiring 63 is formed integrally with the two source electrodes of the second transistor Tr2.
  • the fourth redundant wiring 54 includes a switching section 71 for connecting the fourth branch wiring 64 to the low potential trunk wiring 34 at the left end in FIG.
  • the fourth redundant wiring 54 includes a connection portion 57 that can be connected to the fourth branch wiring 64 at the center and the right end of FIG.
  • the switching unit 71 included in the fourth redundant wiring 54 at the left end in FIG. 5 is also the connection unit 57 that can be connected to the fourth branch wiring 64.
  • the fourth branch wiring 64 is a branch wiring that connects the low potential trunk wiring 34 to the source electrodes of the first transistor Tr1, the third transistor Tr3, the fourth transistor Tr4, and the fifth transistor Tr5.
  • the fourth branch wiring 64 is a branch wiring that supplies the low potential Vss.
  • the fourth branch wiring 64 can be connected to (i) the fourth redundant wiring 54 at the left end in FIG. 5, and (ii) the low potential trunk wiring through the switching section 71 of the fourth redundant wiring 54. 34 is provided.
  • the fourth branch wiring 64 includes a connection portion 72 that can be connected to the fourth redundant wiring 54 at a branch portion that branches toward the source electrode of the first transistor Tr1.
  • the fourth branch wiring 64 includes a connection portion 72 that can be connected to the fourth redundant wiring 54 in the vicinity of the source electrode of the fourth transistor Tr4.
  • the fourth branch wiring 64 is formed integrally with the source electrodes of the first transistor Tr1, the third transistor Tr3, the fourth transistor Tr4, and the fifth transistor Tr5.
  • the fifth redundant wiring 55 includes a switching section 71 for connecting the fifth branch wiring 65 to the first relay wiring 66 at the left end in FIG.
  • the fifth redundant wiring includes a connection portion 57 that can be connected to the fifth branch wiring 65 at the right end of FIG.
  • the switching unit 71 included in the fifth redundant wiring 55 at the right end in FIG. 5 is also the connection unit 57 that can be connected to the fifth branch wiring 65.
  • the fifth branch wiring 65 includes the first relay wiring 66, the drain electrode of the third transistor Tr3, the drain electrode of the fourth transistor Tr4, and the other electrode of the bootstrap capacitor Cap integrated with the drain electrode of the sixth transistor Tr6. Is a branch wiring connecting the two.
  • the fifth branch wiring 65 is a branch wiring that supplies the output Out (n) of the n-th unit circuit 50.
  • the fifth branch wiring 65 can be connected to (i) the fifth redundant wiring 55 at the left end in FIG. 5, and (ii) the first relay wiring via the switching section 71 of the fifth redundant wiring 55.
  • 66 is provided with a connecting portion 72 that can be connected to 66.
  • the fifth branch wiring 65 includes (i) a connection portion 72 that can be connected to the fifth redundant wiring 55 at the right end of FIG.
  • the fifth branch wiring 65 is formed integrally with the drain electrode of the third transistor Tr3, the drain electrode of the fourth transistor Tr4, and the other electrode of the bootstrap capacitor Cap.
  • connection switching unit 71 replaces the branch wirings 61 to 65 formed from the source layer 25 (see FIG. 9) with the wirings formed from the gate layer 22 (see FIG. 7) (low-potential trunk wiring 34, clock trunk wiring 35 to 38, the first relay wiring 66, the second relay wiring 67) or an electrode (the gate electrode of the second transistor Tr2, the one electrode of the bootstrap capacitor Cap integral with the gate electrode of the sixth transistor Tr6).
  • Distance wiring In the first embodiment, the reconnection unit 71 is provided integrally with the redundant wirings 51 to 55.
  • the connection changing unit 71 is not limited to this, and is provided separately from the redundant wirings 51 to 55 as in the second embodiment described later. May be.
  • the redundant wirings 51 to 55 entirely overlap with the corresponding branch wirings 61 to 65 except for the switching unit 71, the present invention is not limited to this.
  • the redundant wirings 51 to 55 may not overlap with the corresponding branch wirings 61 to 65 or may partially overlap. In the overlapping section, the redundant wirings 51 to 55 are preferably thinner than the corresponding branch wirings 61 to 65.
  • the first relay wiring 66 and the second relay wiring 67 intersect with the branch wirings 61 to 65 at the intersection 74, but do not intersect with the transistors Tr1 to Tr5 and the bootstrap capacitor Cap.
  • the branch wirings 61 to 65 each include a plurality of connection portions 72.
  • Each of the redundant wirings 51 to 55 includes a plurality of connection parts 57 (including connection parts 57 integrated with the switching part 71) that can be connected to the connection parts 72 of the corresponding branch wirings 61 to 65.
  • the branch wirings 61 to 65 and the redundant wirings 51 to 55 corresponding to each other are connected by the connection between the connection part 72 and the connection part 57.
  • the connection lines 72 connected between the branch lines 61 to 65 are also connected to the corresponding redundant lines 51 to 55. Therefore, the branch wirings 61 to 65 are doubled by the redundant wirings 51 to 55.
  • FIG. 6 is a cross-sectional view taken along the line AA of FIG. 5 and is a cross-sectional view showing a schematic stacked structure of the first transistor Tr1. Although not described, the transistors Tr2 to Tr6 other than the first transistor Tr1 have the same stacked structure.
  • the first transistor Tr1 according to the first embodiment is a bottom gate type and channel etch type TFT.
  • the first transistor is formed on the insulating substrate 21, and includes a gate electrode (G) formed from the gate layer 22 (first conductive layer), the gate insulating film 23, and the semiconductor layer 24.
  • G gate electrode
  • S source electrode
  • D drain electrode
  • the insulating substrate 21 is a substrate that supports the scanning line driving circuit 47.
  • the insulating substrate 21 may be formed of any material as long as it has insulating properties.
  • a plastic substrate made of a glass substrate, polyethylene terephthalate, polyimide, or the like may be used.
  • the gate layer 22 is a conductive layer formed on the insulating substrate 21.
  • the gate layer 22 is made of, for example, a metal material such as titanium (Ti), copper (Cu), chromium (Cr), aluminum (Al), gold (Au), molybdenum (Mo), tungsten (W), or an alloy thereof. Can be formed.
  • the gate insulating film 23 is an insulating film formed so as to cover the surfaces of the insulating substrate 21 and the gate layer 22.
  • the gate insulating film 23 may be formed of an organic insulating material such as polyparavinylphenol (PVP) or an inorganic insulating material such as silicon dioxide (SiO 2 ) and silicon nitride (SiN x ). It may be.
  • the semiconductor layer 24 is formed on the gate insulating film 23 and is a semiconductor layer for conducting the source electrode (S) and the drain electrode (D).
  • the semiconductor layer 24 may be made of an oxide semiconductor, for example.
  • the oxide semiconductor constituting the semiconductor layer 24 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the semiconductor layer 24 made of an oxide semiconductor may have a stacked structure of two or more layers.
  • the semiconductor layer 24 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • the semiconductor layer 24 may include a plurality of crystalline oxide semiconductor layers having different crystal structures.
  • the semiconductor layer 24 may include a plurality of amorphous oxide semiconductor layers.
  • the energy gap of the oxide semiconductor included in the upper layer is larger than the energy gap of the oxide semiconductor included in the lower layer. Is also preferably large. However, when the difference in energy gap between these layers is relatively small, the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the semiconductor layer 24 may contain at least one metal element of In, Ga, and Zn, for example.
  • the semiconductor layer 24 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed of an oxide semiconductor layer containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a thin film transistor having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/100 of that of an a-Si TFT).
  • the transistors Tr1 to Tr6 included in the scanning line driving circuit 47 and the pixel transistors disposed in the display region 30 are preferably used.
  • the semiconductor layer 24 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
  • the source layer 25 is made of, for example, a metal material such as titanium (Ti), copper (Cu), chromium (Cr), gold (Au), aluminum (Al), molybdenum (Mo), tungsten (W), or an alloy thereof. Can be formed.
  • a metal material such as titanium (Ti), copper (Cu), chromium (Cr), gold (Au), aluminum (Al), molybdenum (Mo), tungsten (W), or an alloy thereof. Can be formed.
  • the first interlayer insulating film 26 fills a space between the source electrode (S) and the drain electrode (G) formed from the source layer 25 so as to be separated from each other on the gate insulating film 23 and the semiconductor layer 24. To do.
  • the first interlayer insulating film 26 is provided on the top surfaces of the gate insulating film 23, the semiconductor layer 24, and the source layer 25.
  • the material of the first interlayer insulating film 26 may be the same insulating material as that of the gate insulating film 23, or may be an insulating material different from that of the gate insulating film 23.
  • the layers (gate layer 22, gate insulating film 23, semiconductor layer 24, source layer 25, first interlayer insulating film 26) constituting the transistors Tr1 to Tr6 included in the scanning line driving circuit 47 are disposed in the display region 30.
  • a layer constituting a pixel transistor is preferable.
  • scanning line drive circuit manufacturing process A schematic process for manufacturing the scanning line driving circuit 47 shown in FIG. 4 will be described below with reference to FIGS. Although not described, the scanning line driving circuit 47, the data line driving circuit 48, and the configuration of the pixel transistors and pixel electrodes in the display region 30 are also formed on the insulating substrate 21.
  • FIG. 7 is a plan view showing a schematic pattern of the gate layer 22 of the scanning line driving circuit 47 shown in FIG.
  • FIG. 8 is a plan view showing a schematic pattern of the semiconductor layer 24 of the scanning line driving circuit 47 shown in FIG.
  • FIG. 9 is a plan view showing a schematic pattern of the source layer 25 of the scanning line driving circuit 47 shown in FIG.
  • FIG. 10 is a plan view showing a schematic pattern of the contact hole 29 of the scanning line driving circuit 47 shown in FIG.
  • FIG. 11 is a plan view showing a schematic pattern of the redundant wiring layer 27 of the scanning line driving circuit 47 shown in FIG.
  • a conductive material is deposited on the entire surface of the insulating substrate 21 to form the gate layer 22.
  • the gate layer 22 is etched using a photolithography technique or the like so that the gate layer 22 remains in the pattern as shown in FIG. Accordingly, as shown in FIG. 7, the low potential trunk line 34, the clock trunk lines 35 to 38, the gate electrodes of the transistors Tr1 to Tr6, one electrode of the bootstrap capacitor Cap, the first relay line 66, the second relay line 67, And the initialization wiring 68 is formed.
  • the gate insulating film 23 is deposited on the entire surface of the insulating substrate 21 from above the gate layer 22.
  • the gate insulating film 23 is an insulating film for forming gate insulating films of the transistors Tr1 to Tr6 included in the scanning line driving circuit 47.
  • the gate insulating film 23 is also preferably an insulating film for forming a gate insulating film of a pixel transistor disposed in the display region 30.
  • a semiconductor material is deposited on the entire surface of the insulating substrate 21 from above the gate insulating film 23 to form the semiconductor layer 24.
  • the semiconductor layer 24 is etched using a photolithography technique or the like so that the semiconductor layer 24 remains in the pattern as shown in FIG. As a result, as shown in FIG. 8, the semiconductor layer 24 serving as the channels of the transistors Tr1 to Tr6 is formed.
  • a conductive material is deposited on the entire surface of the insulating substrate 21 from above the semiconductor layer 24 to form the source layer 25.
  • the source layer 25 is etched using a photolithography technique or the like so that the source layer 25 remains in the pattern as shown in FIG.
  • source and drain electrodes of the transistors Tr1 to Tr6, branch wirings 61 to 65, one electrode of the bootstrap capacitor Cap, and the scanning line 31 are formed.
  • the scanning line 31 is formed in the gate layer 22.
  • the scanning line 31 formed integrally with one electrode of the bootstrap capacitor Cap is formed by the source layer 25, but is connected to the gate layer 22 outside the display region 30 (inside the peripheral region 40). Yes.
  • connection part 72 of the fourth branch wiring 64 to be connected to the low-potential trunk line 34 overlaps the low-potential trunk line 34 so as to overlap the low-potential trunk line 34.
  • an insulating material is deposited on the entire surface of the insulating substrate 21 from above the source layer 25 to form a first interlayer insulating film 26.
  • contact holes 29 are formed as shown in FIG. 10 by using a photolithography technique or the like.
  • the first interlayer insulating film 26 is etched to expose the source layer 25 from the contact hole 29.
  • the first interlayer insulating film 26 and the gate insulating film 23 are etched to expose the gate layer 22 from the contact hole 29.
  • a conductive material is deposited on the entire surface of the insulating substrate 21 from above the first interlayer insulating film 26 to form a redundant wiring layer 27 (third conductive layer).
  • the redundant wiring layer 27 is etched using a photolithography technique or the like so that the redundant wiring layer 27 remains in the pattern as shown in FIG. Thereby, the redundant wirings 51 to 55 are formed, and the conductive material for forming the redundant wiring layer 27 is embedded in the contact hole 29. Therefore, the redundant wiring layer 27 is connected to the gate layer 22 through the contact hole 29 where the gate layer 22 is exposed. Further, the redundant wiring layer 27 is connected to the source layer 25 through the contact hole 29 where the source layer 25 is exposed.
  • the redundant wiring layer 27 for example, a metal material such as copper (Cu), titanium (Ti), aluminum (Al), or an alloy thereof can be used.
  • the redundant wiring layer 27 is a common electrode for forming an auxiliary capacitance in a TN (twisted nematic) method or a VA (vertical aligned) method, or a common electrode in an FFS (fringe field switching) method. It may be a wiring for reducing resistance or a conductive layer for a channel light shielding film of a TFT. It is preferable that the redundant wiring layer 27 is such an existing conductive layer because the number of wiring layers is not increased.
  • the switching unit 71 of the fourth redundant wiring 54 for connecting the fourth branch wiring 64 to the low potential trunk wiring 34 is a unit of different stages so as to overlap the low potential trunk wiring 34. It is preferable that the connection switching unit 71 of the circuit 50 is continuously arranged. Since the switching unit 71 arranged in this manner functions like another low potential trunk line 34, the wiring resistance of the low potential trunk line 34 is reduced.
  • a photocurable resin is often used.
  • the scanning line driving circuit 47 can be provided with a translucent portion that can transmit light that cures the photocurable resin. Is preferred.
  • the three slits of the one electrode formed from the gate layer 22 of the bootstrap capacitor Cap shown in FIG. 6 are translucent portions that can transmit light for curing the photocurable resin.
  • the redundant wirings 51 to 55 in the overlapping section are narrower than the corresponding branch wirings 61 to 65.
  • the seal 11 on the scanning line driving circuit 47 (see FIG. 13) Is more preferable because it is easy to form. Since the redundant wirings 51 to 55 on the opposite side of the insulating substrate 21 are thin, the sealing material can be hardened more easily. Similarly, the three slits of the other electrode formed from the source layer 25 of the bootstrap capacitor Cap are also larger than the slits of the one electrode so that the sealing material can be hardened more easily.
  • the second interlayer insulating film 28 is deposited on the entire surface of the insulating substrate 21 from above the source layer 25 to form the second interlayer insulating film 28.
  • the material of the second interlayer insulating film 28 may be the same insulating material as the first interlayer insulating film 26, or may be an insulating material different from that of the first interlayer insulating film 26.
  • the second interlayer insulating film 28 may be silicon nitride (SiN x ) having a thickness of 0.2 mm to 0.8 mm.
  • FIG. 12 is a cross-sectional view taken along the line BB in FIG. 5 and is a cross-sectional view showing a schematic configuration of the intersecting portion 74 and the switching portion 71.
  • the second relay wiring 67 connecting the unit circuits at the (n ⁇ 2) th stage and the (n + 2) th stage intersects the first branch wiring 61.
  • 12 includes a first branch wiring 61, a second relay wiring 67 that connects the unit circuits of the (n ⁇ 4) th stage and the nth stage, and a first redundancy wiring.
  • the wiring 51 is connected.
  • the second relay wiring 67 formed from the gate layer 22 is first redundant formed from the first branch wiring 61 formed from the source layer 25 and the redundant wiring layer 27. Crosses the wiring 51.
  • the second relay wiring 67 is not sandwiched between the first branch wiring 61 and the first redundant wiring 51.
  • the wiring capacity between the second relay wiring 67 and the first branch wiring 61 and the first redundant wiring 51 is smaller than the sandwiched configuration.
  • any of the clock signals CK1 to CK4 transmitted by the first branch wiring 61 and any of the clock signals CK1 to CK4 transmitted by the first redundant wiring 51 are the same. For this reason, the wiring capacity between the first branch wiring 61 and the first redundant wiring 51 is not a problem.
  • stacking the gate layer 22, the source layer 25, and the redundant wiring layer 27 in this order on the insulating substrate 21 means that the first relay wiring 66 and the second relay wiring at the intersection 74.
  • This is preferable because the wiring capacity of 67 is reduced.
  • Reduction of the wiring capacity is preferable because signal dullness in the intersecting first relay wiring 66, second relay wiring 67, and initialization wiring 68 is reduced.
  • the reduction of the wiring capacitance is preferable because signal blunting in the intersecting first branch wiring 61, second branch wiring 62, fourth branch wiring 64, and fifth branch wiring 65 is also reduced.
  • the connecting portion 71 that connects the first branch wiring 61 to the second relay wiring 67 is formed integrally with the first redundant wiring 51.
  • the connection switching unit 71 is also the connection unit 57 of the first redundant wiring 51.
  • the first redundant wiring 51 is connected to the first branch wiring 61 and the second relay wiring 67 through the contact hole 29. Therefore, both the connecting portion 71 and the connecting portion 57 of the first redundant wiring 51 need to be sufficiently larger than the contact hole 29.
  • the configuration in which the switching portion 71 is integrated with the first redundant wiring 51 is more than the configuration in which the first redundant wiring 51 includes the connection portion 57 separately from the switching portion 71. It is easy to reduce the area occupied by.
  • the uppermost layer of the laminated structure laminated on the insulating substrate 21 is the second interlayer insulating film 28.
  • the uppermost layer is an insulating film because the seal 11 (see FIG. 13) can be easily formed on the scanning line driving circuit 47.
  • the conductive layer is easily broken by the spacer included in the sealing material.
  • a TN (twisted nematic) type or VA (vertical aligned) type liquid crystal display device when a spacer mixed with conductive particles is used for conduction with a counter electrode provided on the counter substrate. Short circuit due to conductive particles is likely to occur.
  • the uppermost layer is an insulating film, the conductive layer is not easily broken or short-circuited.
  • the uppermost layer of the laminated structure laminated on the insulating substrate 21 in the peripheral region 40 is an insulating film.
  • the seal 11 is not formed in the display region 30, the uppermost layer of the display region 30 may be a transparent conductive layer or the like that forms a pixel electrode.
  • FIG. 13 is a plan view showing a schematic configuration of a liquid crystal display panel 100 (display device) using the matrix substrate 20 shown in FIG.
  • FIG. 13A is a perspective plan view of the liquid crystal display panel 100.
  • FIG. 13B is an enlarged view of the matrix substrate 20 in a portion of a box C in FIG.
  • the liquid crystal display panel 100 includes a matrix substrate 20, a counter substrate 10 facing the matrix substrate, and a liquid crystal 12 (electrical) sealed between the counter substrate 10 and the matrix substrate 20.
  • a liquid crystal 12 electrical
  • Optical material and a seal 11 for enclosing the liquid crystal 12.
  • the seal 11 is formed in the seal region 41 included in the peripheral region 40 so that the terminal portion 49 of the matrix substrate 20 can be connected to the outside along the outer periphery of the counter substrate 10.
  • a sealing material for forming the seal 11 a photocurable resin is usually used.
  • the matrix substrate 20 is provided with a light-transmitting portion that can transmit light for curing the seal material.
  • a spacer for maintaining a distance between the counter substrate 10 and the matrix substrate 20 is usually mixed in the sealing material.
  • the seal region 41 includes (i) a main wiring region 44 in which the low potential main wiring 34 and clock main wirings 35 to 38 are disposed, and (ii) a scanning line driving circuit. It overlaps with the drive circuit area 45 in which 47 is disposed.
  • a configuration of overlapping is preferable because the area of the peripheral region 40 can be reduced compared to a configuration in which the seal region 41 does not overlap with the main wiring region 44 and the drive circuit region 45.
  • the ratio of the seal region 41 overlapping the drive circuit region 45 is high.
  • the sixth transistor Tr6 has a large area and it is difficult to provide an opening serving as a transmission part.
  • the sixth transistor Tr6 is provided on the side close to the display region 30 so that the seal region 41 does not overlap the sixth transistor Tr6.
  • the first branch wiring 61 that connects the source electrode of the sixth transistor Tr6 to any one of the clock trunk wirings 35 to 38 is the longest of the branch wirings 61 to 65, and is most easily disconnected.
  • the scanning line driving circuit 47 becomes defective when the branch wirings 61 to 65 are disconnected. For this reason, the defect rate of the scanning line driving circuit 47 is high, and it is difficult to improve the manufacturing yield of the matrix substrate 20.
  • the branch wirings 61 to 65 are substantially doubled by the corresponding redundant wirings 51 to 55.
  • the scanning line driving circuit 47 becomes defective. For this reason, since the probability that both of them are disconnected is lower than the probability that only one of them is disconnected, the defect rate of the scanning line driving circuit 47 can be reduced, and the manufacturing yield of the matrix substrate 20 can be improved.
  • the branch wirings 61 to 65 can be doubled using the corresponding redundant wirings 51 to 55. Therefore, for example, even if the second branch wiring 62 is disconnected, the drain electrodes of the first transistor Tr1, the second transistor Tr2, and the fifth transistor Tr5 are connected to one electrode of the bootstrap capacitor Cap and the second redundant wiring 52. Connected by. In this way, each unit circuit 50 is provided with redundancy against disconnection of the branch wirings 61 to 65 due to the double wiring, so that defects of the unit circuit 50 due to disconnection of the branch wirings 61 to 65 can be reduced. Thereby, the manufacturing yield of the scanning line driving circuit 47 and the matrix substrate 20 can be improved.
  • all of the branch wirings 61 to 65 can be double-tracked, but only a part of the branch wirings 61 to 65 may be double-tracked. In this case, it is preferable that at least the first branch wiring 61 can be doubled. Because the sixth transistor Tr6, which is an output transistor, is normally disposed on the display area side of the drive circuit area 45, the first branch wiring 61 is the longest of the branch wirings 61 to 65, and the most It is because it is easy to disconnect.
  • Example 2 The configuration according to the first embodiment of the present invention can be applied to a high-definition medium-sized display device and is beneficial.
  • the configuration according to Embodiment 1 of the present invention is applied to an active matrix substrate for a 4.4 type FHD (full high vision display) with a pixel pitch of 17 ⁇ m ⁇ 51 ⁇ m.
  • the interval between the data lines 32 is 17 ⁇ m
  • the interval between the scanning lines 31 is 51 ⁇ m
  • the number of scanning lines 31 was 1920.
  • the scanning line driving circuit 47 is provided with a surplus space where the unit circuit 50 is not provided for each unit circuit 50 of 20 to 30 stages, and a bypass wiring for a common electrode is provided in the surplus space. .
  • the branch wirings 61 to 65 included in the unit circuit 50 are formed with a width of 4 ⁇ m, and the redundant wirings 51 to 55 are formed. A width of 3 ⁇ m was formed.
  • the scanning line drive circuit 47 is overlapped with the seal region 41 except for the sixth transistor Tr6 so that the scan line drive circuit 47 overlaps the seal region 41.
  • the seal 11 was formed so as to completely overlap.
  • the matrix substrate 20 according to the second embodiment is partially different from the matrix substrate 20 according to the first embodiment in the circuit arrangement of the unit circuits 50 as shown in FIG. It is the same configuration.
  • the circuit configuration of the unit circuit 50 according to the second embodiment is the same as that of the unit circuit 50 according to the first embodiment shown in FIG.
  • FIG. 14 is a plan view showing a schematic circuit arrangement of the unit circuit 50 according to the second embodiment.
  • the switching unit 71 in the unit circuit 50 according to the second embodiment is separated from the redundant wirings 51a, 51b, 52 to 55.
  • the first redundant wiring 51 in the first embodiment is divided into a first left redundant wiring 51a on the left side of FIG. 14 and a first right redundant wiring 51b on the right side of FIG.
  • the branch lines 61 to 65 include a connection part 72 for connecting to the switching part 71 and a connection part 72 for connecting to the redundant lines 51a, 51b, 52 to 55.
  • Each of the redundant wirings 51a, 51b, 52 to 55 includes a plurality of connection portions 57 that can be connected to the connection portions 72 of the corresponding branch wirings 61 to 65.
  • the redundant wirings 51a, 51b, 52 to 55 are not connected to the corresponding branch wirings 61 to 65 in advance. Therefore, in the state shown in FIG. 14, the branch lines 61 to 65 can be doubled by the redundant lines 51a, 51b, and 52 to 55, but are not yet doubled. In other words, in the state shown in FIG. 14, the redundant wirings 51a, 51b, 52 to 55 are floating wirings.
  • the second relay wiring 67 that connects between the (n ⁇ 2) -th stage and the (n + 2) -th unit circuit 50 is the (i) first left redundant wiring 51a in the n-th unit circuit 50. 14 and (ii) the first branch wiring 61 is connected to the second relay wiring 67 that connects the unit circuit 50 between the (n-4) -th stage and the n-th stage. It passes between the part 71.
  • FIG. 15 is a cross-sectional view taken along the line CC of FIG. 14, and is a cross-sectional view showing a schematic configuration of the intersection part 74 and the connection part 71.
  • the first left redundant wiring 51 a is separated from the switching unit 71. Further, the connection part 72 of the first branch wiring 61 is not connected to the connection part 57 of the first left redundant wiring 51a.
  • connection portions 57 of the redundant wirings 51a, 51b, 52 to 55 are arranged so as to overlap with the corresponding connection portions 72 of the corresponding branch wirings 61 to 65. For this reason, the connection part 57 and the connection part 72 corresponding to each other can be melt-connected. Therefore, for example, when any of the branch wirings 61 to 65 is disconnected, the branch wirings 61 to 65 and the corresponding redundant wiring are connected by melt-connecting the plurality of corresponding connection portions 57 and the connection portions 72. 51a, 51b, 52 to 55 can be connected, and a defective product can be relieved.
  • the source layer 25, the first interlayer insulating film 26, and the redundant wiring layer 27 are selectively irradiated by selectively irradiating the selected connection portion 57 and the connection portion 72 with a laser beam. Melt. By melting, a hole is opened in the first interlayer insulating film 26 and the source layer 25 and the redundant wiring layer 27 are joined.
  • the laser beam may be irradiated from the upper surface side of the insulating substrate 21 or from the lower surface side.
  • the counter substrate 10 is often provided with a light shielding film, when the melt connection is performed after the counter substrate 10 is bonded to the matrix substrate 20 by the seal 11, the laser beam is prevented from being cut off. Is preferably irradiated from the lower surface side of the insulating substrate 21.
  • connection part 57 and the connection part 72 corresponding to each other may be connected before or after the counter substrate 10 is bonded to the matrix substrate 20 by the seal 11.
  • the number of insulating films between the redundant wiring layer 27 and the source layer 25 is preferably small so that the melt connection is easy, and the second interlayer is interposed between the redundant wiring layer 27 and the source layer 25. More preferably, only the insulating film 28 is sandwiched.
  • connection part 72 for connecting to the redundant wirings 51a, 51b, 52 to 55 of the branch wirings 61 to 65 is (i) the branch wirings 61 to 65 so that the irradiated laser light is not blocked by the gate layer 22. Is different from the intersection 74 where the first relay wiring 66 or the second relay wiring 67 or the initialization wiring 68 intersect, and (ii) the position where the branch wirings 61 to 65 overlap the gate electrodes of the transistors Tr1 to Tr6. Preferably there is.
  • the connecting portion 71 provided in the center of the first redundant wiring 51 is close to the second redundant wiring 52, so that it is easily short-circuited.
  • the switching unit 71 provided at the left end of the fifth redundant wiring 55 of the n-th unit circuit 50 is close to the first redundant wiring 51 of the adjacent (n + 2) -stage unit circuit 50, so that a short circuit occurs. It's easy to do.
  • the redundant wirings 51 to 55 are connected to the corresponding branch wirings 61 to 65, and the switching unit 71 is included in the redundant wirings 51 to 55.
  • the switching portion 71 provided in the center of the first redundant wiring 51 is short-circuited with the second redundant wiring 52
  • the first branch wiring is short-circuited with the second branch wiring.
  • the switching section 71 provided at the left end of the fifth redundant wiring 55 of the n-th unit circuit 50 is short-circuited with the first redundant wiring 51 of the adjacent (n + 2) -stage unit circuit 50
  • the n-th stage The fifth branch wiring 65 of the unit circuit 50 is short-circuited with the first branch wiring 61 of the (n + 2) stage unit circuit 50.
  • the redundant wirings 51a, 51b, and 52 to 55 are arranged separately from the switching unit 71 and are floating. Wiring. For this reason, even if the switching unit 71 is short-circuited with another redundant wiring (not corresponding to the branch wirings 61 to 65 to which the switching unit 71 is connected), as long as the short-circuited redundant wiring is not connected to the branch wiring. The wiring is not short-circuited. Therefore, it is possible to reduce defects in the unit circuit 50 due to a short circuit between the redundant wirings 51 to 55 and the switching unit 71.
  • the unit circuit 50 has redundancy against the disconnection of the branch wirings 61 to 65. . Furthermore, according to the structure which concerns on Embodiment 2, the redundancy with respect to the short circuit of the switching part 71 and another redundant wiring is also provided. Thereby, the manufacturing yield of the scanning line driving circuit 47 and the matrix substrate 20 can be further improved.
  • the configuration according to the first embodiment and the configuration according to the second embodiment may be combined.
  • both the manufacturing efficiency of the scanning line driving circuit 47 (the manufacturing yield at a stage not involving the work related to the melt connection) and the final manufacturing yield after the defective connection is relieved by performing the melt connection. Can be improved. It is preferable to determine how to combine them in consideration of the arrangement of the switching unit 71 and the redundant wirings 51 to 55.
  • the matrix substrate 20 according to the third embodiment is partially different from the matrix substrate 20 according to the first embodiment in the circuit arrangement of the unit circuits 50 as shown in FIG. It is the same configuration.
  • the circuit configuration of the unit circuit 50 according to the third embodiment is the same as that of the unit circuit 50 according to the first embodiment shown in FIG.
  • FIG. 16 is a plan view showing a schematic circuit arrangement of the unit circuit 50 according to the third embodiment.
  • the first redundant wiring 51 in the n-th unit circuit 50 according to the third embodiment is different from the first branch wiring 61 in the n-th unit circuit 50 in the (n ⁇ 2) th stage.
  • the crossing portion 74 that crosses the second relay wiring 67 that connects the unit circuit 50 to the (n + 2) stage is bypassed.
  • the first redundant wiring 51 Due to this detour, the first redundant wiring 51 according to the third embodiment has an overlapping section 75 that overlaps the corresponding first branch wiring 61 and a detour section 76 that bypasses the intersection 74.
  • the first redundant wiring 51 has only one bypass section 76, but the present invention is not limited to this.
  • the other redundant wirings 52 to 55 may also have a bypass section 76, and the redundant wirings 51 to 55 may have two or more bypass sections 76.
  • FIG. 17 is an enlarged view of the vicinity of the bypass section 76 shown in FIG. 16 (a) before cutting and (b) after cutting.
  • the branch lines 61 to 65 intersect the first relay line 66, the second relay line 67, or the initialization line 68. For this reason, at the intersection 74, the branch wirings 61 to 65 may be short-circuited with the first relay wiring 66, the second relay wiring 67, or the initialization wiring 68. When a short circuit occurs, the short circuit between the branch wirings 61 to 65 and the first relay wiring 66 or the second relay wiring 67 or the initialization wiring 68 is eliminated by separating the shorted intersection 74 from the branch wirings 61 to 65. Can do.
  • the first redundant wiring 51 does not overlap the first branch wiring 61 in the bypass section 76.
  • FIG. 17B only the first branch wiring 61 can be cut and the first branch wiring 61 can be separated from the intersection 74 by laser irradiation or the like.
  • the first branch wiring 61 and the second relay wiring 67 are short-circuited by separating the first branch wiring 61 from the intersection 74. Can be resolved. Since the cut first branch wiring 61 is doubled in advance by the first redundant wiring 51, the clock signal is transmitted to (i) the source electrode of the sixth transistor Tr6 and (ii) the second relay wiring 67. Can still be supplied. For this reason, it is possible to reduce defects in the unit circuit 50 due to a short circuit of the branch wirings 61 to 65 at the intersection.
  • the length of the cutting section 77 indicates the patterning accuracy of the wirings (branch wirings 61 to 65, redundant wirings 51 to 55, the first relay wiring 66, the second relay wiring 67, and the initialization wiring 68) (shown in FIGS. 7 to 11). Line width and positional deviation of the pattern), alignment accuracy of the irradiation position of laser irradiation for cutting, workability of the cutting operation, scattering of the conductive material in and near the cutting portion 78, and the cutting portion 78 It is preferable to secure the length in consideration of the length and the like.
  • the length of the cutting section 77 is 5 ⁇ m or more.
  • the branch wirings 61 to 65 are double-wired, so that the unit circuit 50 has redundancy against disconnection of the branch wirings 61 to 65. . Furthermore, according to the configuration of the third embodiment, it is possible to eliminate the short circuit of the branch wirings 61 to 65 at the intersection 74. Thereby, the manufacturing yield of the scanning line driving circuit 47 and the matrix substrate 20 can be further improved.
  • the configurations according to the first to third embodiments may be combined. By combining them as appropriate, the manufacturing efficiency of the scanning line driving circuit 47 (manufacturing yield at a stage not involving work related to melt connection or disconnection) and final manufacture after repairing defective products by performing melt connection or disconnection Both yield and yield can be improved.
  • the combination of the wiring capacity, the probability that the redundant wirings are short-circuited, and the translucent light that can transmit light for curing the sealing material It is preferable to make a determination in consideration of securing the part.
  • the driving circuit connects a plurality of unit circuits (50) for driving a plurality of output lines (scanning lines 31) and the unit circuits. And a first type wiring (first relay wiring 66, second relay wiring 67, initialization wiring 68) formed from a first conductive layer (gate layer 22) for at least one of the unit circuits.
  • first relay wiring 66, second relay wiring 67, initialization wiring 68 formed from a first conductive layer (gate layer 22) for at least one of the unit circuits.
  • One is a plurality of circuit elements (transistors Tr1 to Tr6, a bootstrap capacitor Cap) and a circuit element included in the unit circuit; (ii) another circuit element included in the unit circuit; and (ii) the first circuit element.
  • a second type wiring (branch wirings 61 to 65) formed from the second conductive layer (source layer 25) for connection to either the seed wiring or the trunk wiring for supplying (iii) input; At least one of the second type wirings is at least A third type wiring (redundant wiring 51 to 55, first left redundant wiring 51a, first right redundant wiring 51b) formed from a third conductive layer (redundant wiring layer 27) partially corresponding to
  • the at least one of the second type wirings includes a plurality of first type connection parts (branch wiring connection parts 72), and the third type wirings correspond to the first type connection parts of the corresponding second type wirings.
  • a plurality of second-type connection portions (redundant wiring connection portions 57) that can be connected to each other.
  • the second type wiring having the corresponding third type wiring includes the plurality of first type connection portions, and the third type wiring is the corresponding second type wiring.
  • a plurality of second type connection parts connectable to each first type connection part are provided.
  • the second type wiring and the third type wiring corresponding to each other can be connected by connecting the first connection part and the second connection part.
  • the first type connection portion can be connected by the third type wiring in addition to the second type wiring.
  • the wiring can be doubled.
  • at least one unit circuit has redundancy against disconnection of the second type wiring, so that the drive circuit has redundancy against disconnection of the second type wiring.
  • the probability that both wires are disconnected is smaller than the probability that one wire is disconnected. Therefore, the probability of disconnection of all the wirings connecting between the first-type connection portions can be reduced by double wiring. As a result, defects in the drive circuit due to disconnection can be reduced, so that the manufacturing yield of the drive circuit can be improved.
  • the first type connection part and the second type connection part are (i) so that the third type wiring is connected only between the first type connection parts where the second type wiring connecting between them is disconnected. Or (ii) may be connected regardless of the disconnection of the second type wiring.
  • the combined wiring resistance between the first type connection parts connected by both the second type wiring and the third type wiring is the same as that of the first type connection part connected only by the second type wiring. It is smaller than the wiring resistance between. For this reason, the first type connection portion and the second type connection portion corresponding to each other are connected so that the third type wiring is connected also between the first type connection portions where the second type wiring connecting between them is not disconnected. By connecting, wiring resistance can be reduced.
  • At least one of the unit circuits (50) includes the circuit elements (transistors Tr1 to Tr6, bootstrap).
  • the capacitor Cap) includes an output transistor (sixth transistor Tr6) for driving the corresponding output line (scanning line 31), and the output transistor corresponds to one of the source electrode and the drain electrode (drain electrode).
  • the main wiring is connected to the output line, and the other of the source electrode and the drain electrode (source electrode) is a second type wiring (first branch wiring 61) having a corresponding third type wiring (first redundant wiring 51).
  • the configuration may be such that it is connected to any one of the clock trunk wires 35 to 38.
  • At least the second type wiring that connects the output transistor to the main wiring can be double-tracked.
  • the channel resistance when the source-drain is energized is small.
  • the smaller the channel resistance the larger the current flowing between the source and drain, and the smaller the voltage drop at the source and drain.
  • the smaller the channel resistance of the output transistor the stronger the drive circuit is against the output resistance, and the dullness of the output signal can be reduced.
  • the output transistor when the drive circuit drives the scanning line of the matrix substrate as the output line, the output transistor preferably has a small channel resistance so that the ability to charge the scanning line is sufficiently high.
  • the output transistor tends to be larger than circuit elements other than the output transistor.
  • the output transistor conventionally has a large area and does not overlap or contact the wiring in a plan view.
  • a photocurable material is often used as a sealing material for forming a seal for enclosing an electro-optical material such as liquid crystal. For this reason, in the area
  • the output transistor is disposed on the display region side, and (ii) the main wiring is disposed on the opposite side of the display region.
  • the circuit elements included in the unit circuit other than the output transistor have been laid out so that the circuit elements are arranged between the output transistor and the main line.
  • the second type wiring for connecting the output transistor to the main wiring is the longest among the second type wirings. For this reason, the second type wiring for connecting the output transistor to the main wiring has the highest probability of disconnection and the wiring resistance is likely to be the highest. For these reasons, it is extremely beneficial that the second type wiring for connecting the output transistor to the main wiring can be doubled.
  • the other of the source electrode and the drain electrode of the output transistor receives a clock signal.
  • the main wiring any of clock main wirings 35 to 38 for supplying to the driving circuit may be connected.
  • the drive circuit (scanning line drive circuit 47) is the first conductive layer (gate layer 22) and the second conductive layer (source) in any one of the aspects 1 to 3.
  • the layer 25) and the third conductive layer (redundant wiring layer 27) may be different conductive layers.
  • the first type wiring, the second type wiring, and the third type wiring are viewed in plan view. Can be superimposed on each other. Therefore, the second type wiring may be arranged so that the second type wiring intersects with the first type wiring. Further, the third type wiring may be arranged so that the third type wiring intersects with the first type wiring. Further, the third type wiring may be arranged so that the third type wiring extends along the second type wiring on the second type wiring.
  • the driving circuit (scanning line driving circuit 47) according to Aspect 5 of the present invention is the same as that in Aspect 4 described above, between the second conductive layer (source layer 25) and the third conductive layer (redundant wiring layer 27). May be configured such that only the insulating film (first interlayer insulating film 26) is sandwiched.
  • the thickness of the insulating film between the second conductive layer and the third conductive layer is preferably thin.
  • the second type wiring is the circuit element (transistors Tr1 to Tr6, boot) in the above aspect 4 or 5.
  • Strap capacitor Cap formed from the first conductive layer, the first type wiring (first relay wiring 66, second relay wiring 67, initialization wiring 68), and the first conductive layer.
  • a third type connection portion (branch wire connection portion 72) for connection to any one of the main wires (low potential main wire 34, clock main wires 35 to 38); It is good also as a structure containing at least 1st type connection part (connection part 72 of branch wiring).
  • the third type connection portion for connecting the second type wiring to the circuit element, the first type wiring or the trunk wiring includes at least one of the first type connection portions. For this reason, the number of connection parts (the first type connection part and the third type connection part) provided in the second type wiring can be reduced.
  • connection part for connecting wirings formed from different conductive layers is larger than the part that is not a connection part.
  • an insulating film is formed on the conductive layer
  • a through hole is formed in the insulating film
  • another conductive layer is formed on the insulating film, and a conductive material is formed in the through hole. Connect the wiring by filling in.
  • the connecting portion needs to be sufficiently larger than the opening of the through hole.
  • reducing the number of connection portions provided in the second type wiring is beneficial for reducing the area for arranging the second type wiring, and reducing the area for the layout of the drive circuit. Useful for area.
  • the unit circuit (50) is a connection formed from the third conductive layer (redundant wiring layer 27).
  • the second type wiring (branch wirings 61 to 65) further includes an electrode (of the bootstrap capacitor Cap) formed from the first conductive layer of the circuit element through the switching part.
  • Clock trunk wires 35 to 38 Clock trunk wires 35 to 38
  • a third type connection portion (branch wire connection portion 72) for connection to any one of the clock trunk wires 35 to 38)
  • the switching portion includes the third type wires (redundant wires 51a, 51b, 52-55) It may be configured to have been.
  • the drive circuit (scanning line drive circuit 47) according to Aspect 8 of the present invention is any one of Aspects 4 to 7 described above, and includes at least the third type wiring (redundant wirings 51a, 51b, 52 to 55).
  • One may have a configuration having an overlapping section (overlapping section 75) overlapping with the corresponding second type wiring (branch wirings 61 to 55) in plan view.
  • At least one of the third type wirings has an overlapping section that overlaps with the corresponding second type wiring.
  • GMD gate driver monolithic
  • a seal material is cured in a peripheral region of the matrix substrate to form a seal that encloses an electro-optical material such as liquid crystal between the matrix substrate and the counter substrate.
  • a scanning line driving circuit is also used in the peripheral region of the matrix substrate. Therefore, in order to reduce the area of the peripheral region, a part or all of the drive circuit region forming the scanning line drive circuit overlaps with the seal region forming the seal. For this reason, it is preferable that the scanning line driving circuit has a configuration in which it is easy to ensure a light-transmitting portion through which light that cures the sealing material is transmitted so that a photo-curable sealing material can be used.
  • At least one of the third type wirings has an overlapping section that overlaps with the corresponding second type wiring. For this reason, it is easy to ensure a translucent part. Therefore, it is possible to realize a drive circuit suitable for a matrix substrate that employs GMD technology.
  • the drive circuit (scanning line drive circuit 47) according to aspect 9 of the present invention is the above-described aspect 8, wherein the first conductive layer (gate layer 22), the second conductive layer (source layer 25), and the first The three conductive layers (redundant wiring layer 27) may be stacked on the insulating substrate (21) in this order.
  • the driving circuit (scanning line driving circuit 47) according to the tenth aspect of the present invention is the third type wiring (redundant wirings 51 to 55, first left redundant wiring 51a, first right redundant wiring 51b) according to the ninth aspect. May be narrower than the width of the corresponding second type wiring (branch wirings 61 to 65) in the overlapping section (75).
  • the scanning line driving circuit has a configuration that facilitates securing a light-transmitting portion through which light that cures the sealing material passes. Therefore, it is possible to realize a drive circuit suitable for a matrix substrate that employs GMD technology.
  • the drive circuit (scanning line drive circuit 47) is the third type wiring (redundant wirings 51 to 55, first left redundant wiring 51a, At least one of the first right redundant wirings 51b) corresponds to the corresponding second type wiring (branch wirings 61 to 65) and the first type wiring (first relay wiring 66, second relay wiring 67, initial state) in plan view. It is good also as a structure which has the detour section (76) which detours the cross
  • At least one of the third type wirings has a detour section that bypasses the intersection where the second type wiring and the first type wiring intersect. For this reason, when the second type wiring and the first type wiring are short-circuited at the detoured intersection, the repair is easy. For example, (i) the second-type wiring is cut on both sides of the short-circuited intersection, and (ii) the first-type connection between the second-type wirings that are connected by the cutting is disconnected. The first type connection portion and the second type connection portion are connected so that the third type wiring is connected. In order to facilitate cutting for repair, it is preferable that wiring and circuit elements are not provided on the second type wiring on both sides (for example, within 5 ⁇ m) of the detoured intersection.
  • the circuit element includes: (i) the first conductive layer (gate layer 22). It may be configured to include a transistor (Tr1 to Tr6) having a formed gate electrode and (ii) a source electrode and a drain electrode formed from the second conductive layer (source layer 25).
  • the first-type wiring is connected to one unit circuit and the other one. It may be configured to include a first relay wiring (66) for supplying the output of the unit circuit.
  • the unit circuit can be supplied with the output of another unit circuit.
  • a flip-flop circuit can be used as a unit circuit, so that the driver circuit can function as a shift register.
  • the first type wiring is connected to one unit circuit and another one of the above-described ones. It may be configured to include the second relay wiring (67) for supplying the input of the unit circuit.
  • the relay wiring can be branched from the branch wiring connecting the circuit element to the trunk wiring, or the relay wiring can be branched from the electrode of the circuit element connected to the trunk wiring.
  • the first type wiring is an initialization signal for initializing the unit circuit. It is good also as a structure containing the initialization wiring (68) for supplying (Reset).
  • the matrix substrate (20) according to the sixteenth aspect of the present invention includes a display area (30) in which the output lines are arranged as scanning lines (31), and a drive circuit according to any one of the first to fifteenth aspects (A configuration including an insulating substrate (21) having a scanning line driving circuit 47) and a peripheral region (40) in which the main wiring (low potential main wiring 34, clock main wiring 35 to 38) is disposed. is there.
  • the matrix substrate (20) includes a display area (30) provided with a plurality of scanning lines (31), and (i) a plurality of unit circuits (50) for driving each scanning line. And first type wiring (first relay wiring 66, second relay wiring 67, initialization wiring 68) formed from the first conductive layer (gate layer 22) for connecting the unit circuits.
  • a driving circuit (scanning line driving circuit 47), and (ii) a main wiring (low potential main wiring 34, clock main wiring 35 to 38) for supplying inputs (Vss, CK1 to CK4) to the driving circuit;
  • at least one of the unit circuits includes a plurality of circuit elements (transistors Tr1 to Tr6, a bootstrap capacitor Cap), and a peripheral region (40) in which Circuits included in the unit circuit
  • Seed wiring (redundant wirings 51 to 55, first left redundant wiring 51a, first right redundant wiring 51b), and at least one of the second type wirings includes a plurality of first type connection portions (branch wirings).
  • the third-type wiring includes a plurality of second-type connection portions (redundant wiring connection portions 57) that can be connected to the respective first-type connection portions of the corresponding second-type wiring.
  • the peripheral region (40) forms a seal (11) for enclosing the electro-optical material (liquid crystal 12).
  • the first conductive layer (gate layer 22), the second conductive layer (source layer 25), and the stacked layer are formed on the insulating substrate (21) in the seal region.
  • the uppermost layer of the stack including the third conductive layer (redundant wiring layer 27) may be an insulating film (second interlayer insulating film 28).
  • the display device (liquid crystal display panel 100) according to the nineteenth aspect of the present invention includes the matrix substrate according to any one of the sixteenth to eighteenth aspects described above.

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Abstract

製造歩留りが高い駆動回路を実現する。走査線駆動回路（４７）の単位回路（５０）は、枝配線（６１～６５）と、冗長配線（５１～５５）とを備える。枝配線（６１～６５）は、ソース層から形成され、接続部（７２）を複数備える。冗長配線（５１～５５）は、枝配線（６１～６５）に対応し、冗長配線層から形成され、枝配線（６１～６５）の接続部（７２）と接続可能な接続部（５７）を複数備える。

Description

駆動回路、マトリックス基板および表示装置
　本発明は、駆動回路に関し、特に、駆動回路がモノリシックに形成されたマトリックス基板、そのマトリックス基板を用いた表示装置に関する。
　近年、中小型の表示装置においては、低コスト化のために、マトリックス基板に走査線駆動回路（Gate Driver）をモノリシック（Monolithic）に形成するゲートドライバーモノリシック（Gate Driver Monolithic，ＧＤＭ）技術が採用されている。例えば、特許文献１～３には、（ｉ）画素トランジスタが配設された表示領域と、（ｉｉ）画素トランジスタを駆動するための走査線駆動回路およびソース駆動回路が配設された周辺領域と、を備えるアクティブマトリックス基板を用いた表示装置が開示されている。
　さらに、中小型の表示装置においても、高精細化が進んでいる。このため、走査線駆動回路を構成する単位回路の縦幅（データ信号線が延伸する方向の幅）が、画素ピッチと共に狭くなってきている。また、狭額縁化も進んでいるため、走査線駆動回路を形成する領域の横幅（走査線が延伸する方向の幅）を拡げることも難しい。このため、走査線駆動回路の小面積化が求められている。走査線駆動回路を構成する単位回路の小面積化のために、特許文献１は、単位回路に含まれるトランジスタと幹配線との間を接続する枝配線が、接続しないトランジスタを枝配線が迂回する必要がない構成を開示している。また、特許文献２は、単位回路の３つの配線が、同一領域で互いに重畳可能な構成を開示している。
　また、高精細化に伴い、走査線駆動回路からの引き出し配線の微細化も進んでいる。このため、引き出し配線の機械的強度が低下し、破断しやすくなってきている。特許文献３は、引き出し配線の破断を防止するために、引き出し配線に対する応力集中を防止する構成を開示している。
日本国再公表特許「国際公開番号ＷＯ２０１１／０３０５９０号公報（２０１１年３月１７日国際公開）」 日本国公開特許公報「特開２００２－４０９６２号公報（２００２年２月８日公開）」 日本国公開特許公報「特開２０００－５６３１９号公報（２０００年２月２５日公開）」
　しかしながら、上述のような走査線駆動回路には、走査線駆動回路の製造歩留りが低いという問題がある。なぜならば、単位回路の縦幅が狭くなるにつれて、単位回路が備える枝配線も細くなり、枝配線が断線しやすくなるからである。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造歩留りが高い駆動回路を実現することにある。
　上記の課題を解決するために、本発明の一態様に係る駆動回路は、複数の出力線を各々駆動するための複数の単位回路と、前記単位回路の間を接続するための第１導電層から形成された第１種配線と、を備え、前記単位回路のうちの少なくとも１つは、複数の回路素子と、当該単位回路に含まれる回路素子を、（ｉ）当該単位回路に含まれる別の回路素子と（ｉｉ）前記第１種配線と（ｉｉｉ）入力を供給するための幹配線との何れかに接続するための、第２導電層から形成された第２種配線と、前記第２種配線の少なくとも１本に少なくとも部分的に対応する、第３導電層から形成された第３種配線と、を含み、前記第２種配線の前記少なくとも１本は、複数の第１種接続部を備え、前記第３種配線は、対応する第２種配線の各第１種接続部に接続可能な複数の第２種接続部を備える構成である。
　本発明の一態様に係る上記構成によれば、少なくとも１つの単位回路において、対応する第３種配線がある第２種配線は、複数の第１種接続部を備え、第３種配線は、対応する第２種配線の各第１種接続部に接続可能な複数の第２種接続部を備える。このため、互いに対応する第２種配線と第３種配線とは、第１接続部と第２接続部とを接続することによって、接続されることができる。このような第２種配線と第３種配線との接続によって、第１種接続部の間を、第２種配線に加えて、第３種配線でも接続することができる。換言すると、配線の複線化が可能である。
　複線化によって、駆動回路は、第２種配線の断線に対する冗長性を備えるので、第２種配線の断線に起因する駆動回路の不良を低減することができる。このため、駆動回路の製造歩留りを向上することができる。
本発明の一実施形態に係る走査線駆動回路を備えるマトリックス基板の概略構成を示す平面図である。 図１に示した低電位幹配線とクロック幹配線とが供給する信号電位の概略構成を示す信号図である。 図１に示した単位回路の概略回路構成を示す回路図である。 図１に示した走査線駆動回路の概略回路配置を示す平面図である。 図４に示した単位回路の概略回路配置を示す平面図である。 図５のＡ‐Ａ矢視断面図である。 図４に示した走査線駆動回路のゲート層の概略パターンを示す平面図である。 図４に示した走査線駆動回路の半導体層の概略パターンを示す平面図である。 図４に示した走査線駆動回路のソース層の概略パターンを示す平面図である。 図４に示した走査線駆動回路のコンタクトホールの概略パターンを示す平面図である。 図４に示した走査線駆動回路の冗長配線層の概略パターンを示す平面図である。 図５のＢ‐Ｂ矢視断面図である。 図１に示したマトリックス基板を用いた液晶表示パネルの概略構成を示す平面図である。 本発明の別の一実施形態に係る単位回路の概略回路配置を示す平面図である。 図１４のＣ－Ｃ矢視断面図である。 本発明のさらに別の一実施形態に係る単位回路の概略回路配置を示す平面図である。 図１６に示した迂回区間を拡大した（ａ）切断前および（ｂ）切断後の図である。
　以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成要素の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。
　〔実施形態１〕
　以下、本発明の実施形態１について、詳細に説明する。
　（マトリックス基板の構成）
　図１は、本発明の実施形態１に係る走査線駆動回路４７を備えるマトリックス基板２０の概略構成を示す平面図である。
　図１に示すように、マトリックス基板２０は絶縁基板２１を備え、絶縁基板２１は、その上面に、表示領域３０と、表示領域３０以外の周辺領域４０とを有する。
　表示領域３０には、複数の走査線３１（出力線）と複数のデータ線３２とが格子状に配設されている。また、図１には示さないが、表示領域３０には、画素トランジスタおよび画素電極などのその他の構造も配設されている。
　周辺領域４０には、各走査線３１を駆動するための複数の単位回路５０から構成された走査線駆動回路４７（駆動回路）と、各データ線３２を駆動するためのデータ線駆動回路４８と、マトリックス基板２０が外部と接続するための端子部４９と、端子部４９から走査線駆動回路４７に向って延伸する配線と、端子部４９からデータ線駆動回路４８に向って延伸する配線と、が配設されている。
　データ線３２は、図１の上下方向に延伸し、下側にあるデータ線駆動回路４８に接続されている。なお、これに限らず、例えば、表示領域３０を上下に分割し、データ線駆動回路４８を表示領域３０の上下に配設する構成としてもよい。
　走査線３１は、図１の左右方向に延伸し、左右両側にある走査線駆動回路４７に、１本ごとに交互に接続されている。なお、これに限らず、例えば、各走査線３１を、左右両側の走査線駆動回路４７に接続する構成としてもよい。また、例えば、走査線駆動回路４７を左右片側のみに配設する構成としてもよい。
　実施形態１に係る走査線駆動回路４７は、周期がずれるように組み合された２つのシフトレジスタである。したがって、実施形態１に係るマトリックス基板２０は、４つのシフトレジスタを備え、各シフトレジスタに接続されている走査線３１は、それぞれ順次駆動される。
　以降、走査線３１の総数をＮ（Ｎ：自然数）とする。また、ｎ本目（ｎ：Ｎ以下の自然数）の走査線３１を駆動する単位回路５０を、ｎ段目の単位回路５０とする。また、ｎ段目の単位回路５０がｎ本目の走査線３１へ出力する電位をＯｕｔ（ｎ）とする。
　端子部４９から走査線駆動回路４７に向って延伸する配線は、低電位Ｖｓｓを供給する低電位幹配線３４（幹配線）と、第１クロック信号ＣＫ１を供給する第１クロック幹配線３５と、第２クロック信号ＣＫ２を供給する第２クロック幹配線３６と、第３クロック信号ＣＫ３を供給する第３クロック幹配線３７と、第４クロック信号ＣＫ４を供給する第４クロック幹配線３８と、初期化信号Ｒｅｓｅｔを供給する初期化配線６８（第１種配線）と、開始信号を供給する開始幹配線（不図示）と、を含む。
　以降、第１クロック幹配線３５と第２クロック幹配線３６と第３クロック幹配線３７と第４クロック幹配線３８とを纏めて、「クロック幹配線３５～３８」と称する。また、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２と第３クロック信号ＣＫ３と第４クロック信号ＣＫ４とを纏めて、「クロック信号ＣＫ１～ＣＫ４」と称する。
　本明細書においては、駆動回路へ信号または低電位または高電位などを供給する配線のうち、駆動回路の外側のみを通る配線を「幹配線」と称する。したがって、図１に示される初期化配線６８は、走査線駆動回路４７の内側も通るので、幹配線と称さない。
　（信号）
　図２は、図１に示した低電位幹配線３４とクロック幹配線３５～３８とが供給する信号電位の概略構成を示す信号図である。
　低電位Ｖｓｓは、「０」を示す信号電位であり、略一定の電位である。
　クロック信号ＣＫ１～ＣＫ４は、１周期の長さが同一であり、半周期毎に、「０」を示す信号電位Ｖｓｓと「１」を示す信号電位Ｖｄｄとに、反転する。クロック信号ＣＫ１～ＣＫ４の１周期の長さを８Ｈとすると、Ｈの長さは、数μ秒（例えば８μ秒）である。
　第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１を半周期早くした信号である。第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１を四半周期早くした信号である。第４クロック信号ＣＫ４は、第３クロック信号ＣＫ３を半周期早くした（つまり、第１クロック信号を四半周期遅くした）信号である。
　図２に示さないが、初期化信号Ｒｅｓｅｔは、走査線駆動回路４７を初期化するときには、「１」を示す信号電位Ｖｄｄであり、その他のときには、「０」を示す信号電位である。
　（単位回路の回路構成）
　図３は、（ｉ）ｎは、４より大、かつ、Ｎ－３より小である条件と、（ｉｉ）ｎを８で割った余りは、１または２である条件と、の２条件を満たすｎについて、図１に示したｎ段目の単位回路５０の概略回路構成を示す回路図である。
　上記２条件の内、（ｉ）は、走査線３１の順次駆動を開始する開始段（ｎ＝１，２，３，４）と、終了する終了段（ｎ＝Ｎ－３，Ｎ－２，Ｎ－１，Ｎ）と、を除く条件である。また、（ｉｉ）は、単位回路５０に入力されるクロック信号ＣＫ１～ＣＫ４を特定する条件である。
　説明の簡単化のために、本章は、上記２条件を満たすｎ段目の単位回路５０について説明する。上記２条件を満たさないｎ段目の単位回路５０は、ｎに応じて入力される信号が異なるが、その他は、図３に示した単位回路５０の回路構成と同一構成である。
　図３に示すように、ｎ段目の単位回路５０は、第１トランジスタＴｒ１（回路素子）と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第４トランジスタＴｒ４と、第５トランジスタＴｒ５と、第６トランジスタＴｒ６と、ブートストラップ容量Ｃａｐと、を備える。以降、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第４トランジスタＴｒ４と、第５トランジスタＴｒ５と、第６トランジスタＴｒ６とを、纏めて「トランジスタＴｒ１～Ｔｒ６」と称する。
　トランジスタＴｒ１～Ｔｒ６は、（ｉ）ゲート電位が「１」を示す電位Ｖｄｄ以上である間、ソース‐ドレイン間が通電状態になり、（ｉｉ）ゲート電位が「０」を示す電位Ｖｓｓである間、ソース‐ドレイン間が非通電状態になる。トランジスタＴｒ１～Ｔｒ６は、絶縁基板２１の上に形成されたボトムゲート型かつチャネルエッチ型の薄膜トランジスタ（thin film transistor，ＴＦＴ）であるが、これに限らない。トランジスタＴｒ１～Ｔｒ６は、トップゲート型またはエッチストップ型等の他の型の薄膜トランジスタであってもよい。また、走査線駆動回路４７は、半導体基板の上に配設されてもよく、トランジスタＴｒ１～Ｔｒ６は、酸化金属膜半導体（metal oxide semiconductor，ＭＯＳ）トランジスタなどの他の種類のトランジスタであってもよい。同様に、ブートストラップ容量Ｃａｐも、どのようなコンデンサであってもよい。
　第１トランジスタＴｒ１のゲート電極には、後段の単位回路５０の出力Ｏｕｔ（ｎ＋４）が入力される。
　第１トランジスタＴｒ１のソース電極、第３トランジスタＴｒ３のソース電極、第４トランジスタＴｒ４のソース電極、および第５トランジスタＴｒ５のソース電極には、低電位Ｖｓｓが供給される。
　第１トランジスタＴｒ１のドレイン電極、第２トランジスタＴｒ２のドレイン電極、第５トランジスタＴｒ５のドレイン電極、ブートストラップ容量Ｃａｐの一方電極、および第６トランジスタＴｒ６のゲート電極は、互いに接続されている。この第６トランジスタＴｒ６のゲート電極の電位をｎｏｄｅＡ（ｎ）とする。
　第２トランジスタＴｒ２のゲート電極およびソース電極には、前段の単位回路５０の出力Ｏｕｔ（ｎ－４）が入力される。
　第３トランジスタＴｒ３のゲート電極には、第２クロック信号ＣＫ２が入力される。
　第３トランジスタＴｒ３のドレイン電極、第４トランジスタＴｒ４のドレイン電極、ブートストラップ容量Ｃａｐの他方電極、第６トランジスタＴｒ６のドレイン電極および走査線３１は、互いに接続されている。また、これらの電極の電位は、Ｏｕｔ（ｎ）として、走査線３１ならびに後段および前段の単位回路５０に出力される。
　第６トランジスタＴｒ６のソース電極には、第１クロック信号ＣＫ１が入力されている。（ｉ）出力Ｏｕｔ（ｎ－４）によって、第２トランジスタＴｒ２を介して、ｎｏｄｅＡ（ｎ）が「１」を示す信号電位Ｖｄｄである状態において、さらに、（ｉｉ）第１クロック信号ＣＫ１が信号電位Ｖｄｄとなったとき、第６トランジスタＴｒ６を介して、走査線３１が信号電位Ｖｄｄとなる。また、第１クロック信号ＣＫ１が「０」から「１」に反転し、走査線３１が信号電位Ｖｄｄに充電されるのに伴って、第６トランジスタＴｒ６のゲート電極およびブートストラップ容量の一方電極の電位は、突き上げられる。このため、ｎｏｄｅＡ（ｎ）は、信号電位Ｖｄｄよりも高い「１＋α」を示す信号電位になる（α＞０）。なお、αは、ブートストラップ容量Ｃａｐの電極間の容量と、第６トランジスタＴｒ６のゲート電極とトレイン電極との間の容量と、の合計容量に応じる。
　その後、第２クロック信号ＣＫ２が「０」から「１」に反転したとき、走査線３１は、第３トランジスタＴｒ３を介して、信号電位Ｖｓｓである初期状態に戻る。また、ｎｏｄｅＡ（ｎ）は、後段の単位回路５０の出力Ｏｕｔ（ｎ＋４）が「１」を示す信号電位Ｖｄｄとなったときに、第１トランジスタＴｒ１を介して、Ｖｓｓである初期状態に戻る。
　第６トランジスタＴｒ６は、ドレイン電位を走査線３１に出力するので、単位回路５０の出力トランジスタである。このため、走査線３１に充電する能力が十分に高いように、第６トランジスタＴｒ６は、ソース‐ドレイン間が通電状態であるときに、チャネル抵抗が小さく、通電状態のときに流れることが可能なソース－ドレイン電流が大きいことが好ましい。したがって、第６トランジスタＴｒ６は、チャネル幅が広く、チャネル長が短いことが好ましい。このため、第６トランジスタＴｒ６は、その他のトランジスタＴｒ１～Ｔｒ５と比べて、絶縁基板２１の上に平面視で占める面積が大きくなりやすい。
　ブートストラップ容量Ｃａｐは、第６トランジスタＴｒ６のゲート‐ドレイン電位差を保持し、ｎｏｄｅＡ（ｎ）をより高い電位に突き上げることによって、Ｏｕｔ（ｎ）が、その出力期間中に電位Ｖｄｄに到達するようにするための容量なので、容量が十分に大きいことが好ましい。このため、ブートストラップ容量Ｃａｐも、第６トランジスタＴｒ６以外のトランジスタＴｒ１～Ｔｒ５と比べて、絶縁基板２１の上に平面視で占める面積が大きくなりやすい。
　このような回路構成により、ｎ段目の単位回路５０の出力Ｏｕｔ（ｎ）は、表１のようになる。
Figure JPOXMLDOC01-appb-T000001
　走査線３１の順次駆動が、開始段から開始され、終了段で終了するまでは、初期化信号Ｒｅｓｅｔ＝０であるが、終了段で終了した直後や、再び開始段から開始される前に、初期化信号Ｒｅｓｅｔ＝１とされ、各段のｎｏｄｅＡ（ｎ）がＶｓｓである初期状態に戻る。同様に、走査線３１も、低電位Ｖｓｓの初期状態に戻る。そして、開始段から開始される直前に、再び初期化信号Ｒｅｓｅｔ＝０とされる。初期化信号によって、定期的かつ一斉に、各段のｎｏｄｅＡ（ｎ）や走査線３１を初期状態に戻すことで、長期動作における走査線駆動回路４７の誤動作を抑制できる。
　なお、図３に示した単位回路５０は、例示であって、本発明の範囲を限定するものではない。単位回路５０は、他の回路構成のフリップフロップ回路であっても、フリップフロップ回路以外の回路であってもよい。また、走査線駆動回路４７は、回路構成が異なる複数種類の単位回路５０を含んでもよい。
　（駆動回路の回路配置）
　図４は、図１に示した走査線駆動回路４７の概略回路配置を示す平面図である。
　図４に示すように、走査線駆動回路４７は、さらに、単位回路５０の間を接続する第１中継配線６６（第１種配線）と、第２中継配線６７と、初期化配線６８と、を含む。実施形態１では、初期化配線６８は、走査線駆動回路４７の内側を通って、複数の単位回路５０と接続されている。このため、初期化配線６８は、走査線駆動回路４７に初期化信号Ｒｅｓｅｔを供給する配線であると共に、単位回路５０の間を接続する配線でもある。
　第１中継配線６６は、ｎ段目の単位回路５０の出力Ｏｕｔ（ｎ）を、（ｎ－４）段目の単位回路５０の第１トランジスタのゲート電極と、（ｎ＋４）段目の単位回路５０の第２トランジスタのゲート電極と、へ供給するための中継配線である。このため、出力Ｏｕｔ（ｎ）を供給する第１中継配線６６は、（ｎ－４）段目，（ｎ－２）段目，ｎ段目，（ｎ＋２）段目，および（ｎ＋４）段目の５つの単位回路５０に亘って延伸されている。また、出力Ｏｕｔ（ｎ）を供給する第１中継配線６６は、（ｉ）（ｎ－４）段目とｎ段目との単位回路５０の間、および、（ｉｉ）ｎ段目と（ｎ＋４）段目との単位回路５０の間を接続している。
　第２中継配線６７は、（ｉ）ｎ段目の単位回路５０の第６トランジスタＴｒ６のソース電極に、クロック信号ＣＫ１～ＣＫ４の何れかを供給する枝配線から、（ｉｉ）（ｎ－４）段目の単位回路５０の第３トランジスタＴｒ３のゲート電極へ向かって、延伸する中継配線である。また、第２中継配線６７は、クロック信号ＣＫ１～ＣＫ４の何れかを供給する中継配線である。このため、ｎ段目の単位回路５０からクロック信号ＣＫ１～ＣＫ４の何れかを供給する第２中継配線６７は、（ｎ－４）段目，（ｎ－２）段目，およびｎ段目の３つの単位回路５０に亘って延伸されている。また、ｎ段目の単位回路５０の枝配線からクロック信号ＣＫ１～ＣＫ４の何れかを供給する第２中継配線６７は、（ｎ－４）段目とｎ段目との単位回路５０の間を接続している。
　初期化配線６８は、各単位回路５０の第４トランジスタＴｒ４および第５トランジスタＴｒ５のゲート電極に、直接的に初期化信号Ｒｅｓｅｔを供給する。このため、初期化配線６８は、奇数段目の全単位回路５０に亘ってと、偶数段目の全単位回路５０に亘ってと、に各々延伸されている。また、初期化配線６８は、（ｉ）（ｎ－２）段目とｎ段目との単位回路５０の間、および（ｉｉ）ｎ段目と（ｎ＋２）段目との単位回路５０との間を接続している。
　第１中継配線６６と第２中継配線６７と初期化配線６８とは、データ線３２と略平行に延伸される配線であり、後述するように、ゲート層２２（図７参照）から形成される配線である。
　（単位回路の回路配置）
　図５は、図４に示した単位回路５０の概略回路配置を示す平面図である。図５は、図３と同様に、（ｉ）ｎは、４より大、かつ、Ｎ－３より小である条件と、（ｉｉ）ｎを８で割った余りは、１または２である条件と、の２条件を満たすｎについて、示す。
　説明の簡単化のために、本章は、上記２条件を満たすｎ段目の単位回路５０について説明する。上記２条件を満たさないｎ段目の単位回路５０は、ｎに応じて、クロック幹配線３５～３８のうち接続される幹配線、ならびに／あるいは、第１中継配線６６および／または第２中継配線６７の接続先が異なるが、その他は、図５に示した単位回路５０の回路配置と同一配置である。
　図５に示すように、ｎ段目の単位回路５０は、さらに、第１枝配線６１（第２種配線）と、第２枝配線６２と、第３枝配線６３と、第４枝配線６４と、第５枝配線６５と、第１枝配線６１に対応する第１冗長配線５１（第３種配線）と、第２枝配線６２に対応する第２冗長配線５２と、第３枝配線６３に対応する第３冗長配線５３と、第４枝配線６４に対応する第４冗長配線５４と、第５枝配線６５に対応する第５冗長配線５５と、を備える。以降、第１枝配線６１と、第２枝配線６２と、第３枝配線６３と、第４枝配線６４と、第５枝配線６５とを纏めて、「枝配線６１～６５」と称する。また、第１冗長配線５１と、第２冗長配線５２と、第３冗長配線５３と、第４冗長配線５４と、第５冗長配線５５とを纏めて、「冗長配線５１～５５」と称する。
　枝配線６１～６５は、後述するように、ソース層２５（図９参照）から形成される配線である。冗長配線５１～５５は、後述するように、冗長配線層２７（図１１参照）から形成される配線である。
　第１冗長配線５１は、図５の左側の端部に、第１枝配線６１を第１クロック幹配線３５に接続するための繋ぎ換え部７１を備える。第１冗長配線５１は、中央に、第１枝配線６１を第２中継配線６７に接続するための繋ぎ換え部７１を備える。第１冗長配線５１は、図５の右側の端部に、第１枝配線６１に接続可能な接続部５７（第２種接続部）を備える。実施形態１においては、図５の左側の端部と中央とに第１冗長配線５１が備える繋ぎ換え部７１は、第１枝配線６１に接続可能な接続部５７でもある。
　第１枝配線６１は、第６トランジスタＴｒ６のソース電極を、第１クロック幹配線３５に接続する枝配線である。第１枝配線６１は、第１クロック信号ＣＫ１を供給する枝配線である。第１枝配線６１は、図５の左側の端部に、（ｉ）第１冗長配線５１に接続可能であり、（ｉｉ）第１冗長配線５１の繋ぎ換え部７１を介して第１クロック幹配線３５に接続可能である接続部７２（第１種接続部かつ第３種接続部）を備える。第１枝配線６１は、中央に、（ｉ）第１冗長配線５１に接続可能であり、（ｉｉ）第１冗長配線５１の繋ぎ換え部７１を介して第２中継配線６７に接続可能である接続部７２をそなえる。第１枝配線６１は、図５の右側の端部に、第１冗長配線５１の接続部５７に接続可能な接続部７２を備える。第１枝配線６１は、第６トランジスタＴｒ６のソース電極と一体に形成されている。
　第２冗長配線５２は、図５の左側の端部に、第２枝配線６２に接続可能な接続部５７を備える。第２冗長配線５２は、第２トランジスタＴｒ２のドレイン電極の近傍の端部に、第２枝配線６２に接続可能な接続部５７を備える。第２冗長配線５２は、図５の右側の端部に、第６トランジスタＴｒ６のゲート電極と一体であるブートストラップ容量Ｃａｐの一方電極に、第２枝配線６２を接続するための繋ぎ換え部７１を備える。実施形態１においては、図５の右側の端部に第２冗長配線５２が備える繋ぎ換え部７１は、第２枝配線６２に接続可能な接続部５７でもある。
　第２枝配線６２は、第１トランジスタＴｒ１と第２トランジスタＴｒ２と第５トランジスタＴｒ５とのドレイン電極に、第６トランジスタＴｒ６のゲート電極と一体であるブートストラップ容量Ｃａｐの一方電極を接続する枝配線である。第２枝配線６２は、図５の左側の端部に、第２冗長配線５２に接続可能な接続部７２を備える。第２枝配線６２は、第２トランジスタＴｒ２のドレイン電極の近傍の端部に、第２冗長配線５２に接続可能な接続部７２を備える。第２枝配線６２は、図５の右側の屈曲部に、（ｉ）第２冗長配線５２に接続可能であり、（ｉｉ）第２冗長配線５２の繋ぎ換え部７１を介してブートストラップ容量Ｃａｐの一方電極に接続可能である接続部７２を備える。第２枝配線６２は、第１トランジスタＴｒ１と第２トランジスタＴｒ２と第５トランジスタＴｒ５とのドレイン電極と一体に形成されている。
　第３冗長配線５３は、図５の左上側の端部に、第３枝配線６３に接続可能な接続部５７を備える。第３冗長配線５３は、図５の右下側の端部に、第３枝配線６３を第２トランジスタＴｒ２のゲート電極に接続するための繋ぎ換え部７１を備える。実施形態１においては、図５の右下側の端部に第３冗長配線５３が備える繋ぎ換え部７１は、第３枝配線６３に接続可能な接続部５７でもある。
　第３枝配線６３は、第２トランジスタＴｒ２の分割された２つのソース電極を結合すると共に、第２トランジスタＴｒ２のソース電極を第２トランジスタＴｒ２のゲート電極に接続する。第３枝配線６３は、図５の左上側の屈曲部に、（ｉ）第３冗長配線５３と接続可能な接続部７２を備える。第３枝配線６３は、図５の右下側の端部に、（ｉ）第３冗長配線５３と接続可能であり、（ｉｉ）第３冗長配線５３の繋ぎ換え部７１を介して第２トランジスタＴｒ２のゲート電極に接続可能である接続部７２を備える。第３枝配線６３は、第２トランジスタＴｒ２のソース電極と一体に形成されている。第３枝配線６３は、第２トランジスタＴｒ２の２つのソース電極と一体に形成されている。
　第４冗長配線５４は、図５の左側の端部に、第４枝配線６４を低電位幹配線３４に接続するための繋ぎ換え部７１を備える。第４冗長配線５４は、中央と図５の右側の端部とに、第４枝配線６４に接続可能な接続部５７を備える。実施形態１においては、図５の左側の端部に第４冗長配線５４が備える繋ぎ換え部７１は、第４枝配線６４に接続可能な接続部５７でもある。
　第４枝配線６４は、低電位幹配線３４を、第１トランジスタＴｒ１、第３トランジスタＴｒ３、第４トランジスタＴｒ４、および第５トランジスタＴｒ５のソース電極に接続する枝配線である。第４枝配線６４は、低電位Ｖｓｓを供給する枝配線である。第４枝配線６４は、図５の左側の端部に、（ｉ）第４冗長配線５４と接続可能であり、（ｉｉ）第４冗長配線５４の繋ぎ換え部７１を介して低電位幹配線３４に接続可能である接続部７２を備える。第４枝配線６４は、第１トランジスタＴｒ１のソース電極へ向かって分岐する分岐部に、第４冗長配線５４と接続可能な接続部７２を備える。第４枝配線６４は、第４トランジスタＴｒ４のソース電極の近傍に、第４冗長配線５４と接続可能な接続部７２を備える。第４枝配線６４は、第１トランジスタＴｒ１、第３トランジスタＴｒ３、第４トランジスタＴｒ４、および第５トランジスタＴｒ５のソース電極と一体に形成されている。
　第５冗長配線５５は、図５の左側の端部に、第５枝配線６５を第１中継配線６６に接続するための繋ぎ換え部７１を備える。第５冗長配線は、図５の右側の端部に、第５枝配線６５に接続可能な接続部５７を備える。実施形態１においては、図５の右側の端部に第５冗長配線５５が備える繋ぎ換え部７１は、第５枝配線６５に接続可能な接続部５７でもある。
　第５枝配線６５は、第１中継配線６６と、第３トランジスタＴｒ３のドレイン電極と、第４トランジスタＴｒ４のドレイン電極と、第６トランジスタＴｒ６のドレイン電極と一体であるブートストラップ容量Ｃａｐの他方電極とを接続する枝配線である。第５枝配線６５は、ｎ段目の単位回路５０の出力Ｏｕｔ（ｎ）を供給する枝配線である。第５枝配線６５は、図５の左側の端部に、（ｉ）第５冗長配線５５と接続可能であり、（ｉｉ）第５冗長配線５５の繋ぎ換え部７１を介して第１中継配線６６に接続可能である接続部７２を備える。第５枝配線６５は、図５の右側の端部に、（ｉ）第５冗長配線５５と接続可能である接続部７２を備える。第５枝配線６５は、第３トランジスタＴｒ３のドレイン電極、第４トランジスタＴｒ４のドレイン電極、およびブートストラップ容量Ｃａｐの他方電極と、一体に形成されている。
　繋ぎ換え部７１は、ソース層２５（図９参照）から形成された枝配線６１～６５を、ゲート層２２（図７参照）から形成された配線（低電位幹配線３４、クロック幹配線３５～３８、第１中継配線６６、第２中継配線６７）または電極（第２トランジスタＴｒ２のゲート電極，第６トランジスタＴｒ６のゲート電極と一体であるブートストラップ容量Ｃａｐの一方電極）に繋ぎ換えるための短距離配線である。繋ぎ換え部７１は、実施形態１においては、冗長配線５１～５５と一体に設けられているが、これに限らず、後述する実施形態２のように、冗長配線５１～５５と別個に設けられてもよい。
　実施形態１に係る冗長配線５１～５５は、繋ぎ換え部７１を除いて、対応する枝配線６１～６５と全面的に重畳しているが、これに限らない。冗長配線５１～５５は、対応する枝配線６１～６５と重畳しなくてもよいし、部分的に重畳してもよい。また、重畳している区間において、冗長配線５１～５５は、対応する枝配線６１～６５よりも細いことが好ましい。
　第１中継配線６６および第２中継配線６７は、枝配線６１～６５と交差部７４で交差するが、トランジスタＴｒ１～Ｔｒ５およびブートストラップ容量Ｃａｐとは交差しない。
　上述の枝配線６１～６５と冗長配線５１～５５の構成によれば、枝配線６１～６５はそれぞれ、接続部７２を複数備える。また、冗長配線５１～５５はそれぞれ、対応する枝配線６１～６５の各接続部７２と接続可能な接続部５７（繋ぎ換え部７１と一体である接続部５７を含む）を複数備える。このため、互いに対応する枝配線６１～６５と冗長配線５１～５５とは、接続部７２と接続部５７との接続によって、接続される。これにより、枝配線６１～６５によってその間が接続されている接続部７２の間は、対応する冗長配線５１～５５によっても接続されている。したがって、枝配線６１～６５は、冗長配線５１～５５によって複線化されている。
　１本の配線が断線する確率よりも、２本の配線が両方とも断線する確率は、小さい。このため、この複線化によって、枝配線６１～６５の断線に起因する単位回路５０の不良を低減することができ、走査線駆動回路４７の不良を低減することができる。
　（トランジスタの積層構造）
　図６は、図５のＡ‐Ａ矢視断面図であり、第１トランジスタＴｒ１の概略積層構造を示す断面図である。説明を省略するが、第１トランジスタＴｒ１以外のトランジスタＴｒ２～Ｔｒ６も同様の積層構造である。
　実施形態１に係る第１トランジスタＴｒ１は、ボトムゲート型かつチャネルエッチ型のＴＦＴである。このため、第１トランジスタは、絶縁基板２１の上に形成されており、ゲート層２２（第１導電層）から形成されたゲート電極（Ｇ）と、ゲート絶縁膜２３と、半導体層２４からか形成されたチャネルと、ソース層２５（第２導電層）から形成されたソース電極（Ｓ）およびドレイン電極（Ｄ）と、第１層間絶縁膜２６とを含む。
　絶縁基板２１は、走査線駆動回路４７を支持する基板である。絶縁基板２１は、絶縁性を有している材料であればいかなる材料から形成されていてもよく、例えば、ガラス基板、ポリエチレンテレフタレート又はポリイミド等からなるプラスチック基板を用いてもよい。
　ゲート層２２は、絶縁基板２１の上に形成される導電層である。ゲート層２２は、例えば、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、金（Ａｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）またはこれらの合金等の金属材料によって形成することができる。
　ゲート絶縁膜２３は、絶縁基板２１およびゲート層２２の表面を覆うよう形成される絶縁膜である。ゲート絶縁膜２３は、例えば、ポリパラビニルフェノール（ＰＶＰ）等の有機絶縁材料によって形成されていてもよいし、二酸化ケイ素（ＳｉＯ２）および窒化珪素（ＳｉＮｘ）等の無機絶縁材料によって形成されていてもよい。
　半導体層２４は、ゲート絶縁膜２３の上に形成され、ソース電極（Ｓ）とドレイン電極（Ｄ）とを導通させるための半導体層である。半導体層２４は、例えば、酸化物半導体から構成されてもよい。
　半導体層２４を構成する酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体等が挙げられる。
　酸化物半導体から構成された半導体層２４は、２層以上の積層構造を有していてもよい。半導体層２４が積層構造を有する場合には、半導体層２４は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、半導体層２４は、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、半導体層２４は、複数の非晶質酸化物半導体層を含んでいてもよい。
　半導体層２４が上層（基板の反対側）と下層（基板側）とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成等は、例えば、特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　半導体層２４は、例えば、Ｉｎ、Ｇａ及びＺｎのうち少なくとも１種の金属元素を含んでいてもよい。本実施形態では、半導体層２４は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば、酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体層から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報等に開示されている。参考のために、特開２０１２－１３４４７５号公報及び特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有する薄膜トランジスタは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）及び低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、走査線駆動回路４７が備えるトランジスタＴｒ１～Ｔｒ６および表示領域３０に配設される画素トランジスタとして好適に用いられる。
　半導体層２４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体等を含んでいてもよい。
　ソース層２５は、例えば、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、金（Ａｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）またはこれらの合金等の金属材料によって形成することができる。
　第１層間絶縁膜２６は、ゲート絶縁膜２３及び半導体層２４の上において互いに離間するように、ソース層２５から形成されたソース電極（Ｓ）とドレイン電極（Ｇ）との間の空間を充填する。第１層間絶縁膜２６は、ゲート絶縁膜２３、半導体層２４、ソース層２５の上面に設けられている。第１層間絶縁膜２６の材料は、ゲート絶縁膜２３と同じ絶縁材料であってもよいし、ゲート絶縁膜２３と異なる絶縁材料であってもよい。
　走査線駆動回路４７が備えるトランジスタＴｒ１～Ｔｒ６を構成する層（ゲート層２２，ゲート絶縁膜２３，半導体層２４，ソース層２５，第１層間絶縁膜２６）は、表示領域３０に配設される画素トランジスタを構成する層であることが好ましい。
　（走査線駆動回路の製造工程）
　以下に、図７～図１１を参照して、図４に示した走査線駆動回路４７を製造する概略工程を説明する。なお、説明を省略するが、走査線駆動回路４７と共に、データ線駆動回路４８、ならびに、表示領域３０内部の画素トランジスタおよび画素電極などの構成も、絶縁基板２１の上に形成される。
　図７は、図４に示した走査線駆動回路４７のゲート層２２の概略パターンを示す平面図である。
　図８は、図４に示した走査線駆動回路４７の半導体層２４の概略パターンを示す平面図である。
　図９は、図４に示した走査線駆動回路４７のソース層２５の概略パターンを示す平面図である。
　図１０は、図４に示した走査線駆動回路４７のコンタクトホール２９の概略パターンを示す平面図である。
　図１１は、図４に示した走査線駆動回路４７の冗長配線層２７の概略パターンを示す平面図である。
　まず、導電材料を絶縁基板２１に全面的に蒸着し、ゲート層２２を形成する。その後、図７のようなパターンにゲート層２２が残るように、フォトリソグラフィ技術などを用いて、ゲート層２２をエッチングする。これにより、図７のように、低電位幹配線３４、クロック幹配線３５～３８、トランジスタＴｒ１～Ｔｒ６のゲート電極、ブートストラップ容量Ｃａｐの一方電極、第１中継配線６６、第２中継配線６７、および初期化配線６８が形成される。
　そして、ゲート絶縁膜２３をゲート層２２の上から絶縁基板２１に全面的に蒸着する。ゲート絶縁膜２３は、走査線駆動回路４７が備えるトランジスタＴｒ１～Ｔｒ６のゲート絶縁膜を形成するための絶縁膜である。ゲート絶縁膜２３は、表示領域３０に配設される画素トランジスタのゲート絶縁膜を形成するための絶縁膜でもあることが好ましい。
　次に、半導体材料をゲート絶縁膜２３の上から絶縁基板２１に全面的に蒸着し、半導体層２４を形成する。その後、図８のようなパターンに半導体層２４が残るように、フォトリソグラフィ技術などを用いて、半導体層２４をエッチングする。これにより、図８のように、トランジスタＴｒ１～Ｔｒ６のチャネルとなる半導体層２４が形成される。
　次に、導電材料を半導体層２４の上から絶縁基板２１に全面的に蒸着し、ソース層２５を形成する。その後、図９のようなパターンにソース層２５が残るように、フォトリソグラフィ技術などを用いて、ソース層２５をエッチングする。これにより、図９のように、トランジスタＴｒ１～Ｔｒ６のソース電極およびドレイン電極と、枝配線６１～６５と、ブートストラップ容量Ｃａｐの一方電極と、走査線３１と、が形成される。なお、表示領域３０において、走査線３１はゲート層２２に形成されている。ブートストラップ容量Ｃａｐの一方電極と一体で形成された走査線３１は、ソース層２５で形成されているが、表示領域３０の外側（周辺領域４０の内部）で、ゲート層２２に繋ぎ換えられている。
　図９に示すように、低電位幹配線３４に接続されるための第４枝配線６４の接続部７２は、低電位幹配線３４と重畳するように、複数段の単位回路５０の接続部７２が連続するように配設されることが好ましい。このように配設された接続部７２は、もう一つの低電位幹配線３４のように機能するので、低電位幹配線３４の配線抵抗を低減することができる。
　そして、絶縁材料をソース層２５の上から、絶縁基板２１に全面的に蒸着して、第１層間絶縁膜２６を形成する。
　次に、フォトリソグラフィ技術などを用いて、図１０のようにコンタクトホール２９を形成する。ソース層２５が残されている位置（枝配線６１～６５の接続部７２）においては、第１層間絶縁膜２６をエッチングして、コンタクトホール２９からソース層２５を露出させる。ソース層２５が除去され、ゲート層２２が残されている位置においては、第１層間絶縁膜２６およびゲート絶縁膜２３をエッチングして、コンタクトホール２９からゲート層２２を露出させる。
　次に、導電材料を第１層間絶縁膜２６の上から絶縁基板２１に全面的に蒸着し、冗長配線層２７（第３導電層）を形成する。その後、図１１のようなパターンに冗長配線層２７が残るように、フォトリソグラフィ技術などを用いて、冗長配線層２７をエッチングする。これにより、冗長配線５１～５５が形成されると共に、コンタクトホール２９の中に、冗長配線層２７を形成する導電材料が埋設される。このため、ゲート層２２が露出されたコンタクトホール２９を通って、ゲート層２２に、冗長配線層２７は接続される。また、ソース層２５が露出されたコンタクトホール２９を通って、ソース層２５に、冗長配線層２７は接続される。
　冗長配線層２７には、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、またはこれらの合金などの金属材料を用いることができる。冗長配線層２７は、表示領域に配設されるＴＮ（twisted nematic）方式またはやＶＡ（vertical aligned）方式における補助容量を形成するための共通電極、あるいはＦＦＳ（fringe field switching）方式における共通電極を低抵抗かするための配線、またはＴＦＴのチャネル遮光膜のための導電層であってもよい。冗長配線層２７が、このような既存の導電層であることは、配線層の数を増やさないので、好ましい。
　図１１に示すように、第４枝配線６４を低電位幹配線３４に接続するための第４冗長配線５４の繋ぎ換え部７１は、低電位幹配線３４と重畳するように、異なる段の単位回路５０の繋ぎ換え部７１が連続するように配設されることが好ましい。このように配設された繋ぎ換え部７１は、もう一つの低電位幹配線３４のように機能するので、低電位幹配線３４の配線抵抗を低減する。
　図１１に示すように、冗長配線５１～５５が対応する枝配線６１～６５と重畳する構成は、配線容量を低減すると共に、走査線駆動回路４７の上にシール１１（図１３参照）を形成しやすくするので好ましい。シール１１には、光硬化性樹脂が用いられることが多い。このため、走査線駆動回路４７の上にシール１１を形成可能にするために、走査線駆動回路４７に、光硬化性樹脂を硬化する光が透過可能な透光部が配設可能であることが好ましい。なお、図６に示されているブートストラップ容量Ｃａｐのゲート層２２から形成された一方電極の３つのスリットは、光硬化性樹脂を硬化する光が透過可能な透光部である。
　さらに、図１１に示すように、重畳する区間における冗長配線５１～５５の部分が、対応する枝配線６１～６５よりも細いことは、走査線駆動回路４７の上にシール１１（図１３参照）を形成しやすくするのでさらに好ましい。絶縁基板２１の反対側にある冗長配線５１～５５が細いことにより、シール材料をより容易に硬化できる。また、ブートストラップ容量Ｃａｐのソース層２５から形成された他方電極の３つのスリットも同様に、シール材料をより容易に硬化できるように、一方電極のスリットよりも大きい。
　そして、絶縁材料をソース層２５の上から、絶縁基板２１に全面的に蒸着して、第２層間絶縁膜２８を形成する。第２層間絶縁膜２８の材料は、第１層間絶縁膜２６と同じ絶縁材料であってもよいし、第１層間絶縁膜２６と異なる絶縁材料であってもよい。例えば、第２層間絶縁膜２８は、０．２ｍｍ～０．８ｍｍの厚さの窒化珪素（ＳｉＮｘ）であってもよい。
　（走査線駆動回路の部分断面）
　図１２は、図５のＢ－Ｂ矢視断面図であり、交差部７４と繋ぎ換え部７１との概略構成を示す断面図である。図１２に示される交差部７４においては、（ｎ－２）段目と（ｎ＋２）段目との単位回路の間を接続する第２中継配線６７が、第１枝配線６１と交差する。また、図１２に示される繋ぎ換え部７１は、第１枝配線６１を、（ｎ－４）段目とｎ段目との単位回路の間を接続する第２中継配線６７と、第１冗長配線５１と、に接続する。
　図１２に示すように、交差部７４において、ゲート層２２から形成された第２中継配線６７は、ソース層２５から形成された第１枝配線６１および冗長配線層２７から形成された第１冗長配線５１と交差している。図１２に示す構成においては、第２中継配線６７は、第１枝配線６１と第１冗長配線５１との間に挟まれていない。このため、挟まれた構成よりも、第２中継配線６７と、第１枝配線６１および第１冗長配線５１との間の配線容量が小さくなる。また、第１枝配線６１が伝達するクロック信号ＣＫ１～ＣＫ４の何れかと、第１冗長配線５１が伝達するクロック信号ＣＫ１～ＣＫ４の何れかと、は同一である。このため、第１枝配線６１と第１冗長配線５１との間の配線容量は、問題にならない。
　したがって、図１２のように、絶縁基板２１の上に、ゲート層２２とソース層２５と冗長配線層２７とをこの順に積層することは、交差部７４における第１中継配線６６および第２中継配線６７の配線容量を低減するので好ましい。配線容量の低減は、交差する第１中継配線６６と第２中継配線６７と初期化配線６８とにおける信号鈍りを低減するので好ましい。また、配線容量の低減は、交差される第１枝配線６１と第２枝配線６２と第４枝配線６４と第５枝配線６５における信号鈍りも低減するので好ましい。
　図１２に示すように、第１枝配線６１を第２中継配線６７に接続する繋ぎ換え部７１は、第１冗長配線５１と一体に形成されている。このため、繋ぎ換え部７１は、第１冗長配線５１の接続部５７でもある。第１冗長配線５１は、コンタクトホール２９を通じて、第１枝配線６１および第２中継配線６７に接続される。したがって、繋ぎ換え部７１も、第１冗長配線５１の接続部５７も、コンタクトホール２９よりも十分に大きい必要がある。このため、繋ぎ換え部７１とは別個に接続部５７を第１冗長配線５１が備える構成よりも、繋ぎ換え部７１が第１冗長配線５１と一体である構成の方が、第１冗長配線５１が占める面積を低減することが容易である。
　図１２に示すように、走査線駆動回路４７が形成される領域において、絶縁基板２１の上に積層された積層構造の最上層は、第２層間絶縁膜２８である。このように、最上層が絶縁膜であることは、走査線駆動回路４７の上にシール１１（図１３参照）を形成しやすくするので好ましい。最上層が導電層の構成においては、シール材料が含むスペーサによる導電層の破断が生じやすい。また、ＴＮ（twisted nematic）方式やＶＡ（vertical aligned）方式の液晶表示装置において、対向基板に設けられた対向電極との導電のために導電性粒子が混合されたスペーサが用いられている場合に、導電性粒子による短絡が生じやすい。これに対し、最上層が絶縁膜である構成においては、導電層の破断または短絡が生じにくい。
　また、周辺領域４０において、絶縁基板２１の上に積層された積層構造の最上層が絶縁膜であることも、同様の理由で好ましい。なお、表示領域３０には、シール１１を形成しないので、表示領域３０の最上層は、画素電極を形成する透明導電層などであってもよい。
　（表示パネル）
　図１３は、図１に示したマトリックス基板２０を用いた液晶表示パネル１００（表示装置）の概略構成を示す平面図である。図１３の（ａ）は、液晶表示パネル１００の透視平面図である。図１３の（ｂ）は、図１３の（ａ）の囲みＣの部分のマトリックス基板２０の拡大図である。
　図１３の（ａ）に示すように、液晶表示パネル１００は、マトリックス基板２０と、マトリックス基板に対向する対向基板１０と、対向基板１０とマトリックス基板２０との間に封入された液晶１２（電気光学物質）と、液晶１２を封入するためのシール１１と、を備える。
　シール１１は、対向基板１０の外周に沿うように、マトリックス基板２０の端子部４９が外部と接続可能なように、周辺領域４０に含まれるシール領域４１に形成される。シール１１を形成するためのシール材料には、通常、光硬化性樹脂が用いられる。このため、シール１１が形成されるシール領域４１において、マトリックス基板２０には、シール材料を硬化させる光が透過可能な透光部が設けられる。また、シール材料には、通常、対向基板１０とマトリックス基板２０との間の間隔を保持するためのスペーサが混合されている。
　図１３の（ｂ）に示すように、シール領域４１は、（ｉ）低電位幹配線３４とクロック幹配線３５～３８が配設されている幹配線領域４４と、（ｉｉ）走査線駆動回路４７が配設されている駆動回路領域４５と、重畳する。このように重畳する構成は、シール領域４１が幹配線領域４４および駆動回路領域４５と重畳しない構成に比べて、周辺領域４０の小面積化が可能なので好ましい。また、周辺領域４０の小面積化のために、シール領域４１が駆動回路領域４５と重畳する割合は高いことが好ましい。しかしながら、第６トランジスタＴｒ６は、面積が大きく、かつ、透過部となる開口を設けることが困難である。このため、シール領域４１が第６トランジスタＴｒ６と重畳しないように、第６トランジスタＴｒ６は、表示領域３０に近い側に設けられている。このため、第６トランジスＴｒ６のソース電極を、クロック幹配線３５～３８の何れか１つに接続する第１枝配線６１は、枝配線６１～６５の内で最も長く、最も断線しやすい。
　従来の冗長配線５１～５５を含まない構成によれば、枝配線６１～６５が断線した場合、走査線駆動回路４７が不良になる。このため、走査線駆動回路４７の不良率が高く、マトリックス基板２０の製造歩留りの向上が困難であった。これに対し、本実施形態にかかる冗長配線５１～５５を含まない構成においては、枝配線６１～６５は、対応する冗長配線５１～５５によって実質的に複線化されているので、枝配線６１～６５と対応する冗長配線５１～５５との両方が断線した場合、走査線駆動回路４７が不良になる。このため、両方が断線する確率は、一方のみが断線する確率よりも低いので、走査線駆動回路４７の不良率を低減し、マトリックス基板２０の製造歩留りを向上することができる。
　（効果）
　上述の構成によれば、枝配線６１～６５を、対応する冗長配線５１～５５を用いて複線化することができる。このため、例えば、第２枝配線６２が断線しても、第１トランジスタＴｒ１と第２トランジスタＴｒ２と第５トランジスタＴｒ５とのドレイン電極は、ブートストラップ容量Ｃａｐの一方電極に、第２冗長配線５２によって接続される。このように、複線化によって、各単位回路５０は、枝配線６１～６５の断線に対する冗長性を備えるので、枝配線６１～６５の断線に起因する単位回路５０の不良を低減することができる。これにより、走査線駆動回路４７およびマトリックス基板２０の製造歩留りを向上することができる。
　なお、本実施形態では、枝配線６１～６５の全てが複線化可能であるが、枝配線６１～６５の内の一部のみが複線化可能であってもよい。この場合、少なくとも、第１枝配線６１が複線化可能であることが好ましい。なぜならば、通常、出力トランジスタである第６トランジスタＴｒ６は、駆動回路領域４５の表示領域側に配設されるので、第１枝配線６１は、枝配線６１～６５の内で最も長くなり、最も断線しやすいからである。
　（実施例）
　本発明の実施形態１に係る構成は、高精細な中小型の表示装置に適用可能であり、有益である。
　例えば、画素ピッチが１７μｍ×５１μｍの４．４型ＦＨＤ（full high vision display）のためのアクティブマトリックス基板に、本発明の実施形態１に係る構成を適用した。この実施例においては、データ線３２の間隔が１７μｍであり、走査線３１の間隔が５１μｍであり、データ線３２の間隔が（ＲＧＢの３色表示の場合）１０８０×３＝３２４０本であり、走査線３１の本数が１９２０本であった。さらに、単位回路５０の幅は、５１μｍ×２＝１０２μｍよりも小さい、１００μｍであった。走査線駆動回路４７には、２０～３０段の単位回路５０毎に単位回路５０が配設されていない余剰スペースを設け、該余剰スペースには、共通電極のためのバイバス配線などを配設した。
　さらに、シール材料を硬化する光が透過可能な透光部を走査線駆動回路４７に確保するために、単位回路５０が備える枝配線６１～６５を幅４μｍに形成し、冗長配線５１～５５を幅３μｍに形成した。そして、周辺領域４０の小面積化のために、走査線駆動回路４７をシール領域４１と重畳するように、具体的には、第６トランジスタＴｒ６を除き、走査線駆動回路４７がシール領域４１と完全に重畳するように、シール１１を形成した。
　〔実施形態２〕
　本発明の他の実施形態について、図１４および図１５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　実施形態２に係るマトリックス基板２０は、実施形態１に係るマトリックス基板２０から、図１４に示すように単位回路５０の回路配置が部分的に異なるが、その他は実施形態１に係るマトリックス基板２０と同一構成である。なお、実施形態２に係る単位回路５０の回路構成は、図３に示した実施形態１に係る単位回路５０と同一構成である。
　図１４は、実施形態２に係る単位回路５０の概略回路配置を示す平面図である。
　図１４に示すように、実施形態２に係る単位回路５０における繋ぎ換え部７１は、冗長配線５１ａ，５１ｂ，５２～５５から分離されている。これによって、実施形態１における第１冗長配線５１は、図１４左側の第１左冗長配線５１ａと、図１４右側の第１右冗長配線５１ｂと、に分割されている。また、枝配線６１～６５は、繋ぎ換え部７１と接続するための接続部７２、冗長配線５１ａ，５１ｂ，５２～５５と接続するための接続部７２と、を備える。また、冗長配線５１ａ，５１ｂ，５２～５５はそれぞれ、対応する枝配線６１～６５の接続部７２と接続可能な接続部５７を複数備える。
　さらに、実施形態２に係る単位回路５０では、冗長配線５１ａ，５１ｂ，５２～５５は、対応する枝配線６１～６５に事前には、接続されていない。したがって、図１４に示されている状態では、枝配線６１～６５は、冗長配線５１ａ，５１ｂ，５２～５５による複線化が可能ではあるが、未だ複線化されていない。言い換えると、図１４に示されている状態では、冗長配線５１ａ，５１ｂ，５２～５５は、浮遊配線である。
　さらに、（ｎ－２）段目と（ｎ＋２）段目との単位回路５０の間を接続する第２中継配線６７は、ｎ段目の単位回路５０において、（ｉ）第１左冗長配線５１ａの図１４の右側の端部と、（ｉｉ）第１枝配線６１を（ｎ－４）段目とｎ段目との単位回路５０の間を接続する第２中継配線６７に接続する繋ぎ換え部７１と、の間を通る。
　図１５は、図１４のＣ－Ｃ矢視断面図であり、交差部７４と繋ぎ換え部７１との概略構成を示す断面図である。
　図１５に示すように、第１左冗長配線５１ａは、繋ぎ換え部７１から分離されている。また、第１枝配線６１の接続部７２は、第１左冗長配線５１ａの接続部５７に、未接続である。
　（複線化）
　図１４および図１５から分かるように、冗長配線５１ａ，５１ｂ，５２～５５の接続部５７は、対応する枝配線６１～６５の対応する接続部７２と、重畳するように配設されている。このため、互いに対応する接続部５７と接続部７２とは、メルト接続可能である。そのため、例えば、枝配線６１～６５のいずれかが断線している場合に、複数の対応する接続部５７と接続部７２とをメルト接続することで、枝配線６１～６５と、対応する冗長配線５１ａ，５１ｂ，５２～５５と接続することができ、不良品となることから救済できる。具体的には、選択した接続部５７と接続部７２とがある位置に選択的にレーザ光を照射することによって、ソース層２５と第１層間絶縁膜２６と冗長配線層２７とを選択的に溶融（メルト）する。溶融により、第１層間絶縁膜２６に穴が開き、ソース層２５と冗長配線層２７とが接合する。
　メルト接続において、レーザ光は、絶縁基板２１の上面側から照射されても、下面側から照射されてもよい。また、対向基板１０には遮光膜が配設されていることが多いので、メルト接続をシール１１によってマトリックス基板２０に対向基板１０を接合する後に行う場合、レーザ光が遮断されないように、レーザ光は、絶縁基板２１の下面側から照射されることが好ましい。
　なお、互いに対応する接続部５７と接続部７２との接続は、シール１１によってマトリックス基板２０に対向基板１０を接合する前に行っても、後に行ってもよい。また、メルト接続が容易なように、冗長配線層２７とソース層２５との間の絶縁膜の層数は少ないことが好ましく、冗長配線層２７とソース層２５との間には、第２層間絶縁膜２８のみが挟まれていることがより好ましい。
　また、照射するレーザ光が、ゲート層２２によって遮断されないように、枝配線６１～６５の冗長配線５１ａ，５１ｂ，５２～５５と接続するための接続部７２は、（ｉ）枝配線６１～６５が第１中継配線６６または第２中継配線６７または初期化配線６８と交差する交差部７４、および（ｉｉ）枝配線６１～６５がトランジスタＴｒ１～Ｔｒ６のゲート電極と重畳する位置、から異なる位置にあることが好ましい。
　（効果）
　実施形態１に係る単位回路５０においては、図１１を参照して、第１冗長配線５１が中央に備える繋ぎ換える部７１が、第２冗長配線５２に近接しているので、短絡しやすい。同様に、ｎ段目の単位回路５０の第５冗長配線５５が左端に備える繋ぎ換え部７１は、隣り合う（ｎ＋２）段の単位回路５０の第１冗長配線５１に近接しているので、短絡しやすい。さらに、冗長配線５１～５５は、対応する枝配線６１～６５に接続されており、繋ぎ換え部７１は、冗長配線５１～５５に含まれている。
　このため、実施形態１に係る単位回路５０においては、第１冗長配線５１が中央に備える繋ぎ換える部７１が、第２冗長配線５２と短絡した場合、第１枝配線が第２枝配線と短絡する。同様に、ｎ段目の単位回路５０の第５冗長配線５５が左端に備える繋ぎ換え部７１が、隣り合う（ｎ＋２）段の単位回路５０の第１冗長配線５１と短絡した場合、ｎ段目の単位回路５０の第５枝配線６５が、（ｎ＋２）段の単位回路５０の第１枝配線６１と短絡する。
　これに対し、実施形態２に係る単位回路５０においては、図１４を示されるように、冗長配線５１ａ，５１ｂ，５２～５５は、繋ぎ換え部７１と別個に配設されており、かつ、浮遊配線である。このため、繋ぎ換え部７１が、（該繋ぎ換え部７１が接続する枝配線６１～６５に対応しない）他の冗長配線と短絡しても、短絡した冗長配線を枝配線に接続しない限り、枝配線同士は短絡しない。このため、冗長配線５１～５５と繋ぎ換え部７１との短絡に起因する単位回路５０の不良を低減することができる。
　また、枝配線６１～６５のいずれかが断線している場合に、対応する冗長配線５１ａ，５１ｂ，５２～５５とメルト接続することができるため、不良品となることから救済できる。
　従って、実施形態２に係る構成によれば、実施形態１に係る構成と同様に、枝配線６１～６５は複線化可能なので、単位回路５０は、枝配線６１～６５の断線に対する冗長性を備える。さらに、実施形態２に係る構成によれば、繋ぎ換え部７１と他の冗長配線との短絡に対する冗長性も備える。これによって、走査線駆動回路４７およびマトリックス基板２０の製造歩留りをさらに向上することができる。
　また、実施形態１に係る構成と実施形態２に係る構成とを組み合わせてもよい。適宜組み合わせることによって、走査線駆動回路４７の製造効率（メルト接続に係る作業を伴わない段階での製造歩留り）とメルト接続を実施して不良品を救済した後の最終的な製造歩留りとの両方を向上することができる。どのように組み合わせるかは、繋ぎ換え部７１と冗長配線５１～５５との配置などを考慮して、判断されることが好ましい。
　〔実施形態３〕
　本発明の他の実施形態について、図１６および図１７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　実施形態３に係るマトリックス基板２０は、実施形態１に係るマトリックス基板２０から、図１６に示すように単位回路５０の回路配置が部分的に異なるが、その他は実施形態１に係るマトリックス基板２０と同一構成である。なお、実施形態３に係る単位回路５０の回路構成は、図３に示した実施形態１に係る単位回路５０と同一構成である。
　図１６は、実施形態３に係る単位回路５０の概略回路配置を示す平面図である。
　図１６に示すように、実施形態３に係るｎ段目の単位回路５０における第１冗長配線５１は、ｎ段目の単位回路５０における第１枝配線６１が、（ｎ－２）段目と（ｎ＋２）段目との単位回路５０の間を接続する第２中継配線６７と交差する交差部７４を迂回している。
　この迂回により、実施形態３に係る第１冗長配線５１は、対応する第１枝配線６１と重畳している重畳区間７５と、交差部７４を迂回している迂回区間７６と、を有する。図１６では、第１冗長配線５１のみが迂回区間７６を１区間のみ有するがこれに限らない。他の冗長配線５２～５５も迂回区間７６を有してもよく、冗長配線５１～５５は、２つ以上の迂回区間７６を有してもよい。
　（切断）
　図１７は、図１６に示した迂回区間７６の近傍を拡大した（ａ）切断前および（ｂ）切断後の図である。
　交差部７４において、枝配線６１～６５は、第１中継配線６６または第２中継配線６７または初期化配線６８と交差する。このため、交差部７４において、枝配線６１～６５は、第１中継配線６６または第２中継配線６７または初期化配線６８と短絡することがある。短絡した場合、短絡した交差部７４を枝配線６１～６５から切り離すことによって、枝配線６１～６５と、第１中継配線６６または第２中継配線６７または初期化配線６８との短絡を解消することができる。
　図１７の（ａ）に示すように、迂回区間７６において、第１冗長配線５１は、第１枝配線６１と重畳していない。また、交差部７４の両側の切断区間７７において、第１枝配線６１と重畳する配線または電極はない。このため、図１７の（ｂ）に示すように、レーザ照射などによって、第１枝配線６１のみを切断して、第１枝配線６１を交差部７４から切り離すことができる。
　実施形態３に係る単位回路５０においては、図１７の（ｂ）のように、第１枝配線６１を交差部７４から切り離すことによって、第１枝配線６１と第２中継配線６７との短絡を解消することができる。なお、切断された第１枝配線６１は、予め第１冗長配線５１によって複線化されているので、（ｉ）第６トランジスタＴｒ６のソース電極と（ｉｉ）第２中継配線６７とに、クロック信号を供給することが可能なままである。このため、交差部における枝配線６１～６５の短絡に起因する単位回路５０の不良を低減することができる。
　切断区間７７の長さは、配線（枝配線６１～６５，冗長配線５１～５５，第１中継配線６６，第２中継配線６７，初期化配線６８）のパターニング精度（図７～図１１で示したパターンの線幅および位置ずれ）、切断のためのレーザ照射の照射位置のアライアメント精度、切断作業の作業容易性、切断部７８およびその近傍に導電材料が飛散すること、および切断部７８の長さなどを考慮して、確保されることが好ましい。
　例えば、パターニング精度、アライアメント精度、作業容易性、および飛散などに対してそれぞれ１～３μｍの余裕を確保することが好ましい。このため、切断区間７７の長さは、５μｍ以上であることが好ましい。
　（効果）
　実施形態３に係る構成によれば、実施形態１に係る構成と同様に、枝配線６１～６５は複線化されているので、単位回路５０は、枝配線６１～６５の断線に対する冗長性を備える。さらに、実施形態３に係る構成によれば、交差部７４における枝配線６１～６５の短絡を解消可能である。これによって、走査線駆動回路４７およびマトリックス基板２０の製造歩留りをさらに向上することができる。
　また、実施形態１～３に係る構成を組み合わせてもよい。適宜組み合わせることによって、走査線駆動回路４７の製造効率（メルト接続や切断に係る作業を伴わない段階での製造歩留り）とメルト接続や切断を実施して不良品を救済した後の最終的な製造歩留りとの両方を向上することができる。どのように組み合わせるかは、繋ぎ換え部７１と冗長配線５１～５５との配置に加えて、配線容量、冗長配線同士が短絡する確率、およびシール材料を硬化するための光が透過可能な透光部の確保などを考慮して、判断されることが好ましい。
　〔まとめ〕
　本発明の態様１に係る駆動回路（走査線駆動回路４７）は、複数の出力線（走査線３１）を各々駆動するための複数の単位回路（５０）と、前記単位回路の間を接続するための第１導電層（ゲート層２２）から形成された第１種配線（第１中継配線６６，第２中継配線６７，初期化配線６８）と、を備え、前記単位回路のうちの少なくとも１つは、複数の回路素子（トランジスタＴｒ１～Ｔｒ６，ブートストラップ容量Ｃａｐ）と、当該単位回路に含まれる回路素子を、（ｉ）当該単位回路に含まれる別の回路素子と（ｉｉ）前記第１種配線と（ｉｉｉ）入力を供給するための幹配線との何れかに接続するための、第２導電層（ソース層２５）から形成された第２種配線（枝配線６１～６５）と、前記第２種配線の少なくとも１本に少なくとも部分的に対応する、第３導電層（冗長配線層２７）から形成された第３種配線（冗長配線５１～５５，第１左冗長配線５１ａ，第１右冗長配線５１ｂ）と、を含み、前記第２種配線の前記少なくとも１本は、複数の第１種接続部（枝配線の接続部７２）を備え、前記第３種配線は、対応する第２種配線の各第１種接続部に接続可能な複数の第２種接続部（冗長配線の接続部５７）を備える構成である。
　上記構成によれば、少なくとも１つの単位回路において、対応する第３種配線がある第２種配線は、複数の第１種接続部を備え、第３種配線は、対応する第２種配線の各第１種接続部に接続可能な複数の第２種接続部を備える。このため、互いに対応する第２種配線と第３種配線とは、第１接続部と第２接続部とを接続することによって、接続されることができる。このような第２種配線と第３種配線との接続によって、第１種接続部の間を、第２種配線に加えて、第３種配線でも接続することができる。換言すると、配線の複線化が可能である。これにより、少なくとも１つの単位回路は、第２種配線の断線に対する冗長性を備えるので、駆動回路は、第２種配線の断線に対する冗長性を備える。
　また、１本の配線が断線する確率よりも、２本の配線が両方とも断線する確率は、小さい。したがって、複線化によって、第１種接続部の間を接続する配線が全て、断線する確率を低減することができる。これにより、断線による駆動回路の不良を低減することができるので、駆動回路の製造歩留りを向上することができる。
　なお、第１種接続部と第２種接続部とは、（ｉ）その間を接続する第２種配線が断線している第１種接続部の間のみ、第３種配線が接続するように、接続されてもよいし、（ｉｉ）第２種配線の断線と無関係に、接続されてもよい。
　さらに、第２種配線と第３種配線との両方で接続されている第１種接続部の間の合成された配線抵抗は、第２種配線のみで接続されている第１種接続部の間の配線抵抗よりも、小さい。このため、その間を接続する第２種配線が断線していない第１種接続部の間も、第３種配線が接続するように、互いに対応する第１種接続部と第２種接続部を接続することにより、配線抵抗を低減することができる。
　本発明の態様２に係る駆動回路（走査線駆動回路４７）は、上記の態様１において、前記単位回路（５０）のうちの前記少なくとも１つは、前記回路素子（トランジスタＴｒ１～Ｔｒ６，ブートストラップ容量Ｃａｐ）として、対応する出力線（走査線３１）を駆動するための出力トランジスタ（第６トランジスタＴｒ６）を含み、前記出力トランジスタは、ソース電極およびドレイン電極の一方（ドレイン電極）が、対応する出力線に接続され、ソース電極およびドレイン電極の他方（ソース電極）が、対応する第３種配線（第１冗長配線５１）がある第２種配線（第１枝配線６１）によって、前記幹配線（クロック幹配線３５～３８の何れか）に接続されるように、構成されている構成としてもよい。
　上記構成によれば、少なくとも、出力トランジスタを幹配線に接続する第２種配線は、複線化可能である。
　出力トランジスタは、出力線を駆動するので、ソース‐ドレイン間が通電状態でのチャネル抵抗が小さいことが好ましい。チャネル抵抗が小さいほど、ソース-ドレイン間を流れる電流が大きくなり、ソース-ドレインでの電圧降下が小さくなる。このため、出力トランジスタのチャネル抵抗が小さいほど、駆動回路は出力抵抗に強くなり、出力信号の鈍りを低減することができる。例えば、駆動回路が、出力線として、マトリックス基板の走査線を駆動する場合、出力トランジスタは、走査線に充電する能力が十分に高いように、チャネル抵抗が小さいことが好ましい。このように、チャネル抵抗を小さくするために、出力トランジスタは、出力トランジスタ以外の回路素子よりも大きくなる傾向にある。
　また、通常、回路素子を形成するための導電層と、第１種配線および第２種配線を形成する導電層とは、共通する。このため、回路素子と配線とは重畳も接触もできない。したがって、出力トランジスタは、従来、面積が広く、かつ、平面視において配線と重畳も接触もしなかった。加えて、液晶などの電気光学物質を封入するためのシールを形成するシール材には、光硬化性材料が多く用いられる。このため、シールを形成する領域には、シール材を硬化するための光が透過可能な透過部が、設けられる。
　このため、一般的に、表示装置のためのマトリックス基板の周辺領域において、（ｉ）出力トランジスタは、表示領域側に配設され、（ｉｉ）幹配線は、表示領域の反対側に配設され、（ｉｉｉ）出力トランジスタ以外の単位回路に含まれる回路素子は、出力トランジスタと幹配線との間に配設されるように、駆動回路および幹配線はレイアウトされてきた。
　このようなレイアウトでは、出力トランジスタを幹配線に接続するための第２種配線が、第２種配線のうちで、最も長い。このため、出力トランジスタを幹配線に接続するための第２種配線は、断線する確率が最も大きく、配線抵抗も最も大きくなりやすい。これらのため、出力トランジスタを幹配線に接続するための第２種配線が、複線化可能なことは、極めて有益である。
　本発明の態様３に係る駆動回路（走査線駆動回路４７）は、上記の態様２において、前記出力トランジスタのソース電極およびドレイン電極の前記他方（第６トランジスタＴｒ６のソース電極）は、クロック信号を前記駆動回路に供給するための前記幹配線（クロック幹配線３５～３８の何れか）に接続される構成としてもよい。
　本発明の態様４に係る駆動回路（走査線駆動回路４７）は、上記の態様１～３の何れか１態様において、前記第１導電層（ゲート層２２）と、前記第２導電層（ソース層２５）と、前記第３導電層（冗長配線層２７）とは、互いに異なる導電層である構成としてもよい。
　上記構成によれば、第１導電層と第２導電層と第３導電層とは、互いに異なる導電層であるので、第１種配線と第２種配線と第３種配線とは、平面視において、互いに重畳可能である。したがって、第２種配線が第１種配線と交差するように、第２種配線を配設してもよい。また、第３種配線が第１種配線と交差するように、第３種配線を配設してもよい。また、第３種配線が第２種配線に沿って、第２種配線の上を延伸するように、第３種配線を配設してもよい。
　本発明の態様５に係る駆動回路（走査線駆動回路４７）は、上記の態様４において、前記第２導電層（ソース層２５）と前記第３導電層（冗長配線層２７）との間には、絶縁膜（第１層間絶縁膜２６）のみが挟まれている構成としてもよい。
　上記構成によれば、第２導電層と第３導電層との間には、絶縁膜のみが挟まれる。このため、（ｉ）互いに対応する第２種配線と第３種配線と、（ｉｉ）その他の配線と、の間の配線容量を低減することができる。これによって、容量負荷が減るので、信号鈍りを低減することができる。これは、互いに対応する第２種配線と第３種配線とが、平面視において重畳している場合に、特に、有益である。
　さらに、上記構成によれば、第２導電層と第３導電層とが近いので、互いに対応する第１種接続部と第２種接続部とを、接続することが容易である。このため、第２導電層と第３導電層との間の絶縁膜の厚さは、薄いことが好ましい。
　本発明の態様６に係る駆動回路（走査線駆動回路４７）は、上記の態様４または５において、前記第２種配線（枝配線６１～６５）は、前記回路素子（トランジスタＴｒ１～Ｔｒ６，ブートストラップ容量Ｃａｐ）の前記第１導電層から形成された電極、前記第１種配線（第１中継配線６６，第２中継配線６７，初期化配線６８）、および前記第１導電層から形成された前記幹配線（低電位幹配線３４，クロック幹配線３５～３８）の何れかと接続されるための第３種接続部（枝配線の接続部７２）を備え、前記第３種接続部は、前記第１種接続部（枝配線の接続部７２）の少なくとも１つを含む、構成としてもよい。
　上記構成によれば、第２種配線が、回路素子または第１種配線または幹配線と接続されるための第３種接続部は、第１種接続部の少なくとも１つを含む。このため、第２種配線が備える接続部（第１種接続部と第３種接続部）の数を減らすことができる。
　異なる導電層から形成された配線を接続するための接続部は、接続部でない部分よりも大きくなる。例えば、（ｉ）導電層の上に絶縁膜を形成し、（ｉｉ）絶縁膜にスルーホールを開け、（ｉｉｉ）絶縁膜の上に別の導電層を形成すると共に、そのスルーホールに導電材料を埋めることによって、配線を接続する。この場合、接続部はスルーホールの開口よりも十分に大きい必要がある。
　したがって、第２種配線が備える接続部の数を減らすことは、第２種配線を配設するための領域を小面積化するために、有益であり、駆動回路のレイアウトのための領域を小面積化するために、有益である。
　本発明の態様７に係る駆動回路（走査線駆動回路４７）は、上記の態様４または５において、前記単位回路（５０）は、前記第３導電層（冗長配線層２７）から形成された繋ぎ換え部（７１）を、さらに備え、前記第２種配線（枝配線６１～６５）は、前記繋ぎ換え部を通じて、前記回路素子の前記第１導電層から形成された電極（ブートストラップ容量Ｃａｐの一方電極，第２トランジスタＴｒ２のゲート電極）、前記第１種配線（第１中継配線６６，第２中継配線６７）、および前記第１導電層から形成された前記幹配線（低電位幹配線３４，クロック幹配線３５～３８）の何れかと接続されるための第３種接続部（枝配線の接続部７２）を備え、前記繋ぎ換え部は、前記第３種配線（冗長配線５１ａ，５１ｂ，５２～５５）から分離されている構成としてもよい。
　本発明の態様８に係る駆動回路（走査線駆動回路４７）は、上記の態様４～７の何れか１態様おいて、前記第３種配線（冗長配線５１ａ，５１ｂ，５２～５５）の少なくとも１本は、平面視において、対応する第２種配線（枝配線６１～５５）と重畳する重畳区間（重畳区間７５）を有する構成としてもよい。
　上記構成によれば、第３種配線の少なくとも１本は、対応する第２種配線と重畳する重畳区間を有する。これにより、互いに対応する第２種配線および第３種配線と、他の配線との間の配線容量を低減することができる。
　近年、マトリックス基板に走査線駆動回路をモノリシックに形成するゲートドライバーモノリシック（Gate Driver Monolithic, ＧＭＤ）技術が普及している。このようなマトリックス基板を用いる表示装置において、マトリックス基板の周辺領域でシール材を硬化させて、マトリックス基板と対向基板との間に液晶などの電気光学物質を封入するシールを形成する。また、走査線駆動回路も、マトリックス基板の周辺領域に用いられる。このため、周辺領域を小面積化するために、走査線駆動回路を形成する駆動回路領域の一部または全部は、シールを形成するシール領域と重畳する。このため、光硬化性のシール材を用いることができるように、走査線駆動回路は、シール材を硬化する光が透過する透光部を確保しやすい構成であることが好ましい。
　上記構成によれば、第３種配線の少なくとも１本は、対応する第２種配線と重畳する重畳区間を有する。このため、透光部を確保しやすい。したがって、ＧＭＤ技術を採用したマトリックス基板に適した駆動回路を実現することができる。
　本発明の態様９に係る駆動回路（走査線駆動回路４７）は、上記の態様８において、前記第１導電層（ゲート層２２）と、前記第２導電層（ソース層２５）と、前記第３導電層（冗長配線層２７）とは、絶縁基板（２１）の上にこの順に積層されている構成としてもよい。
　本発明の態様１０に係る駆動回路（走査線駆動回路４７）は、上記の態様９において、前記第３種配線（冗長配線５１～５５，第１左冗長配線５１ａ，第１右冗長配線５１ｂ）の幅は、前記重畳区間（７５）において、対応する第２種配線（枝配線６１～６５）の幅よりも、細い構成としてもよい。
　上記構成によれば、重畳区間において、互いに対応する第３種配線と第２種配線のうち、基板側の第２種配線が太く、基板の反対側の第３種配線が細い。このため、基板の反対側の配線が細いので、透光部を確保しやすい。ＧＭＤ技術を採用したマトリックス基板においては、走査線駆動回路は、シール材を硬化する光が透過する透光部を確保しやすい構成であることが好ましい。したがって、ＧＭＤ技術を採用したマトリックス基板に適した駆動回路を実現することができる。
　本発明の態様１１に係る駆動回路（走査線駆動回路４７）は、上記の態様４～１０の何れか１態様において、前記第３種配線（冗長配線５１～５５，第１左冗長配線５１ａ，第１右冗長配線５１ｂ）の少なくとも１本は、平面視において、対応する第２種配線（枝配線６１～６５）と前記第１種配線（第１中継配線６６，第２中継配線６７，初期化配線６８）とが交差する交差部（７４）を迂回する迂回区間（７６）を有する構成としてもよい。
　上記構成によれば、第３種配線の少なくとも１本は、第２種配線と第１種配線とが交差する交差部を迂回する迂回区間を有する。このため、迂回されている交差部で、第２種配線と第１種配線とが短絡した場合に、修復が容易である。この修復は、例えば、（ｉ）短絡した交差部の両側で、第２種配線を切断し、（ｉｉ）この切断によってその間を接続する第２種配線が断線した第１種接続部の間を、第３種配線が接続するように、第１種接続部と第２種接続部とを接続する。なお、修復のための切断を容易にするために、迂回する交差部の両側（例えば、５μｍ以内）の第２種配線の上には、配線および回路素子が配設されていないことが好ましい。
　本発明の態様１２に係る駆動回路（走査線駆動回路４７）は、上記の態様１～１１の何れか１態様において、前記回路素子は、（ｉ）前記第１導電層（ゲート層２２）から形成されたゲート電極と、（ｉｉ）前記第２導電層（ソース層２５）から形成されたソース電極およびドレイン電極と、を有するトランジスタ（Ｔｒ１～Ｔｒ６）を含む構成としてもよい。
　本発明の態様１３に係る駆動回路（走査線駆動回路４７）は、上記の態様１～１２の何れか１態様において、前記第１種配線は、１つの前記単位回路に、別の１つの前記単位回路の出力を供給するための第１中継配線（６６）を含む構成としてもよい。
　上記構成によれば、単位回路には、別の単位回路の出力を供給することができる。このため、例えば、フリップフロップ回路を、単位回路として用いることができるので、駆動回路は、シフトレジスタとして機能することができる。
　本発明の態様１４に係る駆動回路（走査線駆動回路４７）は、上記の態様１～１３の何れか１態様において、前記第１種配線は、１つの前記単位回路に、別の１つの前記単位回路の入力を供給するための第２中継配線（６７）を含む構成としてもよい。
　上記構成によれば、単位回路には、別の単位回路の入力を供給することができる。このため、駆動回路に入力するための幹配線と単位回路との間の接続の自由度を高くすることができる。例えば、回路素子を幹配線に接続する枝配線から中継配線を分岐したり、幹配線に接続されている回路素子の電極から中継配線を分岐したり、することができる。
　本発明の態様１５に係る駆動回路（走査線駆動回路４７）は、上記の態様１～１４の何れか１態様において、前記第１種配線は、前記単位回路を初期化するための初期化信号（Ｒｅｓｅｔ）を供給するための初期化配線（６８）を含む構成としてもよい。
　本発明の態様１６に係るマトリックス基板（２０）は、前記出力線が走査線（３１）として配設された表示領域（３０）と、上記の態様１～１５の何れか１態様における駆動回路（走査線駆動回路４７）と、前記幹配線（低電位幹配線３４，クロック幹配線３５～３８）と、が配設された周辺領域（４０）と、を有する絶縁基板（２１）を備える構成である。
　本発明の態様１７に係るマトリックス基板（２０）は、複数の走査線（３１）が配設された表示領域（３０）と、（ｉ）各走査線を駆動するための複数の単位回路（５０）と、前記単位回路の間を接続するための第１導電層（ゲート層２２）から形成された第１種配線（第１中継配線６６，第２中継配線６７，初期化配線６８）とを備える駆動回路（走査線駆動回路４７）と、（ｉｉ）前記駆動回路へ入力（Ｖｓｓ，ＣＫ１～ＣＫ４）を供給するための幹配線（低電位幹配線３４，クロック幹配線３５～３８）と、が配設された周辺領域（４０）と、を有する絶縁基板（２１）を備え、前記単位回路のうちの少なくとも１つは、複数の回路素子（トランジスタＴｒ１～Ｔｒ６，ブートストラップ容量Ｃａｐ）と、当該単位回路に含まれる回路素子を、（ｉ）当該回路に含まれる別の回路素子と（ｉｉ）前記第１種配線と（ｉｉｉ）前記幹配線との何れかに接続するための、第２導電層（ソース層２５）から形成された第２種配線（枝配線６１～６５）と、前記第２種配線の少なくとも１本に少なくとも部分的に対応する、第３導電層（冗長配線層２７）から形成された第３種配線（冗長配線５１～５５，第１左冗長配線５１ａ，第１右冗長配線５１ｂ）と、を含み、前記第２種配線の前記少なくとも１本は、複数の第１種接続部（枝配線の接続部７２）を備え、前記第３種配線は、対応する第２種配線の各第１種接続部に接続可能な複数の第２種接続部（冗長配線の接続部５７）を備える。
　本発明の態様１８に係るマトリックス基板（２０）は、上記の態様１６または１７において、前記周辺領域（４０）は、電気光学物質（液晶１２）を封入するためのシール（１１）を形成するためのシール領域（４１）を含み、前記シール領域において、前記絶縁基板（２１）の上に、積層された前記第１導電層（ゲート層２２）と前記第２導電層（ソース層２５）と前記第３導電層（冗長配線層２７）とを含む積層の最上層は、絶縁膜（第２層間絶縁膜２８）である構成としてもよい。
　本発明の態様１９に係る表示装置（液晶表示パネル１００）は、上記の態様１６～１８の何れか１態様におけるマトリックス基板を備える構成である。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　１０　対向基板
　１１　シール
　１２　液晶
　２０　マトリックス基板
　２１　絶縁基板
　２２　ゲート層（第１導電層）
　２３　ゲート絶縁膜
　２４　半導体層
　２５　ソース層（第２導電層）
　２６　第１層間絶縁膜
　２７　冗長配線層（第３導電層）
　２８　第２層間絶縁膜
　２９　コンタクトホール
　３０　表示領域
　３１　走査線（出力線）
　３２　データ線
　３４　低電位幹配線（幹配線）
　３５　第１クロック幹配線（幹配線）
　３６　第２クロック幹配線（幹配線）
　３７　第３クロック幹配線（幹配線）
　３８　第４クロック幹配線（幹配線）
　４０　周辺領域
　４１　シール領域
　４４　幹配線領域
　４５　駆動回路領域
　４７　走査線駆動回路（駆動回路）
　４８　データ線駆動回路
　４９　端子部
　５０　単位回路
　５１　第１冗長配線（第３種配線）
　５１ａ　第１左冗長配線（第３種配線）
　５１ｂ　第１右冗長配線（第３種配線）
　５２　第２冗長配線（第３種配線）
　５３　第３冗長配線（第３種配線）
　５４　第４冗長配線（第３種配線）
　５５　第５冗長配線（第３種配線）
　５７　冗長配線の接続部，接続部（第２種接続部）
　６１　第１枝配線（第２種配線）
　６２　第２枝配線（第２種配線）
　６３　第３枝配線（第２種配線）
　６４　第４枝配線（第２種配線）
　６５　第５枝配線（第２種配線）
　６６　第１中継配線（第１種配線）
　６７　第２中継配線（第１種配線）
　６８　初期化配線（第１種配線）
　７１　繋ぎ換え部
　７２　枝配線の接続部，接続部（第１種接続部）
　７４　交差部
　７５　重畳区間
　７６　迂回区間
　１００　液晶表示パネル
　Ｃａｐ　ブートストラップ容量
　ＣＫ１　第１クロック信号（入力，クロック信号）
　ＣＫ２　第２クロック信号（入力，クロック信号）
　ＣＫ３　第３クロック信号（入力，クロック信号）
　ＣＫ４　第４クロック信号（入力，クロック信号）
　Ｏｕｔ　出力
　Ｒｅｓｅｔ　初期化信号
　Ｔｒ１　第１トランジスタ
　Ｔｒ２　第２トランジスタ
　Ｔｒ３　第３トランジスタ
　Ｔｒ４　第４トランジスタ
　Ｔｒ５　第５トランジスタ
　Ｔｒ６　第６トランジスタ
　Ｖｓｓ　低電位（入力）

Claims (15)

  1. 　複数の出力線を各々駆動するための複数の単位回路と、前記単位回路の間を接続するための第１導電層から形成された第１種配線と、を備え、
    　前記単位回路のうちの少なくとも１つは、
    　　複数の回路素子と、
    　　当該単位回路に含まれる回路素子を、（ｉ）当該単位回路に含まれる別の回路素子と（ｉｉ）前記第１種配線と（ｉｉｉ）入力を供給するための幹配線との何れかに接続するための、第２導電層から形成された第２種配線と、
    　　前記第２種配線の少なくとも１本に少なくとも部分的に対応する、第３導電層から形成された第３種配線と、を含み、
    　前記第２種配線の前記少なくとも１本は、複数の第１種接続部を備え、
    　前記第３種配線は、対応する第２種配線の各第１種接続部に接続可能な複数の第２種接続部を備えることを特徴とする駆動回路。
  2. 　前記単位回路のうちの前記少なくとも１つは、前記回路素子として、対応する出力線を駆動するための出力トランジスタを含み、
    　前記出力トランジスタは、
    　　ソース電極およびドレイン電極の一方が、対応する出力線に接続され、
    　　ソース電極およびドレイン電極の他方が、対応する第３種配線がある第２種配線によって、前記幹配線に接続されるように、構成されていることを特徴とする請求項１に記載の駆動回路。
  3. 　前記出力トランジスタのソース電極およびドレイン電極の前記他方は、クロック信号を前記駆動回路に供給するための前記幹配線に接続されることを特徴とする請求項２に記載の駆動回路。
  4. 　前記第１導電層と、前記第２導電層と、前記第３導電層とは、互いに異なる導電層であることを特徴とする請求項１～３の何れか１項に記載の駆動回路。
  5. 　前記第２導電層と前記第３導電層との間には、絶縁膜のみが挟まれていることを特徴とする請求項４に記載の駆動回路。
  6. 　前記第２種配線は、前記回路素子の前記第１導電層から形成された電極、前記第１種配線、および前記第１導電層から形成された前記幹配線の何れかと接続されるための第３種接続部を備え、
    　前記第３種接続部は、前記第１種接続部の少なくとも１つを含む、ことを特徴とする請求項４または５に記載の駆動回路。
  7. 　前記単位回路は、前記第３導電層から形成された繋ぎ換え部を、さらに備え、
    　前記第２種配線は、前記繋ぎ換え部を通じて、前記回路素子の前記第１導電層から形成された電極、前記第１種配線、および前記第１導電層から形成された前記幹配線の何れかと接続されるための第３種接続部を備え、
    　前記繋ぎ換え部は、前記第３種配線から分離されていることを特徴とする請求項４または５に記載の駆動回路。
  8. 　前記第３種配線の少なくとも１本は、平面視において、対応する第２種配線と重畳する重畳区間を有することを特徴とする請求項４～７の何れか１項に記載の駆動回路。
  9. 　前記第１導電層と、前記第２導電層と、前記第３導電層とは、絶縁基板の上にこの順に積層されていることを特徴とする請求項８に記載の駆動回路。
  10. 　前記第３種配線の幅は、前記重畳区間において、対応する第２種配線の幅よりも、細いことを特徴とする請求項９に記載の駆動回路。
  11. 　前記第３種配線の少なくとも１本は、平面視において、対応する第２種配線と前記第１種配線とが交差する交差部を迂回する迂回区間を有することを特徴とする請求項４～１０の何れか１項に記載の駆動回路。
  12. 　前記回路素子は、（ｉ）前記第１導電層から形成されたゲート電極と、（ｉｉ）前記第２導電層から形成されたソース電極およびドレイン電極と、を有するトランジスタを含むことを特徴とする請求項１～１１の何れか１項に記載の駆動回路。
  13. 　前記出力線が走査線として配設された表示領域と、
    　請求項１～１２の何れか１項に記載の駆動回路と、前記幹配線と、が配設された周辺領域と、を有する絶縁基板を備えるマトリックス基板。
  14. 　前記周辺領域は、電気光学物質を封入するためのシールを形成するためのシール領域を含み、
    　前記シール領域において、前記絶縁基板の上に、積層された前記第１導電層と前記第２導電層と前記第３導電層とを含む積層の最上層は、絶縁膜であることを特徴とする請求項１３に記載のマトリックス基板。
  15. 　請求項１３または１４に記載のマトリックス基板を備えることを特徴とする表示装置。
PCT/JP2018/005566 2017-02-23 2018-02-16 駆動回路、マトリックス基板および表示装置 WO2018155346A1 (ja)

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