WO2018155346A1 - 駆動回路、マトリックス基板および表示装置 - Google Patents
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Definitions
- the present invention relates to a drive circuit, and more particularly to a matrix substrate in which the drive circuit is monolithically formed and a display device using the matrix substrate.
- Patent Documents 1 to 3 include (i) a display region in which a pixel transistor is disposed, and (ii) a peripheral region in which a scanning line driving circuit and a source driving circuit for driving the pixel transistor are disposed. , A display device using an active matrix substrate is disclosed.
- Patent Document 1 discloses a branch wiring that connects a transistor included in a unit circuit and a trunk wiring bypasses a transistor that is not connected. A configuration that is not necessary.
- Patent Document 2 discloses a configuration in which three wirings of a unit circuit can overlap each other in the same region.
- Patent Document 3 discloses a configuration for preventing stress concentration on the lead-out wiring in order to prevent breakage of the lead-out wiring.
- the above-described scanning line driving circuit has a problem that the manufacturing yield of the scanning line driving circuit is low. This is because as the vertical width of the unit circuit becomes narrower, the branch wiring included in the unit circuit becomes thinner, and the branch wiring becomes easier to break.
- the present invention has been made in view of the above problems, and an object thereof is to realize a drive circuit having a high manufacturing yield.
- a driving circuit includes a plurality of unit circuits for driving a plurality of output lines and a first conductive layer for connecting the unit circuits. And at least one of the unit circuits includes a plurality of circuit elements and circuit elements included in the unit circuit. (I) another unit circuit included in the unit circuit. A second type wiring formed from a second conductive layer for connecting to any one of the circuit element of (ii) the first type wiring and (iii) the trunk wiring for supplying input; A third type wiring formed from a third conductive layer at least partially corresponding to at least one of the two type wirings, wherein the at least one of the second type wirings includes a plurality of first type connections. And the third type wiring is connected to each first type connection of the corresponding second type wiring. A structure comprising a plurality of second type connecting portion connectable to the parts.
- the second type wiring having the corresponding third type wiring includes a plurality of first type connection portions, and the third type wiring is A plurality of second type connection portions connectable to each first type connection portion of the corresponding second type wiring are provided.
- the second type wiring and the third type wiring corresponding to each other can be connected by connecting the first connection part and the second connection part.
- the first type connection portion can be connected by the third type wiring in addition to the second type wiring. In other words, the wiring can be doubled.
- the drive circuit has redundancy against the disconnection of the second type wiring, so that it is possible to reduce the defect of the drive circuit due to the disconnection of the second type wiring. For this reason, the manufacturing yield of the drive circuit can be improved.
- FIG. 2 is a signal diagram showing a schematic configuration of signal potentials supplied by a low potential trunk line and a clock trunk line shown in FIG. 1.
- FIG. 2 is a circuit diagram illustrating a schematic circuit configuration of a unit circuit illustrated in FIG. 1.
- FIG. 2 is a plan view showing a schematic circuit arrangement of the scanning line driving circuit shown in FIG. 1.
- FIG. 5 is a plan view showing a schematic circuit arrangement of the unit circuit shown in FIG. 4. It is AA arrow sectional drawing of FIG.
- FIG. 5 is a plan view showing a schematic pattern of a gate layer of the scanning line driving circuit shown in FIG. 4.
- FIG. 5 is a plan view showing a schematic pattern of a semiconductor layer of the scanning line driving circuit shown in FIG. 4.
- FIG. 5 is a plan view showing a schematic pattern of a source layer of the scanning line driving circuit shown in FIG. 4.
- FIG. 5 is a plan view showing a schematic pattern of contact holes of the scanning line driving circuit shown in FIG. 4.
- FIG. 5 is a plan view showing a schematic pattern of a redundant wiring layer of the scanning line driving circuit shown in FIG. 4. It is BB arrow sectional drawing of FIG.
- FIG. 16 It is CC sectional view taken on the line of FIG. It is a top view which shows schematic circuit arrangement
- Embodiment 1 Hereinafter, Embodiment 1 of the present invention will be described in detail.
- FIG. 1 is a plan view showing a schematic configuration of a matrix substrate 20 including a scanning line driving circuit 47 according to Embodiment 1 of the present invention.
- the matrix substrate 20 includes an insulating substrate 21, and the insulating substrate 21 has a display region 30 and a peripheral region 40 other than the display region 30 on its upper surface.
- a plurality of scanning lines 31 (output lines) and a plurality of data lines 32 are arranged in a grid pattern.
- other structures such as a pixel transistor and a pixel electrode are also provided in the display region 30.
- a scanning line driving circuit 47 (driving circuit) composed of a plurality of unit circuits 50 for driving each scanning line 31, a data line driving circuit 48 for driving each data line 32, and A terminal portion 49 for connecting the matrix substrate 20 to the outside, wiring extending from the terminal portion 49 toward the scanning line driving circuit 47, wiring extending from the terminal portion 49 toward the data line driving circuit 48, Is arranged.
- the data line 32 extends in the vertical direction in FIG. 1 and is connected to the data line driving circuit 48 on the lower side.
- the display area 30 may be divided into upper and lower parts, and the data line driving circuit 48 may be arranged above and below the display area 30.
- the scanning lines 31 extend in the left-right direction in FIG. 1 and are alternately connected to the scanning line driving circuits 47 on both the left and right sides.
- the scanning lines 31 may be connected to the scanning line driving circuits 47 on both the left and right sides.
- the scanning line driving circuit 47 may be arranged only on the left and right sides.
- the scanning line driving circuit 47 according to the first embodiment is two shift registers combined so that the periods are shifted. Therefore, the matrix substrate 20 according to the first embodiment includes four shift registers, and the scanning lines 31 connected to the shift registers are sequentially driven.
- the total number of scanning lines 31 is N (N: natural number).
- the unit circuit 50 that drives the n-th (n: natural number less than or equal to N) scanning line 31 is an n-th unit circuit 50. Further, the potential output from the n-th unit circuit 50 to the n-th scanning line 31 is Out (n).
- the wiring extending from the terminal portion 49 toward the scanning line driving circuit 47 includes a low potential trunk wiring 34 (stem wiring) for supplying a low potential Vss, a first clock trunk wiring 35 for supplying a first clock signal CK1, A second clock trunk line 36 for supplying a second clock signal CK2, a third clock trunk line 37 for supplying a third clock signal CK3, a fourth clock trunk line 38 for supplying a fourth clock signal CK4, and initialization; An initialization wiring 68 (first type wiring) for supplying a signal Reset and a start trunk wiring (not shown) for supplying a start signal are included.
- first clock trunk line 35, the second clock trunk line 36, the third clock trunk line 37, and the fourth clock trunk line 38 are collectively referred to as “clock trunk lines 35 to 38”.
- the first clock signal CK1, the second clock signal CK2, the third clock signal CK3, and the fourth clock signal CK4 are collectively referred to as “clock signals CK1 to CK4”.
- the initialization wiring 68 shown in FIG. 1 passes through the inside of the scanning line driving circuit 47 and is not called a trunk wiring.
- FIG. 2 is a signal diagram showing a schematic configuration of signal potentials supplied by the low potential trunk line 34 and the clock trunk lines 35 to 38 shown in FIG.
- the low potential Vss is a signal potential indicating “0” and is a substantially constant potential.
- the clock signals CK1 to CK4 have the same length in one cycle, and are inverted to a signal potential Vss indicating “0” and a signal potential Vdd indicating “1” every half cycle. If the length of one cycle of the clock signals CK1 to CK4 is 8H, the length of H is several ⁇ sec (for example, 8 ⁇ sec).
- the second clock signal CK2 is a signal that is a half cycle earlier than the first clock signal CK1.
- the third clock signal CK3 is a signal that is a quarter cycle earlier than the first clock signal CK1.
- the fourth clock signal CK4 is a signal that is a half cycle earlier than the third clock signal CK3 (that is, the first clock signal is delayed by a quarter cycle).
- the initialization signal Reset is a signal potential Vdd indicating “1” when the scanning line driving circuit 47 is initialized, and a signal potential indicating “0” in other cases.
- FIG. 3 shows the following two conditions: (i) n is greater than 4 and less than N-3, and (ii) the remainder obtained by dividing n by 8 is 1 or 2.
- FIG. 2 is a circuit diagram showing a schematic circuit configuration of an n-th unit circuit 50 shown in FIG.
- (Ii) is a condition for specifying the clock signals CK1 to CK4 input to the unit circuit 50.
- this chapter describes the n-th unit circuit 50 that satisfies the above two conditions.
- the n-th stage unit circuit 50 that does not satisfy the above two conditions has the same configuration as that of the unit circuit 50 shown in FIG.
- the n-th unit circuit 50 includes a first transistor Tr1 (circuit element), a second transistor Tr2, a third transistor Tr3, a fourth transistor Tr4, a fifth transistor Tr5, A sixth transistor Tr6 and a bootstrap capacitor Cap are provided.
- the first transistor Tr1, the second transistor Tr2, the third transistor Tr3, the fourth transistor Tr4, the fifth transistor Tr5, and the sixth transistor Tr6 are collectively referred to as “transistors Tr1 to Tr6”.
- the transistors Tr1 to Tr6 are (i) energized between the source and drain while the gate potential is equal to or higher than the potential Vdd indicating “1”, and (ii) while the gate potential is the potential Vss indicating “0”.
- the source-drain state is de-energized.
- the transistors Tr1 to Tr6 are bottom gate type and channel etch type thin film transistors (thin film transistors, TFTs) formed on the insulating substrate 21, but are not limited thereto.
- the transistors Tr1 to Tr6 may be other types of thin film transistors such as a top gate type or an etch stop type.
- the scanning line driving circuit 47 may be disposed on a semiconductor substrate, and the transistors Tr1 to Tr6 may be other types of transistors such as metal oxide semiconductor (MOS) transistors. Good.
- the bootstrap capacitor Cap may be any capacitor.
- the output Out (n + 4) of the subsequent unit circuit 50 is input to the gate electrode of the first transistor Tr1.
- the low potential Vss is supplied to the source electrode of the first transistor Tr1, the source electrode of the third transistor Tr3, the source electrode of the fourth transistor Tr4, and the source electrode of the fifth transistor Tr5.
- the drain electrode of the first transistor Tr1, the drain electrode of the second transistor Tr2, the drain electrode of the fifth transistor Tr5, one electrode of the bootstrap capacitor Cap, and the gate electrode of the sixth transistor Tr6 are connected to each other.
- the potential of the gate electrode of the sixth transistor Tr6 is assumed to be nodeA (n).
- the output Out (n-4) of the unit circuit 50 in the previous stage is input to the gate electrode and the source electrode of the second transistor Tr2.
- the second clock signal CK2 is input to the gate electrode of the third transistor Tr3.
- the drain electrode of the third transistor Tr3, the drain electrode of the fourth transistor Tr4, the other electrode of the bootstrap capacitor Cap, the drain electrode of the sixth transistor Tr6, and the scanning line 31 are connected to each other.
- the potentials of these electrodes are output as Out (n) to the scanning line 31 and the unit circuits 50 in the subsequent stage and the previous stage.
- the first clock signal CK1 is input to the source electrode of the sixth transistor Tr6.
- the scanning line 31 becomes the signal potential Vdd via the sixth transistor Tr6.
- the first clock signal CK1 is inverted from “0” to “1” and the scanning line 31 is charged to the signal potential Vdd, the gate electrode of the sixth transistor Tr6 and the one electrode of the bootstrap capacitor The potential is pushed up.
- nodeA (n) becomes a signal potential indicating “1 + ⁇ ” higher than the signal potential Vdd ( ⁇ > 0).
- ⁇ corresponds to the total capacity of the capacity between the electrodes of the bootstrap capacity Cap and the capacity between the gate electrode and the train electrode of the sixth transistor Tr6.
- the sixth transistor Tr6 is an output transistor of the unit circuit 50 because it outputs the drain potential to the scanning line 31. For this reason, the sixth transistor Tr6 has a small channel resistance when the source-drain is energized so that it can sufficiently charge the scanning line 31, and can flow when the energized state. It is preferable that the source-drain current is large. Therefore, the sixth transistor Tr6 preferably has a wide channel width and a short channel length. Therefore, the area occupied by the sixth transistor Tr6 on the insulating substrate 21 in plan view is likely to be larger than the other transistors Tr1 to Tr5.
- the bootstrap capacitor Cap holds the gate-drain potential difference of the sixth transistor Tr6 and pushes nodeA (n) to a higher potential so that Out (n) reaches the potential Vdd during its output period. Therefore, it is preferable that the capacity is sufficiently large. For this reason, the bootstrap capacitor Cap also tends to occupy an area on the insulating substrate 21 in plan view, compared with the transistors Tr1 to Tr5 other than the sixth transistor Tr6.
- the output Out (n) of the n-th unit circuit 50 is as shown in Table 1.
- the sequential driving of the scanning lines 31 starts from the start stage and ends at the end stage.
- the initialization signal Reset 0, but immediately after finishing at the end stage or before starting from the start stage again.
- the unit circuit 50 shown in FIG. 3 is an exemplification, and does not limit the scope of the present invention.
- the unit circuit 50 may be a flip-flop circuit having another circuit configuration or a circuit other than the flip-flop circuit.
- the scanning line driving circuit 47 may include a plurality of types of unit circuits 50 having different circuit configurations.
- FIG. 4 is a plan view showing a schematic circuit arrangement of the scanning line driving circuit 47 shown in FIG.
- the scanning line driving circuit 47 further includes a first relay wiring 66 (first type wiring) that connects the unit circuits 50, a second relay wiring 67, an initialization wiring 68, including.
- the initialization wiring 68 passes through the inside of the scanning line driving circuit 47 and is connected to the plurality of unit circuits 50.
- the initialization wiring 68 is a wiring that supplies the initialization signal Reset to the scanning line driving circuit 47 and also a wiring that connects the unit circuits 50.
- the first relay wiring 66 outputs the output Out (n) of the nth unit circuit 50, the gate electrode of the first transistor of the (n-4) th unit circuit 50, and the (n + 4) th unit circuit.
- This is a relay wiring for supplying to the gate electrode of 50 second transistors. Therefore, the first relay wiring 66 for supplying the output Out (n) has the (n ⁇ 4) th stage, the (n ⁇ 2) th stage, the nth stage, the (n + 2) th stage, and the (n + 4) th stage.
- the five unit circuits 50 are extended.
- the first relay wiring 66 for supplying the output Out (n) includes (i) the unit circuit 50 between the (n ⁇ 4) th stage and the nth stage, and (ii) the nth stage and (n + 4). ) The unit circuit 50 is connected to the stage.
- the second relay wiring 67 is (ii) a branch wiring that supplies any one of the clock signals CK1 to CK4 to the source electrode of the sixth transistor Tr6 of the unit circuit 50 in the n-th stage.
- the relay wiring extends toward the gate electrode of the third transistor Tr3 of the unit circuit 50 in the stage.
- the second relay wiring 67 is a relay wiring that supplies any one of the clock signals CK1 to CK4. Therefore, the second relay wiring 67 for supplying any one of the clock signals CK1 to CK4 from the n-th unit circuit 50 has the (n-4) th, (n-2) th, and nth stages. It extends over three unit circuits 50.
- the second relay wiring 67 for supplying any one of the clock signals CK1 to CK4 from the branch wiring of the n-th unit circuit 50 is connected between the (n-4) -th and n-th unit circuits 50. Connected.
- the initialization wiring 68 supplies the initialization signal Reset directly to the gate electrodes of the fourth transistor Tr4 and the fifth transistor Tr5 of each unit circuit 50. For this reason, the initialization wiring 68 is extended to all the unit circuits 50 in the odd-numbered stages and to all the unit circuits 50 in the even-numbered stages.
- the initialization wiring 68 is connected to (i) the unit circuit 50 between the (n ⁇ 2) th stage and the nth stage, and (ii) the unit circuit 50 between the nth stage and the (n + 2) th stage. Are connected.
- the first relay wiring 66, the second relay wiring 67, and the initialization wiring 68 are wirings extending substantially in parallel with the data lines 32, and are formed from the gate layer 22 (see FIG. 7) as will be described later. Wiring.
- FIG. 5 is a plan view showing a schematic circuit arrangement of the unit circuit 50 shown in FIG. FIG. 5 is similar to FIG. 3, in which (i) n is greater than 4 and less than N-3, and (ii) a condition in which the remainder of dividing n by 1 is 1 or 2. And n satisfying the two conditions.
- this chapter describes the n-th unit circuit 50 that satisfies the above two conditions.
- the n-th stage unit circuit 50 that does not satisfy the above two conditions is connected to the trunk wiring connected to the clock trunk wiring 35 to 38 and / or the first relay wiring 66 and / or the second relay wiring according to n.
- the connection destination of 67 is different, the rest is the same as the circuit arrangement of the unit circuit 50 shown in FIG.
- the n-th unit circuit 50 further includes a first branch wiring 61 (second type wiring), a second branch wiring 62, a third branch wiring 63, and a fourth branch wiring 64.
- the first branch wiring 61, the second branch wiring 62, the third branch wiring 63, the fourth branch wiring 64, and the fifth branch wiring 65 are collectively referred to as “branch wirings 61 to 65”.
- the first redundant wiring 51, the second redundant wiring 52, the third redundant wiring 53, the fourth redundant wiring 54, and the fifth redundant wiring 55 are collectively referred to as “redundant wirings 51 to 55”.
- the branch wirings 61 to 65 are wirings formed from the source layer 25 (see FIG. 9), as will be described later.
- the redundant wirings 51 to 55 are wirings formed from the redundant wiring layer 27 (see FIG. 11).
- the first redundant wiring 51 includes a switching unit 71 for connecting the first branch wiring 61 to the first clock trunk wiring 35 at the left end of FIG.
- the first redundant wiring 51 includes a switching unit 71 for connecting the first branch wiring 61 to the second relay wiring 67 at the center.
- the first redundant wiring 51 includes a connection portion 57 (second type connection portion) that can be connected to the first branch wiring 61 at the right end of FIG.
- the switching unit 71 included in the first redundant wiring 51 at the left end and the center in FIG. 5 is also the connection unit 57 that can be connected to the first branch wiring 61.
- the first branch wiring 61 is a branch wiring that connects the source electrode of the sixth transistor Tr6 to the first clock trunk wiring 35.
- the first branch wiring 61 is a branch wiring that supplies the first clock signal CK1.
- the first branch wiring 61 can be connected to the first redundant wiring 51 at the left end of FIG. 5, and (ii) the first clock trunk via the switching section 71 of the first redundant wiring 51.
- a connecting portion 72 (first type connecting portion and third type connecting portion) that can be connected to the wiring 35 is provided.
- the first branch wiring 61 can be connected to (i) the first redundant wiring 51 in the center, and (ii) can be connected to the second relay wiring 67 via the switching section 71 of the first redundant wiring 51.
- a connecting portion 72 is provided.
- the first branch wiring 61 includes a connection portion 72 that can be connected to the connection portion 57 of the first redundant wiring 51 at the right end of FIG.
- the first branch wiring 61 is formed integrally with the source electrode of the sixth transistor Tr6.
- the second redundant wiring 52 includes a connecting portion 57 that can be connected to the second branch wiring 62 at the left end in FIG.
- the second redundant wiring 52 includes a connection portion 57 that can be connected to the second branch wiring 62 at an end near the drain electrode of the second transistor Tr2.
- the second redundant wiring 52 is connected to a switching section 71 for connecting the second branch wiring 62 to one end of the bootstrap capacitor Cap integral with the gate electrode of the sixth transistor Tr6 at the right end of FIG. Is provided.
- the switching unit 71 included in the second redundant wiring 52 at the right end in FIG. 5 is also the connection unit 57 that can be connected to the second branch wiring 62.
- the second branch wiring 62 connects one electrode of the bootstrap capacitor Cap integrated with the gate electrode of the sixth transistor Tr6 to the drain electrodes of the first transistor Tr1, the second transistor Tr2, and the fifth transistor Tr5. It is.
- the second branch wiring 62 includes a connecting portion 72 that can be connected to the second redundant wiring 52 at the left end of FIG.
- the second branch wiring 62 includes a connection portion 72 that can be connected to the second redundant wiring 52 at the end near the drain electrode of the second transistor Tr2.
- the second branch wiring 62 can be connected to the bent portion on the right side of FIG. 5 (i) can be connected to the second redundant wiring 52, and (ii) the bootstrap capacitance Cap via the switching portion 71 of the second redundant wiring 52.
- the connection part 72 which can be connected to one electrode of this is provided.
- the second branch wiring 62 is formed integrally with the drain electrodes of the first transistor Tr1, the second transistor Tr2, and the fifth transistor Tr5.
- the third redundant wiring 53 includes a connecting portion 57 that can be connected to the third branch wiring 63 at the upper left end of FIG.
- the third redundant wiring 53 includes a switching section 71 for connecting the third branch wiring 63 to the gate electrode of the second transistor Tr2 at the lower right end of FIG.
- the switching unit 71 provided in the third redundant wiring 53 at the lower right end in FIG. 5 is also the connection unit 57 that can be connected to the third branch wiring 63.
- the third branch wiring 63 couples the two divided source electrodes of the second transistor Tr2 and connects the source electrode of the second transistor Tr2 to the gate electrode of the second transistor Tr2.
- the third branch wiring 63 includes (i) a connection portion 72 that can be connected to the third redundant wiring 53 at the bent portion on the upper left side in FIG.
- the third branch wiring 63 can be connected to the (i) third redundant wiring 53 at the lower right end of FIG. 5, and (ii) the second branch wiring 63 is connected to the second redundant wiring 53 via the switching section 71.
- a connection portion 72 that can be connected to the gate electrode of the transistor Tr2 is provided.
- the third branch wiring 63 is formed integrally with the source electrode of the second transistor Tr2.
- the third branch wiring 63 is formed integrally with the two source electrodes of the second transistor Tr2.
- the fourth redundant wiring 54 includes a switching section 71 for connecting the fourth branch wiring 64 to the low potential trunk wiring 34 at the left end in FIG.
- the fourth redundant wiring 54 includes a connection portion 57 that can be connected to the fourth branch wiring 64 at the center and the right end of FIG.
- the switching unit 71 included in the fourth redundant wiring 54 at the left end in FIG. 5 is also the connection unit 57 that can be connected to the fourth branch wiring 64.
- the fourth branch wiring 64 is a branch wiring that connects the low potential trunk wiring 34 to the source electrodes of the first transistor Tr1, the third transistor Tr3, the fourth transistor Tr4, and the fifth transistor Tr5.
- the fourth branch wiring 64 is a branch wiring that supplies the low potential Vss.
- the fourth branch wiring 64 can be connected to (i) the fourth redundant wiring 54 at the left end in FIG. 5, and (ii) the low potential trunk wiring through the switching section 71 of the fourth redundant wiring 54. 34 is provided.
- the fourth branch wiring 64 includes a connection portion 72 that can be connected to the fourth redundant wiring 54 at a branch portion that branches toward the source electrode of the first transistor Tr1.
- the fourth branch wiring 64 includes a connection portion 72 that can be connected to the fourth redundant wiring 54 in the vicinity of the source electrode of the fourth transistor Tr4.
- the fourth branch wiring 64 is formed integrally with the source electrodes of the first transistor Tr1, the third transistor Tr3, the fourth transistor Tr4, and the fifth transistor Tr5.
- the fifth redundant wiring 55 includes a switching section 71 for connecting the fifth branch wiring 65 to the first relay wiring 66 at the left end in FIG.
- the fifth redundant wiring includes a connection portion 57 that can be connected to the fifth branch wiring 65 at the right end of FIG.
- the switching unit 71 included in the fifth redundant wiring 55 at the right end in FIG. 5 is also the connection unit 57 that can be connected to the fifth branch wiring 65.
- the fifth branch wiring 65 includes the first relay wiring 66, the drain electrode of the third transistor Tr3, the drain electrode of the fourth transistor Tr4, and the other electrode of the bootstrap capacitor Cap integrated with the drain electrode of the sixth transistor Tr6. Is a branch wiring connecting the two.
- the fifth branch wiring 65 is a branch wiring that supplies the output Out (n) of the n-th unit circuit 50.
- the fifth branch wiring 65 can be connected to (i) the fifth redundant wiring 55 at the left end in FIG. 5, and (ii) the first relay wiring via the switching section 71 of the fifth redundant wiring 55.
- 66 is provided with a connecting portion 72 that can be connected to 66.
- the fifth branch wiring 65 includes (i) a connection portion 72 that can be connected to the fifth redundant wiring 55 at the right end of FIG.
- the fifth branch wiring 65 is formed integrally with the drain electrode of the third transistor Tr3, the drain electrode of the fourth transistor Tr4, and the other electrode of the bootstrap capacitor Cap.
- connection switching unit 71 replaces the branch wirings 61 to 65 formed from the source layer 25 (see FIG. 9) with the wirings formed from the gate layer 22 (see FIG. 7) (low-potential trunk wiring 34, clock trunk wiring 35 to 38, the first relay wiring 66, the second relay wiring 67) or an electrode (the gate electrode of the second transistor Tr2, the one electrode of the bootstrap capacitor Cap integral with the gate electrode of the sixth transistor Tr6).
- Distance wiring In the first embodiment, the reconnection unit 71 is provided integrally with the redundant wirings 51 to 55.
- the connection changing unit 71 is not limited to this, and is provided separately from the redundant wirings 51 to 55 as in the second embodiment described later. May be.
- the redundant wirings 51 to 55 entirely overlap with the corresponding branch wirings 61 to 65 except for the switching unit 71, the present invention is not limited to this.
- the redundant wirings 51 to 55 may not overlap with the corresponding branch wirings 61 to 65 or may partially overlap. In the overlapping section, the redundant wirings 51 to 55 are preferably thinner than the corresponding branch wirings 61 to 65.
- the first relay wiring 66 and the second relay wiring 67 intersect with the branch wirings 61 to 65 at the intersection 74, but do not intersect with the transistors Tr1 to Tr5 and the bootstrap capacitor Cap.
- the branch wirings 61 to 65 each include a plurality of connection portions 72.
- Each of the redundant wirings 51 to 55 includes a plurality of connection parts 57 (including connection parts 57 integrated with the switching part 71) that can be connected to the connection parts 72 of the corresponding branch wirings 61 to 65.
- the branch wirings 61 to 65 and the redundant wirings 51 to 55 corresponding to each other are connected by the connection between the connection part 72 and the connection part 57.
- the connection lines 72 connected between the branch lines 61 to 65 are also connected to the corresponding redundant lines 51 to 55. Therefore, the branch wirings 61 to 65 are doubled by the redundant wirings 51 to 55.
- FIG. 6 is a cross-sectional view taken along the line AA of FIG. 5 and is a cross-sectional view showing a schematic stacked structure of the first transistor Tr1. Although not described, the transistors Tr2 to Tr6 other than the first transistor Tr1 have the same stacked structure.
- the first transistor Tr1 according to the first embodiment is a bottom gate type and channel etch type TFT.
- the first transistor is formed on the insulating substrate 21, and includes a gate electrode (G) formed from the gate layer 22 (first conductive layer), the gate insulating film 23, and the semiconductor layer 24.
- G gate electrode
- S source electrode
- D drain electrode
- the insulating substrate 21 is a substrate that supports the scanning line driving circuit 47.
- the insulating substrate 21 may be formed of any material as long as it has insulating properties.
- a plastic substrate made of a glass substrate, polyethylene terephthalate, polyimide, or the like may be used.
- the gate layer 22 is a conductive layer formed on the insulating substrate 21.
- the gate layer 22 is made of, for example, a metal material such as titanium (Ti), copper (Cu), chromium (Cr), aluminum (Al), gold (Au), molybdenum (Mo), tungsten (W), or an alloy thereof. Can be formed.
- the gate insulating film 23 is an insulating film formed so as to cover the surfaces of the insulating substrate 21 and the gate layer 22.
- the gate insulating film 23 may be formed of an organic insulating material such as polyparavinylphenol (PVP) or an inorganic insulating material such as silicon dioxide (SiO 2 ) and silicon nitride (SiN x ). It may be.
- the semiconductor layer 24 is formed on the gate insulating film 23 and is a semiconductor layer for conducting the source electrode (S) and the drain electrode (D).
- the semiconductor layer 24 may be made of an oxide semiconductor, for example.
- the oxide semiconductor constituting the semiconductor layer 24 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
- the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
- the semiconductor layer 24 made of an oxide semiconductor may have a stacked structure of two or more layers.
- the semiconductor layer 24 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
- the semiconductor layer 24 may include a plurality of crystalline oxide semiconductor layers having different crystal structures.
- the semiconductor layer 24 may include a plurality of amorphous oxide semiconductor layers.
- the energy gap of the oxide semiconductor included in the upper layer is larger than the energy gap of the oxide semiconductor included in the lower layer. Is also preferably large. However, when the difference in energy gap between these layers is relatively small, the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
- the semiconductor layer 24 may contain at least one metal element of In, Ga, and Zn, for example.
- the semiconductor layer 24 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
- Such an oxide semiconductor layer can be formed of an oxide semiconductor layer containing an In—Ga—Zn—O-based semiconductor.
- the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
- a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
- a thin film transistor having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/100 of that of an a-Si TFT).
- the transistors Tr1 to Tr6 included in the scanning line driving circuit 47 and the pixel transistors disposed in the display region 30 are preferably used.
- the semiconductor layer 24 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
- an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
- the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
- the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
- Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
- the source layer 25 is made of, for example, a metal material such as titanium (Ti), copper (Cu), chromium (Cr), gold (Au), aluminum (Al), molybdenum (Mo), tungsten (W), or an alloy thereof. Can be formed.
- a metal material such as titanium (Ti), copper (Cu), chromium (Cr), gold (Au), aluminum (Al), molybdenum (Mo), tungsten (W), or an alloy thereof. Can be formed.
- the first interlayer insulating film 26 fills a space between the source electrode (S) and the drain electrode (G) formed from the source layer 25 so as to be separated from each other on the gate insulating film 23 and the semiconductor layer 24. To do.
- the first interlayer insulating film 26 is provided on the top surfaces of the gate insulating film 23, the semiconductor layer 24, and the source layer 25.
- the material of the first interlayer insulating film 26 may be the same insulating material as that of the gate insulating film 23, or may be an insulating material different from that of the gate insulating film 23.
- the layers (gate layer 22, gate insulating film 23, semiconductor layer 24, source layer 25, first interlayer insulating film 26) constituting the transistors Tr1 to Tr6 included in the scanning line driving circuit 47 are disposed in the display region 30.
- a layer constituting a pixel transistor is preferable.
- scanning line drive circuit manufacturing process A schematic process for manufacturing the scanning line driving circuit 47 shown in FIG. 4 will be described below with reference to FIGS. Although not described, the scanning line driving circuit 47, the data line driving circuit 48, and the configuration of the pixel transistors and pixel electrodes in the display region 30 are also formed on the insulating substrate 21.
- FIG. 7 is a plan view showing a schematic pattern of the gate layer 22 of the scanning line driving circuit 47 shown in FIG.
- FIG. 8 is a plan view showing a schematic pattern of the semiconductor layer 24 of the scanning line driving circuit 47 shown in FIG.
- FIG. 9 is a plan view showing a schematic pattern of the source layer 25 of the scanning line driving circuit 47 shown in FIG.
- FIG. 10 is a plan view showing a schematic pattern of the contact hole 29 of the scanning line driving circuit 47 shown in FIG.
- FIG. 11 is a plan view showing a schematic pattern of the redundant wiring layer 27 of the scanning line driving circuit 47 shown in FIG.
- a conductive material is deposited on the entire surface of the insulating substrate 21 to form the gate layer 22.
- the gate layer 22 is etched using a photolithography technique or the like so that the gate layer 22 remains in the pattern as shown in FIG. Accordingly, as shown in FIG. 7, the low potential trunk line 34, the clock trunk lines 35 to 38, the gate electrodes of the transistors Tr1 to Tr6, one electrode of the bootstrap capacitor Cap, the first relay line 66, the second relay line 67, And the initialization wiring 68 is formed.
- the gate insulating film 23 is deposited on the entire surface of the insulating substrate 21 from above the gate layer 22.
- the gate insulating film 23 is an insulating film for forming gate insulating films of the transistors Tr1 to Tr6 included in the scanning line driving circuit 47.
- the gate insulating film 23 is also preferably an insulating film for forming a gate insulating film of a pixel transistor disposed in the display region 30.
- a semiconductor material is deposited on the entire surface of the insulating substrate 21 from above the gate insulating film 23 to form the semiconductor layer 24.
- the semiconductor layer 24 is etched using a photolithography technique or the like so that the semiconductor layer 24 remains in the pattern as shown in FIG. As a result, as shown in FIG. 8, the semiconductor layer 24 serving as the channels of the transistors Tr1 to Tr6 is formed.
- a conductive material is deposited on the entire surface of the insulating substrate 21 from above the semiconductor layer 24 to form the source layer 25.
- the source layer 25 is etched using a photolithography technique or the like so that the source layer 25 remains in the pattern as shown in FIG.
- source and drain electrodes of the transistors Tr1 to Tr6, branch wirings 61 to 65, one electrode of the bootstrap capacitor Cap, and the scanning line 31 are formed.
- the scanning line 31 is formed in the gate layer 22.
- the scanning line 31 formed integrally with one electrode of the bootstrap capacitor Cap is formed by the source layer 25, but is connected to the gate layer 22 outside the display region 30 (inside the peripheral region 40). Yes.
- connection part 72 of the fourth branch wiring 64 to be connected to the low-potential trunk line 34 overlaps the low-potential trunk line 34 so as to overlap the low-potential trunk line 34.
- an insulating material is deposited on the entire surface of the insulating substrate 21 from above the source layer 25 to form a first interlayer insulating film 26.
- contact holes 29 are formed as shown in FIG. 10 by using a photolithography technique or the like.
- the first interlayer insulating film 26 is etched to expose the source layer 25 from the contact hole 29.
- the first interlayer insulating film 26 and the gate insulating film 23 are etched to expose the gate layer 22 from the contact hole 29.
- a conductive material is deposited on the entire surface of the insulating substrate 21 from above the first interlayer insulating film 26 to form a redundant wiring layer 27 (third conductive layer).
- the redundant wiring layer 27 is etched using a photolithography technique or the like so that the redundant wiring layer 27 remains in the pattern as shown in FIG. Thereby, the redundant wirings 51 to 55 are formed, and the conductive material for forming the redundant wiring layer 27 is embedded in the contact hole 29. Therefore, the redundant wiring layer 27 is connected to the gate layer 22 through the contact hole 29 where the gate layer 22 is exposed. Further, the redundant wiring layer 27 is connected to the source layer 25 through the contact hole 29 where the source layer 25 is exposed.
- the redundant wiring layer 27 for example, a metal material such as copper (Cu), titanium (Ti), aluminum (Al), or an alloy thereof can be used.
- the redundant wiring layer 27 is a common electrode for forming an auxiliary capacitance in a TN (twisted nematic) method or a VA (vertical aligned) method, or a common electrode in an FFS (fringe field switching) method. It may be a wiring for reducing resistance or a conductive layer for a channel light shielding film of a TFT. It is preferable that the redundant wiring layer 27 is such an existing conductive layer because the number of wiring layers is not increased.
- the switching unit 71 of the fourth redundant wiring 54 for connecting the fourth branch wiring 64 to the low potential trunk wiring 34 is a unit of different stages so as to overlap the low potential trunk wiring 34. It is preferable that the connection switching unit 71 of the circuit 50 is continuously arranged. Since the switching unit 71 arranged in this manner functions like another low potential trunk line 34, the wiring resistance of the low potential trunk line 34 is reduced.
- a photocurable resin is often used.
- the scanning line driving circuit 47 can be provided with a translucent portion that can transmit light that cures the photocurable resin. Is preferred.
- the three slits of the one electrode formed from the gate layer 22 of the bootstrap capacitor Cap shown in FIG. 6 are translucent portions that can transmit light for curing the photocurable resin.
- the redundant wirings 51 to 55 in the overlapping section are narrower than the corresponding branch wirings 61 to 65.
- the seal 11 on the scanning line driving circuit 47 (see FIG. 13) Is more preferable because it is easy to form. Since the redundant wirings 51 to 55 on the opposite side of the insulating substrate 21 are thin, the sealing material can be hardened more easily. Similarly, the three slits of the other electrode formed from the source layer 25 of the bootstrap capacitor Cap are also larger than the slits of the one electrode so that the sealing material can be hardened more easily.
- the second interlayer insulating film 28 is deposited on the entire surface of the insulating substrate 21 from above the source layer 25 to form the second interlayer insulating film 28.
- the material of the second interlayer insulating film 28 may be the same insulating material as the first interlayer insulating film 26, or may be an insulating material different from that of the first interlayer insulating film 26.
- the second interlayer insulating film 28 may be silicon nitride (SiN x ) having a thickness of 0.2 mm to 0.8 mm.
- FIG. 12 is a cross-sectional view taken along the line BB in FIG. 5 and is a cross-sectional view showing a schematic configuration of the intersecting portion 74 and the switching portion 71.
- the second relay wiring 67 connecting the unit circuits at the (n ⁇ 2) th stage and the (n + 2) th stage intersects the first branch wiring 61.
- 12 includes a first branch wiring 61, a second relay wiring 67 that connects the unit circuits of the (n ⁇ 4) th stage and the nth stage, and a first redundancy wiring.
- the wiring 51 is connected.
- the second relay wiring 67 formed from the gate layer 22 is first redundant formed from the first branch wiring 61 formed from the source layer 25 and the redundant wiring layer 27. Crosses the wiring 51.
- the second relay wiring 67 is not sandwiched between the first branch wiring 61 and the first redundant wiring 51.
- the wiring capacity between the second relay wiring 67 and the first branch wiring 61 and the first redundant wiring 51 is smaller than the sandwiched configuration.
- any of the clock signals CK1 to CK4 transmitted by the first branch wiring 61 and any of the clock signals CK1 to CK4 transmitted by the first redundant wiring 51 are the same. For this reason, the wiring capacity between the first branch wiring 61 and the first redundant wiring 51 is not a problem.
- stacking the gate layer 22, the source layer 25, and the redundant wiring layer 27 in this order on the insulating substrate 21 means that the first relay wiring 66 and the second relay wiring at the intersection 74.
- This is preferable because the wiring capacity of 67 is reduced.
- Reduction of the wiring capacity is preferable because signal dullness in the intersecting first relay wiring 66, second relay wiring 67, and initialization wiring 68 is reduced.
- the reduction of the wiring capacitance is preferable because signal blunting in the intersecting first branch wiring 61, second branch wiring 62, fourth branch wiring 64, and fifth branch wiring 65 is also reduced.
- the connecting portion 71 that connects the first branch wiring 61 to the second relay wiring 67 is formed integrally with the first redundant wiring 51.
- the connection switching unit 71 is also the connection unit 57 of the first redundant wiring 51.
- the first redundant wiring 51 is connected to the first branch wiring 61 and the second relay wiring 67 through the contact hole 29. Therefore, both the connecting portion 71 and the connecting portion 57 of the first redundant wiring 51 need to be sufficiently larger than the contact hole 29.
- the configuration in which the switching portion 71 is integrated with the first redundant wiring 51 is more than the configuration in which the first redundant wiring 51 includes the connection portion 57 separately from the switching portion 71. It is easy to reduce the area occupied by.
- the uppermost layer of the laminated structure laminated on the insulating substrate 21 is the second interlayer insulating film 28.
- the uppermost layer is an insulating film because the seal 11 (see FIG. 13) can be easily formed on the scanning line driving circuit 47.
- the conductive layer is easily broken by the spacer included in the sealing material.
- a TN (twisted nematic) type or VA (vertical aligned) type liquid crystal display device when a spacer mixed with conductive particles is used for conduction with a counter electrode provided on the counter substrate. Short circuit due to conductive particles is likely to occur.
- the uppermost layer is an insulating film, the conductive layer is not easily broken or short-circuited.
- the uppermost layer of the laminated structure laminated on the insulating substrate 21 in the peripheral region 40 is an insulating film.
- the seal 11 is not formed in the display region 30, the uppermost layer of the display region 30 may be a transparent conductive layer or the like that forms a pixel electrode.
- FIG. 13 is a plan view showing a schematic configuration of a liquid crystal display panel 100 (display device) using the matrix substrate 20 shown in FIG.
- FIG. 13A is a perspective plan view of the liquid crystal display panel 100.
- FIG. 13B is an enlarged view of the matrix substrate 20 in a portion of a box C in FIG.
- the liquid crystal display panel 100 includes a matrix substrate 20, a counter substrate 10 facing the matrix substrate, and a liquid crystal 12 (electrical) sealed between the counter substrate 10 and the matrix substrate 20.
- a liquid crystal 12 electrical
- Optical material and a seal 11 for enclosing the liquid crystal 12.
- the seal 11 is formed in the seal region 41 included in the peripheral region 40 so that the terminal portion 49 of the matrix substrate 20 can be connected to the outside along the outer periphery of the counter substrate 10.
- a sealing material for forming the seal 11 a photocurable resin is usually used.
- the matrix substrate 20 is provided with a light-transmitting portion that can transmit light for curing the seal material.
- a spacer for maintaining a distance between the counter substrate 10 and the matrix substrate 20 is usually mixed in the sealing material.
- the seal region 41 includes (i) a main wiring region 44 in which the low potential main wiring 34 and clock main wirings 35 to 38 are disposed, and (ii) a scanning line driving circuit. It overlaps with the drive circuit area 45 in which 47 is disposed.
- a configuration of overlapping is preferable because the area of the peripheral region 40 can be reduced compared to a configuration in which the seal region 41 does not overlap with the main wiring region 44 and the drive circuit region 45.
- the ratio of the seal region 41 overlapping the drive circuit region 45 is high.
- the sixth transistor Tr6 has a large area and it is difficult to provide an opening serving as a transmission part.
- the sixth transistor Tr6 is provided on the side close to the display region 30 so that the seal region 41 does not overlap the sixth transistor Tr6.
- the first branch wiring 61 that connects the source electrode of the sixth transistor Tr6 to any one of the clock trunk wirings 35 to 38 is the longest of the branch wirings 61 to 65, and is most easily disconnected.
- the scanning line driving circuit 47 becomes defective when the branch wirings 61 to 65 are disconnected. For this reason, the defect rate of the scanning line driving circuit 47 is high, and it is difficult to improve the manufacturing yield of the matrix substrate 20.
- the branch wirings 61 to 65 are substantially doubled by the corresponding redundant wirings 51 to 55.
- the scanning line driving circuit 47 becomes defective. For this reason, since the probability that both of them are disconnected is lower than the probability that only one of them is disconnected, the defect rate of the scanning line driving circuit 47 can be reduced, and the manufacturing yield of the matrix substrate 20 can be improved.
- the branch wirings 61 to 65 can be doubled using the corresponding redundant wirings 51 to 55. Therefore, for example, even if the second branch wiring 62 is disconnected, the drain electrodes of the first transistor Tr1, the second transistor Tr2, and the fifth transistor Tr5 are connected to one electrode of the bootstrap capacitor Cap and the second redundant wiring 52. Connected by. In this way, each unit circuit 50 is provided with redundancy against disconnection of the branch wirings 61 to 65 due to the double wiring, so that defects of the unit circuit 50 due to disconnection of the branch wirings 61 to 65 can be reduced. Thereby, the manufacturing yield of the scanning line driving circuit 47 and the matrix substrate 20 can be improved.
- all of the branch wirings 61 to 65 can be double-tracked, but only a part of the branch wirings 61 to 65 may be double-tracked. In this case, it is preferable that at least the first branch wiring 61 can be doubled. Because the sixth transistor Tr6, which is an output transistor, is normally disposed on the display area side of the drive circuit area 45, the first branch wiring 61 is the longest of the branch wirings 61 to 65, and the most It is because it is easy to disconnect.
- Example 2 The configuration according to the first embodiment of the present invention can be applied to a high-definition medium-sized display device and is beneficial.
- the configuration according to Embodiment 1 of the present invention is applied to an active matrix substrate for a 4.4 type FHD (full high vision display) with a pixel pitch of 17 ⁇ m ⁇ 51 ⁇ m.
- the interval between the data lines 32 is 17 ⁇ m
- the interval between the scanning lines 31 is 51 ⁇ m
- the number of scanning lines 31 was 1920.
- the scanning line driving circuit 47 is provided with a surplus space where the unit circuit 50 is not provided for each unit circuit 50 of 20 to 30 stages, and a bypass wiring for a common electrode is provided in the surplus space. .
- the branch wirings 61 to 65 included in the unit circuit 50 are formed with a width of 4 ⁇ m, and the redundant wirings 51 to 55 are formed. A width of 3 ⁇ m was formed.
- the scanning line drive circuit 47 is overlapped with the seal region 41 except for the sixth transistor Tr6 so that the scan line drive circuit 47 overlaps the seal region 41.
- the seal 11 was formed so as to completely overlap.
- the matrix substrate 20 according to the second embodiment is partially different from the matrix substrate 20 according to the first embodiment in the circuit arrangement of the unit circuits 50 as shown in FIG. It is the same configuration.
- the circuit configuration of the unit circuit 50 according to the second embodiment is the same as that of the unit circuit 50 according to the first embodiment shown in FIG.
- FIG. 14 is a plan view showing a schematic circuit arrangement of the unit circuit 50 according to the second embodiment.
- the switching unit 71 in the unit circuit 50 according to the second embodiment is separated from the redundant wirings 51a, 51b, 52 to 55.
- the first redundant wiring 51 in the first embodiment is divided into a first left redundant wiring 51a on the left side of FIG. 14 and a first right redundant wiring 51b on the right side of FIG.
- the branch lines 61 to 65 include a connection part 72 for connecting to the switching part 71 and a connection part 72 for connecting to the redundant lines 51a, 51b, 52 to 55.
- Each of the redundant wirings 51a, 51b, 52 to 55 includes a plurality of connection portions 57 that can be connected to the connection portions 72 of the corresponding branch wirings 61 to 65.
- the redundant wirings 51a, 51b, 52 to 55 are not connected to the corresponding branch wirings 61 to 65 in advance. Therefore, in the state shown in FIG. 14, the branch lines 61 to 65 can be doubled by the redundant lines 51a, 51b, and 52 to 55, but are not yet doubled. In other words, in the state shown in FIG. 14, the redundant wirings 51a, 51b, 52 to 55 are floating wirings.
- the second relay wiring 67 that connects between the (n ⁇ 2) -th stage and the (n + 2) -th unit circuit 50 is the (i) first left redundant wiring 51a in the n-th unit circuit 50. 14 and (ii) the first branch wiring 61 is connected to the second relay wiring 67 that connects the unit circuit 50 between the (n-4) -th stage and the n-th stage. It passes between the part 71.
- FIG. 15 is a cross-sectional view taken along the line CC of FIG. 14, and is a cross-sectional view showing a schematic configuration of the intersection part 74 and the connection part 71.
- the first left redundant wiring 51 a is separated from the switching unit 71. Further, the connection part 72 of the first branch wiring 61 is not connected to the connection part 57 of the first left redundant wiring 51a.
- connection portions 57 of the redundant wirings 51a, 51b, 52 to 55 are arranged so as to overlap with the corresponding connection portions 72 of the corresponding branch wirings 61 to 65. For this reason, the connection part 57 and the connection part 72 corresponding to each other can be melt-connected. Therefore, for example, when any of the branch wirings 61 to 65 is disconnected, the branch wirings 61 to 65 and the corresponding redundant wiring are connected by melt-connecting the plurality of corresponding connection portions 57 and the connection portions 72. 51a, 51b, 52 to 55 can be connected, and a defective product can be relieved.
- the source layer 25, the first interlayer insulating film 26, and the redundant wiring layer 27 are selectively irradiated by selectively irradiating the selected connection portion 57 and the connection portion 72 with a laser beam. Melt. By melting, a hole is opened in the first interlayer insulating film 26 and the source layer 25 and the redundant wiring layer 27 are joined.
- the laser beam may be irradiated from the upper surface side of the insulating substrate 21 or from the lower surface side.
- the counter substrate 10 is often provided with a light shielding film, when the melt connection is performed after the counter substrate 10 is bonded to the matrix substrate 20 by the seal 11, the laser beam is prevented from being cut off. Is preferably irradiated from the lower surface side of the insulating substrate 21.
- connection part 57 and the connection part 72 corresponding to each other may be connected before or after the counter substrate 10 is bonded to the matrix substrate 20 by the seal 11.
- the number of insulating films between the redundant wiring layer 27 and the source layer 25 is preferably small so that the melt connection is easy, and the second interlayer is interposed between the redundant wiring layer 27 and the source layer 25. More preferably, only the insulating film 28 is sandwiched.
- connection part 72 for connecting to the redundant wirings 51a, 51b, 52 to 55 of the branch wirings 61 to 65 is (i) the branch wirings 61 to 65 so that the irradiated laser light is not blocked by the gate layer 22. Is different from the intersection 74 where the first relay wiring 66 or the second relay wiring 67 or the initialization wiring 68 intersect, and (ii) the position where the branch wirings 61 to 65 overlap the gate electrodes of the transistors Tr1 to Tr6. Preferably there is.
- the connecting portion 71 provided in the center of the first redundant wiring 51 is close to the second redundant wiring 52, so that it is easily short-circuited.
- the switching unit 71 provided at the left end of the fifth redundant wiring 55 of the n-th unit circuit 50 is close to the first redundant wiring 51 of the adjacent (n + 2) -stage unit circuit 50, so that a short circuit occurs. It's easy to do.
- the redundant wirings 51 to 55 are connected to the corresponding branch wirings 61 to 65, and the switching unit 71 is included in the redundant wirings 51 to 55.
- the switching portion 71 provided in the center of the first redundant wiring 51 is short-circuited with the second redundant wiring 52
- the first branch wiring is short-circuited with the second branch wiring.
- the switching section 71 provided at the left end of the fifth redundant wiring 55 of the n-th unit circuit 50 is short-circuited with the first redundant wiring 51 of the adjacent (n + 2) -stage unit circuit 50
- the n-th stage The fifth branch wiring 65 of the unit circuit 50 is short-circuited with the first branch wiring 61 of the (n + 2) stage unit circuit 50.
- the redundant wirings 51a, 51b, and 52 to 55 are arranged separately from the switching unit 71 and are floating. Wiring. For this reason, even if the switching unit 71 is short-circuited with another redundant wiring (not corresponding to the branch wirings 61 to 65 to which the switching unit 71 is connected), as long as the short-circuited redundant wiring is not connected to the branch wiring. The wiring is not short-circuited. Therefore, it is possible to reduce defects in the unit circuit 50 due to a short circuit between the redundant wirings 51 to 55 and the switching unit 71.
- the unit circuit 50 has redundancy against the disconnection of the branch wirings 61 to 65. . Furthermore, according to the structure which concerns on Embodiment 2, the redundancy with respect to the short circuit of the switching part 71 and another redundant wiring is also provided. Thereby, the manufacturing yield of the scanning line driving circuit 47 and the matrix substrate 20 can be further improved.
- the configuration according to the first embodiment and the configuration according to the second embodiment may be combined.
- both the manufacturing efficiency of the scanning line driving circuit 47 (the manufacturing yield at a stage not involving the work related to the melt connection) and the final manufacturing yield after the defective connection is relieved by performing the melt connection. Can be improved. It is preferable to determine how to combine them in consideration of the arrangement of the switching unit 71 and the redundant wirings 51 to 55.
- the matrix substrate 20 according to the third embodiment is partially different from the matrix substrate 20 according to the first embodiment in the circuit arrangement of the unit circuits 50 as shown in FIG. It is the same configuration.
- the circuit configuration of the unit circuit 50 according to the third embodiment is the same as that of the unit circuit 50 according to the first embodiment shown in FIG.
- FIG. 16 is a plan view showing a schematic circuit arrangement of the unit circuit 50 according to the third embodiment.
- the first redundant wiring 51 in the n-th unit circuit 50 according to the third embodiment is different from the first branch wiring 61 in the n-th unit circuit 50 in the (n ⁇ 2) th stage.
- the crossing portion 74 that crosses the second relay wiring 67 that connects the unit circuit 50 to the (n + 2) stage is bypassed.
- the first redundant wiring 51 Due to this detour, the first redundant wiring 51 according to the third embodiment has an overlapping section 75 that overlaps the corresponding first branch wiring 61 and a detour section 76 that bypasses the intersection 74.
- the first redundant wiring 51 has only one bypass section 76, but the present invention is not limited to this.
- the other redundant wirings 52 to 55 may also have a bypass section 76, and the redundant wirings 51 to 55 may have two or more bypass sections 76.
- FIG. 17 is an enlarged view of the vicinity of the bypass section 76 shown in FIG. 16 (a) before cutting and (b) after cutting.
- the branch lines 61 to 65 intersect the first relay line 66, the second relay line 67, or the initialization line 68. For this reason, at the intersection 74, the branch wirings 61 to 65 may be short-circuited with the first relay wiring 66, the second relay wiring 67, or the initialization wiring 68. When a short circuit occurs, the short circuit between the branch wirings 61 to 65 and the first relay wiring 66 or the second relay wiring 67 or the initialization wiring 68 is eliminated by separating the shorted intersection 74 from the branch wirings 61 to 65. Can do.
- the first redundant wiring 51 does not overlap the first branch wiring 61 in the bypass section 76.
- FIG. 17B only the first branch wiring 61 can be cut and the first branch wiring 61 can be separated from the intersection 74 by laser irradiation or the like.
- the first branch wiring 61 and the second relay wiring 67 are short-circuited by separating the first branch wiring 61 from the intersection 74. Can be resolved. Since the cut first branch wiring 61 is doubled in advance by the first redundant wiring 51, the clock signal is transmitted to (i) the source electrode of the sixth transistor Tr6 and (ii) the second relay wiring 67. Can still be supplied. For this reason, it is possible to reduce defects in the unit circuit 50 due to a short circuit of the branch wirings 61 to 65 at the intersection.
- the length of the cutting section 77 indicates the patterning accuracy of the wirings (branch wirings 61 to 65, redundant wirings 51 to 55, the first relay wiring 66, the second relay wiring 67, and the initialization wiring 68) (shown in FIGS. 7 to 11). Line width and positional deviation of the pattern), alignment accuracy of the irradiation position of laser irradiation for cutting, workability of the cutting operation, scattering of the conductive material in and near the cutting portion 78, and the cutting portion 78 It is preferable to secure the length in consideration of the length and the like.
- the length of the cutting section 77 is 5 ⁇ m or more.
- the branch wirings 61 to 65 are double-wired, so that the unit circuit 50 has redundancy against disconnection of the branch wirings 61 to 65. . Furthermore, according to the configuration of the third embodiment, it is possible to eliminate the short circuit of the branch wirings 61 to 65 at the intersection 74. Thereby, the manufacturing yield of the scanning line driving circuit 47 and the matrix substrate 20 can be further improved.
- the configurations according to the first to third embodiments may be combined. By combining them as appropriate, the manufacturing efficiency of the scanning line driving circuit 47 (manufacturing yield at a stage not involving work related to melt connection or disconnection) and final manufacture after repairing defective products by performing melt connection or disconnection Both yield and yield can be improved.
- the combination of the wiring capacity, the probability that the redundant wirings are short-circuited, and the translucent light that can transmit light for curing the sealing material It is preferable to make a determination in consideration of securing the part.
- the driving circuit connects a plurality of unit circuits (50) for driving a plurality of output lines (scanning lines 31) and the unit circuits. And a first type wiring (first relay wiring 66, second relay wiring 67, initialization wiring 68) formed from a first conductive layer (gate layer 22) for at least one of the unit circuits.
- first relay wiring 66, second relay wiring 67, initialization wiring 68 formed from a first conductive layer (gate layer 22) for at least one of the unit circuits.
- One is a plurality of circuit elements (transistors Tr1 to Tr6, a bootstrap capacitor Cap) and a circuit element included in the unit circuit; (ii) another circuit element included in the unit circuit; and (ii) the first circuit element.
- a second type wiring (branch wirings 61 to 65) formed from the second conductive layer (source layer 25) for connection to either the seed wiring or the trunk wiring for supplying (iii) input; At least one of the second type wirings is at least A third type wiring (redundant wiring 51 to 55, first left redundant wiring 51a, first right redundant wiring 51b) formed from a third conductive layer (redundant wiring layer 27) partially corresponding to
- the at least one of the second type wirings includes a plurality of first type connection parts (branch wiring connection parts 72), and the third type wirings correspond to the first type connection parts of the corresponding second type wirings.
- a plurality of second-type connection portions (redundant wiring connection portions 57) that can be connected to each other.
- the second type wiring having the corresponding third type wiring includes the plurality of first type connection portions, and the third type wiring is the corresponding second type wiring.
- a plurality of second type connection parts connectable to each first type connection part are provided.
- the second type wiring and the third type wiring corresponding to each other can be connected by connecting the first connection part and the second connection part.
- the first type connection portion can be connected by the third type wiring in addition to the second type wiring.
- the wiring can be doubled.
- at least one unit circuit has redundancy against disconnection of the second type wiring, so that the drive circuit has redundancy against disconnection of the second type wiring.
- the probability that both wires are disconnected is smaller than the probability that one wire is disconnected. Therefore, the probability of disconnection of all the wirings connecting between the first-type connection portions can be reduced by double wiring. As a result, defects in the drive circuit due to disconnection can be reduced, so that the manufacturing yield of the drive circuit can be improved.
- the first type connection part and the second type connection part are (i) so that the third type wiring is connected only between the first type connection parts where the second type wiring connecting between them is disconnected. Or (ii) may be connected regardless of the disconnection of the second type wiring.
- the combined wiring resistance between the first type connection parts connected by both the second type wiring and the third type wiring is the same as that of the first type connection part connected only by the second type wiring. It is smaller than the wiring resistance between. For this reason, the first type connection portion and the second type connection portion corresponding to each other are connected so that the third type wiring is connected also between the first type connection portions where the second type wiring connecting between them is not disconnected. By connecting, wiring resistance can be reduced.
- At least one of the unit circuits (50) includes the circuit elements (transistors Tr1 to Tr6, bootstrap).
- the capacitor Cap) includes an output transistor (sixth transistor Tr6) for driving the corresponding output line (scanning line 31), and the output transistor corresponds to one of the source electrode and the drain electrode (drain electrode).
- the main wiring is connected to the output line, and the other of the source electrode and the drain electrode (source electrode) is a second type wiring (first branch wiring 61) having a corresponding third type wiring (first redundant wiring 51).
- the configuration may be such that it is connected to any one of the clock trunk wires 35 to 38.
- At least the second type wiring that connects the output transistor to the main wiring can be double-tracked.
- the channel resistance when the source-drain is energized is small.
- the smaller the channel resistance the larger the current flowing between the source and drain, and the smaller the voltage drop at the source and drain.
- the smaller the channel resistance of the output transistor the stronger the drive circuit is against the output resistance, and the dullness of the output signal can be reduced.
- the output transistor when the drive circuit drives the scanning line of the matrix substrate as the output line, the output transistor preferably has a small channel resistance so that the ability to charge the scanning line is sufficiently high.
- the output transistor tends to be larger than circuit elements other than the output transistor.
- the output transistor conventionally has a large area and does not overlap or contact the wiring in a plan view.
- a photocurable material is often used as a sealing material for forming a seal for enclosing an electro-optical material such as liquid crystal. For this reason, in the area
- the output transistor is disposed on the display region side, and (ii) the main wiring is disposed on the opposite side of the display region.
- the circuit elements included in the unit circuit other than the output transistor have been laid out so that the circuit elements are arranged between the output transistor and the main line.
- the second type wiring for connecting the output transistor to the main wiring is the longest among the second type wirings. For this reason, the second type wiring for connecting the output transistor to the main wiring has the highest probability of disconnection and the wiring resistance is likely to be the highest. For these reasons, it is extremely beneficial that the second type wiring for connecting the output transistor to the main wiring can be doubled.
- the other of the source electrode and the drain electrode of the output transistor receives a clock signal.
- the main wiring any of clock main wirings 35 to 38 for supplying to the driving circuit may be connected.
- the drive circuit (scanning line drive circuit 47) is the first conductive layer (gate layer 22) and the second conductive layer (source) in any one of the aspects 1 to 3.
- the layer 25) and the third conductive layer (redundant wiring layer 27) may be different conductive layers.
- the first type wiring, the second type wiring, and the third type wiring are viewed in plan view. Can be superimposed on each other. Therefore, the second type wiring may be arranged so that the second type wiring intersects with the first type wiring. Further, the third type wiring may be arranged so that the third type wiring intersects with the first type wiring. Further, the third type wiring may be arranged so that the third type wiring extends along the second type wiring on the second type wiring.
- the driving circuit (scanning line driving circuit 47) according to Aspect 5 of the present invention is the same as that in Aspect 4 described above, between the second conductive layer (source layer 25) and the third conductive layer (redundant wiring layer 27). May be configured such that only the insulating film (first interlayer insulating film 26) is sandwiched.
- the thickness of the insulating film between the second conductive layer and the third conductive layer is preferably thin.
- the second type wiring is the circuit element (transistors Tr1 to Tr6, boot) in the above aspect 4 or 5.
- Strap capacitor Cap formed from the first conductive layer, the first type wiring (first relay wiring 66, second relay wiring 67, initialization wiring 68), and the first conductive layer.
- a third type connection portion (branch wire connection portion 72) for connection to any one of the main wires (low potential main wire 34, clock main wires 35 to 38); It is good also as a structure containing at least 1st type connection part (connection part 72 of branch wiring).
- the third type connection portion for connecting the second type wiring to the circuit element, the first type wiring or the trunk wiring includes at least one of the first type connection portions. For this reason, the number of connection parts (the first type connection part and the third type connection part) provided in the second type wiring can be reduced.
- connection part for connecting wirings formed from different conductive layers is larger than the part that is not a connection part.
- an insulating film is formed on the conductive layer
- a through hole is formed in the insulating film
- another conductive layer is formed on the insulating film, and a conductive material is formed in the through hole. Connect the wiring by filling in.
- the connecting portion needs to be sufficiently larger than the opening of the through hole.
- reducing the number of connection portions provided in the second type wiring is beneficial for reducing the area for arranging the second type wiring, and reducing the area for the layout of the drive circuit. Useful for area.
- the unit circuit (50) is a connection formed from the third conductive layer (redundant wiring layer 27).
- the second type wiring (branch wirings 61 to 65) further includes an electrode (of the bootstrap capacitor Cap) formed from the first conductive layer of the circuit element through the switching part.
- Clock trunk wires 35 to 38 Clock trunk wires 35 to 38
- a third type connection portion (branch wire connection portion 72) for connection to any one of the clock trunk wires 35 to 38)
- the switching portion includes the third type wires (redundant wires 51a, 51b, 52-55) It may be configured to have been.
- the drive circuit (scanning line drive circuit 47) according to Aspect 8 of the present invention is any one of Aspects 4 to 7 described above, and includes at least the third type wiring (redundant wirings 51a, 51b, 52 to 55).
- One may have a configuration having an overlapping section (overlapping section 75) overlapping with the corresponding second type wiring (branch wirings 61 to 55) in plan view.
- At least one of the third type wirings has an overlapping section that overlaps with the corresponding second type wiring.
- GMD gate driver monolithic
- a seal material is cured in a peripheral region of the matrix substrate to form a seal that encloses an electro-optical material such as liquid crystal between the matrix substrate and the counter substrate.
- a scanning line driving circuit is also used in the peripheral region of the matrix substrate. Therefore, in order to reduce the area of the peripheral region, a part or all of the drive circuit region forming the scanning line drive circuit overlaps with the seal region forming the seal. For this reason, it is preferable that the scanning line driving circuit has a configuration in which it is easy to ensure a light-transmitting portion through which light that cures the sealing material is transmitted so that a photo-curable sealing material can be used.
- At least one of the third type wirings has an overlapping section that overlaps with the corresponding second type wiring. For this reason, it is easy to ensure a translucent part. Therefore, it is possible to realize a drive circuit suitable for a matrix substrate that employs GMD technology.
- the drive circuit (scanning line drive circuit 47) according to aspect 9 of the present invention is the above-described aspect 8, wherein the first conductive layer (gate layer 22), the second conductive layer (source layer 25), and the first The three conductive layers (redundant wiring layer 27) may be stacked on the insulating substrate (21) in this order.
- the driving circuit (scanning line driving circuit 47) according to the tenth aspect of the present invention is the third type wiring (redundant wirings 51 to 55, first left redundant wiring 51a, first right redundant wiring 51b) according to the ninth aspect. May be narrower than the width of the corresponding second type wiring (branch wirings 61 to 65) in the overlapping section (75).
- the scanning line driving circuit has a configuration that facilitates securing a light-transmitting portion through which light that cures the sealing material passes. Therefore, it is possible to realize a drive circuit suitable for a matrix substrate that employs GMD technology.
- the drive circuit (scanning line drive circuit 47) is the third type wiring (redundant wirings 51 to 55, first left redundant wiring 51a, At least one of the first right redundant wirings 51b) corresponds to the corresponding second type wiring (branch wirings 61 to 65) and the first type wiring (first relay wiring 66, second relay wiring 67, initial state) in plan view. It is good also as a structure which has the detour section (76) which detours the cross
- At least one of the third type wirings has a detour section that bypasses the intersection where the second type wiring and the first type wiring intersect. For this reason, when the second type wiring and the first type wiring are short-circuited at the detoured intersection, the repair is easy. For example, (i) the second-type wiring is cut on both sides of the short-circuited intersection, and (ii) the first-type connection between the second-type wirings that are connected by the cutting is disconnected. The first type connection portion and the second type connection portion are connected so that the third type wiring is connected. In order to facilitate cutting for repair, it is preferable that wiring and circuit elements are not provided on the second type wiring on both sides (for example, within 5 ⁇ m) of the detoured intersection.
- the circuit element includes: (i) the first conductive layer (gate layer 22). It may be configured to include a transistor (Tr1 to Tr6) having a formed gate electrode and (ii) a source electrode and a drain electrode formed from the second conductive layer (source layer 25).
- the first-type wiring is connected to one unit circuit and the other one. It may be configured to include a first relay wiring (66) for supplying the output of the unit circuit.
- the unit circuit can be supplied with the output of another unit circuit.
- a flip-flop circuit can be used as a unit circuit, so that the driver circuit can function as a shift register.
- the first type wiring is connected to one unit circuit and another one of the above-described ones. It may be configured to include the second relay wiring (67) for supplying the input of the unit circuit.
- the relay wiring can be branched from the branch wiring connecting the circuit element to the trunk wiring, or the relay wiring can be branched from the electrode of the circuit element connected to the trunk wiring.
- the first type wiring is an initialization signal for initializing the unit circuit. It is good also as a structure containing the initialization wiring (68) for supplying (Reset).
- the matrix substrate (20) according to the sixteenth aspect of the present invention includes a display area (30) in which the output lines are arranged as scanning lines (31), and a drive circuit according to any one of the first to fifteenth aspects (A configuration including an insulating substrate (21) having a scanning line driving circuit 47) and a peripheral region (40) in which the main wiring (low potential main wiring 34, clock main wiring 35 to 38) is disposed. is there.
- the matrix substrate (20) includes a display area (30) provided with a plurality of scanning lines (31), and (i) a plurality of unit circuits (50) for driving each scanning line. And first type wiring (first relay wiring 66, second relay wiring 67, initialization wiring 68) formed from the first conductive layer (gate layer 22) for connecting the unit circuits.
- a driving circuit (scanning line driving circuit 47), and (ii) a main wiring (low potential main wiring 34, clock main wiring 35 to 38) for supplying inputs (Vss, CK1 to CK4) to the driving circuit;
- at least one of the unit circuits includes a plurality of circuit elements (transistors Tr1 to Tr6, a bootstrap capacitor Cap), and a peripheral region (40) in which Circuits included in the unit circuit
- Seed wiring (redundant wirings 51 to 55, first left redundant wiring 51a, first right redundant wiring 51b), and at least one of the second type wirings includes a plurality of first type connection portions (branch wirings).
- the third-type wiring includes a plurality of second-type connection portions (redundant wiring connection portions 57) that can be connected to the respective first-type connection portions of the corresponding second-type wiring.
- the peripheral region (40) forms a seal (11) for enclosing the electro-optical material (liquid crystal 12).
- the first conductive layer (gate layer 22), the second conductive layer (source layer 25), and the stacked layer are formed on the insulating substrate (21) in the seal region.
- the uppermost layer of the stack including the third conductive layer (redundant wiring layer 27) may be an insulating film (second interlayer insulating film 28).
- the display device (liquid crystal display panel 100) according to the nineteenth aspect of the present invention includes the matrix substrate according to any one of the sixteenth to eighteenth aspects described above.
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Abstract
製造歩留りが高い駆動回路を実現する。走査線駆動回路(47)の単位回路(50)は、枝配線(61~65)と、冗長配線(51~55)とを備える。枝配線(61~65)は、ソース層から形成され、接続部(72)を複数備える。冗長配線(51~55)は、枝配線(61~65)に対応し、冗長配線層から形成され、枝配線(61~65)の接続部(72)と接続可能な接続部(57)を複数備える。
Description
本発明は、駆動回路に関し、特に、駆動回路がモノリシックに形成されたマトリックス基板、そのマトリックス基板を用いた表示装置に関する。
近年、中小型の表示装置においては、低コスト化のために、マトリックス基板に走査線駆動回路(Gate Driver)をモノリシック(Monolithic)に形成するゲートドライバーモノリシック(Gate Driver Monolithic,GDM)技術が採用されている。例えば、特許文献1~3には、(i)画素トランジスタが配設された表示領域と、(ii)画素トランジスタを駆動するための走査線駆動回路およびソース駆動回路が配設された周辺領域と、を備えるアクティブマトリックス基板を用いた表示装置が開示されている。
さらに、中小型の表示装置においても、高精細化が進んでいる。このため、走査線駆動回路を構成する単位回路の縦幅(データ信号線が延伸する方向の幅)が、画素ピッチと共に狭くなってきている。また、狭額縁化も進んでいるため、走査線駆動回路を形成する領域の横幅(走査線が延伸する方向の幅)を拡げることも難しい。このため、走査線駆動回路の小面積化が求められている。走査線駆動回路を構成する単位回路の小面積化のために、特許文献1は、単位回路に含まれるトランジスタと幹配線との間を接続する枝配線が、接続しないトランジスタを枝配線が迂回する必要がない構成を開示している。また、特許文献2は、単位回路の3つの配線が、同一領域で互いに重畳可能な構成を開示している。
また、高精細化に伴い、走査線駆動回路からの引き出し配線の微細化も進んでいる。このため、引き出し配線の機械的強度が低下し、破断しやすくなってきている。特許文献3は、引き出し配線の破断を防止するために、引き出し配線に対する応力集中を防止する構成を開示している。
しかしながら、上述のような走査線駆動回路には、走査線駆動回路の製造歩留りが低いという問題がある。なぜならば、単位回路の縦幅が狭くなるにつれて、単位回路が備える枝配線も細くなり、枝配線が断線しやすくなるからである。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造歩留りが高い駆動回路を実現することにある。
上記の課題を解決するために、本発明の一態様に係る駆動回路は、複数の出力線を各々駆動するための複数の単位回路と、前記単位回路の間を接続するための第1導電層から形成された第1種配線と、を備え、前記単位回路のうちの少なくとも1つは、複数の回路素子と、当該単位回路に含まれる回路素子を、(i)当該単位回路に含まれる別の回路素子と(ii)前記第1種配線と(iii)入力を供給するための幹配線との何れかに接続するための、第2導電層から形成された第2種配線と、前記第2種配線の少なくとも1本に少なくとも部分的に対応する、第3導電層から形成された第3種配線と、を含み、前記第2種配線の前記少なくとも1本は、複数の第1種接続部を備え、前記第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部を備える構成である。
本発明の一態様に係る上記構成によれば、少なくとも1つの単位回路において、対応する第3種配線がある第2種配線は、複数の第1種接続部を備え、第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部を備える。このため、互いに対応する第2種配線と第3種配線とは、第1接続部と第2接続部とを接続することによって、接続されることができる。このような第2種配線と第3種配線との接続によって、第1種接続部の間を、第2種配線に加えて、第3種配線でも接続することができる。換言すると、配線の複線化が可能である。
複線化によって、駆動回路は、第2種配線の断線に対する冗長性を備えるので、第2種配線の断線に起因する駆動回路の不良を低減することができる。このため、駆動回路の製造歩留りを向上することができる。
以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成要素の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。
〔実施形態1〕
以下、本発明の実施形態1について、詳細に説明する。
以下、本発明の実施形態1について、詳細に説明する。
(マトリックス基板の構成)
図1は、本発明の実施形態1に係る走査線駆動回路47を備えるマトリックス基板20の概略構成を示す平面図である。
図1は、本発明の実施形態1に係る走査線駆動回路47を備えるマトリックス基板20の概略構成を示す平面図である。
図1に示すように、マトリックス基板20は絶縁基板21を備え、絶縁基板21は、その上面に、表示領域30と、表示領域30以外の周辺領域40とを有する。
表示領域30には、複数の走査線31(出力線)と複数のデータ線32とが格子状に配設されている。また、図1には示さないが、表示領域30には、画素トランジスタおよび画素電極などのその他の構造も配設されている。
周辺領域40には、各走査線31を駆動するための複数の単位回路50から構成された走査線駆動回路47(駆動回路)と、各データ線32を駆動するためのデータ線駆動回路48と、マトリックス基板20が外部と接続するための端子部49と、端子部49から走査線駆動回路47に向って延伸する配線と、端子部49からデータ線駆動回路48に向って延伸する配線と、が配設されている。
データ線32は、図1の上下方向に延伸し、下側にあるデータ線駆動回路48に接続されている。なお、これに限らず、例えば、表示領域30を上下に分割し、データ線駆動回路48を表示領域30の上下に配設する構成としてもよい。
走査線31は、図1の左右方向に延伸し、左右両側にある走査線駆動回路47に、1本ごとに交互に接続されている。なお、これに限らず、例えば、各走査線31を、左右両側の走査線駆動回路47に接続する構成としてもよい。また、例えば、走査線駆動回路47を左右片側のみに配設する構成としてもよい。
実施形態1に係る走査線駆動回路47は、周期がずれるように組み合された2つのシフトレジスタである。したがって、実施形態1に係るマトリックス基板20は、4つのシフトレジスタを備え、各シフトレジスタに接続されている走査線31は、それぞれ順次駆動される。
以降、走査線31の総数をN(N:自然数)とする。また、n本目(n:N以下の自然数)の走査線31を駆動する単位回路50を、n段目の単位回路50とする。また、n段目の単位回路50がn本目の走査線31へ出力する電位をOut(n)とする。
端子部49から走査線駆動回路47に向って延伸する配線は、低電位Vssを供給する低電位幹配線34(幹配線)と、第1クロック信号CK1を供給する第1クロック幹配線35と、第2クロック信号CK2を供給する第2クロック幹配線36と、第3クロック信号CK3を供給する第3クロック幹配線37と、第4クロック信号CK4を供給する第4クロック幹配線38と、初期化信号Resetを供給する初期化配線68(第1種配線)と、開始信号を供給する開始幹配線(不図示)と、を含む。
以降、第1クロック幹配線35と第2クロック幹配線36と第3クロック幹配線37と第4クロック幹配線38とを纏めて、「クロック幹配線35~38」と称する。また、第1クロック信号CK1と第2クロック信号CK2と第3クロック信号CK3と第4クロック信号CK4とを纏めて、「クロック信号CK1~CK4」と称する。
本明細書においては、駆動回路へ信号または低電位または高電位などを供給する配線のうち、駆動回路の外側のみを通る配線を「幹配線」と称する。したがって、図1に示される初期化配線68は、走査線駆動回路47の内側も通るので、幹配線と称さない。
(信号)
図2は、図1に示した低電位幹配線34とクロック幹配線35~38とが供給する信号電位の概略構成を示す信号図である。
図2は、図1に示した低電位幹配線34とクロック幹配線35~38とが供給する信号電位の概略構成を示す信号図である。
低電位Vssは、「0」を示す信号電位であり、略一定の電位である。
クロック信号CK1~CK4は、1周期の長さが同一であり、半周期毎に、「0」を示す信号電位Vssと「1」を示す信号電位Vddとに、反転する。クロック信号CK1~CK4の1周期の長さを8Hとすると、Hの長さは、数μ秒(例えば8μ秒)である。
第2クロック信号CK2は、第1クロック信号CK1を半周期早くした信号である。第3クロック信号CK3は、第1クロック信号CK1を四半周期早くした信号である。第4クロック信号CK4は、第3クロック信号CK3を半周期早くした(つまり、第1クロック信号を四半周期遅くした)信号である。
図2に示さないが、初期化信号Resetは、走査線駆動回路47を初期化するときには、「1」を示す信号電位Vddであり、その他のときには、「0」を示す信号電位である。
(単位回路の回路構成)
図3は、(i)nは、4より大、かつ、N-3より小である条件と、(ii)nを8で割った余りは、1または2である条件と、の2条件を満たすnについて、図1に示したn段目の単位回路50の概略回路構成を示す回路図である。
図3は、(i)nは、4より大、かつ、N-3より小である条件と、(ii)nを8で割った余りは、1または2である条件と、の2条件を満たすnについて、図1に示したn段目の単位回路50の概略回路構成を示す回路図である。
上記2条件の内、(i)は、走査線31の順次駆動を開始する開始段(n=1,2,3,4)と、終了する終了段(n=N-3,N-2,N-1,N)と、を除く条件である。また、(ii)は、単位回路50に入力されるクロック信号CK1~CK4を特定する条件である。
説明の簡単化のために、本章は、上記2条件を満たすn段目の単位回路50について説明する。上記2条件を満たさないn段目の単位回路50は、nに応じて入力される信号が異なるが、その他は、図3に示した単位回路50の回路構成と同一構成である。
図3に示すように、n段目の単位回路50は、第1トランジスタTr1(回路素子)と、第2トランジスタTr2と、第3トランジスタTr3と、第4トランジスタTr4と、第5トランジスタTr5と、第6トランジスタTr6と、ブートストラップ容量Capと、を備える。以降、第1トランジスタTr1と、第2トランジスタTr2と、第3トランジスタTr3と、第4トランジスタTr4と、第5トランジスタTr5と、第6トランジスタTr6とを、纏めて「トランジスタTr1~Tr6」と称する。
トランジスタTr1~Tr6は、(i)ゲート電位が「1」を示す電位Vdd以上である間、ソース‐ドレイン間が通電状態になり、(ii)ゲート電位が「0」を示す電位Vssである間、ソース‐ドレイン間が非通電状態になる。トランジスタTr1~Tr6は、絶縁基板21の上に形成されたボトムゲート型かつチャネルエッチ型の薄膜トランジスタ(thin film transistor,TFT)であるが、これに限らない。トランジスタTr1~Tr6は、トップゲート型またはエッチストップ型等の他の型の薄膜トランジスタであってもよい。また、走査線駆動回路47は、半導体基板の上に配設されてもよく、トランジスタTr1~Tr6は、酸化金属膜半導体(metal oxide semiconductor,MOS)トランジスタなどの他の種類のトランジスタであってもよい。同様に、ブートストラップ容量Capも、どのようなコンデンサであってもよい。
第1トランジスタTr1のゲート電極には、後段の単位回路50の出力Out(n+4)が入力される。
第1トランジスタTr1のソース電極、第3トランジスタTr3のソース電極、第4トランジスタTr4のソース電極、および第5トランジスタTr5のソース電極には、低電位Vssが供給される。
第1トランジスタTr1のドレイン電極、第2トランジスタTr2のドレイン電極、第5トランジスタTr5のドレイン電極、ブートストラップ容量Capの一方電極、および第6トランジスタTr6のゲート電極は、互いに接続されている。この第6トランジスタTr6のゲート電極の電位をnodeA(n)とする。
第2トランジスタTr2のゲート電極およびソース電極には、前段の単位回路50の出力Out(n-4)が入力される。
第3トランジスタTr3のゲート電極には、第2クロック信号CK2が入力される。
第3トランジスタTr3のドレイン電極、第4トランジスタTr4のドレイン電極、ブートストラップ容量Capの他方電極、第6トランジスタTr6のドレイン電極および走査線31は、互いに接続されている。また、これらの電極の電位は、Out(n)として、走査線31ならびに後段および前段の単位回路50に出力される。
第6トランジスタTr6のソース電極には、第1クロック信号CK1が入力されている。(i)出力Out(n-4)によって、第2トランジスタTr2を介して、nodeA(n)が「1」を示す信号電位Vddである状態において、さらに、(ii)第1クロック信号CK1が信号電位Vddとなったとき、第6トランジスタTr6を介して、走査線31が信号電位Vddとなる。また、第1クロック信号CK1が「0」から「1」に反転し、走査線31が信号電位Vddに充電されるのに伴って、第6トランジスタTr6のゲート電極およびブートストラップ容量の一方電極の電位は、突き上げられる。このため、nodeA(n)は、信号電位Vddよりも高い「1+α」を示す信号電位になる(α>0)。なお、αは、ブートストラップ容量Capの電極間の容量と、第6トランジスタTr6のゲート電極とトレイン電極との間の容量と、の合計容量に応じる。
その後、第2クロック信号CK2が「0」から「1」に反転したとき、走査線31は、第3トランジスタTr3を介して、信号電位Vssである初期状態に戻る。また、nodeA(n)は、後段の単位回路50の出力Out(n+4)が「1」を示す信号電位Vddとなったときに、第1トランジスタTr1を介して、Vssである初期状態に戻る。
第6トランジスタTr6は、ドレイン電位を走査線31に出力するので、単位回路50の出力トランジスタである。このため、走査線31に充電する能力が十分に高いように、第6トランジスタTr6は、ソース‐ドレイン間が通電状態であるときに、チャネル抵抗が小さく、通電状態のときに流れることが可能なソース-ドレイン電流が大きいことが好ましい。したがって、第6トランジスタTr6は、チャネル幅が広く、チャネル長が短いことが好ましい。このため、第6トランジスタTr6は、その他のトランジスタTr1~Tr5と比べて、絶縁基板21の上に平面視で占める面積が大きくなりやすい。
ブートストラップ容量Capは、第6トランジスタTr6のゲート‐ドレイン電位差を保持し、nodeA(n)をより高い電位に突き上げることによって、Out(n)が、その出力期間中に電位Vddに到達するようにするための容量なので、容量が十分に大きいことが好ましい。このため、ブートストラップ容量Capも、第6トランジスタTr6以外のトランジスタTr1~Tr5と比べて、絶縁基板21の上に平面視で占める面積が大きくなりやすい。
このような回路構成により、n段目の単位回路50の出力Out(n)は、表1のようになる。
走査線31の順次駆動が、開始段から開始され、終了段で終了するまでは、初期化信号Reset=0であるが、終了段で終了した直後や、再び開始段から開始される前に、初期化信号Reset=1とされ、各段のnodeA(n)がVssである初期状態に戻る。同様に、走査線31も、低電位Vssの初期状態に戻る。そして、開始段から開始される直前に、再び初期化信号Reset=0とされる。初期化信号によって、定期的かつ一斉に、各段のnodeA(n)や走査線31を初期状態に戻すことで、長期動作における走査線駆動回路47の誤動作を抑制できる。
なお、図3に示した単位回路50は、例示であって、本発明の範囲を限定するものではない。単位回路50は、他の回路構成のフリップフロップ回路であっても、フリップフロップ回路以外の回路であってもよい。また、走査線駆動回路47は、回路構成が異なる複数種類の単位回路50を含んでもよい。
(駆動回路の回路配置)
図4は、図1に示した走査線駆動回路47の概略回路配置を示す平面図である。
図4は、図1に示した走査線駆動回路47の概略回路配置を示す平面図である。
図4に示すように、走査線駆動回路47は、さらに、単位回路50の間を接続する第1中継配線66(第1種配線)と、第2中継配線67と、初期化配線68と、を含む。実施形態1では、初期化配線68は、走査線駆動回路47の内側を通って、複数の単位回路50と接続されている。このため、初期化配線68は、走査線駆動回路47に初期化信号Resetを供給する配線であると共に、単位回路50の間を接続する配線でもある。
第1中継配線66は、n段目の単位回路50の出力Out(n)を、(n-4)段目の単位回路50の第1トランジスタのゲート電極と、(n+4)段目の単位回路50の第2トランジスタのゲート電極と、へ供給するための中継配線である。このため、出力Out(n)を供給する第1中継配線66は、(n-4)段目,(n-2)段目,n段目,(n+2)段目,および(n+4)段目の5つの単位回路50に亘って延伸されている。また、出力Out(n)を供給する第1中継配線66は、(i)(n-4)段目とn段目との単位回路50の間、および、(ii)n段目と(n+4)段目との単位回路50の間を接続している。
第2中継配線67は、(i)n段目の単位回路50の第6トランジスタTr6のソース電極に、クロック信号CK1~CK4の何れかを供給する枝配線から、(ii)(n-4)段目の単位回路50の第3トランジスタTr3のゲート電極へ向かって、延伸する中継配線である。また、第2中継配線67は、クロック信号CK1~CK4の何れかを供給する中継配線である。このため、n段目の単位回路50からクロック信号CK1~CK4の何れかを供給する第2中継配線67は、(n-4)段目,(n-2)段目,およびn段目の3つの単位回路50に亘って延伸されている。また、n段目の単位回路50の枝配線からクロック信号CK1~CK4の何れかを供給する第2中継配線67は、(n-4)段目とn段目との単位回路50の間を接続している。
初期化配線68は、各単位回路50の第4トランジスタTr4および第5トランジスタTr5のゲート電極に、直接的に初期化信号Resetを供給する。このため、初期化配線68は、奇数段目の全単位回路50に亘ってと、偶数段目の全単位回路50に亘ってと、に各々延伸されている。また、初期化配線68は、(i)(n-2)段目とn段目との単位回路50の間、および(ii)n段目と(n+2)段目との単位回路50との間を接続している。
第1中継配線66と第2中継配線67と初期化配線68とは、データ線32と略平行に延伸される配線であり、後述するように、ゲート層22(図7参照)から形成される配線である。
(単位回路の回路配置)
図5は、図4に示した単位回路50の概略回路配置を示す平面図である。図5は、図3と同様に、(i)nは、4より大、かつ、N-3より小である条件と、(ii)nを8で割った余りは、1または2である条件と、の2条件を満たすnについて、示す。
図5は、図4に示した単位回路50の概略回路配置を示す平面図である。図5は、図3と同様に、(i)nは、4より大、かつ、N-3より小である条件と、(ii)nを8で割った余りは、1または2である条件と、の2条件を満たすnについて、示す。
説明の簡単化のために、本章は、上記2条件を満たすn段目の単位回路50について説明する。上記2条件を満たさないn段目の単位回路50は、nに応じて、クロック幹配線35~38のうち接続される幹配線、ならびに/あるいは、第1中継配線66および/または第2中継配線67の接続先が異なるが、その他は、図5に示した単位回路50の回路配置と同一配置である。
図5に示すように、n段目の単位回路50は、さらに、第1枝配線61(第2種配線)と、第2枝配線62と、第3枝配線63と、第4枝配線64と、第5枝配線65と、第1枝配線61に対応する第1冗長配線51(第3種配線)と、第2枝配線62に対応する第2冗長配線52と、第3枝配線63に対応する第3冗長配線53と、第4枝配線64に対応する第4冗長配線54と、第5枝配線65に対応する第5冗長配線55と、を備える。以降、第1枝配線61と、第2枝配線62と、第3枝配線63と、第4枝配線64と、第5枝配線65とを纏めて、「枝配線61~65」と称する。また、第1冗長配線51と、第2冗長配線52と、第3冗長配線53と、第4冗長配線54と、第5冗長配線55とを纏めて、「冗長配線51~55」と称する。
枝配線61~65は、後述するように、ソース層25(図9参照)から形成される配線である。冗長配線51~55は、後述するように、冗長配線層27(図11参照)から形成される配線である。
第1冗長配線51は、図5の左側の端部に、第1枝配線61を第1クロック幹配線35に接続するための繋ぎ換え部71を備える。第1冗長配線51は、中央に、第1枝配線61を第2中継配線67に接続するための繋ぎ換え部71を備える。第1冗長配線51は、図5の右側の端部に、第1枝配線61に接続可能な接続部57(第2種接続部)を備える。実施形態1においては、図5の左側の端部と中央とに第1冗長配線51が備える繋ぎ換え部71は、第1枝配線61に接続可能な接続部57でもある。
第1枝配線61は、第6トランジスタTr6のソース電極を、第1クロック幹配線35に接続する枝配線である。第1枝配線61は、第1クロック信号CK1を供給する枝配線である。第1枝配線61は、図5の左側の端部に、(i)第1冗長配線51に接続可能であり、(ii)第1冗長配線51の繋ぎ換え部71を介して第1クロック幹配線35に接続可能である接続部72(第1種接続部かつ第3種接続部)を備える。第1枝配線61は、中央に、(i)第1冗長配線51に接続可能であり、(ii)第1冗長配線51の繋ぎ換え部71を介して第2中継配線67に接続可能である接続部72をそなえる。第1枝配線61は、図5の右側の端部に、第1冗長配線51の接続部57に接続可能な接続部72を備える。第1枝配線61は、第6トランジスタTr6のソース電極と一体に形成されている。
第2冗長配線52は、図5の左側の端部に、第2枝配線62に接続可能な接続部57を備える。第2冗長配線52は、第2トランジスタTr2のドレイン電極の近傍の端部に、第2枝配線62に接続可能な接続部57を備える。第2冗長配線52は、図5の右側の端部に、第6トランジスタTr6のゲート電極と一体であるブートストラップ容量Capの一方電極に、第2枝配線62を接続するための繋ぎ換え部71を備える。実施形態1においては、図5の右側の端部に第2冗長配線52が備える繋ぎ換え部71は、第2枝配線62に接続可能な接続部57でもある。
第2枝配線62は、第1トランジスタTr1と第2トランジスタTr2と第5トランジスタTr5とのドレイン電極に、第6トランジスタTr6のゲート電極と一体であるブートストラップ容量Capの一方電極を接続する枝配線である。第2枝配線62は、図5の左側の端部に、第2冗長配線52に接続可能な接続部72を備える。第2枝配線62は、第2トランジスタTr2のドレイン電極の近傍の端部に、第2冗長配線52に接続可能な接続部72を備える。第2枝配線62は、図5の右側の屈曲部に、(i)第2冗長配線52に接続可能であり、(ii)第2冗長配線52の繋ぎ換え部71を介してブートストラップ容量Capの一方電極に接続可能である接続部72を備える。第2枝配線62は、第1トランジスタTr1と第2トランジスタTr2と第5トランジスタTr5とのドレイン電極と一体に形成されている。
第3冗長配線53は、図5の左上側の端部に、第3枝配線63に接続可能な接続部57を備える。第3冗長配線53は、図5の右下側の端部に、第3枝配線63を第2トランジスタTr2のゲート電極に接続するための繋ぎ換え部71を備える。実施形態1においては、図5の右下側の端部に第3冗長配線53が備える繋ぎ換え部71は、第3枝配線63に接続可能な接続部57でもある。
第3枝配線63は、第2トランジスタTr2の分割された2つのソース電極を結合すると共に、第2トランジスタTr2のソース電極を第2トランジスタTr2のゲート電極に接続する。第3枝配線63は、図5の左上側の屈曲部に、(i)第3冗長配線53と接続可能な接続部72を備える。第3枝配線63は、図5の右下側の端部に、(i)第3冗長配線53と接続可能であり、(ii)第3冗長配線53の繋ぎ換え部71を介して第2トランジスタTr2のゲート電極に接続可能である接続部72を備える。第3枝配線63は、第2トランジスタTr2のソース電極と一体に形成されている。第3枝配線63は、第2トランジスタTr2の2つのソース電極と一体に形成されている。
第4冗長配線54は、図5の左側の端部に、第4枝配線64を低電位幹配線34に接続するための繋ぎ換え部71を備える。第4冗長配線54は、中央と図5の右側の端部とに、第4枝配線64に接続可能な接続部57を備える。実施形態1においては、図5の左側の端部に第4冗長配線54が備える繋ぎ換え部71は、第4枝配線64に接続可能な接続部57でもある。
第4枝配線64は、低電位幹配線34を、第1トランジスタTr1、第3トランジスタTr3、第4トランジスタTr4、および第5トランジスタTr5のソース電極に接続する枝配線である。第4枝配線64は、低電位Vssを供給する枝配線である。第4枝配線64は、図5の左側の端部に、(i)第4冗長配線54と接続可能であり、(ii)第4冗長配線54の繋ぎ換え部71を介して低電位幹配線34に接続可能である接続部72を備える。第4枝配線64は、第1トランジスタTr1のソース電極へ向かって分岐する分岐部に、第4冗長配線54と接続可能な接続部72を備える。第4枝配線64は、第4トランジスタTr4のソース電極の近傍に、第4冗長配線54と接続可能な接続部72を備える。第4枝配線64は、第1トランジスタTr1、第3トランジスタTr3、第4トランジスタTr4、および第5トランジスタTr5のソース電極と一体に形成されている。
第5冗長配線55は、図5の左側の端部に、第5枝配線65を第1中継配線66に接続するための繋ぎ換え部71を備える。第5冗長配線は、図5の右側の端部に、第5枝配線65に接続可能な接続部57を備える。実施形態1においては、図5の右側の端部に第5冗長配線55が備える繋ぎ換え部71は、第5枝配線65に接続可能な接続部57でもある。
第5枝配線65は、第1中継配線66と、第3トランジスタTr3のドレイン電極と、第4トランジスタTr4のドレイン電極と、第6トランジスタTr6のドレイン電極と一体であるブートストラップ容量Capの他方電極とを接続する枝配線である。第5枝配線65は、n段目の単位回路50の出力Out(n)を供給する枝配線である。第5枝配線65は、図5の左側の端部に、(i)第5冗長配線55と接続可能であり、(ii)第5冗長配線55の繋ぎ換え部71を介して第1中継配線66に接続可能である接続部72を備える。第5枝配線65は、図5の右側の端部に、(i)第5冗長配線55と接続可能である接続部72を備える。第5枝配線65は、第3トランジスタTr3のドレイン電極、第4トランジスタTr4のドレイン電極、およびブートストラップ容量Capの他方電極と、一体に形成されている。
繋ぎ換え部71は、ソース層25(図9参照)から形成された枝配線61~65を、ゲート層22(図7参照)から形成された配線(低電位幹配線34、クロック幹配線35~38、第1中継配線66、第2中継配線67)または電極(第2トランジスタTr2のゲート電極,第6トランジスタTr6のゲート電極と一体であるブートストラップ容量Capの一方電極)に繋ぎ換えるための短距離配線である。繋ぎ換え部71は、実施形態1においては、冗長配線51~55と一体に設けられているが、これに限らず、後述する実施形態2のように、冗長配線51~55と別個に設けられてもよい。
実施形態1に係る冗長配線51~55は、繋ぎ換え部71を除いて、対応する枝配線61~65と全面的に重畳しているが、これに限らない。冗長配線51~55は、対応する枝配線61~65と重畳しなくてもよいし、部分的に重畳してもよい。また、重畳している区間において、冗長配線51~55は、対応する枝配線61~65よりも細いことが好ましい。
第1中継配線66および第2中継配線67は、枝配線61~65と交差部74で交差するが、トランジスタTr1~Tr5およびブートストラップ容量Capとは交差しない。
上述の枝配線61~65と冗長配線51~55の構成によれば、枝配線61~65はそれぞれ、接続部72を複数備える。また、冗長配線51~55はそれぞれ、対応する枝配線61~65の各接続部72と接続可能な接続部57(繋ぎ換え部71と一体である接続部57を含む)を複数備える。このため、互いに対応する枝配線61~65と冗長配線51~55とは、接続部72と接続部57との接続によって、接続される。これにより、枝配線61~65によってその間が接続されている接続部72の間は、対応する冗長配線51~55によっても接続されている。したがって、枝配線61~65は、冗長配線51~55によって複線化されている。
1本の配線が断線する確率よりも、2本の配線が両方とも断線する確率は、小さい。このため、この複線化によって、枝配線61~65の断線に起因する単位回路50の不良を低減することができ、走査線駆動回路47の不良を低減することができる。
(トランジスタの積層構造)
図6は、図5のA‐A矢視断面図であり、第1トランジスタTr1の概略積層構造を示す断面図である。説明を省略するが、第1トランジスタTr1以外のトランジスタTr2~Tr6も同様の積層構造である。
図6は、図5のA‐A矢視断面図であり、第1トランジスタTr1の概略積層構造を示す断面図である。説明を省略するが、第1トランジスタTr1以外のトランジスタTr2~Tr6も同様の積層構造である。
実施形態1に係る第1トランジスタTr1は、ボトムゲート型かつチャネルエッチ型のTFTである。このため、第1トランジスタは、絶縁基板21の上に形成されており、ゲート層22(第1導電層)から形成されたゲート電極(G)と、ゲート絶縁膜23と、半導体層24からか形成されたチャネルと、ソース層25(第2導電層)から形成されたソース電極(S)およびドレイン電極(D)と、第1層間絶縁膜26とを含む。
絶縁基板21は、走査線駆動回路47を支持する基板である。絶縁基板21は、絶縁性を有している材料であればいかなる材料から形成されていてもよく、例えば、ガラス基板、ポリエチレンテレフタレート又はポリイミド等からなるプラスチック基板を用いてもよい。
ゲート層22は、絶縁基板21の上に形成される導電層である。ゲート層22は、例えば、チタン(Ti)、銅(Cu)、クロム(Cr)、アルミニウム(Al)、金(Au)、モリブデン(Mo)、タングステン(W)またはこれらの合金等の金属材料によって形成することができる。
ゲート絶縁膜23は、絶縁基板21およびゲート層22の表面を覆うよう形成される絶縁膜である。ゲート絶縁膜23は、例えば、ポリパラビニルフェノール(PVP)等の有機絶縁材料によって形成されていてもよいし、二酸化ケイ素(SiO2)および窒化珪素(SiNx)等の無機絶縁材料によって形成されていてもよい。
半導体層24は、ゲート絶縁膜23の上に形成され、ソース電極(S)とドレイン電極(D)とを導通させるための半導体層である。半導体層24は、例えば、酸化物半導体から構成されてもよい。
半導体層24を構成する酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体等が挙げられる。
酸化物半導体から構成された半導体層24は、2層以上の積層構造を有していてもよい。半導体層24が積層構造を有する場合には、半導体層24は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、半導体層24は、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、半導体層24は、複数の非晶質酸化物半導体層を含んでいてもよい。
半導体層24が上層(基板の反対側)と下層(基板側)とを含む2層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成等は、例えば、特開2014-007399号公報に記載されている。参考のために、特開2014-007399号公報の開示内容の全てを本明細書に援用する。
半導体層24は、例えば、In、Ga及びZnのうち少なくとも1種の金属元素を含んでいてもよい。本実施形態では、半導体層24は、例えば、In-Ga-Zn-O系の半導体(例えば、酸化インジウムガリウム亜鉛)を含む。ここで、In-Ga-Zn-O系の半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、Ga及びZnの割合(組成比)は特に限定されず、例えば、In:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。このような酸化物半導体層は、In-Ga-Zn-O系の半導体を含む酸化物半導体層から形成され得る。
In-Ga-Zn-O系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質In-Ga-Zn-O系の半導体としては、c軸が層面に概ね垂直に配向した結晶質In-Ga-Zn-O系の半導体が好ましい。
なお、結晶質In-Ga-Zn-O系の半導体の結晶構造は、例えば、上述した特開2014-007399号公報、特開2012-134475号公報、特開2014-209727号公報等に開示されている。参考のために、特開2012-134475号公報及び特開2014-209727号公報の開示内容の全てを本明細書に援用する。
In-Ga-Zn-O系半導体層を有する薄膜トランジスタは、高い移動度(a-SiTFTに比べ20倍超)及び低いリーク電流(a-SiTFTに比べ100分の1未満)を有しているので、走査線駆動回路47が備えるトランジスタTr1~Tr6および表示領域30に配設される画素トランジスタとして好適に用いられる。
半導体層24は、In-Ga-Zn-O系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えば、In-Sn-Zn-O系半導体(例えば、In2O3-SnO2-ZnO;InSnZnO)を含んでもよい。In-Sn-Zn-O系半導体は、In(インジウム)、Sn(スズ)及びZn(亜鉛)の三元系酸化物である。あるいは、酸化物半導体層は、In-Al-Zn-O系半導体、In-Al-Sn-Zn-O系半導体、Zn-O系半導体、In-Zn-O系半導体、Zn-Ti-O系半導体、Cd-Ge-O系半導体、Cd-Pb-O系半導体、CdO(酸化カドミウム)、Mg-Zn-O系半導体、In-Ga-Sn-O系半導体、In-Ga-O系半導体、Zr-In-Zn-O系半導体、Hf-In-Zn-O系半導体等を含んでいてもよい。
ソース層25は、例えば、チタン(Ti)、銅(Cu)、クロム(Cr)、金(Au)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)またはこれらの合金等の金属材料によって形成することができる。
第1層間絶縁膜26は、ゲート絶縁膜23及び半導体層24の上において互いに離間するように、ソース層25から形成されたソース電極(S)とドレイン電極(G)との間の空間を充填する。第1層間絶縁膜26は、ゲート絶縁膜23、半導体層24、ソース層25の上面に設けられている。第1層間絶縁膜26の材料は、ゲート絶縁膜23と同じ絶縁材料であってもよいし、ゲート絶縁膜23と異なる絶縁材料であってもよい。
走査線駆動回路47が備えるトランジスタTr1~Tr6を構成する層(ゲート層22,ゲート絶縁膜23,半導体層24,ソース層25,第1層間絶縁膜26)は、表示領域30に配設される画素トランジスタを構成する層であることが好ましい。
(走査線駆動回路の製造工程)
以下に、図7~図11を参照して、図4に示した走査線駆動回路47を製造する概略工程を説明する。なお、説明を省略するが、走査線駆動回路47と共に、データ線駆動回路48、ならびに、表示領域30内部の画素トランジスタおよび画素電極などの構成も、絶縁基板21の上に形成される。
以下に、図7~図11を参照して、図4に示した走査線駆動回路47を製造する概略工程を説明する。なお、説明を省略するが、走査線駆動回路47と共に、データ線駆動回路48、ならびに、表示領域30内部の画素トランジスタおよび画素電極などの構成も、絶縁基板21の上に形成される。
図7は、図4に示した走査線駆動回路47のゲート層22の概略パターンを示す平面図である。
図8は、図4に示した走査線駆動回路47の半導体層24の概略パターンを示す平面図である。
図9は、図4に示した走査線駆動回路47のソース層25の概略パターンを示す平面図である。
図10は、図4に示した走査線駆動回路47のコンタクトホール29の概略パターンを示す平面図である。
図11は、図4に示した走査線駆動回路47の冗長配線層27の概略パターンを示す平面図である。
まず、導電材料を絶縁基板21に全面的に蒸着し、ゲート層22を形成する。その後、図7のようなパターンにゲート層22が残るように、フォトリソグラフィ技術などを用いて、ゲート層22をエッチングする。これにより、図7のように、低電位幹配線34、クロック幹配線35~38、トランジスタTr1~Tr6のゲート電極、ブートストラップ容量Capの一方電極、第1中継配線66、第2中継配線67、および初期化配線68が形成される。
そして、ゲート絶縁膜23をゲート層22の上から絶縁基板21に全面的に蒸着する。ゲート絶縁膜23は、走査線駆動回路47が備えるトランジスタTr1~Tr6のゲート絶縁膜を形成するための絶縁膜である。ゲート絶縁膜23は、表示領域30に配設される画素トランジスタのゲート絶縁膜を形成するための絶縁膜でもあることが好ましい。
次に、半導体材料をゲート絶縁膜23の上から絶縁基板21に全面的に蒸着し、半導体層24を形成する。その後、図8のようなパターンに半導体層24が残るように、フォトリソグラフィ技術などを用いて、半導体層24をエッチングする。これにより、図8のように、トランジスタTr1~Tr6のチャネルとなる半導体層24が形成される。
次に、導電材料を半導体層24の上から絶縁基板21に全面的に蒸着し、ソース層25を形成する。その後、図9のようなパターンにソース層25が残るように、フォトリソグラフィ技術などを用いて、ソース層25をエッチングする。これにより、図9のように、トランジスタTr1~Tr6のソース電極およびドレイン電極と、枝配線61~65と、ブートストラップ容量Capの一方電極と、走査線31と、が形成される。なお、表示領域30において、走査線31はゲート層22に形成されている。ブートストラップ容量Capの一方電極と一体で形成された走査線31は、ソース層25で形成されているが、表示領域30の外側(周辺領域40の内部)で、ゲート層22に繋ぎ換えられている。
図9に示すように、低電位幹配線34に接続されるための第4枝配線64の接続部72は、低電位幹配線34と重畳するように、複数段の単位回路50の接続部72が連続するように配設されることが好ましい。このように配設された接続部72は、もう一つの低電位幹配線34のように機能するので、低電位幹配線34の配線抵抗を低減することができる。
そして、絶縁材料をソース層25の上から、絶縁基板21に全面的に蒸着して、第1層間絶縁膜26を形成する。
次に、フォトリソグラフィ技術などを用いて、図10のようにコンタクトホール29を形成する。ソース層25が残されている位置(枝配線61~65の接続部72)においては、第1層間絶縁膜26をエッチングして、コンタクトホール29からソース層25を露出させる。ソース層25が除去され、ゲート層22が残されている位置においては、第1層間絶縁膜26およびゲート絶縁膜23をエッチングして、コンタクトホール29からゲート層22を露出させる。
次に、導電材料を第1層間絶縁膜26の上から絶縁基板21に全面的に蒸着し、冗長配線層27(第3導電層)を形成する。その後、図11のようなパターンに冗長配線層27が残るように、フォトリソグラフィ技術などを用いて、冗長配線層27をエッチングする。これにより、冗長配線51~55が形成されると共に、コンタクトホール29の中に、冗長配線層27を形成する導電材料が埋設される。このため、ゲート層22が露出されたコンタクトホール29を通って、ゲート層22に、冗長配線層27は接続される。また、ソース層25が露出されたコンタクトホール29を通って、ソース層25に、冗長配線層27は接続される。
冗長配線層27には、例えば、銅(Cu)、チタン(Ti)、アルミニウム(Al)、またはこれらの合金などの金属材料を用いることができる。冗長配線層27は、表示領域に配設されるTN(twisted nematic)方式またはやVA(vertical aligned)方式における補助容量を形成するための共通電極、あるいはFFS(fringe field switching)方式における共通電極を低抵抗かするための配線、またはTFTのチャネル遮光膜のための導電層であってもよい。冗長配線層27が、このような既存の導電層であることは、配線層の数を増やさないので、好ましい。
図11に示すように、第4枝配線64を低電位幹配線34に接続するための第4冗長配線54の繋ぎ換え部71は、低電位幹配線34と重畳するように、異なる段の単位回路50の繋ぎ換え部71が連続するように配設されることが好ましい。このように配設された繋ぎ換え部71は、もう一つの低電位幹配線34のように機能するので、低電位幹配線34の配線抵抗を低減する。
図11に示すように、冗長配線51~55が対応する枝配線61~65と重畳する構成は、配線容量を低減すると共に、走査線駆動回路47の上にシール11(図13参照)を形成しやすくするので好ましい。シール11には、光硬化性樹脂が用いられることが多い。このため、走査線駆動回路47の上にシール11を形成可能にするために、走査線駆動回路47に、光硬化性樹脂を硬化する光が透過可能な透光部が配設可能であることが好ましい。なお、図6に示されているブートストラップ容量Capのゲート層22から形成された一方電極の3つのスリットは、光硬化性樹脂を硬化する光が透過可能な透光部である。
さらに、図11に示すように、重畳する区間における冗長配線51~55の部分が、対応する枝配線61~65よりも細いことは、走査線駆動回路47の上にシール11(図13参照)を形成しやすくするのでさらに好ましい。絶縁基板21の反対側にある冗長配線51~55が細いことにより、シール材料をより容易に硬化できる。また、ブートストラップ容量Capのソース層25から形成された他方電極の3つのスリットも同様に、シール材料をより容易に硬化できるように、一方電極のスリットよりも大きい。
そして、絶縁材料をソース層25の上から、絶縁基板21に全面的に蒸着して、第2層間絶縁膜28を形成する。第2層間絶縁膜28の材料は、第1層間絶縁膜26と同じ絶縁材料であってもよいし、第1層間絶縁膜26と異なる絶縁材料であってもよい。例えば、第2層間絶縁膜28は、0.2mm~0.8mmの厚さの窒化珪素(SiNx)であってもよい。
(走査線駆動回路の部分断面)
図12は、図5のB-B矢視断面図であり、交差部74と繋ぎ換え部71との概略構成を示す断面図である。図12に示される交差部74においては、(n-2)段目と(n+2)段目との単位回路の間を接続する第2中継配線67が、第1枝配線61と交差する。また、図12に示される繋ぎ換え部71は、第1枝配線61を、(n-4)段目とn段目との単位回路の間を接続する第2中継配線67と、第1冗長配線51と、に接続する。
図12は、図5のB-B矢視断面図であり、交差部74と繋ぎ換え部71との概略構成を示す断面図である。図12に示される交差部74においては、(n-2)段目と(n+2)段目との単位回路の間を接続する第2中継配線67が、第1枝配線61と交差する。また、図12に示される繋ぎ換え部71は、第1枝配線61を、(n-4)段目とn段目との単位回路の間を接続する第2中継配線67と、第1冗長配線51と、に接続する。
図12に示すように、交差部74において、ゲート層22から形成された第2中継配線67は、ソース層25から形成された第1枝配線61および冗長配線層27から形成された第1冗長配線51と交差している。図12に示す構成においては、第2中継配線67は、第1枝配線61と第1冗長配線51との間に挟まれていない。このため、挟まれた構成よりも、第2中継配線67と、第1枝配線61および第1冗長配線51との間の配線容量が小さくなる。また、第1枝配線61が伝達するクロック信号CK1~CK4の何れかと、第1冗長配線51が伝達するクロック信号CK1~CK4の何れかと、は同一である。このため、第1枝配線61と第1冗長配線51との間の配線容量は、問題にならない。
したがって、図12のように、絶縁基板21の上に、ゲート層22とソース層25と冗長配線層27とをこの順に積層することは、交差部74における第1中継配線66および第2中継配線67の配線容量を低減するので好ましい。配線容量の低減は、交差する第1中継配線66と第2中継配線67と初期化配線68とにおける信号鈍りを低減するので好ましい。また、配線容量の低減は、交差される第1枝配線61と第2枝配線62と第4枝配線64と第5枝配線65における信号鈍りも低減するので好ましい。
図12に示すように、第1枝配線61を第2中継配線67に接続する繋ぎ換え部71は、第1冗長配線51と一体に形成されている。このため、繋ぎ換え部71は、第1冗長配線51の接続部57でもある。第1冗長配線51は、コンタクトホール29を通じて、第1枝配線61および第2中継配線67に接続される。したがって、繋ぎ換え部71も、第1冗長配線51の接続部57も、コンタクトホール29よりも十分に大きい必要がある。このため、繋ぎ換え部71とは別個に接続部57を第1冗長配線51が備える構成よりも、繋ぎ換え部71が第1冗長配線51と一体である構成の方が、第1冗長配線51が占める面積を低減することが容易である。
図12に示すように、走査線駆動回路47が形成される領域において、絶縁基板21の上に積層された積層構造の最上層は、第2層間絶縁膜28である。このように、最上層が絶縁膜であることは、走査線駆動回路47の上にシール11(図13参照)を形成しやすくするので好ましい。最上層が導電層の構成においては、シール材料が含むスペーサによる導電層の破断が生じやすい。また、TN(twisted nematic)方式やVA(vertical aligned)方式の液晶表示装置において、対向基板に設けられた対向電極との導電のために導電性粒子が混合されたスペーサが用いられている場合に、導電性粒子による短絡が生じやすい。これに対し、最上層が絶縁膜である構成においては、導電層の破断または短絡が生じにくい。
また、周辺領域40において、絶縁基板21の上に積層された積層構造の最上層が絶縁膜であることも、同様の理由で好ましい。なお、表示領域30には、シール11を形成しないので、表示領域30の最上層は、画素電極を形成する透明導電層などであってもよい。
(表示パネル)
図13は、図1に示したマトリックス基板20を用いた液晶表示パネル100(表示装置)の概略構成を示す平面図である。図13の(a)は、液晶表示パネル100の透視平面図である。図13の(b)は、図13の(a)の囲みCの部分のマトリックス基板20の拡大図である。
図13は、図1に示したマトリックス基板20を用いた液晶表示パネル100(表示装置)の概略構成を示す平面図である。図13の(a)は、液晶表示パネル100の透視平面図である。図13の(b)は、図13の(a)の囲みCの部分のマトリックス基板20の拡大図である。
図13の(a)に示すように、液晶表示パネル100は、マトリックス基板20と、マトリックス基板に対向する対向基板10と、対向基板10とマトリックス基板20との間に封入された液晶12(電気光学物質)と、液晶12を封入するためのシール11と、を備える。
シール11は、対向基板10の外周に沿うように、マトリックス基板20の端子部49が外部と接続可能なように、周辺領域40に含まれるシール領域41に形成される。シール11を形成するためのシール材料には、通常、光硬化性樹脂が用いられる。このため、シール11が形成されるシール領域41において、マトリックス基板20には、シール材料を硬化させる光が透過可能な透光部が設けられる。また、シール材料には、通常、対向基板10とマトリックス基板20との間の間隔を保持するためのスペーサが混合されている。
図13の(b)に示すように、シール領域41は、(i)低電位幹配線34とクロック幹配線35~38が配設されている幹配線領域44と、(ii)走査線駆動回路47が配設されている駆動回路領域45と、重畳する。このように重畳する構成は、シール領域41が幹配線領域44および駆動回路領域45と重畳しない構成に比べて、周辺領域40の小面積化が可能なので好ましい。また、周辺領域40の小面積化のために、シール領域41が駆動回路領域45と重畳する割合は高いことが好ましい。しかしながら、第6トランジスタTr6は、面積が大きく、かつ、透過部となる開口を設けることが困難である。このため、シール領域41が第6トランジスタTr6と重畳しないように、第6トランジスタTr6は、表示領域30に近い側に設けられている。このため、第6トランジスTr6のソース電極を、クロック幹配線35~38の何れか1つに接続する第1枝配線61は、枝配線61~65の内で最も長く、最も断線しやすい。
従来の冗長配線51~55を含まない構成によれば、枝配線61~65が断線した場合、走査線駆動回路47が不良になる。このため、走査線駆動回路47の不良率が高く、マトリックス基板20の製造歩留りの向上が困難であった。これに対し、本実施形態にかかる冗長配線51~55を含まない構成においては、枝配線61~65は、対応する冗長配線51~55によって実質的に複線化されているので、枝配線61~65と対応する冗長配線51~55との両方が断線した場合、走査線駆動回路47が不良になる。このため、両方が断線する確率は、一方のみが断線する確率よりも低いので、走査線駆動回路47の不良率を低減し、マトリックス基板20の製造歩留りを向上することができる。
(効果)
上述の構成によれば、枝配線61~65を、対応する冗長配線51~55を用いて複線化することができる。このため、例えば、第2枝配線62が断線しても、第1トランジスタTr1と第2トランジスタTr2と第5トランジスタTr5とのドレイン電極は、ブートストラップ容量Capの一方電極に、第2冗長配線52によって接続される。このように、複線化によって、各単位回路50は、枝配線61~65の断線に対する冗長性を備えるので、枝配線61~65の断線に起因する単位回路50の不良を低減することができる。これにより、走査線駆動回路47およびマトリックス基板20の製造歩留りを向上することができる。
上述の構成によれば、枝配線61~65を、対応する冗長配線51~55を用いて複線化することができる。このため、例えば、第2枝配線62が断線しても、第1トランジスタTr1と第2トランジスタTr2と第5トランジスタTr5とのドレイン電極は、ブートストラップ容量Capの一方電極に、第2冗長配線52によって接続される。このように、複線化によって、各単位回路50は、枝配線61~65の断線に対する冗長性を備えるので、枝配線61~65の断線に起因する単位回路50の不良を低減することができる。これにより、走査線駆動回路47およびマトリックス基板20の製造歩留りを向上することができる。
なお、本実施形態では、枝配線61~65の全てが複線化可能であるが、枝配線61~65の内の一部のみが複線化可能であってもよい。この場合、少なくとも、第1枝配線61が複線化可能であることが好ましい。なぜならば、通常、出力トランジスタである第6トランジスタTr6は、駆動回路領域45の表示領域側に配設されるので、第1枝配線61は、枝配線61~65の内で最も長くなり、最も断線しやすいからである。
(実施例)
本発明の実施形態1に係る構成は、高精細な中小型の表示装置に適用可能であり、有益である。
本発明の実施形態1に係る構成は、高精細な中小型の表示装置に適用可能であり、有益である。
例えば、画素ピッチが17μm×51μmの4.4型FHD(full high vision display)のためのアクティブマトリックス基板に、本発明の実施形態1に係る構成を適用した。この実施例においては、データ線32の間隔が17μmであり、走査線31の間隔が51μmであり、データ線32の間隔が(RGBの3色表示の場合)1080×3=3240本であり、走査線31の本数が1920本であった。さらに、単位回路50の幅は、51μm×2=102μmよりも小さい、100μmであった。走査線駆動回路47には、20~30段の単位回路50毎に単位回路50が配設されていない余剰スペースを設け、該余剰スペースには、共通電極のためのバイバス配線などを配設した。
さらに、シール材料を硬化する光が透過可能な透光部を走査線駆動回路47に確保するために、単位回路50が備える枝配線61~65を幅4μmに形成し、冗長配線51~55を幅3μmに形成した。そして、周辺領域40の小面積化のために、走査線駆動回路47をシール領域41と重畳するように、具体的には、第6トランジスタTr6を除き、走査線駆動回路47がシール領域41と完全に重畳するように、シール11を形成した。
〔実施形態2〕
本発明の他の実施形態について、図14および図15に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
本発明の他の実施形態について、図14および図15に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
実施形態2に係るマトリックス基板20は、実施形態1に係るマトリックス基板20から、図14に示すように単位回路50の回路配置が部分的に異なるが、その他は実施形態1に係るマトリックス基板20と同一構成である。なお、実施形態2に係る単位回路50の回路構成は、図3に示した実施形態1に係る単位回路50と同一構成である。
図14は、実施形態2に係る単位回路50の概略回路配置を示す平面図である。
図14に示すように、実施形態2に係る単位回路50における繋ぎ換え部71は、冗長配線51a,51b,52~55から分離されている。これによって、実施形態1における第1冗長配線51は、図14左側の第1左冗長配線51aと、図14右側の第1右冗長配線51bと、に分割されている。また、枝配線61~65は、繋ぎ換え部71と接続するための接続部72、冗長配線51a,51b,52~55と接続するための接続部72と、を備える。また、冗長配線51a,51b,52~55はそれぞれ、対応する枝配線61~65の接続部72と接続可能な接続部57を複数備える。
さらに、実施形態2に係る単位回路50では、冗長配線51a,51b,52~55は、対応する枝配線61~65に事前には、接続されていない。したがって、図14に示されている状態では、枝配線61~65は、冗長配線51a,51b,52~55による複線化が可能ではあるが、未だ複線化されていない。言い換えると、図14に示されている状態では、冗長配線51a,51b,52~55は、浮遊配線である。
さらに、(n-2)段目と(n+2)段目との単位回路50の間を接続する第2中継配線67は、n段目の単位回路50において、(i)第1左冗長配線51aの図14の右側の端部と、(ii)第1枝配線61を(n-4)段目とn段目との単位回路50の間を接続する第2中継配線67に接続する繋ぎ換え部71と、の間を通る。
図15は、図14のC-C矢視断面図であり、交差部74と繋ぎ換え部71との概略構成を示す断面図である。
図15に示すように、第1左冗長配線51aは、繋ぎ換え部71から分離されている。また、第1枝配線61の接続部72は、第1左冗長配線51aの接続部57に、未接続である。
(複線化)
図14および図15から分かるように、冗長配線51a,51b,52~55の接続部57は、対応する枝配線61~65の対応する接続部72と、重畳するように配設されている。このため、互いに対応する接続部57と接続部72とは、メルト接続可能である。そのため、例えば、枝配線61~65のいずれかが断線している場合に、複数の対応する接続部57と接続部72とをメルト接続することで、枝配線61~65と、対応する冗長配線51a,51b,52~55と接続することができ、不良品となることから救済できる。具体的には、選択した接続部57と接続部72とがある位置に選択的にレーザ光を照射することによって、ソース層25と第1層間絶縁膜26と冗長配線層27とを選択的に溶融(メルト)する。溶融により、第1層間絶縁膜26に穴が開き、ソース層25と冗長配線層27とが接合する。
図14および図15から分かるように、冗長配線51a,51b,52~55の接続部57は、対応する枝配線61~65の対応する接続部72と、重畳するように配設されている。このため、互いに対応する接続部57と接続部72とは、メルト接続可能である。そのため、例えば、枝配線61~65のいずれかが断線している場合に、複数の対応する接続部57と接続部72とをメルト接続することで、枝配線61~65と、対応する冗長配線51a,51b,52~55と接続することができ、不良品となることから救済できる。具体的には、選択した接続部57と接続部72とがある位置に選択的にレーザ光を照射することによって、ソース層25と第1層間絶縁膜26と冗長配線層27とを選択的に溶融(メルト)する。溶融により、第1層間絶縁膜26に穴が開き、ソース層25と冗長配線層27とが接合する。
メルト接続において、レーザ光は、絶縁基板21の上面側から照射されても、下面側から照射されてもよい。また、対向基板10には遮光膜が配設されていることが多いので、メルト接続をシール11によってマトリックス基板20に対向基板10を接合する後に行う場合、レーザ光が遮断されないように、レーザ光は、絶縁基板21の下面側から照射されることが好ましい。
なお、互いに対応する接続部57と接続部72との接続は、シール11によってマトリックス基板20に対向基板10を接合する前に行っても、後に行ってもよい。また、メルト接続が容易なように、冗長配線層27とソース層25との間の絶縁膜の層数は少ないことが好ましく、冗長配線層27とソース層25との間には、第2層間絶縁膜28のみが挟まれていることがより好ましい。
また、照射するレーザ光が、ゲート層22によって遮断されないように、枝配線61~65の冗長配線51a,51b,52~55と接続するための接続部72は、(i)枝配線61~65が第1中継配線66または第2中継配線67または初期化配線68と交差する交差部74、および(ii)枝配線61~65がトランジスタTr1~Tr6のゲート電極と重畳する位置、から異なる位置にあることが好ましい。
(効果)
実施形態1に係る単位回路50においては、図11を参照して、第1冗長配線51が中央に備える繋ぎ換える部71が、第2冗長配線52に近接しているので、短絡しやすい。同様に、n段目の単位回路50の第5冗長配線55が左端に備える繋ぎ換え部71は、隣り合う(n+2)段の単位回路50の第1冗長配線51に近接しているので、短絡しやすい。さらに、冗長配線51~55は、対応する枝配線61~65に接続されており、繋ぎ換え部71は、冗長配線51~55に含まれている。
実施形態1に係る単位回路50においては、図11を参照して、第1冗長配線51が中央に備える繋ぎ換える部71が、第2冗長配線52に近接しているので、短絡しやすい。同様に、n段目の単位回路50の第5冗長配線55が左端に備える繋ぎ換え部71は、隣り合う(n+2)段の単位回路50の第1冗長配線51に近接しているので、短絡しやすい。さらに、冗長配線51~55は、対応する枝配線61~65に接続されており、繋ぎ換え部71は、冗長配線51~55に含まれている。
このため、実施形態1に係る単位回路50においては、第1冗長配線51が中央に備える繋ぎ換える部71が、第2冗長配線52と短絡した場合、第1枝配線が第2枝配線と短絡する。同様に、n段目の単位回路50の第5冗長配線55が左端に備える繋ぎ換え部71が、隣り合う(n+2)段の単位回路50の第1冗長配線51と短絡した場合、n段目の単位回路50の第5枝配線65が、(n+2)段の単位回路50の第1枝配線61と短絡する。
これに対し、実施形態2に係る単位回路50においては、図14を示されるように、冗長配線51a,51b,52~55は、繋ぎ換え部71と別個に配設されており、かつ、浮遊配線である。このため、繋ぎ換え部71が、(該繋ぎ換え部71が接続する枝配線61~65に対応しない)他の冗長配線と短絡しても、短絡した冗長配線を枝配線に接続しない限り、枝配線同士は短絡しない。このため、冗長配線51~55と繋ぎ換え部71との短絡に起因する単位回路50の不良を低減することができる。
また、枝配線61~65のいずれかが断線している場合に、対応する冗長配線51a,51b,52~55とメルト接続することができるため、不良品となることから救済できる。
従って、実施形態2に係る構成によれば、実施形態1に係る構成と同様に、枝配線61~65は複線化可能なので、単位回路50は、枝配線61~65の断線に対する冗長性を備える。さらに、実施形態2に係る構成によれば、繋ぎ換え部71と他の冗長配線との短絡に対する冗長性も備える。これによって、走査線駆動回路47およびマトリックス基板20の製造歩留りをさらに向上することができる。
また、実施形態1に係る構成と実施形態2に係る構成とを組み合わせてもよい。適宜組み合わせることによって、走査線駆動回路47の製造効率(メルト接続に係る作業を伴わない段階での製造歩留り)とメルト接続を実施して不良品を救済した後の最終的な製造歩留りとの両方を向上することができる。どのように組み合わせるかは、繋ぎ換え部71と冗長配線51~55との配置などを考慮して、判断されることが好ましい。
〔実施形態3〕
本発明の他の実施形態について、図16および図17に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
本発明の他の実施形態について、図16および図17に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
実施形態3に係るマトリックス基板20は、実施形態1に係るマトリックス基板20から、図16に示すように単位回路50の回路配置が部分的に異なるが、その他は実施形態1に係るマトリックス基板20と同一構成である。なお、実施形態3に係る単位回路50の回路構成は、図3に示した実施形態1に係る単位回路50と同一構成である。
図16は、実施形態3に係る単位回路50の概略回路配置を示す平面図である。
図16に示すように、実施形態3に係るn段目の単位回路50における第1冗長配線51は、n段目の単位回路50における第1枝配線61が、(n-2)段目と(n+2)段目との単位回路50の間を接続する第2中継配線67と交差する交差部74を迂回している。
この迂回により、実施形態3に係る第1冗長配線51は、対応する第1枝配線61と重畳している重畳区間75と、交差部74を迂回している迂回区間76と、を有する。図16では、第1冗長配線51のみが迂回区間76を1区間のみ有するがこれに限らない。他の冗長配線52~55も迂回区間76を有してもよく、冗長配線51~55は、2つ以上の迂回区間76を有してもよい。
(切断)
図17は、図16に示した迂回区間76の近傍を拡大した(a)切断前および(b)切断後の図である。
図17は、図16に示した迂回区間76の近傍を拡大した(a)切断前および(b)切断後の図である。
交差部74において、枝配線61~65は、第1中継配線66または第2中継配線67または初期化配線68と交差する。このため、交差部74において、枝配線61~65は、第1中継配線66または第2中継配線67または初期化配線68と短絡することがある。短絡した場合、短絡した交差部74を枝配線61~65から切り離すことによって、枝配線61~65と、第1中継配線66または第2中継配線67または初期化配線68との短絡を解消することができる。
図17の(a)に示すように、迂回区間76において、第1冗長配線51は、第1枝配線61と重畳していない。また、交差部74の両側の切断区間77において、第1枝配線61と重畳する配線または電極はない。このため、図17の(b)に示すように、レーザ照射などによって、第1枝配線61のみを切断して、第1枝配線61を交差部74から切り離すことができる。
実施形態3に係る単位回路50においては、図17の(b)のように、第1枝配線61を交差部74から切り離すことによって、第1枝配線61と第2中継配線67との短絡を解消することができる。なお、切断された第1枝配線61は、予め第1冗長配線51によって複線化されているので、(i)第6トランジスタTr6のソース電極と(ii)第2中継配線67とに、クロック信号を供給することが可能なままである。このため、交差部における枝配線61~65の短絡に起因する単位回路50の不良を低減することができる。
切断区間77の長さは、配線(枝配線61~65,冗長配線51~55,第1中継配線66,第2中継配線67,初期化配線68)のパターニング精度(図7~図11で示したパターンの線幅および位置ずれ)、切断のためのレーザ照射の照射位置のアライアメント精度、切断作業の作業容易性、切断部78およびその近傍に導電材料が飛散すること、および切断部78の長さなどを考慮して、確保されることが好ましい。
例えば、パターニング精度、アライアメント精度、作業容易性、および飛散などに対してそれぞれ1~3μmの余裕を確保することが好ましい。このため、切断区間77の長さは、5μm以上であることが好ましい。
(効果)
実施形態3に係る構成によれば、実施形態1に係る構成と同様に、枝配線61~65は複線化されているので、単位回路50は、枝配線61~65の断線に対する冗長性を備える。さらに、実施形態3に係る構成によれば、交差部74における枝配線61~65の短絡を解消可能である。これによって、走査線駆動回路47およびマトリックス基板20の製造歩留りをさらに向上することができる。
実施形態3に係る構成によれば、実施形態1に係る構成と同様に、枝配線61~65は複線化されているので、単位回路50は、枝配線61~65の断線に対する冗長性を備える。さらに、実施形態3に係る構成によれば、交差部74における枝配線61~65の短絡を解消可能である。これによって、走査線駆動回路47およびマトリックス基板20の製造歩留りをさらに向上することができる。
また、実施形態1~3に係る構成を組み合わせてもよい。適宜組み合わせることによって、走査線駆動回路47の製造効率(メルト接続や切断に係る作業を伴わない段階での製造歩留り)とメルト接続や切断を実施して不良品を救済した後の最終的な製造歩留りとの両方を向上することができる。どのように組み合わせるかは、繋ぎ換え部71と冗長配線51~55との配置に加えて、配線容量、冗長配線同士が短絡する確率、およびシール材料を硬化するための光が透過可能な透光部の確保などを考慮して、判断されることが好ましい。
〔まとめ〕
本発明の態様1に係る駆動回路(走査線駆動回路47)は、複数の出力線(走査線31)を各々駆動するための複数の単位回路(50)と、前記単位回路の間を接続するための第1導電層(ゲート層22)から形成された第1種配線(第1中継配線66,第2中継配線67,初期化配線68)と、を備え、前記単位回路のうちの少なくとも1つは、複数の回路素子(トランジスタTr1~Tr6,ブートストラップ容量Cap)と、当該単位回路に含まれる回路素子を、(i)当該単位回路に含まれる別の回路素子と(ii)前記第1種配線と(iii)入力を供給するための幹配線との何れかに接続するための、第2導電層(ソース層25)から形成された第2種配線(枝配線61~65)と、前記第2種配線の少なくとも1本に少なくとも部分的に対応する、第3導電層(冗長配線層27)から形成された第3種配線(冗長配線51~55,第1左冗長配線51a,第1右冗長配線51b)と、を含み、前記第2種配線の前記少なくとも1本は、複数の第1種接続部(枝配線の接続部72)を備え、前記第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部(冗長配線の接続部57)を備える構成である。
本発明の態様1に係る駆動回路(走査線駆動回路47)は、複数の出力線(走査線31)を各々駆動するための複数の単位回路(50)と、前記単位回路の間を接続するための第1導電層(ゲート層22)から形成された第1種配線(第1中継配線66,第2中継配線67,初期化配線68)と、を備え、前記単位回路のうちの少なくとも1つは、複数の回路素子(トランジスタTr1~Tr6,ブートストラップ容量Cap)と、当該単位回路に含まれる回路素子を、(i)当該単位回路に含まれる別の回路素子と(ii)前記第1種配線と(iii)入力を供給するための幹配線との何れかに接続するための、第2導電層(ソース層25)から形成された第2種配線(枝配線61~65)と、前記第2種配線の少なくとも1本に少なくとも部分的に対応する、第3導電層(冗長配線層27)から形成された第3種配線(冗長配線51~55,第1左冗長配線51a,第1右冗長配線51b)と、を含み、前記第2種配線の前記少なくとも1本は、複数の第1種接続部(枝配線の接続部72)を備え、前記第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部(冗長配線の接続部57)を備える構成である。
上記構成によれば、少なくとも1つの単位回路において、対応する第3種配線がある第2種配線は、複数の第1種接続部を備え、第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部を備える。このため、互いに対応する第2種配線と第3種配線とは、第1接続部と第2接続部とを接続することによって、接続されることができる。このような第2種配線と第3種配線との接続によって、第1種接続部の間を、第2種配線に加えて、第3種配線でも接続することができる。換言すると、配線の複線化が可能である。これにより、少なくとも1つの単位回路は、第2種配線の断線に対する冗長性を備えるので、駆動回路は、第2種配線の断線に対する冗長性を備える。
また、1本の配線が断線する確率よりも、2本の配線が両方とも断線する確率は、小さい。したがって、複線化によって、第1種接続部の間を接続する配線が全て、断線する確率を低減することができる。これにより、断線による駆動回路の不良を低減することができるので、駆動回路の製造歩留りを向上することができる。
なお、第1種接続部と第2種接続部とは、(i)その間を接続する第2種配線が断線している第1種接続部の間のみ、第3種配線が接続するように、接続されてもよいし、(ii)第2種配線の断線と無関係に、接続されてもよい。
さらに、第2種配線と第3種配線との両方で接続されている第1種接続部の間の合成された配線抵抗は、第2種配線のみで接続されている第1種接続部の間の配線抵抗よりも、小さい。このため、その間を接続する第2種配線が断線していない第1種接続部の間も、第3種配線が接続するように、互いに対応する第1種接続部と第2種接続部を接続することにより、配線抵抗を低減することができる。
本発明の態様2に係る駆動回路(走査線駆動回路47)は、上記の態様1において、前記単位回路(50)のうちの前記少なくとも1つは、前記回路素子(トランジスタTr1~Tr6,ブートストラップ容量Cap)として、対応する出力線(走査線31)を駆動するための出力トランジスタ(第6トランジスタTr6)を含み、前記出力トランジスタは、ソース電極およびドレイン電極の一方(ドレイン電極)が、対応する出力線に接続され、ソース電極およびドレイン電極の他方(ソース電極)が、対応する第3種配線(第1冗長配線51)がある第2種配線(第1枝配線61)によって、前記幹配線(クロック幹配線35~38の何れか)に接続されるように、構成されている構成としてもよい。
上記構成によれば、少なくとも、出力トランジスタを幹配線に接続する第2種配線は、複線化可能である。
出力トランジスタは、出力線を駆動するので、ソース‐ドレイン間が通電状態でのチャネル抵抗が小さいことが好ましい。チャネル抵抗が小さいほど、ソース-ドレイン間を流れる電流が大きくなり、ソース-ドレインでの電圧降下が小さくなる。このため、出力トランジスタのチャネル抵抗が小さいほど、駆動回路は出力抵抗に強くなり、出力信号の鈍りを低減することができる。例えば、駆動回路が、出力線として、マトリックス基板の走査線を駆動する場合、出力トランジスタは、走査線に充電する能力が十分に高いように、チャネル抵抗が小さいことが好ましい。このように、チャネル抵抗を小さくするために、出力トランジスタは、出力トランジスタ以外の回路素子よりも大きくなる傾向にある。
また、通常、回路素子を形成するための導電層と、第1種配線および第2種配線を形成する導電層とは、共通する。このため、回路素子と配線とは重畳も接触もできない。したがって、出力トランジスタは、従来、面積が広く、かつ、平面視において配線と重畳も接触もしなかった。加えて、液晶などの電気光学物質を封入するためのシールを形成するシール材には、光硬化性材料が多く用いられる。このため、シールを形成する領域には、シール材を硬化するための光が透過可能な透過部が、設けられる。
このため、一般的に、表示装置のためのマトリックス基板の周辺領域において、(i)出力トランジスタは、表示領域側に配設され、(ii)幹配線は、表示領域の反対側に配設され、(iii)出力トランジスタ以外の単位回路に含まれる回路素子は、出力トランジスタと幹配線との間に配設されるように、駆動回路および幹配線はレイアウトされてきた。
このようなレイアウトでは、出力トランジスタを幹配線に接続するための第2種配線が、第2種配線のうちで、最も長い。このため、出力トランジスタを幹配線に接続するための第2種配線は、断線する確率が最も大きく、配線抵抗も最も大きくなりやすい。これらのため、出力トランジスタを幹配線に接続するための第2種配線が、複線化可能なことは、極めて有益である。
本発明の態様3に係る駆動回路(走査線駆動回路47)は、上記の態様2において、前記出力トランジスタのソース電極およびドレイン電極の前記他方(第6トランジスタTr6のソース電極)は、クロック信号を前記駆動回路に供給するための前記幹配線(クロック幹配線35~38の何れか)に接続される構成としてもよい。
本発明の態様4に係る駆動回路(走査線駆動回路47)は、上記の態様1~3の何れか1態様において、前記第1導電層(ゲート層22)と、前記第2導電層(ソース層25)と、前記第3導電層(冗長配線層27)とは、互いに異なる導電層である構成としてもよい。
上記構成によれば、第1導電層と第2導電層と第3導電層とは、互いに異なる導電層であるので、第1種配線と第2種配線と第3種配線とは、平面視において、互いに重畳可能である。したがって、第2種配線が第1種配線と交差するように、第2種配線を配設してもよい。また、第3種配線が第1種配線と交差するように、第3種配線を配設してもよい。また、第3種配線が第2種配線に沿って、第2種配線の上を延伸するように、第3種配線を配設してもよい。
本発明の態様5に係る駆動回路(走査線駆動回路47)は、上記の態様4において、前記第2導電層(ソース層25)と前記第3導電層(冗長配線層27)との間には、絶縁膜(第1層間絶縁膜26)のみが挟まれている構成としてもよい。
上記構成によれば、第2導電層と第3導電層との間には、絶縁膜のみが挟まれる。このため、(i)互いに対応する第2種配線と第3種配線と、(ii)その他の配線と、の間の配線容量を低減することができる。これによって、容量負荷が減るので、信号鈍りを低減することができる。これは、互いに対応する第2種配線と第3種配線とが、平面視において重畳している場合に、特に、有益である。
さらに、上記構成によれば、第2導電層と第3導電層とが近いので、互いに対応する第1種接続部と第2種接続部とを、接続することが容易である。このため、第2導電層と第3導電層との間の絶縁膜の厚さは、薄いことが好ましい。
本発明の態様6に係る駆動回路(走査線駆動回路47)は、上記の態様4または5において、前記第2種配線(枝配線61~65)は、前記回路素子(トランジスタTr1~Tr6,ブートストラップ容量Cap)の前記第1導電層から形成された電極、前記第1種配線(第1中継配線66,第2中継配線67,初期化配線68)、および前記第1導電層から形成された前記幹配線(低電位幹配線34,クロック幹配線35~38)の何れかと接続されるための第3種接続部(枝配線の接続部72)を備え、前記第3種接続部は、前記第1種接続部(枝配線の接続部72)の少なくとも1つを含む、構成としてもよい。
上記構成によれば、第2種配線が、回路素子または第1種配線または幹配線と接続されるための第3種接続部は、第1種接続部の少なくとも1つを含む。このため、第2種配線が備える接続部(第1種接続部と第3種接続部)の数を減らすことができる。
異なる導電層から形成された配線を接続するための接続部は、接続部でない部分よりも大きくなる。例えば、(i)導電層の上に絶縁膜を形成し、(ii)絶縁膜にスルーホールを開け、(iii)絶縁膜の上に別の導電層を形成すると共に、そのスルーホールに導電材料を埋めることによって、配線を接続する。この場合、接続部はスルーホールの開口よりも十分に大きい必要がある。
したがって、第2種配線が備える接続部の数を減らすことは、第2種配線を配設するための領域を小面積化するために、有益であり、駆動回路のレイアウトのための領域を小面積化するために、有益である。
本発明の態様7に係る駆動回路(走査線駆動回路47)は、上記の態様4または5において、前記単位回路(50)は、前記第3導電層(冗長配線層27)から形成された繋ぎ換え部(71)を、さらに備え、前記第2種配線(枝配線61~65)は、前記繋ぎ換え部を通じて、前記回路素子の前記第1導電層から形成された電極(ブートストラップ容量Capの一方電極,第2トランジスタTr2のゲート電極)、前記第1種配線(第1中継配線66,第2中継配線67)、および前記第1導電層から形成された前記幹配線(低電位幹配線34,クロック幹配線35~38)の何れかと接続されるための第3種接続部(枝配線の接続部72)を備え、前記繋ぎ換え部は、前記第3種配線(冗長配線51a,51b,52~55)から分離されている構成としてもよい。
本発明の態様8に係る駆動回路(走査線駆動回路47)は、上記の態様4~7の何れか1態様おいて、前記第3種配線(冗長配線51a,51b,52~55)の少なくとも1本は、平面視において、対応する第2種配線(枝配線61~55)と重畳する重畳区間(重畳区間75)を有する構成としてもよい。
上記構成によれば、第3種配線の少なくとも1本は、対応する第2種配線と重畳する重畳区間を有する。これにより、互いに対応する第2種配線および第3種配線と、他の配線との間の配線容量を低減することができる。
近年、マトリックス基板に走査線駆動回路をモノリシックに形成するゲートドライバーモノリシック(Gate Driver Monolithic, GMD)技術が普及している。このようなマトリックス基板を用いる表示装置において、マトリックス基板の周辺領域でシール材を硬化させて、マトリックス基板と対向基板との間に液晶などの電気光学物質を封入するシールを形成する。また、走査線駆動回路も、マトリックス基板の周辺領域に用いられる。このため、周辺領域を小面積化するために、走査線駆動回路を形成する駆動回路領域の一部または全部は、シールを形成するシール領域と重畳する。このため、光硬化性のシール材を用いることができるように、走査線駆動回路は、シール材を硬化する光が透過する透光部を確保しやすい構成であることが好ましい。
上記構成によれば、第3種配線の少なくとも1本は、対応する第2種配線と重畳する重畳区間を有する。このため、透光部を確保しやすい。したがって、GMD技術を採用したマトリックス基板に適した駆動回路を実現することができる。
本発明の態様9に係る駆動回路(走査線駆動回路47)は、上記の態様8において、前記第1導電層(ゲート層22)と、前記第2導電層(ソース層25)と、前記第3導電層(冗長配線層27)とは、絶縁基板(21)の上にこの順に積層されている構成としてもよい。
本発明の態様10に係る駆動回路(走査線駆動回路47)は、上記の態様9において、前記第3種配線(冗長配線51~55,第1左冗長配線51a,第1右冗長配線51b)の幅は、前記重畳区間(75)において、対応する第2種配線(枝配線61~65)の幅よりも、細い構成としてもよい。
上記構成によれば、重畳区間において、互いに対応する第3種配線と第2種配線のうち、基板側の第2種配線が太く、基板の反対側の第3種配線が細い。このため、基板の反対側の配線が細いので、透光部を確保しやすい。GMD技術を採用したマトリックス基板においては、走査線駆動回路は、シール材を硬化する光が透過する透光部を確保しやすい構成であることが好ましい。したがって、GMD技術を採用したマトリックス基板に適した駆動回路を実現することができる。
本発明の態様11に係る駆動回路(走査線駆動回路47)は、上記の態様4~10の何れか1態様において、前記第3種配線(冗長配線51~55,第1左冗長配線51a,第1右冗長配線51b)の少なくとも1本は、平面視において、対応する第2種配線(枝配線61~65)と前記第1種配線(第1中継配線66,第2中継配線67,初期化配線68)とが交差する交差部(74)を迂回する迂回区間(76)を有する構成としてもよい。
上記構成によれば、第3種配線の少なくとも1本は、第2種配線と第1種配線とが交差する交差部を迂回する迂回区間を有する。このため、迂回されている交差部で、第2種配線と第1種配線とが短絡した場合に、修復が容易である。この修復は、例えば、(i)短絡した交差部の両側で、第2種配線を切断し、(ii)この切断によってその間を接続する第2種配線が断線した第1種接続部の間を、第3種配線が接続するように、第1種接続部と第2種接続部とを接続する。なお、修復のための切断を容易にするために、迂回する交差部の両側(例えば、5μm以内)の第2種配線の上には、配線および回路素子が配設されていないことが好ましい。
本発明の態様12に係る駆動回路(走査線駆動回路47)は、上記の態様1~11の何れか1態様において、前記回路素子は、(i)前記第1導電層(ゲート層22)から形成されたゲート電極と、(ii)前記第2導電層(ソース層25)から形成されたソース電極およびドレイン電極と、を有するトランジスタ(Tr1~Tr6)を含む構成としてもよい。
本発明の態様13に係る駆動回路(走査線駆動回路47)は、上記の態様1~12の何れか1態様において、前記第1種配線は、1つの前記単位回路に、別の1つの前記単位回路の出力を供給するための第1中継配線(66)を含む構成としてもよい。
上記構成によれば、単位回路には、別の単位回路の出力を供給することができる。このため、例えば、フリップフロップ回路を、単位回路として用いることができるので、駆動回路は、シフトレジスタとして機能することができる。
本発明の態様14に係る駆動回路(走査線駆動回路47)は、上記の態様1~13の何れか1態様において、前記第1種配線は、1つの前記単位回路に、別の1つの前記単位回路の入力を供給するための第2中継配線(67)を含む構成としてもよい。
上記構成によれば、単位回路には、別の単位回路の入力を供給することができる。このため、駆動回路に入力するための幹配線と単位回路との間の接続の自由度を高くすることができる。例えば、回路素子を幹配線に接続する枝配線から中継配線を分岐したり、幹配線に接続されている回路素子の電極から中継配線を分岐したり、することができる。
本発明の態様15に係る駆動回路(走査線駆動回路47)は、上記の態様1~14の何れか1態様において、前記第1種配線は、前記単位回路を初期化するための初期化信号(Reset)を供給するための初期化配線(68)を含む構成としてもよい。
本発明の態様16に係るマトリックス基板(20)は、前記出力線が走査線(31)として配設された表示領域(30)と、上記の態様1~15の何れか1態様における駆動回路(走査線駆動回路47)と、前記幹配線(低電位幹配線34,クロック幹配線35~38)と、が配設された周辺領域(40)と、を有する絶縁基板(21)を備える構成である。
本発明の態様17に係るマトリックス基板(20)は、複数の走査線(31)が配設された表示領域(30)と、(i)各走査線を駆動するための複数の単位回路(50)と、前記単位回路の間を接続するための第1導電層(ゲート層22)から形成された第1種配線(第1中継配線66,第2中継配線67,初期化配線68)とを備える駆動回路(走査線駆動回路47)と、(ii)前記駆動回路へ入力(Vss,CK1~CK4)を供給するための幹配線(低電位幹配線34,クロック幹配線35~38)と、が配設された周辺領域(40)と、を有する絶縁基板(21)を備え、前記単位回路のうちの少なくとも1つは、複数の回路素子(トランジスタTr1~Tr6,ブートストラップ容量Cap)と、当該単位回路に含まれる回路素子を、(i)当該回路に含まれる別の回路素子と(ii)前記第1種配線と(iii)前記幹配線との何れかに接続するための、第2導電層(ソース層25)から形成された第2種配線(枝配線61~65)と、前記第2種配線の少なくとも1本に少なくとも部分的に対応する、第3導電層(冗長配線層27)から形成された第3種配線(冗長配線51~55,第1左冗長配線51a,第1右冗長配線51b)と、を含み、前記第2種配線の前記少なくとも1本は、複数の第1種接続部(枝配線の接続部72)を備え、前記第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部(冗長配線の接続部57)を備える。
本発明の態様18に係るマトリックス基板(20)は、上記の態様16または17において、前記周辺領域(40)は、電気光学物質(液晶12)を封入するためのシール(11)を形成するためのシール領域(41)を含み、前記シール領域において、前記絶縁基板(21)の上に、積層された前記第1導電層(ゲート層22)と前記第2導電層(ソース層25)と前記第3導電層(冗長配線層27)とを含む積層の最上層は、絶縁膜(第2層間絶縁膜28)である構成としてもよい。
本発明の態様19に係る表示装置(液晶表示パネル100)は、上記の態様16~18の何れか1態様におけるマトリックス基板を備える構成である。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
10 対向基板
11 シール
12 液晶
20 マトリックス基板
21 絶縁基板
22 ゲート層(第1導電層)
23 ゲート絶縁膜
24 半導体層
25 ソース層(第2導電層)
26 第1層間絶縁膜
27 冗長配線層(第3導電層)
28 第2層間絶縁膜
29 コンタクトホール
30 表示領域
31 走査線(出力線)
32 データ線
34 低電位幹配線(幹配線)
35 第1クロック幹配線(幹配線)
36 第2クロック幹配線(幹配線)
37 第3クロック幹配線(幹配線)
38 第4クロック幹配線(幹配線)
40 周辺領域
41 シール領域
44 幹配線領域
45 駆動回路領域
47 走査線駆動回路(駆動回路)
48 データ線駆動回路
49 端子部
50 単位回路
51 第1冗長配線(第3種配線)
51a 第1左冗長配線(第3種配線)
51b 第1右冗長配線(第3種配線)
52 第2冗長配線(第3種配線)
53 第3冗長配線(第3種配線)
54 第4冗長配線(第3種配線)
55 第5冗長配線(第3種配線)
57 冗長配線の接続部,接続部(第2種接続部)
61 第1枝配線(第2種配線)
62 第2枝配線(第2種配線)
63 第3枝配線(第2種配線)
64 第4枝配線(第2種配線)
65 第5枝配線(第2種配線)
66 第1中継配線(第1種配線)
67 第2中継配線(第1種配線)
68 初期化配線(第1種配線)
71 繋ぎ換え部
72 枝配線の接続部,接続部(第1種接続部)
74 交差部
75 重畳区間
76 迂回区間
100 液晶表示パネル
Cap ブートストラップ容量
CK1 第1クロック信号(入力,クロック信号)
CK2 第2クロック信号(入力,クロック信号)
CK3 第3クロック信号(入力,クロック信号)
CK4 第4クロック信号(入力,クロック信号)
Out 出力
Reset 初期化信号
Tr1 第1トランジスタ
Tr2 第2トランジスタ
Tr3 第3トランジスタ
Tr4 第4トランジスタ
Tr5 第5トランジスタ
Tr6 第6トランジスタ
Vss 低電位(入力)
11 シール
12 液晶
20 マトリックス基板
21 絶縁基板
22 ゲート層(第1導電層)
23 ゲート絶縁膜
24 半導体層
25 ソース層(第2導電層)
26 第1層間絶縁膜
27 冗長配線層(第3導電層)
28 第2層間絶縁膜
29 コンタクトホール
30 表示領域
31 走査線(出力線)
32 データ線
34 低電位幹配線(幹配線)
35 第1クロック幹配線(幹配線)
36 第2クロック幹配線(幹配線)
37 第3クロック幹配線(幹配線)
38 第4クロック幹配線(幹配線)
40 周辺領域
41 シール領域
44 幹配線領域
45 駆動回路領域
47 走査線駆動回路(駆動回路)
48 データ線駆動回路
49 端子部
50 単位回路
51 第1冗長配線(第3種配線)
51a 第1左冗長配線(第3種配線)
51b 第1右冗長配線(第3種配線)
52 第2冗長配線(第3種配線)
53 第3冗長配線(第3種配線)
54 第4冗長配線(第3種配線)
55 第5冗長配線(第3種配線)
57 冗長配線の接続部,接続部(第2種接続部)
61 第1枝配線(第2種配線)
62 第2枝配線(第2種配線)
63 第3枝配線(第2種配線)
64 第4枝配線(第2種配線)
65 第5枝配線(第2種配線)
66 第1中継配線(第1種配線)
67 第2中継配線(第1種配線)
68 初期化配線(第1種配線)
71 繋ぎ換え部
72 枝配線の接続部,接続部(第1種接続部)
74 交差部
75 重畳区間
76 迂回区間
100 液晶表示パネル
Cap ブートストラップ容量
CK1 第1クロック信号(入力,クロック信号)
CK2 第2クロック信号(入力,クロック信号)
CK3 第3クロック信号(入力,クロック信号)
CK4 第4クロック信号(入力,クロック信号)
Out 出力
Reset 初期化信号
Tr1 第1トランジスタ
Tr2 第2トランジスタ
Tr3 第3トランジスタ
Tr4 第4トランジスタ
Tr5 第5トランジスタ
Tr6 第6トランジスタ
Vss 低電位(入力)
Claims (15)
- 複数の出力線を各々駆動するための複数の単位回路と、前記単位回路の間を接続するための第1導電層から形成された第1種配線と、を備え、
前記単位回路のうちの少なくとも1つは、
複数の回路素子と、
当該単位回路に含まれる回路素子を、(i)当該単位回路に含まれる別の回路素子と(ii)前記第1種配線と(iii)入力を供給するための幹配線との何れかに接続するための、第2導電層から形成された第2種配線と、
前記第2種配線の少なくとも1本に少なくとも部分的に対応する、第3導電層から形成された第3種配線と、を含み、
前記第2種配線の前記少なくとも1本は、複数の第1種接続部を備え、
前記第3種配線は、対応する第2種配線の各第1種接続部に接続可能な複数の第2種接続部を備えることを特徴とする駆動回路。 - 前記単位回路のうちの前記少なくとも1つは、前記回路素子として、対応する出力線を駆動するための出力トランジスタを含み、
前記出力トランジスタは、
ソース電極およびドレイン電極の一方が、対応する出力線に接続され、
ソース電極およびドレイン電極の他方が、対応する第3種配線がある第2種配線によって、前記幹配線に接続されるように、構成されていることを特徴とする請求項1に記載の駆動回路。 - 前記出力トランジスタのソース電極およびドレイン電極の前記他方は、クロック信号を前記駆動回路に供給するための前記幹配線に接続されることを特徴とする請求項2に記載の駆動回路。
- 前記第1導電層と、前記第2導電層と、前記第3導電層とは、互いに異なる導電層であることを特徴とする請求項1~3の何れか1項に記載の駆動回路。
- 前記第2導電層と前記第3導電層との間には、絶縁膜のみが挟まれていることを特徴とする請求項4に記載の駆動回路。
- 前記第2種配線は、前記回路素子の前記第1導電層から形成された電極、前記第1種配線、および前記第1導電層から形成された前記幹配線の何れかと接続されるための第3種接続部を備え、
前記第3種接続部は、前記第1種接続部の少なくとも1つを含む、ことを特徴とする請求項4または5に記載の駆動回路。 - 前記単位回路は、前記第3導電層から形成された繋ぎ換え部を、さらに備え、
前記第2種配線は、前記繋ぎ換え部を通じて、前記回路素子の前記第1導電層から形成された電極、前記第1種配線、および前記第1導電層から形成された前記幹配線の何れかと接続されるための第3種接続部を備え、
前記繋ぎ換え部は、前記第3種配線から分離されていることを特徴とする請求項4または5に記載の駆動回路。 - 前記第3種配線の少なくとも1本は、平面視において、対応する第2種配線と重畳する重畳区間を有することを特徴とする請求項4~7の何れか1項に記載の駆動回路。
- 前記第1導電層と、前記第2導電層と、前記第3導電層とは、絶縁基板の上にこの順に積層されていることを特徴とする請求項8に記載の駆動回路。
- 前記第3種配線の幅は、前記重畳区間において、対応する第2種配線の幅よりも、細いことを特徴とする請求項9に記載の駆動回路。
- 前記第3種配線の少なくとも1本は、平面視において、対応する第2種配線と前記第1種配線とが交差する交差部を迂回する迂回区間を有することを特徴とする請求項4~10の何れか1項に記載の駆動回路。
- 前記回路素子は、(i)前記第1導電層から形成されたゲート電極と、(ii)前記第2導電層から形成されたソース電極およびドレイン電極と、を有するトランジスタを含むことを特徴とする請求項1~11の何れか1項に記載の駆動回路。
- 前記出力線が走査線として配設された表示領域と、
請求項1~12の何れか1項に記載の駆動回路と、前記幹配線と、が配設された周辺領域と、を有する絶縁基板を備えるマトリックス基板。 - 前記周辺領域は、電気光学物質を封入するためのシールを形成するためのシール領域を含み、
前記シール領域において、前記絶縁基板の上に、積層された前記第1導電層と前記第2導電層と前記第3導電層とを含む積層の最上層は、絶縁膜であることを特徴とする請求項13に記載のマトリックス基板。 - 請求項13または14に記載のマトリックス基板を備えることを特徴とする表示装置。
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