WO2018003244A1 - メモリコントローラ、メモリシステムおよび情報処理システム - Google Patents

メモリコントローラ、メモリシステムおよび情報処理システム Download PDF

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WO2018003244A1
WO2018003244A1 PCT/JP2017/015412 JP2017015412W WO2018003244A1 WO 2018003244 A1 WO2018003244 A1 WO 2018003244A1 JP 2017015412 W JP2017015412 W JP 2017015412W WO 2018003244 A1 WO2018003244 A1 WO 2018003244A1
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memory
write
control unit
read
command
Prior art date
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PCT/JP2017/015412
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石井　健
宏行 岩城
中西　健一
藤波　靖
龍男 新橋
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ソニー株式会社
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Publication date
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    • G06F3/0673—Single storage device

Definitions

  • This technology relates to a memory controller that controls a memory. More specifically, the present invention relates to a memory controller, a memory system, and an information processing system that generate requests for a plurality of memories based on commands issued from a computer.
  • a technique for speeding up memory access to a plurality of memories (for example, memory banks or dies) by changing the order of reading is known. For example, when there is a write request from the command issuer circuit, the memory command issue order is changed based on the past command issue history held in the command history buffer and two or more newly requested commands.
  • An apparatus to be changed has been proposed (see, for example, Patent Document 1).
  • the memory command issuance order is changed based on the command issuance history and the newly requested command.
  • a memory that requires processing such as generating an error correction code for write data
  • This technology was created in view of such a situation, and aims to appropriately determine the order of read access to the memory.
  • a first aspect of the present technology is a memory write control unit that generates a write request for one of a plurality of memories based on a write command from a computer. And a memory read control for generating a read request for one of the plurality of memories based on a read command from the computer according to a priority according to a data processing state of the write data related to the write request in the memory write control unit
  • the memory write control unit generates an error correction code generation unit that generates an error correction code for the write data, and generates the error correction code for the write data for each of the plurality of memories.
  • a busy signal generation unit that generates a busy signal indicating whether or not the data is in the data processing state, and the memory read control unit is generating the error correction code when the busy signal is among the plurality of memories.
  • the priority may be set higher. As a result, the read request is preferentially requested to the memory indicating that the error correction code is being generated.
  • the memory write control unit includes a data buffer that holds the write data in which the error correction code is generated, and an error correction code for the write data for each of the plurality of memories.
  • a ready signal generation unit that generates a ready signal indicating whether the data buffer has been prepared and is prepared in the data buffer as the data processing state, and the memory read control unit includes the memory read control unit of the plurality of memories.
  • the ready signal indicates that the error correction code has been generated, the priority may be set low. As a result, the read request is preferentially requested to a memory other than the memory for which the error correction code has been generated.
  • the memory read control unit includes a command queue that holds a read command from the computer, and a write queue for writing data related to the write request for each of the plurality of memories. Based on the read command selection unit that sets the priority according to the data processing state and selects a read command for any of the plurality of memories from the command queue according to the priority, and the selected read command You may make it provide the memory request address transmission part which produces
  • FIG. 3 is a diagram illustrating a configuration example of a memory control unit (memory write control unit) 250-2 according to the first embodiment of the present technology.
  • FIG. 3 is a diagram illustrating a configuration example of a memory control unit (memory read control unit) 250-1 according to the first embodiment of the present technology.
  • FIG. FIG. 3 is a diagram illustrating a configuration example of a memory control unit (memory read control unit) 250-1 according to the first embodiment of the present technology.
  • 10 is a diagram illustrating an example of a priority assignment rule for a read command by the read command selection unit 254-1 according to the first embodiment of the present technology.
  • 21 is a flowchart illustrating an example of a read command selection processing procedure by a read command selection unit 254-1 of the present technology. It is a comparative example for demonstrating the operation timing of the memory controller 200 in 1st Embodiment of this technique.
  • 6 is an operation timing example of the memory controller 200 according to the first embodiment of the present technology. It is a figure showing an example of a signal line of memory control engine 202 in a 2nd embodiment of this art. It is a figure showing an example of composition of memory control part (memory write control part) 250-2 in a 2nd embodiment of this art.
  • First Embodiment Example in which high priority is given to a read command for a memory die for which write data is being prepared
  • Second Embodiment Example in which a low priority is given to a read command for a memory die for which write data preparation is completed
  • FIG. 1 is a diagram illustrating a configuration example of an information processing system according to an embodiment of the present technology.
  • the information processing system includes a host computer 100, a memory controller 200, and a memory 300.
  • the memory controller 200 and the memory 300 constitute a memory system 400.
  • the host computer 100 issues commands for instructing the memory 300 to perform data read processing and write processing.
  • the host computer 100 includes a processor (not shown) that executes processing as the host computer 100 and a controller interface (not shown) for exchanging data with the memory controller 200.
  • the host computer 100 generally includes a data buffer.
  • the host computer 100 and the memory controller 200 are connected by a signal line 109.
  • the host computer 100 is an example of a computer described in the claims.
  • the memory controller 200 performs request control for the memory 300 in accordance with a command from the host computer 100.
  • the memory controller 200 and the memory 300 are connected by a signal line 309.
  • the memory 300 includes a control unit (not shown) and a memory cell array.
  • the control unit of the memory 300 accesses the memory cell according to a request from the memory controller 200.
  • the memory cell array of the memory 300 is a memory cell array composed of a plurality of memory cells, and stores one of two values for each bit, or stores one of multiple values for each plurality of bits. A large number of memory cells are arranged two-dimensionally (matrix).
  • This memory cell array is assumed to be a non-volatile memory (NVM) in which a page having a plurality of byte sizes is used as a read or write access unit and data can be overwritten without being erased.
  • NVM non-volatile memory
  • the memory 300 includes a plurality of nonvolatile memories (such as a die or a chip) and can be accessed independently.
  • FIG. 2 is a diagram illustrating a configuration example of the memory controller 200 according to the embodiment of the present technology.
  • the memory controller 200 includes a storage interface control unit 210, a processor 230, a RAM 240, and a memory control engine 201, which are interconnected by an I / O bus 220.
  • the storage interface control unit 210 is connected to the host computer 100 via the signal line 109 and exchanges with the host computer 100.
  • the storage interface control unit 210 includes a general-purpose bus used as an interface for storage, such as USB, SATA, and PCIe.
  • command queuing capable of simultaneously receiving a plurality of commands from the host computer 100 is supported. Thereby, a request for accessing the memory 300 is randomly transmitted to perform read access and write access.
  • the processor 230 performs processing necessary for the operation of the memory controller 200.
  • the RAM 240 is a memory that stores data and the like necessary for the operation of the memory controller 200. This RAM 240 is also used as a data buffer.
  • the memory control engine 201 performs request control for the memory 300.
  • the memory control engine 201 includes two memory control units 250-1 and 250-2, a connection switching unit 260, and a memory interface control unit 270.
  • the memory control units 250-1 and 250-2 each perform request control for the memory 300 independently.
  • the memory control unit 250-1 controls a read request to the memory 300 (hereinafter may be referred to as “memory read control unit”).
  • the memory control unit 250-2 controls a write request to the memory 300 (hereinafter may be referred to as “memory write control unit”).
  • the memory control unit 250-1 is connected to the I / O bus 220 via the signal line 229-1 and is connected to the connection switching unit 260 via the signal line 269-1.
  • the memory control unit 250-2 is connected to the I / O bus 220 via the signal line 229-2, and is connected to the connection switching unit 260 via the signal line 269-2.
  • the signal lines 229-1 and 229-2 may be collectively referred to as a signal line 229.
  • the signal lines 269-1 and 269-2 may be collectively referred to as a signal line 269.
  • connection switching unit 260 performs switching so that one of the memory control units 250-1 and 250-2 is connected to the memory 300.
  • the memory interface control unit 270 is connected to the connection switching unit 260 via the signal line 279 and exchanges data with the memory 300.
  • the bandwidth of the I / O bus 220 is larger than the read / write bandwidth of the memory 300. Therefore, it is assumed that the performance of the memory 300 determines the performance of the memory system 400.
  • FIG. 3 is a diagram illustrating an example of signal lines of the memory control engine 201 according to the first embodiment of the present technology.
  • the signal line 229 between the memory control unit 250 and the I / O bus 220 includes a command signal line, a data signal line, and a result signal line.
  • the signal line 269 between the memory control unit 250 and the connection switching unit 260 includes a connection request signal line, a request address (Req / Adr) signal line, a data (Data) signal line, and busy statuses 1 and 2 ( Busy / Status 1, 2) Includes signal lines.
  • a signal line 279 between the connection switching unit 260 and the memory interface control unit 270 includes a request address (Req / Adr) signal line, a data (Data) signal line, and a busy status (Busy / Status) signal line. Including.
  • the storage interface control unit 210 supplies a command issued from the host computer 100 to one of the two memory control units 250-1 or 250-2 according to the command.
  • Each of the memory control units 250 receives a command issued from the host computer 100 and independently generates a request for the memory 300 to perform control. As a result, the memory control unit 250 is operated in parallel to prevent the waiting time on the memory interface control unit 270 from occurring.
  • the memory control engine 201 is connected to the two memory dies # 1 (301) and the memory die # 2 (302) via the signal line 309. Which of the memory dies # 1 and # 2 is to be accessed is instructed by chip select signals CS1 and CS2 from the memory interface control unit 270.
  • the busy status 1 (Busy / Status1) signal line indicates the busy status of the memory die # 1
  • the busy status 2 (Busy / Status2) signal line indicates the busy status of the memory die # 2.
  • the memory control unit 250-1 controls a read request to the memory 300, and the memory control unit 250-2 controls a write request to the memory 300.
  • the memory control unit 250-2 performs data processing on the write data.
  • data processing for example, processing for generating an error correction code (ECC) for write data is assumed, but other processing such as encryption may be used.
  • ECC error correction code
  • the memory control unit 250-2 outputs the signal “enc_busy1” and the signal “enc_busy2” to the memory control unit 250-1.
  • the signal “enc_busy1” indicates whether an error correction code for write data relating to a write request for the memory die # 1 is being generated.
  • the signal “enc_busy2” indicates whether an error correction code for write data relating to a write request for the memory die # 2 is being generated.
  • Each of the memory control units 250-1 and 250-2 can perform request control on the memory dies # 1 and # 2 in parallel. That is, after the memory control unit 250-1 executes a read request to one of the memory dies # 1 and # 2, the request signal to the connection switching unit 260 is terminated, and the memory control unit 250-2 immediately sends the write request to the memory die # 1. It can be executed for the other of # 1 and # 2.
  • the memory control unit 250 receives and manages the Busy / Status signal from the memory interface control unit 270 for each of the memory dies # 1 and # 2.
  • the memory control unit 250 clears the write busy information.
  • the next write request is not transmitted to the memory dies # 1 and # 2 in the write busy state.
  • the memory control unit 250 outputs a connection request to the connection switching unit 260 in order to confirm the status information for the memory dies # 1 and # 2 in the write busy state, and after confirming the status information, Stop.
  • memory dies # 1 and # 2 are examples of the memory described in the claims.
  • FIG. 4 is a diagram illustrating a configuration example of the memory control unit (memory write control unit) 250-2 according to the first embodiment of the present technology.
  • the memory control unit 250-2 includes a decoder 252-2, a memory request address transmission unit 253-2, a bus data reception unit 254-2, an error correction code generation unit 255-2, and a memory data transmission unit 257-. 2 and a busy signal generator 258-2.
  • the decoder 252-2 is a decoder that interprets commands issued from the host computer 100. As a decoding result, for example, the signal “die1_sel” is asserted when the write command is for the memory die # 1, and the signal “die2_sel” is asserted when the write command is for the memory die # 2.
  • the memory request address transmission unit 253-2 transmits a request and an address to the memory 300 according to the decoding result by the decoder 252-2.
  • the memory request address transmission unit 253-2 outputs a connection request to the connection switching unit 260 prior to transmitting a request and an address.
  • the bus data receiving unit 254-2 receives write data from the I / O bus 220 and supplies it to the error correction code generating unit 255-2.
  • the error correction code generation unit 255-2 generates an error correction code (ECC) for the write data received by the bus data reception unit 254-2.
  • ECC error correction code
  • the error correction code generation unit 255-2 asserts the signal “enc_busy” when an error correction code is being generated for the write data supplied from the bus data reception unit 254-2. That is, the signal “enc_busy” indicates a “busy state” if an error correction code is being generated, and indicates an “idle state” if it is not being generated.
  • the memory data transmission unit 257-2 transmits write data and an error correction code to the memory 300.
  • the busy signal generation unit 259-2 generates a busy signal indicating whether or not an error correction code for write data related to a write request is being generated for each of the memory dies # 1 and # 2. That is, when the signal “enc_busy” indicates “busy state”, the signal “enc_busy1” is set to “busy state” and the signal “enc_busy2” is set to “idle state” if the signal “die1_sel” is asserted. In this case, if the signal “die2_sel” is asserted, the signal “enc_busy2” is set to “busy state”, and the signal “enc_busy1” is set to “idle state”. On the other hand, when the signal “enc_busy” indicates the “idle state”, the signals “enc_busy1” and “enc_busy2” are both set to the “idle state”.
  • FIG. 5 is a diagram illustrating a configuration example of the memory control unit (memory read control unit) 250-1 according to the first embodiment of the present technology.
  • the memory control unit 250-1 includes a command queue 251-1, a decoder 252-1, a memory request address transmission unit 253-1, and a read command selection unit 254-1.
  • the memory control unit 250-1 includes a memory data receiving unit 256-1, an error detection / correction unit 257-1, and a bus data transmission unit 258-1.
  • the command queue 251-1 is a memory that holds a read command issued from the host computer 100.
  • the command queue 251-1 holds read commands by the FIFO (first-in first-out) method for each of the memory dies # 1 and # 2 corresponding to the memory dies # 1 and # 2.
  • the command queue 251-1 asserts the signal “rcommand1” if the read command for the memory die # 1 is held, and asserts the signal “rcommand2” if the read command for the memory die # 2 is held. Since the read command is managed for each of the memory dies # 1 and # 2, the signal “rcommand1” and the signal “rcommand2” may be asserted at the same time.
  • the decoder 252-1 is a decoder that interprets a command issued from the host computer 100, similarly to the decoder 252-2. Similar to the memory request address transmission unit 253-2, the memory request address transmission unit 253-1 transmits a request and an address to the memory 300 according to the decoding result by the decoder 252-1.
  • the memory data receiving unit 256-1 receives the read data and error correction code read from the memory 300.
  • the error detection / correction unit 257-1 performs error detection and error correction using an error correction code for the read data received by the memory data reception unit 256-1.
  • the bus data transmission unit 258-1 transmits the read data output from the error detection / correction unit 257-1 to the I / O bus 220.
  • the read command selection unit 254-1 selects which read command out of the read commands held in the command queue 251-1 should be taken out and supplied to the decoder 252-1.
  • a signal “enc_busy1”, a signal “enc_busy2”, a signal “die_busy1”, a signal “die_busy2”, a signal “rcommand1”, and a signal “rcommand2” are input to the read command selection unit 254-1.
  • the signal “enc_busy1” and the signal “enc_busy2” are busy signals generated by the busy signal generation unit 258-2, and whether or not an error correction code is being generated for each of the memory dies # 1 and # 2. Indicates.
  • the signal “die_busy1” and the signal “die_busy2” are part of the Busy / Status signals of the memory dies # 1 and # 2, and indicate whether the memory dies # 1 and # 2 are busy.
  • the signal “rcommand1” and the signal “rcommand2” indicate for each memory die # 1 and # 2 whether or not there is a read command held in the command queue 251-1.
  • the read command selection unit 254-1 generates a priority for each of the memory dies # 1 and # 2 based on these input signals.
  • the read command selection unit 254-1 generates a control signal for taking out a command corresponding to one of the memory dies # 1 and # 2 from the command queue 251-1 according to the generated priority. That is, when a command corresponding to the memory die # 1 is taken out, the signal “fetch1” is asserted. On the other hand, when a command corresponding to the memory die # 2 is taken out, the signal “fetch2” is asserted. When neither command is taken out, neither the signal “fetch1” nor the signal “fetch2” is asserted.
  • the command queue 251-1 supplies a command corresponding to one of the memory dies # 1 and # 2 to the decoder 252-1 in accordance with the signal “fetch1” and the signal “fetch2” supplied from the read command selection unit 254-1. .
  • FIG. 6 is a diagram illustrating an example of a priority assignment rule for a read command by the read command selection unit 254-1 according to the first embodiment of the present technology.
  • the priority for each of the memory dies # 1 and # 2 is handled individually. Therefore, whether or not a read command for the memory die # 1 exists in the command queue 251-1 is determined based on the signal “rcommand1”. Whether or not a read command for the memory die # 2 exists in the command queue 251-2 is determined based on the signal “rcommand2”. Similarly, whether or not the memory die # 1 is busy is determined by a signal “die_busy1”, and whether or not the memory die # 2 is busy is determined by a signal “die_busy2”.
  • the determination criterion is whether or not write data for the memory die is being prepared as the data processing state of the write data.
  • a memory die that is a target of a command that gives priority is referred to as a “target memory die”.
  • the command queues 251-1 and 251-2 are collectively referred to as a command queue 251.
  • the priority is “medium” unless the target memory die is busy and write data for the target memory die is not being prepared.
  • the priority is “high”. That is, if write data is being prepared in the target memory die, the priority of the subsequent read command in the target memory die is set higher than usual. This is because if the write data is being prepared in the target memory die, write access is expected to start soon, so that the subsequent read access in the target memory die should be advanced in the meantime. Is intended.
  • FIG. 7 is a flowchart showing an example of a read command selection processing procedure by the read command selection unit 254-1 of the present technology.
  • the read command selection unit 254-1 assigns a priority to the read command according to the above-described assignment rule, with the memory die # 1 as the target memory die (step S911). Then, the read command selection unit 254-1 assigns a priority to the read command according to the above-described assignment rule with the memory die # 2 as the target memory die (step S912).
  • the read command selection unit 254-1 compares the priority of the read command for the memory die # 1 and the priority of the read command for the memory die # 2 (step S913). If the former priority is higher than the latter priority, or if both are equal (step S913: Yes), the read command selection unit 254-1 selects a read command for the memory die # 1 ( Step S914).
  • the read command selection unit 254-1 selects the read command for the memory die # 2 (step S916).
  • the read command selection unit 254-1 does not select a read command from the command queue 251 (step S917).
  • FIG. 8 is a comparative example for explaining the operation timing of the memory controller 200 according to the first embodiment of the present technology.
  • each command is issued from the host computer 100 in the order of a write command C1 for the memory die # 1, a read command C2 for the memory die # 2, and a read command C3 for the memory die # 1.
  • the memory write control unit 250-2 starts generating an error correction code in the error correction code generation unit 255-2. Thereafter, read commands C2 and C3 are issued.
  • the memory read control unit 250-1 since it is assumed that the memory read control unit 250-1 does not rearrange commands, the memory read control unit 250-1 first requests the memory die # 2 for a request regarding the read command C2. To do. Next, the memory read control unit 250-1 requests the memory die # 1 for a request regarding the read command C3.
  • the request for the read command C3 is delayed by the request for the read command C2, and the request for the request for the write command C1 is awaited by the completion of the request for the read command C3. Therefore, it can be seen that if the request related to the read command C3 is processed before the request related to the read command C2, waiting for the request related to the write command C1 is reduced.
  • FIG. 9 is an operation timing example of the memory controller 200 according to the first embodiment of the present technology.
  • the same command order as in the example of FIG. 8 is assumed, but it is shown that the time until the end of processing is shortened by rearranging the commands in the memory read control unit 250-1.
  • the memory read control unit 250-1 gives priority to each read command.
  • the memory dies # 1 and # 2 are in an idle state.
  • the priority of the read command C3 for the memory die # 1 is set to “high”.
  • the priority of the read command C2 for the memory die # 2 is set to “medium”.
  • the memory read control unit 250-1 compares the priorities of the read command C3 with respect to the memory die # 1 and the read command C2 with respect to the memory die # 2, selects the read command C3 with the higher priority first, and assigns it to the memory die # 1. A read request is requested. Next, the memory read control unit 250-1 selects the other read command C2, and requests a read request from the memory die # 2.
  • the busy state continues until the request for the read command C3 is completed, and during this time, the request for the request for the write command C1 is waited in the same manner as in the above example.
  • the completion timing of the request related to the read command C3 is early. Therefore, waiting for a request related to the write command C1 is reduced, and as a result, the time until the end of processing is shortened as compared with the above example.
  • a write access is started after a certain amount of time has elapsed in a memory die for which write data is being prepared, and a subsequent read command in the memory die is used.
  • a subsequent read command in the memory die is used.
  • the subsequent read access in the memory die can be advanced before the write access is started, and the time until the end of the entire process can be shortened.
  • Second Embodiment> In the first embodiment described above, it is assumed that the subsequent read access in the memory die for which write data is being prepared is prioritized. In the second embodiment, in addition to this, if the write data preparation is complete, it is assumed that the priority of the subsequent read access is set low. Note that the overall configuration of the information processing system is the same as that of the first embodiment described above, and a detailed description thereof will be omitted.
  • FIG. 10 is a diagram illustrating an example of signal lines of the memory control engine 202 according to the second embodiment of the present technology.
  • the signal “data_ready1” and the signal “data_ready2” are supplied from the memory control unit 250-2 to the memory control unit 250-1. This is different from the embodiment.
  • Other points are the same as those of the memory control engine 201 described with reference to FIG.
  • the signal “data_ready1” indicates whether or not the generation of the error correction code of the write data related to the write request for the memory die # 1 is completed. If the generation of the error correction code is completed, “completed state” is indicated, and if the generation of the error correction code is not completed, “incomplete state” is indicated. Similarly, the signal “data_ready2” indicates whether or not the generation of the error correction code of the write data related to the write request for the memory die # 2 is completed.
  • FIG. 11 is a diagram illustrating a configuration example of the memory control unit (memory write control unit) 250-2 according to the second embodiment of the present technology.
  • the memory control unit 250-2 of the second embodiment includes a data buffer 256-2 and a ready signal generation unit 259-2 in addition to the first embodiment described above.
  • the data buffer 256-2 is a buffer that holds the data correction code generated by the error correction code generation unit 255-2 together with the write data. By providing this data buffer 256-2, even if the corresponding memory die is busy, the error correction code generation unit 255-2 can generate a data correction code if the data buffer 256-2 has a free space. It becomes.
  • the data buffer 256-2 sets the signal “data_ready” to the “completed state” when the generation of the data correction code is completed and the write data and the data correction code are held. When this signal “data_ready” indicates “completion state”, it means that preparation is completed so that a write request can be requested immediately.
  • the ready signal generation unit 259-2 generates a ready signal indicating whether or not the generation of the error correction code of the write data related to the write request has been completed for each of the memory dies # 1 and # 2. That is, when the signal “data_ready” indicates “completed state”, if the signal “die1_sel” is asserted, the signal “data_ready1” is set to “completed state”, and the signal “data_ready2” is set to “uncompleted state”. . In this case, if the signal “die2_sel” is asserted, the signal “data_ready2” is set to “completed state” and the signal “data_ready1” is set to “unfinished state”. On the other hand, when the signal “data_ready” indicates “incomplete state”, the signals “data_ready1” and “data_ready2” are both set to “incomplete state”.
  • FIG. 12 is a diagram illustrating a configuration example of the memory control unit (memory read control unit) 250-1 according to the second embodiment of the present technology.
  • the memory control unit 250-1 of the second embodiment is different from the first embodiment described above in that the read command selection unit 254-1 further receives the signal “data_ready1” and the signal “data_ready2”. .
  • the read command selection unit 254-1 should extract any read command from the read commands held in the command queue 251-1 and supply it to the decoder 252-1. Select.
  • the read command selection unit 254-1 according to the second embodiment takes the above-mentioned first command in consideration of the states of the signal “data_ready1” and the signal “data_ready2” supplied from the data buffer 256-2. This is different from the embodiment.
  • FIG. 13 is a diagram illustrating an example of a priority assignment rule for the read command by the read command selection unit 254-1 according to the second embodiment of the present technology.
  • the priorities relating to each of the memory dies # 1 and # 2 are individually handled.
  • whether or not the write data preparation for the memory die # 1 is completed is determined by the signal “data_ready1”, and whether or not the write data preparation for the memory die # 2 is completed is determined by the signal “data_ready2”.
  • the data processing state of the write data is based on whether the write data for the memory die is being prepared and whether the preparation has been completed.
  • the priority is “medium” if the target memory die is not busy and the write data for the target memory die is neither ready nor ready. If the target memory die is not busy and write data for the target memory die is being prepared, the priority is “high”. This is the same as in the first embodiment described above.
  • the priority is “low” if the target memory die is not busy and the preparation of the write data for the target memory die is completed. In other words, if the preparation of write data is completed in the target memory die, the priority of the subsequent read command in the target memory die is set lower than normal. This is intended to give priority to read access other than the target memory die because write access is expected to start as soon as the write data is ready in the target memory die. Is.
  • the read command selection unit 254-1 selects a read command according to the priority set in this way. Since the read command selection processing procedure of the read command selection unit 254-1 in the second embodiment is the same as that in the first embodiment described with reference to FIG. 7, detailed description thereof is omitted.
  • FIG. 14 is a comparative example for explaining the operation timing of the memory controller 200 according to the second embodiment of the present technology.
  • each command is issued from the host computer 100 in the order of a write command C4 for the memory die # 1, a read command C5 for the memory die # 1, and a read command C6 for the memory die # 2. Further, it is assumed that the memory dies # 1 and # 2 are already busy by another request before the write command C4.
  • the memory write control unit 250-2 starts generating an error correction code in the error correction code generation unit 255-2. Thereafter, read commands C5 and C6 are issued.
  • the memory read control unit 250-1 waits for the end of the write access related to the write command C4, and then performs the read.
  • a request for the command C5 is made to the memory die # 1. Then, the memory read control unit 250-1 requests the memory die # 2 for a request regarding the read command C6.
  • the request related to the read command C5 is waited for and the request related to the read command C6 is transmitted. Therefore, the request related to the read command C6 is waited even though the memory die # 2 is in the idle state. ing. Therefore, it can be seen that if the request related to the read command C6 is processed before the request related to the read command C5, the time until the processing is completed is shortened.
  • FIG. 15 is an example of operation timing of the memory controller 200 according to the second embodiment of the present technology.
  • the same command order as in the example of FIG. 14 is assumed, but it is shown that the time until the end of processing is shortened by rearranging commands in the memory read control unit 250-1.
  • the write command C4 is issued and the memory write control unit 250-2 starts generating the error correction code in the error correction code generation unit 255-2.
  • the memory read control unit 250-1 does not give priority to any read command. Thereafter, the write data and the error correction code related to the write command C4 are held in the data buffer 256-2.
  • the memory read control unit 250-1 gives priority to the read commands C5 and C6. That is, for the memory die # 1, since the error correction code relating to the write command C4 has been generated and the signal “data_ready1” indicates “completed”, the priority of the read command C5 is set to “low”. For memory die # 2, no error correction code is generated, and the signal “enc_busy2” indicates “not ready”, so the priority of the read command C6 is set to “medium”.
  • the memory read control unit 250-1 compares the priorities of the read command C5 for the memory die # 1 and the read command C6 for the memory die # 2, selects the read command C6 having the higher priority first, and assigns it to the memory die # 2. A read request is requested. Thereafter, after the write access related to the write command C4 in the memory die # 1 is completed, the memory read control unit 250-1 selects the other read command C5 and requests a read request from the memory die # 1.
  • the write data preparation if the write data preparation is completed, it is estimated that a write request is immediately requested to the corresponding memory die, and the memory die Subsequent read commands are given low priority. As a result, read access in other memory dies can be advanced, and the time until the end of the entire process can be shortened.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures. (1) a memory write control unit that generates a write request for one of a plurality of memories based on a write command from a computer; A memory read control unit that generates a read request for any of the plurality of memories based on a read command from the computer according to a priority according to a data processing state in the memory write control unit of the write data related to the write request; A memory controller.
  • the memory write control unit An error correction code generator for generating an error correction code for the write data; A busy signal generation unit that generates a busy signal indicating whether the error correction code is being generated for the write data for each of the plurality of memories as the data processing state; The memory controller according to (1), wherein the memory read control unit sets the priority higher although the busy signal indicates that the error correction code is being generated among the plurality of memories.
  • the memory write control unit includes a data buffer that holds the write data in which the error correction code is generated; A ready signal generating unit that generates a ready signal indicating whether the error correction code has been generated for the write data for each of the plurality of memories and is prepared in the data buffer as the data processing state; Prepared, The memory controller according to (2), wherein the memory read control unit sets the priority low although the ready signal indicates that generation of the error correction code is completed among the plurality of memories.
  • the memory read control unit A command queue for holding read commands from the computer; For each of the plurality of memories, the priority according to the data processing state in the memory write control unit of the write data related to the write request is set, and any one of the plurality of memories from the command queue according to the priority
  • a read command selection unit for selecting a read command for A memory request address transmission unit that generates and transmits a read request and an address to any one of the plurality of memories based on the selected read command, according to any one of (1) to (3).
  • a memory write control unit that generates a write request for any of the plurality of memories based on a write command from a computer
  • a memory read control unit that generates a read request for any of the plurality of memories based on a read command from the computer according to a priority according to a data processing state in the memory write control unit of the write data related to the write request
  • a memory system comprising: (6) a plurality of memories; A computer, A memory write control unit that generates a write request for any of the plurality of memories based on a write command from the computer; A memory read control unit that generates a read request for any of the plurality of memories based on a read command from the computer according to a priority according to a data processing state in the memory write control unit of the write data related to the write request;
  • An information processing system comprising:

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Abstract

メモリに対する読出しアクセスの順序を適切に判断する。　メモリシステムは、複数のメモリと、メモリコントローラとを備える。メモリコントローラは、メモリライト制御部と、メモリリード制御部とを備える。メモリライト制御部は、コンピュータからのライトコマンドに基づいて複数のメモリのいずれかに対するライトリクエストを生成する。メモリリード制御部は、ライトリクエストに係るライトデータのメモリライト制御部におけるデータ処理状態に応じた優先度によって複数のメモリのいずれかに対するリードリクエストをコンピュータからのリードコマンドに基づいて生成する。

Description

メモリコントローラ、メモリシステムおよび情報処理システム
　本技術は、メモリを制御するメモリコントローラに関する。詳しくは、コンピュータから発行されたコマンドに基づいて複数のメモリに対するリクエストを生成するメモリコントローラ、メモリシステムおよび情報処理システムに関する。
　複数のメモリ（例えば、メモリバンクまたはダイ）に対するメモリアクセスについて、読出しの順序を変更することにより高速化を図る技術が知られている。例えば、コマンド発行元回路から書込み要求があった際に、コマンド履歴バッファに保持された過去のコマンド発行履歴と、新たに要求された２つ以上のコマンドとに基づいて、メモリコマンドの発行順序を変更する装置が提案されている（例えば、特許文献１参照。）。
特開２０１４－１５４１１９号公報
　上述の従来技術では、コマンド発行履歴および新たに要求されたコマンドに基づいてメモリコマンドの発行順序を変更している。しかしながら、ライトデータについてエラー訂正コードを生成する等の処理を要するメモリにおいては、データの処理状態によってはメモリに対する読出しアクセスの順序について適切な判断を行えないおそれがある。すなわち、複数のメモリがアイドル状態であっても、データの処理状態によってはその後のメモリの状態は異なる可能性があり、いずれのメモリに対して先にリードアクセスを行うべきかを適切に判断できない場合がある。
　本技術はこのような状況に鑑みて生み出されたものであり、メモリに対するリードアクセスの順序を適切に判断することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、コンピュータからのライトコマンドに基づいて複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、上記ライトリクエストに係るライトデータの上記メモリライト制御部におけるデータ処理状態に応じた優先度によって上記複数のメモリのいずれかに対するリードリクエストを上記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部とを具備するメモリコントローラ、そのメモリコントローラを含むメモリシステムおよび情報処理システムである。これにより、ライトデータのデータ処理状態に応じた優先度によって複数のメモリのいずれかに対してリードリクエストを要求するという作用をもたらす。
　また、この第１の側面において、上記メモリライト制御部は、上記ライトデータについてエラー訂正コードを生成するエラー訂正コード生成部と、上記複数のメモリのそれぞれに対する上記ライトデータについて上記エラー訂正コードが生成中であるか否かを示すビジー信号を上記データ処理状態として生成するビジー信号生成部とを備え、上記メモリリード制御部は、上記複数のメモリのうち上記ビジー信号が上記エラー訂正コードの生成中である旨を示しているものの上記優先度を高く設定するようにしてもよい。これにより、エラー訂正コードの生成中である旨を示しているメモリに対して優先的にリードリクエストを要求するという作用をもたらす。
　また、この第１の側面において、上記メモリライト制御部は、上記エラー訂正コードが生成された上記ライトデータを保持するデータバッファと、上記複数のメモリのそれぞれに対する上記ライトデータについて上記エラー訂正コードの生成が完了して上記データバッファに準備されているか否かを示すレディ信号を上記データ処理状態として生成するレディ信号生成部とをさらに備え、上記メモリリード制御部は、上記複数のメモリのうち上記エラー訂正コードが生成完了している旨を上記レディ信号が示しているものの上記優先度を低く設定するようにしてもよい。これにより、エラー訂正コードが生成完了しているメモリ以外に対して優先的にリードリクエストを要求するという作用をもたらす。
　また、この第１の側面において、上記メモリリード制御部は、上記コンピュータからのリードコマンドを保持するコマンドキューと、上記複数のメモリのそれぞれについて上記ライトリクエストに係るライトデータの上記メモリライト制御部における上記データ処理状態に応じた上記優先度を設定してその優先度に従って上記コマンドキューから上記複数のメモリのいずれかに対するリードコマンドを選択するリードコマンド選択部と、上記選択されたリードコマンドに基づいて上記複数のメモリのいずれかに対してリードリクエストおよびアドレスを生成して送信するメモリリクエストアドレス送信部とを備えるようにしてもよい。これにより、リードコマンド選択部が設定した優先度に従ってリードリクエストを送信するという作用をもたらす。
　本技術によれば、メモリに対する読出しアクセスの順序を適切に判断することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における情報処理システムの一構成例を示す図である。 本技術の実施の形態におけるメモリコントローラ２００の一構成例を示す図である。 本技術の第１の実施の形態におけるメモリ制御エンジン２０１の信号線の一例を示す図である。 本技術の第１の実施の形態におけるメモリ制御部（メモリライト制御部）２５０－２の構成例を示す図である。 本技術の第１の実施の形態におけるメモリ制御部（メモリリード制御部）２５０－１の構成例を示す図である。 本技術の第１の実施の形態のリードコマンド選択部２５４－１によるリードコマンドに対する優先度の付与規則例を示す図である。 本技術のリードコマンド選択部２５４－１によるリードコマンドの選択処理手順の一例を示す流れ図である。 本技術の第１の実施の形態におけるメモリコントローラ２００の動作タイミングを説明するための比較例である。 本技術の第１の実施の形態におけるメモリコントローラ２００の動作タイミング例である。 本技術の第２の実施の形態におけるメモリ制御エンジン２０２の信号線の一例を示す図である。 本技術の第２の実施の形態におけるメモリ制御部（メモリライト制御部）２５０－２の構成例を示す図である。 本技術の第２の実施の形態におけるメモリ制御部（メモリリード制御部）２５０－１の構成例を示す図である。 本技術の第２の実施の形態のリードコマンド選択部２５４－１によるリードコマンドに対する優先度の付与規則例を示す図である。 本技術の第２の実施の形態におけるメモリコントローラ２００の動作タイミングを説明するための比較例である。 本技術の第２の実施の形態におけるメモリコントローラ２００の動作タイミング例である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ライトデータ準備中のメモリダイに対するリードコマンドに高い優先度を付与する例）
　２．第２の実施の形態（ライトデータ準備完了のメモリダイに対するリードコマンドに低い優先度を付与する例）
　＜１．第１の実施の形態＞
　［情報処理システムの構成］
　図１は、本技術の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成される。メモリコントローラ２００およびメモリ３００はメモリシステム４００を構成する。
　ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行する（図示しない）プロセッサと、メモリコントローラ２００との間のやりとりを行うための（図示しない）コントローラインターフェースとを備える。また、ホストコンピュータ１００は、一般的にはデータバッファを備える。ホストコンピュータ１００とメモリコントローラ２００との間は信号線１０９により接続される。なお、ホストコンピュータ１００は、特許請求の範囲に記載のコンピュータの一例である。
　メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。メモリコントローラ２００とメモリ３００との間は信号線３０９により接続される。
　メモリ３００は、（図示しない）制御部およびメモリセルアレイを備える。このメモリ３００の制御部は、メモリコントローラ２００からのリクエストに従ってメモリセルへのアクセスを行う。メモリ３００のメモリセルアレイは、複数のメモリセルからなるメモリセルアレイであり、ビット毎に２値の何れかの値を記憶するメモリセル、または、複数ビット毎に多値の何れかの値を記憶するメモリセルが２次元状（マトリクス状）に多数配列されている。このメモリセルアレイは、複数バイトサイズを有するページを読出しまたは書込みのアクセス単位とし、消去することなくデータの上書きが可能な不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）を想定する。また、メモリ３００は、複数の不揮発性メモリ（ダイまたはチップ等）からなり、それぞれ独立してアクセスが可能であることを想定する。
　［メモリコントローラの構成］
　図２は、本技術の実施の形態におけるメモリコントローラ２００の一構成例を示す図である。このメモリコントローラ２００は、ストレージインターフェース制御部２１０と、プロセッサ２３０と、ＲＡＭ２４０と、メモリ制御エンジン２０１とを備え、これらの間はＩ／Ｏバス２２０によって相互に接続される。
　ストレージインターフェース制御部２１０は、信号線１０９を介してホストコンピュータ１００と接続し、ホストコンピュータ１００との間のやりとりを行うものである。このストレージインターフェース制御部２１０は、具体的には、ＵＳＢ、ＳＡＴＡやＰＣＩｅなどの広くストレージ向けのインターフェースとして使用される汎用バスを含む。このストレージインターフェース制御部２１０の機能としては、ホストコンピュータ１００からの複数のコマンドを同時に受信可能なコマンドキューイングをサポートする。これにより、メモリ３００に対してアクセスするためのリクエストをランダムに送信して、リードアクセスおよびライトアクセスを行う。
　プロセッサ２３０は、メモリコントローラ２００の動作に必要な処理を行うものである。ＲＡＭ２４０は、メモリコントローラ２００の動作に必要なデータ等を記憶するメモリである。このＲＡＭ２４０は、データバッファとしても利用される。メモリ制御エンジン２０１は、メモリ３００に対するリクエスト制御を行うものである。
　メモリ制御エンジン２０１は、２つのメモリ制御部２５０－１および２５０－２と、接続切換部２６０と、メモリインターフェース制御部２７０とを備えている。
　メモリ制御部２５０－１および２５０－２（以下、メモリ制御部２５０と総称する場合がある。）は、各々が独立してメモリ３００に対するリクエスト制御を行うものである。メモリ制御部２５０－１は、メモリ３００に対するリードリクエストを制御する（以下、「メモリリード制御部」と呼称する場合がある。）。メモリ制御部２５０－２は、メモリ３００に対するライトリクエストを制御する（以下、「メモリライト制御部」と呼称する場合がある。）。メモリ制御部２５０－１は、信号線２２９－１を介してＩ／Ｏバス２２０と接続し、信号線２６９－１を介して接続切換部２６０と接続する。メモリ制御部２５０－２は、信号線２２９－２を介してＩ／Ｏバス２２０と接続し、信号線２６９－２を介して接続切換部２６０と接続する。以下、信号線２２９－１および２２９－２を信号線２２９と総称する場合がある。また、信号線２６９－１および２６９－２を信号線２６９と総称する場合がある。
　接続切換部２６０は、メモリ制御部２５０－１および２５０－２の何れかをメモリ３００に接続するよう切換えを行うものである。メモリインターフェース制御部２７０は、信号線２７９を介して接続切換部２６０に接続し、メモリ３００との間のやりとりを行うものである。
　なお、Ｉ／Ｏバス２２０の帯域は、メモリ３００のリードおよびライトの帯域よりも大きいことが前提である。したがって、メモリ３００の性能がメモリシステム４００の性能を律速することを想定する。
　図３は、本技術の第１の実施の形態におけるメモリ制御エンジン２０１の信号線の一例を示す図である。
　メモリ制御部２５０とＩ／Ｏバス２２０との間の信号線２２９は、コマンド信号線、データ信号線および結果信号線を含む。また、メモリ制御部２５０と接続切換部２６０との間の信号線２６９は、接続要求信号線、リクエストアドレス（Ｒｅｑ／Ａｄｒ）信号線、データ（Ｄａｔａ）信号線、および、ビジーステータス１、２（Ｂｕｓｙ／Ｓｔａｔｕｓ１、２）信号線を含む。また、接続切換部２６０とメモリインターフェース制御部２７０との間の信号線２７９は、リクエストアドレス（Ｒｅｑ／Ａｄｒ）信号線、データ（Ｄａｔａ）信号線、および、ビジーステータス（Ｂｕｓｙ／Ｓｔａｔｕｓ）信号線を含む。
　ストレージインターフェース制御部２１０は、ホストコンピュータ１００から発行されたコマンドを、そのコマンドに応じて２つのメモリ制御部２５０－１または２５０－２のいずれかに供給する。メモリ制御部２５０の各々は、ホストコンピュータ１００から発行されたコマンドを受け取り、それぞれ独立してメモリ３００に対するリクエストを生成して制御を行う。これにより、メモリ制御部２５０を並行して動作させて、メモリインターフェース制御部２７０上で待ち時間が発生することを抑止する。
　メモリ制御エンジン２０１は、２つのメモリダイ＃１（３０１）およびメモリダイ＃２（３０２）と信号線３０９を介して接続する。メモリダイ＃１および＃２のいずれにアクセスするかは、メモリインターフェース制御部２７０からのチップセレクト信号ＣＳ１およびＣＳ２により指示される。上述のビジーステータス１（Ｂｕｓｙ／Ｓｔａｔｕｓ１）信号線はメモリダイ＃１のビジーステータスを示し、ビジーステータス２（Ｂｕｓｙ／Ｓｔａｔｕｓ２）信号線は、メモリダイ＃２のビジーステータスを示す。
　上述のように、メモリ制御部２５０－１はメモリ３００に対するリードリクエストを制御し、メモリ制御部２５０－２はメモリ３００に対するライトリクエストを制御する。メモリ制御部２５０－２は、ライトデータについてデータ処理を行う。ここで、データ処理としては、例えば、ライトデータについてエラー訂正コード（ＥＣＣ：Error Correcting Code）を生成する処理を想定するが、暗号化などの他の処理であってもよい。メモリ制御部２５０－２は、信号「ｅｎｃ＿ｂｕｓｙ１」および信号「ｅｎｃ＿ｂｕｓｙ２」をメモリ制御部２５０－１に出力する。信号「ｅｎｃ＿ｂｕｓｙ１」は、メモリダイ＃１に対するライトリクエストに係るライトデータのエラー訂正コードが生成中であるか否かを示す。エラー訂正コードが生成中であれば「ビジー状態」を示し、エラー訂正コードが生成中でなければ「アイドル状態」を示す。同様に、信号「ｅｎｃ＿ｂｕｓｙ２」は、メモリダイ＃２に対するライトリクエストに係るライトデータのエラー訂正コードが生成中であるか否かを示す。
　メモリ制御部２５０－１および２５０－２の各々は、メモリダイ＃１および＃２に対して並行してリクエスト制御を行うことができる。すなわち、メモリ制御部２５０－１がリードリクエストをメモリダイ＃１および＃２の一方に対して実行した後に、接続切換部２６０に対する要求信号を終了し、直ちにメモリ制御部２５０－２がライトリクエストをメモリダイ＃１および＃２の他方に対して実行可能である。
　そのために、メモリ制御部２５０は、メモリインターフェース制御部２７０からのＢｕｓｙ／Ｓｔａｔｕｓ信号を、メモリダイ＃１および＃２の各々について受信して管理するようになっている。メモリ制御部２５０は、書込みの完了を示すステータス情報をメモリダイ＃１および＃２から受信した際には、書込みビジー情報をクリアする。書込みビジー状態であるメモリダイ＃１および＃２に対しては、次の書込みリクエストを送信しない。また、メモリ制御部２５０は、書込みビジー状態であるメモリダイ＃１および＃２に対してステータス情報を確認するため、接続切換部２６０に接続要求を出力し、ステータス情報を確認後、その接続要求を停止する。
　なお、メモリダイ＃１および＃２は、特許請求の範囲に記載のメモリの一例である。
　図４は、本技術の第１の実施の形態におけるメモリ制御部（メモリライト制御部）２５０－２の構成例を示す図である。このメモリ制御部２５０－２は、デコーダ２５２－２と、メモリリクエストアドレス送信部２５３－２と、バスデータ受信部２５４－２と、エラー訂正コード生成部２５５－２と、メモリデータ送信部２５７－２と、ビジー信号生成部２５８－２とを備える。
　デコーダ２５２－２は、ホストコンピュータ１００から発行されたコマンドを解釈するデコーダである。デコード結果として、例えば、ライトコマンドがメモリダイ＃１に対するものである場合に信号「ｄｉｅ１＿ｓｅｌ」がアサートされ、ライトコマンドがメモリダイ＃２に対するものである場合に信号「ｄｉｅ２＿ｓｅｌ」がアサートされるものとする。
　メモリリクエストアドレス送信部２５３－２は、デコーダ２５２－２によるデコード結果に従って、メモリ３００に対してリクエストおよびアドレスを送信するものである。このメモリリクエストアドレス送信部２５３－２は、リクエストおよびアドレスを送信する際に、これに先立って接続切換部２６０に対して接続要求を出力する。
　バスデータ受信部２５４－２は、Ｉ／Ｏバス２２０からライトデータを受信して、エラー訂正コード生成部２５５－２に供給するものである。
　エラー訂正コード生成部２５５－２は、バスデータ受信部２５４－２が受信したライトデータについてエラー訂正コード（ＥＣＣ）を生成するものである。このエラー訂正コード生成部２５５－２は、バスデータ受信部２５４－２から供給されたライトデータについてエラー訂正コードを生成中である場合に信号「ｅｎｃ＿ｂｕｓｙ」をアサートする。すなわち、信号「ｅｎｃ＿ｂｕｓｙ」は、エラー訂正コードを生成中であれば「ビジー状態」を示し、生成中でなければ「アイドル状態」を示す。
　メモリデータ送信部２５７－２は、ライトデータおよびエラー訂正コードをメモリ３００に送信するものである。
　ビジー信号生成部２５９－２は、メモリダイ＃１および＃２の各々について、ライトリクエストに係るライトデータのエラー訂正コードが生成中であるか否かを示すビジー信号を生成するものである。すなわち、信号「ｅｎｃ＿ｂｕｓｙ」が「ビジー状態」を示している場合、信号「ｄｉｅ１＿ｓｅｌ」がアサートされていれば信号「ｅｎｃ＿ｂｕｓｙ１」を「ビジー状態」とし、信号「ｅｎｃ＿ｂｕｓｙ２」を「アイドル状態」とする。また、この場合、信号「ｄｉｅ２＿ｓｅｌ」がアサートされていれば信号「ｅｎｃ＿ｂｕｓｙ２」を「ビジー状態」とし、信号「ｅｎｃ＿ｂｕｓｙ１」を「アイドル状態」とする。一方、信号「ｅｎｃ＿ｂｕｓｙ」が「アイドル状態」を示している場合、信号「ｅｎｃ＿ｂｕｓｙ１」および「ｅｎｃ＿ｂｕｓｙ２」をともに「アイドル状態」とする。
　図５は、本技術の第１の実施の形態におけるメモリ制御部（メモリリード制御部）２５０－１の構成例を示す図である。このメモリ制御部２５０－１は、コマンドキュー２５１－１と、デコーダ２５２－１と、メモリリクエストアドレス送信部２５３－１と、リードコマンド選択部２５４－１とを備える。また、このメモリ制御部２５０－１は、メモリデータ受信部２５６－１と、エラー検出訂正部２５７－１と、バスデータ送信部２５８－１とを備える。
　コマンドキュー２５１－１は、ホストコンピュータ１００から発行されたリードコマンドを保持するメモリである。このコマンドキュー２５１－１は、メモリダイ＃１および＃２のそれぞれに対応して、メモリダイ＃１および＃２毎にＦＩＦＯ（先入れ先出し）方式によりリードコマンドを保持する。そして、このコマンドキュー２５１－１は、メモリダイ＃１に対するリードコマンドが保持されていれば信号「ｒｃｏｍｍａｎｄ１」をアサートし、メモリダイ＃２に対するリードコマンドが保持されていれば信号「ｒｃｏｍｍａｎｄ２」をアサートする。リードコマンドはメモリダイ＃１および＃２毎に管理されるため、信号「ｒｃｏｍｍａｎｄ１」および信号「ｒｃｏｍｍａｎｄ２」が同時にアサートされることもあり得る。
　デコーダ２５２－１は、デコーダ２５２－２と同様に、ホストコンピュータ１００から発行されたコマンドを解釈するデコーダである。メモリリクエストアドレス送信部２５３－１は、メモリリクエストアドレス送信部２５３－２と同様に、デコーダ２５２－１によるデコード結果に従って、メモリ３００に対してリクエストおよびアドレスを送信するものである。
　メモリデータ受信部２５６－１は、メモリ３００から読み出したリードデータおよびエラー訂正コードを受信するものである。エラー検出訂正部２５７－１は、メモリデータ受信部２５６－１が受信したリードデータについて、エラー訂正コードによるエラー検出およびエラー訂正を行うものである。バスデータ送信部２５８－１は、エラー検出訂正部２５７－１から出力されたリードデータをＩ／Ｏバス２２０に送信するものである。
　リードコマンド選択部２５４－１は、コマンドキュー２５１－１に保持されたリードコマンドのうち、いずれのリードコマンドを取り出してデコーダ２５２－１に供給すべきかを選択するものである。このリードコマンド選択部２５４－１には、信号「ｅｎｃ＿ｂｕｓｙ１」、信号「ｅｎｃ＿ｂｕｓｙ２」、信号「ｄｉｅ＿ｂｕｓｙ１」、信号「ｄｉｅ＿ｂｕｓｙ２」、信号「ｒｃｏｍｍａｎｄ１」および信号「ｒｃｏｍｍａｎｄ２」が入力される。信号「ｅｎｃ＿ｂｕｓｙ１」および信号「ｅｎｃ＿ｂｕｓｙ２」は、上述のように、ビジー信号生成部２５８－２が生成するビジー信号であり、メモリダイ＃１および＃２毎にエラー訂正コードが生成中であるか否かを示す。信号「ｄｉｅ＿ｂｕｓｙ１」および信号「ｄｉｅ＿ｂｕｓｙ２」は、メモリダイ＃１および＃２のＢｕｓｙ／Ｓｔａｔｕｓ信号の一部であり、メモリダイ＃１および＃２毎にビジー状態にあるか否かを示す。信号「ｒｃｏｍｍａｎｄ１」および信号「ｒｃｏｍｍａｎｄ２」は、コマンドキュー２５１－１に保持されたリードコマンドが存在するか否かをメモリダイ＃１および＃２毎に示す。リードコマンド選択部２５４－１は、これら入力された信号に基づいて、メモリダイ＃１および＃２毎に優先度を生成する。
　そして、リードコマンド選択部２５４－１は、その生成した優先度に従って、メモリダイ＃１および＃２のいずれかに対応するコマンドをコマンドキュー２５１－１から取り出すための制御信号を生成する。すなわち、メモリダイ＃１に対応するコマンドを取り出す場合には、信号「ｆｅｔｃｈ１」をアサートする。一方、メモリダイ＃２に対応するコマンドを取り出す場合には、信号「ｆｅｔｃｈ２」をアサートする。なお、いずれのコマンドも取り出さない場合には、信号「ｆｅｔｃｈ１」および信号「ｆｅｔｃｈ２」のいずれもアサートしない。コマンドキュー２５１－１は、リードコマンド選択部２５４－１から供給された信号「ｆｅｔｃｈ１」および信号「ｆｅｔｃｈ２」に従って、メモリダイ＃１および＃２のいずれかに対応するコマンドをデコーダ２５２－１に供給する。
　［メモリコントローラの動作内容］
　図６は、本技術の第１の実施の形態のリードコマンド選択部２５４－１によるリードコマンドに対する優先度の付与規則例を示す図である。
　ここでは、メモリダイ＃１および＃２のそれぞれに関する優先度を個別に扱っている。したがって、メモリダイ＃１に対するリードコマンドがコマンドキュー２５１－１に存在するか否かは信号「ｒｃｏｍｍａｎｄ１」により判断する。そして、メモリダイ＃２に対するリードコマンドがコマンドキュー２５１－２に存在するか否かは信号「ｒｃｏｍｍａｎｄ２」により判断する。同様に、メモリダイ＃１がビジー状態にあるか否かは信号「ｄｉｅ＿ｂｕｓｙ１」により判断し、メモリダイ＃２がビジー状態にあるか否かは信号「ｄｉｅ＿ｂｕｓｙ２」により判断する。
　また、メモリダイ＃１に対するライトデータが準備中か否かは信号「ｅｎｃ＿ｂｕｓｙ１」により判断し、メモリダイ＃２に対するライトデータが準備中か否かは信号「ｅｎｃ＿ｂｕｓｙ２」により判断する。すなわち、この第１の実施の形態では、ライトデータのデータ処理状態として、メモリダイに対するライトデータが準備中か否かを判断基準とする。
　なお、以下の説明では、優先度を付与するコマンドの対象となるメモリダイを「対象メモリダイ」と称する。また、コマンドキュー２５１－１および２５１－２をコマンドキュー２５１と総称する。
　対象メモリダイに対するリードコマンドがコマンドキュー２５１に存在する場合、対象メモリダイがビジー状態でなく、かつ、対象メモリダイに対するライトデータが準備中でなければ、優先度は「中」となる。一方、対象メモリダイがビジー状態でなく、かつ、対象メモリダイに対するライトデータが準備中であれば、優先度は「高」となる。すなわち、対象メモリダイにおいてライトデータが準備中であれば、その対象メモリダイにおける後続のリードコマンドの優先度を通常よりも高く設定するものである。これは、対象メモリダイにおいてライトデータが準備中であれば、近いうちにライトアクセスが開始されることが予想されるため、それまでの間に対象メモリダイにおける後続のリードアクセスを先に進めておくことを意図したものである。
　対象メモリダイに対するリードコマンドがコマンドキュー２５１に存在する場合であっても、対象メモリダイがビジー状態であれば、そのリードコマンドは選択対象外であるため、優先度は付与しない。同様に、対象メモリダイに対するリードコマンドがコマンドキュー２５１に存在しない場合には、対象となるリードコマンドが存在しないことになるため、優先度は付与しない。
　図７は、本技術のリードコマンド選択部２５４－１によるリードコマンドの選択処理手順の一例を示す流れ図である。
　まず、リードコマンド選択部２５４－１は、メモリダイ＃１を対象メモリダイとして、上述の付与規則に従ってリードコマンドに優先度を付与する（ステップＳ９１１）。そして、リードコマンド選択部２５４－１は、メモリダイ＃２を対象メモリダイとして、上述の付与規則に従ってリードコマンドに優先度を付与する（ステップＳ９１２）。
　その結果、リードコマンド選択部２５４－１は、メモリダイ＃１に対するリードコマンドの優先度とメモリダイ＃２に対するリードコマンドの優先度とを比較する（ステップＳ９１３）。前者の優先度の方が後者の優先度よりも高い場合、または、両者が等しい場合には（ステップＳ９１３：Ｙｅｓ）、リードコマンド選択部２５４－１は、メモリダイ＃１に対するリードコマンドを選択する（ステップＳ９１４）。
　一方、メモリダイ＃２に対するリードコマンドの優先度の方が高い場合には（ステップＳ９１５：Ｙｅｓ）、リードコマンド選択部２５４－１は、メモリダイ＃２に対するリードコマンドを選択する（ステップＳ９１６）。
　それ以外の場合には、いずれのリードコマンドにも優先度が付与されていないことになるため、リードコマンド選択部２５４－１は、コマンドキュー２５１からのリードコマンド選択を行わない（ステップＳ９１７）。
　［メモリコントローラの動作タイミング］
　図８は、本技術の第１の実施の形態におけるメモリコントローラ２００の動作タイミングを説明するための比較例である。この例では、ホストコンピュータ１００から、メモリダイ＃１に対するライトコマンドＣ１、メモリダイ＃２に対するリードコマンドＣ２、メモリダイ＃１に対するリードコマンドＣ３の順に、各コマンドが発行された例を示している。
　ライトコマンドＣ１が発行されると、メモリライト制御部２５０－２は、エラー訂正コード生成部２５５－２においてエラー訂正コードの生成を開始する。その後、リードコマンドＣ２およびＣ３が発行される。この比較例では、メモリリード制御部２５０－１においてコマンドの並び替えを行わないことを想定しているため、メモリリード制御部２５０－１は、先にリードコマンドＣ２に関するリクエストをメモリダイ＃２に要求する。次に、メモリリード制御部２５０－１は、リードコマンドＣ３に関するリクエストをメモリダイ＃１に要求する。
　メモリダイ＃１においては、リードコマンドＣ３に関するリクエストが完了するまでビジー状態が続くため、その間、ライトコマンドＣ１に関するリクエストの要求は待たされる。リードコマンドＣ３に関するリクエストが完了した後に、ライトコマンドＣ１に関するリクエストがライトデータおよびそのエラー訂正コードとともにメモリダイ＃１に送信される。そのライトコマンドの結果はメモリコントローラ２００に返送され、さらにホストコンピュータ１００に通知される。
　すなわち、この比較例では、リードコマンドＣ２に関するリクエストによってリードコマンドＣ３に関するリクエストが遅れ、このリードコマンドＣ３に関するリクエストの完了によってライトコマンドＣ１に関するリクエストの要求が待たされている。したがって、リードコマンドＣ２に関するリクエストよりもリードコマンドＣ３に関するリクエストを先に処理すれば、ライトコマンドＣ１に関するリクエストの待ちは軽減されることがわかる。
　図９は、本技術の第１の実施の形態におけるメモリコントローラ２００の動作タイミング例である。ここでは、図８の例と同様のコマンド順序を想定するが、メモリリード制御部２５０－１においてコマンドの並び替えを行うことにより、処理終了までの時間が短縮されることを示す。
　ライトコマンドＣ１が発行されて、メモリライト制御部２５０－２がエラー訂正コード生成部２５５－２においてエラー訂正コードの生成を開始する点については、上述の例と同様である。次に、コマンドキュー２５１に保持されているリードコマンドを選択する際に、メモリリード制御部２５０－１は、それぞれのリードコマンドに優先度を付与する。このとき、メモリダイ＃１および＃２はアイドル状態である。また、メモリダイ＃１においては、エラー訂正コードの生成がされているため、メモリダイ＃１に対するリードコマンドＣ３の優先度は「高」に設定される。一方、メモリダイ＃２においては、エラー訂正コードの生成はされていないため、メモリダイ＃２に対するリードコマンドＣ２の優先度は「中」に設定される。
　メモリリード制御部２５０－１は、メモリダイ＃１に対するリードコマンドＣ３とメモリダイ＃２に対するリードコマンドＣ２の優先度を比較して、優先度の高いリードコマンドＣ３を先に選択して、メモリダイ＃１に対してリードリクエストを要求する。次に、メモリリード制御部２５０－１は、もう一方のリードコマンドＣ２を選択して、メモリダイ＃２に対してリードリクエストを要求する。
　メモリダイ＃１においては、リードコマンドＣ３に関するリクエストが完了するまでビジー状態が続くため、その間、ライトコマンドＣ１に関するリクエストの要求は、上述の例と同様に待たされる。ただし、この第１の実施の形態においては、リードコマンドＣ３に関するリクエストがリードコマンドＣ２に関するリクエストよりも先に処理されているため、リードコマンドＣ３に関するリクエストの完了タイミングは早い。したがって、ライトコマンドＣ１に関するリクエストの待ちは軽減され、結果として、上述の例よりも処理終了までの時間が短縮される。
　このように、本技術の第１の実施の形態では、ライトデータが準備中のメモリダイにおいてはある程度の時間が経過した後にライトアクセスが開始されるものと推定し、そのメモリダイにおける後続のリードコマンドに高い優先度を付与する。これにより、ライトアクセスが開始されるまでの間にそのメモリダイにおける後続のリードアクセスを先に進めて、全体の処理終了までの時間を短縮することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ライトデータが準備中のメモリダイにおける後続のリードアクセスを優先して行うことを想定した。この第２の実施の形態では、これに加えて、ライトデータの準備が完了している状態であれば、逆に後続のリードアクセスの優先度を低く設定することを想定する。なお、情報処理システムとしての全体構成は上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
　［メモリコントローラの構成］
　図１０は、本技術の第２の実施の形態におけるメモリ制御エンジン２０２の信号線の一例を示す図である。この第２の実施の形態のメモリ制御エンジン２０２では、メモリ制御部２５０－２からメモリ制御部２５０－１に対して、信号「ｄａｔａ＿ｒｅａｄｙ１」および信号「ｄａｔａ＿ｒｅａｄｙ２」を供給する点において、上述の第１の実施の形態と異なる。その他の点については、図３により説明したメモリ制御エンジン２０１と同様である。
　信号「ｄａｔａ＿ｒｅａｄｙ１」は、メモリダイ＃１に対するライトリクエストに係るライトデータのエラー訂正コードの生成が完了しているか否かを示す。エラー訂正コードが生成完了していれば「完了状態」を示し、エラー訂正コードが生成完了していなければ「未了状態」を示す。同様に、信号「ｄａｔａ＿ｒｅａｄｙ２」は、メモリダイ＃２に対するライトリクエストに係るライトデータのエラー訂正コードの生成が完了しているか否かを示す。
　図１１は、本技術の第２の実施の形態におけるメモリ制御部（メモリライト制御部）２５０－２の構成例を示す図である。この第２の実施の形態のメモリ制御部２５０－２は、上述の第１の実施の形態に加え、データバッファ２５６－２およびレディ信号生成部２５９－２を備える。
　データバッファ２５６－２は、ライトデータとともにエラー訂正コード生成部２５５－２によって生成されたデータ訂正コードを保持するバッファである。このデータバッファ２５６－２を備えることにより、対応するメモリダイがビジー状態であってもデータバッファ２５６－２に空きがあれば、エラー訂正コード生成部２５５－２はデータ訂正コードを生成することが可能となる。このデータバッファ２５６－２は、データ訂正コードの生成が完了して、ライトデータおよびデータ訂正コードが保持されている場合に、信号「ｄａｔａ＿ｒｅａｄｙ」を、「完了状態」にする。この信号「ｄａｔａ＿ｒｅａｄｙ」が「完了状態」を示している場合には、ライトリクエストをすぐにでも要求することができるよう準備が完了していることを意味する。
　レディ信号生成部２５９－２は、メモリダイ＃１および＃２の各々について、ライトリクエストに係るライトデータのエラー訂正コードの生成が完了しているか否かを示すレディ信号を生成するものである。すなわち、信号「ｄａｔａ＿ｒｅａｄｙ」が「完了状態」を示している場合、信号「ｄｉｅ１＿ｓｅｌ」がアサートされていれば信号「ｄａｔａ＿ｒｅａｄｙ１」を「完了状態」とし、信号「ｄａｔａ＿ｒｅａｄｙ２」を「未完了状態」とする。また、この場合、信号「ｄｉｅ２＿ｓｅｌ」がアサートされていれば信号「ｄａｔａ＿ｒｅａｄｙ２」を「完了状態」とし、信号「ｄａｔａ＿ｒｅａｄｙ１」を「未完了状態」とする。一方、信号「ｄａｔａ＿ｒｅａｄｙ」が「未完了状態」を示している場合、信号「ｄａｔａ＿ｒｅａｄｙ１」および「ｄａｔａ＿ｒｅａｄｙ２」をともに「未完了状態」とする。
　図１２は、本技術の第２の実施の形態におけるメモリ制御部（メモリリード制御部）２５０－１の構成例を示す図である。この第２の実施の形態のメモリ制御部２５０－１は、リードコマンド選択部２５４－１が、信号「ｄａｔａ＿ｒｅａｄｙ１」および信号「ｄａｔａ＿ｒｅａｄｙ２」をさらに受ける点において、上述の第１の実施の形態と異なる。
　リードコマンド選択部２５４－１は、上述の第１の実施の形態と同様に、コマンドキュー２５１－１に保持されたリードコマンドのうち、いずれのリードコマンドを取り出してデコーダ２５２－１に供給すべきかを選択する。その際、この第２の実施の形態のリードコマンド選択部２５４－１は、データバッファ２５６－２から供給された信号「ｄａｔａ＿ｒｅａｄｙ１」および信号「ｄａｔａ＿ｒｅａｄｙ２」の状態を加味する点において、上述の第１の実施の形態と異なる。
　［メモリコントローラの動作内容］
　図１３は、本技術の第２の実施の形態のリードコマンド選択部２５４－１によるリードコマンドに対する優先度の付与規則例を示す図である。
　ここでは、上述の第１の実施の形態と同様に、メモリダイ＃１および＃２のそれぞれに関する優先度を個別に扱っている。上述の信号に加え、メモリダイ＃１に対するライトデータの準備が完了しているか否かは信号「ｄａｔａ＿ｒｅａｄｙ１」により判断し、メモリダイ＃２に対するライトデータの準備が完了しているか否かは信号「ｄａｔａ＿ｒｅａｄｙ２」により判断する。すなわち、この第２の実施の形態では、ライトデータのデータ処理状態として、メモリダイに対するライトデータが準備中か否か、および、その準備が完了しているか否かを判断基準とする。
　対象メモリダイに対するリードコマンドがコマンドキュー２５１に存在する場合、対象メモリダイがビジー状態でなく、かつ、対象メモリダイに対するライトデータが準備中でもなく準備完了もしていなければ、優先度は「中」となる。また、対象メモリダイがビジー状態でなく、かつ、対象メモリダイに対するライトデータが準備中であれば、優先度は「高」となる。これについては上述の第１の実施の形態と同様である。
　これに加え、この第２の実施の形態では、対象メモリダイがビジー状態でなく、かつ、対象メモリダイに対するライトデータの準備が完了していれば、優先度は「低」となる。すなわち、対象メモリダイにおいてライトデータの準備が完了していれば、その対象メモリダイにおける後続のリードコマンドの優先度を通常よりも低く設定するものである。これは、対象メモリダイにおいてライトデータの準備が完了していれば、すぐにでもライトアクセスが開始されてビジー状態になることが予想されるため、対象メモリダイ以外のリードアクセスを優先することを意図したものである。
　なお、上述の第１の実施の形態と同様に、対象メモリダイに対するリードコマンドがコマンドキュー２５１に存在する場合であっても、対象メモリダイがビジー状態であれば、そのリードコマンドは選択対象外であるため、優先度は付与しない。同様に、対象メモリダイに対するリードコマンドがコマンドキュー２５１に存在しない場合には、対象となるリードコマンドが存在しないことになるため、優先度は付与しない。
　リードコマンド選択部２５４－１は、このようにして設定した優先度に従って、リードコマンドを選択する。この第２の実施の形態におけるリードコマンド選択部２５４－１のリードコマンドの選択処理手順は、図７において説明した上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
　［メモリコントローラの動作タイミング］
　図１４は、本技術の第２の実施の形態におけるメモリコントローラ２００の動作タイミングを説明するための比較例である。この例では、ホストコンピュータ１００から、メモリダイ＃１に対するライトコマンドＣ４、メモリダイ＃１に対するリードコマンドＣ５、メモリダイ＃２に対するリードコマンドＣ６の順に、各コマンドが発行された例を示している。また、ライトコマンドＣ４の前には、メモリダイ＃１および＃２は他のリクエストによって既にビジー状態になっていることを想定する。
　ライトコマンドＣ４が発行されると、メモリライト制御部２５０－２は、エラー訂正コード生成部２５５－２においてエラー訂正コードの生成を開始する。その後、リードコマンドＣ５およびＣ６が発行される。この比較例では、メモリリード制御部２５０－１においてコマンドの並び替えを行わないことを想定しているため、メモリリード制御部２５０－１は、ライトコマンドＣ４に関するライトアクセスの終了を待って、リードコマンドＣ５に関するリクエストをメモリダイ＃１に要求する。そして、メモリリード制御部２５０－１は、次にリードコマンドＣ６に関するリクエストをメモリダイ＃２に要求する。
　この比較例では、リードコマンドＣ５に関するリクエストの送信を待って、リードコマンドＣ６に関するリクエストを送信しているため、メモリダイ＃２がアイドル状態であるのにもかかわらず、リードコマンドＣ６に関するリクエストが待たされている。したがって、リードコマンドＣ５に関するリクエストよりもリードコマンドＣ６に関するリクエストを先に処理すれば、処理終了までの時間が短縮されることがわかる。
　図１５は、本技術の第２の実施の形態におけるメモリコントローラ２００の動作タイミング例である。ここでは、図１４の例と同様のコマンド順序を想定するが、メモリリード制御部２５０－１においてコマンドの並び替えを行うことにより、処理終了までの時間が短縮されることを示す。
　ライトコマンドＣ４が発行されて、メモリライト制御部２５０－２がエラー訂正コード生成部２５５－２においてエラー訂正コードの生成を開始する点については、上述の例と同様である。ただし、この時点ではメモリダイ＃１および＃２はともにビジー状態となっているため、メモリリード制御部２５０－１はいずれのリードコマンドにも優先度を付与しない。その後、ライトコマンドＣ４に関するライトデータおよびエラー訂正コードは、データバッファ２５６－２に保持される。
　メモリダイ＃１および＃２がアイドル状態になると、メモリリード制御部２５０－１はリードコマンドＣ５およびＣ６に優先度を付与する。すなわち、メモリダイ＃１については、ライトコマンドＣ４に関するエラー訂正コードが生成完了し、信号「ｄａｔａ＿ｒｅａｄｙ１」が「完了状態」を示しているため、リードコマンドＣ５の優先度は「低」に設定される。また、メモリダイ＃２については、エラー訂正コードの生成はされておらず、信号「ｅｎｃ＿ｂｕｓｙ２」が「準備なし」を示しているため、リードコマンドＣ６の優先度は「中」に設定される。
　メモリリード制御部２５０－１は、メモリダイ＃１に対するリードコマンドＣ５とメモリダイ＃２に対するリードコマンドＣ６の優先度を比較して、優先度の高いリードコマンドＣ６を先に選択して、メモリダイ＃２に対してリードリクエストを要求する。その後、メモリリード制御部２５０－１は、メモリダイ＃１におけるライトコマンドＣ４に関するライトアクセスが完了した後、もう一方のリードコマンドＣ５を選択して、メモリダイ＃１に対してリードリクエストを要求する。
　これにより、メモリダイ＃１におけるライトコマンドＣ４に関するライトアクセスと、メモリダイ＃２におけるリードコマンドＣ６に関するリードアクセスとが並行して実行されるため、全体の処理終了までの時間が短縮される。
　このように、本技術の第２の実施の形態では、ライトデータの準備が完了している状態であれば、対応するメモリダイに対してライトリクエストがすぐに要求されると推定し、そのメモリダイにおける後続のリードコマンドには低い優先度を付与する。これにより、他のメモリダイにおけるリードアクセスを先に進めて、全体の処理終了までの時間を短縮することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）コンピュータからのライトコマンドに基づいて複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、
　前記ライトリクエストに係るライトデータの前記メモリライト制御部におけるデータ処理状態に応じた優先度によって前記複数のメモリのいずれかに対するリードリクエストを前記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部と
を具備するメモリコントローラ。
（２）前記メモリライト制御部は、
　前記ライトデータについてエラー訂正コードを生成するエラー訂正コード生成部と、
　前記複数のメモリのそれぞれに対する前記ライトデータについて前記エラー訂正コードが生成中であるか否かを示すビジー信号を前記データ処理状態として生成するビジー信号生成部とを備え、
　前記メモリリード制御部は、前記複数のメモリのうち前記ビジー信号が前記エラー訂正コードの生成中である旨を示しているものの前記優先度を高く設定する
前記（１）に記載のメモリコントローラ。
（３）前記メモリライト制御部は、前記エラー訂正コードが生成された前記ライトデータを保持するデータバッファと、
　前記複数のメモリのそれぞれに対する前記ライトデータについて前記エラー訂正コードの生成が完了して前記データバッファに準備されているか否かを示すレディ信号を前記データ処理状態として生成するレディ信号生成部とをさらに備え、
　前記メモリリード制御部は、前記複数のメモリのうち前記エラー訂正コードが生成完了している旨を前記レディ信号が示しているものの前記優先度を低く設定する
前記（２）に記載のメモリコントローラ。
（４）前記メモリリード制御部は、
　前記コンピュータからのリードコマンドを保持するコマンドキューと、
　前記複数のメモリのそれぞれについて前記ライトリクエストに係るライトデータの前記メモリライト制御部における前記データ処理状態に応じた前記優先度を設定してその優先度に従って前記コマンドキューから前記複数のメモリのいずれかに対するリードコマンドを選択するリードコマンド選択部と、
　前記選択されたリードコマンドに基づいて前記複数のメモリのいずれかに対してリードリクエストおよびアドレスを生成して送信するメモリリクエストアドレス送信部とを備える
前記（１）から（３）のいずれかに記載のメモリコントローラ。
（５）複数のメモリと、
　コンピュータからのライトコマンドに基づいて前記複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、
　前記ライトリクエストに係るライトデータの前記メモリライト制御部におけるデータ処理状態に応じた優先度によって前記複数のメモリのいずれかに対するリードリクエストを前記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部と
を具備するメモリシステム。
（６）複数のメモリと、
　コンピュータと、
　前記コンピュータからのライトコマンドに基づいて前記複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、
　前記ライトリクエストに係るライトデータの前記メモリライト制御部におけるデータ処理状態に応じた優先度によって前記複数のメモリのいずれかに対するリードリクエストを前記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部と
を具備する情報処理システム。
　１００　ホストコンピュータ
　２００　メモリコントローラ
　２０１、２０２　メモリ制御エンジン
　２１０　ストレージインターフェース制御部
　２２０　Ｉ／Ｏバス
　２３０　プロセッサ
　２４０　ＲＡＭ
　２５０－１　メモリ制御部（メモリリード制御部）
　２５０－２　メモリ制御部（メモリライト制御部）
　２５１－１　コマンドキュー
　２５２－１、２５２－２　デコーダ
　２５３－１、２５３－２　メモリリクエストアドレス送信部
　２５４－１　リードコマンド選択部
　２５４－２　バスデータ受信部
　２５５－２　エラー訂正コード生成部
　２５６－１　メモリデータ受信部
　２５６－２　データバッファ
　２５７－１　エラー検出訂正部
　２５７－２　メモリデータ送信部
　２５８－１　バスデータ送信部
　２５８－２　ビジー信号生成部
　２５９－２　レディ信号生成部
　２６０　接続切換部
　２７０　メモリインターフェース制御部
　３００　メモリ
　３０１、３０２　メモリダイ
　４００　メモリシステム

Claims (6)

  1. 　コンピュータからのライトコマンドに基づいて複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、
    　前記ライトリクエストに係るライトデータの前記メモリライト制御部におけるデータ処理状態に応じた優先度によって前記複数のメモリのいずれかに対するリードリクエストを前記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部と
    を具備するメモリコントローラ。
  2. 　前記メモリライト制御部は、
    　前記ライトデータについてエラー訂正コードを生成するエラー訂正コード生成部と、
    　前記複数のメモリのそれぞれに対する前記ライトデータについて前記エラー訂正コードが生成中であるか否かを示すビジー信号を前記データ処理状態として生成するビジー信号生成部とを備え、
    　前記メモリリード制御部は、前記複数のメモリのうち前記ビジー信号が前記エラー訂正コードの生成中である旨を示しているものの前記優先度を高く設定する
    請求項１記載のメモリコントローラ。
  3. 　前記メモリライト制御部は、
    　前記エラー訂正コードが生成された前記ライトデータを保持するデータバッファと、
    　前記複数のメモリのそれぞれに対する前記ライトデータについて前記エラー訂正コードの生成が完了して前記データバッファに準備されているか否かを示すレディ信号を前記データ処理状態として生成するレディ信号生成部とをさらに備え、
    　前記メモリリード制御部は、前記複数のメモリのうち前記エラー訂正コードが生成完了している旨を前記レディ信号が示しているものの前記優先度を低く設定する
    請求項２記載のメモリコントローラ。
  4. 　前記メモリリード制御部は、
    　前記コンピュータからのリードコマンドを保持するコマンドキューと、
    　前記複数のメモリのそれぞれについて前記ライトリクエストに係るライトデータの前記メモリライト制御部における前記データ処理状態に応じた前記優先度を設定してその優先度に従って前記コマンドキューから前記複数のメモリのいずれかに対するリードコマンドを選択するリードコマンド選択部と、
    　前記選択されたリードコマンドに基づいて前記複数のメモリのいずれかに対してリードリクエストおよびアドレスを生成して送信するメモリリクエストアドレス送信部とを備える
    請求項１記載のメモリコントローラ。
  5. 　複数のメモリと、
    　コンピュータからのライトコマンドに基づいて前記複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、
    　前記ライトリクエストに係るライトデータの前記メモリライト制御部におけるデータ処理状態に応じた優先度によって前記複数のメモリのいずれかに対するリードリクエストを前記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部と
    を具備するメモリシステム。
  6. 　複数のメモリと、
    　コンピュータと、
    　前記コンピュータからのライトコマンドに基づいて前記複数のメモリのいずれかに対するライトリクエストを生成するメモリライト制御部と、
    　前記ライトリクエストに係るライトデータの前記メモリライト制御部におけるデータ処理状態に応じた優先度によって前記複数のメモリのいずれかに対するリードリクエストを前記コンピュータからのリードコマンドに基づいて生成するメモリリード制御部と
    を具備する情報処理システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11556420B2 (en) * 2021-04-06 2023-01-17 Macronix International Co., Ltd. Managing error correction coding in memory systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000067574A (ja) * 1998-08-21 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
JP2005525652A (ja) * 2002-05-14 2005-08-25 マイクロン テクノロジー インコーポレイテッド アウトオブオーダｄｒａｍシーケンサ
WO2013014841A1 (ja) * 2011-07-22 2013-01-31 パナソニック株式会社 データ処理装置およびデータ処理方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154119A (ja) 2013-02-14 2014-08-25 Ricoh Co Ltd メモリ制御装置及び半導体記憶装置
US9442662B2 (en) * 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000067574A (ja) * 1998-08-21 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
JP2005525652A (ja) * 2002-05-14 2005-08-25 マイクロン テクノロジー インコーポレイテッド アウトオブオーダｄｒａｍシーケンサ
WO2013014841A1 (ja) * 2011-07-22 2013-01-31 パナソニック株式会社 データ処理装置およびデータ処理方法

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