JP4978373B2 - プログラマブルコントローラ、そのcpuモジュール - Google Patents
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Description
プログラマブルコントローラ(以下 PLC)は、例えばIEC61131-3で規格化されたプログラム言語によって記述されたアプリケーションを実行するものである。アプリケーションは実行優先度によって複数レベルのタスク(マルチタスク)をもつことができることが一般に知られている。図18に、このマルチタスク実行の様子を示している。
図19に示すPLC構成例では、複数のI/Oモジュール104と複数のCPUモジュール110が、I/Oバス103に接続しており、モジュール相互に通信を行う。また、複数のCPUモジュール110は、共有メモリバス102にも接続しており、各CPUモジュール110各々が、共有メモリバス102を介して共有メモリ101にアクセスする。
I/Oインタフェース115は、I/Oバス103に接続しており、他のモジュールとの通信制御を行う。バスインタフェース114は、共有メモリバス102に接続しており、共有メモリ101に対するアクセス制御を行う。
マイコン111の上記システムソフトは、バスインタフェース114を介して共有メモリバス102上の共有メモリ101へアクセスする。
バスアクセス制御部132は、共有メモリバス102上でのリードアクセスが完了すると、上記の通りデータバス上に読出しデータを出力すると共に、「内部制御信号とRDYの生成部」131に対してアクセス完了を通知する。この通知を受けた「内部制御信号とRDYの生成部」131は、図21に示す通り、レディ(RDY)信号をWAIT状態“L”からRDY状態“H”にする。これによって、マイコン111はリードデータを取得する。
けた場合には非常に長くなる。
この手法は、マスタからスレーブにアクセスする際、コマンドをスレーブ内に設けたバッファに一旦受けた時点で、マスタのウエイト解除をするというものである。
(課題1)
PLCにおいては、各CPUモジュール110毎に1つのマイコン111によって、アプリケーションの実行、ローダとの通信など複数の処理を実行させている。PLCではI/Oモジュール104とのアクセス、複数のCPUモジュール110とのメモリ共有が相変わらず存在しているが、この共有メモリ等のような低速デバイスへのアクセスタイムは、マイコン111の動作スピード、RAM113、ROM112へのアクセスタイム等と比較して圧倒的に長いため、マイコン111が行なわなければならない処理が低速デバイスアクセスによって阻害、滞ることが深刻化してきている。特に、マイコン111の動作スピードに比較して、共有メモリへのアクセスタイムは非常に長いため、従来技術で述べたように、共有メモリアクセスが完了するまでの間、CPUがWAIT状態になり続けるのは、マイコンが行なわなければならない処理が非常に阻害されることになる。
このような共有メモリ等の低速デバイスへのアクセスに伴うマイコン111の処理性能劣化の問題を解決することが求められている。
った“シーケンシャル処理”がある。また、例えば、IEC61131-3で規定されているFBD(Function Block Diagram)やST(Structured Text)言語で表現されるような、ある条件が満足されたらある実行を行うといった“判断処理”もある。
上記FBDやST言語の場合、アプリケーションプログラムには、メモリアクセス命令が、1つだけでなく複数含まれる。それぞれのアクセス命令が実行されるタイミングはプログラム処理の流れによって決定するため、1スキャンで複数の共有メモリアクセス要求が発生し得る。例えば、図25に示すように、1タスク内に多数のFB(ファンクションブロック)が存在し、図示の1スキャンでFB1〜FB100の100個のFBの命令が実行される場合であって、このFB1〜FB100全てが共有メモリアクセス要求を発生するものである場合、1スキャンで100個の共有メモリアクセス要求が発生し得る。このような場合であっても、アクセス要求発生順に順次アクセスを実行させることが本課題である。尚、1タスク内の複数の命令を、始めから終わりまで全て実行することを1スキャンと呼んでいる。
図19に示したように、PLCにはローダ120が接続される場合がある。ローダ120は、一般的に、アプリケーションの変数モニタや変数の書換え、プログラムダウンロード等を行うために接続される。
これによって、例えば、前記処理ユニットは、前記WAIT状態の解除によって、前記アクセス要求が発生したタスクより上位レベルのタスクの実行が可能となり、前記アクセス処理手段は、該上位レベルのタスクを実行中に前記低速デバイスへのアクセス要求が発生した場合、該タスクのレベルに応じた前記アクセスチャネルに対して低速デバイスアクセス処理の実行を依頼することができる。
があった場合、当該上位レベルのタスクを実行することはできる。
前記タスクのアプリケーションが判断処理を実行するものである場合、前記処理ユニットは、各レベルに応じた記憶手段を更に有し、前記アクセス処理手段は、該アプリケーションにおける任意の命令実行に伴い低速デバイスアクセス要求が発生する毎に、該要求を該アプリケーションのレベルに対応する前記記憶手段に格納し、前記インタフェースユニット側で低速デバイスアクセス処理が完了する毎に、該記憶手段に記憶されている要求の中で最も古い要求を取り出して、前記インタフェースユニットに対して低速デバイスアクセス処理を依頼する。
本例では、例えば一例として、0レベル、1レベル、デフォルトタスクの3レベルのタスクを実行可能なPLCを想定する。
また、図2に、本例のプログラマブルコントローラ全体の構成を示しておく。この全体構成自体は従来と同じである。すなわち、複数のI/Oモジュール4と複数のCPUモジュール10が、I/Oバス3に接続しており、モジュール相互に通信を行う。また、複数のCPUモジュール10は、共有メモリバス2にも接続しており、各CPUモジュール10各々が、共有メモリバス2を介して共有メモリ1にアクセスする。
I/Oインタフェース25は、I/Oバス3に接続しており、他のモジュールとの通信制御を行う。バスインタフェース10は、共有メモリバス2に接続しており、共有メモリ1に対するアクセス制御を行う。
行する。すなわち、アクセス要求が書き込まれたアクセスチャネルは、その要求コマンド等をアクセス要求キュー14に積む。バスアクセス制御部15は、アクセス要求キュー14から要求コマンドを取り出して共有メモリ1へのアクセス実行を開始する。このアクセス実行が完了したら、要求発行元のアクセスチャネル内のステータスレジスタeの完了ビットがセットされる。
以下、更に詳しく説明する。
図4に示す通り、コマンドレジスタaは、リードアクセス要求ビット、ライトアクセス要求ビットの2ビットのみ使用する。例えば、リードアクセス要求があった場合にはリードアクセス要求ビットが‘1’となり、ライトアクセス要求があった場合にはライトアク
セス要求ビットが‘1’となる。
上記各アクセスチャネル11〜13は、上記の通り、アクセス要求が書き込まれると、その要求コマンド等をアクセス要求キュー14に積む。ここで、マイコン21が書き込む上記アクセス要求には、リードアクセス要求かライトアクセス要求かを示す上記要求コマンド、共有メモリ1へのアクセスアドレスが含まれ、更にライトアクセス要求である場合には共有メモリ1への書き込みデータも含まれる。上記要求コマンドはコマンドレジスタaにセットされ、アクセスアドレスはアクセスアドレスレジスタbに格納され、書き込みデータはライトデータレジスタcに格納される。
Fast Out)構造となっている。よって、要求発生順にアクセスの実行がなされる。
ータを取り出して、上記と同様の処理を実行する。
尚、上記処理は一例を示しているに過ぎない。例えば、バスアクセス制御部15は、アクセス要求キュー14からアクセス要求データを取り出して、コマンドと識別情報の両方を取得し、識別情報に基づいて上記各セレクタを制御するようにしてもよい。
システムソフトは、共有メモリ1に対するリード処理の場合には図6の処理を実行し、ライト処理の場合には図7の処理を実行する。すなわち、従来で説明したように、システムソフトは、アプリケーションが呼び出すサブルーチンのような存在であるが、このサブルーチンは複数種類存在し、リード処理の場合は図6の処理を実行するサブルーチンが呼び出され、ライト処理の場合は図7の処理を実行するサブルーチンが呼び出されることになる。これは後述する他の処理フローチャート図の処理についても同様である。
図6、図7に示す処理は、既に図5の説明で触れているので、ここでは簡単に説明する。
図6に示す処理おいて、まず、接点命令のレベルに応じたアクセスチャネルのアクセスアドレスレジスタbに、共有メモリ1へのアクセスアドレスを書き込む処理(ステップS
11)、及びコマンドレジスタaのリードアクセス要求ビットを‘1’にセットする処理(ステップS12)を実行する。そして、その後は、上記ポーリングを行う。すなわち、定期的に上記要求を書き込んだアクセスチャネルのステータスレジスタeをリードし(ステップS13)、完了ビットが‘1’(完了)であれば(ステップS14,YES)、このアクセスチャネルのリードデータレジスタdからデータを読出し、これをアプリケーションに渡す(ステップS15)。これを受けたアプリケーションは、続いてコイル命令を実行する。これによって、図7の処理が実行される。尚、共有メモリからのリードデータは、コイル命令の入力値となる。従って、接点命令の実行が完了するまでは、コイル命令は実行できない。
尚、FBの基本概念は国際規格IEC61131-3で規定、説明されている。
図8(a)にはREAD_WORD(リード用FB)、図8(b)にはWRITE_WORD(ライト用FB)の例を示す。尚、図8に示す表記は単にIEC61131-3によるものであり、この例に限るわけではない。
呼ばれるメモリ領域に、格納・保持される。
図8(a)、(b)において、AD(アクセスアドレス)に共有メモリへのアクセスアドレスが入力された場合に、本処理が実行されることになる。
図示のインスタンス80において、EXビット81はアクセス実行中を示すビットである。XRQビット82はRQ端子に前スキャン時に入力された値、RQビット83はRQ端子に今回スキャン時に入力された値であり、XRQビット82が‘0’で且つRQビット83が‘1’の場合、「新要求あり」と判定される(後述するステップS97の判定がYESとなる)。DONEビット84は上記DONE端子の出力データであり、‘1’が完了、‘0’が未完了を意味する。
図9において、まず、DONEビットをクリアする(未完了とする)(ステップS91)。そして、アクセス実行中であるか否かを判定する(ステップS92)。これは、上記呼び出し元のREAD_WORDのインスタンス80を参照し、EXビット81=‘1’であればアクセス実行中と判定する。
一方、EXビット=‘0’である場合には(アクセス実行なし)(ステップS92,NO)、このREAD_WORDに新たなアクセス要求が発生しているか否かを判定する。これは、上記の通り、XRQビット82が‘0’で且つRQビット83が‘1’の場合、すなわちRQが0から1へと立ち上がった場合に、「新要求あり」と判定される(ステップS97,YES)。「新要求あり」の場合には、まず、インスタンス80の上記+2、+3のアドレスに格納されているデータ(アドレス下位85、アドレス上位86)と要求コマンド(リードorライト)を、それぞれ、当該READ_WORDのレベルに対応するアクセスチャネルのアクセスアドレスレジスタbとコマンドレジスタaにセットする(ステップS98,S99)。そして、EXビット81をセット(0→1)し(ステップS100)、ステップ
S101へ進む。尚、アクセスチャネルは、コマンドレジスタaに要求コマンドがセットされたことをトリガとして、上記要求コマンドと識別情報をアクセス要求キュー14に格納する動作を行う回路構成となっている。
図10に、上記図9の処理のアクセスタイミングチャートを示す。
尚、図10において図上縦の点線は、処理の実行周期を示す。すなわち、縦の点線で示すタイミング毎に、図9の処理が実行される。
タスクの命令実行は中断される。
以下、実施例2について説明する。実施例2は、上記課題2を解決するものである。
課題2で述べたように(及び上記の通り)、FBDやST言語で表現されるプログラムでは、1タスク内で複数個のアクセス要求発生が起こり得るため、実施例2では、これに対応して、マイコン側21側に、共有メモリアクセス要求を格納するための要求バッファを備えている。要求バッファは、アプリケーションのタスクレベル数分用意する。
図12(b)に示す要求バッファ50は、1タスク内のインスタンスの数(つまり、FBの数;尚、要求バッファ50は、リード、ライト共通で使用される)の分だけ要求キューを格納できる記憶容量を持ち(図示の例では、N個のFBがあり、要求キュー1〜要求キューNまでのN個の要求キューを格納可能)、リングバッファ状に使用される。各要求キューは、要求元FBのインスタンスの先頭アドレス51と要求コマンドデータ52から成る。要求コマンドデータ52のデータフォーマットは、上記アクセスチャネル内のコマンドレジスタaと同じである(要求キューから読み出して、そのまま、コマンドレジスタaに書き込めるようにする為)。
尚、以下の説明におけるアクセスチャネルは、当然、上記FB(READ_WORD)のレベルに応じたアクセスチャネルである。但し、上記の通り、同一タスク内の全てのFBのレベルは同じである。
タンスのEXビット41を参照し、EXビット=‘1’であればアクセス実行中と判定する。アクセス実行中の場合(ステップS33,YES)、続いて、自インスタンスのE_DONEビット44が‘1’(ON)であるか否かを判定する(ステップS34)。上記の通り、ステップS57の処理でE_DONEビット44がONされるが、上述してある通り、これは自FBによる処理でONされるとは限らず、他FBによる処理でONされる場合もあり得る。
まず、リードポインタRpとライトポインタWpを参照し(ステップS71)、リードポインタRpの位置とライトポインタWpの位置が同じであれば(ステップS72,YES)、未処理の要求は無いことになるので(当然、RpとWpの初期位置は同じにしてある)、アクセスチャネルに対する新規要求発行は行わずに、本処理を終了する。これは、変数BUSYが‘1’である場合(Rpが指す位置の要求キューに対する処理をバスインタフェース側で実行中である場合)(ステップS73,YES)も同様である。
める(ステップS79)。
図15(b)に、上記FB(WRITE_WORD)が呼び出すシステムソフトの処理フローチャートを示す。
図16に、実施例3におけるバスインタフェース70の構成図を示す。
図16に示す構成において、図1に示す構成と同一の構成には同一の参照符号を付しており、その説明は省略する。すなわち、図1の構成に加えて、システム用アクセスチャネル71を設けている。
本例におけるポーリングの意味である。しかし、上記本手法では、上記の通り、ポーリングを行う必要がないようにしている。
2 共有メモリバス
3 I/Oバス
4 I/Oモジュール
10 バスインタフェース
11 アクセスチャネル(レベル0用)
12 アクセスチャネル(レベル1用)
13 アクセスチャネル(デフォルト用)
a コマンドレジスタ
b アクセスアドレスレジスタ
c ライトデータレジスタ
d リードデータレジスタ
e ステータスレジスタ
14 アクセス要求キュー
15 バスアクセス制御部
16 内部制御信号とRDY生成部
17 アドレスセレクタ
18 ライトデータセレクタ
19 チャネルセレクタ
20 CPUモジュール
21 マイコン
22 ROM
23 RAM
25 I/Oインタフェース
26 RDY制御部
30 ローダ
40 インスタンス
41 EXビット
42 XRQビット
43 RQビット
44 E_DONE
45 DONEビット
46 アドレス下位
47 アドレス上位
48 リードデータ下位
49 リードデータ上位
50 要求バッファ
51 要求元のインスタンスの先頭アドレス
52 要求コマンドデータ
60 インスタンス
61 ライトデータ下位
62 ライトデータ上位
70 バスインタフェース
71 システム用アクセスチャネル
80 インスタンス
81 EXビット
82 XRQビット
83 RQビット
84 DONEビット
85 アドレス下位
86 アドレス上位
87 リードデータ下位
88 リードデータ上位
Claims (8)
- 複数レベルのタスクを実行する処理ユニットと、該処理ユニットからの要求に応じて低速デバイスにアクセスするインタフェースユニットとを有するCPUモジュールであって、
該インタフェースユニットは、前記複数のレベル各々に応じた複数のアクセスチャネルを有し、
前記処理ユニットは、前記何れかのレベルのタスクを実行中に前記低速デバイスへのアクセス要求が発生した場合、該タスクのレベルに応じた前記アクセスチャネルに対して低速デバイスアクセス処理の実行を依頼するアクセス処理手段を有し、
前記インタフェースユニットは、該アクセス処理手段からの依頼の受付完了した時点で、前記低速デバイスアクセス処理の実行の依頼に伴ってWAIT状態となっていた前記処理ユニットの該WAIT状態を解除し、その後に、該依頼に基づく前記低速デバイスへのアクセスを実行することを特徴とするプログラマブルコントローラのCPUモジュール。 - 前記処理ユニットは、前記WAIT状態の解除によって、前記アクセス要求が発生したタスクより上位レベルのタスクの実行が可能となり、前記アクセス処理手段は、該上位レベルのタスクを実行中に前記低速デバイスへのアクセス要求が発生した場合、該タスクのレベルに応じた前記アクセスチャネルに対して低速デバイスアクセス処理の実行を依頼することを特徴とする請求項1記載のプログラマブルコントローラのCPUモジュール。
- 前記インタフェースユニットは、前記複数のアクセスチャネルに前記低速デバイスアクセス処理の依頼があると、該依頼受付順に、前記低速デバイスへのアクセスを実行するアクセス制御手段を更に有することを特徴とする請求項1又は2記載のプログラマブルコントローラのCPUモジュール。
- 前記タスクのアプリケーションがシーケンシャル処理を実行するものである場合、前記アクセス処理手段は、該アプリケーションにおける任意の命令実行に伴い前記アクセスチャネルに対する低速デバイスアクセス処理の実行依頼後、該依頼先のアクセスチャネルに対する定期的なポーリングを行って低速デバイスアクセス処理の実行完了を待つことを特徴とする請求項1〜3の何れかに記載のプログラマブルコントローラのCPUモジュール。
- 前記タスクのアプリケーションが判断処理を実行するものである場合、前記アクセス処理手段は、該アプリケーションにおける任意の命令実行に伴い前記アクセスチャネルに対する低速デバイスアクセス処理の実行依頼後、次の命令実行に移ることを特徴とする請求項1〜3の何れかに記載のプログラマブルコントローラのCPUモジュール。
- 前記タスクのアプリケーションが判断処理を実行するものである場合、前記処理ユニットは、各レベルに応じた記憶手段を更に有し、
前記アクセス処理手段は、該アプリケーションにおける任意の命令実行に伴い低速デバイスアクセス要求が発生する毎に、該要求を該アプリケーションのレベルに対応する前記記憶手段に格納し、前記インタフェースユニット側で低速デバイスアクセス処理が完了する毎に、該記憶手段に記憶されている要求の中で最も古い要求を取り出して、前記インタフェースユニットに対して低速デバイスアクセス処理を依頼することを特徴とする請求項1に記載のプログラマブルコントローラのCPUモジュール。 - 前記インタフェースユニットは、システム用アクセスチャネルを更に備え、
前記アクセス処理手段は、前記タスクのアプリケーション以外による低速デバイスアクセス要求が発生すると、前記システム用アクセスチャネルに対して低速デバイスアクセス処理を依頼し、
前記インタフェースユニットは、該アクセスチャネルへの依頼が完了すると、前記処理ユニットのWAIT状態を解除し、
該システム用アクセスチャネルは、低速デバイスアクセス処理が完了すると、前記処理ユニットに対して、アクセス完了割込みを出力することを特徴とする請求項1に記載のプログラマブルコントローラのCPUモジュール。 - 請求項1〜7の何れかに記載のCPUモジュールを有するプログラマブルコントローラ。
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