JP2008021355A - 半導体装置 - Google Patents

Abstract

【課題】信頼性を向上し、かつ小型化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、供給される電圧に基づいてデータの書き込みおよび記憶データの読み出しが行なわれるメモリセル４と、メモリセル４に供給する電圧を生成する電源回路５と、マイコン７と、外部端子８と、外部端子８に供給される電圧を所定電圧値にクランプするサージ保護回路１２と、サージ保護回路１２を通過した電圧を電源回路５に出力するかまたはマイコン７に出力するかを切り替える第１の切り替え回路９とを備え、電源回路５は、第１の切り替え回路９から受けた電圧を昇圧または降圧する電圧変換回路３１と、第１の切り替え回路９から受けた電圧をメモリセル４に供給するか、あるいは昇圧または降圧された電圧をメモリセル４に供給するかを切り替える第２の切り替え回路１５とを含む。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、供給される電圧に基づいてデータの書き込みおよび記憶データの読み出しが行なわれるメモリセルを備えた半導体装置に関する。

フローティングゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる不揮発性半導体記憶装置、たとえばフラッシュメモリを内蔵する半導体装置が開発されている。フラッシュメモリはフローティングゲート、コントロールゲート（ＣＧ）、ソース、ドレインおよびウエル（基板）を有するメモリセルを含む。メモリセルは、フローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子を抜き取ると閾値電圧が低下する。

一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが２ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。

フラッシュメモリを内蔵するものではないが、たとえば、特許文献１には、以下のような半導体装置が開示されている。すなわち、チャージポンプ回路は、動作時において、内部電圧配線に負電荷を供給して、負の内部電圧を低下させる。分圧回路は、テストモード時に外部から入力端子に入力される第１の正電圧と内部電圧との電圧差に応じて制御電圧を生成する。比較回路は、テストモード時に外部から入力端子に入力される第２の正電圧と制御電圧との比較結果に応じて、チャージポンプ回路を動作させる。第２の正電圧は、負の内部電圧の目標電圧に応じて設定される。このような構成により、外部から入力された負電圧が内部回路に印加されることを保護ダイオードによって防ぐとともに、内部回路で負電圧を生成してテストモード時に使用することができる。
特開２００２−３５０５００号公報 特開２００４−１６４８１１号公報

ところで、フラッシュメモリを内蔵する半導体装置では、フラッシュメモリモジュールの試験として、メモリセルの閾値電圧の測定が行なわれる。この試験では、半導体装置のパッドからフラッシュメモリモジュールのメモリセルに対して読み出し電圧を供給し、読み出し電圧を徐々に大きくしていく。そして、メモリセルが保存しているデータを読み出すことができる読み出し電圧がメモリセルの閾値電圧となる。

また、半導体装置では、信頼性を向上するために、半導体装置のパッドにサージ保護回路が接続される。そして、半導体装置の信頼性試験として、サージ耐量の測定が行なわれる。ここで、フラッシュメモリモジュールと、マイコン等、サージ保護の必要な回路とでパッドが共用される場合、このパッドにもサージ保護回路が接続される。そうすると、メモリセルの閾値電圧を測定しようとしても、サージ保護回路が接続されたパッドに読み出し電圧を供給することになるため、サージ保護回路のクランプによって所定値以上の読み出し電圧をメモリセルに供給できなくなってしまい、メモリセルの閾値電圧を測定することができない場合が生じる。したがって、従来の半導体装置では、高電圧を印加する必要のあるパッドにはサージ保護回路を接続することができず、信頼性を向上させることが困難であるという問題点があった。

また、特許文献１記載の半導体装置では、テストモード時に使用する負電圧を生成するために２個の外部入力端子が必要となり、半導体装置の小型化を図ることが困難である。

それゆえに、本発明の目的は、信頼性を向上し、かつ小型化を図ることが可能な半導体装置を提供することである。

上記課題を解決するために、この発明のある局面に係わる半導体装置は、供給される電圧に基づいてデータの書き込みおよび記憶データの読み出しが行なわれるメモリセルと、メモリセルに供給する電圧を生成する電源回路と、マイコンと、外部端子と、外部端子に供給される電圧を所定電圧値にクランプするサージ保護回路と、サージ保護回路を通過した電圧を電源回路に出力するかまたはマイコンに出力するかを切り替える第１の切り替え回路とを備え、電源回路は、第１の切り替え回路から受けた電圧を昇圧または降圧する電圧変換回路と、第１の切り替え回路から受けた電圧をメモリセルに供給するか、あるいは昇圧または降圧された電圧をメモリセルに供給するかを切り替える第２の切り替え回路とを含む。

本発明によれば、信頼性を向上し、かつ小型化を図ることができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。

図１を参照して、半導体装置１００は、フラッシュメモリモジュール１と、マイコン７と、パッド（外部端子）８と、ポート切り替え回路（第１の切り替え回路）９と、サージ保護回路１２とを備える。フラッシュメモリモジュール１は、ディストリビュータ２と、デコーダ３と、メモリアレイ４と、電源回路５と、制御回路６と、センスアンプ１１とを含む。サージ保護回路１２は、ダイオードＤ１およびＤ２を含む。ダイオードＤ１のアノードおよびダイオードＤ２のカソードがパッド８に接続される。ダイオードＤ１のカソードが固定電位に接続され、ダイオードＤ２のアノードが接地電位に接続される。

マイコン７は、電源回路４１と、信号処理回路４２とを含む。マイコン７は、半導体装置１００におけるフラッシュメモリモジュール１等の各ブロックの制御および演算処理等を行なう。

フラッシュメモリモジュール１は、フラッシュメモリモジュール１の外部すなわち半導体装置１００の外部またはマイコン７から受けたアドレス信号およびコマンド信号に基づいて、外部から受けたデータの記憶および記憶しているデータの外部への出力を行なう。

メモリアレイ４は、データを不揮発的に記憶する複数個のメモリセルを含む。メモリセルは、供給される電圧に基づいてデータの書き込みおよび記憶データの読み出しが行なわれる。

電源回路５は、制御回路６の制御に基づいて、メモリアレイ４のメモリセルに供給する電圧を生成し、生成した電圧をディストリビュータ２を介してデコーダ３へ出力する。

外部から入力されたアドレス信号はデコーダ３へ出力される。また、外部から受けたデータおよびコマンド信号は制御回路６へ出力される。

制御回路６は、外部から受けたデータおよびコマンド信号に基づいて、各回路に制御信号を出力し、メモリセルに対してデータ書き込みおよびデータ読み出しを行なわせる制御を行なう。

デコーダ３は、外部から受けたアドレス信号をデコードしてメモリアレイ４の、特定のメモリセルに対応するワード線、ソース線、ビット線およびウエルを選択する。デコーダ３によるワード線、ソース線、ビット線およびウエルの選択により、データ書き込み対象のメモリセルおよびデータ読み出し対象のメモリセルが特定される。そして、デコーダ３は、選択したワード線、ソース線、ビット線およびウエルを電源回路５から受けた電圧で駆動する。ここで、メモリセルのコントロールゲートはワード線に接続され、ドレインがビット線に接続され、ソースがソース線に接続される。

制御回路６は、電源回路５およびセンスアンプ１１を制御して、メモリアレイ４のメモリセルに対してデータ読み出しを行なう。より詳細には、センスアンプ１１は、メモリアレイ４における複数個のメモリセルのビット線に接続される。データ読み出し時、外部から入力されたアドレス信号に基づいてデコーダ３が選択したワード線およびビット線等によって特定のメモリセルが選択される。デコーダ３は、選択したワード線に電源回路５から受けた電圧を印加する。センスアンプ１１は、選択されたワード線に接続されているメモリセルが流す電流が所定値より多いか少ないかによってメモリセルに蓄えられたデータが０であるか１であるかを判別する。

たとえば、メモリセルが１ビットのデータを記憶する場合、センスアンプ１１は、メモリセルの閾値電圧がワード線に印加された電圧よりも高い場合にはメモリセルに電流が流れにくいことから、メモリセルに蓄えられたデータは０であると判別する。また、センスアンプ１１は、メモリセルの閾値電圧がワード線に印加された電圧よりも低い場合にはメモリセルに電流が流れやすくことから、メモリセルに蓄えられたデータは１であると判別する。

制御回路６は、電源回路５およびデコーダ３を制御して、メモリアレイ４のメモリセルに対してデータ書き込みを行なう。たとえば、メモリセルが２ビットのデータを記憶する場合において、メモリセルに対する書き込みは、ＣＨＥ（Channel Hot Electron）現象を利用して、ＦＧに電子を注入して閾値電圧を徐々に上昇させる、すなわち、消去状態である”１１”分布から”１０”、”０１”および”００”分布に上昇させることによって行なわれる。制御回路６は、データ書き込み対象のメモリセルの閾値電圧を、外部から入力されたデータの論理レベルに対応する閾値電圧とすることにより、データの書き込みを行なう。

サージ保護回路１２は、半導体装置１００の外部からパッド８に供給される外部電圧を所定電圧値にクランプする、すなわち所定電圧値以上の電圧が後段の回路に供給されないようにする。たとえば、サージ保護回路１２は、マイコン７に過電圧が供給されることを防ぐために６Ｖでクランプがかかり、６Ｖを超える電圧はポート切り替え回路９に出力しない。なお、外部電圧は負電圧であってもよい。すなわち、サージ保護回路１２は、半導体装置１００の外部からパッド８に供給される負電圧を所定電圧値にクランプする、すなわち所定電圧値以下の電圧が後段の回路に供給されないようにする構成であってもよい。

ポート切り替え回路９は、サージ保護回路１２を通過した電圧をフラッシュメモリモジュール１に出力するかマイコン７に出力するかを切り替える。

パッド８がマイコン７の電源電圧供給用として使用される場合、半導体装置１００の外部からパッド８にたとえば３Ｖの外部電圧が供給される。そして、ポート切り替え回路９は、サージ保護回路１２を通過した３Ｖの電圧をマイコン７における電源回路４１に出力する。電源回路４１は、ポート切り替え回路９から受けた３Ｖの電圧をそのままあるいは電圧変換してマイコン７における各ブロックに供給する。

また、パッド８がマイコン７への信号入力用として使用される場合、半導体装置１００の外部装置からパッド８にたとえば３Ｖの振幅を有する信号が入力される。そして、ポート切り替え回路９は、サージ保護回路１２を通過した電圧である信号をマイコン７における信号処理回路４２に出力する。信号処理回路４２は、ポート切り替え回路９から受けた信号に基づいて信号処理を行なう。

図２は、本発明の第１の実施の形態に係る半導体装置における電源回路の構成を詳細に示す図である。以下、電源回路５は、メモリセルのワード線に供給する電圧を生成するものとして説明するが、これに限定するものではなく、メモリセルのソース線、ビット線およびウエル等に供給する電圧の生成を図２に示す構成で行なってもよい。

図２を参照して、電源回路５は、電圧変換回路３１と、切り替え回路１５とを含む。電圧変換回路３１は、分圧器１７と、比較器１８と、分圧器１４と、チャージポンプ回路１３とを含む。

電圧変換回路３１は、ポート切り替え回路９から受けた電圧を昇圧して切り替え回路１５に出力する。

切り替え回路１５は、制御回路６の制御に基づいて、パッド８に供給される外部電圧をメモリセルのワード線に供給するか、あるいは電圧変換回路３１によって昇圧された電圧をメモリセルのワード線に供給するかを切り替える。

［動作］
以下、電圧変換回路３１が外部電圧を昇圧する動作、およびメモリセルの閾値電圧の測定方法を具体的な数値を用いて説明する。

たとえば、電圧変換回路３１は、パッド８に供給される外部電圧を２倍に昇圧して切り替え回路１５に出力する。

より詳細には、パッド８に供給されたたとえば３〜４Ｖの外部電圧は、サージ保護回路１２、ポート切り替え回路９および図１に示すディストリビュータ２を介して電圧ＥＸＴＶＰとして分圧器１７に入力される。

分圧器１７は、電圧ＥＸＴＶＰを１／３に分圧した１〜４／３Ｖの電圧を比較器１８に出力する。

比較器１８は、分圧器１７から受けた電圧すなわち電圧ＥＸＴＶＰの１／３の電圧と分圧器１４から受けた電圧すなわちポンプ出力電圧ＶＰ９Ｖの１／６の電圧とを比較する。より詳細には、電圧ＥＸＴＶＰの１／３の電圧がポンプ出力電圧ＶＰ９Ｖの１／６の電圧よりも大きい場合には、ＨレベルのＡＣＴ信号をチャージポンプ回路１３に出力する。一方、比較器１８は、電圧ＥＸＴＶＰの１／３の電圧がポンプ出力電圧ＶＰ９Ｖの１／６の電圧以下である場合には、ＬレベルのＡＣＴ信号をチャージポンプ回路１３に出力する。この比較器１８の動作を式で表わすと以下のようになる。

ＥＸＴＶＰ×１／３＞ＶＰ９Ｖ×１／６… ＡＣＴ＝”Ｈ”
ＥＸＴＶＰ×１／３≦ＶＰ９Ｖ×１／６… ＡＣＴ＝”Ｌ”
チャージポンプ回路１３は、比較器１８から受けたＡＣＴ信号がＨレベルの場合すなわちポンプ出力電圧ＶＰ９Ｖが電圧ＥＸＴＶＰの２倍に到達していない場合には活性化されてポンプ出力電圧ＶＰ９Ｖを上昇させる。一方、チャージポンプ回路１３は、比較器１８から受けたＡＣＴ信号がＬレベルの場合には非活性化されてポンプ出力電圧ＶＰ９Ｖの上昇を停止し、ポンプ出力電圧ＶＰ９Ｖを現状の電圧値すなわち電圧ＥＸＴＶＰの２倍の電圧値に維持する。チャージポンプ回路１３から出力されるポンプ出力電圧ＶＰ９Ｖは、切り替え回路１５および分圧器１４に入力される。なお、半導体装置１００は、チャージポンプ回路１３の代わりにＶＤＣ（Volts Direct Current）回路を備える構成であってもよい。

分圧器１４は、チャージポンプ回路１３から受けた６〜８Ｖのポンプ出力電圧ＶＰ９Ｖを１／６に分圧して比較器１８に出力する。また、分圧器１４は、チャージポンプ回路１３から受けたポンプ出力電圧ＶＰ９Ｖを１／２に分圧し、３〜４Ｖのモニタ電圧として出力する。モニタ電圧は、半導体装置１００の外部に出力される。モニタ電圧をテスタ等によって測定することにより、メモリセルのワード線に電圧ＥＸＴＶＰの２倍の電圧が正常に印加されていることを確認することができる。なお、チャージポンプ回路１３が、６〜８Ｖのポンプ出力電圧ＶＰ９Ｖをモニタ電圧として半導体装置１００の外部に出力する構成であってもよい。

本発明の第１の実施の形態に係る半導体装置では、たとえば、メモリアレイ４におけるメモリセルのワード線に０〜８Ｖの電圧を０Ｖから０．２Ｖ刻みで徐々に上昇させて供給することにより、メモリセルの閾値電圧の測定を行なう。また、サージ保護回路１２は、６Ｖでクランプがかかり、６Ｖを超える電圧はポート切り替え回路９に出力しない。

このため、切り替え回路１５は、０〜６Ｖの電圧をメモリセルのワード線に供給する場合には、電圧ＥＸＴＶＰを選択してメモリセルのワード線に供給する。一方、切り替え回路１５は、６Ｖ〜８Ｖの電圧をメモリセルのワード線に供給する場合には、電圧変換回路３１によって昇圧された電圧すなわちポンプ出力電圧ＶＰ９Ｖを選択してメモリセルのワード線に供給する。この場合、前述のようにパッド８に３Ｖ〜４Ｖの電圧を供給すれば６Ｖ〜８Ｖの電圧をメモリセルのワード線に供給することができる。

ところで、従来の半導体装置では、高電圧を印加する必要のあるパッドにはサージ保護回路を接続することができず、信頼性を向上させることが困難であるという問題点があった。しかしながら、本発明の第１の実施の形態に係る半導体装置では、電圧変換回路３１は、パッド８に供給される外部電圧を昇圧して切り替え回路１５に出力する。切り替え回路１５は、パッド８に供給される外部電圧をメモリセルのワード線に供給するか、あるいは電圧変換回路３１によって昇圧された電圧をメモリセルのワード線に供給するかを切り替える。このような構成により、フラッシュメモリモジュールと、マイコン等、サージ保護の必要な回路とでパッドを共用する場合でも、サージ保護回路のクランプ動作に関わらず高電圧の読み出し電圧をメモリセルに供給することができる。したがって、本発明の第１の実施の形態に係る半導体装置では、高電圧を印加する必要のあるパッドにもサージ保護回路を接続することができ、半導体装置の信頼性を向上させることができる。

また、特許文献１記載の半導体装置では、テストモード時に使用する負電圧を生成するために２個の外部入力端子が必要となり、半導体装置の小型化を図ることが困難であるという問題点があった。しかしながら、本発明の第１の実施の形態に係る半導体装置では、たとえばメモリアレイ４におけるメモリセルの閾値電圧を測定するために読み出し電圧供給用のパッドすなわち外部入力端子を１個だけ備えれば十分であるため、半導体装置の小型化を図ることができる。

なお、本発明の第１の実施の形態に係る半導体装置では、電圧変換回路３１は、パッド８に供給される正電圧を昇圧して切り替え回路１５に出力する構成であるとしたが、これに限定するものではない。電圧変換回路３１は、パッド８に供給される正電圧のたとえば定数倍の負電圧を生成して切り替え回路１５に出力する構成とすることができる。また、半導体装置１００のパッド８に負電圧が外部電圧として供給される。そして、電圧変換回路３１が、負電圧である外部電圧より電圧値の小さい電圧を生成する、すなわち外部電圧を降圧して切り替え回路１５に出力する構成であってもよい。

また、メモリアレイ４は、本発明の第１の実施の形態に係る半導体装置では、メモリアレイ４は、データを不揮発的に記憶する複数個のメモリセルを含む構成であるとしたが、これに限定するものではない。半導体装置１００がフラッシュメモリモジュール１の代わりにＤＲＡＭ（Dynamic Random Access Memory）モジュールを備える、すなわちメモリアレイ４におけるメモリセルはＤＲＡＭ構造のメモリセルであってもよい。

ここで、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行なって不良品を除去するスクリーニングが一般的に行なわれている。現在、ＤＲＡＭのスクリーニング手法の１つとして高温動作試験（バーンイン試験）が行なわれている。一般的に、バーンイン試験においては、デバイスに対して通常動作時よりも高い外部電源電圧が供給される。したがって、半導体装置１００がフラッシュメモリモジュール１の代わりにＤＲＡＭモジュールを備える場合でも、本発明の適用により半導体装置の信頼性の向上および小型化を図ることができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対してリミット回路を追加した半導体装置に関する。

図３は、本発明の第２の実施の形態に係る半導体装置における電源回路の構成を詳細に示す図である。

図３を参照して、電源回路５は、電圧変換回路３１と、切り替え回路１５と、リミット回路２１とを含む。リミット回路２１は、分圧器１９と、比較器２０と、ＡＮＤゲート２２とを含む。

比較器１８は、第１の実施の形態に係る半導体装置における比較器１８と同様に、分圧器１７から受けた電圧すなわち電圧ＥＸＴＶＰの１／３の電圧と分圧器１４から受けた電圧すなわちポンプ出力電圧ＶＰ９Ｖの１／６の電圧とを比較する。そして、比較器１８は、比較結果に基づいてＨレベルまたはＬレベルの出力信号ＳＥＬ１をＡＮＤゲート２２に出力する。

チャージポンプ回路１３は、ＡＮＤゲート２２から受けたＡＣＴ信号に基づいてポンプ出力電圧ＶＰ９Ｖを上昇させる。チャージポンプ回路１３から出力されるポンプ出力電圧ＶＰ９Ｖは、切り替え回路１５、分圧器１４および分圧器１９に入力される。

リミット回路２１は、電圧変換回路３１の出力電圧すなわちチャージポンプ回路１３からのポンプ出力電圧ＶＰ９Ｖが所定電圧値を超えないように電圧変換回路３１を制御する。すなわち、リミット回路２１は、電圧ＥＸＴＶＰが所定電圧値を超えて昇圧されないように電圧変換回路３１を制御する。

リミット回路２１において、分圧器１９は、チャージポンプ回路１３から受けた６〜８Ｖのポンプ出力電圧ＶＰ９Ｖを１／９に分圧した２／３Ｖ〜８／９Ｖの電圧を比較器２０に出力する。

比較器２０は、分圧器１９から受けた電圧すなわちポンプ出力電圧ＶＰ９Ｖの１／９の電圧と基準電圧ＶＲＥＦとを比較する。より詳細には、比較器２０は、ポンプ出力電圧ＶＰ９Ｖの１／９が基準電圧ＶＲＥＦ以下である場合には、Ｈレベルの出力信号ＳＥＬ２をＡＮＤゲート２２に出力する。一方、比較器２０は、ポンプ出力電圧ＶＰ９Ｖの１／９が基準電圧ＶＲＥＦより大きい場合には、Ｌレベルの出力信号ＳＥＬ２をＡＮＤゲート２２に出力する。この比較器２０の動作を式で表わすと以下のようになる。

ＶＰ９Ｖ×１／９≦１．１Ｖ… ＳＥＬ２＝”Ｈ”
ＶＰ９Ｖ×１／９＞１．１Ｖ… ＳＥＬ２＝”Ｌ”
ＡＮＤゲート２２は、比較器１８から受けた出力信号ＳＥＬ１、および比較器２０から受けた出力信号ＳＥＬ２の論理積をＡＣＴ信号としてチャージポンプ回路１３に出力する。

ここで、メモリアレイ４におけるメモリセルの耐圧が１０Ｖである場合には、基準電圧ＶＲＥＦは１．１Ｖに設定すればよい。

すなわち、ポンプ出力電圧ＶＰ９Ｖが９．９Ｖ以下である場合には比較器２０からの出力信号ＳＥＬ２がＨレベルとなり、比較器１８からの出力信号ＳＥＬ１がＡＣＴ信号としてＡＮＤゲート２２からチャージポンプ回路１３に出力される。

一方、ポンプ出力電圧ＶＰ９Ｖが９．９Ｖよりも大きい場合には比較器２０からの出力信号ＳＥＬ２がＬレベルとなるため、比較器１８からの出力信号ＳＥＬ１の論理レベルに関わらずＬレベルのＡＣＴ信号がＡＮＤゲート２２からチャージポンプ回路１３に出力される。この場合、チャージポンプ回路１３は、ポンプ出力電圧ＶＰ９Ｖの上昇を停止し、ポンプ出力電圧ＶＰ９Ｖを現状の電圧値に維持する。このような構成により、ポンプ出力電圧ＶＰ９Ｖが９．９Ｖより大きくなることを防ぐことができる。

ところで、第１の実施の形態に係る半導体装置では、パッド８に供給する外部電圧の２倍の電圧が自動的にメモリセルのワード線に印可されるので、メモリセルの耐圧を超える電圧が誤ってワード線に印加される場合がある。たとえば、メモリセルの耐圧が１０Ｖである場合、パッド８に誤って６Ｖの外部電圧を供給するとメモリセルのワード線には１２Ｖの電圧が印加されることになり、メモリセルが破壊されるおそれがある。しかしながら、本発明の第２の実施の形態に係る半導体装置では、リミット回路２１を備える構成により、メモリセルに供給される電圧に上限を設定することができ、耐圧を超える電圧がメモリセルに供給されることを回避することができる。

また、その他の構成および動作は第１の実施の形態に係る半導体装置と同様である。したがって、本発明の第２の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、信頼性を確保し、かつ小型化を図ることができる。

なお、本発明の第２の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、電圧変換回路３１が、パッド８に供給される正電圧のたとえば定数倍の負電圧を生成して切り替え回路１５に出力する構成とすることができる。また、半導体装置１００のパッド８に負電圧が外部電圧として供給され、電圧変換回路３１が、負電圧である外部電圧を降圧する構成であってもよい。これらの場合、リミット回路２１は、電圧ＥＸＴＶＰが所定電圧値未満に降圧されないように電圧変換回路３１を制御する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体装置の構成を示す図である。 本発明の第１の実施の形態に係る半導体装置における電源回路の構成を詳細に示す図である。 本発明の第２の実施の形態に係る半導体装置における電源回路の構成を詳細に示す図である。

符号の説明

１ フラッシュメモリモジュール、２ ディストリビュータ、３ デコーダ、４ メモリアレイ、５ 電源回路、６ 制御回路、７ マイコン、８ パッド（外部端子）、９ ポート切り替え回路（第１の切り替え回路）、１１ センスアンプ、１２ サージ保護回路、１３ チャージポンプ回路、１４ 分圧器、１５ 切り替え回路（第２の切り替え回路）、１７ 分圧器、１８ 比較器、１９ 分圧器、２０ 比較器、２１ リミット回路、２２ ＡＮＤゲート、３１ 電圧変換回路、１００ 半導体装置、Ｄ１，Ｄ２ ダイオード。

Claims (4)

1. 供給される電圧に基づいてデータの書き込みおよび記憶データの読み出しが行なわれるメモリセルと、
   前記メモリセルに供給する電圧を生成する電源回路と、
   マイコンと、
   外部端子と、
   前記外部端子に供給される電圧を所定電圧値にクランプするサージ保護回路と、
   前記サージ保護回路を通過した電圧を前記電源回路に出力するかまたは前記マイコンに出力するかを切り替える第１の切り替え回路とを備え、
   前記電源回路は、
   前記第１の切り替え回路から受けた電圧を昇圧または降圧する電圧変換回路と、
   前記第１の切り替え回路から受けた電圧を前記メモリセルに供給するか、あるいは前記昇圧または降圧された電圧を前記メモリセルに供給するかを切り替える第２の切り替え回路とを含む半導体装置。
2. 前記電源回路は、さらに、
   前記第１の切り替え回路から受けた電圧が所定電圧値を超えて昇圧されないように前記電圧変換回路を制御するか、または前記第１の切り替え回路から受けた電圧が所定電圧値未満に降圧されないように前記電圧変換回路を制御するリミット回路を含む請求項１記載の半導体装置。
3. 前記電圧変換回路は、前記昇圧または降圧した電圧を前記半導体装置の外部に出力する請求項１記載の半導体装置。
4. 前記メモリセルは、データを不揮発的に記憶する請求項１記載の半導体装置。

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