JP5820627B2 - 固体撮像装置、撮像装置、および信号読み出し方法 - Google Patents

Description

本発明は、画素を構成する回路素子が配置された複数の基板が電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。

近年、パーソナルコンピューターの急速な普及により、画像入力機器としてのデジタルカメラの需要が拡大している。デジタルカメラの画質を決定する要素は幾つかあるが、それらの要素の中でも撮像素子の画素数は、撮影画像の解像度を決定する大きな要素である。そのため、最近は１２００万以上の画素を持ったデジタルカメラが商品化されている。

撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置や、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これらの固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置として、電源電圧が低いＭＯＳ型固体撮像装置が消費電力の観点などから多く用いられている。

従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理回路が形成された半導体チップとを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、単位画素セルまたは複数画素をまとめたセル毎に配線層側にマイクロパッドを形成した半導体チップと、半導体チップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続した固体撮像装置が開示されている。

図１４は、従来の固体撮像装置の構成を示している。従来の固体撮像装置は、ＭＯＳ型イメージセンサを有する第１の基板２０１と、信号処理回路を有する第２の基板２０２とを上下に重ねて構成される。第１の基板２０１には、第２の基板２０２と接続される面とは反対側の面から光が入射する。すなわち、第１の基板２０１は、基板の表面側に配線層が形成され、この配線層が形成された表面と反対側の裏面側から光が入射するように構成される。

第１の基板２０１の配線層には、後述するように単位画素からなるセル毎に、あるいは複数画素をまとめたセル毎に多数のマイクロパッド２０３が形成されている。また、第２の基板２０２の配線層側の面には、第１の基板２０１のマイクロパッド２０３に対応する多数のマイクロパッド２０４が形成されている。第１の基板２０１と第２の基板２０２は、互いにマイクロパッド２０３およびマイクロパッド２０４が対向するように重ねて配置されている。マイクロパッド２０３とマイクロパッド２０４は、マイクロバンプ２０５を介して電気的に接続されて一体化されている。マイクロパッド２０３，２０４は、通常のパッドよりも小さいマイクロパッドで形成される。

第２の基板２０２は、第１の基板２０１より大きい面積となるように形成される。この第２の基板２０２の表面において、第１の基板１０１の外側に対応する位置には、通常のパッド２０６が配置されている。このパッド２０６は、２つの基板を含む系以外の系とのインターフェイスを構成する。

図１５は、第１の基板２０１の構成を示している。第１の基板２０１は、複数の画素セル２０７が２次元状に配置された画素部２０８と、画素セル２０７を制御する制御回路２０９とを有する。

図１６は、第１の基板２０１の画素セル２０７における回路構成を示している。ここでは４画素で１つの画素セルを構成している。画素セル２０７は、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄを有している。光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、それぞれ対応する４つの転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのソースに接続される。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのゲートは、転送パルスが供給される転送配線２２７Ａ，２２７Ｂ，２２７Ｃ，２２７Ｄに接続される。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのドレインは、リセットトランジスタ２２３のソースに共通に接続される。また、転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのドレインとリセットトランジスタ２２３のソースとの間の、いわゆるフローティングディフュージョンと呼ばれる電荷保持部ＦＤが増幅トランジスタ２２４のゲートに接続される。

リセットトランジスタ２２３のドレインは電源配線２３２に接続され、リセットトランジスタ２２３のゲートは、リセットパルスが供給されるリセット配線２２８に接続される。活性化トランジスタ２２５のドレインは電源配線２３２に接続され、活性化トランジスタ２２５のソースは増幅トランジスタ２２４のドレインに接続される。活性化トランジスタ２２５のゲートは、活性化パルスが供給される活性化配線２２９に接続される。増幅トランジスタ２２４のソースは注入トランジスタ２３０のドレインに接続される。注入トランジスタ２３０のソースはグランド電位に接続され、注入トランジスタ２３０のゲートは、注入パルスが供給される注入配線２３１に接続される。増幅トランジスタ２２４と注入トランジスタ２３０との接続の中点が出力端子２２６に接続される。

光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄは、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに蓄積された信号電荷を電荷保持部ＦＤに転送するトランジスタである。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのオン／オフは、制御回路２０９から転送配線２２７Ａ，２２７Ｂ，２２７Ｃ，２２７Ｄを介して供給される転送パルスによって制御される。電荷保持部ＦＤは、増幅トランジスタ２２４の入力部を構成しており、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。

リセットトランジスタ２２３は、電荷保持部ＦＤをリセットするトランジスタである。リセットトランジスタ２２３のオン／オフは、制御回路２０９からリセット配線２２８を介して供給されるリセットパルスによって制御される。リセットトランジスタ２２３と転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄを同時にオンにすることによって、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄをリセットすることも可能である。

増幅トランジスタ２２４は、ゲートに入力される、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソースから出力するトランジスタである。活性化トランジスタ２２５および注入トランジスタ２３０は、増幅トランジスタ２２４を駆動する電流を増幅トランジスタ２２４に供給するトランジスタである。活性化トランジスタ２２５のオン／オフは、制御回路２０９から活性化配線２２９を介して供給される活性化パルスによって制御され、注入トランジスタ２３０のオン／オフは、制御回路２０９から注入配線２３１を介して供給される注入パルスによって制御される。

光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ、転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄ、リセットトランジスタ２２３、増幅トランジスタ２２４、活性化トランジスタ２２５、注入トランジスタ２３０により、４画素をまとめた１つの画素セル２０７が構成される。なお、本従来例においては、第１の基板２０１上には、基板外に読み出す信号を出力するための垂直信号線は存在しない。

次に、図１７を参照して、画素セル２０７の動作を説明する。まず、注入配線２３１を介して注入パルスＰｎ1が印加されて注入トランジスタ２３０がオンとなり、出力端子２２６の電位が０Ｖに固定される。続いて、リセット配線２２８を介してリセットパルスＰｒが印加されてリセットトランジスタ２２３がオンとなり、電荷保持部ＦＤの電位がハイレベル（電源電位）にリセットされる。電荷保持部ＦＤの電位がハイレベルになると、増幅トランジスタ２２４はオンとなる。続いて、注入パルスＰｎ１の印加が解除されて注入トランジスタ２３０がオフとなってから、活性化配線２２９を介して活性化パルスＰｋ１が印加されて活性化トランジスタ２２５がオンとなる。活性化トランジスタ２２５がオンとなることで、出力端子２２６の電位は電荷保持部ＦＤの電位に対応する電位まで上昇する。このときの出力端子２２６の電位をリセットレベルと呼ぶ。

続いて、活性化パルスＰｋ１の印加が解除されて活性化トランジスタ２２５がオフとなった後、転送配線２２７Ａを介して転送パルスＰｔ１が印加されて転送トランジスタ２２２Ａがオンとなり、対応する光電変換素子２２１Ａの信号電荷が電荷保持部ＦＤに転送される。続いて、注入配線２３１を介して注入パルスＰｎ２が印加されて注入トランジスタ２３０がオンとなり、出力端子２２６の電位が０Ｖとなる。続いて、活性化配線２２９を介して活性化パルスＰｋ２が印加されて活性化トランジスタ２２５がオンとなると、出力端子２２６の電位は、電荷保持部ＦＤの電位に対応する電位まで上昇する。このときの出力端子２２６の電位を信号レベルと呼ぶ。

出力端子２２６の電位に基づく信号はマイクロバンプ２０５を通り、第２の基板２０２に入る。第２の基板２０２では信号レベルとリセットレベルの差が検出され、その差に応じた信号が固体撮像装置から出力される。ここでは、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄのうち、１個の光電変換素子２２１Ａの信号を読み出す動作を説明した。同様の動作が、他の３つの光電変換素子２２１Ｂ，２２１Ｃ，２２１Ｄについても順番に行われる。

上記の動作により、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ間で若干の感光タイミングの差はあるものの、画面内で感光タイミングがほぼ揃うことになり、画素部２０８の上の方と下の方で露光の同時性を実現でき、信号の読み出し時に大きな画質劣化を起こすことなく、画像処理スピードも向上できるとされている。

特開２００６−４９３６１号公報

上述した従来技術では、半製品状態の画素を有する第１の基板２０１と、半製品状態の第２の基板２０２とを用い、両者を接続するための貫通孔等を形成して２枚の基板間を相互に接続することで製品が完成することが特徴となっている。そのため、半製品状態の画素を有する第１の基板２０１は単独では製品にならず、また、半製品状態の第２の基板２０２も単独では製品にはなりえない。そのため、２枚の基板の両方を使用して信号を読み出す用途には対応できるが、１枚の基板のみを使用して信号を読み出す用途には対応できない。具体的には、信号の読み出しに使用する読み出し方式として複数の読み出し方式に対応可能な固体撮像装置を構成する場合に、１枚の基板のみを使用して所定の読み出し方式により信号を読み出す機能と、２枚の基板を使用して他の読み出し方式により信号を読み出す機能とを備えた固体撮像装置を構成することはできない。

本発明は、上述した課題に鑑みてなされたものであって、複数の基板を有する固体撮像装置の画素から複数の読み出し方式により信号を読み出すと共に、複数の読み出し方式のうち少なくとも１つの読み出し方式により１枚の基板のみを使用して信号を読み出すことを目的とする。

本発明の一態様に係る固体撮像装置は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている固体撮像装置であって、前記画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を前記画素から読み出す読み出し回路と、第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、前記第１〜第ｎの読み出し方式を切り替える切替回路と、を有し、前記第２の読み出し方式において、前記複数の基板のうちの１枚の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記１枚の基板に配置され、前記第１の読み出し方式において、前記複数の基板のうちの少なくとも２枚の基板に配置された回路要素を使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子が前記１枚の基板に配置されるとともに前記読み出し回路および前記第１の回路セットが前記少なくとも２枚の基板に配置されていることを特徴とする。

本発明の他の態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記第１の基板は、前記画素に含まれる光電変換素子と、前記画素に含まれ、前記光電変換素子に接続された出力端子と、前記出力端子に接続された第１の出力信号線と、前記出力端子および前記第１の出力信号線に接続され、オンまたはオフとなるスイッチと、前記光電変換素子で発生し、前記第１の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第１の出力回路と、を有し、前記第２の基板は、前記出力端子に接続された入力端子と、前記入力端子に接続された容量と、前記容量に接続された第２の出力信号線と、前記光電変換素子で発生し、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第２の出力回路と、を有することを特徴とする。

本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている撮像装置であって、前記画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を前記画素から読み出す読み出し回路と、第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、前記第１〜第ｎの読み出し方式を切り替える切替回路と、を有し、前記第２の読み出し方式において、前記複数の基板のうちの１枚の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記１枚の基板に配置され、前記第１の読み出し方式において、前記複数の基板のうちの少なくとも２枚の基板に配置された回路要素を使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子が前記１枚の基板に配置されるとともに前記読み出し回路および前記第１の回路セットが前記少なくとも２枚の基板に配置されていることを特徴とする。

本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、前記第１の基板は、前記画素に含まれる光電変換素子と、前記画素に含まれ、前記光電変換素子に接続された出力端子と、前記出力端子に接続された第１の出力信号線と、前記出力端子および前記第１の出力信号線に接続され、オンまたはオフとなるスイッチと、前記光電変換素子で発生し、前記第１の出力信号線に出力された信号を固体撮像装置の外へ出力する第１の出力回路と、を有し、前記第２の基板は、前記出力端子に接続された入力端子と、前記入力端子に接続された容量と、前記容量に接続された第２の出力信号線と、前記光電変換素子で発生し、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第２の出力回路と、を有することを特徴とする。

本発明の他の態様に係る信号読み出し方法は、画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されており、前記画素に含まれる光電変換素子と、前記光電変換素子で発生した信号に応じた信号を前記画素から読み出す読み出し回路と、第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、前記第１〜第ｎの読み出し方式を切り替える切替回路と、を有し、前記第２の読み出し方式において、前記複数の基板のうちの１枚の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記１枚の基板に配置され、前記第１の読み出し方式において、前記複数の基板のうちの少なくとも２枚の基板に配置された回路要素を使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子が前記１枚の基板に配置されるとともに前記読み出し回路および前記第１の回路セットが前記少なくとも２枚の基板に配置されている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第２の読み出し方式による読み出しは、前記１枚の基板に配置された前記光電変換素子で信号を発生するステップと、前記１枚の基板に配置された前記読み出し回路が、前記１枚の基板に配置された前記光電変換素子で発生した信号を、前記１枚の基板に配置された前記第２の回路セットを通して読み出すステップと、を有し、前記第１の読み出し方式による読み出しは、前記１枚の基板に配置された前記光電変換素子で信号を発生するステップと、前記少なくとも２枚の基板に配置された前記読み出し回路が、前記１枚の基板に配置された前記光電変換素子で発生した信号を、前記少なくとも２枚の基板に配置された前記第１の回路セットを通して読み出すステップと、を有することを特徴とする。

本発明の他の態様に係る信号読み出し方法は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板かつ前記画素に含まれる光電変換素子と、前記第１の基板かつ前記画素に含まれ、前記光電変換素子に接続された出力端子と、前記第１の基板に含まれ、前記出力端子に接続された第１の出力信号線と、前記第１の基板に含まれ、前記出力端子および前記第１の出力信号線に接続され、オンまたはオフとなるスイッチと、前記第１の基板に含まれ、前記光電変換素子で発生し、前記第１の出力信号線に出力された信号を固体撮像装置の外へ出力する第１の出力回路と、を有し、前記第２の基板に含まれ、前記出力端子に接続された入力端子と、前記第２の基板に含まれ、前記入力端子に接続された容量と、前記第２の基板に含まれ、前記容量に接続された第２の出力信号線と、前記第２の基板に含まれ、前記光電変換素子で発生し、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第２の出力回路と、を有する固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、第２の読み出し方式による読み出しは、前記光電変換素子で信号を発生するステップと、前記光電変換素子で発生し前記出力端子から出力された信号を前記第１の出力信号線に出力するステップと、前記第１の出力信号線に出力された信号を固体撮像装置の外へ出力するステップと、を有し、第１の読み出し方式による読み出しは、前記光電変換素子で信号を発生するステップと、前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を前記容量に蓄積するステップと、前記容量に蓄積された信号を前記第２の出力信号線に出力するステップと、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力するステップと、を有することを特徴とする。

本発明の第１の実施形態による撮像装置の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部の断面図である。 本発明の第１の実施形態による撮像装置が備える第１の基板の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部が有する単位画素セルの回路構成を示す回路図である。 本発明の第１の実施形態による撮像装置が備える第２の基板の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部が有する単位記憶セルの回路構成を示す回路図である。 本発明の第１の実施形態による撮像装置が備える撮像部が有する単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える撮像部が有する単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える撮像部が有する単位画素セルの動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える撮像部が有する単位画素セルの動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える第１の基板の断面図である。 本発明の第２の実施形態による撮像装置が備えるカラム回路部の構成を示すブロック図である。 本発明の第３の実施形態による撮像装置が備える第２の基板の構成を示すブロック図である。 従来の固体撮像装置の構成を示す断面図である。 従来の固体撮像装置が有する第１の基板の構成を示す構成図である。 従来の固体撮像装置が有する第１の基板の画素セルの回路構成を示す回路図である。 従来の固体撮像装置が有する画素の動作を示すタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による固体撮像装置を有する撮像装置（デジタルカメラ１５０）の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。

図１に示すデジタルカメラ１５０は、レンズ部１５１、撮像部１５２、信号処理部１５３、メモリ部１５４、記録媒体１５５、レンズ制御部１５６、駆動部１５７、操作部１５８、制御部１５９、および表示部１６０を有している。図1に示す各ブロックは、ハードウェア的には、コンピュータのＣＰＵ、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。

レンズ部１５１はズームレンズやフォーカスレンズを備えており、被写体からの光を撮像部１５２の受光面に被写体像として結像する。レンズ制御部１５６は、レンズ部１５１のズーム、フォーカス、絞りなどを制御する。レンズ部１５１を介して取り込まれた光は撮像部１５２の受光面で結像される。撮像部１５２は、固体撮像装置を構成しており、受光面に結像された被写体像を画像信号に変換して出力する。撮像部１５２の受光面には、複数の画素が行方向および列方向に二次元的に配列されている。

信号処理部１５３は、撮像部１５２から出力された画像信号に対して、予め定められた処理を行う。信号処理部１５３によって行われる処理には、画像データの各種の補正や画像データの圧縮などがある。メモリ部１５４は、画像データを一時的に記憶する。

表示部１６０は、動画像（ライブビュー画像）の表示、静止画像の表示、記録媒体１５５に記録された動画像や静止画像の表示、デジタルカメラ１５０の状態の表示などを行う。記録媒体１５５は、画像データの記録または読み出しを行うための半導体メモリなどにより構成されており、着脱可能な状態でデジタルカメラ１５０に内蔵される。

駆動部１５７は、撮像部１５２を駆動し、その動作を制御する。操作部１５８は、操作者が撮像開始の指示を入力するためのレリーズボタンなどを備え、操作者が行った操作入力を検出し、操作内容に応じた信号を出力する。制御部１５９は、デジタルカメラ１５０全体の制御を行う。また、制御部１５９は、操作部１５８から出力された信号に応じて、デジタルカメラ１５０を構成する各部に制御信号を出力する。

図２は、撮像部１５２の構成を示している。撮像部１５２は、画素を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１の基板１０１、第２の基板１０２）が重なった構造を有する。画素を構成する回路要素は第１の基板１０１と第２の基板１０２に分配されて配置されている。第１の基板１０１と第２の基板１０２は、画素の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。

第１の基板１０１の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Ｌが照射される側の主面側に光電変換素子が形成されており、第１の基板１０１に照射された光は光電変換素子に入射する。第１の基板１０１の２つの主面のうち、光Ｌが照射される側の主面とは反対側の主面には、第２の基板１０２との接続用の電極である多数のマイクロパッドが第１の基板１０１側の出力端子６として形成されている。また、第２の基板１０２の２つの主面のうち、第１の基板１０１と対向する側の主面において、出力端子６と対応する位置には、第１の基板１０１との接続用の電極である多数のマイクロパッドが第２の基板１０２側の入力端子１４として形成されている。

出力端子６と入力端子１４の間にはマイクロバンプ４１が形成されている。第１の基板１０１と第２の基板１０２は、マイクロパッドである出力端子６と入力端子１４が互いに対向するように重ねて配置され、出力端子６と入力端子１４間がマイクロバンプ４１によって電気的に接続されるように一体化されている。出力端子６、マイクロバンプ４１、入力端子１４は、第１の基板１０１と第２の基板１０２を接続する接続部を構成する。第１の基板１０１に配置されている光電変換素子で発生した信号電荷に基づく信号は、出力端子６、マイクロバンプ４１、入力端子１４を介して第２の基板１０２へ出力される。第１の基板１０１の２つの主面のうち、光Ｌが入射する主面の周辺部には、第１の基板１０１、第２の基板１０２以外の系とのインターフェイスとして使用されるパッド４２が形成されている。

図２ではマイクロパッド間にマイクロバンプを設けて第１の基板１０１と第２の基板１０２を接続しているが、これに限らない。例えば、マイクロバンプを設けずに、第１の基板１０１の表面に設けたマイクロパッド（第１の電極）と、第２の基板１０２の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１の基板１０１と第２の基板１０２を接続してもよい。

画素以外の構成についても第１の基板１０１と第２の基板１０２の間で信号の授受が必要となる場合があるが、画素の場合と同様にマイクロパッドとマイクロバンプを使用して第１の基板１０１と第２の基板１０２を接続したり、マイクロパッド同士を直接接続して第１の基板１０１と第２の基板１０２を接続したりすることが可能である。

本実施形態の撮像部１５２は複数の読み出し方式による信号の読み出しに対応している。読み出し方式とは、画素における露光から信号の読み出しまでの一連のシーケンスである。具体的には、撮像部１５２は２種類の読み出し方式（グローバルシャッタ方式、ローリングシャッタ方式）に対応している。グローバルシャッタ方式では、第１の基板１０１と第２の基板１０２の両方を経由して信号が読み出される（グローバルシャッタ動作）。また、ローリングシャッタ方式では、第１の基板１０１のみを経由して信号が読み出される（ローリングシャッタ動作）。例えば、静止画撮影モード（第２の動作モード）による動作時にグローバルシャッタ動作により信号が読み出され、動画撮影モード（第１の動作モード）による動作時にローリングシャッタ動作により信号が読み出される。

図３は、第１の基板１０１の構成を示している。第１の基板１０１は、単位画素セル３１、水平駆動回路３２Ａ、垂直駆動回路３３Ａ、カラム回路部３４Ａ、制御回路３５Ａ、および出力回路３６Ａを有している。

単位画素セル３１は複数の単位画素３７を有している。本実施形態の例では単位画素セル３１は、垂直方向に並んだ４つの単位画素３７で構成されている。単位画素３７は２次元の行列状に配置されており、いずれかの単位画素セル３１（グループ）に属する。図２に示す単位画素の配列は一例であり、行数および列数は２以上であればよい。本実施形態では、撮像部１５２が有する全ての単位画素３７からなる領域を信号の読み出し対象領域とするが、撮像部１５２が有する全ての単位画素３７からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した信号は、例えば暗電流成分の補正に使用される。

制御回路３５Ａは、入力クロックや、動作モードなどを指令するデータを第１の基板１０１の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路３３Ａは、単位画素３７の配列における行を選択し、行毎に設けられた制御信号線４３Ａを介して、その行の単位画素３７に対して、単位画素３７の動作を制御するための制御信号を供給する。垂直駆動回路３３Ａは、制御信号を単位画素３７に供給することによって、単位画素３７の動作を制御する。垂直駆動回路３３Ａによる制御に従って、単位画素３７は、列毎に設けられた垂直信号線１０Ａに信号を出力する。垂直信号線１０Ａは、単位画素３７から読み出された信号を、列毎に設けられたカラム回路部３４Ａに出力する。

カラム回路部３４Ａは、垂直信号線１０Ａに読み出された信号にＣＤＳ（Correlated Double Sampling：固定パターンノイズ除去の処理）や信号増幅、ＡＤ変換などの処理を行う。水平駆動回路３２Ａは、カラム回路部３４Ａを順番に選択し、カラム回路部３４Ａが処理した信号を出力回路３６Ａから出力する。出力端子６については、後述する。

図４は、第１の基板１０１の単位画素セル３１における回路構成を示している。以下の説明では、各トランジスタに関しては、トランジスタの極性を任意に変更することが可能であるので、各トランジスタのソースとドレインは固定されない。このため、各トランジスタのソースとドレインの一方を一端、他方を他端と表現する。

光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄは、それぞれ対応する４つの転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄの一端に接続される。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄのゲートは、転送パルスが供給される転送配線７Ａ，７Ｂ，７Ｃ，７Ｄに接続される。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄの他端は、リセットトランジスタ３の一端に共通に接続される。また、転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄの他端とリセットトランジスタ３の一端との間の電荷保持部ＦＤが増幅トランジスタ４のゲートに接続される。

リセットトランジスタ３の他端は電源配線１３に接続され、リセットトランジスタ３のゲートは、リセットパルスが供給されるリセット配線８に接続される。増幅トランジスタ４の一端は電源配線１３に接続される。選択トランジスタ５の一端は増幅トランジスタ４の他端に接続され、選択トランジスタ５の他端は垂直信号線１０Ａに接続される。選択トランジスタ５のゲートは、選択パルスが供給される選択配線９に接続される。増幅トランジスタ４と選択トランジスタ５との接続の中点が出力端子６に接続される。

垂直信号線１０Ａの一端は負荷トランジスタ１２Ａの一端に接続される。垂直信号線１０Ａの他端はカラム回路部３４Ａに接続される。負荷トランジスタ１２Ａは、垂直信号線１０Ａに対応して列毎に設けられている。負荷トランジスタ１２Ａの他端はグランド電位に接続される。負荷トランジスタ１２Ａのゲートは、負荷配線１１Ａに接続される。上記の転送配線７Ａ，７Ｂ，７Ｃ，７Ｄ、リセット配線８、選択配線９、および負荷配線１１Ａは制御信号線４３Ａを構成する。

光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄは、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄに蓄積された信号電荷を電荷保持部ＦＤに転送するトランジスタである。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄのオン／オフは、垂直駆動回路３３Ａから転送配線７Ａ，７Ｂ，７Ｃ，７Ｄを介して供給される転送パルスによって制御される。電荷保持部ＦＤは、増幅トランジスタ４の入力部を構成しており、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。

リセットトランジスタ３は、電荷保持部ＦＤをリセットするトランジスタである。リセットトランジスタ３のオン／オフは、垂直駆動回路３３Ａからリセット配線８を介して供給されるリセットパルスによって制御される。電荷保持部ＦＤのリセットは、電荷保持部ＦＤに蓄積されている電荷量を制御して電荷保持部ＦＤの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。リセットトランジスタ３と転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄを同時にオンにすることによって、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄをリセットすることも可能である。

増幅トランジスタ４は、ゲートに入力される、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ５は、垂直信号線１０Ａに信号を出力する単位画素セル３１を選択し、増幅トランジスタ４の出力を垂直信号線１０Ａに伝えるトランジスタである。選択トランジスタ５のオン／オフは、垂直駆動回路３３Ａから選択配線９を介して供給される選択パルスによって制御される。グローバルシャッタ動作では、選択トランジスタ５がオフとなり、信号を読み出す経路として、第１の基板１０１と第２の基板１０２を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ５がオンとなり、信号を読み出す経路として、第１の基板１０１のみを経由する経路が選択される。

負荷トランジスタ１２Ａは、増幅トランジスタ４の負荷として動作し、増幅トランジスタ４を駆動する電流を増幅トランジスタ４に供給するトランジスタである。負荷トランジスタ１２Ａの状態は、垂直駆動回路３３Ａから負荷配線１１Ａを介して供給される電圧信号によって制御される。出力端子６は、増幅トランジスタ４から出力された増幅信号を第２の基板１０２に出力する。

光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄ、転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄ、リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５により、４画素をまとめた１つの単位画素セル３１が構成される。リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５は４つの単位画素３７で共有される。

図５は、第２の基板１０２の構成を示している。第２の基板１０２は、単位記憶セル３８、水平駆動回路３２Ｂ、垂直駆動回路３３Ｂ、カラム回路部３４Ｂ、制御回路３５Ｂ、および出力回路３６Ｂを有している。

単位記憶セル３８は複数の単位記憶部３９を有している。本実施形態の例では単位記憶セル３８は、垂直方向に並んだ４つの単位記憶部３９で構成されている。単位記憶部３９は２次元の行列状に配置されており、いずれかの単位記憶セル３８（グループ）に属する。それぞれの単位記憶部３９は単位画素３７に対応している。本実施形態の例では、単位画素３７と単位記憶部３９を区別しているが、単位画素３７と単位記憶部３９を合わせて画素としてもよい。図５に示す単位記憶部の配列は一例であり、行数および列数は２以上であればよい。

制御回路３５Ｂは、入力クロックや、動作モードなどを指令するデータを第２の基板１０２の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路３３Ｂは、単位記憶部３９の配列における行を選択し、行毎に設けられた制御信号線４３Ｂを介して、その行の単位記憶部３９に対して、単位記憶部３９の動作を制御するための制御信号を供給する。垂直駆動回路３３Ｂは、制御信号を単位記憶部３９に供給することによって、単位記憶部３９の動作を制御する。垂直駆動回路３３Ｂによる制御に従って、単位記憶部３９は、列毎に設けられた垂直信号線１０Ｂに信号を出力する。垂直信号線１０Ｂは、単位記憶部３９から読み出された信号を、列毎に設けられたカラム回路部３４Ｂに出力する。

カラム回路部３４Ｂは、垂直信号線１０Ｂに読み出された信号にＣＤＳや信号増幅、ＡＤ変換などの処理を行う。水平駆動回路３２Ｂは、カラム回路部３４Ｂを順番に選択し、カラム回路部３４Ｂが処理した信号を出力回路３６Ｂから出力する。入力端子１４については、後述する。

図６は、第２の基板１０２の単位記憶セル３８における回路構成を示している。入力端子１４は、単位画素セル３１の出力端子６に直接または間接的に接続される端子であり負荷トランジスタ１２Ｂの一端に接続される。負荷トランジスタ１２Ｂの他端はグランド電位に接続される。負荷トランジスタ１２Ｂのゲートは、負荷配線１１Ｂに接続される。

クランプ容量２１の一端は入力端子１４に接続される。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端はクランプ容量２１の他端に接続される。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのゲートは、サンプルパルスが供給されるサンプル配線５１Ａ，５１Ｂ，５１Ｃ，５１Ｄに接続される。

リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの一端は電源配線５３Ａ，５３Ｂ，５３Ｃ，５３Ｄに接続され、リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの他端はサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの他端に接続される。リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄのゲートは、リセットパルスが供給されるリセット配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄに接続される。

アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの一端はサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの他端に接続され、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの他端はグランド電位に接続される。増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの一端は電源配線５３Ａ，５３Ｂ，５３Ｃ，５３Ｄに接続される。増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの入力部を構成するゲートはサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの他端に接続される。

選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄの一端は増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの他端に接続され、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄの他端は垂直信号線１０Ｂに接続される。選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄのゲートは、選択パルスが供給される選択配線５４Ａ，５４Ｂ，５４Ｃ，５４Ｄに接続される。

垂直信号線１０Ｂの一端は負荷トランジスタ２７の一端に接続される。垂直信号線１０Ｂの他端はカラム回路部３４Ｂに接続される。負荷トランジスタ２７は、垂直信号線１０Ｂに対応して列毎に設けられている。負荷トランジスタ２７の他端はグランド電位に接続される。負荷トランジスタ２７のゲートは、負荷配線５５Ｂに接続される。上記の負荷配線１１Ｂ、サンプル配線５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ、リセット配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄ、選択配線５４Ａ，５４Ｂ，５４Ｃ，５４Ｄ、および負荷配線５５Ｂは制御信号線４３Ｂを構成する。

入力端子１４には、第１の基板１０１から出力された信号が入力される。負荷トランジスタ１２Ｂは、増幅トランジスタ４の負荷として動作し、増幅トランジスタ４を駆動する電流を増幅トランジスタ４に供給するトランジスタである。負荷トランジスタ１２Ｂの状態は、垂直駆動回路３３Ｂから負荷配線１１Ｂを介して供給される電圧信号によって制御される。

クランプ容量２１は、入力端子１４から出力される信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、クランプ容量２１の他端の電圧レベルをサンプルホールドし、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積するトランジスタである。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのオン／オフは、垂直駆動回路３３Ｂからサンプル配線５１Ａ，５１Ｂ，５１Ｃ，５１Ｄを介して供給されるサンプルパルスによって制御される。

リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄをリセットするトランジスタである。リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄのオン／オフは、垂直駆動回路３３Ｂからリセット配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄを介して供給されるリセットパルスによって制御される。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄのリセットは、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積されている電荷量を制御してアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄは、サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄによってサンプルホールドされたアナログ信号を保持・蓄積する。

アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量は、電荷保持部ＦＤの容量よりも大きな容量に設定される。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄには、単位面積当たりのリーク電流（暗電流）の少ない容量であるＭＩＭ（Metal Insulator Metal）容量やＭＯＳ（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。

増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは、ゲートに入力される、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄは、単位記憶部３９を選択し、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの出力を垂直信号線１０Ｂに伝えるトランジスタである。選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄのオン／オフは、垂直駆動回路３３Ｂから選択配線５４Ａ，５４Ｂ，５４Ｃ，５４Ｄを介して供給される選択パルスによって制御される。

グローバルシャッタ動作では、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄがオンとなり、信号を読み出す経路として、第１の基板１０１と第２の基板１０２を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄがオフとなり、信号を読み出す経路として、第１の基板１０１のみを経由する経路が選択される。

負荷トランジスタ２７は、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの負荷として動作し、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄを駆動する電流を増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに供給するトランジスタである。負荷トランジスタ２７の状態は、垂直駆動回路３３Ｂから負荷配線５５Ｂを介して供給される電圧信号によって制御される。

負荷トランジスタ１２Ｂ、クランプ容量２１、サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ、リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ、および選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄにより、４つの単位記憶部３９をまとめた１つの単位記憶セル３８が構成される。負荷トランジスタ１２Ｂおよびクランプ容量２１は、４つの単位記憶部３９で共有される。

次に、第１の基板１０１と第２の基板１０２の両方を通して信号を読み出す場合の単位画素セル３１および単位記憶セル３８の動作（グローバルシャッタ動作）を、図７を参照して説明する。図７は、垂直駆動回路３３Ａ，３３Ｂから単位画素セル３１および単位記憶セル３８に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。

グローバルシャッタ動作では、選択トランジスタ５を介して信号を垂直信号線１０Ａに読み出す動作は行われないため、垂直駆動回路３３Ａから選択トランジスタ５への選択パルスおよび垂直駆動回路３３Ａから負荷トランジスタ１２Ａへの電圧信号は供給されない。また、垂直駆動回路３３Ｂから負荷トランジスタ１２Ｂに所定の電圧が印加され、増幅トランジスタ４に駆動電流が供給される。

［期間Ｔ１の動作］
まず、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”（Ｌｏｗ）レベルから“Ｈ”（Ｈｉｇｈ）レベルに変化することで、リセットトランジスタ３がオンとなる。同時に、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａがリセットされる。

続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスおよび垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３および転送トランジスタ２Ａがオフとなる。これによって、光電変換素子１Ａのリセットが終了し、光電変換素子１Ａの露光（信号電荷の蓄積）が開始される。上記と同様にして、光電変換素子１Ｂ，１Ｃ，１Ｄが順にリセットされ、各光電変換素子の露光が開始される。

［期間Ｔ２の動作］
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ２３Ａがオンとなる。これによって、アナログメモリ２４Ａがリセットされる。同時に、垂直駆動回路３３Ｂからサンプルトランジスタ２２Ａに供給されるサンプルパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、サンプルトランジスタ２２Ａがオンとなる。これによって、クランプ容量２１の他端の電位が電源電圧にリセットされると共に、サンプルトランジスタ２２Ａがクランプ容量２１の他端の電位のサンプルホールドを開始する。

続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。これによって、電荷保持部ＦＤがリセットされる。続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３がオフとなる。これによって、電荷保持部ＦＤのリセットが終了する。電荷保持部ＦＤのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部ＦＤのリセットを行うことによって、電荷保持部ＦＤのリーク電流によるノイズをより低減することができる。

続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ２３Ａがオフとなる。これによって、アナログメモリ２４Ａのリセットが終了する。この時点でクランプ容量２１は、増幅トランジスタ４から出力される増幅信号（電荷保持部ＦＤのリセット後の増幅信号）をクランプしている。

［期間Ｔ３の動作］
まず、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａに蓄積されている信号電荷が、転送トランジスタ２Ａを介して電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積される。これによって、光電変換素子１Ａの露光（信号電荷の蓄積）が終了する。期間Ｔ１における光電変換素子１Ａの露光開始から期間Ｔ３における光電変換素子１Ａの露光終了までの期間が露光期間（信号蓄積期間）である。続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、転送トランジスタ２Ａがオフとなる。

続いて、垂直駆動回路３３Ｂからサンプルトランジスタ２２Ａに供給されるサンプルパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、サンプルトランジスタ２２Ａがオフとなる。これによって、サンプルトランジスタ２２Ａがクランプ容量２１の他端の電位のサンプルホールドを終了する。

［期間Ｔ４の動作］
上述した期間Ｔ２，Ｔ３の動作は、光電変換素子１Ａを含む単位画素３７およびアナログメモリ２４Ａを含む単位記憶部３９の動作である。期間Ｔ４では、他の単位画素３７および単位記憶部３９について、期間Ｔ２，Ｔ３の動作と同様の動作が行われる。なお、図７では、図面のスペースの制約から、各光電変換素子の露光期間の長さが異なっているが、各光電変換素子の露光期間の長さを同一とすることがより望ましい。

以下では、アナログメモリ２４Ａの一端の電位の変化について説明する。アナログメモリ２４Ｂ，２４Ｃ，２４Ｄの一端の電位の変化についても同様である。電荷保持部ＦＤのリセットが終了した後に光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送されることによる電荷保持部ＦＤの一端の電位の変化をΔＶｆｄ、増幅トランジスタ４のゲインをα１とすると、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送されることによる増幅トランジスタ４の他端の電位の変化ΔＶａｍｐ１はα１×ΔＶｆｄとなる。

アナログメモリ２４Ａとサンプルトランジスタ２２Ａの合計のゲインをα２とすると、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された後のサンプルトランジスタ２２Ａのサンプルホールドによるアナログメモリ２４Ａの一端の電位の変化ΔＶｍｅｍはα２×ΔＶａｍｐ１、すなわちα１×α２×ΔＶｆｄとなる。アナログメモリ２４Ａのリセットが終了した時点のアナログメモリ２４Ａの一端の電位は電源電圧ＶＤＤであるため、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された後、サンプルトランジスタ２２Ａによってサンプルホールドされたアナログメモリ２４Ａの一端の電位Ｖｍｅｍは以下の（１）式となる。（１）式において、ΔＶｍｅｍ＜０、ΔＶｆｄ＜０である。
Ｖｍｅｍ＝ＶＤＤ＋ΔＶｍｅｍ
＝ＶＤＤ＋α１×α２×ΔＶｆｄ ・・・（１）

また、α２は以下の（２）式となる。（２）式において、ＣＬはクランプ容量２１の容量値であり、ＣＳＨはアナログメモリ２４Ａの容量値である。ゲインの低下をより小さくするため、クランプ容量２１の容量ＣＬはアナログメモリ２４Ａの容量ＣＳＨよりも大きいことがより望ましい。

［期間Ｔ５の動作］
期間Ｔ５では、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、アナログメモリ２４Ａを含む単位記憶部３９からの信号の読み出しが行われる。垂直駆動回路３３Ｂから選択トランジスタ２６Ａに供給される選択パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、選択トランジスタ２６Ａがオンとなる。これによって、（１）式に示した電位Ｖｍｅｍに基づく信号が選択トランジスタ２６Ａを介して垂直信号線１０Ｂへ出力される。

続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ２３Ａがオンとなる。これによって、アナログメモリ２４Ａがリセットされ、リセット時のアナログメモリ２４Ａの一端の電位に基づく信号が選択トランジスタ２６Ａを介して垂直信号線１０Ｂへ出力される。

続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ２３Ａがオフとなる。続いて、垂直駆動回路３３Ｂから選択トランジスタ２６Ａに供給される選択パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、選択トランジスタ２６Ａがオフとなる。

カラム回路部３４Ｂは、（１）式に示した電位Ｖｍｅｍに基づく信号と、アナログメモリ２４Ａをリセットしたときのアナログメモリ２４Ａの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Ｖｍｅｍと電源電圧ＶＤＤとの差分に基づく信号であり、光電変換素子１Ａに蓄積された信号電荷が電荷保持部ＦＤに転送された直後の電荷保持部ＦＤの一端の電位と、電荷保持部ＦＤの一端がリセットされた直後の電荷保持部ＦＤの電位との差分ΔＶｆｄに基づく信号である。したがって、アナログメモリ２４Ａをリセットすることによるノイズ成分と、電荷保持部ＦＤをリセットすることによるノイズ成分とを抑圧した、光電変換素子１Ａに蓄積された信号電荷に基づく信号成分を得ることができる。

カラム回路部３４Ｂから出力された信号は、水平駆動回路３２Ｂによって出力回路３６Ｂから出力される。以上で、アナログメモリ２４Ａを含む単位記憶部３９からの信号の読み出しが終了する。

［期間Ｔ６の動作］
続いて、アナログメモリ２４Ｂ，２４Ｃ，２４Ｄを含む各単位記憶部３９について、期間Ｔ５における動作と同様の動作が行われる。

通常のグローバルシャッタ動作では、光電変換素子から電荷保持部ＦＤに転送された信号電荷を電荷保持部ＦＤが各画素の読み出しタイミングまで保持していなければならない。電荷保持部ＦＤが信号電荷を保持している期間中にノイズが発生すると、電荷保持部ＦＤが保持している信号電荷にノイズが重畳され、信号品質（Ｓ／Ｎ）が劣化する。

電荷保持部ＦＤが信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部ＦＤのリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれｑｉｄ、ｑｐｎとし、保持期間の長さをｔｃとすると、保持期間中に発生するノイズ電荷Ｑｎは（ｑｉｄ＋ｑｐｎ）ｔｃとなる。

電荷保持部ＦＤの容量をＣｆｄ、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量をＣｍｅｍとし、ＣｆｄとＣｍｅｍの比（Ｃｍｅｍ／Ｃｆｄ）をＡとする。また、前述したように、増幅トランジスタ４のゲインをα１、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄとサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの合計のゲインをα２とする。露光期間中に光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄで発生した信号電荷をＱｐｈとすると、露光期間の終了後にアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに保持される信号電荷はＡ×α１×α２×Ｑｐｈとなる。

光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄから電荷保持部ＦＤに転送された信号電荷に基づく信号はサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄによってサンプルホールドされ、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに格納される。したがって、電荷保持部ＦＤに信号電荷が転送されてからアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに信号電荷が格納されるまでの時間は短く、電荷保持部ＦＤで発生したノイズは無視することができる。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄが信号電荷を保持している期間に発生するノイズを上記と同じＱｎと仮定すると、Ｓ／ＮはＡ×α１×α２×Ｑｐｈ／Ｑｎとなる。

一方、電荷保持部ＦＤに保持された信号電荷に基づく信号を、増幅トランジスタ４および選択トランジスタ５を介して垂直信号線１０Ａに読み出す場合のＳ／ＮはＱｐｈ／Ｑｎとなる。したがって、電荷保持部ＦＤに保持された信号電荷に基づく信号をアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積してから垂直信号線１０Ｂに読み出す場合のＳ／Ｎは、電荷保持部ＦＤに保持された信号電荷に基づく信号を垂直信号線１０Ａに読み出す場合のＳ／ＮのＡ×α１×α２倍となる。Ａ×α１×α２が１よりも大きくなるようにアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量値を設定する（例えば、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量値を電荷保持部ＦＤの容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。

本実施形態のグローバルシャッタ動作では、垂直方向の位置（以下、垂直位置と記載）が同一である単位画素セル３１および単位記憶セル３８の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル３１および単位記憶セル３８の動作のタイミングは異なる。図８は、垂直位置（Ｖ１、Ｖ２、・・・、Ｖｎ）が異なる単位画素セル３１および単位記憶セル３８の動作のタイミングを模式的に示している。図８の垂直方向の位置が単位画素セル３１および単位記憶セル３８の配列における垂直位置を示し、水平方向の位置が時間位置を示している。

リセット期間は図７の期間Ｔ１に相当し、信号転送期間は図７の期間Ｔ２，Ｔ３，Ｔ４に相当し、読み出し期間は図７の期間Ｔ５，Ｔ６に相当する。図８に示すように、垂直位置が異なる単位画素セル３１および単位記憶セル３８ではリセット期間および信号転送期間は同一である。一方、垂直位置が異なる単位画素セル３１および単位記憶セル３８では読み出し期間が異なる。上述したグローバルシャッタ動作では、同一の単位画素セル３１および単位記憶セル３８内の単位画素３７および単位記憶部３９毎に露光のタイミングが異なるが、単位画素セル３１および単位記憶セル３８の全体では露光の同時性を実現することができる。

次に、第１の基板１０１のみを通して信号を読み出す場合の単位画素セル３１の動作（ローリングシャッタ動作）を、図９を参照して説明する。図９は、垂直駆動回路３３Ａ，３３Ｂから単位画素セル３１および単位記憶セル３８に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。

ローリングシャッタ動作では、第１の基板１０１から第２の基板１０２に信号を転送し、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄを介して信号を垂直信号線１０Ｂに読み出す動作は行われないため、垂直駆動回路３３Ｂから選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄへの選択パルス（図示せず）および垂直駆動回路３３Ｂから負荷トランジスタ１２Ｂへの電圧信号は供給されない。また、垂直駆動回路３３Ａから負荷トランジスタ１２Ａに所定の電圧が印加され、増幅トランジスタ４に駆動電流が供給される。

［期間Ｔ１１の動作］
まず、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。同時に、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａがリセットされる。

続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスおよび垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３および転送トランジスタ２Ａがオフとなる。これによって、光電変換素子１Ａのリセットが終了し、光電変換素子１Ａの露光（信号電荷の蓄積）が開始される。上記と同様にして、光電変換素子１Ｂ，１Ｃ，１Ｄが順にリセットされ、各光電変換素子の露光が開始される。

［期間Ｔ１２の動作］
期間Ｔ１２では、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄに蓄積されている信号電荷が電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、光電変換素子１Ａを含む単位画素３７からの信号の読み出しが行われる。垂直駆動回路３３Ａから選択トランジスタ５に供給される選択パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、選択トランジスタ５がオンとなる。同時に、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。これによって、電荷保持部ＦＤがリセットされ、リセット時の電荷保持部ＦＤの電位に基づく信号が選択トランジスタ５を介して垂直信号線１０Ａへ出力される。続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３がオフとなる。

続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａに蓄積されている信号電荷が、転送トランジスタ２Ａを介して電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積される。これによって、光電変換素子１Ａの露光（信号電荷の蓄積）が終了する。期間Ｔ１１における光電変換素子１Ａの露光開始から期間Ｔ１２における光電変換素子１Ａの露光終了までの期間が露光期間（信号蓄積期間）である。選択トランジスタ５がオンとなっているため、電荷保持部ＦＤの電位に基づく信号が選択トランジスタ５を介して垂直信号線１０Ａに出力される。続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、転送トランジスタ２Ａがオフとなる。

カラム回路部３４Ａは、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された直後の電荷保持部ＦＤの電位に基づく信号と、電荷保持部ＦＤをリセットしたときの電荷保持部ＦＤの電位に基づく信号との差分をとった差分信号を生成する。したがって、電荷保持部ＦＤをリセットすることによるノイズ成分を抑圧した、光電変換素子１Ａに蓄積された信号電荷に基づく信号成分を得ることができる。

カラム回路部３４Ａから出力された信号は、水平駆動回路３２Ａによって出力回路３６Ａから出力される。以上で、光電変換素子１Ａを含む単位画素３７からの信号の読み出しが終了する。

［期間Ｔ１３の動作］
続いて、光電変換素子１Ｂ，１Ｃ，１Ｄを含む各単位画素３７について、期間Ｔ１２における動作と同様の動作が行われる。

本実施形態のローリングシャッタ動作では、垂直位置が同一である単位画素セル３１の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル３１の動作のタイミングは異なる。図１０は、垂直位置（Ｖ１、Ｖ２、・・・、Ｖｎ）が異なる単位画素セル３１の動作のタイミングを模式的に示している。図１０の垂直方向の位置が単位画素セル３１の配列における垂直位置を示し、水平方向の位置が時間位置を示している。

リセット期間は図９の期間Ｔ１１に相当し、信号転送・読み出し期間は図１０の期間Ｔ１２，Ｔ１３に相当する。図１０に示すように、垂直位置が異なる単位画素セル３１では、信号転送・読み出し期間が重ならないようになっている。上述したローリングシャッタ動作では、垂直位置が異なる単位画素セル３１毎に露光のタイミングが異なるが、図示していないメカニカルシャッタを使用すれば露光の同時性を実現することが可能である。

本実施形態のローリングシャッタ動作では第１の基板１０１のみを動作させるので、図１１に示すように、第２の基板１０２が接続されていない状態の第１の基板１０１を単体でも使用することができる。

上述したように、本実施形態によれば、複数の読み出し方式による信号の読み出しに必要な回路要素を複数の基板に配置し、複数の基板のうちの１枚の基板には、少なくとも１つの読み出し方式による信号の読み出しに必要な回路要素を配置することによって、複数の基板を有する固体撮像装置の画素から複数の読み出し方式により信号を読み出すと共に、複数の読み出し方式のうち少なくとも１つの読み出し方式により１枚の基板のみを使用して信号を読み出すことができる。

また、第１の基板１０１を単独で使用することで、ローリングシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。さらに、ローリングシャッタ動作用に製造した第１の基板１０１に第２の基板１０２を重ねて固体撮像装置を構成することで、グローバルシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。

また、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量値を電荷保持部ＦＤの容量値よりも大きくする（例えば、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量値を電荷保持部ＦＤの容量値の５倍以上にする）ことによって、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄが保持する信号電荷が、電荷保持部ＦＤが保持する信号電荷よりも大きくなる。このため、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄのリーク電流による信号劣化の影響を小さくすることができる。

また、クランプ容量２１およびサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄを設けることによって、第１の基板１０１で発生するノイズを低減することができる。第１の基板１０１で発生するノイズには、増幅トランジスタ４に接続される回路（例えばリセットトランジスタ３）の動作に由来して増幅トランジスタ４の入力部で発生するノイズ（例えばリセットノイズ）や、増幅トランジスタ４の動作特性に由来するノイズ（例えば増幅トランジスタ４の回路閾値のばらつきによるノイズ）等がある。

また、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄをリセットしたときの信号と、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄから電荷保持部ＦＤへ信号電荷を転送することによって発生する増幅トランジスタ４の出力の変動に応じた信号とを時分割で出力し、各信号の差分処理を行うことによって、第２の基板１０２で発生するノイズを低減することができる。第２の基板１０２で発生するノイズには、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに接続される回路（例えばリセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）の動作に由来して増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの入力部で発生するノイズ（例えばリセットノイズ）等がある。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。第１の実施形態との相違は、第１の基板１０１のカラム回路部３４Ａ内部にＡＤ変換器を内蔵していない点、および出力回路３６Ａの出力がデジタル出力ではなくアナログ出力になっている点である。その他の構成は第１の実施形態と同様である。図１２は、本実施形態におけるカラム回路部３４Ａの構成を示している。カラム回路部３４Ａは、２種類の信号の差分をとることによりノイズを低減するＣＤＳ回路１７と、ノイズが低減された信号を増幅する増幅回路１８とを有する。

一般的に、半導体デバイスの歩留まりは、チップ面積が増加すると低くなる。本実施形態においては、画質を左右するＭＯＳ型固体撮像装置の歩留まりがコストに与える影響が大きい。そこで、チップ面積を増加させる要因のひとつであるＡＤ変換器を取り除くことで、さらにコストを低減することができる。また、第１の基板１０１と第２の基板１０２を使用してグローバルシャッタ動作を行う場合は、第２の基板１０２に内蔵されたＡＤ変換器を用いることができる。

本実施形態によれば、第１の実施形態で説明した効果が得られると共に、コストを低減することができる。なお、本実施形態においては、第２の基板１０２のＡＤ変換器にはいわゆるカラムパラレル方式を用いているが、パイプライン方式やその他の方式を用いても構わない。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１３は、本実施形態における第２の基板１０２の構成を示している。第１の実施形態との相違は、出力回路３６Ｂを複数設けている点、および複数の出力回路３６Ｂに対応した水平駆動回路３２Ｃを設けている点である。その他の構成は第１の実施形態と同様である。

水平駆動回路３２Ｃは、カラム回路部３４Ｂが処理した信号を複数の出力回路３６Ｂから並列的に出力する。これによって、第１の実施形態に比べ、水平読み出しをより高速に行うことができる。したがって、撮像装置全体のフレームレートを高め、高速連写などへの対応が可能になる。

本実施形態によれば、第１の実施形態で説明した効果が得られると共に、より高速な連写に対応した固体撮像装置を実現することができる。さらに、第１の基板１０１単独で固体撮像装置を実現した場合は、チップ面積の増加によるコストアップがない。

本発明に係る第１の読み出し回路は、例えばローリングシャッタ方式による読み出しを行う垂直信号線１０Ａ、水平駆動回路３２Ａに対応する。本発明に係る第２の読み出し回路は、例えばグローバルシャッタ方式による読み出しを行う垂直信号線１０Ｂ、水平駆動回路３２Ｂに対応する。本発明に係る第１の回路セットは、例えばグローバルシャッタ方式による読み出しを可能にする回路要素である転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄ、リセットトランジスタ３、増幅トランジスタ４、クランプ容量２１、サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ、リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄに対応する。本発明に係る第２の回路セットは、例えばローリングシャッタ方式による読み出しを可能にする回路要素である転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄ、リセットトランジスタ３、増幅トランジスタ４、選択トランジスタ５に対応する。

本発明に係る信号蓄積回路および容量は例えばアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに対応する。本発明に係る選択回路およびスイッチは例えば選択トランジスタ５に対応する。本発明に係る第１の出力信号線は垂直信号線１０Ａに対応する。本発明に係る第２の出力信号線は垂直信号線１０Ｂに対応する。本発明に係るリセット回路は例えば転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄ、リセットトランジスタ３に対応する。本発明に係るリセット制御回路、読み出し制御回路、および負荷制御回路は例えば垂直駆動回路３３Ａに対応する。本発明に係る増幅回路は例えば増幅トランジスタ４に対応する。本発明に係るノイズ低減回路は例えばクランプ容量２１、サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄに対応する。

本発明に係る第１のリセット回路は例えば転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄ、リセットトランジスタ３に対応する。本発明に係る第２のリセット回路は例えばリセットトランジスタ３に対応する。本発明に係る第２の増幅回路は例えば増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに対応する。本発明に係る第３のリセット回路は例えばリセットトランジスタリセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄに対応する。

本発明に係る第１の負荷トランジスタは負荷トランジスタ１２Ａに対応する。本発明に係る第２の負荷トランジスタは負荷トランジスタ１２Ｂに対応する。本発明に係るＡＤ変換回路は例えばカラム回路部３４Ｂに対応する。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。

例えば、本発明の一態様に係る固体撮像装置は、
「画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている固体撮像装置であって、
画素に含まれる光電変換手段と、
前記光電変換手段で発生した信号に応じた信号を画素から読み出す読み出し手段と、
第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、
を有し、
前記複数の基板のうちの１枚の基板のみに配置された回路要素を使用して、前記光電変換手段による信号の発生から、第１〜第ｎの読出し方式のうち少なくとも１つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換手段、前記読み出し手段、および前記少なくとも１つの読み出し方式に対応した前記回路セットが前記１枚の基板に配置されていることを特徴とする固体撮像装置。」
であってもよい。

例えば、本発明の一態様に係る撮像装置は、
「画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている撮像装置であって、
画素に含まれる光電変換手段と、
前記光電変換手段で発生した信号に応じた信号を画素から読み出す読み出し手段と、
第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、
を有し、
前記複数の基板のうちの１枚の基板のみに配置された回路要素を使用して、前記光電変換手段による信号の発生から、第１〜第ｎの読出し方式のうち少なくとも１つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換手段、前記読み出し手段、および前記少なくとも１つの読み出し方式に対応した前記回路セットが前記１枚の基板に配置されていることを特徴とする撮像装置。」
であってもよい。

上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。

例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されており、
画素に含まれる光電変換素子と、
前記光電変換素子で発生した信号に応じた信号を画素から読み出す読み出し回路と、
第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、
を有し、
前記複数の基板のうちの１枚の基板のみに配置された回路要素を使用して、前記光電変換素子による信号の発生から、第１〜第ｎの読出し方式のうち少なくとも１つの読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記少なくとも１つの読み出し方式に対応した前記回路セットが前記１枚の基板に配置されている固体撮像装置の画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記１枚の基板に配置された前記光電変換素子で信号を発生するモジュールと、
前記１枚の基板に配置された前記読み出し回路が、前記１枚の基板に配置された前記光電変換素子で発生した信号を、前記１枚の基板に配置された前記回路セットを通して読み出すモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。

例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、
前記第１の基板かつ画素に含まれる光電変換素子と、
前記第１の基板かつ画素に含まれ、前記光電変換素子に接続された出力端子と、
前記第１の基板に含まれ、前記出力端子に接続された第１の出力信号線と、
前記第１の基板に含まれ、前記出力端子および前記第１の出力信号線に接続されたスイッチと、を有し、
前記第２の基板に含まれ、前記出力端子に接続された入力端子と、
前記第２の基板に含まれ、前記入力端子に接続された容量と、
前記第２の基板に含まれ、前記容量に接続された第２の出力信号線と、
を有する固体撮像装置の画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
第１の読み出し方式による読み出しに係るモジュールとして、
前記光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生し前記出力端子から出力された信号を前記第１の出力信号線に出力するモジュールと、
を有し、
第２の読み出し方式による読み出しに係るモジュールとして、
前記光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を前記容量に蓄積するモジュールと、
前記容量に蓄積された信号を前記第２の出力信号線に出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。

上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。

ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。

また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。

本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。

１Ａ，１Ｂ，１Ｃ，１Ｄ・・・光電変換素子、２Ａ，２Ｂ，２Ｃ，２Ｄ・・・転送トランジスタ、３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ・・・リセットトランジスタ、４，２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ・・・増幅トランジスタ、５，２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ・・・選択トランジスタ、６・・・出力端子、１０Ａ，１０Ｂ・・・垂直信号線、１２Ａ，１２Ｂ，２７・・・負荷トランジスタ、１７・・・ＣＤＳ回路、１８・・・増幅回路、３１・・・単位画素セル、３２Ａ，３２Ｂ，３２Ｃ・・・水平駆動回路、３３Ａ，３３Ｂ・・・垂直駆動回路、３４Ａ，３４Ｂ・・・カラム回路部、３５Ａ，３５Ｂ・・・制御回路、３６Ａ，３６Ｂ・・・出力回路、３７・・・単位画素、３８・・・単位記憶セル、３９・・・単位記憶部、４１・・・マイクロバンプ、４２・・・パッド、１０１・・・第１の基板、１０２・・・第２の基板、１５０・・・デジタルカメラ、１５１・・・レンズ部、１５２・・・撮像部、１５３・・・信号処理部、１５４・・・メモリ部、１５５・・・記録媒体、１５６・・・レンズ制御部、１５７・・・駆動部、１５８・・・操作部、１５９・・・制御部、１６０・・・表示部、ＦＤ・・・電荷保持部

Claims (35)

1. 画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている固体撮像装置であって、
   前記画素に含まれる光電変換素子と、
   前記光電変換素子で発生した信号に応じた信号を前記画素から読み出す読み出し回路と、
   第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、
   前記第１〜第ｎの読み出し方式を切り替える切替回路と、
   を有し、
   前記第２の読み出し方式において、前記複数の基板のうちの１枚の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記１枚の基板に配置され、
   前記第１の読み出し方式において、前記複数の基板のうちの少なくとも２枚の基板に配置された回路要素を使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子が前記１枚の基板に配置されるとともに前記読み出し回路および前記第１の回路セットが前記少なくとも２枚の基板に配置されていることを特徴とする固体撮像装置。
2. 前記複数の基板は２枚の基板であり、前記２枚の基板は第１の基板と第２の基板で構成されることを特徴とする請求項１に記載の固体撮像装置。
3. 前記ｎは２であり、前記第１の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、前記第２の読み出し方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の読み出し方式に対応した前記第２の回路セットが前記第１の基板に配置されていることを特徴とする請求項２に記載の固体撮像装置。
4. 前記第１の読み出し方式はグローバルシャッタ方式であり、前記第２の読み出し方式はローリングシャッタ方式であり、
   前記第１の回路セットは、グローバルシャッタ方式に対応して信号の読み出しを可能にする回路要素を含み、前記第２の回路セットは、ローリングシャッタ方式に対応して信号の読み出しを可能にする回路要素を含むことを特徴とする請求項３に記載の固体撮像装置。
5. 前記第１の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、ローリングシャッタ方式による信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記第１の基板に配置されていることを特徴とする請求項４に記載の固体撮像装置。
6. 前記第１の基板および前記第２の基板の全体で、前記光電変換素子による信号の発生から、グローバルシャッタ方式による信号の読み出しまでの動作が完了するよう、前記読み出し回路および前記第１の回路セットが前記第１の基板および前記第２の基板に配置されていることを特徴とする請求項５に記載の固体撮像装置。
7. 前記第１の回路セットは、前記光電変換素子で発生した信号を蓄積する、前記第２の基板に配置された信号蓄積回路を有することを特徴とする請求項６に記載の固体撮像装置。
8. 前記信号蓄積回路は、前記接続部を経由して前記第１の基板から供給された信号を蓄積し、
   前記読み出し回路は、前記信号蓄積回路に蓄積された信号を読み出すことを特徴とする請求項７に記載の固体撮像装置。
9. 前記読み出し回路は、前記第１の基板に配置された第１の読み出し回路と、前記第２の基板に配置された第２の読み出し回路とを含み、
   前記第１の読み出し回路は、ローリングシャッタ方式による信号の読み出しを行い、前記第２の読み出し回路は、グローバルシャッタ方式による信号の読み出しを行うことを特徴とする請求項６に記載の固体撮像装置。
10. 前記第１の基板上の前記光電変換素子で発生した信号に応じた信号の読み出しに使用する前記読み出し回路を前記第１の読み出し回路と前記第２の読み出し回路の中から選択する選択回路が前記第１の基板に配置されていることを特徴とする請求項９に記載の固体撮像装置。
11. 第１の動作モードと第２の動作モードを切り替えて動作可能な固体撮像装置であって、
    前記選択回路は、固体撮像装置が前記第１の動作モードで動作する場合、前記第１の読み出し回路を選択し、固体撮像装置が前記第２の動作モードで動作する場合、前記第２の読み出し回路を選択することを特徴とする請求項１０に記載の固体撮像装置。
12. 前記第１の読み出し回路は、前記画素に接続され前記第１の基板に配置された第１の出力信号線を有し、
    前記第２の読み出し回路は、前記画素に接続され前記第２の基板に配置された第２の出力信号線を有する
    ことを特徴とする請求項１０に記載の固体撮像装置。
13. 全ての前記画素が複数のグループに分類されており、
    前記光電変換素子をリセットするリセット回路と、
    前記複数のグループを一括して選択し、選択したグループの前記光電変換素子を前記リセット回路により順次リセットする制御を行うリセット制御回路と、
    をさらに有することを特徴とする請求項１に記載の固体撮像装置。
14. 前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、
    前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積することを特徴とする請求項７に記載の固体撮像装置。
15. 前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、
    前記信号蓄積回路は、前記ノイズ低減回路によってノイズが低減された前記増幅信号を蓄積することを特徴とする請求項１４に記載の固体撮像装置。
16. 前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを有することを特徴とする請求項１５に記載の固体撮像装置。
17. 前記ノイズ低減回路は、
    前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
    前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
    を有することを特徴とする請求項１６に記載の固体撮像装置。
18. 前記接続部は、前記増幅トランジスタから前記クランプ容量までの電気的に接続された経路に配置されることを特徴とする請求項１７に記載の固体撮像装置。
19. 前記接続部は、バンプであることを特徴とする請求項１に記載の固体撮像装置。
20. 前記接続部は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項２に記載の固体撮像装置。
21. 前記第２の基板は、前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続されることを特徴とする請求項２に記載の固体撮像装置。
22. 前記光電変換素子をリセットする第１のリセット回路と、
    前記増幅回路の入力部をリセットする第２のリセット回路と、
    前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路と、
    前記信号蓄積回路に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
    前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
    をさらに有することを特徴とする請求項１４に記載の固体撮像装置。
23. 前記第２の回路セットは、前記光電変換素子で発生した信号を蓄積する、前記第２の基板に配置された信号蓄積回路を有し、
    前記第１の読み出し回路がローリングシャッタ方式による信号の読み出しを行う場合、前記画素の配列における単一行毎または複数行毎に、前記光電変換素子で発生した信号を前記信号蓄積回路に蓄積し、蓄積した信号を順次読み出す制御を行う読み出し制御回路をさらに有することを特徴とする請求項９に記載の固体撮像装置。
24. 前記第１の回路セットは、前記光電変換素子で発生した信号を蓄積する、前記第２の基板に配置された信号蓄積回路を有し、
    全ての前記画素が前記画素の配列における単一行または複数行の単位で複数のグループに分類されており、
    前記第２の読み出し回路がグローバルシャッタ方式による信号の読み出しを行う場合、前記複数のグループを一括して選択し、選択したグループの前記画素の前記光電変換素子で発生した信号を前記信号蓄積回路に順次蓄積した後、前記複数のグループのいずれかのグループを順次選択し、選択したグループの前記画素に対応する前記信号蓄積回路に蓄積した信号を順次読み出す制御を行う読み出し制御回路をさらに有することを特徴とする請求項９に記載の固体撮像装置。
25. 前記第１の基板に配置され、前記増幅回路の負荷となる第１の負荷トランジスタと、
    前記第２の基板に配置され、前記増幅回路の負荷となる第２の負荷トランジスタと、
    ローリングシャッタ方式による信号の読み出しを行う場合、前記第１の負荷トランジスタを動作させ、グローバルシャッタ方式による信号の読み出しを行う場合、前記第２の負荷トランジスタを動作させる制御を行う負荷制御回路と、
    をさらに有することを特徴とする請求項１４に記載の固体撮像装置。
26. 前記第１の読み出し回路は、動画撮影時にローリングシャッタ方式による信号の読み出しを行い、前記第２の読み出し回路は、静止画撮影時にグローバルシャッタ方式による信号の読み出しを行うことを特徴とする請求項９に記載の固体撮像装置。
27. 前記第２の基板に配置され、前記第２の回路セットを通して読み出されたアナログの信号をデジタル信号に変換するＡＤ変換回路をさらに有することを特徴とする請求項９に記載の固体撮像装置。
28. 前記第２の読み出し回路によって読み出される信号の出力レートは、前記第１の読み出し回路によって読み出される信号の出力レートよりも高速であることを特徴とする請求項９に記載の固体撮像装置。
29. 画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
    前記第１の基板は、
    前記画素に含まれる光電変換素子と、
    前記画素に含まれ、前記光電変換素子に接続された出力端子と、
    前記出力端子に接続された第１の出力信号線と、
    前記出力端子および前記第１の出力信号線に接続され、オンまたはオフとなるスイッチと、
    前記光電変換素子で発生し、前記第１の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第１の出力回路と、
    を有し、
    前記第２の基板は、
    前記出力端子に接続された入力端子と、
    前記入力端子に接続された容量と、
    前記容量に接続された第２の出力信号線と、
    前記光電変換素子で発生し、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第２の出力回路と、
    を有することを特徴とする固体撮像装置。
30. 前記第１の出力信号線は、前記光電変換素子で発生し前記出力端子から出力された信号を前記第１の基板側の出力信号として出力し、
    前記容量は、前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を蓄積し、
    前記第２の出力信号線は、前記容量に蓄積された信号を前記第２の基板側の出力信号として出力することを特徴とする請求項２９に記載の固体撮像装置。
31. 前記スイッチは、前記光電変換素子で発生した信号を前記第１の基板から出力する場合にオンとなり、前記光電変換素子で発生した信号を前記第２の基板から出力する場合にオフとなることを特徴とする請求項３０に記載の固体撮像装置。
32. 画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されている撮像装置であって、
    前記画素に含まれる光電変換素子と、
    前記光電変換素子で発生した信号に応じた信号を前記画素から読み出す読み出し回路と、
    第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、
    前記第１〜第ｎの読み出し方式を切り替える切替回路と、
    を有し、
    前記第２の読み出し方式において、前記複数の基板のうちの１枚の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記１枚の基板に配置され、
    前記第１の読み出し方式において、前記複数の基板のうちの少なくとも２枚の基板に配置された回路要素を使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子が前記１枚の基板に配置されるとともに前記読み出し回路および前記第１の回路セットが前記少なくとも２枚の基板に配置されていることを特徴とする撮像装置。
33. 画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
    前記第１の基板は、
    前記画素に含まれる光電変換素子と、
    前記画素に含まれ、前記光電変換素子に接続された出力端子と、
    前記出力端子に接続された第１の出力信号線と、
    前記出力端子および前記第１の出力信号線に接続され、オンまたはオフとなるスイッチと、
    前記光電変換素子で発生し、前記第１の出力信号線に出力された信号を固体撮像装置の外へ出力する第１の出力回路と、
    を有し、
    前記第２の基板は、
    前記出力端子に接続された入力端子と、
    前記入力端子に接続された容量と、
    前記容量に接続された第２の出力信号線と、
    前記光電変換素子で発生し、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第２の出力回路と、
    を有することを特徴とする撮像装置。
34. 画素を構成する回路要素が配置された複数の基板が接続部によって電気的に接続されており、
    前記画素に含まれる光電変換素子と、
    前記光電変換素子で発生した信号に応じた信号を前記画素から読み出す読み出し回路と、
    第１〜第ｎ（ｎは２以上の整数）の読み出し方式のそれぞれに対応して信号の読み出しを可能にする回路要素を含む第１〜第ｎの回路セットと、
    前記第１〜第ｎの読み出し方式を切り替える切替回路と、
    を有し、
    前記第２の読み出し方式において、前記複数の基板のうちの１枚の基板に配置された回路要素のみを使用して、前記光電変換素子による信号の発生から、固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子、前記読み出し回路、および前記第２の回路セットが前記１枚の基板に配置され、前記第１の読み出し方式において、前記複数の基板のうちの少なくとも２枚の基板に配置された回路要素を使用して、前記光電変換素子による信号の発生から、前記固体撮像装置の外への信号の読み出しまでの動作が完了するよう、前記光電変換素子が前記１枚の基板に配置されるとともに前記読み出し回路および前記第１の回路セットが前記少なくとも２枚の基板に配置されている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
    前記第２の読み出し方式による読み出しは、
    前記１枚の基板に配置された前記光電変換素子で信号を発生するステップと、
    前記１枚の基板に配置された前記読み出し回路が、前記１枚の基板に配置された前記光電変換素子で発生した信号を、前記１枚の基板に配置された前記第２の回路セットを通して読み出すステップと、
    を有し、
    前記第１の読み出し方式による読み出しは、
    前記１枚の基板に配置された前記光電変換素子で信号を発生するステップと、
    前記少なくとも２枚の基板に配置された前記読み出し回路が、前記１枚の基板に配置された前記光電変換素子で発生した信号を、前記少なくとも２枚の基板に配置された前記第１の回路セットを通して読み出すステップと、
    を有することを特徴とする信号読み出し方法。
35. 画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、
    前記第１の基板かつ前記画素に含まれる光電変換素子と、
    前記第１の基板かつ前記画素に含まれ、前記光電変換素子に接続された出力端子と、
    前記第１の基板に含まれ、前記出力端子に接続された第１の出力信号線と、
    前記第１の基板に含まれ、前記出力端子および前記第１の出力信号線に接続され、オンまたはオフとなるスイッチと、
    前記第１の基板に含まれ、前記光電変換素子で発生し、前記第１の出力信号線に出力された信号を固体撮像装置の外へ出力する第１の出力回路と、を有し、
    前記第２の基板に含まれ、前記出力端子に接続された入力端子と、
    前記第２の基板に含まれ、前記入力端子に接続された容量と、
    前記第２の基板に含まれ、前記容量に接続された第２の出力信号線と、
    前記第２の基板に含まれ、前記光電変換素子で発生し、前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力する第２の出力回路と、
    を有する固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
    第２の読み出し方式による読み出しは、
    前記光電変換素子で信号を発生するステップと、
    前記光電変換素子で発生し前記出力端子から出力された信号を前記第１の出力信号線に出力するステップと、
    前記第１の出力信号線に出力された信号を固体撮像装置の外へ出力するステップと、
    を有し、
    第１の読み出し方式による読み出しは、
    前記光電変換素子で信号を発生するステップと、
    前記光電変換素子で発生し前記出力端子および前記入力端子を経由して供給された信号を前記容量に蓄積するステップと、
    前記容量に蓄積された信号を前記第２の出力信号線に出力するステップと、
    前記第２の出力信号線に出力された信号を前記固体撮像装置の外へ出力するステップと、
    を有することを特徴とする信号読み出し方法。

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