WO2017007246A1 - 발광 소자 - Google Patents

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WO2017007246A1
WO2017007246A1 PCT/KR2016/007343 KR2016007343W WO2017007246A1 WO 2017007246 A1 WO2017007246 A1 WO 2017007246A1 KR 2016007343 W KR2016007343 W KR 2016007343W WO 2017007246 A1 WO2017007246 A1 WO 2017007246A1
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layer
light emitting
insulating layer
conductive semiconductor
emitting device
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PCT/KR2016/007343
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성연준
정성호
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엘지이노텍(주)
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    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Definitions

  • the present invention relates to a structure of a light emitting device and a method of manufacturing the same. More specifically, the present invention relates to a structure and a manufacturing method for a light emitting device (LED) having improved reliability by blocking leakage current.
  • LED light emitting device
  • UV light emitting devices As the technology of light emitting devices (LEDs) develops, cost savings and energy savings are experienced. In addition, devices using light emitting devices (LEDs) are becoming more diverse. Although LEDs in the visible range are now being actively applied to lighting and other applications, ultraviolet (UV) light sources are widely used in the scientific, industrial, medical, environmental, and semiconductor industries, and will be wider in the future.
  • LEDs or LEDs are devices that convert electrical energy into light and generally comprise one or more active layers of semiconductor material sandwiched between a plurality of layers doped with opposite electrical properties. Typically, when bias is applied across a plurality of doped layers, holes and electrons are injected into the active layer, and holes and electrons recombine in the active layer to generate light. This light is emitted from the active layer and the entire surface of the LED.
  • the present invention can provide a light emitting device having improved leakage reliability by reducing leakage current.
  • the present invention can provide a light emitting device having a structure in which a yield can be improved by suppressing leakage current generated between an n-type electrode and a p-type electrode in a vertical light emitting device.
  • the present invention can provide a light emitting device having a structure capable of suppressing leakage current by depositing an insulating film without a void space between the passivation layer and the metal layer included in the light emitting device.
  • a light emitting device includes a light emitting structure including a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer; A passivation layer protecting the light emitting structure; And a metal layer formed between the passivation layers on the light emitting structure, and a gap between the passivation layer and the metal layer may be 4 times or more and 12 times or less than the thickness of the passivation layer.
  • the light emitting device may further include a passivation layer and an insulating layer deposited on the metal layer.
  • the thickness of the insulating layer may be thicker than the thickness of the passivation layer and the metal layer.
  • the insulating layer may fill a gap formed between the passivation layer and the metal layer positioned on the light emitting structure.
  • the thickness of the insulating layer may be at least 700 nm.
  • the insulating layer may be formed by Chemical Vapor Deposition (CVD).
  • the thickness of the metal layer and the passivation layer may have a range of 400nm ⁇ 800nm.
  • the interval between the passivation layer and the metal layer may have a range of 3m ⁇ 5m.
  • the passivation layer and the metal layer may be formed through one photolithography using one mask.
  • the interval between the passivation layer and the metal layer may change in correspondence to the time when the isotropic etching is performed during the photo process.
  • the metal layer formed on the light emitting structure may include at least two electrically separated from each other, the passivation layer may be formed in a region where the metal layer is not formed on the light emitting structure.
  • the metal layer may be formed only on the plane, the passivation layer may be formed on both the plane and the inclined surface.
  • the light output from the light emitting structure may have a vertical structure that is emitted in the upper surface direction.
  • the light output from the light emitting structure may be ultraviolet (Ultraviolet: UV) having a wavelength in the range of 100-400nm.
  • UV Ultraviolet
  • the present invention can increase the operation reliability of the light emitting device by blocking the leakage current by suppressing the generation of empty spaces that may occur during the deposition of the insulating film in the light emitting device.
  • 1 illustrates a defect of a light emitting element.
  • FIG. 2 illustrates a cause of a defect of the light emitting device of FIG.
  • FIG 3 illustrates a light emitting device according to an embodiment of the present invention.
  • 4A to 4C illustrate a method of manufacturing the light emitting device shown in FIG.
  • 5A to 5C illustrate the method of manufacturing the light emitting device shown in FIGS. 4B and 4C in more detail.
  • FIGS. 4A to 5C illustrates a light emitting element according to the manufacturing method described in FIGS. 4A to 5C.
  • the top (bottom) or the bottom (bottom) is the two components are in direct contact with each other or One or more other components are all included disposed between the two components.
  • up (up) or down (down) may include the meaning of the down direction as well as the up direction based on one component.
  • each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description.
  • the size of each component does not necessarily reflect the actual size.
  • FIG. 1 illustrates a defect of a light emitting element.
  • FIG. 1A illustrates a light emitting device package in which a defect does not occur
  • FIG. 1B illustrates a light emitting device package in which a defect occurs.
  • points 12 and 14 where leakage current occurs in the light emitting device package have been found.
  • 1A and 1B are photographed by a device for detecting a defect of an element, and an inspection apparatus capable of detecting a defect by detecting a portion that is changed to light due to electron emission in a defective portion while a low voltage is applied (Emission Microscope Multilayer Inspection (EMMI) was used.
  • EMMI emission Microscope Multilayer Inspection
  • FIGS. 2A and 2B are cross-sectional views of defective parts found in FIG. 1B. 2A and 2B, it can be seen that empty spaces 16 and 18 are formed between the plurality of layers. For example, when the empty spaces 16 and 18 occur between the light emitting structure and the insulating layer deposited thereon, the empty spaces 16 and 18 increase the leakage current to lower the reliability of the device.
  • a bonding metal penetrates the empty space 16 during a high temperature and high pressure wafer bonding process to separate an interface between a neighboring n-type metal layer and a gallium nitride layer (GaN).
  • GaN gallium nitride layer
  • FIG. 2B illustrates a case where another empty space 18 also occurs at the end of the n-type metal layer near the empty space 16.
  • the material constituting the n-type metal layer moves to the empty space 18 to deteriorate the low current operating characteristics of the light emitting device, resulting in poor operation reliability of the light emitting device.
  • the empty spaces 16 and 18 bringing about defects of the light emitting device may occur when the gaps between the fine patterns are not completely filled when the fine patterns are formed and deposited in the process of forming a plurality of layers. have.
  • empty spaces 16 and 18 may be generated when materials such as metal, which are already formed, move.
  • the metal layer serving as the adhesive layer in the light emitting device may serve as an n-type electrode.
  • the adhesive metal layer penetrates into the n-type metal layer, the operating voltage increases and device reliability deteriorates.
  • the adhesive metal layer penetrates into the p-type metal layer short-circuit (short) or operating characteristics at low current may deteriorate.
  • FIG 3 illustrates a light emitting device according to an embodiment of the present invention.
  • the light emitting structure 120 includes a first conductive semiconductor layer 122, an active layer 124, and a second conductive semiconductor layer 126.
  • An electron blocking layer (not shown) may be disposed between the active layer 124 and the second conductive semiconductor layer 126.
  • the electron blocking layer may have a superlattice structure, for example, AlGaN doped with a second conductive dopant may be disposed, and GaN having a different composition ratio of aluminum forms a layer. It may be arranged alternately with each other.
  • the surface of the first conductive semiconductor layer 122 may be patterned to improve light extraction efficiency, and the first conductive semiconductor layer 122 may be connected to the first electrode 180.
  • the first electrode 180 may be formed in a single layer or a multilayer structure including at least one of aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), and gold (Au). have.
  • a second electrode should be disposed below the light emitting structure 120, and the ohmic layer 140 and the reflective layer 150 may serve as the second electrode.
  • GaN is disposed under the second conductive semiconductor layer 126 to smoothly supply current or holes to the second conductive semiconductor layer 126.
  • the ohmic layer 140 may be about 200 angstroms thick.
  • the ohmic layer 140 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium tin oxide (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • the reflective layer 150 includes molybdenum (Mo), aluminum (Al), silver (Ag), nickel (Ni), platinum (Pt), rhodium (Rh), or an alloy containing Al, Ag, Pt, or Rh. It may be made of a metal layer. Aluminum or silver may effectively reflect light generated from the active layer 124 to greatly improve the light extraction efficiency of the semiconductor device, and molybdenum may be advantageous for the plating growth of the protrusion to be described later.
  • the support substrate 170 may be formed of a conductive material such as a metal or a semiconductor material.
  • a metal having excellent electrical conductivity or thermal conductivity may be used, and since it is necessary to sufficiently dissipate heat generated during operation of the semiconductor device, it may be formed of a material having high thermal conductivity (eg, a metal).
  • a metal may be made of a material selected from the group consisting of molybdenum (Mo), silicon (Si), tungsten (W), copper (Cu), and aluminum (Al) or alloys thereof, and also gold (Au). ), Copper alloy (Cu Alloy), nickel (Ni), copper-tungsten (Cu-W), carrier wafers (e.g. GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3, etc.) It may include.
  • the support substrate 170 is 50 to 200 microns in order to have a mechanical strength enough to separate well into separate chips through a scribing process and a breaking process without causing warping of the entire nitride semiconductor. It can be made in meters thickness.
  • the ohmic layer 140 and the reflective layer 150 which function as the first electrode 180 and the second electrode, are electrically disconnected by the insulating layer 194.
  • An insulating film 294 is formed on the inner wall of the recess to be disconnected. In this case, the insulating film 294 exposes the first conductive semiconductor layer 222.
  • the first electrode 280 may be formed by filling a conductor forming the first electrode 280 so as to be connected to the through hole or the first conductive semiconductor layer 222 exposed through the recess.
  • the bonding layer 160 combines the insulating layer 194 and the supporting substrate 170, and includes gold (Au), tin (Sn), indium (In), aluminum (Al), silicon (Si), silver (Ag), It may be formed of a material selected from the group consisting of nickel (Ni) and copper (Cu) or alloys thereof.
  • the bonding layer 160 may be connected to the first electrode 180 to supply electrons to the first conductive semiconductor layer 122.
  • a passivation layer (not shown) may be formed on at least a portion of side and bottom surfaces of the light emitting structure 120.
  • the passivation layer protects the light emitting structure and can prevent electrical short between layers.
  • the passivation layer is made of an insulating material such as an oxide or nitride.
  • the passivation layer may be formed of a silicon oxide (SiO 2) layer, an oxynitride layer, or an aluminum oxide layer.
  • 4A to 4C illustrate a method of manufacturing the light emitting device shown in FIG.
  • the light emitting structure 120 includes a first conductive semiconductor layer 122, an active layer 124, and a second conductive semiconductor layer 126, and the first conductive semiconductor layer 122 may be formed. Mesa Etching to expose.
  • the passivation layer 190 is formed on the mesa-etched light emitting structure 120. Referring to FIG. 4B, the passivation layer 190 is patterned to form the first conductive semiconductor layer 122 and the second conductive semiconductor layer.
  • the second ohmic layer 140 (see FIG. 3) exposed to the first electrode contact layer 182 and the second ohmic layer 140 functioning as the second electrode.
  • the ohmic contact layer 184 is formed.
  • an insulating film 194 is deposited on the passivation layer 190, the first ohmic contact layer 182, and the second ohmic contact layer 184.
  • the thickness T1 of the insulating film 194 should be 700 nm or more. This is to play a role of electrically disconnecting two electrodes (that is, n-type electrode and p-type electrode) in the vertical light emitting device having the structure of FIG.
  • the leakage current may increase to decrease the yield of the light emitting device.
  • the first gap P2 between the passivation layer 190 and the first ohmic contact layer 182 and the second gap between the passivation layer 190 and the second ohmic contact layer 184 When depositing the insulating layer 194, the first gap P2 between the passivation layer 190 and the first ohmic contact layer 182 and the second gap between the passivation layer 190 and the second ohmic contact layer 184.
  • empty spaces may occur in the first gap P1 and the second gap P2. This empty space can increase the leakage current as described in FIG. The empty space occurs because the widths of the first gap P1 and the second gap P2 are narrow.
  • the first conductive semiconductor layer 122, the active layer 124, and the second conductive semiconductor layer 126 are penetrated to extend to a part of the first conductive semiconductor layer. At least one recess or trench may be formed. Subsequently, a first insulating layer, for example, a passivation layer 190 and a first conductive semiconductor layer 122, may be electrically connected to the first conductive semiconductor layer 122 in the recess or trench. An electrode layer, for example, a second ohmic contact layer 184 may be formed.
  • a distance between the first insulating layer and the first electrode layer may be 4 times or more and 12 times or less than the thickness of the first insulating layer, and between the first insulating layer and the first electrode layer, a second insulating layer, for example, an insulating film ( 194 may be deployed.
  • 5A to 5C illustrate the method of manufacturing the light emitting device shown in FIGS. 4B and 4C in more detail.
  • a photosensitive film pattern 502 is formed to pattern the passivation layer 190, which is an insulating layer.
  • wet etching is performed using the photoresist pattern 502 as a mask to remove the passivation layer 190 exposed between the photoresist patterns 502.
  • an undercut may occur under the photoresist pattern 502.
  • the depth D1 of the undercut can be adjusted.
  • the depth D1 of the undercut may be wet etched to be about 10 times the thickness T1 of the passivation layer 190.
  • the first ohmic contact layer 182 is formed.
  • the distance D2 between the first ohmic contact layer 182 and the passivation layer 190 is four times or more and 12 times or less than the thickness T1 of the passivation layer 190.
  • the distance D2 between the first ohmic contact layer 182 and the passivation layer 190 may be 5 times or more and 10 times or less than the thickness T1 of the passivation layer 190.
  • the gap D2 between the first ohmic contact layer 182 and the passivation layer 190 is 4 times or less than the thickness T1 of the passivation layer 190, the gap P1 (see FIG. 4C) is too narrow. Empty spaces in which the insulating layer 194 is not filled may occur.
  • the distance D2 between the first ohmic contact layer 182 and the passivation layer 190 is more than 12 times the thickness T1 of the passivation layer 190, a process burden of forming an excessive undercut occurs. .
  • the wet etching time for forming an excessive undercut is lengthened, a portion of the light emitting structure 120 to be protected by the passivation layer 190 may be etched.
  • the thickness T2 of the first ohmic contact layer 182 may be similar to the thickness T1 of the passivation layer 190.
  • the thickness T1 of the passivation layer 190 and the thickness T2 of the first ohmic contact layer 182 may have a range of about 400 nm to 800 nm.
  • the distance D2 between the first ohmic contact layer 182 and the passivation layer 190 is determined within a range of about 3 ⁇ m to 5 ⁇ m.
  • the distance D2 between the first ohmic contact layer 182 and the passivation layer 190 may be 3 mm.
  • the distance D2 is too wide, the contact area of the first ohmic contact layer 182 is reduced, so that the light output of the light emitting device is lowered and the operating voltage is increased.
  • the passivation layer 190 and the first ohmic contact layer 182 have been described as an example, but the same may be applied to the passivation layer 190 and the second ohmic contact layer 186.
  • the thickness T1 or T2 of the passivation layer 190, the first ohmic contact layer 182, and the second ohmic contact layer 186 may not exceed 800 nm.
  • the thickness T1 or T2 is thinner, the light output of the light emitting device may be improved, and may be 600 nm or less. This may cause the bonding metal to be melted or diffused during the wafer bonding process at high temperature and high pressure. If the thickness T1 or T2 is large, it may cause an empty space after the bonding. Such empty space deteriorates the reliability of the light emitting element.
  • the thickness T1 or T2 is thin so that the insulating film 194 is deposited without empty space.
  • Deposition of the insulating film 194 may be advantageous to use a chemical vapor deposition (CVD) using a high density plasma (HDP) with a strong energy of the particles.
  • CVD chemical vapor deposition
  • HDP high density plasma
  • FIGS. 4A to 5C illustrates a light emitting element according to the manufacturing method described in FIGS. 4A to 5C.
  • the first gap P1 and the second gap P2 in the light emitting device are filled with an insulating film without any empty space.
  • Such a light emitting device can suppress the leakage current, and can reduce the reliability deterioration of the device due to diffusion of the bonding metal.
  • the light output from the light emitting structure in the light emitting device may be ultraviolet (Ultraviolet: UV) having a wavelength in the range of 100-400nm.
  • UV Ultraviolet
  • Such an ultraviolet LED can be applied to a device including a sterilization function.
  • devices that can be used in both home and industrial sites such as air purifiers, humidifiers, water purifiers with sterilization functions, can include ultraviolet LEDs.

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Abstract

본 발명에 따른 발광 소자는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물, 발광 구조물을 보호하는 패시베이션층, 및 발광 구조물 상에 패시베이션층 사이에 형성되는 금속층을 포함하고, 패시베이션층과 금속층 사이의 거리는 패시베이션층의 두께의 4배 이상 12배이하이다.

Description

발광 소자
본 발명은 발광 소자의 구조 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 누설전류를 차단하여 신뢰성이 개선된 발광 소자(light emitting device, LED)를 위한 구조와 그 제조방법에 관한 것이다.
발광 소자(LED)의 기술이 발전하면서, 비용의 절감과 에너지 절약을 경험하고 있다. 또한, 발광 소자(LED)를 사용하는 기기들이 다양해지고 있다. 오늘날 가시광선 영역의 LED가 조명을 비롯한 응용분야에 활발하게 적용되고 있지만, 자외선(UV) 광원은 과학·공업, 의료·환경, 반도체 산업 등에서 광범위하게 사용되고 있고, 앞으로도 그 영역이 더 넓어질 것이다.
발광 소자(LED 또는 LEDs)는 전기 에너지를 광으로 변환하는 장치로서, 일반적으로 반대의 전기적 성질로 도핑된 복수의 층 사이에 개재된 반도체 재료로 이루어진 하나 이상의 활성층을 포함한다. 통상적으로, 도핑된 복수의 층의 양단에 바이어스를 인가하면, 활성층에 정공 및 전자가 주입되고, 이 활성층에서 정공과 전자가 재결합하여 광을 발생한다. 이 광은 활성층 및 LED의 전체 표면으로부터 방출된다.
본 발명은 누설전류를 감소시켜 소자의 신뢰성이 향상된 발광 소자를 제공할 수 있다.
또한, 본 발명은 수직형 발광 소자에서 n형 전극과 p형 전극이 사이에 발생할 수 있는 누설전류를 억제하여 수율이 향상될 수 있는 구조를 가진 발광 소자를 제공할 수 있다.
또한, 본 발명은 발광 소자에 포함된 패시베이션층(passivation layer)과 금속층(metal layer) 사이에 빈 공간 없이 절연막을 증착하여 누설전류를 억제할 수 있는 구조의 발광 소자를 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 발광 소자는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물을 보호하는 패시베이션층; 및 상기 발광 구조물 상에 패시베이션층 사이에 형성되는 금속층을 포함할 수 있고, 상기 패시베이션층과 상기 금속층 사이의 간격은 상기 패시베이션층의 두께의 4배 이상 12배이하일 수 있다.
또한, 발광 소자는 패시베이션층 및 상기 금속층 상에 증착되는 절연층을 더 포함할 수 있다.
또한, 상기 절연층의 두께는 상기 패시베이션층 및 상기 금속층의 두께보다 두꺼울 수 있다.
또한, 상기 절연층은 상기 발광 구조물 상에 위치한 상기 패시베이션층 및 상기 금속층에 사이에 형성되는 틈을 매립할 수 있다.
또한, 상기 절연층의 두께는 최소 700nm일 수 있다.
또한, 상기 절연층은 화학적 기상증착법(Chemical Vapor Deposition, CVD)으로 형성될 수 있다.
또한, 상기 금속층과 상기 패시베이션층의 두께는 400nm~800nm의 범위를 가질 수 있다.
또한, 상기 패시베이션층과 상기 금속층 사이의 상기 간격은 3m~5m의 범위를 가질 수 있다.
또한, 상기 패시베이션층 및 상기 금속층은 하나의 마스크를 이용한 한번의 포토공정(photolithography)을 통해 형성될 수 있다.
또한, 상기 패시베이션층 및 상기 금속층 사이의 상기 간격은 상기 포토공정 중 등방성 식각을 수행한 시간에 대응하여 변할 수 있다.
또한, 상기 발광 구조물 상에 형성된 상기 금속층은 전기적으로 서로 분리된 적어도 2개를 포함할 수 있고, 상기 패시베이션층은 상기 발광 구조물 상에 상기 금속층이 형성되지 않은 영역에 형성될 수 있다.
또한, 상기 발광 구조물의 상면이 평면과 경사면을 가지는 구조인 경우, 상기 금속층은 상기 평면에만 형성되며, 상기 패시베이션층은 상기 평면과 상기 경사면 모두에 형성될 수 있다.
또한, 상기 발광 구조물에서 출력된 빛이 상면 방향으로 방출되는 수직형 구조를 가질 수 있다.
또한, 상기 발광 구조물에서 출력된 빛은 100-400nm 범위의 파장을 가지는 자외선(Ultraviolet: UV)일 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명은 발광 소자에서 절연막 증착 시 발생할 수 있는 빈 공간의 생성을 억제하여 누설전류를 차단함으로써 발광 소자의 동작 신뢰성을 높일 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이하에 첨부되는 도면들은 본 발명에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 본 발명에 대한 실시예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시예로 구성될 수 있다.
도1은 발광 소자의 결함을 설명한다.
도2는 도1의 발광 소자의 결함의 원인을 설명한다.
도3은 본 발명의 일 실시예에 따른 발광 소자를 설명한다.
도4a 내지 도4c는 도3에 도시된 발광 소자의 제조 방법을 설명한다.
도5a 내지 도5c는 도4b와 도4c에 도시된 발광 소자의 제조 방법을 보다 구체적으로 설명한다.
도6은 도4a 내지 도5c에 설명된 제조 방법에 따른 발광 소자를 설명한다.
이하, 본 발명의 실시예들이 적용되는 장치 및 다양한 방법들에 대하여 도면을 참조하여 보다 상세하게 설명한다.
실시예의 설명에 있어서, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도1은 발광 소자의 결함을 설명한다. 구체적으로, 도1a는 결함이 발생하지 않은 발광소자 패키지를 설명하고, 도1b는 결함이 발생한 발광소자 패키지를 설명한다. 도1b를 참조하면, 발광소자 패키지 내에 누설전류가 발생하는 지점(12, 14)이 발견되었다. 도1a와 도1b는 소자의 불량을 검출하는 장치로 촬영한 것인데, 저전압을 인가한 상태에서 불량부위에 전자방출로 인하여 빛으로 변화되는 부분을 감지하여 불량내용을 찾아낼 수 있는 검사장비(Emission Microscope Multilayer Inspection, EMMI)를 사용하였다.
도2는 도1의 발광 소자의 결함의 원인을 설명한다. 구체적으로, 도2a 및 도2b는 도1b에서 발견한 불량 부분의 단면을 촬영한 것이다. 도2a 및 도2b를 참조하면, 복수의 층(layers) 사이에 빈 공간(16, 18)이 형성된 것을 알 수 있다. 예를 들어, 빈 공간(16, 18)이 발광 구조물과 그 상부에 증착한 절연층 사이에서 발생할 경우, 빈 공간(16, 18)은 누설 전류를 증가시켜 소자의 신뢰성을 저하시킨다.
도2a는 고온, 고압의 웨이퍼 본딩(wafer bonding) 공정 중 접착물질(bonding metal)이 빈 공간(16)을 침투하여 인근 n형 금속층과 갈륨 질화막(GaN)의 계면을 분리시키고 있다. 이러한 경우, n형 오믹컨택(ohmic contact)을 위한 영역이 감소되어, 발광 소자의 동작전압이 증가될 수 있다.
도2b는 빈 공간(16) 인근의 n형 금속층의 끝부분에도 또 다른 빈 공간(18)이 발생한 경우를 설명한다. 이 경우, n형 금속층을 구성하는 물질이 빈 공간(18)으로 이동하여 발광 소자의 저전류 동작 특성을 악화시키고, 발광 소자의 동작 신뢰성이 나빠지는 결과가 발생한다.
이러한 발광 소자의 결함을 가져오는 빈 공간(16, 18)은 복수의 층을 형성하는 과정에서 미세한 패턴을 형성한 뒤 증착할 때, 미세한 패턴 사이의 틈(gap)이 완전히 채워지지 않은 경우 발생할 수 있다. 또한, 웨이퍼 본딩 공정과 같이, 고온, 고압으로 진행되는 반도체 공정으로 인해, 이미 형성된 금속 등의 물질들이 이동하는 경우 빈 공간(16, 18)이 발생할 수 있다.
한편, 발광 소자에서 접착층의 역할을 겸하고 있는 금속층은 n형 전극 역할을 할 수 있다. 이러한 접착 금속층이 n형 금속층으로 침투하는 경우 동작전압이 상승하고 소자 신뢰성이 악화되며, 접착 금속층이 p형 금속층으로 침투하는 경우 합선(short)이 되거나 저전류에서의 동작 특성이 악화될 수 있다. 이러한 문제점을 해결하기 위해서는 금속층과 패시베이션(passivation) 층 사이에 위치하는 틈(gap)을 빈 공간이 생기지 않도록 메워줄 수 있어야 한다. 갭필(gap-filling)특성이 향상되면 빈 공간이 발생하는 것을 억제할 수 있다.
도3은 본 발명의 일 실시예에 따른 발광 소자를 설명한다.
도시된 바와 같이, 발광 구조물(120)은 제1도전형 반도체층(122)과 활성층(124) 및 제2도전형 반도체층(126)을 포함하여 이루어진다.
활성층(124)과 제2도전형 반도체층(126)의 사이에는 전자 차단층(Electron blocking layer, 미도시)가 배치될 수 있다. 전자 차단층은 초격자(superlattice) 구조로 이루어질 수 있는데, 초격자는 예를 들어 제2도전형 도펀트로 도핑된 AlGaN이 배치될 수 있고, 알루미늄의 조성비를 달리하는 GaN이 층(layer)을 이루어 복수 개 서로 교번하여 배치될 수도 있다.
제1도전형 반도체층(122)의 표면이 패턴을 이루어 광추출 효율을 향상시킬 수 있고, 제1도전형 반도체층(122)은 제1 전극(180)과 연결된다. 제1 전극(180)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
발광 구조물(120)의 하부에는 제2 전극이 배치되어야 하는데, 오믹층(140)과 반사층(150)이 제2 전극으로 작용할 수 있다. 제2도전형 반도체층(126)의 하부에는 GaN이 배치되어 제2도전형 반도체층(126)으로의 전류 내지 정공 공급을 원활히 할 수 있다.
오믹층(140)은 약 200 옹스트롱의 두께일 수 있다. 오믹층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
반사층(150)은 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 알루미늄이나 은 등은 활성층(124)에서 발생된 빛을 효과적으로 반사하여 반도체 소자의 광추출 효율을 크게 개선할 수 있고, 몰리브덴은 후술하는 돌출부의 도금 성장에 유리할 수 있다.
지지기판(support substrate, 170)은 금속 또는 반도체 물질 등 도전성 물질로 형성될 수 있다. 전기 전도도 내지 열전도도가 우수한 금속을 사용할 수 있고, 반도체 소자 작동시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열 전도도가 높은 물질(ex. 금속 등)로 형성될 수 있다. 예를 들어, 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다.
지지기판(170)은 전체 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가지기 위하여 50 내지 200 마이크로 미터의 두께로 이루어질 수 있다.
제1 전극(180)과 제2 전극의 기능을 하는 오믹층(140)과 반사층(150)은 절연막(194)에 의해 전기적으로 단절된다.
예를 들어, 제1도전형 반도체층(222)과 제1 전극(280)을 연결하기 위해, 발광 구조물(220) 내 활성층(224)과 제2도전형 반도체층(226)을 관통하는 홀 또는 발광 구조물(220) 내 제1도전형 반도체층(222)을 노출시킬 수 있는 리세스를 형성한 후, 활성층(224)과 제2도전형 반도체층(226)이 제1전극(280)과 전기적으로 단절되도록 리세스의 내벽에 절연막(294)을 형성한다. 이때, 절연막(294)은 제1도전형 반도체층(222)을 노출시킨다. 관통하는 홀 또는 상기 리세스를 통해 노출된 제1도전형 반도체층(222)에 연결되도록 제1 전극(280)을 구성하는 도전체를 매립하여 제1 전극(280)을 형성할 수 있다.
접합층(160)은 절연막(194)과 지지기판(170)을 결합하는데, 금(Au), 주석(Sn), 인듐(In), 알루미늄(Al), 실리콘(Si), 은(Ag), 니켈(Ni) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성할 수 있다. 접합층(160)은 제1전극(180)과 연결되어 제1도전형 반도체층(122)에 전자(electron)를 공급할 수 있다.
또한, 발광 구조물(120)의 측면 및 하면의 적어도 일부에 패시베이션층(미도시)이 형성될 수 있다. 패시베이션층은 발광 구조물을 보호하며 층간 전기적 쇼트를 방지할 수 있다. 패시베이션층은 산화물이나 질화물 등의 절연물질로 이루어지며, 일 예로서, 실리콘 산화물(SiO2)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.
도4a 내지 도4c는 도3에 도시된 발광 소자의 제조 방법을 설명한다.
도4a를 참조하면, 발광 구조물(120)은 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)을 포함하고, 제1도전형 반도체층(122)이 노출되도록 메사 식각(Mesa Etching)되어 있다. 메사 식각된 발광 구조물(120) 상에 패시베이션층(190)이 형성되어 있다.도4b를 참조하면, 패시베이션층(190)을 패터닝하여 제1도전형 반도체층(122)과 제2도전형 반도체층(126)을 노출시키고, 제1전극(180, 도3참조)과 연결되는 제1오믹컨택층(182)과 제2전극의 기능을 하는 오믹층(140, 도3참조)와 연결되는 제2오믹컨택층(184)을 형성한다.
도4c를 참조하면, 패시베이션층(190), 제1오믹컨택층(182) 및 제2오믹컨택층(184) 상에 절연막(194)를 증착한다. 이때, 절연막(194)의 두께(T1)는 700nm이상이어야 한다. 이는 도3의 구조를 가진 수직형 발광소자에서 두 전극(즉, n형 전극과 p형 전극)을 전기적으로 단절시켜주는 역할을 하기 위함이다. 절연막(194)의 두께가 얇아지는 경우, 누설전류가 증가하여 발광 소자의 수율이 감소될 수 있다.
절연막(194)을 증착할 때, 패시베이션층(190)과 제1오믹컨택층(182) 사이의 제1틈(P2)과 패시베이션층(190)과 제2오믹컨택층(184) 사이의 제2틈(P1)이 절연막(194)으로 메워지지 않을 경우, 제1틈(P1)과 제2틈(P2)에 빈 공간이 발생할 수 있다. 이러한 빈 공간은 도2에서 설명한 것과 같이 누설전류를 증가시킬 수 있다. 빈 공간은 제1틈(P1)과 제2틈(P2)의 폭이 좁기 때문에 발생한다.
예를 들어, 도4a에 도시된 바와 같이 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 관통하여, 제1 도전형 반도체층의 일부까지 연장되어 배치되는 적어도 하나의 리세스 또는 트렌치를 형성할 수 있다. 이후, 리세스 또는 트렌치의 내부에, 제1 도전형 반도체층 하부에 배치되는 제1 절연층, 예를 들어 패시베이션층(190)과 제1 도전형 반도체층(122)과 전기적으로 연결되는 제1 전극층, 예를 들어 제2오믹컨택층(184)을 형성할 수 있다. 이때, 제1절연층과 제1전극층 사이의 간격은 제1절연층의 두께의 4배이상 12배이하일 수 있으며, 제1절연층과 제1전극층 사이에는 제2절연층, 예를 들어 절연막(194)이 배치될 수 있다.
도5a 내지 도5c는 도4b와 도4c에 도시된 발광 소자의 제조 방법을 보다 구체적으로 설명한다.
도5a를 참조하면, 절연층인 패시베이션층(190)을 패터닝하기 위해 감광막 패턴(502)을 형성한다.
도5b를 참조하면, 감광막 패턴(502)을 마스크로 사용하여 습식식각(wet etching)을 진행하여 감광막 패턴(502) 사이에 노출된 패시베이션층(190)을 제거한다. 이때, 습식식각은 등방성 식각의 특징을 가지기 때문에 감광막 패턴(502)의 하부에 언더컷(undercut)이 발생할 수 있다. 습식 식각의 시간을 조절하면 언더컷(undercut)의 깊이(D1)를 조절할 수 있다. 이때, 언더컷의 깊이(D1)은 패시베이션층(190)의 두께(T1)의 약 10배가 되도록 습식 식각을 진행할 수도 있다.
도5c를 참조하면, 언더컷(undercut)을 형성한 후 제1오믹컨택층(182)을 형성한다. 이때, 제1오믹컨택층(182)과 패시베이션층(190) 사이의 간격(D2)는 패시베이션층(190)의 두께(T1)의 4배 이상 12배이하가 되도록 한다. 바람직하게는, 제1오믹컨택층(182)과 패시베이션층(190) 사이의 간격(D2)가 패시베이션층(190)의 두께(T1)의 5배 이상 10배이하가 되도록 할 수 있다.
제1오믹컨택층(182)과 패시베이션층(190) 사이의 간격(D2)가 패시베이션층(190)의 두께(T1)의 4배 이하일 경우, 틈(P1, 도4c참조)의 간격이 너무 좁아 절연막(194)가 메워지지 않는 빈 공간이 발생할 수 있다.
또한, 제1오믹컨택층(182)과 패시베이션층(190) 사이의 간격(D2)가 패시베이션층(190)의 두께(T1)의 12배가 넘을 경우, 과도한 언더컷을 형성해야하는 공정상 부담이 발생한다. 또한, 과도한 언더컷을 형성하기 위한 습식 식각 시간이 길어지면서, 패시베이션층(190)이 보호해야 할 발광 구조물(120)의 일부가 식각될 수 있다.
제1오믹컨택층(182)의 두께(T2)는 패시베이션층(190)의 두께(T1)와 비슷할 수 있다. 일례로, 패시베이션층(190)의 두께(T1)와 제1오믹컨택층(182)의 두께(T2)는 약 400nm~800nm의 범위를 가질 수 있다. 이 경우, 제1오믹컨택층(182)과 패시베이션층(190) 사이의 간격(D2)는 약 3um ~5um의 범위 내에서 결정된다.
바람직하게는 제1오믹컨택층(182)과 패시베이션층(190) 사이의 간격(D2)를 3mm로 할 수 있다. 여기서, 간격(D2)이 5mm이상 너무 넓어지면 제1오믹컨택층(182)의 접촉면적이 줄어들기에 발광 소자의 광출력이 낮아지며 동작전압이 올라가는 문제가 발생한다.
도5a 내지 도5c에서 패시베이션층(190)과 제1오믹컨택층(182)을 예로 들어 설명했으나, 패시베이션층(190)과 제2오믹컨택층(186)에도 동일하게 적용될 수 있다.
또한, 패시베이션층(190), 제1오믹컨택층(182) 및 제2오믹컨택층(186)의 두께(T1 or T2)는 800nm을 넘을 수 없다. 바람직하게는, 두께(T1 or T2)가 더 얇을수록 발광 소자의 광출력이 향상될 수 있으며, 600nm이하일 수도 있다. 이는 고온, 고압의 웨이퍼 본딩(wafer bonding)공정시 접합금속이 용융되거나 확산이 될 수 있는데, 두께(T1 or T2)가 크면 접합 후 빈 공간을 유발할 수 있다. 이러한 빈 공간은 발광 소자의 신뢰성을 악화시킨다. 따라서, 필수공정인 웨이퍼 본딩(wafer bonding)으로 인해 발광 소자의 성능이 나빠지는 것을 예방하려면, 두께(T1 or T2)가 얇아 절연막(194)이 빈 공간 없이 증착되는 것이 바람직하다. 절연막(194)의 증착은 입자의 에너지가 강한 고밀도 플라즈마(high density plasma, HDP)를 이용한 화학적 기상증착법(Chemical Vapor Deposition, CVD)을 사용하는 것이 유리할 수 있다.
도6는 도4a 내지 도5c에 설명된 제조 방법에 따른 발광 소자를 설명한다.
도6a 및 도6b를 참조하면, 발광 소자 내 제1틈(P1)과 제2틈(P2)이 빈 공간 없이 절연막으로 메워져 있다. 이러한 발광 소자는 누설 전류를 억제할 수 있고, 접합 금속의 확산으로 인한 소자의 신뢰성 저하를 줄일 수 있다.
본 발명의 일 실시 예에 발광 소자 내 발광 구조물에서 출력된 빛은 100-400nm 범위의 파장을 가지는 자외선(Ultraviolet: UV)일 수 있다. 이러한 자외선 LED는 살균기능을 포함하는 장치에 적용할 수 있다. 예를 들어, 살균기능을 갖춘 공기정화기, 가습기, 정수기 등 가정 및 산업 현장 모두에서 사용될 수 있는 장치가 자외선 LED를 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 기판;
    상기 기판 상에 배치되는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층, 활성층 및, 제2 도전형 반도체층을 관통하여, 상기 제1 도전형 반도체층의 일부까지 연장되어 배치되는 적어도 하나의 리세스;
    상기 리세스 내부에서 제1 도전형 반도체층 하부에 배치되는 제1 절연층;
    상기 리세스 내부에서 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극층;
    상기 제1 절연층과 상기 제1 전극층 사이의 간격은 상기 제1 절연층의 두께의 4배 이상 12배 이하의 제1 거리를 포함하며,
    상기 간격에 배치되는 제2 절연층을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 제2절연층은 상기 제1절연층 및 상기 금속층 상에 증착되는, 발광 소자.
  3. 제2항에 있어서,
    상기 제2절연층의 두께는 상기 제1절연층 및 상기 금속층의 두께보다 두꺼운, 발광 소자.
  4. 제3항에 있어서,
    상기 제2절연층의 두께는 최소 700nm인, 발광 소자.
  5. 제3항에 있어서,
    상기 제2절연층은 화학적 기상증착법(Chemical Vapor Deposition, CVD)으로 형성된, 발광 소자.
  6. 제1항에 있어서,
    상기 금속층과 상기 제1절연층의 두께는 400nm~800nm의 범위를 가지는, 발광 소자.
  7. 제1항에 있어서,
    상기 제1절연층과 상기 금속층 사이의 상기 간격은 3mm~5mm의 범위를 가지는, 발광 소자.
  8. 제1항에 있어서,
    상기 제1절연층 및 상기 금속층은 하나의 마스크를 이용한 한번의 포토공정(photolithography)을 통해 형성되는, 발광 소자.
  9. 제8항에 있어서,
    상기 제1절연층 및 상기 금속층 사이의 상기 간격은 상기 포토공정 중 등방성 식각을 수행한 시간에 대응하여 변하는, 발광 소자.
  10. 제1항에 있어서,
    상기 발광 구조물 상에 형성된 상기 금속층은 전기적으로 서로 분리된 적어도 2개를 포함하고, 상기 제1절연층은 상기 발광 구조물 상에 상기 금속층이 형성되지 않은 영역에 형성되는, 발광 소자.
  11. 제1항에 있어서,
    상기 발광 구조물의 상면이 평면과 경사면을 가지는 구조인 경우, 상기 금속층은 상기 평면에만 형성되며, 상기 제1절연층은 상기 평면과 상기 경사면 모두에 형성될 수 있는, 발광 소자.
  12. 제1항에 있어서,
    상기 발광 구조물에서 출력된 빛이 상면 방향으로 방출되는 수직형 구조를 가진, 발광 소자.
  13. 제1항에 있어서,
    상기 발광 구조물에서 출력된 빛은 100-400nm 범위의 파장을 가지는 자외선(Ultraviolet: UV)인, 발광 소자.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101021005B1 (ko) * 2010-03-10 2011-03-09 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR20110082865A (ko) * 2010-01-12 2011-07-20 삼성엘이디 주식회사 반도체 발광 소자 및 그 제조 방법
JP4976849B2 (ja) * 2004-07-12 2012-07-18 ローム株式会社 半導体発光素子
JP2014107291A (ja) * 2012-11-22 2014-06-09 Toshiba Corp 半導体発光素子及びその製造方法
KR20140125521A (ko) * 2013-04-19 2014-10-29 삼성전자주식회사 반도체 발광소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326260B1 (ko) 1999-06-28 2002-03-08 박종섭 다단계 식각을 사용한 반도체 소자의 전도라인 형성방법
KR101201972B1 (ko) 2006-06-30 2012-11-15 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
JP5139005B2 (ja) 2007-08-22 2013-02-06 株式会社東芝 半導体発光素子及び半導体発光装置
JP5334601B2 (ja) 2009-01-21 2013-11-06 株式会社東芝 半導体発光ダイオード素子及び半導体発光装置
TWI470832B (zh) 2010-03-08 2015-01-21 Lg Innotek Co Ltd 發光裝置
CN103222073B (zh) 2010-08-03 2017-03-29 财团法人工业技术研究院 发光二极管芯片、发光二极管封装结构、及用以形成上述的方法
KR101865942B1 (ko) * 2012-04-16 2018-06-08 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR101958419B1 (ko) * 2013-01-29 2019-03-14 삼성전자 주식회사 반도체 발광 소자
KR101967837B1 (ko) * 2013-03-11 2019-04-10 삼성전자주식회사 반도체 발광 소자
KR101590605B1 (ko) * 2013-12-27 2016-02-18 전자부품연구원 무선 송수신기용 선형 전력증폭기
CN104681576B (zh) 2015-03-04 2018-03-20 扬州中科半导体照明有限公司 一种具有双绝缘层的发光二极管阵列及其生产方法
KR20160141301A (ko) * 2015-05-29 2016-12-08 삼성전자주식회사 반도체 발광 소자 패키지
KR102417181B1 (ko) * 2015-11-09 2022-07-05 삼성전자주식회사 발광 패키지, 반도체 발광 소자, 발광 모듈 및 발광 패키지의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4976849B2 (ja) * 2004-07-12 2012-07-18 ローム株式会社 半導体発光素子
KR20110082865A (ko) * 2010-01-12 2011-07-20 삼성엘이디 주식회사 반도체 발광 소자 및 그 제조 방법
KR101021005B1 (ko) * 2010-03-10 2011-03-09 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JP2014107291A (ja) * 2012-11-22 2014-06-09 Toshiba Corp 半導体発光素子及びその製造方法
KR20140125521A (ko) * 2013-04-19 2014-10-29 삼성전자주식회사 반도체 발광소자

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