WO2016185585A1 - 電気回路及び表示装置 - Google Patents

電気回路及び表示装置 Download PDF

Info

Publication number
WO2016185585A1
WO2016185585A1 PCT/JP2015/064485 JP2015064485W WO2016185585A1 WO 2016185585 A1 WO2016185585 A1 WO 2016185585A1 JP 2015064485 W JP2015064485 W JP 2015064485W WO 2016185585 A1 WO2016185585 A1 WO 2016185585A1
Authority
WO
WIPO (PCT)
Prior art keywords
electric circuit
buses
scramble
data frame
data
Prior art date
Application number
PCT/JP2015/064485
Other languages
English (en)
French (fr)
Inventor
治人 矢吹
Original Assignee
堺ディスプレイプロダクト株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 堺ディスプレイプロダクト株式会社 filed Critical 堺ディスプレイプロダクト株式会社
Priority to PCT/JP2015/064485 priority Critical patent/WO2016185585A1/ja
Priority to US15/574,751 priority patent/US10515578B2/en
Priority to CN201580080185.4A priority patent/CN107615700B/zh
Priority to JP2017518687A priority patent/JP6473808B2/ja
Publication of WO2016185585A1 publication Critical patent/WO2016185585A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/38—Transmitter circuitry for the transmission of television signals according to analogue transmission standards
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards

Definitions

  • the present invention includes a transmission unit, and one or a plurality of reception units that perform data frame communication with the transmission unit via a plurality of buses, and an electric circuit and a display that perform scramble processing during the data frame communication Relates to the device.
  • a scramble process using a so-called random number is known in current electrical equipment with a high data communication speed.
  • Such a scramble process is a technique known per se and will not be described in detail.
  • Patent Document 1 data and a clock to be transmitted to a receiving device are generated, a clock with an intermittent phase shift is generated and transmitted, and data is transmitted in synchronization with the clock.
  • a transmitting apparatus capable of reducing EMI noise is disclosed.
  • FIG. 7 is a timing chart for explaining the problem of the conventional scramble process.
  • the horizontal axis represents time
  • the vertical axis represents each bus.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a transmission unit and one or a plurality of reception units that communicate data frames with the transmission unit via a plurality of buses.
  • the scramble processing is performed at a different timing for each bus with respect to the communication time of the data frame, thereby further reliably generating EMI noise. It is an object to provide an electric circuit that can be reduced and a display device including the electric circuit.
  • An electric circuit includes a transmission unit and one or a plurality of reception units that perform data frame communication with the transmission unit via a plurality of buses, and performs scramble processing when the data frame is communicated.
  • the electrical circuit is characterized in that the scramble processing is performed at different timing for each bus with respect to the communication time of the data frame.
  • the scramble processing is performed at a timing different for each bus with respect to the communication time of the data frame.
  • the electrical circuit according to the present invention is characterized in that the transmission unit includes a delay unit that performs a process of generating an nUI output delay between any two buses.
  • n is an integer, except for 0 between any two or more buses, UI: one cycle of the data rate.
  • the delay unit of the transmission unit causes an output delay of nUI between any two buses, so that the bus for the communication time of the data frame can be obtained during the communication of the data frame.
  • the scramble process is performed at different timings.
  • the electric circuit according to the present invention is characterized in that the receiving unit includes a canceling unit that cancels processing by the delay unit with respect to data received from the transmitting unit.
  • the canceling unit cancels the processing by the delay unit for the received data.
  • the electric circuit according to the present invention is characterized in that the transmission unit includes a scramble unit that performs the scramble process so that an nUI timing difference is generated between data frames of any two buses.
  • n is an integer, except for 0 between any two or more buses, UI: one cycle of the data rate.
  • the scramble unit of the transmission unit performs the scramble process so that an nUI timing difference between data frames of any two buses, so that the data frame can be transmitted during communication of the data frame.
  • the scramble process is performed at different timing for each bus with respect to the frame communication time.
  • the electric circuit according to the present invention is characterized in that the reception unit includes a release unit that releases the scramble process by the scramble unit for the data received from the transmission unit.
  • the canceling unit cancels the scramble process by the scramble unit for the received data.
  • a display device includes the electric circuit according to any one of the foregoing inventions and a liquid crystal display panel connected to the electric circuit, and the liquid crystal is based on data received through the electric circuit.
  • the display panel displays an image.
  • data in a state in which EMI noise is reduced is transmitted to the liquid crystal display panel through the electrical circuit by the processing by the delay unit or the scramble processing by the scramble unit.
  • the display panel displays an image based on the received data.
  • the generation of EMI noise can be further reduced without increasing the number of parts (for example, gaskets).
  • FIG. 3 is a functional block diagram illustrating a main configuration of the liquid crystal television according to the first embodiment.
  • FIG. 3 is a functional block diagram showing a main configuration of Tcon in the liquid crystal television of the first embodiment.
  • 4 is a timing chart for explaining processing in which the serializer shifts the timing of the head portion of the data frame in the liquid crystal television according to the first embodiment.
  • FIG. 6 is an EMI measurement result when the serializer does not perform processing for shifting the timing of the head portion of the data frame in the liquid crystal television according to Embodiment 1.
  • FIG. FIG. 6 is an EMI measurement result when the serializer performs a process of shifting the timing of the head portion of the data frame in the liquid crystal television according to Embodiment 1.
  • FIG. 6 is a timing chart for explaining a process in which each scrambler has a different timing of the scramble process in the liquid crystal television according to the second embodiment. It is a timing chart explaining the problem of the conventional scramble process.
  • FIG. 1 is a functional block diagram showing a main configuration of the liquid crystal television 100 according to the first embodiment.
  • the liquid crystal television 100 receives data from a TVSoC (System a Chip) 10 (transmission unit), a plurality of Tcons (Timing Controller) 20 that receive data from the TVSoC 10, and a Tcon 20 (transmission unit, reception unit).
  • a plurality of source drivers 30 (receivers) and a gate driver 40 are provided, and the source driver 30 and the gate driver 40 are connected to a liquid crystal display panel 50 on which an image is displayed based on such data.
  • the electric circuit described in the claims includes, for example, TVSoC 10 and Tcon 20, or Tcon 20 and source driver 30.
  • the TVSoC 10 is a so-called television receiving circuit, receives a CVBS signal, an HDMI (registered trademark) signal, etc., generates a television image, and outputs an image signal including a television image signal, a horizontal synchronization signal, a vertical synchronization signal, and a clock, for example, Output to Tcon 20 using the V-by-One signal standard.
  • the Tcon 20 generates a digital image signal, a control signal for controlling the operation of the drive circuit of the liquid crystal display panel 50, and the like based on a signal (data) from the TVSoC 10.
  • the Tcon 20 transmits a digital image signal (hereinafter also simply referred to as an image signal) and a control signal to the source driver 30 and the gate driver 40. That is, the Tcon 20 uses the timing signals such as the vertical synchronization signal (VS), the horizontal synchronization signal (HS), the data enable signal (Data Enable, DE), and the clock signal (CLK) from the TVSoC 10 to control the operation timing of the source driver 30.
  • a source timing control signal for controlling and a gate timing control signal for controlling the operation timing of the gate driver 40 are generated.
  • the source driver 30 and the gate driver 40 are each composed of one semiconductor integrated circuit (IC), and the Tcon 20 and the source driver 30 are connected by, for example, 24 buses.
  • Each pixel (not shown) of the display panel 50 is connected to the source driver 30 and the gate driver 40 via the source line and the gate line.
  • FIG. 2 is a functional block diagram showing a main configuration of the Tcon 20 in the liquid crystal television 100 of the first embodiment.
  • the Tcon 20 includes a DeSkew 21, a processor 22, and a transmitter 29.
  • Tcon 20 Since Tcon 20 receives a signal via the V-by-One signal standard, it receives two signals. The two signals received by the Tcon 20 are converted into 34 / 10-bit parallel signals.
  • the DeSkew 21 receives the parallel signal and separates the above-described timing signals excluding the image signals (R, G, B). That is, 30 image signals and 4 timing signals are generated and transmitted to the processor 22.
  • the transmitter 29 includes a plurality of command-encoders 23, the same number of scramblers 24, the same number of encoders 25, and the same number of serializers 26.
  • the timing signal from the processor 22 and the 24-line / 8-bit image signal are first input to the command-encoder 23.
  • the command-encoder 23 receives a predetermined instruction signal (for example, an image signal) from the register A27 together with an image signal for each RGB, a synchronization signal (HS, VS), a data enable signal (DE), and a clock signal (CLK). Such setting values).
  • the command-encoder 23 generates a control code based on the data enable signal.
  • the command-encoder 23 processes the image signal and the synchronization signal (HS, VS) based on the clock signal (CLK) to generate 24 8-bit parallel packet signals.
  • the command-encoder 23 outputs the 8-bit packet signal, the control code, and the clock signal to the scrambler 24.
  • the scrambler 24 (scramble unit) has a random number generator (not shown), and scrambles the 8-bit packet signal using the random number from the random number generator.
  • the scrambled signal is referred to as a scramble signal.
  • the scrambler 24 outputs a scramble signal and the control code to the encoder 25.
  • Encoder 25 encodes the scramble signal based on the clock signal (CLK) to generate an encode signal.
  • the encoder 25 is an 8b / 10b encoder, and generates a 10-bit encoded signal from an 8-bit scrambled signal.
  • the encoder 25 outputs these encoded signals to the serializer 26.
  • the serializer 26 (delay unit) performs parallel-serial conversion on the 10-bit encoded signal based on the instruction signal from the register B28 in order to reduce the number of buses.
  • a data frame related to the 10-bit encoded signal is transmitted from the Tcon 20 to the source driver 30 using, for example, CalDriCon (registered trademark) which is a driver interface.
  • the data frame communication time differs depending on the bus.
  • the scramble process is performed at the timing.
  • generation of EMI noise in communication between the Tcon 20 and the source driver 30 via a plurality of buses can be suppressed as much as possible. This will be described in detail below.
  • the serializer 26 of the Tcon 20 shifts (delays) the head portion of the data frame at a predetermined timing for each bus.
  • FIG. 3 is a timing chart for explaining processing in which the serializer 26 shifts the timing of the head portion of the data frame in the liquid crystal television 100 according to the first embodiment.
  • the horizontal axis represents time
  • the vertical axis represents each bus.
  • the serializer 26 generates an nUI output delay between any two buses with respect to the head portion of the data frame, in other words, the data frame itself.
  • n is an integer, but 0 is excluded between any two or more buses.
  • UI is one cycle of the data rate, in other words, the minimum transmission unit of the data frame.
  • the first bus (hereinafter referred to as 1 bus) is not delayed, and is delayed by 3 UI with respect to the 2 bus, and the head portion of the data frame is shifted by that amount. Has been. Also, since any data frame is scrambled at the head, the timing of the scramble process between the 1 bus and the 2 bus with respect to the communication time (including the delay time). Is different.
  • the scramble processing is performed at a timing different by 3 UI.
  • the 24 buses are delayed by 2 UI, and the timing of the scramble processing is different between the 2 buses and the 24 buses. That is, since the head portion of the data frame is shifted by 1 UI between the 2 bus and the 24 bus, the scramble processing is performed at a timing different by 1 UI.
  • liquid crystal television 100 it is possible to prevent the same data from continuing in a plurality of buses, and to reduce the generation of EMI noise as much as possible.
  • FIG. 4 shows the EMI measurement results when the serializer 26 does not perform the process of shifting the timing of the head portion of the data frame in the liquid crystal television 100 according to the first embodiment
  • FIG. 5 shows the liquid crystal according to the first embodiment. This is an EMI measurement result when a serializer performs processing for shifting the timing of the head portion of a data frame in a television.
  • FIG. 5 shows a case where an nUI output delay is caused in only a part of all the buses.
  • the horizontal axis represents frequency
  • the vertical axis represents level (intensity).
  • 4 and FIG. 5A shows the case where the constant antenna is Horizontal
  • FIG. 4B and FIG. 5B show the case where the measurement antenna is Vertical.
  • Emodiment 2 The present invention is not limited to the liquid crystal television 100 described in the first embodiment.
  • each scrambler 24 is configured to perform scramble processing at a different timing for each bus. Accordingly, when data frames are communicated between the Tcon 20 and the source driver 30, the scramble processing can be performed at different timings for each bus with respect to the communication time of the data frames. This will be described in detail below.
  • each scrambler 24 corresponding to each bus performs the scramble process on the data frame at different timings. .
  • FIG. 6 is a timing chart for explaining a process in which each scrambler 24 has a different timing of the scramble process in the liquid crystal television 100 according to the second embodiment.
  • the horizontal axis represents time
  • the vertical axis represents each bus.
  • each scrambler 24 scrambles the corresponding data frame so that there is an nUI timing difference between the data frames of any two buses.
  • n is an integer, but 0 is excluded between any two or more buses.
  • UI is one cycle of the data rate, in other words, a minimum transmission unit of a data frame.
  • the head part (white arrow) of each data frame is located at the same time.
  • the timing (arrow) of the scrambling process for the data frame differs for each bus.
  • scramble processing is performed at the beginning of the data frame for 1 bus, and scramble processing is performed after 3 UI for 2 buses. That is, the timing of the scramble process differs between the 1 bus and the 2 bus by 3 UI.
  • the scramble processing is performed 1 UI ahead for 2 buses after 2 UI for 1 bus. That is, the timing of the scramble processing is different by 1 UI between the 2 bus and the 24 bus.
  • the same data can be prevented from continuing in a plurality of buses as in the first embodiment, and the effect of reducing the generation of EMI noise as much as possible can be achieved. .
  • nUI timing difference is present between data frames of any two buses.
  • n is an integer, but 0 is excluded between any two or more buses. That is, such a scramble process does not necessarily have to be performed so that the timing difference of the nUI is between the data frames of any two buses, and the scramble process may be performed only in a part. In other words, the scramble process may be performed so that the timing difference is at least nUI between the pair of buses.
  • the present invention can also be applied to communication between TVSoC 10 and Tcon 20. Since the TVSoC 10 and the Tcon 20 are connected by a plurality of buses similarly to the Tcon 20 and the source driver 30, EMI noise may occur.
  • the TVSoC 10 on the transmission side performs the above-described scramble timing shift processing by the scrambler 24 or the output delay processing by the serializer 26, thereby reducing the generation of EMI noise in the TVSoC 10 and Tcon 20 communication as much as possible. It can be reduced.
  • the DeSkew 21 in the Tcon 20 may be configured to perform a process for removing the deformation of the signal (data) from the TVSoC 10. That is, the DeSkew 21 is configured to remove the change due to such processing from the signal from the TVSoC 10 that has been subjected to the shift processing of the timing of the scramble processing or the output delay processing.
  • DeSkew21 serves as a release unit described in the claims.
  • TVSoC transmitter
  • Tcon transmitter, receiver
  • DeSkew release part
  • Serializer delay unit
  • Scrambler Scrambler
  • Source driver receiver
  • Gate driver 100 LCD television

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Multimedia (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

送信部、及び、複数のバスを介して該送信部とデータフレームの通信を行う一又は複数の受信部を備え、前記データフレームの通信の際、スクランブル処理を行う電気回路において、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理を行うことにより、部品（例えば、ガスケット）の点数を増やすことなく、より確実にＥＭＩノイズの発生を低減させることができる電気回路、及び、該電気回路を備える表示装置を提供する。

Description

電気回路及び表示装置
　本発明は、送信部、及び、複数のバスを介して該送信部とデータフレームの通信を行う一又は複数の受信部を備え、前記データフレームの通信の際、スクランブル処理を行う電気回路及び表示装置に関する。
　従来から、複数のバスを用いる送信装置及び受信装置の間におけるデータの通信においては、ＥＭＩ（Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズの問題が発生していた。
　該ＥＭＩノイズ問題に対しては、データ通信速度が速い現在の電気機器においては、いわゆる乱数を用いるスクランブル処理が知られている。斯かるスクランブル処理のそれ自体公知の技術であり、詳しい説明を省略する。
　一方、特許文献１においては、受信装置へ送出すべきデータ及びクロックを生成し、間欠的に位相シフトを与えられたクロックを生成して送出すると共に、該クロックに同期してデータを送出することにより、ＥＭＩノイズの低減を図ることができる送信装置が開示されている。
特開２０１２－３９１７３号公報
　しかしながら、データの通信速度が益々高速化されている現在においては、前記スクランブル処理によるＥＭＩノイズの低減は十分とは言えない。
　図７は従来におけるスクランブル処理の問題を説明するタイミングチャートである。該タイミングチャートにおいて、横軸は時間であり、縦軸は各バスを示す。
　図７から分かるように、従来においては、１～ｎまでのすべてのバスにおいて、同一タイミングにてスクランブル処理が行われていた。すなわち、全てのバスにてデータフレームの先頭部分の位相が揃っていた。
　従って、バス毎にスクランブル処理は行われているものの、全バスにて先頭部分の位相が揃っていることから、同時にスクランブル処理が行われ、バス間において干渉が生じてＥＭＩノイズが発生していた。しかしながら、特許文献１においては、複数のバスを用いる場合におけるこのような問題に対して、工夫されておらず、斯かる問題を解決できない。
　本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、送信部、及び、複数のバスを介して該送信部とデータフレームの通信を行う一又は複数の受信部を備え、前記データフレームの通信の際、スクランブル処理を行う電気回路において、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理を行うことにより、一層確実にＥＭＩノイズの発生を低減させることができる電気回路、及び、該電気回路を備える表示装置を提供することにある。
　本発明に係る電気回路は、送信部、及び、複数のバスを介して該送信部とデータフレームの通信を行う一又は複数の受信部を備え、前記データフレームの通信の際、スクランブル処理を行う電気回路において、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理を行うことを特徴とする。
　本発明にあっては、前記データフレームの通信の際、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理が行われる。
　本発明に係る電気回路は、前記送信部は、任意の２つのバス間にｎＵＩの出力遅延を生じさせる処理を行う遅延部を備えることを特徴とする。但し、ｎ：整数、ただし任意の２つ以上のバス間は０を除く、ＵＩ：データレートの１周期。
　本発明にあっては、前記送信部の遅延部が任意の２つのバス間にてｎＵＩの出力遅延を生じさせることにより、前記データフレームの通信の際、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理が行われる。
　本発明に係る電気回路は、前記受信部は、前記送信部から受信したデータに対して、前記遅延部による処理を解除する解除部を備えることを特徴とする。
　本発明にあっては、前記受信部が前記送信部からデータを受信した場合、前記解除部が、斯かる受信データに対して、前記遅延部による処理を解除する。
　本発明に係る電気回路は、前記送信部は、任意の２つのバスのデータフレーム間でｎＵＩのタイミング差になるように前記スクランブル処理を行うスクランブル部を備えることを特徴とする。但し、ｎ：整数、ただし任意の２つ以上のバス間は０を除く、ＵＩ：データレートの１周期。
　本発明にあっては、前記送信部のスクランブル部が任意の２つのバスのデータフレーム間でｎＵＩのタイミング差になるように前記スクランブル処理を行うことにより、前記データフレームの通信の際、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理が行われる。
　本発明に係る電気回路は、前記受信部は、前記送信部から受信したデータに対して、前記スクランブル部によるスクランブル処理を解除する解除部を備えることを特徴とする。
　本発明にあっては、前記受信部が前記送信部からデータを受信した場合、前記解除部が、斯かる受信データに対して、前記スクランブル部によるスクランブル処理を解除する。
　本発明に係る表示装置は、前述の発明の何れかに記載の電気回路と、該電気回路に接続された液晶表示パネルとを備え、前記電気回路を介して受信したデータに基づいて、前記液晶表示パネルが画像表示を行うことを特徴とする。
　本発明にあっては、前記電気回路を介して、前記遅延部による処理、又は、前記スクランブル部によるスクランブル処理により、ＥＭＩノイズが軽減された状態のデータが前記液晶表示パネルに伝送され、該液晶表示パネルは受信したデータに基づいて画像表示を行う。
　本発明によれば、部品（例えば、ガスケット）の点数を増やすことなく、一層ＥＭＩノイズの発生を低減させることができる。
実施の形態１の液晶テレビジョンの要部構成を示す機能ブロック図である。 実施の形態１の液晶テレビジョンにおける、Ｔｃｏｎの要部構成を示す機能ブロック図である。 実施の形態１に係る液晶テレビジョンにおいて、シリアライザがデータフレームの先頭部分のタイミングをシフトさせる処理を説明するタイミングチャートである。 実施の形態１に係る液晶テレビジョンにおいて、シリアライザがデータフレームの先頭部分のタイミングをシフトさせる処理を行わない場合のＥＭＩ測定結果である。 実施の形態１に係る液晶テレビジョンにおいて、シリアライザがデータフレームの先頭部分のタイミングをシフトさせる処理を行った場合のＥＭＩ測定結果である。 実施の形態２に係る液晶テレビジョンにおいて、各スクランブラがスクランブル処理のタイミングを異にする処理を説明するタイミングチャートである。 従来におけるスクランブル処理の問題を説明するタイミングチャートである。
　以下に、本発明の実施の形態に係る電気回路及び表示装置をいわゆる液晶テレビジョンに適用した場合を例として、図面に基づいて詳述する。
（実施の形態１）
　図１は実施の形態１の液晶テレビジョン１００の要部構成を示す機能ブロック図である。
　液晶テレビジョン１００は、ＴＶＳｏＣ(System on a Chip)１０（送信部）と、ＴＶＳｏＣ１０からデータを受信する複数のＴｃｏｎ（Timing Controller）２０と、更にＴｃｏｎ２０（送信部、受信部）からデータを受信する複数のソースドライバ３０（受信部）及びゲートドライバ４０とを備えており、ソースドライバ３０及びゲートドライバ４０は斯かるデータに基づいて画像が表示される液晶表示パネル５０に接続されている。
　請求の範囲に記載の電気回路は、例えば、ＴＶＳｏＣ１０及びＴｃｏｎ２０、又は、Ｔｃｏｎ２０及びソースドライバ３０を含む。
　ＴＶＳｏＣ１０はいわゆるテレビ受信回路であり、ＣＶＢＳ信号，ＨＤＭＩ（登録商標）信号などを受け取ってテレビ映像を生成し、テレビ画像信号，水平同期信号，垂直同期信号，及びクロックを含む画像信号を、例えば、Ｖ－ｂｙ－Ｏｎｅ信号規格を用いてＴｃｏｎ２０に出力する。
　Ｔｃｏｎ２０は、ＴＶＳｏＣ１０からの信号（データ）に基づいて、デジタル画像信号、液晶表示パネル５０の駆動回路の動作を制御するための制御信号等を生成する。そして、Ｔｃｏｎ２０は、デジタル画像信号（以下、単に画像信号ともいう。）及び制御信号をソースドライバ３０及びゲートドライバ４０に送信する。すなわちＴｃｏｎ２０は、ＴＶＳｏＣ１０から垂直同期信号（ＶＳ）、水平同期信号（ＨＳ）、データイネーブル信号（Data Enable、ＤＥ）、クロック信号（ＣＬＫ）などのタイミング信号を用いて、ソースドライバ３０の動作タイミングを制御するためのソースタイミング制御信号と、ゲートドライバ４０の動作タイミングを制御するためのゲートタイミング制御信号を発生する。
　また、ソースドライバ３０、ゲートドライバ４０は各々１個の半導体集積回路（ＩＣ）から構成されており、Ｔｃｏｎ２０及びソースドライバ３０の間は、例えば２４本のバスによって接続されている。
　表示パネル５０の各ピクセル（図示せず）は、ソースライン及びゲートラインを介して、ソースドライバ３０及びゲートドライバ４０に接続されている。
　図２は実施の形態１の液晶テレビジョン１００における、Ｔｃｏｎ２０の要部構成を示す機能ブロック図である。
　実施の形態１において、Ｔｃｏｎ２０は、ＤｅＳｋｅｗ２１と、プロセッサ２２と、トランスミッタ２９とを備えている。
　Ｔｃｏｎ２０は、Ｖ－ｂｙ－Ｏｎｅ信号規格を介して信号を受信するので、２本の信号を受信することとなる。Ｔｃｏｎ２０に受信された２本の信号は３４本・１０ｂｉｔのパラレル信号に変換される。
　この際、ＤｅＳｋｅｗ２１は、該パラレル信号を受信し、画像信号（Ｒ，Ｇ，Ｂ）を除く上述のタイミング信号を分離する。すなわち、３０本の画像信号及び４本のタイミング信号が生成され、プロセッサ２２に送信される。
　これら信号に対して、プロセッサ２２では、ＯｖｅｒＤｒｉｖｅ，Ｄｉｔｈｅｒ等の公知の処理が施され、前記タイミング信号と２４本・８ｂｉｔの画像信号とが別々トランスミッタ２９に送信される。
　トランスミッタ２９は、複数のコマンド－エンコーダ２３と、該複数と同数のスクランブラ２４と、該複数と同数のエンコーダ２５と、該複数と同数のシリアライザ２６とを備えている。
　プロセッサ２２からの前記タイミング信号及び２４本・８ｂｉｔの画像信号は先ずコマンド－エンコーダ２３に入力される。コマンド－エンコーダ２３は、ＲＧＢ毎の画像信号と、同期信号（ＨＳ，ＶＳ）と、データイネーブル信号（ＤＥ）と、クロック信号（ＣＬＫ）と共に、レジスタＡ２７から所定の指示信号（例えば、画像信号に係る設定値等）を受ける。
　コマンド－エンコーダ２３はデータイネーブル信号に基づいて制御コードを生成する。また、コマンド－エンコーダ２３は、クロック信号（ＣＬＫ）に基づいて、前記画像信号と同期信号（ＨＳ，ＶＳ）とを処理し、２４本の８ｂｉｔ・パラレルのパケット信号を生成する。コマンド－エンコーダ２３は、これらの８ｂｉｔのパケット信号と、制御コードと、クロック信号とをスクランブラ２４へ出力する。
　次いで、スクランブラ２４（スクランブル部）は、乱数発生器（図示せず）を有しており、この乱数発生器からの乱数を用いて、前記８ｂｉｔのパケット信号に対してスクランブル処理を施す。以下、このようにスクランブル処理済みの信号をスクランブル信号という。スクランブラ２４は、スクランブル信号と前記制御コードとをエンコーダ２５へ出力する。
　エンコーダ２５は、クロック信号（ＣＬＫ）に基づいて、スクランブル信号をエンコード処理し、エンコード信号を生成する。例えば、エンコーダ２５は、８ｂ/１０ｂエンコーダであり、８ｂｉｔのスクランブル信号から１０ｂｉｔのエンコード信号を生成する。エンコーダ２５は、これらのエンコード信号をシリアライザ２６へ出力する。
　次いで、シリアライザ２６（遅延部）は、バスの数を減らすため、レジスタＢ２８からの指示信号に基づいて、１０ｂｉｔのエンコード信号にパラレル－シリアル変換を施す。これによって１０ｂｉｔのエンコード信号に係るデータフレームが、例えば、ドライバインタフェースであるＣａｌＤｒｉＣｏｎ（登録商標）を用いてＴｃｏｎ２０からソースドライバ３０に送信される。
　このような構成を有する実施の形態１に係る液晶テレビジョン１００おいては、例えば、Ｔｃｏｎ２０及びソースドライバ３０の間におけるデータフレームの通信の際、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理を行う。これによって、Ｔｃｏｎ２０及びソースドライバ３０の間での複数バスを介した通信におけるＥＭＩノイズの発生を極力抑えることが出来る。以下、詳しく説明する。
　実施の形態１に係る液晶テレビジョン１００においては、Ｔｃｏｎ２０のシリアライザ２６は、前記データフレームの先頭部分をバス毎に所定のタイミングでシフト（遅延）させる。
　図３は実施の形態１に係る液晶テレビジョン１００において、シリアライザ２６がデータフレームの先頭部分のタイミングをシフトさせる処理を説明するタイミングチャートである。該タイミングチャートにおいて、横軸は時間であり、縦軸は各バスを示す。
　より詳しくは、シリアライザ２６は、データフレームの先頭部分、換言すれば、データフレームそのものに対して、任意の２つのバス間にｎＵＩの出力遅延を生じさせる。ここで、「ｎ」は整数であるが、任意の２つ以上のバス間は０を除く。また「ＵＩ」はデータレートの１周期、換言すれば、データフレームの送信最小単位である。
　図３に示したように、例えば、１番目のバス（以下、１バス）は遅延がされておらず、２バスに対しては３ＵＩだけ遅延されており、データフレームの先頭部分がその分シフトされている。また、何れのデータフレームにおいても、先頭部分にてスクランブル処理がされていることから、１バスと２バスとの間においては、前記通信時間（遅延時間が含まれる）に対してスクランブル処理のタイミングが異なる。
　すなわち、１バスと２バスとの間においては、３ＵＩだけデータフレームの先頭部分がシフトされているので、３ＵＩだけ異なるタイミングでスクランブル処理が行われることとなる。
　また、２４バスに対しては２ＵＩだけ遅延されており、２バスと２４バスとの間においてもスクランブル処理のタイミングが異なる。すなわち、２バスと２４バスとの間においては、１ＵＩだけデータフレームの先頭部分がシフトされているので、１ＵＩだけ異なるタイミングでスクランブル処理が行うこととなる。
　従って、実施の形態１に係る液晶テレビジョン１００においては、複数のバスにおいて同じデータが連続することを未然に防止でき、ＥＭＩノイズの発生を極力減らす効果を奏する。
　また、斯かる効果は、上述したように、データフレームの先頭部分、換言すれば、データフレームそのものに対して、任意の２つのバス間にｎＵＩの出力遅延を生じさせることにより得られ、「ｎ」は整数であるが、任意の２つ以上のバス間は０を除く。すなわち、必ずしも任意の２つのバス間でｎＵＩの出力遅延を生じさせる必要はなく、一部においてのみｎＵＩの出力遅延を生じさせても良い。換言すれば、少なくとも一対のバス間でｎＵＩの出力遅延を生じさせるように構成すれば良い。
　図４は実施の形態１に係る液晶テレビジョン１００において、シリアライザ２６がデータフレームの先頭部分のタイミングをシフトさせる処理を行わない場合のＥＭＩ測定結果であり、図５は実施の形態１に係る液晶テレビジョンにおいて、シリアライザがデータフレームの先頭部分のタイミングをシフトさせる処理を行った場合のＥＭＩ測定結果である。また、図５においては、全バスのうち、一部においてのみｎＵＩの出力遅延を生じさせた場合を示す。
　図４及び図５において、横軸は周波数であり、縦軸はレベル（強度）を示す。また、図４及び図５のＡは定アンテナがＨｏｒｉｚｏｎｔａｌの場合であり、図４及び図５のＢは測定アンテナがＶｅｒｔｉｃａｌの場合である。
　図４及び図５から分かるように（特に、図５の円部分参照）、シリアライザ２６による斯かる処理が行われていない場合より、該処理が行われたた場合は、３６５ＭＨｚ～９１５ＭＨｚ程度、ＥＭＩノイズのピークが低減されており、ＥＭＩノイズの発生の抑制に効果的であることが解かる。
（実施の形態２）
　本発明は実施の形態１に記載の液晶テレビジョン１００に限るものでない。
　実施の形態２に係る液晶テレビジョン１００においては、各々のスクランブラ２４が各バス毎に異なるタイミングでスクランブル処理を行うように構成されている。これによって、Ｔｃｏｎ２０及びソースドライバ３０の間におけるデータフレームの通信の際、前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理を行うことができる。以下、詳しく説明する。
　実施の形態２に係る液晶テレビジョン１００においては、各バスにおけるデータフレームの出力の遅延はないものの、バス毎に対応する各スクランブラ２４が夫々異なるタイミングで当該データフレームに対してスクランブル処理を行う。
　図６は実施の形態２に係る液晶テレビジョン１００において、各スクランブラ２４がスクランブル処理のタイミングを異にする処理を説明するタイミングチャートである。該タイミングチャートにおいて、横軸は時間であり、縦軸は各バスを示す。
　より詳しくは、各スクランブラ２４は対応するデータフレームに対して、任意の２つのバスのデータフレーム間でｎＵＩのタイミング差になるようにスクランブル処理を行う。ここで、「ｎ」は整数であるが、任意の２つ以上のバス間は０を除く。また、「ＵＩ」はデータレートの１周期、換言すれば、データフレームの送信最小単位である。
　図６に示したように、各バスにおけるデータフレームの出力に遅延は生じていないので各データフレームの先頭部分（白抜き矢印）は同一時刻上に位置している。しかし、バス毎にｎＵＩのタイミング差になるようにスクランブル処理が行われるので、データフレームに対するスクランブル処理のタイミング（矢印）がバス毎に異なる。
　例えば、１バスはデータフレームの先頭部分にてスクランブル処理が行われ、２バスにおいては３ＵＩ後にスクランブル処理が行われる。すなわち、１バスと２バスとの間においては、３ＵＩだけスクランブル処理のタイミングが異なっている。
　また、２４バスにおいては、１バスに対して２ＵＩ後、２バスに対しては１ＵＩ先にスクランブル処理が行われる。すなわち、２バスと２４バスとの間においては、１ＵＩだけスクランブル処理のタイミングが異なっている。
　従って、実施の形態２に係る液晶テレビジョン１００においても、実施の形態１の場合と同様、複数のバスにおいて同じデータが連続することを未然に防止でき、ＥＭＩノイズの発生を極力減らす効果を奏する。
　また、斯かる効果は、上述したように、任意の２つのバスのデータフレーム間でｎＵＩのタイミング差になるようにスクランブル処理を行うことにより得られ。ここで、「ｎ」は整数であるが、任意の２つ以上のバス間は０を除く。すなわち、斯かるスクランブル処理は必ずしも任意の２つのバスのデータフレーム間でｎＵＩのタイミング差になるように行われることは要せず、一部においてのみ該スクランブル処理を行うようにしても良い。換言すれば、少なくとも一対のバス間でｎＵＩのタイミング差になるようにスクランブル処理を施せば良い。
　実施の形態１と同様の部分については、同一の符号を付して詳細な説明を省略する。
　以上の記載においては、Ｔｃｏｎ２０及びソースドライバ３０の間におけるデータフレームの通信の際、Ｔｃｏｎ２０（スクランブラ２４及びシリアライザ２６）にてスクランブル処理のタイミングがシフトされる場合を例として説明したが、本発明はこれに限るものでない。
　本発明は、ＴＶＳｏＣ１０及びＴｃｏｎ２０間の通信に対しても適用可能である。ＴＶＳｏＣ１０及びＴｃｏｎ２０は、Ｔｃｏｎ２０及びソースドライバ３０と同様、複数のバスによって接続されているので、ＥＭＩノイズが発生する虞がある。
　従って、送信側であるＴＶＳｏＣ１０が、上述した、スクランブラ２４によるスクランブル処理のタイミングのシフト処理、又は、シリアライザ２６による出力遅延の処理を施すことにより、ＴＶＳｏＣ１０及びＴｃｏｎ２０の通信におけるＥＭＩノイズの発生を極力低減させることが出来る。
　また、この際、Ｔｃｏｎ２０におけるＤｅＳｋｅｗ２１が、ＴＶＳｏＣ１０からの信号（データ）の変形を取り除く処理を行うように構成すれば良い。すなわち、ＤｅＳｋｅｗ２１が、スクランブル処理のタイミングのシフト処理、又は、出力遅延の処理が施されたＴＶＳｏＣ１０からの信号から、斯かる処理による変更を取り除くように構成する。
　換言すれば、この際、ＤｅＳｋｅｗ２１は請求の範囲に記載の解除部としての役割をなす。
　１０　ＴＶＳｏＣ（送信部）
　２０　Ｔｃｏｎ（送信部、受信部）
　２１　ＤｅＳｋｅｗ（解除部）
　２６　シリアライザ（遅延部）
　２４　スクランブラ（スクランブル部）
　３０　ソースドライバ（受信部）
　４０　ゲートドライバ
　１００　液晶テレビジョン

Claims (6)

  1. 　送信部、及び、複数のバスを介して該送信部とデータフレームの通信を行う一又は複数の受信部を備え、前記データフレームの通信の際、スクランブル処理を行う電気回路において、
    　前記データフレームの通信時間に対してバス毎に異なるタイミングで前記スクランブル処理を行うことを特徴とする電気回路。
  2. 　前記送信部は、任意の２つのバス間にｎＵＩの出力遅延を生じさせる処理を行う遅延部を備えることを特徴とする請求項１に記載の電気回路。
    　但し、ｎ：整数、ただし任意の２つ以上のバス間は０を除く、ＵＩ：データレートの１周期。
  3. 　前記受信部は、前記送信部から受信したデータに対して、前記遅延部による処理を解除する解除部を備えることを特徴とする請求項２に記載の電気回路。
  4. 　前記送信部は、任意の２つのバスのデータフレーム間でｎＵＩのタイミング差になるように前記スクランブル処理を行うスクランブル部を備えることを特徴とする請求項１に記載の電気回路。
    　但し、ｎ：整数、ただし任意の２つ以上のバス間は０を除く、ＵＩ：データレートの１周期。
  5. 　前記受信部は、前記送信部から受信したデータに対して、前記スクランブル部によるスクランブル処理を解除する解除部を備えることを特徴とする請求項４に記載の電気回路。
  6. 　請求項１～５の何れかに記載の電気回路と、
    　該電気回路に接続された液晶表示パネルとを備え、
    　前記電気回路を介して受信したデータに基づいて、前記液晶表示パネルが画像表示を行うことを特徴とする表示装置。
PCT/JP2015/064485 2015-05-20 2015-05-20 電気回路及び表示装置 WO2016185585A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2015/064485 WO2016185585A1 (ja) 2015-05-20 2015-05-20 電気回路及び表示装置
US15/574,751 US10515578B2 (en) 2015-05-20 2015-05-20 Electrical circuit and display apparatus
CN201580080185.4A CN107615700B (zh) 2015-05-20 2015-05-20 电路和显示装置
JP2017518687A JP6473808B2 (ja) 2015-05-20 2015-05-20 電気回路及び表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/064485 WO2016185585A1 (ja) 2015-05-20 2015-05-20 電気回路及び表示装置

Publications (1)

Publication Number Publication Date
WO2016185585A1 true WO2016185585A1 (ja) 2016-11-24

Family

ID=57319682

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/064485 WO2016185585A1 (ja) 2015-05-20 2015-05-20 電気回路及び表示装置

Country Status (4)

Country Link
US (1) US10515578B2 (ja)
JP (1) JP6473808B2 (ja)
CN (1) CN107615700B (ja)
WO (1) WO2016185585A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3637398A4 (en) * 2017-06-09 2020-12-02 Boe Technology Group Co. Ltd. SIGNAL TRANSMISSION PROCESS AND ASSOCIATED SYNCHRONIZATION CONTROLLER, SOURCE CONTROL DEVICE AND DISPLAY DEVICE

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107615700B (zh) * 2015-05-20 2020-08-11 堺显示器制品株式会社 电路和显示装置
CN109036328B (zh) * 2017-06-09 2021-09-03 京东方科技集团股份有限公司 寄存器值传输方法及组件、显示装置
US11250753B2 (en) 2020-04-16 2022-02-15 Synaptics Incorporated EMI mitigation by shifted source line pre-charge

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01213042A (ja) * 1988-02-22 1989-08-25 Fujitsu Ltd 多重化方式
WO2010109668A1 (ja) * 2009-03-27 2010-09-30 富士通株式会社 位相調整方法、データ転送装置およびデータ転送システム
JP2014529269A (ja) * 2011-09-30 2014-10-30 インテル コーポレイション 高速通信リンクのトレーニング中に電源ノイズを低減する方法及びシステム

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636607B1 (en) * 1998-10-08 2003-10-21 Ati International Srl Method and apparatus for controlling display of content signals
JP2004138933A (ja) * 2002-10-21 2004-05-13 Hitachi Ltd デジタル映像スクランブル装置、デスクランブル装置および該装置を実現するプログラム
US7095407B1 (en) * 2003-04-25 2006-08-22 National Semiconductor Corporation Method and apparatus for reducing noise in a graphics display system
JP3821111B2 (ja) * 2003-05-12 2006-09-13 セイコーエプソン株式会社 データドライバ及び電気光学装置
CN100505731C (zh) * 2003-07-11 2009-06-24 威盛电子股份有限公司 网络接口电路及其方法
US20060061517A1 (en) * 2004-09-23 2006-03-23 Jolly Paul A Delivering pixels received at a lower data transfer rate over an interface that operates at a higher data transfer rate
JP4974623B2 (ja) * 2006-09-14 2012-07-11 ルネサスエレクトロニクス株式会社 平面表示装置の駆動回路およびデータドライバ
JP5041590B2 (ja) * 2007-07-09 2012-10-03 ルネサスエレクトロニクス株式会社 平面表示装置、データ処理方法
JP5392533B2 (ja) * 2008-10-10 2014-01-22 ソニー株式会社 固体撮像素子、光学装置、信号処理装置及び信号処理システム
KR101318272B1 (ko) * 2009-12-30 2013-10-16 엘지디스플레이 주식회사 데이터 전송 장치 및 이를 이용한 평판 표시 장치
US8362997B2 (en) * 2010-02-12 2013-01-29 Au Optronics Corporation Display with CLK phase or data phase auto-adjusting mechanism and method of driving same
JP5896503B2 (ja) 2010-08-03 2016-03-30 ザインエレクトロニクス株式会社 送信装置、受信装置および送受信システム
JP2012042575A (ja) * 2010-08-16 2012-03-01 Renesas Electronics Corp 表示装置、信号線ドライバ、及び、データ転送方法
US9838226B2 (en) * 2012-01-27 2017-12-05 Apple Inc. Methods and apparatus for the intelligent scrambling of control symbols
KR101333519B1 (ko) * 2012-04-30 2013-11-27 엘지디스플레이 주식회사 액정표시장치 및 그 구동 방법
CN103903573B (zh) * 2012-12-26 2016-05-11 联咏科技股份有限公司 时序扰乱方法及其时序控制装置
TWI506610B (zh) * 2013-02-20 2015-11-01 Novatek Microelectronics Corp 顯示驅動裝置及顯示面板的驅動方法
KR20150019884A (ko) * 2013-08-16 2015-02-25 삼성전자주식회사 디스플레이 구동 회로 및 디스플레이 장치
KR102151949B1 (ko) * 2013-12-30 2020-09-04 엘지디스플레이 주식회사 표시장치와 그 구동 방법
US9953598B2 (en) * 2014-05-29 2018-04-24 Samsung Electronics Co., Ltd. Method of controlling display driver IC with improved noise characteristics
JP6425115B2 (ja) * 2014-07-03 2018-11-21 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 タイミングコントローラ及び表示装置
KR102253824B1 (ko) * 2015-01-13 2021-05-21 삼성디스플레이 주식회사 타이밍 컨트롤러 및 그것을 포함하는 표시 장치
CN107615700B (zh) * 2015-05-20 2020-08-11 堺显示器制品株式会社 电路和显示装置
KR102645150B1 (ko) * 2016-12-30 2024-03-07 엘지디스플레이 주식회사 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01213042A (ja) * 1988-02-22 1989-08-25 Fujitsu Ltd 多重化方式
WO2010109668A1 (ja) * 2009-03-27 2010-09-30 富士通株式会社 位相調整方法、データ転送装置およびデータ転送システム
JP2014529269A (ja) * 2011-09-30 2014-10-30 インテル コーポレイション 高速通信リンクのトレーニング中に電源ノイズを低減する方法及びシステム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3637398A4 (en) * 2017-06-09 2020-12-02 Boe Technology Group Co. Ltd. SIGNAL TRANSMISSION PROCESS AND ASSOCIATED SYNCHRONIZATION CONTROLLER, SOURCE CONTROL DEVICE AND DISPLAY DEVICE
US10923070B2 (en) 2017-06-09 2021-02-16 Beijing Boe Display Technology Co., Ltd. Signal transmission method, related timing controller, source driver and display device

Also Published As

Publication number Publication date
US20180151107A1 (en) 2018-05-31
CN107615700B (zh) 2020-08-11
JPWO2016185585A1 (ja) 2018-03-08
JP6473808B2 (ja) 2019-02-20
US10515578B2 (en) 2019-12-24
CN107615700A (zh) 2018-01-19

Similar Documents

Publication Publication Date Title
US8780932B2 (en) Video signal transmission device, video signal reception device, and video signal transmission system
JP6473808B2 (ja) 電気回路及び表示装置
US8362997B2 (en) Display with CLK phase or data phase auto-adjusting mechanism and method of driving same
JP4192802B2 (ja) デジタル映像通信装置
KR101367279B1 (ko) 클록을 내장한 데이터 신호를 전송하는 디스플레이 장치
US9036081B2 (en) Video signal transmission device, video signal reception device, and video signal transmission system
US8362996B2 (en) Display with CLK phase auto-adjusting mechanism and method of driving same
US9198557B2 (en) Electronic endoscopic apparatus
US20100027706A1 (en) Signal transmission system
TWI637602B (zh) 透過利用最小化傳輸差分訊號碼之一通信介面以用於傳輸編碼保護頻帶資料
JP2012029214A (ja) インタフェース回路およびそれを用いた電子機器
WO2014121135A2 (en) Methods and apparatus for enabling and disabling scrambling of control symbols
TW201426695A (zh) 顯示裝置及其驅動方法、時序控制電路的資料處理及輸出方法
JP5923815B2 (ja) 映像信号処理回路、該処理回路に用いられる映像信号処理方法、及び画像表示装置
US7876130B2 (en) Data transmitting device and data receiving device
US20170287415A1 (en) Method for controlling message signal within timing controller integrated circuit, timing controller integrated circuit and display panel
US8922535B2 (en) Timing controller, source driver, display driving circuit, and display driving method
KR101030539B1 (ko) 액정표시장치
US20140320463A1 (en) Data transmission apparatus and data transmission method
US10096297B2 (en) Display device, display panel driver, and image data signal transmission method
Kim et al. 42.2: LCD‐TV System with 2.8 Gbps/Lane Intra‐Panel Interface for 3D TV Applications
US9130625B2 (en) Interference avoidance method of pulse signal and terminal applicable thereto
US10791349B2 (en) Frame generation apparatus, frame generation method, image synthesis apparatus, image synthesis method, signal generation apparatus, signal generation method, and image transmission system
JP2012023471A (ja) インタフェース回路およびそれを用いた電子機器
JP2010028229A (ja) 著作権保護回路及び映像表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15892584

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017518687

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15574751

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15892584

Country of ref document: EP

Kind code of ref document: A1