WO2016151792A1 - 固体撮像装置 - Google Patents

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小林　賢司
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オリンパス株式会社
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Definitions

  • the present invention relates to a solid-state imaging device.
  • Patent Document 1 A technique for reducing the size of a solid-state imaging device is disclosed in Patent Document 1.
  • the solid-state imaging device disclosed in Patent Document 1 includes a plurality of stacked substrates, and pixels and other circuits are dispersed on the plurality of substrates. Due to the demand for downsizing of electronic devices, further downsizing of solid-state imaging devices is required.
  • a readout connection portion and a control connection portion are disposed between two substrates.
  • the readout connection unit transmits the pixel signal output from the pixel between the two substrates.
  • the control connection transmits a control signal between the two substrates.
  • the pixel is controlled by a control signal.
  • the plurality of pixels are arranged in a matrix on the first substrate.
  • the pixel signal output from the pixel is transmitted through the vertical signal line.
  • the pixel signal transmitted through the vertical signal line is output to the second substrate through the readout connection portion.
  • the pixel signal output to the second substrate is input to the column processing circuit.
  • a control circuit for outputting a control signal that is, a vertical scanning circuit is arranged on the second substrate.
  • the control signal output from the vertical scanning circuit is output to the first substrate via the control connection unit.
  • a control signal input to the first substrate is transmitted by a control signal line connected to the pixel.
  • a single readout connection is arranged for each column in the array of pixels.
  • One readout connection may be arranged for each of a plurality of columns.
  • a plurality of control connection portions are arranged for each row in the arrangement of the pixels.
  • a plurality of control connection portions may be arranged for each of a plurality of rows.
  • the number of control connections can be greater than the number of readout connections. Further, the area where the control connection portion can be arranged is only the area where the vertical scanning circuit is arranged. For this reason, the pitch of the control connection portion tends to be narrower than the pitch of the read connection portion. Accordingly, when the two control connection portions come into contact with each other, a poor electrical connection between the two substrates is likely to occur.
  • the solid-state imaging device includes a first substrate, a second substrate, and a connection portion.
  • the second substrate is stacked on the first substrate.
  • the connecting portion is disposed between the first substrate and the second substrate.
  • the first substrate includes a plurality of pixels and a plurality of first control signal lines.
  • the plurality of pixels are arranged in a matrix and output a pixel signal according to a control signal.
  • the plurality of first control signal lines are connected to the pixels in the respective rows in the array of the plurality of pixels.
  • the second substrate has a plurality of second control signal lines and a control circuit.
  • the plurality of second control signal lines are arranged to correspond to the plurality of first control signal lines.
  • the control circuit is connected to the plurality of second control signal lines and outputs the control signal.
  • the connection unit includes a plurality of control connection units and a plurality of readout connection units. Each of the plurality of control connection portions is connected to one of the plurality of first control signal lines and a corresponding one of the plurality of second control signal lines.
  • the plurality of readout connection units output the pixel signals output from the plurality of pixels to the second substrate.
  • the first substrate further includes a plurality of first readout signal lines connected to the pixels in each column in the array of the plurality of pixels. You may have. Each of the plurality of read connection portions may be connected to one of the plurality of first read signal lines.
  • the second substrate further includes a plurality of second readout signal lines arranged to correspond to the plurality of first readout signal lines. You may have.
  • Each of the plurality of read connection portions may be connected to one of the plurality of first read signal lines and a corresponding one of the plurality of second read signal lines.
  • control connection connected to one first control signal line connected to the pixels in the same row in the array of the plurality of pixels.
  • the number of parts may be smaller than the number of columns in the array of the plurality of pixels.
  • the number of the read connection portions to which the pixel signals output from the pixels in the same column in the array of the plurality of pixels are input is It may be smaller than the number of rows in the arrangement of the plurality of pixels.
  • two or more of the control connection portions correspond to one of the plurality of first control signal lines and the plurality of second control signal lines. May be connected to one.
  • each of the plurality of read connection portions may have a larger cross-sectional area than each of the plurality of control connection portions.
  • the control circuit may output a plurality of the control signals supplied to each of the plurality of pixels.
  • the length of the path of the plurality of control signals from the control circuit to each of the plurality of pixels may be different for each of the plurality of control signals.
  • the plurality of first control signal lines are arranged on the first substrate, and the plurality of second control signal lines are arranged on the second substrate.
  • the plurality of control connection units are connected to one of the plurality of first control signal lines and a corresponding one of the plurality of second control signal lines. For this reason, the area
  • 1 is a block diagram illustrating a configuration of an imaging apparatus according to a first embodiment of the present invention.
  • 1 is a block diagram illustrating a configuration of a solid-state imaging device according to a first embodiment of the present invention. It is sectional drawing of the solid-state imaging device of the 1st Embodiment of this invention. It is sectional drawing of the solid-state imaging device of the 1st Embodiment of this invention. It is a block diagram which shows the structure of the 1st board
  • FIG. 1 shows a configuration of an imaging apparatus 7 according to the first embodiment of the present invention.
  • the imaging device 7 may be an electronic device having an imaging function.
  • the imaging device 7 is any one of a digital camera, a digital video camera, an endoscope, and a microscope.
  • the imaging device 7 includes a solid-state imaging device 1, a lens unit unit 2, an image signal processing device 3, a recording device 4, a camera control device 5, and a display device 6.
  • the solid-state imaging device 1 converts the subject image formed on the light receiving surface into a signal such as an imaging signal and outputs the signal.
  • the lens unit 2 has a zoom lens and a focus lens.
  • the lens unit 2 forms a subject image based on light from the subject on the light receiving surface of the solid-state imaging device 1.
  • the light taken in through the lens unit 2 is imaged on the light receiving surface of the solid-state imaging device 1.
  • the image signal processing device 3 performs a predetermined process on the signal output from the solid-state imaging device 1.
  • the processing performed by the image signal processing device 3 includes conversion to image data, various corrections of the image data, and compression of the image data.
  • the recording device 4 includes a semiconductor memory for recording or reading image data.
  • the recording device 4 is detachable from the imaging device 7.
  • the display device 6 displays an image based on the image data processed by the image signal processing device 3 or the image data read from the recording device 4.
  • the camera control device 5 controls the entire imaging device 7.
  • the operation of the camera control device 5 is defined by a program stored in a ROM built in the imaging device 7.
  • the camera control device 5 reads out this program and performs various controls according to the contents defined by the program.
  • FIG. 2 shows the configuration of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes a vertical readout circuit 10 (control circuit), a horizontal readout circuit 20, a pixel unit 30, a memory unit 31, a signal processing circuit 50, and an output unit 70.
  • a vertical readout circuit 10 control circuit
  • a horizontal readout circuit 20 horizontal readout circuit
  • a pixel unit 30 a memory unit
  • a signal processing circuit 50 and an output unit 70.
  • the pixel unit 30 has a plurality of pixels 40.
  • a plurality of pixels 40 are arranged, but a symbol of one pixel 40 is shown as a representative.
  • the plurality of pixels 40 are arranged in a matrix.
  • the plurality of pixels 40 output pixel signals according to the control signal.
  • the plurality of pixels 40 are connected to the memory unit 31.
  • the plurality of pixels 40 output pixel signals to the memory unit 31.
  • the memory unit 31 holds pixel signals output from the plurality of pixels 40.
  • the pixel signal held in the memory unit 31 is output to the signal processing circuit 50.
  • the vertical readout circuit 10 controls readout of pixel signals from the plurality of pixels 40. More specifically, the vertical readout circuit 10 outputs a control signal for controlling readout of the pixel signal to the control signal line 80.
  • the control signal is transmitted to the plurality of pixels 40 through the control signal line 80. With this control signal, pixel signals are simultaneously read from two or more pixels 40 arranged in the same row in the array of the plurality of pixels 40.
  • the signal processing circuit 50 performs signal processing on the pixel signal according to control by the horizontal readout circuit 20.
  • the signal processing circuit 50 performs processing such as noise suppression by CDS (Correlated Double Sampling).
  • the horizontal readout circuit 20 reads out the pixel signal processed by the signal processing circuit 50 to the horizontal signal line 60. More specifically, the horizontal readout circuit 20 outputs a control signal for controlling signal processing by the signal processing circuit 50 and readout of the pixel signal to the signal processing circuit 50. By this control, pixel signals output from two or more pixels 40 arranged in the same row in the array of the plurality of pixels 40 are sequentially read out to the horizontal signal line 60.
  • the output unit 70 outputs the pixel signal processed by the signal processing circuit 50 to the outside. More specifically, the output unit 70 appropriately performs processing such as amplification processing on the pixel signal processed by the signal processing circuit 50. The output unit 70 outputs the processed pixel signal to the outside.
  • FIG. 3 and FIG. 4 show different cross sections of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes a first substrate 100, a second substrate 110, and a connection unit 120.
  • the second substrate 110 is stacked on the first substrate 100.
  • the connection unit 120 is disposed between the first substrate 100 and the second substrate 110.
  • the connection unit 120 includes a plurality of control connection units 13 and a plurality of readout connection units 14. In FIG. 3, one control connection 13 is shown.
  • the plurality of control connection units 13 and the plurality of readout connection units 14 electrically connect the first substrate 100 and the second substrate 110.
  • the plurality of control connection units 13 transmit control signals between the first substrate 100 and the second substrate 110.
  • the plurality of readout connection units 14 transmit pixel signals between the first substrate 100 and the second substrate 110.
  • the first substrate 100 further includes a plurality of first control signal lines 80A. In FIG. 3, one first control signal line 80A is shown.
  • the second substrate 110 further includes a plurality of second control signal lines 80B. In FIG. 3, one second control signal line 80B is shown.
  • the plurality of first control signal lines 80A and the plurality of second control signal lines 80B correspond to the control signal lines 80 in FIG.
  • the plurality of first control signal lines 80 ⁇ / b> A transmit control signals in the first substrate 100.
  • the plurality of second control signal lines 80 ⁇ / b> B transmit a control signal in the second substrate 110.
  • FIG. 5 shows the configuration of the first substrate 100.
  • the first substrate 100 includes a pixel unit 30 and a plurality of first control signal lines 80A.
  • the positions of the plurality of control connections 13 and the plurality of readout connections 14 are shown.
  • the sizes of the plurality of control connections 13 and the plurality of readout connections 14 are not shown.
  • a plurality of control connection portions 13 are arranged, but a reference numeral of one control connection portion 13 is shown as a representative.
  • a plurality of readout connection portions 14 are arranged, but a reference numeral of one readout connection portion 14 is shown as a representative.
  • a plurality of first control signal lines 80A are arranged, but the reference numerals of the four first control signal lines 80A are shown as representatives.
  • the pixel unit 30 has a plurality of pixels 40. In FIG. 5, a plurality of pixels 40 are arranged, but a symbol of one pixel 40 is shown as a representative. The plurality of pixels 40 are arranged in a matrix. The plurality of pixels 40 output pixel signals according to the control signal.
  • the pixel unit 30 includes a plurality of shared pixels 35. In FIG. 5, a plurality of shared pixels 35 are arranged, but a symbol of one shared pixel 35 is shown as a representative. Each of the plurality of shared pixels 35 includes two or more pixels 40. In FIG. 5, each of the plurality of shared pixels 35 includes two pixels 40 arranged in the column direction in the arrangement of the plurality of pixels 40. Two pixels 40 included in one shared pixel 35 share a part of a circuit constituting the pixel 40.
  • the plurality of first control signal lines 80A are arranged in the row direction in the arrangement of the plurality of pixels 40.
  • the plurality of first control signal lines 80 ⁇ / b> A are connected to the pixels 40 in the respective rows in the array of the plurality of pixels 40.
  • Each of the plurality of control connection units 13 is connected to one of the plurality of first control signal lines 80A. In FIG. 5, one control connection unit 13 is connected to one first control signal line 80A.
  • the control signal transferred to the first substrate 100 via the plurality of control connection portions 13 is transferred to the plurality of pixels 40 through the plurality of first control signal lines 80A.
  • FIG. 5 shows four control signals.
  • the four control signals are a control signal ⁇ TX1, a control signal ⁇ TX2, a control signal ⁇ RST, and a control signal ⁇ SEL. These control signals will be described later.
  • At least some of the plurality of first control signal lines 80 ⁇ / b> A are commonly connected to two pixels 40 included in one shared pixel 35. For this reason, at least some of the plurality of control signals are commonly supplied to the two pixels 40 included in one shared pixel 35.
  • the number of control connection portions 13 connected to one first control signal line 80A connected to the pixels 40 in the same row in the array of the plurality of pixels 40 is larger than the number of columns in the array of the plurality of pixels 40. It may be less.
  • the number of control connection units 13 connected to one first control signal line 80 ⁇ / b> A connected to the pixels 40 in the same row is one.
  • the number of columns in the array of the plurality of pixels 40 is four.
  • the plurality of pixels 40 output pixel signals according to the control signal.
  • Each of the plurality of pixels 40 is connected to one of the plurality of readout connection portions 14. That is, each of the plurality of readout connection portions 14 is disposed so as to correspond to each of the two pixels 40 included in one shared pixel 35.
  • the plurality of readout connection units 14 output pixel signals output from the plurality of pixels 40 to the second substrate 110. That is, pixel signals output from the plurality of pixels 40 are transferred to the second substrate 110 by the plurality of readout connection portions 14.
  • FIG. 6 shows the configuration of the second substrate 110.
  • the second substrate 110 includes a vertical readout circuit 10, a horizontal readout circuit 20, a memory unit 31, a signal processing circuit 50, an output unit 70, and a plurality of second control signal lines. 80B.
  • the positions of the plurality of control connections 13 and the plurality of readout connections 14 are shown.
  • the sizes of the plurality of control connections 13 and the plurality of readout connections 14 are not shown.
  • a plurality of control connection portions 13 are arranged, but a symbol of one control connection portion 13 is shown as a representative.
  • a plurality of read connection portions 14 are arranged, but a reference numeral of one read connection portion 14 is shown as a representative.
  • a plurality of second control signal lines 80B are arranged, but the reference numerals of the four second control signal lines 80B are shown as representatives.
  • the plurality of second control signal lines 80B are arranged in the row direction in the arrangement of the plurality of pixels 40.
  • the plurality of second control signal lines 80B are arranged so as to correspond to the plurality of first control signal lines 80A.
  • Each of the plurality of control connection units 13 is connected to one of the plurality of second control signal lines 80B.
  • one control connection unit 13 is connected to one second control signal line 80B.
  • each of the plurality of control connection units 13 is connected to one of the plurality of first control signal lines 80A and the corresponding one of the plurality of second control signal lines 80B. ing.
  • the positions in the row direction of the plurality of control connection portions 13 corresponding to the plurality of different control signals are different from each other.
  • control connection unit 13 For example, the position in the row direction of the control connection unit 13 corresponding to the control signal ⁇ TX1 is different from the position in the row direction of the control connection unit 13 corresponding to the control signal ⁇ TX2.
  • Two or more control connection units 13 may be connected to one of the plurality of first control signal lines 80A and one corresponding to the plurality of second control signal lines 80B.
  • the vertical readout circuit 10 is connected to a plurality of second control signal lines 80B.
  • the vertical readout circuit 10 outputs a control signal.
  • the control signal output from the vertical readout circuit 10 is transferred to the plurality of control connection units 13 through the plurality of second control signal lines 80B.
  • the plurality of control connection units 13 output the control signal output from the vertical readout circuit 10 to the first substrate 100.
  • the plurality of readout connection units 14 output pixel signals output from the plurality of pixels 40 to the second substrate 110.
  • the plurality of read connection units 14 are connected to the memory unit 31. Pixel signals transferred by the plurality of readout connection units 14 are input to the memory unit 31. Since the horizontal readout circuit 20, the memory unit 31, the signal processing circuit 50, and the output unit 70 have already been described, description thereof will be omitted.
  • the vertical readout circuit 10 outputs a plurality of control signals supplied to each of the plurality of pixels 40.
  • the four control signals are a control signal ⁇ TX1, a control signal ⁇ TX2, a control signal ⁇ RST, and a control signal ⁇ SEL.
  • Each of the control signal ⁇ TX1 and the control signal ⁇ TX2 corresponds to one of the two pixels 40 constituting the shared pixel 35.
  • the control signal ⁇ RST and the control signal ⁇ SEL correspond to the two pixels 40 constituting the shared pixel 35 in common.
  • the length of the path of the plurality of control signals from the vertical readout circuit 10 to each of the plurality of pixels 40 is different for each of the plurality of control signals.
  • the length of the plurality of control signal paths is the length of the second control signal line 80B from the vertical readout circuit 10 to the control connection unit 13 and the length of the first control signal line 80A from the control connection unit 13 to the pixel 40. It is the sum of the length.
  • the path length of the control signal ⁇ TX1 is different from the path length of the control signal ⁇ TX2.
  • the control connection unit 13 can be arranged at an arbitrary position between the first control signal line 80A and the second control signal line 80B. Therefore, as shown in FIGS. 5 and 6, the plurality of control connection portions 13 are arranged so that the positions in the row direction of the plurality of control connection portions 13 corresponding to the plurality of different control signals are different from each other. Is possible. Therefore, an area where a plurality of control connection portions 13 can be arranged is expanded.
  • FIG. 7 shows the configuration of the shared pixel 35.
  • the shared pixel 35 includes a plurality of pixel circuits 40a, an amplification transistor Ma, a reset transistor Mrst, and a selection transistor Msel.
  • Each of the plurality of pixels 40 includes a pixel circuit 40a.
  • the plurality of pixels 40 share the amplification transistor Ma, the reset transistor Mrst, and the selection transistor Msel.
  • a plurality of pixel circuits 40 a constituting the shared pixel 35 are arranged in the horizontal direction in FIG. 7 in order to prevent the arrangement of elements from becoming complicated.
  • the pixel circuit 40a includes a photoelectric conversion element PDk and a transfer transistor Mtxk.
  • k is an integer from 1 to n.
  • n is an integer of 2 or more.
  • n is the number of pixels 40 constituting the shared pixel 35.
  • the transfer transistor Mtxk, the amplification transistor Ma, the reset transistor Mrst, and the selection transistor Msel are N-type transistors. These transistors may be P-type transistors.
  • the input terminal of the photoelectric conversion element PDk is connected to the ground.
  • the drain of the transfer transistor Mtxk is connected to the output terminal of the photoelectric conversion element PDk.
  • the gate of the transfer transistor Mtxk is connected to the first control signal line 80A.
  • a control signal ⁇ TXk is input to the gate of the transfer transistor Mtxk.
  • the source of the reset transistor Mrst is connected to the power supply terminal.
  • the power supply voltage VDD is input to the power supply terminal.
  • the drain of the reset transistor Mrst is connected to the sources of the plurality of transfer transistors Mtxk.
  • the gate of the reset transistor Mrst is connected to the first control signal line 80A.
  • a control signal ⁇ RST is supplied to the reset transistor Mrst.
  • the drain of the amplification transistor Ma is connected to the power supply terminal.
  • the gate of the amplification transistor Ma is connected to the sources of the plurality of transfer transistors Mtxk.
  • the drain of the selection transistor Msel is connected to the source of the amplification transistor Ma.
  • the source of the selection transistor Msel is connected to the read connection unit 14.
  • the gate of the selection transistor Msel is connected to the first control signal line 80A.
  • a control signal ⁇ SEL is supplied to the selection transistor Msel.
  • the photoelectric conversion element PDk is a photodiode.
  • the photoelectric conversion element PDk generates charges based on the amount of light incident on the solid-state imaging device 1.
  • the photoelectric conversion element PDk holds the generated charge.
  • the transfer transistor Mtxk transfers the charge held in the photoelectric conversion element PDk to the gate of the amplification transistor Ma.
  • the on / off of the transfer transistor Mtxk is controlled by a control signal ⁇ TXk.
  • the charges transferred by the transfer transistor Mtxk are held at the gate of the amplification transistor Ma.
  • the reset transistor Mrst resets the charge held in the photoelectric conversion element PDk and the charge held in the gate of the amplification transistor Ma.
  • the reset transistor Mrst is turned on and off by a control signal ⁇ RST.
  • the reset transistor Mrst and the transfer transistor Mtxk are simultaneously turned on, the charge held in the photoelectric conversion element PDk is reset.
  • the amplification transistor Ma outputs from the source a pixel signal obtained by amplifying a signal based on the electric charge held at the gate.
  • the selection transistor Msel reads out the pixel signal output from the amplification transistor Ma and outputs the pixel signal to the connection 14. On / off of the selection transistor Msel is controlled by a control signal ⁇ SEL.
  • the control signal ⁇ RST and the control signal ⁇ SEL are supplied in common to two or more pixels 40 included in one shared pixel 35. Therefore, the first control signal line 80A that transmits the control signal ⁇ RST and the first control signal line 80A that transmits the control signal ⁇ SEL are common to two or more pixels 40 included in one shared pixel 35. It is connected to the.
  • the plurality of pixels 40 may not share a part of the circuit constituting the pixel 40 between the two or more pixels 40. That is, each of the plurality of pixels 40 may be independent of the other pixels 40.
  • the configuration of the pixel 40 is not limited to the configuration illustrated in FIG.
  • the solid-state imaging device of each aspect of the present invention may not have a configuration corresponding to at least one of the horizontal readout circuit 20, the memory unit 31, the signal processing circuit 50, and the output unit 70.
  • the solid-state imaging device 1 including the first substrate 100, the second substrate 110, and the connection unit 120 is configured.
  • the first substrate 100 includes a plurality of pixels 40 and a plurality of first control signal lines 80A.
  • the second substrate 110 includes a plurality of second control signal lines 80B and a vertical readout circuit 10 (control circuit).
  • the connection unit 120 includes a plurality of control connection units 13 and a plurality of readout connection units 14.
  • a plurality of first control signal lines 80A are arranged on the first substrate 100, and a plurality of second control signal lines 80B are arranged on the second substrate 110.
  • Each of the plurality of control connection units 13 is connected to one of the plurality of first control signal lines 80A and one corresponding to the plurality of second control signal lines 80B.
  • position several control connection parts 13 expands.
  • the pitch of the control connection portions 13 is widened, so that poor electrical connection between the two substrates can be reduced. Therefore, the yield is improved.
  • the number of control connection portions 13 connected to one first control signal line 80A connected to the pixels 40 in the same row in the array of the plurality of pixels 40 is larger than the number of columns in the array of the plurality of pixels 40. It may be less. For this reason, the pitch of the control connection part 13 becomes wide. As a result, contact between the two control connection portions 13 is avoided. That is, it is possible to reduce defective electrical connection between two substrates.
  • Two or more control connection units 13 may be connected to one of the plurality of first control signal lines 80A and one corresponding to the plurality of second control signal lines 80B. Two or more control connection portions 13 are connected to one first control signal line 80A and one second control signal line 80B, so that a gap between the first substrate 100 and the second substrate 110 is obtained. The resistance of the control signal path is reduced. For this reason, the voltage drop of the control signal is reduced. The pixel 40 may not operate correctly due to the voltage drop of the control signal. By reducing the voltage drop of the control signal, the defective operation of the pixel 40 is reduced.
  • the solid-state imaging device 1 shown in FIG. 2 is changed to a solid-state imaging device 1A shown in FIG.
  • FIG. 8 shows the configuration of the solid-state imaging device 1A.
  • the solid-state imaging device 1 ⁇ / b> A includes a vertical readout circuit 10 (control circuit), a horizontal readout circuit 20, a pixel unit 30, a signal processing circuit 50, and an output unit 70.
  • the memory unit 31 in the solid-state imaging device 1 shown in FIG. 2 is deleted. Pixel signals output from the plurality of pixels 40 are transmitted to the signal processing circuit 50 through the vertical signal lines 90.
  • FIG. 9 shows a cross section of the solid-state imaging device 1A.
  • the solid-state imaging device 1 ⁇ / b> A includes a first substrate 101, a second substrate 111, and a connection unit 120.
  • the first substrate 100 shown in FIG. 4 is changed to the first substrate 101 shown in FIG.
  • the second substrate 110 illustrated in FIG. 4 is changed to the second substrate 111 illustrated in FIG.
  • the first substrate 101 has a plurality of first vertical signal lines 90A (first read signal lines).
  • first vertical signal lines 90A first read signal lines
  • FIG. 9 there are a plurality of first vertical signal lines 90 ⁇ / b> A, but a symbol of one first vertical signal line 90 ⁇ / b> A is shown as a representative.
  • the plurality of first vertical signal lines 90A correspond to the vertical signal lines 90 in FIG.
  • the plurality of first vertical signal lines 90 ⁇ / b> A transmit pixel signals in the first substrate 101.
  • the configuration shown in FIG. 9 is the same as the configuration shown in FIG.
  • the cross section including the control connection unit 13 is the same as that of the solid-state imaging device 1 shown in FIG.
  • FIG. 10 shows the configuration of the first substrate 101.
  • the first substrate 101 includes a pixel unit 30, a plurality of first control signal lines 80A, and a plurality of first vertical signal lines 90A.
  • the positions of the plurality of control connections 13 and the plurality of readout connections 14 are shown.
  • the sizes of the plurality of control connections 13 and the plurality of readout connections 14 are not shown.
  • a plurality of control connection portions 13 are arranged, but a reference numeral of one control connection portion 13 is shown as a representative.
  • a plurality of readout connection portions 14 are arranged, but a reference numeral of one readout connection portion 14 is shown as a representative.
  • FIG. 10 shows a representative.
  • a plurality of first control signal lines 80A are arranged, but the reference numerals of the four first control signal lines 80A are shown as representatives.
  • a plurality of first vertical signal lines 90A are arranged, but a symbol of one first vertical signal line 90A is shown as a representative.
  • the plurality of first vertical signal lines 90 ⁇ / b> A are arranged in the column direction in the arrangement of the plurality of pixels 40.
  • the plurality of first vertical signal lines 90 ⁇ / b> A are connected to the pixels 40 in the respective columns in the array of the plurality of pixels 40.
  • Each of the plurality of read connection portions 14 is connected to one of the plurality of first vertical signal lines 90A.
  • one read connection unit 14 is connected to one first vertical signal line 90A.
  • Pixel signals output from the plurality of pixels 40 are transferred to the plurality of readout connection portions 14 through the plurality of first vertical signal lines 90A.
  • the plurality of readout connection units 14 output pixel signals output from the plurality of pixels 40 to the second substrate 111.
  • At least some of the plurality of first vertical signal lines 90A are commonly connected to two pixels 40 included in one shared pixel 35. Therefore, the pixel signal is output from the two pixels 40 included in one shared pixel 35 to the common first vertical signal line 90A.
  • the first vertical signal line 90A is arranged. Pixel signals output from the pixels 40 in the same column in the array of the plurality of pixels 40 are transferred to one readout connection unit 14 through one first vertical signal line 90A. Therefore, compared to the first substrate 100 illustrated in FIG. 5, the number of readout connection portions 14 to which pixel signals output from the pixels 40 in the same column in the array of the plurality of pixels 40 are input can be reduced. . In the first substrate 100 shown in FIG. 5, the number of readout connection portions 14 to which pixel signals output from the pixels 40 in the same column are input is two. In the first substrate 101 illustrated in FIG. 10, the number of readout connection portions 14 to which pixel signals output from the pixels 40 in the same column are input is one. For this reason, the area
  • the number of readout connection portions 14 to which pixel signals output from the pixels 40 in the same column in the array of the plurality of pixels 40 are input may be smaller than the number of rows in the array of the plurality of pixels 40.
  • the number of read connection portions 14 connected to one first vertical signal line 90 ⁇ / b> A connected to the pixels 40 in the same column is one.
  • the number of rows in the array of the plurality of pixels 40 is four.
  • the plurality of readout connection portions 14 are arranged in an area where the plurality of pixels 40 are arranged, that is, inside the pixel area.
  • the plurality of readout connection portions 14 are disposed outside the pixel region.
  • the plurality of readout connection portions 14 may be disposed inside the pixel region.
  • the region where the plurality of control connection portions 13 can be arranged is enlarged as compared with the case where the plurality of readout connection portions 14 are arranged inside the pixel region.
  • FIG. 11 shows the configuration of the second substrate 111.
  • the second substrate 111 includes a vertical readout circuit 10, a horizontal readout circuit 20, a signal processing circuit 50, an output unit 70, and a plurality of second control signal lines 80B.
  • the positions of the plurality of control connection sections 13 and the plurality of readout connection sections 14 are shown.
  • the sizes of the plurality of control connections 13 and the plurality of readout connections 14 are not shown.
  • a plurality of control connection portions 13 are arranged, but a reference numeral of one control connection portion 13 is shown as a representative.
  • a plurality of read connection portions 14 are arranged, but a reference numeral of one read connection portion 14 is shown as a representative.
  • a plurality of second control signal lines 80B are arranged, but the reference numerals of the four second control signal lines 80B are shown as representatives.
  • the memory unit 31 in the second substrate 110 shown in FIG. 6 is deleted.
  • the plurality of read connection units 14 are connected to the signal processing circuit 50.
  • the plurality of read connection units 14 constitute an input unit of the signal processing circuit 50. Pixel signals transferred by the plurality of readout connection units 14 are input to the signal processing circuit 50. Since the signal processing circuit 50 has already been described, the description of the signal processing circuit 50 is omitted.
  • the solid-state imaging device 1A including the first substrate 101, the second substrate 111, and the connection unit 120 is configured.
  • the first substrate 101 includes a plurality of pixels 40, a plurality of first control signal lines 80A, and a plurality of first vertical signal lines 90A (first read signal lines).
  • the second substrate 111 includes a plurality of second control signal lines 80B and a vertical readout circuit 10 (control circuit).
  • the connection unit 120 includes a plurality of control connection units 13 and a plurality of readout connection units 14.
  • a plurality of first control signal lines 80A are arranged on the first substrate 101, and a plurality of second control signal lines 80B are arranged on the second substrate 111.
  • Each of the plurality of control connection units 13 is connected to one of the plurality of first control signal lines 80A and one corresponding to the plurality of second control signal lines 80B.
  • position several control connection parts 13 expands.
  • the pitch of the control connection portions 13 is widened, so that poor electrical connection between the two substrates can be reduced. Therefore, the yield is improved.
  • each of the plurality of read connection portions 14 is connected to one of the plurality of first vertical signal lines 90A. For this reason, the number of readout connection portions 14 to which pixel signals output from the pixels 40 in the same column in the array of the plurality of pixels 40 are input can be reduced. As a result, a region where a plurality of control connection portions 13 can be arranged is expanded. That is, it is possible to reduce defective electrical connection between two substrates.
  • the number of readout connection portions 14 to which pixel signals output from the pixels 40 in the same column in the array of the plurality of pixels 40 are input may be smaller than the number of rows in the array of the plurality of pixels 40. For this reason, the pitch of the read connection portions 14 is widened. As a result, contact between the two read connection portions 14 is avoided. That is, it is possible to reduce defective electrical connection between two substrates.
  • the solid-state imaging device 1A shown in FIG. 9 is changed to the solid-state imaging device 1B shown in FIG.
  • FIG. 12 shows a cross section of the solid-state imaging device 1B.
  • the solid-state imaging device 1 ⁇ / b> B includes a first substrate 102, a second substrate 112, and a connection unit 120.
  • the first substrate 101 shown in FIG. 9 is changed to the first substrate 102 shown in FIG.
  • the second substrate 111 shown in FIG. 9 is changed to the second substrate 112 shown in FIG.
  • the second substrate 112 has a plurality of second vertical signal lines 90B (second read signal lines).
  • second vertical signal lines 90B second read signal lines
  • FIG. 12 there are a plurality of second vertical signal lines 90B, but the reference numerals of one second vertical signal line 90B are shown as representatives.
  • the plurality of first vertical signal lines 90A and the plurality of second vertical signal lines 90B correspond to the vertical signal lines 90 in FIG.
  • the plurality of second vertical signal lines 90 ⁇ / b> B transmit pixel signals in the second substrate 112.
  • the configuration shown in FIG. 12 is the same as the configuration shown in FIG.
  • the cross section including the control connection unit 13 is the same as that of the solid-state imaging device 1 shown in FIG.
  • FIG. 13 shows the configuration of the first substrate 102.
  • the first substrate 102 includes the pixel unit 30, a plurality of first control signal lines 80 ⁇ / b> A, and a plurality of first vertical signal lines 90 ⁇ / b> A (first read signal lines). .
  • the positions of the plurality of control connections 13 and the plurality of readout connections 14 are shown.
  • the sizes of the plurality of control connections 13 and the plurality of readout connections 14 are not shown.
  • a plurality of control connection parts 13 are arranged, but a reference numeral of one control connection part 13 is shown as a representative.
  • FIG. 13 shows the configuration of the first substrate 102.
  • the first substrate 102 includes the pixel unit 30, a plurality of first control signal lines 80 ⁇ / b> A, and a plurality of first vertical signal lines 90 ⁇ / b> A (first read signal lines).
  • FIG. 13 shows the positions of the plurality of control connections 13 and the plurality of readout connections 14 .
  • a plurality of read connection portions 14 are arranged, but a reference numeral of one read connection portion 14 is shown as a representative.
  • a plurality of first control signal lines 80A are arranged, but the reference numerals of the four first control signal lines 80A are shown as representatives.
  • a plurality of first vertical signal lines 90A are arranged, but a symbol of one first vertical signal line 90A is shown as a representative.
  • the plurality of readout connection portions 14 are disposed in an area where the plurality of pixels 40 are disposed, that is, inside the pixel area.
  • the positions in the column direction of the two readout connection portions 14 corresponding to two adjacent columns in the arrangement of the plurality of pixels 40 are different from each other.
  • FIG. 14 shows the configuration of the second substrate 112.
  • the second substrate 112 includes a vertical readout circuit 10, a horizontal readout circuit 20, a signal processing circuit 50, an output unit 70, a plurality of second control signal lines 80B, and a plurality of second control signal lines 80B. And a second vertical signal line 90B.
  • the positions of the plurality of control connections 13 and the plurality of readout connections 14 are shown.
  • the sizes of the plurality of control connections 13 and the plurality of readout connections 14 are not shown.
  • a plurality of control connection portions 13 are arranged, but a symbol of one control connection portion 13 is shown as a representative.
  • FIG. 14 shows the configuration of the second substrate 112.
  • the second substrate 112 includes a vertical readout circuit 10, a horizontal readout circuit 20, a signal processing circuit 50, an output unit 70, a plurality of second control signal lines 80B, and a plurality of second control signal lines 80B. And a second vertical signal line 90B.
  • a plurality of read connection portions 14 are arranged, but a reference numeral of one read connection portion 14 is shown as a representative.
  • a plurality of second control signal lines 80B are arranged, but the symbols of the four second control signal lines 80B are shown as representatives.
  • a plurality of second vertical signal lines 90B are arranged, but a reference numeral of one second vertical signal line 90B is shown as a representative.
  • the plurality of second vertical signal lines 90 ⁇ / b> B are arranged in the column direction in the arrangement of the plurality of pixels 40.
  • the plurality of second vertical signal lines 90B are arranged so as to correspond to the plurality of first vertical signal lines 90A.
  • Each of the plurality of read connection portions 14 is connected to one of the plurality of second vertical signal lines 90B.
  • one read connection unit 14 is connected to one second vertical signal line 90B.
  • each of the plurality of read connection portions 14 is connected to one of the plurality of first vertical signal lines 90A and one corresponding to the plurality of second vertical signal lines 90B.
  • Two or more read connection portions 14 may be connected to one of the plurality of first vertical signal lines 90A and one corresponding to the plurality of second vertical signal lines 90B.
  • the plurality of second vertical signal lines 90B are connected to the input unit of the signal processing circuit 50.
  • the pixel signals transferred by the plurality of readout connection units 14 are transferred to the input unit of the signal processing circuit 50 by the plurality of second vertical signal lines 90B. Since the signal processing circuit 50 has already been described, the description of the signal processing circuit 50 is omitted.
  • the read connection unit 14 can be arranged at an arbitrary position between the first vertical signal line 90A and the second vertical signal line 90B. For this reason, as shown in FIG. 13 and FIG. 14, a plurality of readouts are performed so that the positions in the column direction of the two readout connection portions 14 corresponding to two adjacent columns in the array of the plurality of pixels 40 are different from each other. It is possible to arrange the connection part 14. Therefore, an area where a plurality of read connection portions 14 can be arranged is enlarged.
  • the solid-state imaging device 1B including the first substrate 102, the second substrate 112, and the connection unit 120 is configured.
  • the first substrate 102 includes a plurality of pixels 40, a plurality of first control signal lines 80A, and a plurality of first vertical signal lines 90A (first readout signal lines).
  • the second substrate 112 includes a plurality of second control signal lines 80B, a vertical readout circuit 10 (control circuit), and a plurality of second vertical signal lines 90B (second readout signal lines).
  • the connection unit 120 includes a plurality of control connection units 13 and a plurality of readout connection units 14.
  • a plurality of first control signal lines 80A are arranged on the first substrate 102, and a plurality of second control signal lines 80B are arranged on the second substrate 112.
  • Each of the plurality of control connection units 13 is connected to one of the plurality of first control signal lines 80A and one corresponding to the plurality of second control signal lines 80B.
  • position several control connection parts 13 expands.
  • the pitch of the control connection portions 13 is widened, so that poor electrical connection between the two substrates can be reduced. Therefore, the yield is improved.
  • each of the plurality of read connection portions 14 is connected to one of the plurality of first vertical signal lines 90A and one corresponding to the plurality of second vertical signal lines 90B. For this reason, the area
  • Two or more read connection portions 14 may be connected to one of the plurality of first vertical signal lines 90A and one corresponding to the plurality of second vertical signal lines 90B. Two or more readout connection portions 14 are connected to one first vertical signal line 90A and one second vertical signal line 90B, so that the first substrate 102 and the second substrate 112 are connected to each other. This reduces the resistance of the pixel signal path. For this reason, the voltage drop of the pixel signal is reduced. As a result, image quality degradation is reduced.
  • the solid-state imaging device 1B shown in FIG. 12 is changed to a solid-state imaging device 1C shown in FIG.
  • FIG. 15 shows a cross section of the solid-state imaging device 1C.
  • the solid-state imaging device 1 ⁇ / b> C includes a first substrate 102, a second substrate 112, and a connection unit 120.
  • the readout connection unit 14 in the solid-state imaging device 1C is configured to be thicker than the readout connection unit 14 in the solid-state imaging device 1B illustrated in FIG. For this reason, the cross-sectional area of each of the plurality of read connection portions 14 is larger than the cross-sectional area of each of the plurality of control connection portions 13.
  • the cross-sectional area of the read connection portion 14 is the cross-sectional area of the read connection portion 14 in a plane perpendicular to the stacking direction of the first substrate 102 and the second substrate 112.
  • the cross-sectional area of the control connection unit 13 is the cross-sectional area of the control connection unit 13 in a plane perpendicular to the stacking direction of the first substrate 102 and the second substrate 112.
  • the configuration shown in FIG. 15 is the same as the configuration shown in FIG. In the solid-state imaging device 1C, the cross section including the control connection unit 13 is the same as the cross section of the solid-state imaging device 1 illustrated in FIG.
  • the cross-sectional areas of the plurality of readout connection portions 14 may be larger than the cross-sectional areas of the plurality of control connection portions 13.
  • the cross-sectional areas of the plurality of readout connection parts 14 may be larger than the cross-sectional areas of the plurality of control connection parts 13.
  • the cross-sectional areas of the plurality of readout connection parts 14 may be larger than the cross-sectional areas of the plurality of control connection parts 13.
  • the solid-state imaging device 1 ⁇ / b> C including the first substrate 102, the second substrate 112, and the connection unit 120 is configured.
  • the first substrate 102 includes a plurality of pixels 40, a plurality of first control signal lines 80A, and a plurality of first vertical signal lines 90A (first readout signal lines).
  • the second substrate 112 includes a plurality of second control signal lines 80B, a vertical readout circuit 10 (control circuit), and a plurality of second vertical signal lines 90B (second readout signal lines).
  • the connection unit 120 includes a plurality of control connection units 13 and a plurality of readout connection units 14.
  • a plurality of first control signal lines 80A are arranged on the first substrate 102, and a plurality of second control signal lines 80B are arranged on the second substrate 112.
  • Each of the plurality of control connection units 13 is connected to one of the plurality of first control signal lines 80A and one corresponding to the plurality of second control signal lines 80B.
  • position several control connection parts 13 expands.
  • the pitch of the control connection portions 13 is widened, so that poor electrical connection between the two substrates can be reduced. Therefore, the yield is improved.
  • the cross-sectional areas of the plurality of readout connection portions 14 are larger than the cross-sectional areas of the plurality of control connection portions 13, respectively. For this reason, the resistance of the plurality of read connection portions 14 is reduced. As a result, the voltage drop of the pixel signal is reduced.
  • a plurality of first control signal lines are arranged on the first substrate, and a plurality of second control signal lines are arranged on the second substrate.
  • the plurality of control connection units are connected to one of the plurality of first control signal lines and a corresponding one of the plurality of second control signal lines. For this reason, the area

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Abstract

　固体撮像装置は、第１の基板と、第２の基板と、接続部とを有する。前記第２の基板は前記第１の基板に積層されている。前記接続部は、前記第１の基板と前記第２の基板との間に配置されている。前記第１の基板は、複数の画素と、複数の第１の制御信号線とを有する。前記複数の画素は、行列状に配置され、制御信号に応じて画素信号を出力する。前記複数の第１の制御信号線は、前記複数の画素の配列におけるそれぞれの行の前記画素に接続されている。前記第２の基板は、複数の第２の制御信号線と、制御回路とを有する。前記制御回路は、前記複数の第２の制御信号線に接続され、前記制御信号を出力する。前記接続部は、複数の制御接続部と、複数の読み出し接続部とを有する。前記複数の制御接続部のそれぞれは前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続されている。

Description

固体撮像装置
　本発明は、固体撮像装置に関する。
　固体撮像装置を小型化するための技術が特許文献１に開示されている。特許文献１に開示された固体撮像装置は、積層された複数の基板を有し、画素とその他の回路とが複数の基板に分散している。電子機器の小型化の要請により、固体撮像装置のさらなる小型化が要求されている。
日本国特開２０１３－９０１２７号公報
　特許文献１に開示された固体撮像装置では、読み出し接続部と制御接続部とが２つの基板の間に配置されている。読み出し接続部は、画素から出力された画素信号を２つの基板の間で伝送する。制御接続部は、２つの基板の間で制御信号を伝送する。画素は制御信号により制御される。複数の画素は第１の基板に行列状に配置されている。画素から出力された画素信号は、垂直信号線によって伝送される。垂直信号線によって伝送された画素信号は、読み出し接続部を介して第２の基板に出力される。第２の基板に出力された画素信号は、列処理回路に入力される。一方、制御信号を出力する制御回路すなわち垂直走査回路が第２の基板に配置されている。垂直走査回路から出力された制御信号は、制御接続部を介して第１の基板に出力される。第１の基板に入力された制御信号は、画素に接続された制御信号線によって伝送される。
　複数の画素の配列における列毎に１つの読み出し接続部が配置されている。複数の列毎に１つの読み出し接続部が配置されてもよい。一方、画素を制御するために複数の制御信号が必要であるため、複数の画素の配列における行毎に複数の制御接続部が配置されている。複数の行毎に複数の制御接続部が配置されてもよい。
　上記の事情により、制御接続部の数が読み出し接続部の数よりも多くなりうる。また、制御接続部を配置可能な領域は、垂直走査回路が配置された領域のみである。このため、制御接続部のピッチが読み出し接続部のピッチよりも狭くなりやすい。したがって、２つの制御接続部が接触することにより、２つの基板間の電気的な接続の不良が発生しやすい。
　本発明は、２つの基板間の電気的な接続の不良を低減することができる固体撮像装置を提供することを目的とする。
　本発明の第１の態様によれば、固体撮像装置は、第１の基板と、第２の基板と、接続部とを有する。前記第２の基板は前記第１の基板に積層されている。前記接続部は、前記第１の基板と前記第２の基板との間に配置されている。前記第１の基板は、複数の画素と、複数の第１の制御信号線とを有する。前記複数の画素は、行列状に配置され、制御信号に応じて画素信号を出力する。前記複数の第１の制御信号線は、前記複数の画素の配列におけるそれぞれの行の前記画素に接続されている。前記第２の基板は、複数の第２の制御信号線と、制御回路とを有する。前記複数の第２の制御信号線は、前記複数の第１の制御信号線に対応するように配置されている。前記制御回路は、前記複数の第２の制御信号線に接続され、前記制御信号を出力する。前記接続部は、複数の制御接続部と、複数の読み出し接続部とを有する。前記複数の制御接続部のそれぞれは前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続されている。前記複数の読み出し接続部は、前記複数の画素から出力された前記画素信号を前記第２の基板に出力する。
　本発明の第２の態様によれば、第１の態様において、前記第１の基板はさらに、前記複数の画素の配列におけるそれぞれの列の前記画素に接続された複数の第１の読み出し信号線を有してもよい。前記複数の読み出し接続部のそれぞれは前記複数の第１の読み出し信号線の１つに接続されてもよい。
　本発明の第３の態様によれば、第２の態様において、前記第２の基板はさらに、前記複数の第１の読み出し信号線に対応するように配置された複数の第２の読み出し信号線を有してもよい。前記複数の読み出し接続部のそれぞれは、前記複数の第１の読み出し信号線の１つと前記複数の第２の読み出し信号線の対応する１つとに接続されてもよい。
　本発明の第４の態様によれば、第１の態様において、前記複数の画素の配列における同一の行の前記画素に接続された１つの前記第１の制御信号線に接続された前記制御接続部の数は、前記複数の画素の配列における列の数よりも少なくてもよい。
　本発明の第５の態様によれば、第１の態様において、前記複数の画素の配列における同一の列の前記画素から出力された前記画素信号が入力される前記読み出し接続部の数は、前記複数の画素の配列における行の数よりも少なくてもよい。
　本発明の第６の態様によれば、第１の態様において、２つ以上の前記制御接続部が前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続されてもよい。
　本発明の第７の態様によれば、第１の態様において、前記複数の読み出し接続部のそれぞれの断面積は、前記複数の制御接続部のそれぞれの断面積よりも大きくてもよい。
　本発明の第８の態様によれば、第１の態様において、前記制御回路は、前記複数の画素のそれぞれに供給される複数の前記制御信号を出力してもよい。前記制御回路から前記複数の画素のそれぞれまでの複数の前記制御信号の経路の長さは、複数の前記制御信号毎に異なってもよい。
　上記の各態様によれば、複数の第１の制御信号線が第１の基板に配置され、複数の第２の制御信号線が第２の基板に配置されている。複数の制御接続部は、複数の第１の制御信号線の１つと複数の第２の制御信号線の対応する１つとに接続されている。このため、複数の制御接続部を配置可能な領域が拡大する。この結果、制御接続部のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。
本発明の第１の実施形態の撮像装置の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置の断面図である。 本発明の第１の実施形態の固体撮像装置の断面図である。 本発明の第１の実施形態の固体撮像装置が有する第１の基板の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置が有する第２の基板の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置が有する共有画素の構成を示す回路図である。 本発明の第２の実施形態の固体撮像装置の構成を示すブロック図である。 本発明の第２の実施形態の固体撮像装置の断面図である。 本発明の第２の実施形態の固体撮像装置が有する第１の基板の構成を示すブロック図である。 本発明の第２の実施形態の固体撮像装置が有する第２の基板の構成を示すブロック図である。 本発明の第３の実施形態の固体撮像装置の断面図である。 本発明の第３の実施形態の固体撮像装置が有する第１の基板の構成を示すブロック図である。 本発明の第３の実施形態の固体撮像装置が有する第２の基板の構成を示すブロック図である。 本発明の第４の実施形態の固体撮像装置の断面図である。
　図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
　図１は、本発明の第１の実施形態の撮像装置７の構成を示している。撮像装置７は、撮像機能を有する電子機器であればよい。例えば、撮像装置７は、デジタルカメラと、デジタルビデオカメラと、内視鏡と、顕微鏡とのいずれか１つである。図１に示すように、撮像装置７は、固体撮像装置１と、レンズユニット部２と、画像信号処理装置３と、記録装置４と、カメラ制御装置５と、表示装置６とを有する。
　固体撮像装置１は、受光面に結像された被写体像を撮像信号等の信号に変換し、その信号を出力する。レンズユニット部２は、ズームレンズとフォーカスレンズとを有する。レンズユニット部２は、被写体からの光に基づく被写体像を固体撮像装置１の受光面に形成する。レンズユニット部２を介して取り込まれた光は固体撮像装置１の受光面に結像される。
　画像信号処理装置３は、固体撮像装置１から出力された信号に対して、予め定められた処理を行う。画像信号処理装置３によって行われる処理は、画像データへの変換、画像データの各種の補正、および画像データの圧縮などである。
　記録装置４は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置４は、撮像装置７に対して着脱可能である。表示装置６は、画像信号処理装置３によって処理された画像データ、または記録装置４から読み出された画像データに基づく画像を表示する。
　カメラ制御装置５は、撮像装置７全体の制御を行う。カメラ制御装置５の動作は、撮像装置７に内蔵されたＲＯＭに格納されているプログラムに規定されている。カメラ制御装置５は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
　図２は、固体撮像装置１の構成を示している。図２に示すように、固体撮像装置１は、垂直読み出し回路１０（制御回路）と、水平読み出し回路２０と、画素部３０と、メモリ部３１と、信号処理回路５０と、出力部７０とを有する。
　画素部３０は、複数の画素４０を有する。図２では複数の画素４０が配置されているが、代表として１つの画素４０の符号が示されている。複数の画素４０は行列状に配置されている。複数の画素４０は、制御信号に応じて画素信号を出力する。複数の画素４０はメモリ部３１に接続されている。複数の画素４０は、画素信号をメモリ部３１に出力する。メモリ部３１は、複数の画素４０から出力された画素信号を保持する。メモリ部３１に保持された画素信号は、信号処理回路５０に出力される。
　垂直読み出し回路１０は、複数の画素４０からの画素信号の読み出しを制御する。より具体的には、垂直読み出し回路１０は、画素信号の読み出しを制御するための制御信号を制御信号線８０に出力する。制御信号は、制御信号線８０によって複数の画素４０に伝送される。この制御信号によって、複数の画素４０の配列における同一の行に配置された２つ以上の画素４０から同時に画素信号が読み出される。
　信号処理回路５０は、水平読み出し回路２０による制御に従って、画素信号に対して信号処理を行う。例えば、信号処理回路５０は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）によるノイズ抑圧などの処理を行う。
　水平読み出し回路２０は、信号処理回路５０によって処理された画素信号を水平信号線６０に読み出す。より具体的には、水平読み出し回路２０は、信号処理回路５０による信号処理と、画素信号の読み出しとを制御するための制御信号を信号処理回路５０に出力する。この制御によって、複数の画素４０の配列における同一の行に配置された２つ以上の画素４０から出力された画素信号が水平信号線６０に順次読み出される。
　出力部７０は、信号処理回路５０によって処理された画素信号を外部に出力する。より具体的には、出力部７０は、信号処理回路５０によって処理された画素信号に対して、適宜、増幅処理などの処理を行う。出力部７０は、処理された画素信号を外部に出力する。
　図３と図４とは、固体撮像装置１の異なる断面を示している。図３と図４とに示すように、固体撮像装置１は、第１の基板１００と、第２の基板１１０と、接続部１２０とを有する。第２の基板１１０は、第１の基板１００に積層されている。接続部１２０は、第１の基板１００と第２の基板１１０との間に配置されている。
　接続部１２０は、複数の制御接続部１３と複数の読み出し接続部１４とを有する。図３では、１つの制御接続部１３が示されている。複数の制御接続部１３と複数の読み出し接続部１４とは、第１の基板１００と第２の基板１１０とを電気的に接続する。複数の制御接続部１３は、第１の基板１００と第２の基板１１０との間で制御信号を伝送する。複数の読み出し接続部１４は、第１の基板１００と第２の基板１１０との間で画素信号を伝送する。
　第１の基板１００はさらに、複数の第１の制御信号線８０Ａを有する。図３では、１つの第１の制御信号線８０Ａが示されている。第２の基板１１０はさらに、複数の第２の制御信号線８０Ｂを有する。図３では、１つの第２の制御信号線８０Ｂが示されている。複数の第１の制御信号線８０Ａと複数の第２の制御信号線８０Ｂとは、図２における制御信号線８０に対応する。複数の第１の制御信号線８０Ａは、第１の基板１００において制御信号を伝送する。複数の第２の制御信号線８０Ｂは、第２の基板１１０において制御信号を伝送する。
　図５は、第１の基板１００の構成を示している。図５に示すように、第１の基板１００は、画素部３０と、複数の第１の制御信号線８０Ａとを有する。図５では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図５では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図５では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図５では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図５では複数の第１の制御信号線８０Ａが配置されているが、代表として４つの第１の制御信号線８０Ａの符号が示されている。
　画素部３０は、複数の画素４０を有する。図５では複数の画素４０が配置されているが、代表として１つの画素４０の符号が示されている。複数の画素４０は行列状に配置されている。複数の画素４０は、制御信号に応じて画素信号を出力する。画素部３０は、複数の共有画素３５を有する。図５では複数の共有画素３５が配置されているが、代表として１つの共有画素３５の符号が示されている。複数の共有画素３５のそれぞれは２つ以上の画素４０を含む。図５では、複数の共有画素３５のそれぞれは、複数の画素４０の配列における列方向に配置された２つの画素４０を含む。１つの共有画素３５に含まれる２つの画素４０は、画素４０を構成する回路の一部を共有する。
　複数の第１の制御信号線８０Ａは、複数の画素４０の配列における行方向に配置されている。複数の第１の制御信号線８０Ａは、複数の画素４０の配列におけるそれぞれの行の画素４０に接続されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つに接続されている。図５では、１つの制御接続部１３が１つの第１の制御信号線８０Ａに接続されている。複数の制御接続部１３を介して第１の基板１００に転送された制御信号は、複数の第１の制御信号線８０Ａによって複数の画素４０に転送される。
　図５では、４つの制御信号が示されている。４つの制御信号は、制御信号φＴＸ１と、制御信号φＴＸ２と、制御信号φＲＳＴと、制御信号φＳＥＬとである。これらの制御信号については後述する。複数の第１の制御信号線８０Ａの少なくとも一部は、１つの共有画素３５に含まれる２つの画素４０に共通に接続されている。このため、複数の制御信号の少なくとも一部は、１つの共有画素３５に含まれる２つの画素４０に共通に供給される。
　複数の画素４０の配列における同一の行の画素４０に接続された１つの第１の制御信号線８０Ａに接続された制御接続部１３の数は、複数の画素４０の配列における列の数よりも少なくてもよい。図５では、同一の行の画素４０に接続された１つの第１の制御信号線８０Ａに接続された制御接続部１３の数は１である。図５では、複数の画素４０の配列における列の数は４である。
　複数の画素４０は、制御信号に応じて画素信号を出力する。複数の画素４０のそれぞれは、複数の読み出し接続部１４の１つに接続されている。つまり、複数の読み出し接続部１４のそれぞれは、１つの共有画素３５に含まれる２つの画素４０のそれぞれに対応するように配置されている。複数の読み出し接続部１４は、複数の画素４０から出力された画素信号を第２の基板１１０に出力する。つまり、複数の画素４０から出力された画素信号は、複数の読み出し接続部１４によって第２の基板１１０に転送される。
　図６は、第２の基板１１０の構成を示している。図６に示すように、第２の基板１１０は、垂直読み出し回路１０と、水平読み出し回路２０と、メモリ部３１と、信号処理回路５０と、出力部７０と、複数の第２の制御信号線８０Ｂとを有する。図６では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図６では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図６では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図６では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図６では複数の第２の制御信号線８０Ｂが配置されているが、代表として４つの第２の制御信号線８０Ｂの符号が示されている。
　複数の第２の制御信号線８０Ｂは、複数の画素４０の配列における行方向に配置されている。複数の第２の制御信号線８０Ｂは、複数の第１の制御信号線８０Ａに対応するように配置されている。複数の制御接続部１３のそれぞれは、複数の第２の制御信号線８０Ｂの１つに接続されている。図６では、１つの制御接続部１３が１つの第２の制御信号線８０Ｂに接続されている。図５と図６とに示すように、複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。異なる複数の制御信号に対応する複数の制御接続部１３の、行方向の位置は互いに異なる。例えば、制御信号φＴＸ１に対応する制御接続部１３の、行方向の位置と、制御信号φＴＸ２に対応する制御接続部１３の、行方向の位置とは異なる。２つ以上の制御接続部１３が複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されてもよい。
　垂直読み出し回路１０は、複数の第２の制御信号線８０Ｂに接続されている。垂直読み出し回路１０は、制御信号を出力する。垂直読み出し回路１０から出力された制御信号は、複数の第２の制御信号線８０Ｂによって複数の制御接続部１３に転送される。複数の制御接続部１３は、垂直読み出し回路１０から出力された制御信号を第１の基板１００に出力する。
　複数の読み出し接続部１４は、複数の画素４０から出力された画素信号を第２の基板１１０に出力する。複数の読み出し接続部１４は、メモリ部３１に接続されている。複数の読み出し接続部１４によって転送された画素信号は、メモリ部３１に入力される。水平読み出し回路２０と、メモリ部３１と、信号処理回路５０と、出力部７０とについては既に説明したので、それらについての説明を省略する。
　垂直読み出し回路１０は、複数の画素４０のそれぞれに供給される複数の制御信号を出力する。図６では、４つの制御信号が示されている。４つの制御信号は、制御信号φＴＸ１と、制御信号φＴＸ２と、制御信号φＲＳＴと、制御信号φＳＥＬとである。制御信号φＴＸ１と制御信号φＴＸ２とはそれぞれ、共有画素３５を構成する２つの画素４０の１つに対応する。制御信号φＲＳＴと制御信号φＳＥＬとは、共有画素３５を構成する２つの画素４０に共通に対応する。
　垂直読み出し回路１０から複数の画素４０のそれぞれまでの複数の制御信号の経路の長さは、複数の制御信号毎に異なる。複数の制御信号の経路の長さは、垂直読み出し回路１０から制御接続部１３までの第２の制御信号線８０Ｂの長さと、制御接続部１３から画素４０までの第１の制御信号線８０Ａの長さとの和である。例えば、制御信号φＴＸ１の経路の長さと制御信号φＴＸ２の経路の長さとは異なる。
　制御接続部１３は、第１の制御信号線８０Ａと第２の制御信号線８０Ｂとの任意の位置に配置可能である。このため、図５と図６とに示すように、異なる複数の制御信号に対応する複数の制御接続部１３の、行方向の位置が互いに異なるように、複数の制御接続部１３を配置することが可能である。したがって、複数の制御接続部１３を配置可能な領域が拡大する。
　図７は、共有画素３５の構成を示している。図７に示すように、共有画素３５は、複数の画素回路４０ａと、増幅トランジスタＭａと、リセットトランジスタＭｒｓｔと、選択トランジスタＭｓｅｌとを有する。複数の画素４０のそれぞれは画素回路４０ａを有する。複数の画素４０は、増幅トランジスタＭａと、リセットトランジスタＭｒｓｔと、選択トランジスタＭｓｅｌとを共有する。図７では、各要素の配置が複雑にならないようにするために、共有画素３５を構成する複数の画素回路４０ａが図７における横方向に並んでいる。
　画素回路４０ａは、光電変換素子ＰＤｋと転送トランジスタＭｔｘｋとを有する。ｋは、１からｎのいずれかの整数である。ｎは、２以上の整数である。ｎは、共有画素３５を構成する画素４０の数である。転送トランジスタＭｔｘｋと、増幅トランジスタＭａと、リセットトランジスタＭｒｓｔと、選択トランジスタＭｓｅｌとは、Ｎ型のトランジスタである。これらのトランジスタがＰ型のトランジスタであってもよい。
　光電変換素子ＰＤｋの入力端子はグランドに接続されている。転送トランジスタＭｔｘｋのドレインは光電変換素子ＰＤｋの出力端子に接続されている。転送トランジスタＭｔｘｋのゲートは第１の制御信号線８０Ａに接続されている。制御信号φＴＸｋが転送トランジスタＭｔｘｋのゲートに入力される。
　リセットトランジスタＭｒｓｔのソースは電源端子に接続されている。電源電圧ＶＤＤが電源端子に入力される。リセットトランジスタＭｒｓｔのドレインは、複数の転送トランジスタＭｔｘｋのソースに接続されている。リセットトランジスタＭｒｓｔのゲートは第１の制御信号線８０Ａに接続されている。制御信号φＲＳＴがリセットトランジスタＭｒｓｔに供給される。
　増幅トランジスタＭａのドレインは電源端子に接続されている。増幅トランジスタＭａのゲートは、複数の転送トランジスタＭｔｘｋのソースに接続されている。選択トランジスタＭｓｅｌのドレインは増幅トランジスタＭａのソースに接続されている。選択トランジスタＭｓｅｌのソースは読み出し接続部１４に接続されている。選択トランジスタＭｓｅｌのゲートは第１の制御信号線８０Ａに接続されている。制御信号φＳＥＬが選択トランジスタＭｓｅｌに供給される。
　例えば、光電変換素子ＰＤｋはフォトダイオードである。光電変換素子ＰＤｋは、固体撮像装置１に入射した光の量に基づく電荷を生成する。光電変換素子ＰＤｋは、生成された電荷を保持する。転送トランジスタＭｔｘｋは、光電変換素子ＰＤｋに保持された電荷を増幅トランジスタＭａのゲートに転送する。転送トランジスタＭｔｘｋのオンとオフとは、制御信号φＴＸｋによって制御される。転送トランジスタＭｔｘｋによって転送された電荷は、増幅トランジスタＭａのゲートに保持される。
　リセットトランジスタＭｒｓｔは、光電変換素子ＰＤｋに保持された電荷と、増幅トランジスタＭａのゲートに保持された電荷とをリセットする。リセットトランジスタＭｒｓｔのオンとオフとは、制御信号φＲＳＴによって制御される。リセットトランジスタＭｒｓｔと転送トランジスタＭｔｘｋとが同時にオンになることによって、光電変換素子ＰＤｋに保持された電荷がリセットされる。
　増幅トランジスタＭａは、ゲートに保持されている電荷に基づく信号を増幅した画素信号をソースから出力する。選択トランジスタＭｓｅｌは、増幅トランジスタＭａから出力された画素信号を読み出し接続部１４に出力する。選択トランジスタＭｓｅｌのオンとオフとは、制御信号φＳＥＬによって制御される。
　制御信号φＲＳＴと制御信号φＳＥＬとは、１つの共有画素３５に含まれる２つ以上の画素４０に共通に供給される。このため、制御信号φＲＳＴを伝送する第１の制御信号線８０Ａと、制御信号φＳＥＬを伝送する第１の制御信号線８０Ａとは、１つの共有画素３５に含まれる２つ以上の画素４０に共通に接続されている。
　複数の画素４０は、画素４０を構成する回路の一部を２つ以上の画素４０間で共有しなくてもよい。つまり、複数の画素４０のそれぞれが、他の画素４０から独立していてもよい。画素４０の構成は、図７に示す構成に限らない。
　本発明の各態様の固体撮像装置は、水平読み出し回路２０と、メモリ部３１と、信号処理回路５０と、出力部７０との少なくとも１つに対応する構成を有していなくてもよい。
　第１の実施形態によれば、第１の基板１００と、第２の基板１１０と、接続部１２０とを有する固体撮像装置１が構成される。第１の基板１００は、複数の画素４０と、複数の第１の制御信号線８０Ａとを有する。第２の基板１１０は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。
　第１の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１００に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１０に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。
　複数の画素４０の配列における同一の行の画素４０に接続された１つの第１の制御信号線８０Ａに接続された制御接続部１３の数は、複数の画素４０の配列における列の数よりも少なくてもよい。このため、制御接続部１３のピッチが広くなる。この結果、２つの制御接続部１３の接触が回避される。つまり、２つの基板間の電気的な接続の不良を低減することができる。
　２つ以上の制御接続部１３が複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されてもよい。１つの第１の制御信号線８０Ａと１つの第２の制御信号線８０Ｂとに２つ以上の制御接続部１３が接続されることにより、第１の基板１００と第２の基板１１０との間の制御信号の経路の抵抗が低減する。このため、制御信号の電圧降下が低減する。制御信号の電圧降下によって画素４０が正しく動作しない場合がある。制御信号の電圧降下が低減することによって、画素４０の不良な動作が低減する。
　（第２の実施形態）
　本発明の第２の実施形態では、図２に示す固体撮像装置１が図８に示す固体撮像装置１Ａに変更される。図８は、固体撮像装置１Ａの構成を示している。図８に示すように、固体撮像装置１Ａは、垂直読み出し回路１０（制御回路）と、水平読み出し回路２０と、画素部３０と、信号処理回路５０と、出力部７０とを有する。
　図８に示す構成について、図２に示す構成と異なる点を説明する。
　固体撮像装置１Ａでは、図２に示す固体撮像装置１におけるメモリ部３１が削除されている。複数の画素４０から出力された画素信号は、垂直信号線９０によって信号処理回路５０に伝送される。
　上記以外の点については、図８に示す構成は図２に示す構成と同様である。
　図９は、固体撮像装置１Ａの断面を示している。図９に示すように、固体撮像装置１Ａは、第１の基板１０１と、第２の基板１１１と、接続部１２０とを有する。
　図９に示す構成について、図４に示す構成と異なる点を説明する。
　固体撮像装置１Ａでは、図４に示す第１の基板１００が図９に示す第１の基板１０１に変更される。また、固体撮像装置１Ａでは、図４に示す第２の基板１１０が図９に示す第２の基板１１１に変更される。
　第１の基板１０１は、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）を有する。図９では、複数の第１の垂直信号線９０Ａが存在するが、代表として１つの第１の垂直信号線９０Ａの符号が示されている。複数の第１の垂直信号線９０Ａは、図８における垂直信号線９０に対応する。複数の第１の垂直信号線９０Ａは、第１の基板１０１において画素信号を伝送する。
　上記以外の点については、図９に示す構成は図４に示す構成と同様である。固体撮像装置１Ａにおいて、制御接続部１３を含む断面は、図３に示す固体撮像装置１の断面と同様である。
　図１０は、第１の基板１０１の構成を示している。図１０に示すように、第１の基板１０１は、画素部３０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａとを有する。図１０では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１０では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１０では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１０では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１０では複数の第１の制御信号線８０Ａが配置されているが、代表として４つの第１の制御信号線８０Ａの符号が示されている。図１０では複数の第１の垂直信号線９０Ａが配置されているが、代表として１つの第１の垂直信号線９０Ａの符号が示されている。
　図１０に示す構成について、図５に示す構成と異なる点を説明する。
　複数の第１の垂直信号線９０Ａは、複数の画素４０の配列における列方向に配置されている。複数の第１の垂直信号線９０Ａは、複数の画素４０の配列におけるそれぞれの列の画素４０に接続されている。複数の読み出し接続部１４のそれぞれは、複数の第１の垂直信号線９０Ａの１つに接続されている。図１０では、１つの読み出し接続部１４が１つの第１の垂直信号線９０Ａに接続されている。複数の画素４０から出力された画素信号は、複数の第１の垂直信号線９０Ａによって複数の読み出し接続部１４に転送される。複数の読み出し接続部１４は、複数の画素４０から出力された画素信号を第２の基板１１１に出力する。
　複数の第１の垂直信号線９０Ａの少なくとも一部は、１つの共有画素３５に含まれる２つの画素４０に共通に接続されている。このため、画素信号は、１つの共有画素３５に含まれる２つの画素４０から、共通の第１の垂直信号線９０Ａに出力される。
　第１の基板１０１では、第１の垂直信号線９０Ａが配置されている。複数の画素４０の配列における同一の列の画素４０から出力された画素信号は、１つの第１の垂直信号線９０Ａによって１つの読み出し接続部１４に転送される。このため、図５に示す第１の基板１００と比較して、複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数が少なくなりうる。図５に示す第１の基板１００では、同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は２である。図１０に示す第１の基板１０１では、同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は１である。このため、複数の制御接続部１３を配置可能な領域が拡大する。
　複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は、複数の画素４０の配列における行の数よりも少なくてもよい。図１０では、同一の列の画素４０に接続された１つの第１の垂直信号線９０Ａに接続された読み出し接続部１４の数は１である。図１０では、複数の画素４０の配列における行の数は４である。
　図５では、複数の読み出し接続部１４は、複数の画素４０が配置された領域すなわち画素領域の内部に配置されている。図１０では、複数の読み出し接続部１４は、画素領域の外部に配置されている。複数の読み出し接続部１４は、画素領域の内部に配置されてもよい。図１０では、複数の読み出し接続部１４が画素領域の内部に配置されている場合と比較して、複数の制御接続部１３を配置可能な領域が拡大する。
　上記以外の点については、図１０に示す構成は図５に示す構成と同様である。
　図１１は、第２の基板１１１の構成を示している。図１１に示すように、第２の基板１１１は、垂直読み出し回路１０と、水平読み出し回路２０と、信号処理回路５０と、出力部７０と、複数の第２の制御信号線８０Ｂとを有する。図１１では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１１では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１１では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１１では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１１では複数の第２の制御信号線８０Ｂが配置されているが、代表として４つの第２の制御信号線８０Ｂの符号が示されている。
　図１１に示す構成について、図６に示す構成と異なる点を説明する。
　第２の基板１１１では、図６に示す第２の基板１１０におけるメモリ部３１が削除されている。複数の読み出し接続部１４は、信号処理回路５０に接続されている。複数の読み出し接続部１４は、信号処理回路５０の入力部を構成する。複数の読み出し接続部１４によって転送された画素信号は、信号処理回路５０に入力される。信号処理回路５０については既に説明したので、信号処理回路５０についての説明を省略する。
　上記以外の点については、図１１に示す構成は図６に示す構成と同様である。
　第２の実施形態によれば、第１の基板１０１と、第２の基板１１１と、接続部１２０とを有する固体撮像装置１Ａが構成される。第１の基板１０１は、複数の画素４０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。第２の基板１１１は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。
　第２の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１０１に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１１に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。
　第２の実施形態では、複数の読み出し接続部１４のそれぞれは複数の第１の垂直信号線９０Ａの１つに接続されている。このため、複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数が少なくなりうる。この結果、複数の制御接続部１３を配置可能な領域が拡大する。つまり、２つの基板間の電気的な接続の不良を低減することができる。
　複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は、複数の画素４０の配列における行の数よりも少なくてもよい。このため、読み出し接続部１４のピッチが広くなる。この結果、２つの読み出し接続部１４の接触が回避される。つまり、２つの基板間の電気的な接続の不良を低減することができる。
　（第３の実施形態）
　本発明の第３の実施形態では、図９に示す固体撮像装置１Ａが図１２に示す固体撮像装置１Ｂに変更される。図１２は、固体撮像装置１Ｂの断面を示している。図１２に示すように、固体撮像装置１Ｂは、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する。
　図１２に示す構成について、図９に示す構成と異なる点を説明する。
　固体撮像装置１Ｂでは、図９に示す第１の基板１０１が図１２に示す第１の基板１０２に変更される。また、固体撮像装置１Ｂでは、図９に示す第２の基板１１１が図１２に示す第２の基板１１２に変更される。
　第１の基板１０２において、複数の読み出し接続部１４が配置されている位置と、図９に示す第１の基板１０１において複数の読み出し接続部１４が配置されている位置とは異なる。第２の基板１１２は、複数の第２の垂直信号線９０Ｂ（第２の読み出し信号線）を有する。図１２では、複数の第２の垂直信号線９０Ｂが存在するが、代表として１つの第２の垂直信号線９０Ｂの符号が示されている。複数の第１の垂直信号線９０Ａと複数の第２の垂直信号線９０Ｂとは、図８における垂直信号線９０に対応する。複数の第２の垂直信号線９０Ｂは、第２の基板１１２において画素信号を伝送する。
　上記以外の点については、図１２に示す構成は図９に示す構成と同様である。固体撮像装置１Ｂにおいて、制御接続部１３を含む断面は、図３に示す固体撮像装置１の断面と同様である。
　図１３は、第１の基板１０２の構成を示している。図１３に示すように、第１の基板１０２は、画素部３０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。図１３では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１３では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１３では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１３では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１３では複数の第１の制御信号線８０Ａが配置されているが、代表として４つの第１の制御信号線８０Ａの符号が示されている。図１３では複数の第１の垂直信号線９０Ａが配置されているが、代表として１つの第１の垂直信号線９０Ａの符号が示されている。
　図１３に示す構成について、図１０に示す構成と異なる点を説明する。
　複数の読み出し接続部１４は、複数の画素４０が配置された領域すなわち画素領域の内部に配置されている。複数の画素４０の配列における隣接する２つの列に対応する２つの読み出し接続部１４の、列方向の位置は互いに異なる。
　上記以外の点については、図１３に示す構成は図１０に示す構成と同様である。
　図１４は、第２の基板１１２の構成を示している。図１４に示すように、第２の基板１１２は、垂直読み出し回路１０と、水平読み出し回路２０と、信号処理回路５０と、出力部７０と、複数の第２の制御信号線８０Ｂと、複数の第２の垂直信号線９０Ｂとを有する。図１４では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１４では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１４では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１４では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１４では複数の第２の制御信号線８０Ｂが配置されているが、代表として４つの第２の制御信号線８０Ｂの符号が示されている。図１４では複数の第２の垂直信号線９０Ｂが配置されているが、代表として１つの第２の垂直信号線９０Ｂの符号が示されている。
　図１４に示す構成について、図１１に示す構成と異なる点を説明する。
　複数の第２の垂直信号線９０Ｂは、複数の画素４０の配列における列方向に配置されている。複数の第２の垂直信号線９０Ｂは、複数の第１の垂直信号線９０Ａに対応するように配置されている。複数の読み出し接続部１４のそれぞれは、複数の第２の垂直信号線９０Ｂの１つに接続されている。図１４では、１つの読み出し接続部１４が１つの第２の垂直信号線９０Ｂに接続されている。図１３と図１４とに示すように、複数の読み出し接続部１４のそれぞれは、複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されている。２つ以上の読み出し接続部１４が複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されてもよい。
　複数の第２の垂直信号線９０Ｂは、信号処理回路５０の入力部に接続されている。複数の読み出し接続部１４によって転送された画素信号は、複数の第２の垂直信号線９０Ｂによって信号処理回路５０の入力部に転送される。信号処理回路５０については既に説明したので、信号処理回路５０についての説明を省略する。
　上記以外の点については、図１４に示す構成は図１１に示す構成と同様である。
　読み出し接続部１４は、第１の垂直信号線９０Ａと第２の垂直信号線９０Ｂとの任意の位置に配置可能である。このため、図１３と図１４とに示すように、複数の画素４０の配列における隣接する２つの列に対応する２つの読み出し接続部１４の、列方向の位置が互いに異なるように、複数の読み出し接続部１４を配置することが可能である。したがって、複数の読み出し接続部１４を配置可能な領域が拡大する。
　第３の実施形態によれば、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する固体撮像装置１Ｂが構成される。第１の基板１０２は、複数の画素４０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。第２の基板１１２は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）と、複数の第２の垂直信号線９０Ｂ（第２の読み出し信号線）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。
　第３の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１０２に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１２に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。
　第３の実施形態では、複数の読み出し接続部１４のそれぞれは、複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されている。このため、複数の読み出し接続部１４を配置可能な領域が拡大する。この結果、読み出し接続部１４のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。
　２つ以上の読み出し接続部１４が複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されてもよい。１つの第１の垂直信号線９０Ａと１つの第２の垂直信号線９０Ｂとに２つ以上の読み出し接続部１４が接続されることにより、第１の基板１０２と第２の基板１１２との間の画素信号の経路の抵抗が低減する。このため、画素信号の電圧降下が低減する。この結果、画像の品質低下が低減する。
　（第４の実施形態）
　本発明の第４の実施形態では、図１２に示す固体撮像装置１Ｂが図１５に示す固体撮像装置１Ｃに変更される。図１５は、固体撮像装置１Ｃの断面を示している。図１５に示すように、固体撮像装置１Ｃは、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する。
　図１５に示す構成について、図１２に示す構成と異なる点を説明する。
　固体撮像装置１Ｃにおける読み出し接続部１４は、図１２に示す固体撮像装置１Ｂにおける読み出し接続部１４よりも太く構成されている。このため、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きい。読み出し接続部１４の断面積は、第１の基板１０２と第２の基板１１２との積層方向に垂直な平面における読み出し接続部１４の断面積である。同様に、制御接続部１３の断面積は、第１の基板１０２と第２の基板１１２との積層方向に垂直な平面における制御接続部１３の断面積である。
　上記以外の点については、図１５に示す構成は図１２に示す構成と同様である。固体撮像装置１Ｃにおいて、制御接続部１３を含む断面は、図３に示す固体撮像装置１の断面と同様である。
　図３と図４とに示す固体撮像装置１において、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きくてもよい。図９に示す固体撮像装置１Ａにおいて、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きくてもよい。図１２に示す固体撮像装置１Ｂにおいて、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きくてもよい。
　第４の実施形態によれば、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する固体撮像装置１Ｃが構成される。第１の基板１０２は、複数の画素４０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。第２の基板１１２は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）と、複数の第２の垂直信号線９０Ｂ（第２の読み出し信号線）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。
　第４の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１０２に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１２に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。
　第４の実施形態では、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きい。このため、複数の読み出し接続部１４の抵抗が低減する。この結果、画素信号の電圧降下が低減する。
　以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
　本発明の各実施形態によれば、複数の第１の制御信号線が第１の基板に配置され、複数の第２の制御信号線が第２の基板に配置されている。複数の制御接続部は、複数の第１の制御信号線の１つと複数の第２の制御信号線の対応する１つとに接続されている。このため、複数の制御接続部を配置可能な領域が拡大する。この結果、制御接続部のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。
　１，１Ａ，１Ｂ，１Ｃ　固体撮像装置
　２　レンズユニット部
　３　画像信号処理装置
　４　記録装置
　５　カメラ制御装置
　６　表示装置
　７　撮像装置
　１０　垂直読み出し回路
　１３　制御接続部
　１４　読み出し接続部
　２０　水平読み出し回路
　３０　画素部
　３１　メモリ部
　３５　共有画素
　４０　画素
　４０ａ　画素回路
　５０　信号処理回路
　６０　水平信号線
　７０　出力部
　８０　制御信号線
　８０Ａ　第１の制御信号線
　８０Ｂ　第２の制御信号線
　９０　垂直信号線
　９０Ａ　第１の垂直信号線
　９０Ｂ　第２の垂直信号線
　１００，１０１，１０２　第１の基板
　１１０，１１１，１１２　第２の基板
　１２０　接続部

Claims (8)

  1. 　第１の基板と、
    　前記第１の基板に積層された第２の基板と、
    　前記第１の基板と前記第２の基板との間に配置された接続部と、
    　を有し、
    　前記第１の基板は、
    　行列状に配置され、制御信号に応じて画素信号を出力する複数の画素と、
    　前記複数の画素の配列におけるそれぞれの行の前記画素に接続された複数の第１の制御信号線と、
    　を有し、
    　前記第２の基板は、
    　前記複数の第１の制御信号線に対応するように配置された複数の第２の制御信号線と、
    　前記複数の第２の制御信号線に接続され、前記制御信号を出力する制御回路と、
    　を有し、
    　前記接続部は、
    　それぞれが前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続された複数の制御接続部と、
    　前記複数の画素から出力された前記画素信号を前記第２の基板に出力する複数の読み出し接続部と、
    　を有する固体撮像装置。
  2. 　前記第１の基板はさらに、前記複数の画素の配列におけるそれぞれの列の前記画素に接続された複数の第１の読み出し信号線を有し、前記複数の読み出し接続部のそれぞれは前記複数の第１の読み出し信号線の１つに接続された請求項１に記載の固体撮像装置。
  3. 　前記第２の基板はさらに、前記複数の第１の読み出し信号線に対応するように配置された複数の第２の読み出し信号線を有し、
    　前記複数の読み出し接続部のそれぞれは、前記複数の第１の読み出し信号線の１つと前記複数の第２の読み出し信号線の対応する１つとに接続された
    　請求項２に記載の固体撮像装置。
  4. 　前記複数の画素の配列における同一の行の前記画素に接続された１つの前記第１の制御信号線に接続された前記制御接続部の数は、前記複数の画素の配列における列の数よりも少ない請求項１に記載の固体撮像装置。
  5. 　前記複数の画素の配列における同一の列の前記画素から出力された前記画素信号が入力される前記読み出し接続部の数は、前記複数の画素の配列における行の数よりも少ない請求項１に記載の固体撮像装置。
  6. 　２つ以上の前記制御接続部が前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続された請求項１に記載の固体撮像装置。
  7. 　前記複数の読み出し接続部のそれぞれの断面積は、前記複数の制御接続部のそれぞれの断面積よりも大きい請求項１に記載の固体撮像装置。
  8. 　前記制御回路は、前記複数の画素のそれぞれに供給される複数の前記制御信号を出力し、
    　前記制御回路から前記複数の画素のそれぞれまでの複数の前記制御信号の経路の長さは、複数の前記制御信号毎に異なる
    　請求項１に記載の固体撮像装置。
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