JP6256054B2 - 固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。

下記特許文献１には、複数の画素であって少なくとも２つの画素がそれぞれ（ａ）フォトディテクタ、（ｂ）フローティング容量部をなす電荷電圧変換領域及び（ｃ）増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続する連結スイッチとを備えた固体撮像素子が開示されている。

特表２００８−５４６３１３号公報

前記従来の固体撮像素子において、前記連結スイッチをオンして前記電荷電圧変換領域同士を接続することによって、接続された全体の電荷電圧変換領域での飽和電子数が拡大されるため、ダイナミックレンジを拡大させることができる。

また、前記従来の固体撮像素子において、前記連結スイッチをオフして前記電荷電圧変換領域を他の電荷電圧変換領域から切り離すことによって、電荷電圧変換容量が小さくなってその電荷電圧変換係数が大きくなるため、高感度読出し時のＳＮ比が高くなる。

しかし、前記従来の固体撮像素子では、前記連結スイッチをオフにしても、高感度読み出し時のＳＮ比をさほど高くすることはできなかった。

本発明は、このような事情に鑑みてなされたもので、ダイナミックレンジを拡大させることができるとともに、高感度読出し時のＳＮ比を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、所定方向に並んだ２つの光電変換部、ノード、前記２つの光電変換部に対応して設けられ前記２つの光電変換部から前記ノードに電荷をそれぞれ転送する２つの転送トランジスタ、前記ノードの電位をリセットするリセットトランジスタ、及び、連結トランジスタを有する複数の画素ブロックを備え、前記各画素ブロックにおいて、前記２つの転送トランジスタ、前記リセットトランジスタ及び前記連結トランジスタの各一方のソース／ドレイン拡散領域が、１つの拡散領域で兼用され、２つ以上の前記画素ブロックの前記連結トランジスタの他方のソース／ドレイン拡散領域が、互いに電気的に接続されたものである。

第２の態様による固体撮像素子は、前記第１の態様において、前記各画素ブロックにおいて、前記２つの転送トランジスタの各ゲート電極は、前記１つの拡散領域の前記所定方向の一方側及び他方側に配置され、前記各画素ブロックにおいて、前記リセットトランジスタ及び前記連結トランジスタの各ゲート電極は、前記１つの拡散領域の前記所定方向と交差する方向の一方側及び他方側に配置されたものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記複数の画素ブロックの前記２つの光電変換部の各々は、全体として格子状に配置され、前記複数の画素ブロックの前記２つの光電変換部の対は、前記所定方向と交差する方向に隣り合って前記所定方向へ並んだ前記対の２列が、互いに対して前記光電変換部の１ピッチ分だけ前記所定方向へずれるように、千鳥状に配置されたものである。

第４の態様による固体撮像素子は、前記第３の態様において、前記２つ以上の画素ブロックのうちの１つの画素ブロックの前記２つの光電変換部の前記所定方向の位置と前記２つ以上の画素ブロックのうちの他の１つの画素ブロックの前記２つの光電変換部の前記所定方向の位置とは、それぞれ同じであり、前記２つ以上の画素ブロックのうちの前記１つの画素ブロックの前記２つの光電変換部の前記交差する方向の位置と前記２つ以上の画素ブロックのうちの前記他の１つの画素ブロックの前記２つの光電変換部の前記交差する方向の位置とは、前記光電変換部の２ピッチ分だけずれたものである。

第５の態様による固体撮像素子は、前記第３又は第４の態様において、前記複数の画素ブロックのうち前記対の前記所定方向の位置を同じくする画素ブロックのグループに対応して設けられ対応するグループの画素ブロックの出力信号を受け取る信号線を、備えたものである。

第６の態様による固体撮像素子は、前記第３乃至第５のいずれかの態様において、前記対が前記２列をなす前記各画素ブロックの前記２つの転送トランジスタのうちの一方の転送トランジスタのゲート電極は、電気的に共通に接続され、前記対が前記２列をなす前記各画素ブロックの前記２つの転送トランジスタのうちの他方の転送トランジスタのゲート電極は、電気的に共通に接続されたものである。

第７の態様による固体撮像素子は、前記第１乃至第６のいずれかの態様において、前記各画素ブロックは、前記ノードの電位に応じた信号を出力する増幅トランジスタと、前記１つの拡散領域と前記増幅トランジスタのゲート電極との間を電気的に接続し、最下層の配線層で構成された配線とを有するものである。

第８の態様による固体撮像素子は、前記第１乃至第７のいずれかの態様において、前記画素ブロックの出力信号を受け取る信号線を備え、前記各画素ブロックは、前記ノードの電位に応じた信号を出力する増幅トランジスタと、前記１つの拡散領域と前記増幅トランジスタのゲート電極との間を電気的に接続し、当該画素ブロックの出力信号を受け取る前記信号線と隣接した配線とを有するものである。

第９の態様による固体撮像素子は、前記第１乃至第８のいずれかの態様において、第１の動作モードにおいて、前記２つ以上の画素ブロックのうちの１つの画素ブロックの前記連結トランジスタがオフにされた状態で、前記１つの画素ブロックの前記２つの転送トランジスタの少なくとも１つがオンにされ、第２の動作モードにおいて、前記１つの画素ブロックの前記連結トランジスタがオンにされた状態で、前記１つの画素ブロックの前記２つの転送トランジスタの少なくとも１つがオンにされるものである。

第１０の態様による撮像装置は、前記第１乃至第９のいずれかの態様による固体撮像素子を備えたものである。

第１１の態様による撮像装置は、前記第９の態様による固体撮像素子を備え、ＩＳＯ感度の設定値に応じて前記各動作モードを切り替えるものである。

本発明によれば、ダイナミックレンジを拡大させることができるとともに、高感度読出し時のＳＮ比を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。

本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。 図１中の固体撮像素子の概略構成を示す回路図である。 図２中の４つの画素ブロックの付近を拡大して示す回路図である。 図２に示す固体撮像素子の画素ブロックとフォトダイオードとの関係を模式的に示す図である。 図３に示す４つの画素ブロックの付近を模式的に示す概略平面図である。 一部の配線を省略して図５中の２つの画素ブロックの付近を拡大して示す概略平面図である。 図２に示す固体撮像素子の所定の動作モードを示すタイミングチャートである。 図２に示す固体撮像素子の他の動作モードを示すタイミングチャートである。 比較例による固体撮像素子の概略構成を示す回路図である。 図９に示す固体撮像素子の画素ブロックとフォトダイオードとの関係を模式的に示す図である。 図１０中の４つの画素ブロックの付近を模式的に示す概略平面図である。

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態による電子カメラ１を模式的に示す概略ブロック図である。

本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、動画を撮像するビデオカメラ等の電子カメラなどの種々の撮像装置に適用することができる。

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部３によってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子４の撮像面が配置される。

固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。通常の本撮影時（静止画撮影時）などでは、撮像制御部５は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子４を制御する。また、電子ビューファインダーモード時や動画撮影時などでは、撮像制御部５は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子４を制御する。これらのとき、撮像制御部５は、後述するように、ＩＳＯ感度の設定値に応じて、後述する各動作モードの読み出し動作を行うように、固体撮像素子４を制御する。デジタル信号処理部６は、固体撮像素子４から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部６による処理後の画像信号は、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部３、撮像制御部５、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部１４が接続される。操作部１４によって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。

電子カメラ１内のＣＰＵ９は、操作部１４の操作により電子ビューファインダーモードや動画撮影や通常の本撮影（静止画撮影）などが指示されると、それに合わせて撮像制御部５を駆動する。このとき、レンズ制御部３によって、フォーカスや絞りが適宜調整される。固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。固体撮像素子４からのデジタルの画像信号は、デジタル信号処理部６で処理された後に、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、固体撮像素子４からのデジタルの画像信号がデジタル信号処理部６で処理されてメモリ７に蓄積された後に、操作部１４の指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。

図２は、図１中の固体撮像素子４の概略構成を示す回路図である。図３は、図２中の４つの画素ブロックＢＬの付近を拡大して示す回路図である。図４は、図２に示す固体撮像素子４の画素ブロックＢＬとフォトダイオードＰＤとの関係を模式的に示す図である。図５は、図３に示す４つの画素ブロックＢＬの付近を模式的に示す概略平面図である。図６は、一部の配線２３〜２７を省略して図５中の２つの画素ブロックＢＬの付近を拡大して示す概略平面図である。本実施の形態では、固体撮像素子４は、ＣＭＯＳ型の固体撮像素子として構成されているが、これに限らず、例えば、他のＸＹアドレス型固体撮像素子として構成してもよい。

固体撮像素子４は、図２乃至図６に示すように、それぞれ２つの画素ＰＸ（ＰＸＡ，ＰＸＢ）を有する複数の画素ブロックＢＬと、垂直走査回路２１と、画素ブロックＢＬの２行毎に設けられた制御線２３〜２７と、画素ブロックＢＬの列毎に設けられ対応する列の画素ブロックのＢＬからの出力信号を受け取る複数の垂直信号線２８と、各垂直信号線２８に設けられた定電流源２９と、各垂直信号線２８に対応して設けられたカラムアンプ３０、ＣＤＳ回路（相関２重サンプリング回路）３１及びＡ／Ｄ変換器３２と、水平読み出し回路３３とを有している。各画素ＰＸ（ＰＸＡ，ＰＸＢ）は、１つの光電変換部としてのフォトダイオードＰＤ（ＰＤＡ，ＰＤＢ）を有している。

なお、カラムアンプ３０として、アナログ増幅器を用いてもよいし、いわゆるスイッチトキャパシタアンプを用いてもよい。また、カラムアンプ３０は、必ずしも設けなくてもよい。

複数の画素ブロックＢＬの２つの画素ＰＸのフォトダイオードＰＤの各々は、図４乃至図６に示すように、Ｎ行Ｍ列に２次元マトリクス状に配置され、格子状に配置されている。図４は、ｎ−２行目からｎ＋３行目までかつｍ−２列目からｍ＋３行目までの６×６個のフォトダイオードＰＤと、画素ブロックＢＬとの関係を示している。行数Ｎ及び列数Ｍは、限定されるものではない。

各画素ブロックＢＬは、行方向（図４乃至図６中の左右方向）に順次並んだ２つのフォトダイオードＰＤを有している。図面では、画素ブロックＢＬのうち図４乃至図６中の左側のフォトダイオードの符号をＰＤＡとし、図４乃至図６中の右側のフォトダイオードの符号をＰＤＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＤを付して説明する場合がある。また、図２及び図３において、フォトダイオードＰＤＡを有する画素の符号をＰＸＡとし、フォトダイオードＰＤＢを有する画素の符号をＰＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＸを付して説明する場合がある。同様に、図２乃至図６において、画素ＰＸＡの転送トランジスタの符号をＴＸＡとし、画素ＰＸＢの転送トランジスタの符号をＴＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＴＸを付して説明する場合がある。

画素ブロックＢＬを行及び列で区別する場合、ｊ行目かつｋ列目の画素ブロックＢＬは符号ＢＬ（ｊ，ｋ）で示す。ここで、画素ブロックＢＬの行列は、当該画素ブロックＢＬが有する左側のフォトダイオードＰＤＡの行列で定義し、ｊ行目かつｋ列目のフォトダイオードＰＤＡを有する画素ブロックＢＬを、符号ＢＬ（ｊ，ｋ）で示す。画素ブロックＢＬについて、列については特に区別せずに行毎に区別する場合には、ｊ行目の画素ブロックＢＬは符号ＢＬ（ｊ）で示す。この点は、画素ブロックＢＬのフォトダイオードＰＤＡ，ＰＤＢなどの構成要素や後述する制御信号についても同様である。なお、垂直信号線２８を区別する場合には、画素ブロックＢＬ（ｊ）に対応して設けられ画素ブロックＢＬ（ｊ）からの出力信号を受け取る垂直信号線を、符号２８（ｊ）で示す。

複数の画素ブロックＢＬの２つのフォトダイオードＰＤ（ＰＤＡ，ＰＤＢ）の対は、行方向と交差する方向である列方向（図４乃至図６中の上下方向）に隣り合って行方向へ並んだ前記対の２列（ここでは、２行）が、互いに対してフォトダイオードＰＤの１ピッチ分だけ行方向へずれるように、千鳥配置されている。例えば、ｎ行目の画素ブロックＢＬの行とｎ＋１行目の画素ブロックＢＬの行とは、互いに対してフォトダイオードＰＤの１ピッチ分だけ行方向へずれている。

本実施の形態では、各画素ＰＸは、入射光に応じた信号電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、フォトダイオードＰＤに対応して設けられフォトダイオードＰＤからノードＰに電荷を転送する転送トランジスタＴＸとを有している。図２及び図３に示すように、各画素ブロックＢＬ毎に、当該画素ブロックＢＬに属する２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）が、１組のノードＰ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ及び連結トランジスタＳＷを共有している。ノードＰには基準電位との間に容量（電荷電圧変換容量）が形成され、その容量によって、ノードＰに転送されてきた電荷が電圧に変換される。増幅トランジスタＡＭＰは、ノードＰの電位に応じた信号を出力する増幅部を構成している。増幅トランジスタＡＭＰは、そのドレインが電源電圧ＶＤＤに接続され、そのゲートがノードＰに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２９を負荷とするソースフォロア回路を構成している。リセットトランジスタＲＳＴは、ノードＰの電位を所定電位（本実施の形態では、電源電圧ＶＤＤ）にリセットするリセット部を構成している。選択トランジスタＳＥＬは、当該画素ブロックＢＬを選択するための選択部を構成している。連結トランジスタＳＷのソースは、ノードＰに電気的に接続されている。フォトダイオードＰＤ及び転送トランジスタＴＸは、２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）で共有されることなく、画素ＰＸ毎に設けられている。

例えば、画素ブロックＢＬ（ｎ，ｍ）の転送トランジスタＴＸＡ（ｎ）は、フォトダイオードＰＤＡ（ｎ）からノードＰ（ｎ）に電荷を転送し、転送トランジスタＴＸＢ（ｎ）はフォトダイオードＰＤＢ（ｎ）からノードＰ（ｎ）に電荷を転送する。ノードＰ（ｎ）には基準電位との間に容量（電荷電圧変換容量）が形成され、その容量によって、ノードＰ（ｎ）に転送されてきた電荷が電圧に変換される。増幅トランジスタＡＭＰ（ｎ）は、ノードＰ（ｎ）の電位に応じた信号を出力する。リセットトランジスタＲＳＴ（ｎ）は、ノードＰ（ｎ）の電位を電源電圧ＶＤＤにリセットする。連結トランジスタＳＷ（ｎ）の一方のソース／ドレイン（本実施の形態では、ソース）は、ノードＰ（ｎ）に電気的に接続されている。これらの点は、他の画素ブロックＢＬについても同様である。

図面には示していないが、本実施の形態では、各々の画素ＰＸのフォトダイオードＰＤの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、所定の色配列（例えば、ベイヤー配列）で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。

本実施の形態では、各２つの画素ブロックＢＬについて、当該２つの画素ブロックＢＬの連結トランジスタＳＷの他方のソース／ドレイン（本実施の形態では、ドレイン）が互いに電気的に接続されている。より具体的には、本実施の形態では、列を同じくする（すなわち、行方向の位置を同じくする）とともに行が２行異なる（すなわち、列方向の位置がフォトダイオードＰＤの２ピッチ分だけずれた）各２つの画素ブロックＢＬについて、当該２つの画素ブロックＢＬの連結トランジスタＳＷのドレインが互いに電気的に接続されている。ここで、画素ブロックＢＬの位置は、当該画素ブロックＢＬが有するフォトダイオードＰＤＡの位置で定義されるものとする。

例えば、画素ブロックＢＬ（ｎ，ｍ）の連結トランジスタＳＷ（ｎ）のドレインと画素ブロックＢＬ（ｎ＋２，ｍ）の連結トランジスタＳＷ（ｎ＋２）のドレインとが、電気的に接続されている。画素ブロックＢＬ（ｎ−１，ｍ＋１）の連結トランジスタＳＷ（ｎ−１）のドレインと画素ブロックＢＬ（ｎ＋１，ｍ＋１）の連結トランジスタＳＷ（ｎ＋１）のドレインとが、電気的に接続されている。これらの点は、他の画素ブロックＢＬについても同様である。

図２及び図３において、ＶＤＤは電源電位である。なお、本実施の形態では、トランジスタＴＸＡ，ＴＸＢ，ＡＭＰ，ＲＳＴ，ＳＥＬ，ＳＷは、全てｎＭＯＳトランジスタである。

転送トランジスタＴＸＡのゲートは２行毎に制御線２６に共通に接続され、そこには、制御信号φＴＸＡが垂直走査回路２１から供給される。例えば、転送トランジスタＴＸＡ（ｎ），ＴＸＡ（ｎ−１）のゲートは制御線２６に共通に接続され、そこには、互いに同じ制御信号φＴＸＡ（ｎ），φＴＸＡ（ｎ−１）が垂直走査回路２１から供給される。

転送トランジスタＴＸＢのゲートは２行毎に制御線２５に共通に接続され、そこには、制御信号φＴＸＢが垂直走査回路２１から供給される。例えば、転送トランジスタＴＸＢ（ｎ），ＴＸＢ（ｎ−１）のゲートは制御線２５に共通に接続され、そこには、互いに同じ制御信号φＴＸＢ（ｎ），φＴＸＢ（ｎ−１）が垂直走査回路２１から供給される。

リセットトランジスタＲＳＴのゲートは２行毎に制御線２４に共通に接続され、そこには、制御信号φＲＳＴが垂直走査回路２１から供給される。例えば、リセットトランジスタＲＳＴ（ｎ），ＲＳＴ（ｎ−１）のゲートは制御線２４に共通に接続され、そこには、互いに同じ制御信号φＲＳＴ（ｎ），φＲＳＴ（ｎ−１）が垂直走査回路２１から供給される。

選択トランジスタＳＥＬのゲートは２行毎に制御線２３に共通に接続され、そこには、制御信号φＳＥＬが垂直走査回路２１から供給される。例えば、選択トランジスタＳＥＬ（ｎ），ＳＥＬ（ｎ−１）のゲートは制御線２３に共通に接続され、そこには、互いに同じ制御信号φＳＥＬ（ｎ），φＳＥＬ（ｎ−１）が垂直走査回路２１から供給される。

連結トランジスタＳＷのゲートは２行毎に制御線２７に共通に接続され、そこには、制御信号φＳＷが垂直走査回路２１から供給される。例えば、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ＋１）のゲートは制御線２７に共通に接続され、そこには、互いに同じ制御信号φＳＷ（ｎ），φＳＷ（ｎ＋１）が垂直走査回路２１から供給される。

各トランジスタＴＸＡ，ＴＸＢ，ＲＳＴ，ＳＥＬ，ＳＷは、対応する制御信号φＴＸＡ，φＴＸＢ，φＲＳＴ，φＳＥＬ，φＳＷがハイレベル（Ｈ）のときにオンし、ローレベル（Ｌ）のときにオフする。

垂直走査回路２１は、図１中の撮像制御部５による制御下で、画素ブロックＢＬの２行毎に、制御信号φＴＸＡ，φＴＸＢ，φＲＳＴ，φＳＥＬ，φＳＷをそれぞれ出力し、画素ブロックＢＬを制御し、静止画読み出し動作や動画読み出し動作などを実現する。この制御において、例えばＩＳＯ感度の設定値に応じて、後述する各動作モードの読み出し動作が行われる。この制御によって、各垂直信号線２８には、それに対応する列の画素ブロックＢＬの出力信号（アナログ信号）が供給される。

本実施の形態では、垂直走査回路２１は、後述する各動作モードを、図１中の撮像制御部５からの指令（制御信号）に応じて切り替えて行う制御部を構成している。

垂直信号線２８に読み出された信号は、各列毎に、カラムアンプ３０で増幅され更にＣＤＳ回路３１にて光信号（画素ＰＸで光電変換された光情報を含む信号）と暗信号（光信号から差し引くべきノイズ成分を含む差分用信号）との差分を得る処理が施された後に、Ａ／Ｄ変換器３２にてデジタル信号に変換され、そのデジタル信号はＡ／Ｄ変換器３２に保持される。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、必要に応じて所定の信号形式に変換されて、外部（図１中のデジタル信号処理部６）へ出力される。

なお、ＣＤＳ回路３１は、図１中の撮像制御部５による制御下でタイミング発生回路（図示せず）から暗信号サンプリング信号φＤＡＲＫＣを受け、φＤＡＲＫＣがハイレベル（Ｈ）の場合にカラムアンプ３０の出力信号を暗信号としてサンプリングするとともに、図１中の撮像制御部５による制御下で前記タイミング発生回路から光信号サンプリング信号φＳＩＧＣを受け、φＳＩＧＣがＨの場合にカラムアンプ３０の出力信号を光信号としてサンプリングする。そして、ＣＤＳ回路３１は、前記タイミング発生回路からのクロックやパルスに基づいて、サンプリングした暗信号と光信号との差分に応じた信号を出力する。このようなＣＤＳ回路３１の構成としては、公知の構成を採用することができる。

ここで、図５及び図６を参照して、画素ブロックＢＬの構造について説明する。実際には、フォトダイオードＰＤの上部にはカラーフィルタやマイクロレンズ等が配置されるが、図５及び図６では省略している。なお、図５及び図６において、電源線及びグランド線等のレイアウトは省略している。また、図６においては、図５中の制御線２３〜２７のレイアウトも省略している。図５及び図６において、太い実線はアルミニウム等の金属からなる１層目（最も基板に近い最下層）の配線層を示している。図６において、破線はアルミニウム等の金属からなる２層目の配線層を示している。図５及び図６において、白丸は１層目の配線層とゲート電極又は拡散領域との間の接続部を示している。図６において、グレーの丸は１層目の配線層と２層目の配線層との間の接続部を示している。

本実施の形態では、Ｎ型シリコン基板（図示せず）上にＰ型ウエル（図示せず）が設けられ、前記Ｐ型ウエル中にフォトダイオードＰＤなどの画素ブロックＢＬにおける各素子が配置されている。図６において、符号４１〜４５は、前述した各トランジスタの一部となっているＮ型不純物拡散領域である。符号６１〜６５は、ポリシリコンによる各トランジスタのゲート電極である。なお、拡散領域４２は、図示しない電源線により電源電圧ＶＤＤが印加される領域である。

画素ブロックＢＬ（ｎ，ｍ）のフォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ）は、前記Ｐ型ウエル中に設けられたＮ型の電荷蓄積層（図示せず）とその表面側に配置されたＰ型の空乏化防止層（図示せず）からなる埋め込み型フォトダイオードである。フォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ）は、入射する光を光電変換し、生じた電荷をその電荷蓄積層に蓄積する。

画素ブロックＢＬ（ｎ，ｍ）の転送トランジスタＴＸＡ（ｎ）は、フォトダイオードＰＤＡ（ｎ）の電荷蓄積層をソース、拡散領域４１をドレイン、ゲート電極６１をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）の転送トランジスタＴＸＢ（ｎ）は、フォトダイオードＰＤＢ（ｎ）の電荷蓄積層をソース、拡散領域４１をドレイン、ゲート電極６２をゲートとするｎＭＯＳトランジスタである。拡散領域４１は、フォトダイオードＰＤＡ（ｎ）とフォトダイオードＰＤＢ（ｎ）との間に設けられている。

画素ブロックＢＬ（ｎ，ｍ）の増幅トランジスタＡＭＰ（ｎ）は、拡散領域４２をドレイン、拡散領域４３をソース、ゲート電極６４をゲートとするｎＭＯＳトランジスタである。ゲート電極６４と拡散領域４との間が、最下層の配線層からなる配線７１によって電気的に接続されている。画素ブロックＢＬ（ｎ，ｍ）のリセットトランジスタＲＳＴ（ｎ）は、拡散領域４１をソース、拡散領域４２をドレイン、ゲート電極６３をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）の選択トランジスタＳＥＬ（ｎ）は、拡散領域４３をドレイン、拡散領域４４をソース、ゲート電極６５をゲートとするｎＭＯＳトランジスタである。この拡散領域４４は、垂直信号線２８（ｍ）に接続されている。画素ブロックＢＬ（ｎ，ｍ）の連結トランジスタＳＷ（ｎ）は、拡散領域４１をソース、拡散領域４５をドレイン、ゲート電極６６をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）の連結トランジスタＳＷ（ｎ）のドレインとなる拡散領域４５は、配線７２によって、画素ブロックＢＬ（ｎ＋２，ｍ）の連結トランジスタＳＷ（ｎ＋２）のドレインとなる拡散領域４５に接続されている。

先の説明からわかるように、拡散領域４１は、転送トランジスタＴＸＡ（ｎ）のドレインとなる拡散領域、転送トランジスタＴＸＢ（ｎ）のドレインとなる拡散領域、リセットトランジスタＲＳＴ（ｎ）ソースとなる拡散領域及び連結トランジスタＳＷ（ｎ）のソースとなる拡散領域として、兼用されている。転送トランジスタＴＸＡ（ｎ）のゲート電極６１及び転送トランジスタＴＸＢ（ｎ）のゲート電極６２は、拡散領域４１の行方向の一方側及び他方側に配置されている。リセットトランジスタＲＳＴ（ｎ）のゲート電極６３及び連結トランジスタＳＷ（ｎ）のゲート電極６６は、拡散領域４１の列方向の一方側及び他方側に配置されている。

本実施の形態では、画素ブロックＢＬ（ｎ，ｍ）のノードＰ（ｎ）は、画素ブロックＢＬ（ｎ，ｍ）の配線７１及びこれに対して電気的に接続されて導通している箇所全体に相当している。

ｎ行目かつｍ列目以外の画素ブロックＢＬの構造も、前述したｎ行目かつｍ列目の画素ブロックＢＬ（ｎ，ｍ）の構造と同様である。

なお、前述した２行毎の制御線２３〜２７はそれぞれ、図５に示すように、破線で示す２層目の配線層と太い実線で示す最下層の配線層との組み合わせにより構成されている。

図２及び図３において、ＦＣ（ｎ）は、連結トランジスタＳＷ（ｎ）がオフしている場合の、ノードＰ（ｎ）と基準電位との間の容量である。容量ＦＣ（ｎ）の容量値をＣｆｄ１とする。この点は、他の画素ブロックＢＬの行についても同様である。

容量ＦＣ（ｎ）は、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）、リセットトランジスタＲＳＴ（ｎ）及び連結トランジスタＳＷ（ｎ）の拡散領域４１の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極６４の容量と、配線７１の配線容量とから構成され、それらの容量値の合計が容量ＦＣ（ｎ）の容量値Ｃｆｄ１となる。この点は、他の画素ブロックＢＬの行についても同様である。

ここで、連結トランジスタＳＷのオン時のチャネル容量の値をＣｓｗとする。通常、容量値Ｃｓｗは、容量値Ｃｆｄ１に対して小さい値である。また、連結トランジスタＳＷの拡散領域４５の容量の容量値をＣｆｄ２とし、配線７２の配線容量の容量値をＣｆｄ３とする。

今、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷ（ｎ）がオフすると、ノードＰ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＦＣ（ｎ）となる。よって、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１となる。この状態は、後述する第１の動作モードを示す図７中の期間Ｔ２及びその他の期間の状態に相当している。

また、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ＋２）がオンすると、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋２×Ｃｓｗ＋２×Ｃｆｄ２＋Ｃｆｄ３となる。この状態は、後述する第２の動作モードを示す図８中の期間Ｔ２及びその他の期間の状態に相当している。

このように、連結トランジスタＳＷ（ｎ）がオフすると、ノードＰ（ｎ）の電荷電圧変換容量の容量値が最小となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。

一方、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ＋２）がオンすると、ノードＰ（ｎ）の電荷電圧変換容量の容量値が大きくなり、大きな信号電荷量を扱うことができるため、飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。

以上、画素ブロックＢＬ（ｎ）のノードＰ（ｎ）について説明したが、他の画素ブロックＢＬのノードＰについても同様である。

図７は、図２に示す固体撮像素子４の第１の動作モードを示すタイミングチャートである。この第１の動作モードは、各画素ブロックＢＬを２行毎に順次選択していき、選択された２行の画素ブロックＢＬの連結トランジスタＳＷがオフにされた状態（当該ノードＰの電荷電圧変換容量が最小である状態）で、選択された２行の画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された２行の画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を２行毎に順次読み出す動作の例である。図７に示す例では、全画素ＰＸＡ，ＰＸＢの信号を読み出すが、これに限らず、例えば、画素行を間引いて読み出す間引き読み出し等を行ってもよい。この点は、後述する図８に示す例についても同様である。

図７に示す例では、この第１の動作モードでは、全期間に渡って、全行のφＳＷがＬにされて、全行の連結トランジスタＳＷはオフにされる。

図７は、期間Ｔ１においてｎ−２行目及びｎ−３行目の画素ブロックＢＬ（ｎ−２），ＢＬ（ｎ−３）が選択され、期間Ｔ２においてｎ行目及びｎ−１行目の画素ブロックＢＬ（ｎ），ＢＬ（ｎ−１）が選択され、期間Ｔ３においてｎ＋２行目及びｎ＋１行目の画素ブロックＢＬ（ｎ＋２），ＢＬ（ｎ＋１）が選択されていく状況を示している。いずれの２行の画素ブロックＢＬが選択された場合の動作も同様であるので、ここでは、ｎ行目及びｎ−１行目の画素ブロックＢＬ（ｎ），ＢＬ（ｎ−１）が選択された場合の動作についてのみ説明する。

期間Ｔ２の開始前に既に、所定の露光期間において、フォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ），ＰＤＡ（ｎ−１），ＰＤＢ（ｎ−１）の露光が終了している。この露光は、通常の本撮影時（静止画撮影時）などでは、全画素を同時にリセットするいわゆるグローバルリセット後にメカニカルシャッタ（図示せず）により行われ、電子ビューファインダーモード時や動画撮影時などでは、いわゆるローリング電子シャッタ動作により行われる。期間Ｔ２の開始直前には、全行のトランジスタＳＥＬ，ＲＳＴ，ＴＸＡ，ＴＸＢはオフしている。

期間Ｔ２において、ｎ行目及びｎ−１行目のφＳＥＬ（ｎ），φＳＥＬ（ｎ−１）がＨにされ、ｎ行目及びｎ−１行目の画素ブロックＢＬ（ｎ），ＢＬ（ｎ−１）の選択トランジスタＳＥＬ（ｎ），ＳＥＬ（ｎ−１）がオンにされ、ｎ行目及びｎ−１行目の画素ブロックＢＬ（ｎ），ＢＬ（ｎ−１）が選択される。

期間Ｔ２において、φＳＷ（ｎ），φＳＷ（ｎ−１）がＬにされてｎ行目及びｎ−１行目の連結トランジスタＳＷ（ｎ），ＳＷ（ｎ−１）がオフにされているので、前述したように、ノードＰ（ｎ），Ｐ（ｎ−１）の電荷電圧変換容量の容量値は、Ｃｆｄ１となり、最小となる。

期間Ｔ２の開始直後から一定期間だけ、φＲＳＴ（ｎ），φＲＳＴ（ｎ−１）がＨにされてｎ行目及びｎ−１行目のリセットトランジスタＲＳＴ（ｎ），ＲＳＴ（ｎ−１）が一旦オンにされ、ノードＰ（ｎ），Ｐ（ｎ−１）の電位が一旦電源電位ＶＤＤにリセットされる。

期間Ｔ２中のその後の時点ｔ１から一定期間だけ、暗信号サンプリング信号φＤＡＲＫＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８（ｍ）等を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。同時に、ノードＰ（ｎ−１）に現れる電位がｎ−１行目の増幅トランジスタＡＭＰ（ｎ−１）で増幅された後に選択トランジスタＳＥＬ（ｎ−１）及び垂直信号線２８（ｍ＋１）等を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。

期間Ｔ２中のその後の時点ｔ２から一定期間だけ、φＴＸＡ（ｎ），φＴＸＡ（ｎ−１）がＨにされてｎ行目及びｎ−１行目の転送トランジスタＴＸＡ（ｎ），ＴＸＡ（ｎ−１）がオンにされる。これにより、ｎ行目の画素ブロックＢＬ（ｎ）のフォトダイオードＰＤＡ（ｎ）に蓄積されていた信号電荷が、ノードＰ（ｎ）の電荷電圧変換容量に転送される。ノードＰ（ｎ）の電位は、ノイズ成分を除くと、この信号電荷の量とノードＰ（ｎ）の電荷電圧変換容量の容量値の逆数とに比例した値となる。同時に、ｎ−１行目の画素ブロックＢＬ（ｎ−１）のフォトダイオードＰＤＡ（ｎ−１）に蓄積されていた信号電荷が、ノードＰ（ｎ−１）の電荷電圧変換容量に転送される。ノードＰ（ｎ−１）の電位は、ノイズ成分を除くと、この信号電荷の量とノードＰ（ｎ−１）の電荷電圧変換容量の容量値の逆数とに比例した値となる。

期間Ｔ２中のその後の時点ｔ３において、光信号サンプリング信号φＳＩＧＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８（ｍ）等を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。同時に、ノードＰ（ｎ−１）に現れる電位がｎ−１行目の増幅トランジスタＡＭＰ（ｎ−１）で増幅された後に選択トランジスタＳＥＬ（ｎ−１）及び垂直信号線２８（ｍ＋１）等を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。

その後にφＳＩＧＣがＬになった時点の後に、ＣＤＳ回路３１は、時点ｔ１からの一定期間でサンプリングした暗信号と時点ｔ３からの一定時間でサンプリングした光信号との差分に応じた信号を出力する。Ａ／Ｄ変換器３２は、この差分に応じた信号をデジタル信号に変換して保持する。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、デジタル信号画像信号として外部（図１中のデジタル信号処理部６）へ出力される。

そして、期間Ｔ２中の時点ｔ４から一定期間だけ、φＲＳＴ（ｎ），φＲＳＴ（ｎ−１）がＨにされてｎ行目及びｎ−１行目のリセットトランジスタＲＳＴ（ｎ），ＲＳＴ（ｎ−１）が一旦オンにされ、ノードＰ（ｎ），Ｐ（ｎ−１）の電位が一旦電源電位ＶＤＤにリセットされる。

期間Ｔ２中のその後の時点ｔ５から一定期間だけ、暗信号サンプリング信号φＤＡＲＫＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８（ｍ）等を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。同時に、ノードＰ（ｎ−１）に現れる電位がｎ−１行目の増幅トランジスタＡＭＰ（ｎ−１）で増幅された後に選択トランジスタＳＥＬ（ｎ−１）及び垂直信号線２８（ｍ＋１）等を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。

期間Ｔ２中のその後の時点ｔ６から一定期間だけ、φＴＸＢ（ｎ），φＴＸＢ（ｎ−１）がＨにされてｎ行目及びｎ−１行目の転送トランジスタＴＸＢ（ｎ），ＴＸＢ（ｎ−１）がオンにされる。これにより、ｎ行目の画素ブロックＢＬ（ｎ）のフォトダイオードＰＤＢ（ｎ）に蓄積されていた信号電荷が、ノードＰ（ｎ）の電荷電圧変換容量に転送される。ノードＰ（ｎ）の電位は、ノイズ成分を除くと、この信号電荷の量とノードＰ（ｎ）の電荷電圧変換容量の容量値の逆数とに比例した値となる。同時に、ｎ−１行目の画素ブロックＢＬ（ｎ−１）のフォトダイオードＰＤＢ（ｎ−１）に蓄積されていた信号電荷が、ノードＰ（ｎ−１）の電荷電圧変換容量に転送される。ノードＰ（ｎ−１）の電位は、ノイズ成分を除くと、この信号電荷の量とノードＰ（ｎ−１）の電荷電圧変換容量の容量値の逆数とに比例した値となる。

期間Ｔ２中のその後の時点ｔ７において、光信号サンプリング信号φＳＩＧＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８（ｍ）等を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。同時に、ノードＰ（ｎ−１）に現れる電位がｎ−１行目の増幅トランジスタＡＭＰ（ｎ−１）で増幅された後に選択トランジスタＳＥＬ（ｎ−１）及び垂直信号線２８（ｍ＋１）等を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。

その後にφＳＩＧＣがＬになった時点の後に、ＣＤＳ回路３１は、時点ｔ５からの一定期間でサンプリングした暗信号と時点ｔ７からの一定時間でサンプリングした光信号との差分に応じた信号を出力する。Ａ／Ｄ変換器３２は、この差分に応じた信号をデジタル信号に変換して保持する。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、デジタル信号画像信号として外部（図１中のデジタル信号処理部６）へ出力される。

このように、前記第１の動作モードでは、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ−１）がオフにされているので、選択された２行の画素ブロックＢＬのノードＰの電荷電圧変換容量の容量値が最小となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。例えば、ＩＳＯ感度の設定値が高い場合に、撮像制御部５によって、前記第１の動作モードを行うように指令される。

図８は、図２に示す固体撮像素子４の第２の動作モードを示すタイミングチャートである。この第２の動作モードは、各画素ブロックＢＬを２行毎に順次選択していき、選択された２行の画素ブロックＢＬの連結トランジスタＳＷ及びこれらに配線７１で接続されているそれぞれ接続されている連結トランジスタＳＷがオンにされた状態（当該ノードＰの電荷電圧変換容量が大きい状態）で、選択された２行の画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された２行の画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を２行毎に順次読み出す動作の例である。

図８も、図７と同様に、期間Ｔ１においてｎ−２行目及びｎ−３行目の画素ブロックＢＬ（ｎ−２），ＢＬ（ｎ−３）が選択され、期間Ｔ２においてｎ行目及びｎ−１行目の画素ブロックＢＬ（ｎ），ＢＬ（ｎ−１）が選択され、期間Ｔ３においてｎ＋２行目及びｎ＋１行目の画素ブロックＢＬ（ｎ＋２），ＢＬ（ｎ＋１）が選択されていく状況を示している。図８に示す第２の動作モードが図７に示す前記第１の動作モードと異なる所は、以下に説明する点である。

図８に示す例では、この第２の動作モードでは、全期間に渡って、全行のφＳＷがＨにされて、全行の連結トランジスタＳＷはオンにされる。これにより、期間Ｔ２において、φＳＷ（ｎ），φＳＷ（ｎ−１），φＳＷ（ｎ＋２），φＳＷ（ｎ＋１）がＨにされてｎ行目、ｎ−１行目、ｎ＋２行目及びｎ＋１行目の連結トランジスタＳＷ（ｎ），ＳＷ（ｎ−１），ＳＷ（ｎ＋２），ＳＷ（ｎ＋１）がオンにされる。したがって、前述したように、ノードＰ（ｎ），Ｐ（ｎ−１）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋２×Ｃｓｗ＋２×Ｃｆｄ２＋Ｃｆｄ３となり、図７に示す前記第１の動作モードに比べて大きくなる。

ここでは、ｎ行目及びｎ−１行目の画素ブロックＢＬ（ｎ），ＢＬ（ｎ−１）が選択される期間Ｔ２について説明したが、他の画素ブロックＢＬが選択される期間についても同様である。

このように、前記第２の動作モードでは、選択された画素ブロックＢＬのノードＰの電荷電圧変換容量の容量値が大きくなり、ノードＰの電荷電圧変換容量での飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。例えば、ＩＳＯ感度の設定値が小さい場合に、撮像制御部５によって、前記第２の動作モードを行うように指令される。

なお、例えば、制御信号φＳＷを行毎に独立して供給し得るように構成し、期間Ｔ２において、φＳＷ（ｎ），φＳＷ（ｎ＋１）をＨにする一方で、φＳＷ（ｎ＋２），φＳＷ（ｎ−１）をＬにし、ｎ行目及びｎ＋１行目の連結トランジスタＳＷ（ｎ），ＳＷ（ｎ＋１）をオンにする一方で、ｎ＋２行目及びｎ−１行目の連結トランジスタＳＷ（ｎ＋２），ＳＷ（ｎ−１）をオフにし、他の期間についても同様にしてもよい。この場合、ノードＰ（ｎ），Ｐ（ｎ−１）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋Ｃｓｗ＋２×Ｃｆｄ２＋Ｃｆｄ３となり、図８に示す前記第１の動作モードに比べて大きくかつ図７に示す前記第２の動作モードに比べて小さくなる。

ここで、本実施の形態における固体撮像素子４と比較される比較例による固体撮像素子９４について、説明する。図９は、この比較例による固体撮像素子９４の概略構成を示す回路図であり、図２に対応している。図１０は、図９に示す固体撮像素子９４の画素ブロックＢＬとフォトダイオードＰＤとの関係を模式的に示す図であり、図４に対応している。図１１は、図１０中の４つの画素ブロックＢＬの付近を模式的に示す概略平面図であり、図５に対応している。図９乃至図１１において、図２、図４及び図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。この比較例が本実施の形態と異なる所は、主に、以下に説明する点である。

この比較例では、各画素ブロックＢＬは、列方向に順次並んだ２つのフォトダイオードＰＤ（ＰＤＡ，ＰＤＢ）を有しており、２次元マトリクス状に配置されている。この比較例では、画素ブロックＢＬの行列は、そのまま画素ブロックＢＬ自体の行列で定義され、フォトダイオードＰＤの２行が画素ブロックＢＬの１行に相当しており、ｎは画素ブロックＢＬの行を示し、ｍは画素ブロックＢＬの列を示している。

この比較例では、各画素ブロックＢＬの連結トランジスタＳＷのドレインは、列方向の一方側に隣接する画素ブロックＢＬのノードＰと電気的に接続されている。

この比較例では、転送トランジスタＴＸＡのゲートは行毎に制御線２６に共通に接続され、そこには、制御信号φＴＸＡが垂直走査回路２１から供給される。転送トランジスタＴＸＢのゲートは行毎に制御線２５に共通に接続され、そこには、制御信号φＴＸＢが垂直走査回路２１から供給される。リセットトランジスタＲＳＴのゲートは行毎に制御線２４に共通に接続され、そこには、制御信号φＲＳＴが垂直走査回路２１から供給される。選択トランジスタＳＥＬのゲートは行毎に制御線２３に共通に接続され、そこには、制御信号φＳＥＬが垂直走査回路２１から供給される。連結トランジスタＳＷのゲートは行毎に制御線２７に共通に接続され、そこには、制御信号φＳＷが垂直走査回路２１から供給される。

この比較例においても、Ｎ型シリコン基板（図示せず）上にＰ型ウエル（図示せず）が設けられ、前記Ｐ型ウエル中にフォトダイオードＰＤなどの画素ブロックＢＬにおける各素子が配置されている。図１１において、符号１０１〜１０８は、各トランジスタの一部となっているＮ型不純物拡散領域である。符号１１１〜１１６は、ポリシリコンによる各トランジスタのゲート電極である。なお、拡散領域１０５は、図示しない電源線により電源電圧ＶＤＤが印加される領域である。

この比較例では、画素ブロックＢＬ（ｎ，ｍ）の転送トランジスタＴＸＡ（ｎ）は、フォトダイオードＰＤＡ（ｎ）の電荷蓄積層をソース、拡散領域１０１をドレイン、ゲート電極１１１をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）の転送トランジスタＴＸＢ（ｎ）は、フォトダイオードＰＤＢ（ｎ）の電荷蓄積層をソース、拡散領域１０２をドレイン、ゲート電極１１２をゲートとするｎＭＯＳトランジスタである。

この比較例では、画素ブロックＢＬ（ｎ，ｍ）の増幅トランジスタＡＭＰ（ｎ）は、拡散領域１０５をドレイン、拡散領域１０４をソース、ゲート電極１１４をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）のリセットトランジスタＲＳＴ（ｎ）は、拡散領域１０６をソース、拡散領域１０５をドレイン、ゲート電極１１５をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）の選択トランジスタＳＥＬ（ｎ）は、拡散領域１０４をドレイン、拡散領域１０３をソース、ゲート電極１１３をゲートとするｎＭＯＳトランジスタである。この拡散領域１０３は、垂直信号線２８（ｍ）に接続されている。画素ブロックＢＬ（ｎ，ｍ）の連結トランジスタＳＷ（ｎ）は、拡散領域１０７をソース、拡散領域１０８をドレイン、ゲート電極１１６をゲートとするｎＭＯＳトランジスタである。画素ブロックＢＬ（ｎ，ｍ）の拡散領域１０１，１０２，１０６，１０７及びゲート電極１１４並びに画素ブロックＢＬ（ｎ−１，ｍ）の拡散領域１０８間が、配線１２１によって互いに電気的に接続されている。画素ブロックＢＬ（ｎ，ｍ）の拡散領域１０８は、配線１２１によって、画素ブロックＢＬ（ｎ＋１，ｍ）の拡散領域１０１，１０２，１０６，１０７及びゲート電極１１４と電気的に接続されている。

この比較例では、ｎ行目かつｍ列目以外の画素ブロックＢＬの構造も、前述したｎ行目かつｍ列目の画素ブロックＢＬ（ｎ，ｍ）の構造と同様である。

図９において、ＦＣ（ｎ）は、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ−１）がオフしている場合の、ノードＰ（ｎ）と基準電位との間の容量である。容量ＦＣ（ｎ）の容量値をＣｆｄ１’とする。この点は、他の画素ブロックＢＬの行についても同様である。

この比較例における容量ＦＣ（ｎ）は、転送トランジスタＴＸＡ（ｎ）の拡散領域１０１の容量と、転送トランジスタＴＸＢ（ｎ）の拡散領域１０２の容量と、リセットトランジスタＲＳＴ（ｎ）の拡散領域１０６の容量と、連結トランジスタＳＷ（ｎ）の拡散領域１０７の容量と、連結トランジスタＳＷ（ｎ−１）の拡散領域１０８の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極１１４の容量と、配線１２１の配線容量とから構成され、それらの容量値の合計が容量ＦＣ（ｎ）の容量値Ｃｆｄ１’となる。この点は、他の画素ブロックＢＬの行についても同様である。図１１中の配線１２１の長さは、図５中の配線７１の長さに比べてかなり長くならざるを得ないため、配線１２１の配線容量は、配線７１の配線容量よりもかなり大きくなる。

これに対し、本実施の形態における容量ＦＣ（ｎ）は、前述したように、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）、リセットトランジスタＲＳＴ（ｎ）及び連結トランジスタＳＷ（ｎ）の拡散領域４１の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極６４の容量と、配線７１の配線容量とから構成され、それらの容量値の合計が容量ＦＣ（ｎ）の容量値Ｃｆｄ１となっている。

したがって、本実施の形態における容量ＦＣ（ｎ）の容量値Ｃｆｄ１は、この比較例における容量ＦＣ（ｎ）の容量値Ｃｆｄ１’よりも、拡散領域４個分の容量の容量の分、及び、配線１２１の配線容量から配線７１の配線容量を差し引いた分、小さくなる。

この比較例では、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ−１）が両方ともオフすると、ノードＰ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は容量ＦＣ（ｎ）となり、ノードＰ（ｎ）の電荷電圧変換容量の容量値が最小のＣｆｄ１’となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。また、この比較例では、連結トランジスタＳＷ（ｎ），ＳＷ（ｎ−１）の両方又はいずれか一方をオンすると、ノードＰ（ｎ）の電荷電圧変換容量の容量値が大きくなり、大きな信号電荷量を扱うことができるため、飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。

前述したように、本実施の形態におけるノードＰ（ｎ）の電荷電圧変換容量の最小の容量値Ｃｆｄ１は、この比較例におけるノードＰ（ｎ）の電荷電圧変換容量の最小の容量値Ｃｆｄ１’よりも、トランジスタ拡散容量４個分、及び、配線１２１の配線容量から配線７１の配線容量を差し引いた分、小さくなる。したがって、本実施の形態によれば、この比較例と比べても、電荷電圧変換係数が一層大きくなり、より一層高いＳＮ比での読み出しが可能となる。

また、本実施の形態では、配線７１が最下層の配線層で構成されているので、配線が２層以上の配線層で構成される場合に比べて、配線７１の配線容量が小さくなる。したがって、本実施の形態によれば、この点からも、電荷電圧変換係数が一層大きくなり、より一層高いＳＮ比での読み出しが可能となる。

さらに、本実施の形態では、図５及び図６に示すように、配線７１が垂直信号線２８と隣接している。配線７１とその周辺の配線との間に寄生容量が発生し、配線７１の配線容量はおおよそ次の式で表される。

［配線７１の配線容量＝制御信号φＴＸＡを供給する配線との寄生容量＋制御信号φＴＸＢを供給する配線との寄生容量＋制御信号φＲＳＴを供給する配線との寄生容量＋制御信号φＳＷを供給する配線との寄生容量＋電源線との寄生容量＋グランド線との寄生容量＋（１−Ｇ）×垂直信号線２８との寄生容量］

本実施の形態における容量ＦＣの容量値Ｃｆｄ１は、増幅トランジスタＡＭＰが構成するソースフォロア回路の利得Ｇにより見かけ上小さく見える。よって、本実施の形態によれば、この点からも、電荷電圧変換係数が一層大きくなり、より一層高いＳＮ比での読み出しが可能となる。

なお、図７及び図８を参照して説明した各動作例は、各画素ＰＸのフォトダイオードＰＤの信号電荷を、他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合することなく読み出す動作の例であった。しかし、本発明では、各画素ＰＸのフォトダイオードＰＤの信号電荷を、同色の他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合して読み出してもよい。この場合、電荷混合時に、２つ以上の転送トランジスタＴＸが同時にオンにされる。

以上、本発明の実施の形態について説明したが、本発明はこの実施の形態に限定されるものではない。

例えば、前記実施の形態では、前述したように、各２つの画素ブロックＢＬについて、当該２つの画素ブロックＢＬの連結トランジスタＳＷの他方のソース／ドレイン（本実施の形態では、ドレイン）が互いに電気的に接続されている。しかしながら、本発明では、各３つ以上の画素ブロックＢＬについて、当該３つ以上の画素ブロックＢＬの連結トランジスタＳＷの他方のソース／ドレインを互いに電気的に接続してもよい。この場合、例えば、画素ブロックＢＬ（ｎ，ｍ）の連結トランジスタＳＷ（ｎ）のドレイン、画素ブロックＢＬ（ｎ＋２，ｍ）の連結トランジスタＳＷ（ｎ＋２）のドレイン及び画素ブロックＢＬ（ｎ＋４，ｍ）の連結トランジスタＳＷ（ｎ＋４）のドレインを互いに電気的に接続し、画素ブロックＢＬ（ｎ−１，ｍ＋１）の連結トランジスタＳＷ（ｎ−１）のドレイン、画素ブロックＢＬ（ｎ＋１，ｍ＋１）の連結トランジスタＳＷ（ｎ＋１）のドレイン及び画素ブロックＢＬ（ｎ＋３，ｍ＋１）の連結トランジスタＳＷ（ｎ＋１）のドレインを互いに電気的に接続してもよい。

４ 固体撮像素子
ＢＬ 画素ブロック
ＰＸＡ，ＰＸＢ 画素
ＰＤＡ，ＰＤＢ フォトダイオード
ＴＸＡ，ＴＸＢ 転送トランジスタ
Ｐ ノード
ＡＭＰ 増幅トランジスタ
ＳＷ 連結トランジスタ
ＲＳＴ リセットトランジスタ

Claims (11)

1. 所定方向に並んだ２つの光電変換部、ノード、前記２つの光電変換部に対応して設けられ前記２つの光電変換部から前記ノードに電荷をそれぞれ転送する２つの転送トランジスタ、前記ノードの電位をリセットするリセットトランジスタ、及び、連結トランジスタを有する複数の画素ブロックを備え、
   前記各画素ブロックにおいて、前記２つの転送トランジスタ、前記リセットトランジスタ及び前記連結トランジスタの各一方のソース／ドレイン拡散領域が、１つの拡散領域で兼用され、
   ２つ以上の前記画素ブロックの前記連結トランジスタの他方のソース／ドレイン拡散領域が、互いに電気的に接続された、
   ことを特徴とする固体撮像素子。
2. 前記各画素ブロックにおいて、前記２つの転送トランジスタの各ゲート電極は、前記１つの拡散領域の前記所定方向の一方側及び他方側に配置され、
   前記各画素ブロックにおいて、前記リセットトランジスタ及び前記連結トランジスタの各ゲート電極は、前記１つの拡散領域の前記所定方向と交差する方向の一方側及び他方側に配置された、
   ことを特徴とする請求項１記載の固体撮像素子。
3. 前記複数の画素ブロックの前記２つの光電変換部の各々は、全体として格子状に配置され、
   前記複数の画素ブロックの前記２つの光電変換部の対は、前記所定方向と交差する方向に隣り合って前記所定方向へ並んだ前記対の２列が、互いに対して前記光電変換部の１ピッチ分だけ前記所定方向へずれるように、千鳥状に配置された、
   ことを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記２つ以上の画素ブロックのうちの１つの画素ブロックの前記２つの光電変換部の前記所定方向の位置と前記２つ以上の画素ブロックのうちの他の１つの画素ブロックの前記２つの光電変換部の前記所定方向の位置とは、それぞれ同じであり、
   前記２つ以上の画素ブロックのうちの前記１つの画素ブロックの前記２つの光電変換部の前記交差する方向の位置と前記２つ以上の画素ブロックのうちの前記他の１つの画素ブロックの前記２つの光電変換部の前記交差する方向の位置とは、前記光電変換部の２ピッチ分だけずれた、
   ことを特徴とする請求項３記載の固体撮像素子。
5. 前記複数の画素ブロックのうち前記対の前記所定方向の位置を同じくする画素ブロックのグループに対応して設けられ対応するグループの画素ブロックの出力信号を受け取る信号線を、備えたことを特徴とする請求項３又は４記載の固体撮像素子。
6. 前記対が前記２列をなす前記各画素ブロックの前記２つの転送トランジスタのうちの一方の転送トランジスタのゲート電極は、電気的に共通に接続され、
   前記対が前記２列をなす前記各画素ブロックの前記２つの転送トランジスタのうちの他方の転送トランジスタのゲート電極は、電気的に共通に接続された、
   ことを特徴とする請求項３乃至５のいずれかに記載の固体撮像素子。
7. 前記各画素ブロックは、前記ノードの電位に応じた信号を出力する増幅トランジスタと、前記１つの拡散領域と前記増幅トランジスタのゲート電極との間を電気的に接続し、最下層の配線層で構成された配線とを有することを特徴とする請求項１乃至６のいずれかに記載の固体撮像素子。
8. 前記画素ブロックの出力信号を受け取る信号線を備え、
   前記各画素ブロックは、前記ノードの電位に応じた信号を出力する増幅トランジスタと、前記１つの拡散領域と前記増幅トランジスタのゲート電極との間を電気的に接続し、当該画素ブロックの出力信号を受け取る前記信号線と隣接した配線とを有することを特徴とする請求項１乃至７のいずれかに記載の固体撮像素子。
9. 第１の動作モードにおいて、前記２つ以上の画素ブロックのうちの１つの画素ブロックの前記連結トランジスタがオフにされた状態で、前記１つの画素ブロックの前記２つの転送トランジスタの少なくとも１つがオンにされ、
   第２の動作モードにおいて、前記１つの画素ブロックの前記連結トランジスタがオンにされた状態で、前記１つの画素ブロックの前記２つの転送トランジスタの少なくとも１つがオンにされる、
   ことを特徴とする請求項１乃至８のいずれかに記載の固体撮像素子。
10. 請求項１乃至９のいずれかに記載の固体撮像素子を備えたことを特徴とする撮像装置。
11. 請求項９記載の固体撮像素子を備え、ＩＳＯ感度の設定値に応じて前記各動作モードを切り替えることを特徴とする撮像装置。

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