WO2016042924A1 - トランジスタ、および、トランジスタの製造方法 - Google Patents

トランジスタ、および、トランジスタの製造方法 Download PDF

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gate electrode
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宇佐美　由久
佳紀 前原
孝彦 一木
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富士フイルム株式会社
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Definitions

  • the present invention relates to a transistor and a method for manufacturing the transistor.
  • Thin film transistors are used in displays, solid-state imaging devices, transistor circuits, RFIDs (radio frequency identifiers), and the like.
  • a TFT using a coating type semiconductor is expected to be able to produce a large area TFT at low cost by using it together with a printed process.
  • the bottom gate / bottom contact structure in which both the gate electrode and the source and drain electrodes are arranged in the lower layer of the semiconductor layer allows the electrode and the insulating film to be formed on the substrate first.
  • the structure is highly productive because the process and solution process do not deteriorate the properties of the semiconductor.
  • a conventional TFT having a bottom gate / bottom contact structure is manufactured by the following process.
  • a gate electrode is formed on a smooth substrate.
  • the gate electrode is formed of a low-resistance metal such as silver, gold, and aluminum, and then a photoresist is applied, exposed, and developed to form a pattern, and unnecessary metal is removed by etching. It can be formed as an electrode of the pattern.
  • a gate electrode having a desired pattern can be formed by directly irradiating an unnecessary portion with a laser without using a photoresist and removing unnecessary metal by ablation.
  • a liquid conductive material such as silver nano ink can be formed into a desired pattern by printing, and the gate electrode can be formed by heat treatment or the like.
  • the insulating film is a dense film of an inorganic material such as SiOx or AlOx, and can be formed by vapor deposition such as sputtering, CVD (chemical vapor deposition), or ALD (atomic layer deposition).
  • the insulating film can be formed by depositing an organic material on a substrate by coating or printing and curing it with light or heat.
  • a through hole is required in the insulating film in order to connect a gate electrode of one element to a source electrode or a drain electrode of another element.
  • the through hole can be formed by photolithography or laser ablation of an insulating film formed on the entire surface.
  • a photosensitive insulating film can be formed and patterned by exposure, and either a negative type in which the exposed portion is dissolved or a positive type in reverse can be used.
  • a source electrode and a drain electrode are formed on the insulating film.
  • the formation method can be performed by a method similar to that for the gate electrode.
  • a connection wiring to the gate electrode is formed in a step of forming the source electrode and the drain electrode.
  • a semiconductor is formed and patterned on the formed electrode, and a protective film or the like is formed as necessary to manufacture a TFT.
  • the semiconductor is formed on the insulating film.
  • the channel is formed at the interface of the semiconductor on the insulating film side.
  • the insulating film has a substance or structure that inhibits charge transfer, and has a problem of lowering mobility.
  • an organic semiconductor is formed by coating, there is a problem that crystals are disturbed due to the shape or material of the surface of the insulating film and mobility is lowered.
  • foreign matter is mixed between the semiconductor and the insulating film, thereby impeding charge transfer or disturbing the crystal of the organic semiconductor to lower the mobility.
  • Patent Document 2 a pair of insulating pedestals that are arranged on a substrate with a space between each other and each form a trapezoidal plane, and a source provided on one of the trapezoidal planes An electrode, a drain electrode provided on the other planar surface, a gate electrode provided on a substrate between a pair of bases, and an organic semiconductor layer disposed in contact with the upper surfaces of the source electrode and the drain electrode And an air gap type organic transistor having a configuration in which the gate electrode and the lower surface of the organic semiconductor layer face each other in the vertical direction with a gap region interposed therebetween.
  • This air gap type organic transistor has a structure in which a gap region (space) interposed between the gate electrode and the lower surface of the organic semiconductor layer is used as an insulating layer.
  • a gap region space interposed between the gate electrode and the lower surface of the organic semiconductor layer is used as an insulating layer.
  • the breakdown voltage of organic or inorganic insulating materials is several MV / cm, whereas the breakdown voltage of air is about 0.03 MV / cm. For this reason, the structure in which the gap region is provided and air is used as the insulating layer has a problem that the withstand voltage is lowered.
  • the TFT circuit when used in a flexible display, the TFT circuit is also required to have flexibility.
  • the TFT circuit since a gap region is formed between the gate electrode and the semiconductor layer, the gate electrode and the semiconductor layer are short-circuited when bent. There was a problem.
  • the substrate or the semiconductor layer may bend and the gate electrode and the semiconductor layer may be contacted and short-circuited. .
  • the present invention is to solve such problems of the prior art, and prevents a decrease in mobility due to the shape of the insulating film surface, mixing of substances, foreign matters, etc., and a decrease in the withstand voltage of the insulating layer. It is an object of the present invention to provide a transistor and a method for manufacturing the transistor that can prevent the occurrence of dielectric breakdown and prevent a short circuit between a gate electrode and a semiconductor layer due to bending.
  • the present inventor has found that a substrate having insulating properties, a source electrode and a drain electrode provided apart from each other in the surface direction of the main surface of the substrate, and a source electrode and a drain electrode in the surface direction of the substrate.
  • a gate electrode provided therebetween, a semiconductor layer provided in contact with the source electrode and the drain electrode, and an insulating film provided between the gate electrode and the semiconductor layer in a direction perpendicular to the main surface of the substrate.
  • the said subject could be solved by forming a gap area
  • a substrate having insulating properties A source electrode and a drain electrode which are provided apart from each other in the surface direction of the main surface of the substrate; A gate electrode provided between the source electrode and the drain electrode in the surface direction of the substrate; A semiconductor layer provided in contact with the source electrode and the drain electrode; An insulating film provided between the gate electrode and the semiconductor layer in a direction perpendicular to the main surface of the substrate; A transistor in which a gap region is formed between a semiconductor layer and an insulating film.
  • the gate electrode is formed on the substrate, The insulating film is formed to cover at least a part of the substrate and the gate electrode, The source electrode and the drain electrode are formed on the insulating film, The transistor according to (1), wherein the semiconductor layer is disposed so as to be in contact with upper surfaces of the source electrode and the drain electrode.
  • the transistor according to (1) or (2), wherein the gap region is filled with at least one of a gas and a liquid.
  • the transistor according to (1) or (2), wherein the gap region is filled with an insulating liquid.
  • the transistor according to (1) or (2), wherein the gap region is a vacuum.
  • a ratio of the thickness of the insulating film to the height of the gap region in a direction perpendicular to the main surface of the substrate is 0.01 to 100.
  • a substrate preparation step of preparing a substrate having insulating properties A gate electrode forming step of forming a gate electrode; A source / drain electrode forming step of forming a source electrode and a drain electrode; An insulating film forming step of forming an insulating film; A semiconductor layer forming step of forming a semiconductor layer, In the direction perpendicular to the main surface of the substrate, the insulating film is formed on the gate electrode side between the gate electrode and the semiconductor layer, and a gap region is formed between the semiconductor layer and the insulating film.
  • a substrate preparation step of preparing a substrate having insulating properties A gate electrode forming step of forming a gate electrode on the substrate; An insulating film forming step of forming an insulating film so as to cover at least a part of the substrate and the gate electrode; A source / drain electrode forming step of forming a source electrode and a drain electrode so as to be spaced apart from each other so as to sandwich the gate electrode in the surface direction of the main surface of the substrate and to be higher than the insulating film , And a semiconductor layer forming step of forming a semiconductor layer so as to be in contact with the source electrode and the drain electrode and to form a gap region at least partly between the source electrode and the drain electrode.
  • the semiconductor layer forming step A semiconductor layer preparation step of forming a semiconductor layer member on the support; And a semiconductor layer stacking step of placing the semiconductor layer member on the upper surfaces of the source electrode and the drain electrode.
  • the present invention it is possible to prevent a decrease in mobility due to the shape, substance, foreign matter, etc. of the surface of the insulating film, to prevent a decrease in the withstand voltage of the insulating layer, and to prevent the gate electrode and the semiconductor layer from being bent. Can be prevented from short-circuiting.
  • FIG. 2A to 2D are cross-sectional views conceptually showing another example of the thin film transistor of the present invention.
  • 3A to 3D are schematic top views for explaining a manufacturing method of the thin film transistor shown in FIG. 1, and FIG. 3E is a side view of FIG. 3D.
  • FIG. 5A to 5C are top views for explaining a method for manufacturing a thin film transistor of a comparative example, and FIG. 5D is a side view of FIG. 5C.
  • a numerical range expressed using “to” means a range including numerical values described before and after “to” as a lower limit value and an upper limit value.
  • the transistor of the present invention is provided between an insulating substrate, a source electrode and a drain electrode that are provided apart from each other in the surface direction of the main surface of the substrate, and a source electrode and a drain electrode in the surface direction of the substrate.
  • a gap region is formed between the insulating film and the insulating film.
  • the transistor of the present invention is a field effect transistor and can be suitably applied as a so-called thin film transistor (TFT).
  • FIG. 1 is a schematic cross-sectional view showing an example of a preferred embodiment of the transistor of the present invention.
  • the thin film transistor (TFT) 10 includes a substrate 12, a gate electrode 14, a source electrode 16, a drain electrode 18, a semiconductor layer 20, and an insulating film 28.
  • the thin film transistor 10 is a so-called bottom gate / bottom contact thin film transistor in which the gate electrode 14, the source electrode 16, and the drain electrode 18 are formed below the semiconductor layer 20 (on the substrate 12 side).
  • the substrate 12 is a plate-like support that has insulating properties and supports the gate electrode 14, the insulating film 28, and the like.
  • the insulating substrate 12 is a substrate in which a current flowing through the substrate 12 when a voltage is applied to the transistor 10 is three orders of magnitude lower than a current flowing through the semiconductor layer 20.
  • the gate electrode 14 is a member having high conductivity, and is formed at a substantially central position on the substrate 12.
  • the insulating film 28 has insulating properties and is formed to cover the main surface of the substrate 12 and the gate electrode 14. The upper surface of the insulating film 28 is formed flat.
  • the source electrode 16 and the drain electrode 18 are members having high conductivity, are formed on the insulating film 28 at a predetermined distance, and are arranged so as to sandwich the gate electrode 14 in the surface direction of the substrate. Yes. Further, the source electrode 16 and the drain electrode 18 have substantially the same thickness.
  • the distance between the source electrode 16 and the drain electrode 18, that is, the channel length is preferably 0.1 ⁇ m to 10000 ⁇ m, more preferably 1 ⁇ m to 1000 ⁇ m, and particularly preferably 10 ⁇ m to 500 ⁇ m. If the distance between the source electrode 16 and the drain electrode 18 is too short, the influence of contact resistance increases, and the mobility as an element is reduced, and high accuracy is required at the time of fabrication, resulting in a reduction in productivity. . Therefore, the thickness is preferably 0.1 ⁇ m or more from the viewpoint of preventing the mobility from being lowered and productivity. On the other hand, if the distance between the source electrode 16 and the drain electrode 18 is too long, the current between the electrodes decreases, and the device characteristics deteriorate. Accordingly, the thickness is preferably 10,000 ⁇ m or less from the viewpoint of device characteristics. In the following description, when it is not necessary to distinguish the gate electrode 14, the source electrode 16, and the drain electrode 18, they are also simply referred to as “electrodes”.
  • the semiconductor layer 20 is an active layer made of a semiconductor. As shown in FIG. 1, the semiconductor layer 20 is formed in a plate shape, and one end is placed on the upper surface of the source electrode 16 and the other end is placed on the upper surface of the drain electrode 18. Thus, since the semiconductor layer 20 formed in a plate shape is placed on the source electrode 16 and the drain electrode 18, between the semiconductor layer 20 and the insulating film 28, A space G is formed in a region between the drain electrode 18 and the drain electrode 18. This space G is a gap region in the present invention. That is, the thin film transistor 10 has the insulating film 28 and the gap region G between the gate electrode 14 and the semiconductor layer 20 in the direction perpendicular to the main surface of the substrate 12, and the insulating film on the gate electrode 14 side. 28 is disposed, and a gap region is disposed on the semiconductor layer 20 side.
  • the gap region G may be a vacuum or may be filled with a gas.
  • the gas include nitrogen, water vapor, helium, neon, argon, krypton, xenon, and radon.
  • it may be filled with an insulating liquid such as an organic solvent.
  • these mixtures may be sufficient. From the viewpoints of insulation, productivity, and less harm to the surrounding environment, it is preferable to use gas, particularly air, as the material that fills the gap region G.
  • the height of the gap region G is not particularly limited, but is preferably 10 nm to 10000 nm, more preferably 100 nm to 2000 nm, and particularly preferably 200 nm to 1000 nm from the viewpoints of insulation and voltage applicability.
  • the conventional thin film transistor since the conventional thin film transistor has a structure in which the insulating layer and the semiconductor layer are in contact with each other, there is a problem in that the crystal of the semiconductor layer is disturbed due to the shape and material of the surface of the insulating layer and the mobility is lowered.
  • an air gap type organic transistor in which a gap region is interposed between a gate electrode and a semiconductor layer, current flows through the interface between the semiconductor layer and the gap region, which is caused by the shape and material of the insulating film surface. A decrease in mobility can be prevented.
  • the transistor of the present invention has a configuration in which the gate electrode 14, the insulating film 28, the gap region G, and the semiconductor layer 20 are stacked in this order in the direction perpendicular to the main surface of the substrate 12. Accordingly, since the current flowing between the source electrode 16 and the drain electrode 18 flows through the interface of the semiconductor layer 20 with the gap region G, the mobility due to the shape of the surface of the insulating film, the substance, contamination of foreign matter, etc. Decrease can be prevented. In addition, since the insulating film 28 is disposed between the gate electrode 14 and the semiconductor layer 20, the withstand voltage between the gate electrode 14 and the semiconductor layer 20 increases, and dielectric breakdown occurs. Can be prevented.
  • the semiconductor layer 20 and the insulating film 28 are only in contact with each other. It is possible to prevent the gate electrode 14 and the semiconductor layer 20 from contacting and short-circuiting.
  • the transistor of the present invention has the insulating film 28 between the gate electrode 14 and the semiconductor layer 20, so that it is not necessary to increase the dimensional accuracy as compared with the air gap type, so that the yield is improved. Productivity can be increased.
  • the ratio of the thickness of the insulating film 28 to the height of the gap region G (the thickness of the insulating film 28 / the height of the gap region G) on the gate electrode 14 is preferably 0.01 to 100, and 0.05 To 20 is more preferable, and 0.1 to 10 is particularly preferable.
  • the ratio between the thickness of the insulating film 28 and the height of the gap region G within this range, the insulating properties when the substrate is curved can be further improved.
  • FIG. 1 shows a bottom gate / bottom contact type thin film transistor 40
  • FIG. 2B shows a top gate / bottom contact thin film transistor 50
  • FIG. 2C shows a top gate.
  • a top contact type thin film transistor 60 is shown. Note that in the thin film transistor illustrated in FIGS. 2A to 2C, portions having the same structure as the thin film transistor 10 in FIG. 1 are denoted by the same reference numerals, and different portions are mainly performed in the following description.
  • the thin film transistor 40 has a so-called bottom gate / top structure in which the gate electrode 14 is formed on the lower layer (substrate 12) side of the semiconductor layer 20, and the source electrode 16 and the drain electrode 18 are formed on the upper layer side of the semiconductor layer 20. It is a contact type thin film transistor.
  • the insulating film 42 has insulating properties and is formed to cover the main surface of the substrate 12 and the gate electrode 14. Further, the upper surface of the insulating film 42 is formed with a recess at a substantially central portion. The width of the recess in the substrate surface direction is substantially equal to the width of the gate electrode 14. In the thin film transistor 40, this recess forms a gap region G.
  • the semiconductor layer 20 is formed in a plate shape, and is placed on the upper surface of the insulating film 42 so as to cover the concave portion of the insulating film 42.
  • the source electrode 16 and the drain electrode 18 are formed on the semiconductor layer 20 with a predetermined distance therebetween.
  • the source electrode 16 and the drain electrode 18 are arranged so as to sandwich the gate electrode 14 in the surface direction of the substrate.
  • a structure in which a gate electrode, an insulating film, a gap region, and a semiconductor layer are stacked in this order in a direction perpendicular to the main surface of the substrate Since a current flows through the interface with the gap region G, it is possible to prevent the mobility from being lowered due to the shape of the insulating film surface, mixing of substances, foreign matters, and the like.
  • an insulating film is disposed between the gate electrode and the semiconductor layer, the withstand voltage between the gate electrode and the semiconductor layer can be increased, and when the gate electrode is bent, A short circuit due to contact with the semiconductor layer can be prevented.
  • the thin film transistor 50 is a so-called top gate / bottom contact type thin film transistor in which the gate electrode 14 is formed on the upper layer side of the semiconductor layer 52 and the source electrode 16 and the drain electrode 18 are formed on the lower layer side of the semiconductor layer 52. It is.
  • the source electrode 16 and the drain electrode 18 are formed on the substrate 12 so as to be separated from each other by a predetermined distance.
  • the semiconductor layer 52 is an active layer made of a semiconductor and is formed to cover the main surface of the substrate 12 and the source electrode 16 and the drain electrode 18.
  • a recess is formed in the substantially central portion on the upper surface of the semiconductor layer 52.
  • the width of the recess in the substrate surface direction is formed substantially equal to the distance between the source electrode 16 and the drain electrode 18.
  • the recess forms a gap region G.
  • the insulating film 54 has insulating properties, is formed in a plate shape, and is placed on the upper surface of the semiconductor layer 52 so as to cover the recesses of the semiconductor layer 52.
  • the gate electrode 14 is formed on the insulating film 54 between the source electrode 16 and the drain electrode 18 in the surface direction of the substrate.
  • a top gate / bottom contact type thin film transistor also has a structure in which a semiconductor layer, a gap region, an insulating film, and a gate electrode are stacked in this order in a direction perpendicular to the main surface of the substrate. Since a current flows through the interface with the gap region, it is possible to prevent the mobility from being lowered due to the shape of the insulating film surface, mixing of substances, foreign matters, and the like. In addition, since an insulating film is disposed between the gate electrode and the semiconductor layer, the withstand voltage between the gate electrode and the semiconductor layer can be increased, and when the gate electrode is bent, A short circuit due to contact with the semiconductor layer can be prevented.
  • the thin film transistor 60 is a so-called top gate / top contact thin film transistor in which the gate electrode 14, the source electrode 16 and the drain electrode 18 are formed on the upper layer side of the semiconductor layer 20.
  • the semiconductor layer 20 is formed flat on the substrate 12.
  • the source electrode 16 and the drain electrode 18 are formed on the semiconductor layer 20 at a predetermined distance from each other.
  • the insulating film 54 has an insulating property and is formed in a plate shape. One end is placed on the upper surface of the source electrode 16 and the other end is placed on the upper surface of the drain electrode 18.
  • the gate electrode 14 is formed on the insulating film 54 between the source electrode 16 and the drain electrode 18 in the surface direction of the substrate.
  • the insulating film 54 formed in a plate shape is placed on the source electrode 16 and the drain electrode 18, between the semiconductor layer 20 and the insulating film 54, the source electrode 16.
  • a gap region G is formed in a region between the first electrode and the drain electrode 18.
  • the semiconductor layer, the gap region, the insulating film, and the gate electrode are stacked in this order in the direction perpendicular to the main surface of the substrate. Since a current flows through the interface with the gap region, it is possible to prevent the mobility from being lowered due to the shape of the insulating film surface, mixing of substances, foreign matters, and the like. In addition, since an insulating film is disposed between the gate electrode and the semiconductor layer, the withstand voltage between the gate electrode and the semiconductor layer can be increased, and when the gate electrode is bent, A short circuit due to contact with the semiconductor layer can be prevented.
  • the source electrode 16 and the drain electrode 18 are formed on the insulating film 28.
  • the drain electrode may be formed on the substrate 12.
  • the thin film transistor 70 is a bottom gate / bottom contact type thin film transistor.
  • the gate electrode 14 is formed on the substrate 12.
  • the source electrode 72 and the drain electrode 74 are members having high conductivity, and are formed on the substrate 12 so as to be separated from each other by a predetermined distance so as to sandwich the gate electrode 14. That is, the source electrode 72, the gate electrode 14, and the drain electrode 74 are arranged on the substrate 12 in this order in the surface direction of the substrate 12.
  • the source electrode 72 and the drain electrode 74 are formed to be thicker than the gate electrode 14. That is, the source electrode 72 and the drain electrode 74 are formed such that the height from the substrate 12 is higher than that of the gate electrode 14.
  • the insulating film 76 is an insulating member, and is formed in a region between the source electrode 72 and the drain electrode 74 so as to cover the gate electrode 14. Further, as shown in the drawing, the height of the surface of the insulating film 76 from the substrate 12 is lower than the heights of the source electrode 72 and the drain electrode 74.
  • the semiconductor layer 20 is formed in a plate shape, and one end is placed on the upper surface of the source electrode 72 and the other end is placed on the upper surface of the drain electrode 74. Since the height of the surface of the insulating film 76 from the substrate 12 is lower than the height of the source electrode 72 and the drain electrode 74, the semiconductor layer 20 placed on the upper surfaces of the source electrode 72 and the drain electrode 74 and the insulating film A gap region G is formed between them.
  • the gate electrode, the insulating film, the gap region, and the semiconductor layer are stacked in this order in the direction perpendicular to the main surface of the substrate.
  • current flows through the interface of the semiconductor layer with the gap region, so that it is possible to prevent a decrease in mobility due to the shape of the insulating film surface, the inclusion of substances, foreign matters, and the like.
  • an insulating film is disposed between the gate electrode and the semiconductor layer, the withstand voltage between the gate electrode and the semiconductor layer can be increased, and when the gate electrode is bent, A short circuit due to contact with the semiconductor layer can be prevented.
  • the gate electrode 14, the source electrode 72, and the drain electrode 74 are formed on the same plane of the substrate 12, the gate electrode 14, the source electrode 72, and the drain electrode 74 can be formed by one printing. It is preferable in that the number of steps can be reduced and productivity can be improved. In addition, it is preferable that the gate electrode 14, the source electrode 72, and the drain electrode 74 are formed by one printing, whereby the positional accuracy between these electrodes can be improved and the reliability can be improved.
  • ⁇ substrate ⁇ There are no particular limitations on the material, shape, size, structure, etc. of the substrate of the thin film transistor of the present invention, and any material can be appropriately selected according to the purpose as long as it has a desired insulating property.
  • a substrate material a substrate made of glass, an inorganic material such as YSZ (Yttria-Stabilized Zirconia), a resin, a resin composite material, or the like can be used.
  • a substrate made of a resin or a resin composite material is preferable because of its light weight, flexibility, and light transmittance.
  • at least one contact Insulating the surface by subjecting a substrate made of a composite material having a barrier property having an interface, a stainless steel substrate, a metal multilayer substrate in which stainless steel and a dissimilar metal are laminated, an aluminum substrate or a surface to an oxidation treatment (for example, anodization treatment).
  • An aluminum substrate with an improved oxide film can be used.
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, processability, low air permeability, and low moisture absorption.
  • the resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.
  • the thickness of the substrate is preferably 50 ⁇ m or more and 500 ⁇ m or less.
  • the thickness of the substrate is 50 ⁇ m or more, the flatness of the substrate itself is further improved.
  • the thickness of the substrate is 500 ⁇ m or less, the flexibility of the substrate itself is further improved, and the use as a substrate for a flexible device becomes easier. Since the thickness having sufficient flatness and flexibility differs depending on the material constituting the substrate, it is necessary to set the thickness according to the substrate material, but the range is generally in the range of 50 ⁇ m to 500 ⁇ m.
  • the material for forming the gate electrode, the source electrode and the drain electrode is not particularly limited as long as it has high conductivity, and various known electrode forming materials used in conventional thin film transistors can be used. Specifically, metals such as Ag, Au, Al, Cu, Pt, Pd, Zn, Sn, Cr, Mo, Ta, Ti, Al—Nd, tin oxide, zinc oxide, indium oxide, indium tin oxide ( A metal oxide such as ITO) or indium zinc oxide (IZO) can be used.
  • any of the gate electrode, the source electrode, and the drain electrode can be formed by a method such as printing, vacuum film formation, plating, photolithography, or laser patterning. Especially, it is preferable to form by printing.
  • the printing in the present invention includes various known printing methods such as offset printing, gravure printing, reverse printing, flexographic printing, letterpress printing, and screen printing. Offset printing, flexographic printing, and reverse printing are preferable.
  • a feature of formation by printing is that an electrode pattern can be formed on a substrate in a single step.
  • the present invention is not limited to this, and printing and other methods may be combined. For example, a method of forming a plating core by printing, and then forming a patterned electrode by plating, or a method of forming a pattern directly by laser, etc. Also good.
  • Each electrode can be formed by applying a paint (liquid viscous material) in which fine particles of the above-described material are dispersed in a solvent in a predetermined pattern on a substrate by printing and curing the electrode.
  • a paint liquid viscous material
  • solvent Various well-known solvents utilized when using the said material for printing can be utilized.
  • the curing of the paint is preferably photocuring or heat curing, and in the case of photocuring, it is preferably cured by laser irradiation.
  • the thickness of the source electrode and the drain electrode is preferably 10 nm to 1000 nm, and more preferably 50 nm to 200 nm in consideration of film forming properties, patterning properties, conductivity, and the like.
  • the thickness of the gate electrode is preferably 10 nm to 1000 nm or less, more preferably 50 nm to 200 nm, considering the film forming property, patterning property, conductivity, and the like.
  • the gate electrode, the source electrode, and the drain electrode may be made of different materials, but are preferably made of the same material. By using the same material as the material of each electrode, productivity can be improved.
  • a wiring layer connected to each of these electrodes may be integrally formed.
  • the number of steps can be reduced and the productivity can be further improved.
  • the positional accuracy between the electrode and the wiring layer can be further improved, the connection between the electrode and the wiring layer can be made more reliable, and the reliability is increased. be able to. This also improves the yield by improving the yield.
  • the material for forming the wiring layer is the same material as the electrode to be connected.
  • the material for forming the semiconductor layer is not particularly limited, and various semiconductors that are used as active layers in conventionally known thin film transistors can be used. Specifically, oxide semiconductors such as InGaZnO, nitride semiconductors, inorganic semiconductors such as Si and Ge, compound semiconductors such as GaAs, carbon nanotubes, and organic semiconductors can be used. In the present invention, an organic semiconductor is preferably used from the viewpoints of easy production, good bendability, and possible application.
  • Organic semiconductors include pentacene derivatives such as 6,13-bis (triisopropylsilylethynyl) pentacene (TIPS pentacene), and anthradithiophene derivatives such as 5,11-bis (triethylsilylethynyl) anthradithiophene (TES-ADT) Benzodithiophene (BDT) derivatives, benzothienobenzothiophene (BTBT) derivatives such as dioctylbenzothienobenzothiophene (C8-BTBT), dinaphthothienothiophene (DNTT) derivatives, dinaphthobenzodithiophene (DNBDT) derivatives, 6 , 12-dioxaanthanthrene (perixanthenoxanthene) derivative, naphthalenetetracarboxylic acid diimide (NTCDI) derivative, perylenetetracarboxylic acid diimi
  • the method for forming the semiconductor layer is not particularly limited.
  • a well-known method such as coating or transfer on a support made of resin, glass or the like.
  • the semiconductor layer member can be formed by the method, the semiconductor layer member is peeled off from the support, and placed on the upper surfaces of the source electrode 16 and the drain electrode 18. Further, after the semiconductor layer member is formed on the support, the semiconductor layer member side may be placed facing the source electrode 16 and the drain electrode 18 side without peeling off the semiconductor layer member.
  • a semiconductor layer member is formed on a support made of resin, glass or the like by a known method such as coating or transfer. Then, the semiconductor layer member may be formed on the insulating film 28 by peeling it from the support or without peeling the semiconductor layer member.
  • the source electrode 16 and the drain electrode 18 is formed on the substrate 12 on which the source electrode 16 and the drain electrode 18 are formed.
  • the semiconductor layer 52 may be formed by a known method such as coating or transfer so as to cover the surface.
  • the semiconductor layer 20 may be formed on the substrate 12 by a known method such as coating or transfer.
  • the thickness of the semiconductor layer is preferably 1 nm to 1000 nm, and more preferably 10 nm to 300 nm, considering film formability and the like.
  • the insulating film forming material is not particularly limited as long as it has high insulating properties, and various known insulating film forming materials used in conventional thin film transistors can be used. Specifically, insulating compounds such as SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , and HfO 2 can be used. Alternatively, an insulating film containing at least two of these compounds may be used. From the viewpoint of high insulation properties, a material containing SiO2 is preferably used.
  • the insulating film is a material used from a wet method such as a printing method, a coating method, a physical method such as a vacuum deposition method, a sputtering method, an ion plating method, a chemical method such as a CVD method or a plasma CVD method. It can be formed according to a method appropriately selected in consideration of suitability.
  • the insulating film may be formed by patterning into a predetermined shape by photolithography and etching.
  • the bottom gate / top contact type thin film transistor 40 shown in FIG. 2A it may be formed by patterning into a predetermined shape by photolithography and etching.
  • the support is made of resin, glass, or the like.
  • An insulating film member is formed into a plate shape by a known method such as a printing method, a coating method, a vacuum deposition method, a sputtering method, an ion plating method, a CVD, or a plasma CVD method, and the insulating film member is peeled off from the support. Then, the insulating film 54 can be formed by being placed on the upper surface of the semiconductor layer 52.
  • the thickness of the insulating film may be appropriately determined depending on the forming material from the viewpoint of required voltage resistance, applied voltage reduction, and the like.
  • the thickness of the insulating film is preferably 10 nm to 10 ⁇ m, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.
  • the manufacturing method of the transistor of the present invention is as follows: A substrate preparation step of preparing a substrate having insulating properties; A gate electrode forming step of forming a gate electrode; A source / drain electrode forming step of forming a source electrode and a drain electrode; An insulating film forming step of forming an insulating film; A semiconductor layer forming step of forming a semiconductor layer, In the direction perpendicular to the main surface of the substrate, the insulating film is formed on the gate electrode side between the gate electrode and the semiconductor layer, and a gap region is formed between the semiconductor layer and the insulating film. It is a manufacturing method.
  • the manufacturing method of the transistor of the present invention is as follows: A substrate preparation step of preparing a substrate having insulating properties; A gate electrode forming step of forming a gate electrode on the substrate; An insulating film forming step of forming an insulating film so as to cover at least a part of the substrate and the gate electrode; Source / drain electrode formation for forming a source electrode and a drain electrode so as to be spaced apart from each other so as to sandwich a gate electrode in the surface direction of the main surface of the substrate and to be higher than the insulating film Process, And a semiconductor layer forming step of forming a semiconductor layer so as to be in contact with the source electrode and the drain electrode and to form a gap region at least partly between the insulating film and the source electrode.
  • a semiconductor layer preparation step of forming a semiconductor layer member on a support, and the semiconductor layer member are mounted on the upper surfaces of the source electrode and the drain electrode. And a semiconductor layer stacking step to be placed.
  • an insulating film is formed so as to cover the gate electrode, and the source electrode and the drain electrode are formed so as to be higher than the insulating film, and are in contact with the source electrode and the drain electrode.
  • the insulating film is formed between the gate electrode and the semiconductor layer in a direction perpendicular to the substrate by forming the semiconductor layer so that a gap region is formed at least partially between the insulating film and the insulating film. And a gap region can be formed, and the semiconductor layer can be a gap region.
  • a current flows through the interface of the semiconductor layer with the gap region G, so that it is possible to prevent a decrease in mobility due to the shape of the insulating film surface, mixing of substances, foreign matters, and the like.
  • an insulating film is disposed between the gate electrode and the semiconductor layer, the withstand voltage between the gate electrode and the semiconductor layer can be increased, and when the gate electrode is bent, A short circuit due to contact with the semiconductor layer can be prevented.
  • FIGS. 3A to 3D are schematic top views showing an example of a preferred embodiment of a method for manufacturing a thin film transistor.
  • FIG. 3E is a plan view of FIG. 3D from the a direction.
  • FIG. 3E is a plan view of FIG. 3D from the a direction.
  • substrate preparation process is a process of preparing the board
  • a gate electrode 14 and a wiring layer 22 connected to the gate electrode 14 are printed, photolithography, plated on one main surface of the prepared substrate 12. It is a step of forming on the substrate 12 by a method such as As an example, in the gate electrode formation step, the gate electrode 14 and the wiring layer 22 are formed by applying a coating material, which is an electrode forming material, in a predetermined pattern by printing and curing. In the illustrated example, the wiring layer 22 is integrally formed up to the edge of the substrate 12 with the same thickness and width as the gate electrode 14.
  • the insulating film forming step covers at least a part of the substrate 12 and the gate electrode 14 and the wiring layer 22 on the substrate 12 on which the gate electrode 14 and the wiring layer 22 are formed.
  • the insulating film 28 is formed.
  • the insulating film 28 may be selected from wet methods such as printing methods and coating methods, physical methods such as vacuum deposition methods, sputtering methods, and ion plating methods, and chemical methods such as CVD and plasma CVD methods. It can be formed according to a method appropriately selected in consideration of suitability with the material to be used.
  • the source / drain electrode formation step is a step of forming the source electrode 16 and the drain electrode 18 on the insulating film 28 as shown in FIG.
  • the source electrode 16 and the drain electrode 18 are formed so as to sandwich the gate electrode 14 in the surface direction of the substrate 12.
  • the wiring layer 24 connected to the source electrode 16 and the wiring layer 26 connected to the drain electrode 18 are each formed integrally with the electrode.
  • the wiring layer 24 has the same thickness and width as the source electrode 16 and is integrally formed up to the edge of the substrate 12, and the wiring layer 26 has the same thickness as the drain electrode 18. The width is integrally formed up to the end of the substrate 12.
  • the semiconductor layer forming step is a step of manufacturing the thin film transistor 10 by placing the semiconductor layer 20 on the top surfaces of the source electrode 16 and the drain electrode 18 as shown in FIG.
  • the semiconductor layer forming step includes a semiconductor layer preparing step of forming a semiconductor layer member on the support, and a semiconductor layer stacking step of placing the semiconductor layer member on the upper surfaces of the source electrode and the drain electrode.
  • the semiconductor layer preparation step is a step in which a member to be a semiconductor layer (semiconductor layer member) is previously formed on a support made of resin, glass, or the like by a known method such as coating or transfer.
  • the semiconductor layer member is preferably formed to have a flat surface.
  • the semiconductor layer member prepared in the semiconductor layer preparation step is placed on the upper surfaces of the source electrode 16 and the drain electrode 18 with the semiconductor layer member peeled off from the support or with the support. This is a step of forming the semiconductor layer 20. Even when the semiconductor layer member is peeled off from the support and laminated, it is preferable to place the semiconductor layer member with the upper surface side facing the source electrode 16 and the drain electrode 18.
  • Example 1 ⁇ Production of Thin Film Transistor>
  • non-alkali glass eagle manufactured by Corning
  • a gate electrode, an insulating film, a source / drain electrode, and a semiconductor layer were formed on the surface of the substrate.
  • the thin film transistor 10 having the structure shown in FIGS. 3D and 3E was manufactured.
  • the gate electrode 14 and the wiring layer 22 were formed on the surface of the alkali-free glass by patterning with a photoresist and etching. Ag was used as the material of the gate electrode 14 and the wiring layer 22.
  • the size of the gate electrode 14 was 200 ⁇ m wide ⁇ 1 mm deep, and the thickness was 100 nm.
  • the wiring layer 22 had a thickness of 100 nm and a width of 200 ⁇ m, and was formed from the end face of the gate electrode 14 to the end side of the substrate 12.
  • the size of the electrode is the width in the electrode arrangement direction and the depth in the direction orthogonal to the arrangement direction.
  • an insulating film 28 made of SiO 2 was formed by vapor deposition so as to cover at least a part of the substrate 12 and the gate electrode 14 and the wiring layer 22. Vapor deposition was performed by a known method. The thickness of the insulating film 28 on the gate electrode 14 was 300 nm. Further, the size of the insulating film 28 was set to be large enough to form the source electrode 16 and the drain electrode 18 described later on the insulating film 28.
  • the source electrode 16 and the drain electrode 18 and the wiring layers 24 and 26 connected to these electrodes, respectively, were formed on the insulating film 28 by patterning with photoresist and etching.
  • Each of the source electrode 16 and the drain electrode 18 had a width of 200 ⁇ m ⁇ a depth of 1 mm, and a thickness of 300 nm.
  • the distance between the source electrode 16 and the drain electrode 18 was 200 ⁇ m. That is, the source electrode 16, the gate electrode 14, and the drain electrode 18 each have a width in the arrangement direction of the source electrode 16, the gate electrode 14, and the drain electrode 18 of 200 ⁇ m, and the source electrode 16 and the drain electrode 18 in the surface direction of the substrate 12.
  • the gate electrode 14 is formed between the two.
  • the height of the gap region G is 300 nm. Therefore, the ratio between the thickness of the insulating film and the height of the gap region G is 1.
  • the wiring layers 24 and 26 had a thickness of 100 nm and a width of 200 ⁇ m, and were formed from the end surface of the electrode to the end side of the substrate 12.
  • a semiconductor layer member to be the semiconductor layer 20 was previously formed on a silicon substrate by coating and drying. TIPS pentacene was used as the material of the semiconductor layer 20.
  • the thickness of the semiconductor layer 20 was 0.1 ⁇ m, and the size was 600 ⁇ m wide ⁇ 1 mm deep.
  • the semiconductor layer member was peeled from the support, and the thin film transistor 10 was fabricated by placing the 600 ⁇ m width direction on the upper surfaces of the source electrode 16 and the drain electrode 18 with the width direction of the electrodes being aligned with the electrode arrangement direction.
  • the thin film transistor 10 was connected to a semiconductor characteristic evaluation apparatus in the same manner as described above, a high voltage was applied to the gate electrode 14, and the presence or absence of discharge was visually observed. Evaluation was performed according to the following criteria. A: Even when a voltage of 40 V was applied, no discharge occurred. B: It was not discharged at a voltage of 10V, but was discharged at 40V. C: Discharged at a voltage of 10V. It was evaluation A as a result of evaluation.
  • Example 2 to 5 A thin film transistor 10 was produced in the same manner as in Example 1 except that the thickness of the insulating film was changed to the thickness shown in Table 1, and bending resistance and voltage resistance were evaluated. The results are shown in Table 1.
  • the thin film transistor 220 includes a substrate 222, two insulating bases 226 formed on the surface of the substrate 222, a gate electrode 224 formed between the two bases 226 on the surface of the substrate 222, and the top of the base 226.
  • the source electrode 228 and the drain electrode 230 are formed respectively, and the semiconductor layer 232 is placed on the upper surfaces of the source electrode 228 and the drain electrode 230.
  • FIGS. 5A to 5C are top views for explaining a manufacturing method of the thin film transistor 220
  • FIG. 5D is a side view of FIG. 5C viewed from the a direction. .
  • two pedestals 226 were formed on a substrate 222 with a photoresist.
  • the substrate 222 the same substrate as in Example 1 was used.
  • the material of the base 226 was OFPR800 manufactured by Tokyo Ohka Kogyo Co., Ltd., the width was 200 ⁇ m, the thickness was 300 nm, and the direction perpendicular to the arrangement direction of the base 226 was 20 mm from the edge of the substrate. The distance between the two bases 226 was 300 ⁇ m.
  • a photoresist is applied and patterned, and the Ag is etched to form a gate electrode as shown in FIG. 224, the source electrode 228, the drain electrode 230, and a wiring layer connected to each of these electrodes were formed.
  • the size of the gate electrode 224 formed between the two pedestals 226 was 200 ⁇ m ⁇ 1 mm, and the thickness was 100 nm.
  • the thickness of the source electrode 228 and the drain electrode 230 formed on the entire surface of the base 226 was 100 nm.
  • the thickness of the wiring layer was 100 nm, the width on the substrate edge side was 200 ⁇ m, and the wiring layer was formed from the end surface of the electrode to the edge of the substrate 12.
  • the semiconductor layer member was placed over the source electrode 228 and the drain electrode 230 to form the semiconductor layer 232, so that the thin film transistor 220 was manufactured.
  • the material and the formation method of the semiconductor layer 232 were the same as those in Example 1.
  • the distance between the gate electrode 224 and the semiconductor layer 232 of the thin film transistor 220, that is, the height of the gap region is 300 nm.
  • the fabricated thin film transistor 220 was evaluated for bending resistance and voltage resistance in the same manner as in Example 1. The results are shown in Table 1.
  • Comparative Example 2 A thin film transistor 220 was produced in the same manner as in Comparative Example 1 except that the thickness of the pedestal was changed to 2000 nm, and bending resistance and voltage resistance were evaluated. The results are shown in Table 1.
  • an insulating film is formed on the gate electrode side between the gate electrode and the semiconductor layer in a direction perpendicular to the main surface of the substrate, and a gap region is formed between the semiconductor layer and the insulating film.
  • Examples 1 to 5 have higher bending resistance and voltage resistance than Comparative Examples 1 and 2 that do not have an insulating film between the gate electrode and the semiconductor layer.
  • the ratio of the thickness of the insulating film to the height of the gap region is preferably 0.1 or more from the viewpoint of bending resistance.
  • the thickness of the insulating film is preferably 50 nm or more from the viewpoint of voltage resistance. From the above, the effects of the present invention are clear.

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Abstract

絶縁膜表面の形状や物質に起因する移動度の低下を防止すると共に、絶縁層の耐電圧の低下を防止し、また、湾曲によるゲート電極と半導体層との短絡を防止できるトランジスタおよびトランジスタの製造方法を提供する。絶縁性を備える基板と、基板の主面の面方向において互いに離間して設けられるソース電極およびドレイン電極と、基板の面方向において、ソース電極およびドレイン電極の間に設けられるゲート電極と、ソース電極およびドレイン電極に接触して設けられる半導体層と、基板の主面に垂直な方向において、ゲート電極と半導体層との間に設けられる絶縁膜と、を有し、半導体層と絶縁膜との間にギャップ領域が形成される。

Description

トランジスタ、および、トランジスタの製造方法
　本発明は、トランジスタ、および、トランジスタの製造方法に関する。
　薄膜トランジスタ（ＴＦＴ（thin film transistor））は、ディスプレイ、固体撮像素子、トランジスタ回路、ＲＦＩＤ（radio frequency identifier）などで利用されている。特に、塗布型の半導体を使ったＴＦＴは、プリンテッド工程と併用することで、大面積なＴＦＴを安価に作製できることが期待されている。
　ＴＦＴの構造は、ゲート電極と、ソース電極およびドレイン電極との配置位置によって様々な方式がある。特に、ゲート電極と、ソース電極およびドレイン電極との両方が半導体層の下層に配置されるボトムゲート・ボトムコンタクト構造は、電極や絶縁膜の形成を先に基板上に行うことができるので、高温プロセスや溶液プロセスが半導体に及んで特性を劣化させることがなく、生産性の高い構造となっている。
　従来のボトムゲート・ボトムコンタクト構造のＴＦＴは、以下のようなプロセスで作製される。
　まず、平滑な基板上に、ゲート電極を形成する。ゲート電極は、銀・金・アルミニウム等の低抵抗金属を成膜し、さらに、フォトレジストを塗布・露光・現像してパターンを形成し、エッチングによって不要な金属を除去する、フォトリソグラフィによって、所望のパターンの電極として形成することができる。また、フォトレジストを使わずに、直接、レーザを不要部分に照射して、アブレーションにより不要な金属を除去して所望のパターンのゲート電極を形成することもできる。あるいは、特許文献１に記載されるように、銀ナノインクのような液状の導電材料を印刷により所望のパターンに形成し、熱処理などでゲート電極を形成することもできる。
　次に、ゲート電極が形成された基板上に絶縁膜を形成する。絶縁膜は、ＳｉＯｘやＡｌＯｘなどの無機材料の緻密な膜であり、スパッタリング、ＣＶＤ（化学気相成長）法、ＡＬＤ（原子層堆積）法といった気相成膜で形成することができる。あるいは、絶縁膜は、有機材料を塗布や印刷により基板上に付着させて、これを光や熱により硬化させて形成することもできる。
　また、複数のＴＦＴによって回路を形成する場合には、ある素子のゲート電極を、他の素子のソース電極あるいはドレイン電極に接続させるために、絶縁膜にスルーホールが必要となる。スルーホールは、全面に形成された絶縁膜をフォトリソグラフィやレーザアブレーションによって形成することができる。あるいは、感光性の絶縁膜を形成し、露光によりパターニングすることも可能であり、露光された部分が溶解するネガ型、その逆のポジ型のどちらも利用することができる。
　さらに、絶縁膜の上に、ソース電極とドレイン電極を形成する。形成方法はゲート電極と同様の方法で行うことができる。ソース電極あるいはドレイン電極と、ゲート電極とを接続して回路を作製する場合には、ソース電極とドレイン電極を形成する工程でゲート電極との接続配線を形成する。
　その後、形成した電極の上に半導体を形成、パターニングし、必要に応じて保護膜などを形成してＴＦＴが作製される。
　このように、従来のボトムゲート・ボトムコンタクト構造のＴＦＴは、半導体を絶縁膜上に形成する。
　ここで、半導体を絶縁膜上に形成した場合、チャネルは半導体の絶縁膜側の界面に形成される。しかしながら、絶縁膜には、電荷移動を阻害する物質や構造があり、移動度を低下させるという問題があった。また、有機半導体を塗布によって形成する場合、絶縁膜表面の形状や物質により、結晶が乱れ、移動度を低下させるという問題があった。また、半導体と絶縁膜との間に異物が混入し、電荷移動を阻害したり、有機半導体の結晶を乱して、移動度を低下させるという問題があった。
　これに対して、特許文献２には、基板上に相互間に間隔を設けて配置され、各々台状平面を形成する一対の絶縁性の台座と、一方の台状平面上に設けられたソース電極と、他方の台状平面上に設けられたドレイン電極と、一対の台座の間の基板上に設けられたゲート電極と、ソース電極及びドレイン電極の上面に接触させて配置された有機半導体層とを備え、ゲート電極と有機半導体層の下面とはギャップ領域を介在させて上下方向に対向する構成を有するエアギャップ型の有機トランジスタが開示されている。
　このエアギャップ型の有機トランジスタは、ゲート電極と有機半導体層の下面との間に介在するギャップ領域（空間）を絶縁層として利用する構造である。これにより、絶縁膜表面の形状や物質に起因する移動度の低下を防止できることが開示されている。
特開２００７－１２９００７号公報 特開２０１３－３８１２７号公報
　しかしながら、有機や無機の絶縁材料の絶縁破壊電圧は数ＭＶ／ｃｍであるのに対して、空気の絶縁破壊電圧は約０．０３ＭＶ／ｃｍである。そのため、ギャップ領域を設けて空気を絶縁層として利用する構成では、耐電圧が低くなるという問題があった。
　また、フレキシブルディスプレイに用いられる場合などには、ＴＦＴ回路にもフレキシブル性が求められる。
　しかしながら、エアギャップ型の有機トランジスタの場合には、ゲート電極と半導体層との間には、ギャップ領域が形成されているため、湾曲させた際に、ゲート電極と半導体層とが短絡してしまうという問題があった。
　また、湾曲させない場合であっても、半導体層と基板との熱膨張係数が異なると、基板や半導体層がたわんで、ゲート電極と半導体層とが接触して短絡してしまうという問題があった。
　本発明は、このような従来技術の問題点を解決することにあり、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止すると共に、絶縁層の耐電圧の低下を防止して絶縁破壊の発生を防止し、また、湾曲によるゲート電極と半導体層との短絡を防止できるトランジスタおよびトランジスタの製造方法を提供することを目的とする。
　本発明者は、鋭意検討した結果、絶縁性を備える基板と、基板の主面の面方向において互いに離間して設けられるソース電極およびドレイン電極と、基板の面方向において、ソース電極およびドレイン電極の間に設けられるゲート電極と、ソース電極およびドレイン電極に接触して設けられる半導体層と、基板の主面に垂直な方向において、ゲート電極と半導体層との間に設けられる絶縁膜と、を有し、半導体層と絶縁膜との間にギャップ領域が形成されることにより、上記課題を解決できることを見出した。
　すなわち、以下の構成により上記目的を達成することができることを見出した。
　（１）　絶縁性を備える基板と、
　基板の主面の面方向において互いに離間して設けられるソース電極およびドレイン電極と、
　基板の面方向において、ソース電極およびドレイン電極の間に設けられるゲート電極と、
　ソース電極およびドレイン電極に接触して設けられる半導体層と、
　基板の主面に垂直な方向において、ゲート電極と半導体層との間に設けられる絶縁膜と、を有し、
　半導体層と絶縁膜との間にギャップ領域が形成されるトランジスタ。
　（２）　ゲート電極は、基板上に形成され、
　絶縁膜は、基板の少なくとも一部と、ゲート電極とを覆って形成され、
　ソース電極およびドレイン電極は、絶縁膜上に形成され、
　半導体層は、ソース電極およびドレイン電極の上面に接するように配置されている（１）に記載のトランジスタ。
　（３）　ギャップ領域は、気体および液体の少なくとも１つで満たされている（１）または（２）に記載のトランジスタ。
　（４）　ギャップ領域は、絶縁性の液体で満たされている（１）または（２）に記載のトランジスタ。
　（５）　ギャップ領域は、真空である（１）または（２）に記載のトランジスタ。
　（６）　基板の主面に垂直な方向における、絶縁膜の厚さとギャップ領域の高さとの比が、０．０１～１００である（１）～（５）のいずれかに記載のトランジスタ。
　（７）　絶縁性を備える基板を準備する基板準備工程と、
　ゲート電極を形成するゲート電極形成工程と、
　ソース電極およびドレイン電極とを形成するソースドレイン電極形成工程と、
　絶縁膜を形成する絶縁膜形成工程と、
　半導体層を形成する半導体層形成工程と、を有し、
　基板の主面に垂直な方向において、絶縁膜は、ゲート電極と半導体層との間の、ゲート電極側に形成され、半導体層と絶縁膜との間には、ギャップ領域が形成されるトランジスタの製造方法。
　（８）　絶縁性を備える基板を準備する基板準備工程と、
　基板上にゲート電極を形成するゲート電極形成工程と、
　基板の少なくとも一部と、ゲート電極とを覆うように絶縁膜を形成する絶縁膜形成工程と、
　基板の主面の面方向においてゲート電極を挟むように互いに離間させて、基板からの高さが、前記絶縁膜よりも高くなるようにソース電極およびドレイン電極とを形成するソースドレイン電極形成工程と、
　ソース電極およびドレイン電極に接するように、かつ、絶縁膜との間の少なくとも一部にギャップ領域が形成されるように半導体層を形成する半導体層形成工程と、を有するトランジスタの製造方法。
　（９）　半導体層形成工程は、
　支持体上に半導体層部材を形成する半導体層準備工程と、
　半導体層部材をソース電極およびドレイン電極の上面に載置する半導体層積層工程と、を有する（８）に記載のトランジスタの製造方法。
　（１０）　半導体層積層工程において、半導体層部材の、ソース電極およびドレイン電極の上面に載置される側の面は、平面である（９）に記載のトランジスタの製造方法。
　本発明によれば、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止すると共に、絶縁層の耐電圧の低下を防止し、また、湾曲によるゲート電極と半導体層との短絡を防止することができる。
本発明の薄膜トランジスタの一例を概念的に示す断面図である。 図２（Ａ）～図２（Ｄ）は、本発明の薄膜トランジスタの他の一例を概念的に示す断面図である。 図３（Ａ）～図３（Ｄ）は、図１に示す薄膜トランジスタの製造方法を説明するための概略上面図であり、図３（Ｅ）は、図３（Ｄ）の側面図である。 従来のエアギャップ型の薄膜トランジスタの一例の概略断面図である。 図５（Ａ）～図５（Ｃ）は、比較例の薄膜トランジスタの作製方法を説明するための上面図であり、図５（Ｄ）は、図５（Ｃ）の側面図である。
　以下、本発明について詳細に説明する。
　以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
　なお、本明細書において、「～」を用いて表される数値範囲は、「～」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
［トランジスタ］
　本発明のトランジスタは、絶縁性を備える基板と、基板の主面の面方向において互いに離間して設けられるソース電極およびドレイン電極と、基板の面方向において、ソース電極およびドレイン電極の間に設けられるゲート電極と、ソース電極およびドレイン電極に接触して設けられる半導体層と、基板の主面に垂直な方向において、ゲート電極と半導体層との間に設けられる絶縁膜と、を有し、半導体層と絶縁膜との間にギャップ領域が形成されるトランジスタである。
　なお、本発明のトランジスタは、電界効果トランジスタであり、いわゆる薄膜トランジスタ（ＴＦＴ（thin film transistor））として好適に適用可能である。
　次に、本発明のトランジスタの構成について、図１を用いて説明する。
　図１は、本発明のトランジスタの好適な実施態様の一例を示す模式的な断面図である。
　図１に示すように、薄膜トランジスタ（ＴＦＴ）１０は、基板１２と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０と、絶縁膜２８と、を有する。また、薄膜トランジスタ１０は、ゲート電極１４と、ソース電極１６およびドレイン電極１８とが、半導体層２０の下層（基板１２側）に形成される、いわゆるボトムゲート・ボトムコンタクト型の薄膜トランジスタである。
　基板１２は、絶縁性を有し、ゲート電極１４、絶縁膜２８等を支持する板状の支持体である。
　なお、本発明において、絶縁性を有する基板１２とは、トランジスタ１０に電圧を印加した際に、基板１２に流れる電流が、半導体層２０を流れる電流よりも３桁以上低い基板である。
　ゲート電極１４は、高い導電性を有する部材であり、基板１２上の、略中央の位置に形成されている。
　絶縁膜２８は、絶縁性を有し、基板１２の主面およびゲート電極１４を覆って形成されている。また、絶縁膜２８の上面は平坦に形成されている。
　ソース電極１６およびドレイン電極１８は、高い導電性を有する部材であり、絶縁膜２８上に所定の距離離間して形成されており、基板の面方向において、ゲート電極１４を挟むように配置されている。また、ソース電極１６およびドレイン電極１８は略同じ厚さである。
　なお、ソース電極１６とドレイン電極１８との間の距離、すなわち、チャネル長は、０．１μｍ～１００００μｍが好ましく、１μｍ～１０００μｍがより好ましく、１０μｍ～５００μｍが特に好ましい。
　ソース電極１６とドレイン電極１８との距離が近すぎると、接触抵抗の影響が大きくなり、素子としての移動度が低下したり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、移動度低下の防止、生産性の観点から０．１μｍ以上とするのが好ましい。一方、ソース電極１６とドレイン電極１８との距離が遠すぎると、電極間の電流が減り、素子特性が低下してしまう。従って、素子特性の観点から１００００μｍ以下とするのが好ましい。
　また、以下の説明では、ゲート電極１４、ソース電極１６、ドレイン電極１８を区別する必要が無い場合には、単に『電極』ともいう。
　半導体層２０は、半導体からなる活性層である。図１に示すように、半導体層２０は、板状に形成されて、一方の端部をソース電極１６の上面に、他方の端部をドレイン電極１８の上面に載置されている。
　このように、板状に形成された半導体層２０が、ソース電極１６およびドレイン電極１８の上に載置されているので、半導体層２０と絶縁膜２８との間であって、ソース電極１６とのドレイン電極１８との間の領域には、空間Ｇが形成される。この空間Ｇは本発明におけるギャップ領域である。
　すなわち、薄膜トランジスタ１０は、基板１２の主面に垂直な方向において、ゲート電極１４と半導体層２０との間に、絶縁膜２８とギャップ領域Ｇとを有し、かつ、ゲート電極１４側に絶縁膜２８が配置され、半導体層２０側にギャップ領域が配置されている。
　ギャップ領域Ｇは、真空であってもよく、あるいは、気体で満たされていてもよい。気体としては、窒素、水蒸気、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン等が例示される。あるいは、有機溶剤等の絶縁性を有する液体で満たされていてもよい。また、これらの混合物であってもよい。
　絶縁性、生産性、周辺環境への害が少ない等の観点から、ギャップ領域Ｇを満たす材料としては、気体、特に、空気を用いるのが好ましい。
　ギャップ領域Ｇの高さには特に限定はないが、絶縁性、電圧印加性等の観点から、１０ｎｍ～１００００ｎｍが好ましく、１００ｎｍ～２０００ｎｍがより好ましく、２００ｎｍ～１０００ｎｍが特に好ましい。
　前述のとおり、従来の薄膜トランジスタにおいては、絶縁層と半導体層とが接する構造であるので、絶縁層表面の形状や物質により、半導体層の結晶が乱れ、移動度を低下させるという問題があった。
　また、ゲート電極と半導体層との間にギャップ領域を介在させる、エアギャップ型の有機トランジスタにおいては、半導体層とギャップ領域との界面を電流が流れるので、絶縁膜表面の形状や物質に起因する移動度の低下を防止できる。しかしながら、ギャップ領域を設けて空気を絶縁層として利用する構成では、耐電圧が低くなるという問題や、フレキシブル性を付与した場合や、半導体層と基板との熱膨張係数の差に起因して、基板の湾曲により、ゲート電極と半導体層とが短絡してしまうという問題があった。
　これに対して、本発明のトランジスタは、基板１２の主面に垂直な方向において、ゲート電極１４、絶縁膜２８、ギャップ領域Ｇ、半導体層２０の順に積層した構成を有する。従って、ソース電極１６とドレイン電極１８との間を流れる電流は、半導体層２０の、ギャップ領域Ｇとの界面を流れるので、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止できる。
　また、ゲート電極１４と半導体層２０との間には、絶縁膜２８が配置されているので、ゲート電極１４と半導体層２０との間での耐電圧が高くなり、絶縁破壊が発生するのを防止できる。また、フレキシブル性を付与した場合や、半導体層と基板との熱膨張係数の差に起因して、基板が湾曲した場合であっても、半導体層２０と絶縁膜２８とが接触するのみで、ゲート電極１４と半導体層２０とが接触して短絡するのを防止できる。
　また、エアギャップ型の有機トランジスタにおいて、ゲート電極１４と半導体層２０との間の距離は微小であるので、ゲート電極１４と半導体層２０とが接触しないように寸法精度を高くする必要があった。
　これに対して、本発明のトランジスタは、ゲート電極１４と半導体層２０との間に絶縁膜２８を有するので、エアギャップ型に比べて寸法精度を高くする必要がないので、歩留まりを向上して生産性を高くすることができる。
　なお、ゲート電極１４上における、絶縁膜２８の厚さとギャップ領域Ｇの高さとの比（絶縁膜２８の厚さ／ギャップ領域Ｇの高さ）は、０．０１～１００が好ましく、０．０５～２０がより好ましく、０．１～１０が特に好ましい。絶縁膜２８の厚さとギャップ領域Ｇの高さとの比をこの範囲とすることにより、基板が湾曲した場合等の絶縁性をより向上できる。
　ここで、図１に示す例では、ボトムゲート・ボトムコンタクト型の薄膜トランジスタに本発明を適用した構成としたが、本発明はこれに限定はされない。
　図２（Ａ）には、ボトムゲート・トップコンタクト型の薄膜トランジスタ４０を示し、図２（Ｂ）には、トップゲート・ボトムコンタクト型の薄膜トランジスタ５０を示し、図２（Ｃ）には、トップゲート・トップコンタクト型の薄膜トランジスタ６０を示す。
　なお、図２（Ａ）～図２（Ｃ）に示す薄膜トランジスタにおいて、図１の薄膜トランジスタ１０と同様の構成を有する部位には同じ符号を付し、以下の説明では異なる部位を主に行う。
　図２（Ａ）に示す薄膜トランジスタ４０は、基板１２と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０と、絶縁膜４２と、を有する。また、薄膜トランジスタ４０は、ゲート電極１４が、半導体層２０の下層（基板１２）側に形成され、ソース電極１６およびドレイン電極１８が、半導体層２０の上層側に形成される、いわゆるボトムゲート・トップコンタクト型の薄膜トランジスタである。
　絶縁膜４２は、絶縁性を有し、基板１２の主面およびゲート電極１４を覆って形成されている。また、絶縁膜４２の上面は、略中央部に凹部が形成されている。この凹部の、基板面方向の幅は、ゲート電極１４の幅と略同等である。薄膜トランジスタ４０においては、この凹部が、ギャップ領域Ｇを形成する。
　半導体層２０は、板状に形成されて、絶縁膜４２の凹部を覆うように、絶縁膜４２の上面に載置されている。
　ソース電極１６およびドレイン電極１８は、半導体層２０の上に、所定の距離離間して形成されている。また、ソース電極１６およびドレイン電極１８は、基板の面方向において、ゲート電極１４を挟むように配置されている。
　このように、ボトムゲート・トップコンタクト型の薄膜トランジスタにおいても、基板の主面に垂直な方向において、ゲート電極、絶縁膜、ギャップ領域、半導体層の順に積層した構成とすることで、半導体層の、ギャップ領域Ｇとの界面に電流が流れるので、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止できる。
　また、ゲート電極と半導体層との間には、絶縁膜が配置されているので、ゲート電極と半導体層との間の耐電圧を高くすることができ、また、湾曲した際に、ゲート電極と半導体層とが接触して短絡するのを防止できる。
　図２（Ｂ）に示す薄膜トランジスタ５０は、基板１２と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層５２と、絶縁膜５４と、を有する。また、薄膜トランジスタ５０は、ゲート電極１４が、半導体層５２の上層側に形成され、ソース電極１６およびドレイン電極１８が、半導体層５２の下層側に形成される、いわゆるトップゲート・ボトムコンタクト型の薄膜トランジスタである。
　ソース電極１６およびドレイン電極１８は、基板１２上に互いに所定距離離間して形成されている。
　半導体層５２は、半導体からなる活性層であり、基板１２の主面、ならびに、ソース電極１６およびドレイン電極１８を覆って形成されている。また、半導体層５２の上面には、略中央部に凹部が形成されている。この凹部の、基板面方向の幅は、ソース電極１６とドレイン電極１８との間の距離と略同等に形成されている。薄膜トランジスタにおいては、この凹部がギャップ領域Ｇを形成する。
　絶縁膜５４は、絶縁性を有し、板状に形成されて、半導体層５２の凹部を覆うように、半導体層５２の上面に載置されている。
　ゲート電極１４は、絶縁膜５４の上に、基板の面方向において、ソース電極１６およびドレイン電極１８の間に形成される。
　このように、トップゲート・ボトムコンタクト型の薄膜トランジスタにおいても、基板の主面に垂直な方向において、半導体層、ギャップ領域、絶縁膜、ゲート電極、をこの順に積層した構成とすることで、半導体層の、ギャップ領域との界面に電流が流れるので、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止できる。
　また、ゲート電極と半導体層との間には、絶縁膜が配置されているので、ゲート電極と半導体層との間の耐電圧を高くすることができ、また、湾曲した際に、ゲート電極と半導体層とが接触して短絡するのを防止できる。
　図２（Ｃ）に示す薄膜トランジスタ６０は、基板１２と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０と、絶縁膜５４と、を有する。また、薄膜トランジスタ６０は、ゲート電極１４、ソース電極１６およびドレイン電極１８が、半導体層２０の上層側に形成される、いわゆるトップゲート・トップコンタクト型の薄膜トランジスタである。
　半導体層２０は、基板１２上に平坦に形成されている。
　ソース電極１６およびドレイン電極１８は、半導体層２０上に、互いに所定距離離間して形成されている。
　絶縁膜５４は、絶縁性を有し、板状に形成されて、一方の端部をソース電極１６の上面に、他方の端部をドレイン電極１８の上面に載置されている。
　ゲート電極１４は、絶縁膜５４の上に、基板の面方向において、ソース電極１６およびドレイン電極１８の間に形成される。
　薄膜トランジスタ６０においては、板状に形成された絶縁膜５４が、ソース電極１６およびドレイン電極１８の上に載置されているので、半導体層２０と絶縁膜５４との間であって、ソース電極１６とのドレイン電極１８との間の領域に、ギャップ領域Ｇが形成される。
　このように、トップゲート・トップコンタクト型の薄膜トランジスタにおいても、基板の主面に垂直な方向において、半導体層、ギャップ領域、絶縁膜、ゲート電極、をこの順に積層した構成とすることで、半導体層の、ギャップ領域との界面に電流が流れるので、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止できる。
　また、ゲート電極と半導体層との間には、絶縁膜が配置されているので、ゲート電極と半導体層との間の耐電圧を高くすることができ、また、湾曲した際に、ゲート電極と半導体層とが接触して短絡するのを防止できる。
　また、図１に示す例では、ボトムゲート・ボトムコンタクト型の薄膜トランジスタにおいて、ソース電極１６およびドレイン電極１８を、絶縁膜２８上に形成する構成としたが、これに限定はされず、ソース電極およびドレイン電極を、基板１２上に形成する構成としてもよい。
　図２（Ｄ）に示す薄膜トランジスタ７０は、基板１２と、ゲート電極１４と、ソース電極７２と、ドレイン電極７４と、半導体層２０と、絶縁膜７６と、を有する。この薄膜トランジスタ７０は、ボトムゲート・ボトムコンタクト型の薄膜トランジスタである。
　ゲート電極１４は、基板１２上に形成されている。
　また、ソース電極７２およびドレイン電極７４は、高い導電性を有する部材であり、ゲート電極１４を挟むように、基板１２上に互いに所定距離離間して形成されている。すなわち、ソース電極７２、ゲート電極１４、および、ドレイン電極７４は、基板１２の面方向に、この順に配列して、基板１２上に形成されている。
　また、ソース電極７２およびドレイン電極７４の厚さは、ゲート電極１４の厚さよりも厚く形成されている。すなわち、ソース電極７２およびドレイン電極７４は、基板１２からの高さが、ゲート電極１４よりも高くなるように形成されている。
　絶縁膜７６は、絶縁性を有する部材であり、ソース電極７２とドレイン電極７４との間の領域に、ゲート電極１４を覆うように形成されている。
　また、図に示すように、絶縁膜７６の表面の、基板１２からの高さは、ソース電極７２およびドレイン電極７４の高さよりも低い。
　半導体層２０は、板状に形成されて、一方の端部をソース電極７２の上面に、他方の端部をドレイン電極７４の上面に載置されている。
　絶縁膜７６表面の基板１２からの高さは、ソース電極７２およびドレイン電極７４の高さよりも低いので、ソース電極７２およびドレイン電極７４の上面に載置された半導体層２０と、絶縁膜との間には、ギャップ領域Ｇが形成される。
　このように、ソース電極７２およびドレイン電極７４を基板１２上に形成する構成とした場合でも、基板の主面に垂直な方向において、ゲート電極、絶縁膜、ギャップ領域、半導体層、をこの順に積層した構成とすることで、半導体層の、ギャップ領域との界面に電流が流れるので、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止できる。
　また、ゲート電極と半導体層との間には、絶縁膜が配置されているので、ゲート電極と半導体層との間の耐電圧を高くすることができ、また、湾曲した際に、ゲート電極と半導体層とが接触して短絡するのを防止できる。
　また、ゲート電極１４、ソース電極７２およびドレイン電極７４を基板１２の同一平面上に形成する構成とすることで、ゲート電極１４、ソース電極７２およびドレイン電極７４を一度の印刷で形成することができ、工程数を低減して生産性を向上できる点で好ましい。
　また、ゲート電極１４、ソース電極７２およびドレイン電極７４を一度の印刷で形成することで、これら電極同士の位置精度を向上でき、信頼性を向上できる点で好ましい。
　次に、本発明の薄膜トランジスタの各構成要素について、材料、寸法等を説明する。
　〔基板〕
　本発明の薄膜トランジスタの基板の材料、形状、大きさ、構造等には特に限定はなく、所望の絶縁性を有するものであれば、目的に応じて適宜選択することができる。
　基板の材料としては、ガラス、ＹＳＺ（Yttria－Stabilized Zirconia；イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
　中でも軽量である点、可撓性を有する点、光透過性を有する点等から樹脂あるいは樹脂複合材料からなる基板が好ましい。
　具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
　なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
　基板の厚みは、５０μｍ以上５００μｍ以下であることが好ましい。基板の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。基板の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。基板を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は５０μｍ以上５００μｍ以下の範囲となる。
　〔ゲート電極、ソース電極、ドレイン電極〕
　ゲート電極、ソース電極およびドレイン電極の形成材料は、いずれも高い導電性を有するものであれば特に制限なく、従来の薄膜トランジスタで用いられている公知の電極の形成材料が各種利用可能である。
　具体的には、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｐｔ、Ｐｄ、Ｚｎ、Ｓｎ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、等の金属、Ａｌ－Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物を用いることができる。
　ゲート電極、ソース電極およびドレイン電極はいずれも、印刷、真空成膜、めっき、フォトリソグラフィ、レーザーパターニング等の方法により形成することができる。なかでも、印刷により形成するのが好ましい。
　ここで、本発明における印刷とは、オフセット印刷、グラビア印刷、反転印刷、フレキソ印刷、活版印刷、スクリーン印刷など、種々の公知の印刷方法を含む。好ましくは、オフセット印刷、フレキソ印刷、反転印刷である。
　印刷による形成の特徴は、基板上に一度の工程で電極のパターンを形成することができる点である。しかしながら、本発明はこれに限定はされず、印刷と他の方法とを組み合わせてもよい。例えば、めっきの核となるものを印刷により形成し、その後、めっきによりパターン化された電極を形成する方法や、全面にべたで印刷しておき、レーザ等で直接パターンを形成する方法であってもよい。
　印刷による電極の形成は、上記材料の微粒子を溶媒に分散した塗料（液状粘性材料）を、印刷により基板上に所定のパターンで塗布し、硬化させることで、各電極を形成することができる。
　溶媒としては、特に限定はなく、上記材料を印刷に用いる場合に利用されている公知の溶媒を各種利用可能である。
　また、塗料の硬化は、光硬化または熱硬化であるのが好ましく、光硬化の場合は、レーザ照射により硬化させるのが好ましい。
　ソース電極およびドレイン電極の厚さは、成膜性、パターニング性および導電性等を考慮すると、その厚みは、１０ｎｍ～１０００ｎｍとすることが好ましく、５０ｎｍ～２００ｎｍとすることがより好ましい。
　また、ゲート電極の厚さは、成膜性、パターニング性および導電性等を考慮すると、その厚みは、１０ｎｍ～１０００ｎｍ以下とすることが好ましく、５０ｎｍ～２００ｎｍとすることがより好ましい。
　また、ゲート電極、ソース電極およびドレイン電極は、それぞれ異なる材料からなるものであってもよいが、同じ材料からなるものであるのが好ましい。各電極の材料として同じ材料を用いることで、生産性を向上できる。
　ここで、ゲート電極、ソース電極およびドレイン電極のそれぞれを形成する際には、これらの各電極に接続される配線層を一体的に形成する構成としてもよい。
　各電極に接続される配線層を電極の形成と同時に形成することで、工程を削減でき生産性をより向上することができる。
　また、各電極と配線層とを同時に形成することで、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
　配線層を電極と同時に形成する場合には、配線層の形成材料は、接続される電極と同じ材料であるのが好ましい。
　〔半導体層〕
　半導体層の形成材料は、特に限定はなく、従来公知の薄膜トランジスタで活性層として用いられている半導体が各種利用可能である。
　具体的には、ＩｎＧａＺｎＯ等の酸化物半導体、窒化物半導体、Ｓｉ、Ｇｅなどの無機半導体、ＧａＡｓ等の化合物半導体、カーボンナノチューブ、有機半導体等が利用可能である。
　本発明においては、作製が容易である、曲げ性が良い、塗布が可能である等の観点から、有機半導体が好適に用いられる。
　有機半導体としは、６，１３－ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳペンタセン）等のペンタセン誘導体、５，１１‐ビス(トリエチルシリルエチニル)アントラジチオフェン（ＴＥＳ‐ＡＤＴ）等のアントラジチオフェン誘導体、ベンゾジチオフェン（ＢＤＴ）誘導体、ジオクチルベンゾチエノベンゾチオフェン（Ｃ8－ＢＴＢＴ）等のベンゾチエノベンゾチオフェン（ＢＴＢＴ）誘導体、ジナフトチエノチオフェン（ＤＮＴＴ）誘導体、ジナフトベンゾジチオフェン（ＤＮＢＤＴ）誘導体、６，１２‐ジオキサアンタントレン（ペリキサンテノキサンテン）誘導体、ナフタレンテトラカルボン酸ジイミド（ＮＴＣＤＩ）誘導体、ペリレンテトラカルボン酸ジイミド（ＰＴＣＤＩ）誘導体、ポリチオフェン誘導体、ポリ（２，５‐ビス（チオフェン‐２‐イル）チエノ［３，２‐ｂ］チオフェン）（ＰＢＴＴＴ）誘導体、テトラシアノキノジメタン（ＴＣＮＱ）誘導体、オリゴチオフェン類、フタロシアニン類、フラーレン類、ポリアセチレン系導電性高分子、ポリパラフェニレン及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等を用いることができる。
　半導体層の形成方法には特に限定はなく、例えば、図１に示すボトムゲート・ボトムコンタクト型の薄膜トランジスタ１０の場合には、樹脂やガラス等からなる支持体上に、塗布、転写等の公知の方法で、半導体層部材を形成し、この半導体層部材を支持体から剥離して、ソース電極１６およびドレイン電極１８の上面に載置することで半導体層２０を形成することができる。また、支持体上に半導体層部材を形成した後、半導体層部材を剥離することなく、半導体層部材側をソース電極１６およびドレイン電極１８側に向けて載置して形成してもよい。
　同様に、図２（Ａ）に示すボトムゲート・トップコンタクト型の薄膜トランジスタ４０の場合には、樹脂やガラス等からなる支持体上に、塗布、転写等の公知の方法で、半導体層部材を形成し、この半導体層部材を支持体から剥離して、あるいは、半導体層部材を剥離することなく、絶縁膜２８上に載置して形成すればよい。
　また、図２（Ｂ）に示すトップゲート・ボトムコンタクト型の薄膜トランジスタ５０の場合には、ソース電極１６およびドレイン電極１８が形成された基板１２上に、ソース電極１６およびドレイン電極１８の少なくとも一部を覆うように、塗布、転写等の公知の方法で、半導体層５２を形成すればよい。
　また、図２（Ｃ）に示すトップゲート・トップコンタクト型の薄膜トランジスタ６０の場合には、基板１２上に、塗布、転写等の公知の方法で、半導体層２０を形成すればよい。
　半導体層の厚さは、成膜性等を考慮すると、その厚みは、１ｎｍ～１０００ｎｍとすることが好ましく、１０ｎｍ～３００ｎｍとすることがより好ましい。
　〔絶縁膜〕
　絶縁膜の形成材料は、高い絶縁性を有するものであれば特に限定はなく、従来の薄膜トランジスタで用いられている公知の絶縁膜の形成材料が各種利用可能である。
　具体的には、ＳｉＯ2、ＳｉＮｘ、ＳｉＯＮ、Ａｌ2Ｏ3、Ｙ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2等の絶縁性の化合物を用いることができる。また、これらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。高い絶縁性等の観点から、ＳｉＯ2を含む材料が好ましく用いられる。
　絶縁膜は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って形成することができる。
　また、絶縁膜は、フォトリソグラフィー及びエッチングによって所定の形状にパターンニングして形成してもよい。
　また、図２（Ａ）に示すボトムゲート・トップコンタクト型の薄膜トランジスタ４０の場合には、フォトリソグラフィー及びエッチングによって所定の形状にパターニングして形成すればよい。
　また、図２（Ｂ）に示すトップゲート・ボトムコンタクト型の薄膜トランジスタ５０や図２（Ｃ）に示すトップゲート・トップコンタクト型の薄膜トランジスタ６０の場合には、樹脂やガラス等からなる支持体上に、印刷方式、コーティング方式、真空蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤ、プラズマＣＶＤ法等の公知の方法で、絶縁膜部材を板状に形成し、この絶縁膜部材を支持体から剥離して、半導体層５２の上面に載置することで絶縁膜５４を形成することができる。
　絶縁膜の厚さは、求められる耐電圧性、印加電圧低減等の観点から、形成材料に応じて適宜決定すればよい。絶縁膜の厚さは、１０ｎｍ以上１０μｍ以下が好ましく、５０ｎｍ以上１０００ｎｍ以下がより好ましく、１００ｎｍ以上４００ｎｍ以下が特に好ましい。
［トランジスタの製造方法］
　次に、本発明のトランジスタの製造方法について説明する。
　本発明のトランジスタの製造方法は、
　絶縁性を備える基板を準備する基板準備工程と、
　ゲート電極を形成するゲート電極形成工程と、
　ソース電極およびドレイン電極とを形成するソースドレイン電極形成工程と、
　絶縁膜を形成する絶縁膜形成工程と、
　半導体層を形成する半導体層形成工程と、を有し、
　基板の主面に垂直な方向において、絶縁膜は、ゲート電極と半導体層との間の、ゲート電極側に形成され、半導体層と絶縁膜との間には、ギャップ領域が形成されるトランジスタの製造方法である。
　以下、ボトムゲート・ボトムコンタクト型のトランジスタの製造方法について説明することで、本発明のトランジスタの製造方法について説明する。
　本発明のトランジスタの製造方法は、
　絶縁性を備える基板を準備する基板準備工程と、
　基板上にゲート電極を形成するゲート電極形成工程と、
　基板の少なくとも一部と、ゲート電極とを覆うように絶縁膜を形成する絶縁膜形成工程と、
　基板の主面の面方向においてゲート電極を挟むように互いに離間させて、前記基板からの高さが、前記絶縁膜よりも高くなるように、ソース電極およびドレイン電極とを形成するソースドレイン電極形成工程と、
　ソース電極およびドレイン電極に接するように、かつ、絶縁膜との間の少なくとも一部にギャップ領域が形成されるように半導体層を形成する半導体層形成工程と、を有するトランジスタの製造方法である。
　また、本発明のトランジスタの製造方法は、好ましい態様として、半導体層形成工程において、支持体上に半導体層部材を形成する半導体層準備工程と、半導体層部材をソース電極およびドレイン電極の上面に載置する半導体層積層工程と、を有するものである。
　本発明においては、ゲート電極を覆うように絶縁膜を形成し、基板からの高さが、この絶縁膜よりも高くなるように、ソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極に接するように、かつ、絶縁膜との間の少なくとも一部にギャップ領域が形成されるように半導体層を形成することにより、基板に垂直な方向において、ゲート電極と半導体層との間に、絶縁膜とギャップ領域を形成し、かつ、半導体層をギャップ領域とすることができる。これにより、半導体層の、ギャップ領域Ｇとの界面に電流が流れるので、絶縁膜表面の形状や物質、異物の混入等に起因する移動度の低下を防止できる。
　また、ゲート電極と半導体層との間には、絶縁膜が配置されているので、ゲート電極と半導体層との間の耐電圧を高くすることができ、また、湾曲した際に、ゲート電極と半導体層とが接触して短絡するのを防止できる。
　次に、トランジスタの製造方法の各工程を図３（Ａ）～図３（Ｅ）を用いて説明する。
　図３（Ａ）～図３（Ｄ）は、薄膜トランジスタの製造方法の好適な実施態様の一例を示す模式的な上面図であり、図３（Ｅ）は、図３（Ｄ）をａ方向から見た側面図である。
　〔基板準備工程〕
　基板準備工程は、絶縁性を備える基板１２を準備する工程である。
　〔ゲート電極形成工程〕
　ゲート電極形成工程は、図３（Ａ）に示すように、準備した基板１２の一方の主面上に、ゲート電極１４およびゲート電極１４に接続される配線層２２を、印刷、フォトリソグラフィ、めっき等の方法により基板１２上に形成する工程である。一例として、ゲート電極形成工程では、電極の形成材料となる塗料を印刷により、所定のパターンで塗布し、硬化させて、ゲート電極１４および配線層２２を形成する。なお、図示例においては、配線層２２は、ゲート電極１４と同じ厚さ、幅で、基板１２の端辺まで一体的に形成されている。
　〔絶縁膜形成工程〕
　絶縁膜形成工程は、図３（Ｂ）に示すように、ゲート電極１４および配線層２２を形成した基板１２上に、基板１２の少なくとも一部と、ゲート電極１４および配線層２２とを覆うように、絶縁膜２８を形成する工程である。
　前述のとおり、絶縁膜２８は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って形成することができる。
　〔ソースドレイン電極形成工程〕
　ソースドレイン電極形成工程は、図３（Ｃ）に示すように、絶縁膜２８上に、ソース電極１６およびドレイン電極１８を形成する工程である。ソースドレイン電極形成工程において、ソース電極１６およびドレイン電極１８は、基板１２の面方向において、ゲート電極１４を挟むように形成される。
　図３（Ｃ）に示す例においては、ソース電極１６に接続される配線層２４、ならびに、ドレイン電極１８に接続される配線層２６をそれぞれ、電極と一体的に形成する。なお、図示例においては、配線層２４は、ソース電極１６と同じ厚さ、幅で、基板１２の端辺まで一体的に形成されており、配線層２６は、ドレイン電極１８と同じ厚さ、幅で、基板１２の端辺まで一体的に形成されている。
　〔半導体層形成工程〕
　半導体層形成工程は、図３（Ｄ）に示すように、半導体層２０をソース電極１６およびドレイン電極１８の上面に載置して薄膜トランジスタ１０を作製する工程である。
　半導体層形成工程は、好ましい態様として、支持体上に半導体層部材を形成する半導体層準備工程と、半導体層部材をソース電極およびドレイン電極の上面に載置する半導体層積層工程と、を有する。
　（半導体層準備工程）
　半導体層準備工程は、予め、樹脂やガラス等からなる支持体上に、塗布、転写等の公知の方法で、半導体層となる部材（半導体層部材）を形成する工程である。
　半導体層準備工程において、半導体層部材は、表面を平坦に形成されるのが好ましい。
　（半導体層積層工程）
　半導体層積層工程は、半導体層準備工程において準備した半導体層部材を、半導体層部材を支持体から剥離して、あるいは、支持体と一体のまま、ソース電極１６およびドレイン電極１８の上面に載置することで半導体層２０を形成する工程である。
　半導体層部材を支持体から剥離して積層する場合も、半導体層部材の上面側をソース電極１６およびドレイン電極１８に向けて載置するのが好ましい。
　以上、本発明のトランジスタ、および、トランジスタの製造方法について詳細に説明したが、本発明は上述の例に限定はされず、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのは、もちろんである。
　以下に実施例に基づいて本発明をさらに詳細に説明する。以下の実施例に示す材料、使用量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。したがって、本発明の範囲は以下に示す実施例により限定的に解釈されるべきものではない。
 〔実施例１〕
　＜薄膜トランジスタの作製＞
　実施例１として、厚さ０．７ｍｍ、大きさ５０ｍｍ×５０ｍｍの無アルカリガラス（コーニング社製　eagle）を基板として用い、基板の表面に、ゲート電極、絶縁膜、ソース電極・ドレイン電極、半導体層を順次積層して、図３（Ｄ）および図３（Ｅ）に示す構成の薄膜トランジスタ１０を作製した。
　（ゲート電極形成工程）
　上記無アルカリガラスの表面にゲート電極１４および配線層２２をフォトレジストとエッチングでパターニングして形成した。
　ゲート電極１４および配線層２２の材料としては、Ａｇを用いた。
　ゲート電極１４の大きさは幅２００μｍ×奥行１ｍｍとし、厚さは１００ｎｍとした。
　配線層２２の厚さは１００ｎｍとし、幅は２００μｍとし、ゲート電極１４の端面から基板１２の端辺まで形成した。
　なお、電極の大きさは、電極の配列方向が幅、配列方向に直交する方向が奥行きである。
　（絶縁膜形成工程）
　次に、基板１２の少なくとも一部と、ゲート電極１４および配線層２２とを覆うように、ＳｉＯ2からなる絶縁膜２８を蒸着により形成した。蒸着は公知の方法で行った。
　ゲート電極１４上での絶縁膜２８の厚さは３００ｎｍとした。また、絶縁膜２８の大きさは、この絶縁膜２８上に、後述するソース電極１６およびドレイン電極１８を形成するのに十分な大きさとした。
　（ソースドレイン電極形成工程）
　次に、絶縁膜２８の上に、ソース電極１６およびドレイン電極１８、ならびに、これら電極にそれぞれ接続される配線層２４および２６を、フォトレジストとエッチングでパターニングして形成した。
　ソース電極１６およびドレイン電極１８の大きさはそれぞれ、幅２００μｍ×奥行１ｍｍとし、厚さは、３００ｎｍとした。また、ソース電極１６とドレイン電極１８との間の距離は、２００μｍとした。
　すなわち、ソース電極１６、ゲート電極１４およびドレイン電極１８は、ソース電極１６、ゲート電極１４、ドレイン電極１８の配列方向の幅をそれぞれ２００μｍとし、基板１２の面方向において、ソース電極１６とドレイン電極１８との間に、ゲート電極１４が形成される構成とした。
　また、ギャップ領域Ｇの高さは３００ｎｍである。従って、絶縁膜の厚さとギャップ領域Ｇの高さとの比は１である。
　配線層２４および２６の厚さは１００ｎｍとし、幅は２００μｍとし、電極の端面から基板１２の端辺まで形成した。
　（半導体層準備工程）
　予め、シリコン基板上に、半導体層２０となる半導体層部材を塗布・乾燥により形成した。
　半導体層２０の材料として、ＴＩＰＳペンタセンを用いた。
　半導体層２０の厚さは、０．１μｍとし、大きさは、幅６００μｍ×奥行１ｍｍとした。
　（半導体層積層工程）
　半導体層部材を支持体から剥離して、６００μｍの幅方向を電極の配列方向に一致させて、ソース電極１６およびドレイン電極１８の上面に載置して、薄膜トランジスタ１０を作製した。
　（評価）
　＜曲げ耐性＞
　まず、作製した薄膜トランジスタ１０の配線層２２、２４および２６の端部をそれぞれ、ワニ口クリップではさみ、半導体特性評価装置（ケースレー社製）に接続して半導体特性の測定を行った。
　次に、薄膜トランジスタ１０を曲率半径１０ｍｍに曲げた状態で、上記と同様にして、半導体特性の測定を行った。さらに、曲げた後に元の平坦な形状に戻した状態で、半導体特性の測定を行い、以下の基準で評価した。
　　Ａ：曲げた状態、および、曲げた後に平坦な形状に戻した状態でも、半導体特性がほぼ変わらず、正常に動作した。
　　Ｂ：曲げた状態では半導体特性が低下し、半導体として正常に動作しなかった。
　　Ｃ：曲げた状態、ならびに、曲げた後に平坦な形状に戻した状態でも、半導体特性が低下し、正常に動作しなかった。
　評価の結果、評価Ａであった。
　＜耐電圧性＞
　薄膜トランジスタ１０を、上記と同様に半導体特性評価装置に接続して、ゲート電極１４に高電圧を印加して、放電の有無を目視により観察した。
　評価は以下の基準で行った。
　　Ａ：４０Ｖの電圧を印加しても放電しなかった。
　　Ｂ：１０Ｖの電圧では放電しなかったが、４０Ｖでは放電した。
　　Ｃ；１０Ｖ電圧で放電した。
　評価の結果、評価Ａであった。
 〔実施例２～５〕
　絶縁膜の厚さを表１に示す厚さに変更した以外は、実施例１と同様にして薄膜トランジスタ１０を作製して、曲げ耐性および耐電圧性の評価を行った。
　結果を表１に示す。
 〔比較例１〕
　比較例１として、図４に示す薄膜トランジスタ２２０を作製した。
　薄膜トランジスタ２２０は、基板２２２と、基板２２２の表面に形成される、絶縁性の２つの台座２２６と、基板２２２表面の、２つの台座２２６の間に形成されるゲート電極２２４と、台座２２６の上にそれぞれ形成されるソース電極２２８およびドレイン電極２３０と、ソース電極２２８およびドレイン電極２３０の上面に載置される半導体層２３２とを有するものである。
　薄膜トランジスタ２２０の作製方法を図５（Ａ）～図５（Ｄ）を用いて説明する。
　図５（Ａ）～図５（Ｃ）は、薄膜トランジスタ２２０の作製方法を説明するための上面図であり、図５（Ｄ）は、図５（Ｃ）をａ方向から見た側面図である。
　まず、図５（Ａ）に示すように、基板２２２上に、２つの台座２２６をフォトレジストで形成した。
　基板２２２としては、実施例１と同様の基板を用いた。
　台座２２６の材料は、東京応化工業株式会社製　ＯＦＰＲ８００とし、幅は、２００μｍとし、厚さは、３００ｎｍとし、台座２２６の配列方向に直交する方向は、基板の端辺から２０ｍｍの長さとした。また、２つの台座２２６間の距離は、３００μｍとした。
　次に、２つの台座２２６が形成された基板２２２の全面に、Ａｇを蒸着した後、フォトレジストを塗布してパターニングし、Ａｇをエッチングして、図５（Ｂ）に示すような、ゲート電極２２４、ソース電極２２８、ドレイン電極２３０、および、これら電極にそれぞれ接続される配線層を形成した。
　２つの台座２２６の間に形成されるゲート電極２２４の大きさは、２００μｍ×１ｍｍとし、厚さは、１００ｎｍとした。
　また、台座２２６上の全面に形成されるソース電極２２８およびドレイン電極２３０の厚さは、１００ｎｍとした。
　配線層の厚さは、１００ｎｍとし、基板端辺側での幅は２００μｍとし、電極の端面から基板１２の端辺まで形成した。
　次に、図５（Ｃ）および図５（Ｄ）に示すように、半導体層部材をソース電極２２８およびドレイン電極２３０上面に載置して、半導体層２３２を形成して薄膜トランジスタ２２０を作製した。
　なお、半導体層２３２の材料および形成方法は、実施例１と同様とした。
　この薄膜トランジスタ２２０のゲート電極２２４と半導体層２３２との間の距離、すなわち、ギャップ領域の高さは３００ｎｍである。
　作製した薄膜トランジスタ２２０について、実施例１と同様にして、曲げ耐性および耐電圧性の評価を行った。結果を表１に示す。
 〔比較例２〕
　台座の厚さを２０００ｎｍに変更した以外は、比較例１と同様にして薄膜トランジスタ２２０を作製して、曲げ耐性および耐電圧性の評価を行った。
　結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１から、基板の主面に垂直な方向において、ゲート電極と半導体層との間の、ゲート電極側に絶縁膜が形成され、半導体層と絶縁膜との間には、ギャップ領域が形成される実施例１～５は、ゲート電極と半導体層との間に絶縁膜を有さない比較例１および２と比較して、曲げ耐性および耐電圧性が高いことがわかる。
　また、実施例１～４と実施例５との対比から、曲げ耐性の観点で、絶縁膜の厚さとギャップ領域の高さとの比は、０．１以上が好ましいことがわかる。
　また、実施例１～３と実施例４、５との対比から、耐電圧性の観点で、絶縁膜の厚さは５０ｎｍ以上が好ましいことがわかる。
　以上より本発明の効果は明らかである。
　１０、４０、５０、６０、７０、２２０　薄膜トランジスタ
　１２、２２２　基板
　１４、２２４　ゲート電極
　１６、７２、２２８　ソース電極
　１８、７４、２３０　ドレイン電極
　２０、５２、２３２　半導体層
　２２、２４、２６、２３４　配線層
　２８、４２、５４、７６　絶縁膜
 

Claims (10)

  1. 　絶縁性を備える基板と、
    　前記基板の主面の面方向において互いに離間して設けられるソース電極およびドレイン電極と、
    　前記基板の面方向において、前記ソース電極および前記ドレイン電極の間に設けられるゲート電極と、
    　前記ソース電極および前記ドレイン電極に接触して設けられる半導体層と、
    　前記基板の主面に垂直な方向において、前記ゲート電極と前記半導体層との間に設けられる絶縁膜と、を有し、
    　前記半導体層と前記絶縁膜との間にギャップ領域が形成されるトランジスタ。
  2. 　前記ゲート電極は、前記基板上に形成され、
    　前記絶縁膜は、前記基板の少なくとも一部と、前記ゲート電極とを覆って形成され、
    　前記ソース電極および前記ドレイン電極は、前記絶縁膜上に形成され、
    　前記半導体層は、前記ソース電極および前記ドレイン電極の上面に接するように配置されている請求項１に記載のトランジスタ。
  3. 　前記ギャップ領域は、気体および液体の少なくとも１つで満たされている請求項１または２に記載のトランジスタ。
  4. 　前記ギャップ領域は、絶縁性の液体で満たされている請求項１または２に記載のトランジスタ。
  5. 　前記ギャップ領域は、真空である請求項１または２に記載のトランジスタ。
  6. 　前記基板の主面に垂直な方向における、前記絶縁膜の厚さと前記ギャップ領域の高さとの比が、０．０１～１００である請求項１～５のいずれか一項に記載のトランジスタ。
  7. 　絶縁性を備える基板を準備する基板準備工程と、
    　ゲート電極を形成するゲート電極形成工程と、
    　ソース電極およびドレイン電極とを形成するソースドレイン電極形成工程と、
    　絶縁膜を形成する絶縁膜形成工程と、
    　半導体層を形成する半導体層形成工程と、を有し、
    　前記基板の主面に垂直な方向において、前記絶縁膜は、前記ゲート電極と前記半導体層との間の、前記ゲート電極側に形成され、前記半導体層と前記絶縁膜との間には、ギャップ領域が形成されるトランジスタの製造方法。
  8. 　絶縁性を備える基板を準備する基板準備工程と、
    　前記基板上にゲート電極を形成するゲート電極形成工程と、
    　前記基板の少なくとも一部と、前記ゲート電極とを覆うように絶縁膜を形成する絶縁膜形成工程と、
    　前記基板の主面の面方向において前記ゲート電極を挟むように互いに離間させて、前記基板からの高さが、前記絶縁膜よりも高くなるようにソース電極およびドレイン電極とを形成するソースドレイン電極形成工程と、
    　前記ソース電極および前記ドレイン電極に接するように、かつ、前記絶縁膜との間の少なくとも一部にギャップ領域が形成されるように半導体層を形成する半導体層形成工程と、を有するトランジスタの製造方法。
  9. 　半導体層形成工程は、
    　支持体上に半導体層部材を形成する半導体層準備工程と、
    　前記半導体層部材を前記ソース電極および前記ドレイン電極の上面に載置する半導体層積層工程と、を有する請求項８に記載のトランジスタの製造方法。
  10. 　前記半導体層積層工程において、前記半導体層部材の、前記ソース電極および前記ドレイン電極の上面に載置される側の面は、平面である請求項９に記載のトランジスタの製造方法。
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