WO2015166652A1 - 薄膜トランジスタ装置、及びそれを用いた表示装置 - Google Patents

薄膜トランジスタ装置、及びそれを用いた表示装置 Download PDF

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layer
connection
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篠川　泰治
健一 年代
崇 大迫
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株式会社Ｊｏｌｅｄ
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Definitions

  • the present invention relates to a thin film transistor device and a display device using the same.
  • a display panel used in a display device such as a digital television a display panel in which a plurality of pixels made of light emitting elements such as organic light emitting elements are arranged in a matrix direction on a substrate has been put into practical use.
  • a driving circuit composed of a plurality of thin film transistor (TFT: Thin Film Transistor) elements as active elements is arranged in a matrix on a substrate, an insulating layer is provided on the driving circuit, and a plurality of driving circuits are provided.
  • TFT Thin Film Transistor
  • a plurality of source and gate lines respectively drawn in a matrix direction from a plurality of thin film transistors arranged in a matrix on the substrate are connected to external connection terminals provided on the peripheral edge of the substrate.
  • the driver for driving for example, Patent Document 1.
  • FIG. 22 is an example of a cross-sectional view showing a cross section in the direction along the source line of a substrate used in a conventional display device.
  • a metal wiring layer pattern 1207 provided on the upper surface of the substrate 1100 and a connection made of, for example, indium tin oxide (ITO) provided on the upper surface of the insulating layer 1216 thereon.
  • the wiring layer pattern 1237 is electrically connected through a contact hole 1216a provided in the insulating layer 1216.
  • the metal wiring layer pattern 1207 is connected to the source electrode 1107 of the thin film transistor located on the right side of the drawing, and the source electrode 1107 is connected to the output terminal of the source driver via the connection terminal portion 1237a of the connection wiring layer pattern 1237 located on the left side of the drawing. (Not shown).
  • the etchant passes through the connection wiring layer pattern in the contact hole to the lower part.
  • the metal wiring layer pattern provided on the upper surface of the substrate may be corroded and corroded. In such a case, an increase in electrical resistance or connection failure between the connection wiring layer pattern and the metal wiring layer pattern may occur, and the operation stability of the display device may deteriorate.
  • the present invention has been made to solve the above problem, and prevents corrosion of the metal wiring layer pattern at the connection portion between the metal wiring layer pattern and the connection wiring layer pattern provided on the substrate, and a display device. It is an object of the present invention to provide a thin film transistor device that improves the operational stability of a display device and a display device using the same.
  • a display device includes a substrate, a light-emitting portion provided over the substrate, a transistor that drives the light-emitting portion, and any one of a source, a drain, and a gate of the transistor.
  • a thin film transistor device In a thin film transistor device according to one embodiment of the present invention and a display device using the thin film transistor device, corrosion of the lead wiring layer pattern at a connection portion between the lead wiring layer pattern made of metal and the connection wiring layer pattern provided over the substrate is prevented. In addition, the operational stability of the display device can be improved.
  • FIG. 1 is a schematic block diagram illustrating a configuration of a display device 1 according to a first embodiment.
  • 3 is a schematic circuit diagram illustrating a circuit configuration in each pixel 10a of the display panel 10 used in the display device 1.
  • FIG. 3 is a schematic circuit diagram showing a circuit configuration of the display panel 10.
  • FIG. 3 is a schematic cross-sectional view showing a configuration of each pixel 10a of the display panel 10.
  • FIG. 4 is an enlarged plan view of the wiring connection part 220 (CNdat) and the connection terminal part 237a (TMdat) in the connection region 10b of the display panel 10 as viewed in plan.
  • FIG. 4 is an enlarged cross-sectional view taken along the wiring direction of a wiring connection portion 220 (CNdat) of the display panel 10.
  • FIGS. 4A to 4D are schematic cross-sectional views showing states in respective steps in manufacturing the display panel 10.
  • FIGS. 4A to 4D are schematic cross-sectional views showing states in respective steps in manufacturing the display panel 10.
  • FIGS. 4A to 4D are schematic cross-sectional views showing states in respective steps in manufacturing the display panel 10.
  • (A)-(c) is a schematic cross section which shows the state in each process in manufacture of the display panel 10.
  • FIG. 4 is a photograph of the wiring connection portion on the upper surface of the upper sealing layer pattern of the display panel 10 according to Embodiment 1 as viewed obliquely from above. 4 is an enlarged photograph of a plan view of a wiring connection portion on the upper surface of an upper sealing layer pattern of the display panel according to the first embodiment.
  • FIG. 12 is a cross-sectional photograph taken along the linear direction of part B in FIG. 11.
  • FIG. 12 is an enlarged cross-sectional view taken along the wiring direction of a wiring connection portion 220 (CNdat) of the display panel according to Embodiment 3.
  • FIG. 14 is an enlarged plan view in plan view of a wiring connection portion 220E (CNdat) and a connection terminal portion 219Ea (TMdat) in the connection region 10b of the display panel in Embodiment 4.
  • FIG. It is the expanded sectional view cut
  • a display device includes a substrate, a light-emitting portion provided over the substrate, a transistor that drives the light-emitting portion, and any one of a source, a drain, and a gate of the transistor.
  • the portion of the connection wiring layer pattern disposed on the upper surface of the passivation layer has a connection terminal portion for connecting wiring from the outside
  • the upper sealing layer pattern includes The structure extended to the said connection terminal part or its vicinity along the connection wiring layer pattern may be sufficient.
  • the sealing layer pattern extends to the connection terminal portion or the vicinity thereof along the connection wiring layer pattern, and the contact prevention layer pattern is sealed outside the contact hole.
  • arranged between the stop layer pattern and the said upper sealing layer pattern may be sufficient.
  • the portion of the upper sealing layer pattern disposed on the upper surface of the insulating layer has a connection terminal portion for connecting wiring from the outside, and the connection wiring layer pattern includes: It may be configured to terminate in the vicinity of the contact hole peripheral surface.
  • the substrate includes a plurality of light emitting units and a plurality of transistors for driving the light emitting units, respectively, and the source, drain, or gate of each of the transistors constituting the plurality of transistors is provided.
  • a plurality of the extracted lead wiring layer patterns may exist, and the longitudinal positions where the contact holes exist in each lead wiring layer pattern may be different between adjacent lead wiring layer patterns.
  • the contact prevention layer pattern may be made of an insulating material.
  • the contact prevention layer pattern may include an upper passivation layer and a planarization layer stacked thereon.
  • connection wiring layer pattern extends to a peripheral edge portion of the substrate or the vicinity thereof, and the connection terminal portion is formed at a peripheral edge side end portion of the connection wiring layer pattern. It may be a configuration.
  • the sealing layer pattern may have a configuration in which the upper part of the sealing layer pattern is embedded in the contact hole so as to protrude from the contact hole.
  • the passivation layer is provided with a plurality of contact holes at positions overlapping with the single lead-out wiring layer pattern in plan view, and the sealing layer disposed in each contact hole is provided.
  • the stop layer patterns may be arranged separately from each other.
  • the passivation layer has a plurality of contact holes formed at positions overlapping the single lead-out wiring layer pattern in plan view, and is continuous with the plurality of contact holes.
  • positioned may be sufficient.
  • the lead wiring layer pattern may be a laminated metal film formed by laminating layers containing copper, or an alloy layer containing copper.
  • the sealing layer pattern may be a laminated metal film formed by laminating layers containing copper or an alloy layer containing copper.
  • the upper sealing layer pattern may be a metal film in which a thin film made of tungsten and a thin film made of aluminum or an aluminum alloy are sequentially stacked.
  • a thin film transistor device includes a substrate, a transistor for driving a light emitting portion provided on the substrate, and a light emitting portion on the substrate from any of a source, a drain, and a gate of the transistor.
  • a lead-out wiring layer pattern made of a metal extending to the outside of the region, and disposed on the substrate so as to cover the lead-out wiring layer pattern, and in plan view with the lead-out wiring layer pattern outside the region on the substrate A passivation layer in which contact holes are opened at overlapping positions, and an upper surface of the passivation layer, an inner peripheral surface of the contact holes, and a connection arranged continuously on the upper surface of the lead wiring layer pattern in the contact holes
  • a wiring layer pattern and a portion disposed on the connection wiring layer pattern and existing in the contact hole of the connection wiring layer pattern A conductive sealing layer pattern that covers the conductive layer layer, and a conductive layer that is disposed above the connection wiring layer pattern and covers the sealing layer pattern in contact with a part of the inner side of the sealing layer
  • the portion of the connection wiring layer pattern disposed on the upper surface of the passivation layer has a connection terminal portion for connecting wiring from the outside
  • the upper sealing layer pattern includes The structure extended to the said connection terminal part or its vicinity along the connection wiring layer pattern may be sufficient.
  • the sealing layer pattern extends to the connection terminal portion or the vicinity thereof along the connection wiring layer pattern, and the contact prevention layer pattern is sealed outside the contact hole.
  • arranged between the stop layer pattern and the said upper sealing layer pattern may be sufficient.
  • the portion of the upper sealing layer pattern disposed on the upper surface of the insulating layer has a connection terminal portion for connecting wiring from the outside, and the connection wiring layer pattern includes: It may be configured to terminate in the vicinity of the contact hole peripheral surface.
  • the substrate includes a plurality of light emitting units and a plurality of transistors for driving the light emitting units, respectively, and the source, drain, or gate of each of the transistors constituting the plurality of transistors is provided.
  • a plurality of the extracted lead wiring layer patterns may exist, and the longitudinal positions where the contact holes exist in each lead wiring layer pattern may be different between adjacent lead wiring layer patterns.
  • the contact prevention layer pattern may be made of an insulating material.
  • the contact prevention layer pattern may include an upper passivation layer and a planarization layer stacked thereon.
  • connection wiring layer pattern extends to a peripheral edge portion of the substrate or the vicinity thereof, and the connection terminal portion is formed at a peripheral edge side end portion of the connection wiring layer pattern. It may be a configuration.
  • the sealing layer pattern may have a configuration in which the upper part of the sealing layer pattern is embedded in the contact hole so as to protrude from the contact hole.
  • the passivation layer is provided with a plurality of contact holes at positions overlapping with the single lead-out wiring layer pattern in plan view, and the sealing layer disposed in each contact hole is provided.
  • the stop layer patterns may be arranged separately from each other.
  • the passivation layer has a plurality of contact holes formed at positions overlapping the single lead-out wiring layer pattern in plan view, and is continuous with the plurality of contact holes.
  • positioned may be sufficient.
  • the lead wiring layer pattern may be a laminated metal film formed by laminating layers containing copper, or an alloy layer containing copper.
  • the sealing layer pattern may be a laminated metal film formed by laminating layers containing copper or an alloy layer containing copper.
  • the upper sealing layer pattern may be a metal film in which a thin film made of tungsten and a thin film made of aluminum or an aluminum alloy are sequentially stacked.
  • Embodiment 1 >> 1. Overall Configuration of Display Device 1
  • the overall configuration of the display device 1 according to Embodiment 1 will be described with reference to FIG.
  • the display device 1 includes a display panel 10 and a drive control circuit unit 20 connected thereto.
  • the display panel 10 is an organic EL (Electro Luminescence) panel using an electroluminescence phenomenon of an organic material, and a plurality of organic EL elements are arranged in a matrix, for example.
  • the drive control circuit unit 20 includes four drive circuits 21 to 24 and a control circuit 25.
  • each circuit of the drive control circuit unit 20 with respect to the display panel 10 is not limited to the form shown in FIG. 1.
  • each pixel 10a includes two transistors Tr 1 and Tr 2 , one capacitor C, and an EL element portion EL as a light emitting portion.
  • Two transistors Tr 1 one of the transistors Tr 1 of the Tr 2 is a drive transistor, the other transistor Tr 2 is a switching transistor.
  • the gate G 2 of the switching transistor Tr 2 is connected to the scanning line Vscn, the source S 2 is connected to the data line Vdat.
  • the drain D 2 of the switching transistor Tr 2 is connected to the gate G 1 of the driving transistor Tr 1.
  • the drain D 1 of the driving transistor Tr 1 is connected to the power line Va, source S 1 is connected to the anode of the EL element portion EL.
  • the cathode in the EL element portion EL is connected to the ground line Vcat.
  • capacitance C, and the gate G 1 of the drain D 2 and the drive transistor Tr 1 of the switching transistor Tr 2 is provided so as to connect the power line Va.
  • FIG. 3 is an example of a schematic circuit diagram showing a circuit configuration of the display panel 10.
  • pixels 10a having a circuit configuration as shown in FIG. 2 are arranged in a matrix to form a pixel region 10A where the pixels exist.
  • the gate line GL is drawn from the gate G 2 of each pixel arranged in a matrix and is connected from the outside of the display panel 10 (because of the configuration outside the display panel 10). (Not shown). Specifically, the gate lines GL-1 to GLn are connected to the external connection terminals TMscn-1 to TMsn via the wiring connection parts CNscn-1 to n in the connection region 10b outside the pixel region 10A, and scanned. The lines Vscn-1 to n are connected.
  • each pixel source lines from the source S 2 of SL-1 ⁇ m is drawn each connected to the external connection terminal TMdat-1 ⁇ m via the wiring connection portion CNdat-1 ⁇ m in the connection region 10b, the display
  • the data lines Vdat-1 to m connected from the outside of the panel 10 are connected to the data lines Vdat-1 to m (not shown because of the configuration outside the display panel 10).
  • the power supply lines Va of the respective pixels are aggregated and connected to the external connection terminal TMa via the wiring connection portion CNa in the connection region 10b.
  • the ground lines Vcat of the respective pixels are collected in a common lead wiring layer pattern and connected to the external connection terminal TMcat via the wiring connection portion CNcat in the connection region 10b.
  • a plurality of adjacent pixels 10a (for example, three pixels 10a having red (R), green (G), and blue (B) emission colors) are used as sub-pixels.
  • a plurality of pixels 10a may be combined to form one pixel.
  • the display panel 10 is a top emission type organic EL display panel, in which a TFT device is configured below the Z-axis direction, and an EL element unit is configured thereon.
  • TFT device As shown in FIG. 4, gate electrodes 101 and 102 are formed on a substrate 100 at intervals, and gate insulation is performed so as to cover the surfaces of the gate electrodes 101 and 102 and the substrate 100. A layer 103 is formed. On the gate insulating layer 103, channel layers 104 and 105 are formed corresponding to the gate electrodes 101 and 102, respectively. A channel protective layer 106 is formed so as to cover the surfaces of the channel layers 104 and 105 and the gate insulating layer 103.
  • a source electrode 107 and a drain electrode 108 are formed on the channel protective layer 106 so as to correspond to the gate electrode 101 and the channel layer 104, and are similarly formed corresponding to the gate electrode 102 and the channel layer 105.
  • the source electrode 110 and the drain electrode 109 are formed at a distance from each other.
  • the source lower electrodes 111 and 115 and the drain lower electrodes 112 and 114 are provided below the source electrodes 107 and 110 and the drain electrodes 108 and 109 through the channel protective layer 106.
  • the source lower electrode 111 and the drain lower electrode 112 are in contact with the channel layer 104 in the lower portion in the Z-axis direction, and the drain lower electrode 114 and the source lower electrode 115 are in contact with the channel layer 105 in the lower portion in the Z-axis direction.
  • the drain electrode 108 and the gate electrode 102 are connected by a contact plug 113 provided through the gate insulating layer 103 and the channel protective layer 106.
  • the gate electrode 101 corresponds to the gate G 2 in FIG. 2
  • the source electrode 107 corresponds to the source S 2 in FIG. 2
  • the drain electrode 108 corresponds to the drain D 2 in FIG.
  • the gate electrode 102 corresponds to the gate G 1 in FIG. 2
  • the source electrode 110 corresponds to the source S 1 in FIG. 2
  • the drain electrode 109 corresponds to the drain D 1 in FIG. Therefore, the switching transistor Tr 2 is formed on the left side in the Y-axis direction in FIG. 3, and the drive transistor Tr 1 is formed on the right side in the Y-axis direction.
  • the arrangement of the transistors Tr 1 and Tr 2 is not limited to this.
  • a passivation layer 116 is formed so as to cover the source electrodes 107 and 110, the drain electrodes 108 and 109, and the channel protective layer 106.
  • a contact hole 116a is formed in a part above the source electrode 110, and a lower connection electrode layer 137 and an upper connection electrode layer 117 are stacked in this order along the side wall of the contact hole 116a. ing.
  • the lower connection electrode layer 137 is connected to the source electrode 110 in the lower part in the Z-axis direction, and a part of the upper part is on the passivation layer 116.
  • An upper passivation layer 136 is formed so as to cover the upper connection electrode layer 117 and the passivation layer 116.
  • an interlayer insulating layer 118 is deposited on the upper passivation layer 136.
  • an anode 119 is provided for each pixel 10a.
  • the anode 119 is connected to the upper connection electrode layer 117 through a contact hole formed above the upper connection electrode layer 117 in the interlayer insulating layer 118.
  • a hole injection layer 120 is formed, and a bank 121 is formed so as to cover the edge of the hole injection layer 120.
  • An opening corresponding to each pixel 10 a is formed by the surrounding of the bank 121.
  • a hole transport layer 122 In the opening defined by the bank 121, a hole transport layer 122, a light emitting layer 123, and an electron transport layer 124 are formed in this order from the lower side in the Z-axis direction.
  • the hole transport layer 122 is in contact with the hole injection layer 120 at the lower part in the Z-axis direction.
  • the cathode 125 and the sealing layer 126 are sequentially stacked so as to cover the electron transport layer 124 and the bank 121.
  • the cathode 125 is formed in a continuous state over the entire display panel 10 and is connected to the bus bar wiring in units of pixels or in units of several pixels (not shown).
  • a substrate 130 in which a color filter layer 128 and a light shielding layer 129 are formed on the main surface on the lower side in the Z-axis direction is disposed above the sealing layer 126 in the Z-axis direction, and is bonded by the bonding layer 127.
  • connection region 10b as the above-mentioned arrangement of the, in the display panel 10, the source line SL from the source S 2 of each pixel is drawn each connection region 10b Oite located beyond the pixel region 10A, the wiring connecting portion CNdat- The external connection terminals TMdat-1 to m are connected through 1 to m.
  • FIG. 5 is an enlarged plan view of the wiring connection part 220 (CNdat) and the connection terminal part 237a (TMdat) in the connection region 10b of the display panel 10 as a plan view.
  • the wiring connection parts CNdat-1 to CNdat-4, connection Terminal portions TMdat-1 to 4 are shown.
  • FIG. 6 is an enlarged cross-sectional view taken along the wiring direction of the wiring connection portion 220 (CNdat) of the display panel 10, and shows a cross section cut along a cross-section AA in FIG.
  • the lead wiring layer pattern 207 constituting the plurality of source lines SL drawn from the source electrode 107 of each pixel exists on the passivation layer 216 in the wiring connecting portion 220 (CNdat).
  • the plurality of connection wiring layer patterns 237 and the contact holes 216a are electrically connected to each other.
  • the wiring connection part 220 (CNdat) is provided at two locations along the longitudinal direction of the lead wiring layer pattern 207, and the connection terminal part 237a (TMdat) is sandwiched between both wiring connection parts 220 (CNdat). It is arranged in the area.
  • connection wiring layer pattern 237 extends to the periphery of the substrate 100 or the vicinity thereof and is connected to the data line Vdat at the connection terminal portion 237a (TMdat).
  • the respective lead wiring layer patterns 207 are parallel to each other, and ten contact holes 216a are opened in each wiring connecting portion 220.
  • each lead wiring layer pattern 207 and the connection wiring layer pattern 237 are also parallel.
  • the shape of each electrode layer pattern and the number of contact holes 216a are not limited to this, and can be determined as appropriate.
  • the connection terminal portion 237a (TMdat) may be formed at the terminal portion of the connection wiring layer pattern 237.
  • a lead wiring layer pattern 207 is formed on the upper surface of the substrate 100, a passivation layer 216 is formed on the lead wiring layer pattern 207, and a connection wiring layer pattern 237 is formed on the passivation layer 216.
  • the connection wiring layer pattern 237 is made of the same material as the lower connection electrode layer 137 in the pixel region 10A described above. As described above, each connection wiring layer pattern 237 extends to the peripheral portion of the substrate 100 or the vicinity thereof, and the data line Vdat is connected to the connection terminal portion 237a (TMdat) formed at each terminal portion.
  • the contact hole 216a is formed in a region where the extraction wiring layer pattern 207 and the connection wiring layer pattern 237 overlap in the plan view on the upper surface of the passivation layer 216 as shown in FIG.
  • the connection unit 220 is configured.
  • the connection wiring layer pattern 237 is continuously arranged on the upper surface of the passivation layer 216, the inner peripheral surface of the contact hole 216a, and the upper surface of the lead wiring layer pattern 207 in the contact hole 216a, as shown in FIG.
  • the lead wiring layer pattern 207 and the connection wiring layer pattern 237 are electrically connected in the contact hole 216a.
  • 6 shows the shape of the cross section cut along the cross section AA in FIG. 5.
  • the periphery of the contact hole 216a not shown in FIG. 6 is also shown in FIG. Have the same cross-sectional shape.
  • Each contact hole 216a is provided with a sealing layer pattern 217 that covers a portion of the connection wiring layer pattern 237 existing in the contact hole 216a.
  • the sealing layer pattern 217 is made of the same conductive material as that of the upper connection electrode layer 117 described above. With this sealing layer pattern 217, the portion existing in the contact hole 216 a of the connection wiring layer pattern 237 is sealed.
  • the sealing layer pattern 217 has a configuration in which the contact hole 216a is completely filled and the upper portion is buried so as to slightly protrude from the contact hole 216a. This is because sealing can be performed reliably. Further, the sealing layer patterns 217 arranged in the respective contact holes 216a are arranged separately.
  • the sealing layer pattern 217 can be configured with the minimum material necessary for sealing. However, the sealing layer pattern 217 may be disposed in a continuous state with respect to the plurality of contact holes 216a. In this case, patterning at the time of manufacturing the sealing layer pattern 217 is facilitated.
  • the contact prevention layer patterns 218 and 236 are disposed so as to cover the outer peripheral edge of the sealing layer pattern 217 in plan view from above. That is, the contact prevention layer patterns 218 and 236 are disposed so as to be interposed between the outer peripheral edge of the sealing layer pattern 217 and an upper sealing layer pattern 219 described later. The outer peripheral edge of the sealing layer pattern 217 is located so as to protrude from the outer periphery of the peripheral surface of the contact hole 216a.
  • the contact prevention layer patterns 218 and 236 are made of an insulating material.
  • the contact prevention layer is configured by laminating an interlayer insulating layer pattern 218 made of the same material as the interlayer insulating layer 118 on the upper passivation layer pattern 236 made of the same material as the upper passivation layer 136.
  • the contact prevention layer patterns 218 and 236 prevent contact between the outer peripheral edge of the sealing layer pattern 217 and an upper sealing layer pattern 219 described later.
  • a contact hole 218a is formed near the center of each contact hole 216a in plan view.
  • an upper sealing layer pattern 219 that covers the sealing layer pattern 217 is disposed above the connection wiring layer pattern 237.
  • the upper sealing layer pattern 219 is arranged so as to cover the sealing layer pattern 217 in a state where it is in contact with a part of the inner side of the outer peripheral edge in plan view of the sealing layer pattern 217.
  • the upper sealing layer pattern 219 seals portions of the sealing layer pattern 217 and the connection wiring layer pattern 237 that are present in the contact holes 216a.
  • the sealing layer pattern 217 is sealed by the upper sealing layer pattern 219 when, for example, etching, development, baking, or the like is performed on the light emitting portion EL. It is possible to prevent the sealing layer pattern 217 from being damaged by the enchantment or heat.
  • the upper sealing layer pattern 219 is arranged in a state where a part of the upper sealing layer pattern 219 is in contact with the sealing layer pattern 217 through the contact hole 218a.
  • the upper sealing layer pattern 219 is made of the same metal material as the anode 119 described above, and the upper sealing layer pattern 219 is electrically connected to the sealing layer pattern 217. Therefore, the lead-out wiring layer pattern 207 is connected to the upper sealing layer pattern 219 via the conductive path leading to the upper sealing layer pattern 219 via the connection wiring layer pattern 237 and the connection wiring layer pattern 237 and the sealing layer pattern 217. It is electrically connected to the upper sealing layer pattern 219 through the conductive path to reach.
  • connection wiring layer pattern 237 is configured to have a thickness as thin as, for example, a range of 5 [nm] to 200 [nm]. Therefore, a conductive path via the sealing layer pattern 217 is added. As a result, it is possible to reduce the wiring resistance of the two conductive paths.
  • Each upper sealing layer pattern 219 extends on the upper surface of the passivation layer 216 along the connection wiring layer pattern 237 to the peripheral portion of the substrate 100 or in the vicinity thereof, and is connected to the data line at the connection terminal portion 219a (TMdat) formed at the terminal portion. Vdat is connected.
  • the connection terminal portion 219a of the upper sealing layer pattern 219 is disposed in a state of being stacked on the connection terminal portion 237a formed at the terminal portion of the connection wiring layer pattern 237, and the connection terminal portion 219a and the connection terminal portion 237a are connected together.
  • the terminal part is constituted.
  • the electrode layer pattern drawn from the gate line GL drawn from the gate electrode 101 of each pixel has the same configuration as described above.
  • the electrode layer pattern drawn out from the gate line GL is electrically connected within the contact hole 216a and a plurality of connection wiring layer patterns 237 existing on the passivation layer 216 in the wiring connection portion 220 (CNscn).
  • the pattern 237 is connected to the scanning line Vscn at a connection terminal part 237a (TMscn) that extends to the peripheral part of the substrate 100 or the vicinity thereof and is formed at the terminal part.
  • TMscn connection terminal part 237a
  • substrates 100 and 130 examples include glass substrates, quartz substrates, silicon substrates, molybdenum sulfide, copper, zinc, aluminum, stainless steel, magnesium, iron, nickel, gold, silver and other metal substrates, and semiconductor substrates such as gallium arsenide groups.
  • a plastic substrate or the like can be used.
  • thermoplastic resin either a thermoplastic resin or a thermosetting resin
  • polyolefin such as polyethylene, polypropylene, ethylene-propylene copolymer, ethylene-vinyl acetate copolymer (EVA), cyclic polyolefin, modified polyolefin, polyvinyl chloride, polyvinylidene chloride, polystyrene, polyamide, polyimide (PI), Polyamideimide, polycarbonate, poly- (4-methylbenten-1), ionomer, acrylic resin, polymethyl methacrylate, acrylic-styrene copolymer (AS resin), butadiene-styrene copolymer, polio copolymer (EVOH) ), Polyesters such as polyethylene terephthalate (PET), polybutylene terephthalate, polyethylene naphthalate (PEN), precyclohexane terephthalate (PCT), polyethers, polyether ketones Polyethers
  • Gate electrodes 101 and 102 As the gate electrodes 101 and 102, for example, a laminated body (Cu: about 200 [nm] + Mo: about 20 [nm]) of copper (Cu) and molybdenum (Mo) is employed. However, the configuration of the gate electrodes 101 and 102 is not limited to this. For example, Cu, Cu / W, or the like can be used, and the following materials can also be used.
  • Acids such as hydrochloric acid, sulfuric acid, sulfonic acid, phosphorus hexafluoride, arsenic pentafluoride, iron chloride
  • a dopant such as a metal atom such as a halogen atom, sodium, potassium and iodine, or the like
  • a polymer mixture containing fine metal particles and conductive particles such as graphite may be used. These may be used alone or in combination of two or more.
  • Gate insulating layer 103 As the gate insulating layer 103, for example, a stacked body (SiO: about 80 [nm] + SiN: about 70 [nm]) of silicon oxide (SiO 2 ) and silicon nitride (SiNx) is employed. However, the structure of the gate insulating layer 103 is not limited to this, and as a constituent material of the gate insulating layer, for example, any known organic material or inorganic material may be used as long as it has an electrical insulating property. Can be used.
  • an acrylic resin for example, an acrylic resin, a phenol resin, a fluorine resin, an epoxy resin, an imide resin, a novolac resin, or the like can be used.
  • inorganic materials include silicon oxide, aluminum oxide, tantalum oxide, zirconium oxide, cerium oxide, zinc oxide, cobalt oxide and other metal oxides, silicon nitride, aluminum nitride, zirconium nitride, cerium nitride, zinc nitride, Examples thereof include metal nitrides such as cobalt nitride, titanium nitride, and tantalum nitride, and metal composite oxides such as barium strontium titanate and lead zirconium titanate. These can be used in combination of 1 species or 2 species or more.
  • ODTS OTS ⁇ HMDS ⁇ PTS surface treatment agent
  • Channel layers 104 and 105 As the channel layers 104 and 105, for example, a layer made of amorphous indium gallium zinc oxide (IGZO) and having a thickness of about 50 [nm] is employed.
  • the constituent material of the channel layers 104 and 105 is not limited to this, and an oxide semiconductor containing at least one selected from indium (In), gallium (Ga), and zinc (Zn) can be used. .
  • the layer thickness of the channel layers 104 and 105 can be in the range of 20 [nm] to 200 [nm], and the channel layer 104 and the channel layer 105 can be set to have different layer thicknesses. it can.
  • channel protective layer 106 As the channel protective layer 106, for example, a layer made of silicon oxide (SiO 2 ) and having a thickness of about 130 [nm] is employed.
  • the constituent material of the channel protective layer 106 is not limited to this.
  • silicon oxynitride (SiON), silicon nitride (SiN), or aluminum oxide (AlOx) can be used.
  • a plurality of layers using the above materials can be stacked.
  • the layer thickness of the channel protective layer 106 can be in the range of 50 [nm] to 500 [nm].
  • Source electrodes 107 and 110, drain electrodes 108 and 109, and lead wiring layer pattern 207 As the source electrodes 107 and 110, the drain electrodes 108 and 109, and the lead wiring layer pattern 207, a laminated body of copper manganese (CuMn), copper (Cu) and molybdenum (Mo) (CuMn: about 65 [nm] + Cu: about 300 [Nm] + Mo: about 20 [nm]).
  • the layer thickness of each layer is not limited to this.
  • the layer thickness of copper manganese (CuMn) is in the range of 5 [nm] to 200 [nm]
  • the layer thickness of copper (Cu) is The range of 50 [nm] to 800 [nm]
  • the molybdenum (Mo) layer thickness can be in the range of 5 [nm] to 200 [nm].
  • the lead wiring layer pattern 207 may be an alloy layer containing copper.
  • the same material can be used for the source lower electrodes 111 and 115 and the drain lower electrodes 112 and 114. Further, the source electrode 107 and the source lower electrode 111, the drain electrode 108 and the drain lower electrode 112, the drain electrode 109 and the drain lower electrode 114, and the source electrode 110 and the source lower electrode 115 can be integrally formed.
  • the display panel 10 has a stacked structure in which a lower insulating layer 1161, a barrier layer 1162, an upper insulating layer 1163, and an uppermost insulating layer 1164 are sequentially stacked from the lower side in the Z-axis direction.
  • the lower insulating layer 1161 is a layer made of silicon oxide (SiO 2 ) and having a thickness of about 200 [nm].
  • the barrier layer 1162 is a layer made of aluminum oxide (AlOx) and having a layer thickness of about 30 [nm].
  • the upper insulating layer 1163 is a layer made of silicon oxide (SiO 2 ) and having a thickness of about 200 [nm].
  • the uppermost insulating layer 1164 is a layer made of silicon nitride (SiN) and having a thickness of about 160 [nm]. However, the thickness of each layer is not limited to this.
  • the lower insulating layer 1161 has a range of 50 [nm] to 400 [nm]
  • the barrier layer 1162 has a range of 5 [nm] to 100 [nm].
  • the upper insulating layer 1163 can be in the range of 50 [nm] to 400 [nm]
  • the uppermost insulating layer 1164 can be in the range of 50 [nm] to 300 [nm].
  • the thickness of the passivation layer 116 can be in the range of 200 [nm] to 1000 [nm].
  • the barrier layer 1162 is interposed between the lower insulating layer 1161 and the upper insulating layer 1163, and the lower insulating layer 1161 is in contact with the source electrodes 107 and 110 and the drain electrodes 108 and 109. Yes.
  • the lower insulating layer 1161 made of silicon oxide is excellent in adhesion to the source electrodes 107 and 110 and the drain electrodes 108 and 109 made of the above materials, and has a low hydrogen content in the layer.
  • the barrier layer 1162 has a function of suppressing intrusion of moisture and hydrogen and suppressing deterioration of the channel layers 104 and 105 made of an oxide semiconductor (IGZO or the like).
  • the layer density of the barrier layer 1162 is desirably 2.80 g / cm 3 or more. That is, when the layer density of the barrier layer 1162 is less than 2.80 g / cm 3 , the function of suppressing the intrusion of moisture and hydrogen is drastically lowered, and the channel layers 104 and 105 are significantly deteriorated (the sheet resistance value is lowered). become.
  • the layer density of the barrier layer 1162 is desirably 3.25 g / cm 3 or less. This is because when the contact hole for forming the upper connection electrode layer 117 is formed, a wet etching method is used for the barrier layer 1162, but in a range where the layer density exceeds 3.25 g / cm 3. It is desirable that the etching rate is very small and 3.25 g / cm 3 or less from the viewpoint of production efficiency.
  • the lower insulating layer 1161 can be formed using silicon nitride (SiN) or silicon oxynitride (SiON) in addition to the above materials, and the upper insulating layer 1163 can be formed using silicon oxide (SiO) or silicon oxide other than the above materials. Silicon oxynitride (SiON) can also be used.
  • connection electrode layer 137 As the lower connection electrode layer 137 and the connection wiring layer pattern 237, indium tin oxide (ITO) (ITO: about 50 [nm]) is employed. However, the layer thickness is not limited to this, and can be in the range of, for example, 5 [nm] to 200 [nm]. Note that the material used for the lower connection electrode layers 137 and 237 is not limited to this, and can be appropriately selected from conductive materials.
  • ITO indium tin oxide
  • the layer thickness of molybdenum (Mo) is in the range of 5 [nm] to 200 [nm]
  • the layer thickness of copper (Cu) is 50
  • the layer thickness of [nm] to 800 [nm] and the copper manganese (CuMn) layer can be in the range of 5 [nm] to 200 [nm].
  • the sealing layer pattern 217 may be an alloy layer containing copper. Note that the material used for the configuration of the upper connection electrode layer 117 and the sealing layer pattern 217 is not limited to this, and can be appropriately selected from conductive materials.
  • the upper passivation layers 136, 236 are layers made of silicon nitride (SiN) and having a thickness of about 100 [nm].
  • the layer thickness is not limited to this, and can be, for example, in the range of 50 [nm] to 300 [nm].
  • Interlayer insulating layers 118, 218 are formed using, for example, an organic compound such as polyimide, polyamide, or acrylic resin material, and have a layer thickness of about 4000 [nm].
  • the layer thickness is not limited to this, and can be, for example, in the range of 2000 [nm] to 8000 [nm].
  • the anode 119 and the upper sealing layer pattern 219 are made of a metal material.
  • the surface portion thereof preferably has high reflectivity.
  • the anode 119 and the upper sealing layer pattern 219 are formed by stacking tungsten (W) and aluminum (Al) or an aluminum alloy (W: about 40 [nm] + Al: about 200). [Nm]).
  • W tungsten
  • Al aluminum
  • the layer thickness of each layer is not limited to this.
  • the layer thickness of tungsten (W) is in the range of 5 [nm] to 200 [nm]
  • the layer thickness of Al is 50 [nm]. It can be in the range of up to 800 [nm].
  • the anode 119 and the upper sealing layer pattern 219 can employ not only the above-described configuration but also a single layer of a metal layer, an alloy layer, or a transparent conductive layer.
  • stacked the some film selected from a metal layer, an alloy layer, and a transparent conductive film may be sufficient.
  • a metal layer it can comprise from the metal material containing silver (Ag) or aluminum (Al), for example.
  • the alloy layer for example, APC (alloy of silver, palladium, copper), ARA (alloy of silver, rubidium, gold), MoCr (alloy of molybdenum and chromium), NiCr (alloy of nickel and chromium), etc. are used.
  • APC alloy of silver, palladium, copper
  • ARA alloy of silver, rubidium, gold
  • MoCr alloy of molybdenum and chromium
  • NiCr alloy of nickel and chromium
  • the hole injection layer 120 may be formed of, for example, an oxide such as silver (Ag), molybdenum (Mo), chromium (Cr), vanadium (V), tungsten (W), nickel (Ni), iridium (Ir), or PEDOT. It is a layer made of a conductive polymer material such as (mixture of polythiophene and polystyrene sulfonic acid). In the display panel 10 according to the present embodiment shown in FIG. 4, it is assumed that the hole injection layer 120 made of a metal oxide is formed. In this case, a conductive polymer material such as PEDOT is used. Compared with the case of using, it has a function of injecting holes into the organic light emitting layer 123 stably or assisting the generation of holes, and has a large work function.
  • an oxide such as silver (Ag), molybdenum (Mo), chromium (Cr), vanadium (V), tungsten (W), nickel (Ni), iridium (I
  • the hole injection layer 120 is composed of an oxide of a transition metal
  • a plurality of levels can be obtained by taking a plurality of oxidation numbers.
  • hole injection is facilitated and the driving voltage is increased.
  • tungsten oxide WO X
  • the display panel 10 according to the present embodiment employs tungsten oxide (WOx) (WOx: about 10 [nm]).
  • the layer thickness is not limited to this, and for example, the layer thickness of tungsten oxide (WOx) can be in the range of 5 [nm] to 30 [nm].
  • the bank 121 is formed using an organic material such as a resin and has an insulating property.
  • the organic material used for forming the bank 121 include acrylic resin, polyimide resin, and novolac type phenol resin.
  • the bank 121 preferably has organic solvent resistance.
  • the bank 121 since the bank 121 may be subjected to an etching process, a baking process, or the like during the manufacturing process, the bank 121 is formed of a highly resistant material that does not excessively deform or alter the process. Is preferred.
  • the surface can be treated with fluorine.
  • the bank 121 is formed using a lyophilic material
  • the difference in lyophilicity / liquid repellency between the surface of the bank 121 and the surface of the light emitting layer 123 is reduced, and the light emitting layer 123 is formed. This is because it becomes difficult to selectively hold ink containing an organic substance in the opening defined by the bank 121.
  • the structure of the bank 121 not only a single layer structure as shown in FIG. 4 but also a multilayer structure of two or more layers can be adopted.
  • the above materials can be combined for each layer, and an inorganic material and an organic material can be used for each layer.
  • the hole transport layer 122 is formed using a polymer compound having no hydrophilic group.
  • a polymer compound having no hydrophilic group for example, polyfluorene or a derivative thereof, or a polymer compound such as polyarylamine or a derivative thereof that does not have a hydrophilic group can be used.
  • the light emitting layer 123 has a function of emitting light by generating an excited state when holes and electrons are injected and recombined.
  • the material used for forming the light-emitting layer 123 needs to be a light-emitting organic material that can be formed by a wet printing method.
  • the oxinoid compound, perylene compound, coumarin compound, azacoumarin compound, oxazole compound, oxadiazole compound, perinone compound, pyrrolopyrrole described in the patent publication (Japan / JP-A-5-163488) Compound, naphthalene compound, anthracene compound, fluorene compound, fluoranthene compound, tetracene compound, pyrene compound, coronene compound, quinolone compound and azaquinolone compound, pyrazoline derivative and pyrazolone derivative, rhodamine compound, chrysene compound, phenanthrene compound, cyclopentadiene compound, stilbene compound , Diphenylquinone compound, styryl compound, butadiene compound, dicyanomethylenepyran compound, dicyanomethylenethiopyran compound, fluoro Cein compounds, pyrylium compounds, thiapyrylium
  • Electron transport layer 124 has a function of transporting electrons injected from the cathode 125 to the light emitting layer 123.
  • an oxadiazole derivative (OXD), a triazole derivative (TAZ), a phenanthroline derivative (BCP, Bphen) Etc. are formed.
  • the cathode 125 is formed using, for example, indium tin oxide (ITO) or indium zinc oxide (IZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • permeability shall be 80 [%] or more.
  • the sealing layer 126 has a function of suppressing exposure of an organic layer such as the light emitting layer 123 to moisture or exposure to air.
  • an organic layer such as the light emitting layer 123 to moisture or exposure to air.
  • a sealing resin layer made of a resin material such as an acrylic resin or a silicone resin may be provided over a layer formed using a material such as silicon nitride (SiN) or silicon oxynitride (SiON).
  • the sealing layer 126 needs to be formed of a light-transmitting material.
  • Gate electrodes 101 and 102 spaced from each other are formed on the upper surface of the substrate 100 in the Z-axis direction.
  • the gate electrodes 101 and 102 are formed by sequentially laminating a metal thin film made of Cu and a metal thin film made of Mo on the surface of the substrate 100 using a metal sputtering method, and using a photolithography method thereon.
  • a resist pattern is formed.
  • the resist pattern is removed. Thereby, the gate electrodes 101 and 102 are formed.
  • the gate insulating layer 103 is formed so as to cover the surfaces of the gate electrodes 101 and 102 and the substrate 100, and the surface of the gate insulating layer 103 is spaced from each other.
  • the channel layers 104 and 105 are formed.
  • the gate insulating layer 103 is formed using a plasma CVD (Chemical Vapor Deposition) method or a sputtering method.
  • the channel layers 104 and 105 are formed by forming an oxide semiconductor film using a sputtering method and patterning using a photolithography method and a wet etching method.
  • the channel protective layer 106 is laminated so as to cover the surfaces of the channel layers 104 and 105 and the gate insulating layer 103.
  • the channel protective layer 106 is formed by stacking layers made of SiO using a plasma CVD method or a sputtering method, and performing an annealing process at a temperature equal to or higher than the film formation temperature in a dry air or oxygen atmosphere after the film formation. Made.
  • Source electrodes 107 and 110 and drain electrodes 108 and 109 are formed on the surface of the channel protective layer 106. Further, source lower electrodes 111 and 115, drain lower electrodes 112 and 114, and contact plugs 113 are formed corresponding to the source electrodes 107 and 110 and the drain electrodes 108 and 109, respectively.
  • a contact hole is made in a corresponding portion of the channel protective layer 106.
  • the contact hole is formed by patterning using a photolithography method and then performing etching using a dry etching method.
  • a metal thin film made of Mo, a metal thin film made of Cu, and a metal thin film made of CuMn are sequentially laminated.
  • the source electrodes 107 and 110 and the drain electrodes 108 and 109 are formed by patterning using a photolithography method and a wet etching method.
  • an overflow oxidation etching solution a hydrogen peroxide etching solution, a copper chloride or an iron chloride etching solution can be used as an enchantment.
  • a hydrogen peroxide-based etchant etching is performed by oxidation / dissolution with a hydrogen peroxide solution and dissolution with an organic acid.
  • the passivation layer 116 is formed by sequentially stacking 1164.
  • the lower insulating layer 1161 is formed by forming a film using a plasma CVD method or a sputtering method and then performing an annealing process in a dry air or oxygen atmosphere.
  • the barrier layer 1162 is formed by a CVD method, an ALD (Atomic Layer Deposition) method, or a sputtering method.
  • the upper insulating layer 1163 and the uppermost insulating layer 1164 are formed by a plasma CVD method or a sputtering method.
  • Opening of Contact Hole 116a to Passivation Layer 116 Contact hole 116a is opened at a position on the source electrode 110 in the passivation layer 116.
  • the contact hole 116a is formed so that the surface of the source electrode 110 is exposed at the bottom thereof.
  • the opening of the contact hole 116a is performed as follows.
  • a hole is opened in the upper insulating layer 1163 using a dry etching method. In this hole, the surface of the barrier layer 1162 is exposed at the bottom.
  • a hole is opened in the barrier layer 1162 using a wet etching method.
  • the surface of the lower insulating layer 1161 is exposed at the bottom of this hole.
  • a hole is opened in the lower insulating layer 1161 to complete the contact hole 116a. As described above, the surface of the source electrode 110 is exposed at the bottom of the contact hole 116a.
  • the contact hole 116a to the passivation layer 116 is opened.
  • the lower connection electrode layer 137 is formed so as to cover the passivation layer 116 and along the inner wall of the contact hole 116a formed in the passivation layer 116.
  • the lower connection electrode layer 137 for example, indium tin oxide (ITO) can be used, and it can be formed by a vacuum deposition method.
  • the upper connection electrode layer 117 is formed by laminating the lower connection electrode layer 137 along the inner wall of the contact hole 116a provided in the passivation layer 116. A part of the upper portion of the upper connection electrode layer 117 is disposed on the upper insulating layer 1163.
  • the upper connection electrode layer 117 is formed by sputtering, using a metal thin film made of Mo, a metal thin film made of Cu, and a metal thin film made of CuMn in this order to form a metal film, followed by photolithography. Then, patterning is performed using a wet etching method.
  • the upper passivation layer 136 is formed so as to cover the upper connection electrode layer 117 and the passivation layer 116.
  • the upper passivation layer 136 is formed using a plasma CVD method or a sputtering method.
  • Interlayer insulating layer 118 is laminated so as to cover passivation layer 116.
  • the interlayer insulating layer 118 is formed by applying the organic material and planarizing the surface.
  • a contact hole is formed on the upper connection electrode layer 117 in the interlayer insulating layer 118 to form the anode 119.
  • the anode 119 is formed by using a sputtering method, a vacuum deposition method, or the like to form a metal film by sequentially laminating a thin film made of tungsten (W) and a thin film made of aluminum (Al) or an aluminum alloy, and then photolithography. This is done by patterning using a method and an etching method. For the etching, an overflow oxidation etching solution, a hydrogen peroxide etching solution, a copper chloride or an iron chloride etching solution can be used as an enchantment. Note that the anode 119 is electrically connected to the upper connection electrode layer 117.
  • the hole injection layer 120 is formed on the anode 119, and the bank 121 is formed so as to cover the edge thereof.
  • the bank 121 surrounds the opening that defines each subpixel, and is provided so that the surface of the hole injection layer 120 is exposed at the bottom.
  • the hole injection layer 120 is formed by forming a film made of a metal oxide (for example, tungsten oxide (WOx)) using a sputtering method and then patterning it in units of subpixels using a photolithography method and an etching method.
  • a metal oxide for example, tungsten oxide (WOx)
  • a film made of a constituent material of the bank 121 is formed on the hole injection layer 120 by using a spin coat method or the like. Then, an opening is formed by patterning the resin film. The opening is formed by arranging a mask above the resin film, exposing it, and developing it thereafter.
  • the hole transport layer 122 is formed by applying an ink containing a constituent material into the opening defined by the bank 121 and then baking it using a printing method.
  • the light emitting layer 123 is also formed by applying an ink containing a constituent material onto the hole transport layer 122 and baking it using a printing method.
  • the cathode 125 and the sealing layer 126 can be formed using a sputtering method or the like.
  • the laminated display panel 10 is completed by interposing the substrate 130 on which the color filter layer 128 and the like are formed with the bonding layer 127 interposed therebetween.
  • FIGS. 7A to 7F, FIGS. 8A to 8D, and FIGS. 9A to 9C are schematic cross-sectional views showing states in each process in manufacturing the display panel 10.
  • a metal thin film made of Mo, a metal thin film made of Cu, and a metal thin film made of CuMn are sequentially laminated using a sputtering method (207x).
  • the lead wiring layer pattern 207 is formed by patterning using, for example, a photolithography method and a wet etching method.
  • Passivation layer 216 is composed of a lower insulating layer, a barrier layer, and an upper insulating layer (not shown). Simultaneously with the step of forming the insulating layer 1161, the barrier layer 1162, the upper insulating layer 1163, and the uppermost insulating layer 1164). As shown in FIG. 7C, the passivation layer 216 is formed by sequentially stacking a lower insulating layer, a barrier layer, an upper insulating layer, and a re-upper insulating layer so as to cover the lead wiring layer pattern 207 (216x). ).
  • Opening of the contact hole 216a to the passivation layer 216 The process of forming the contact hole 216a is performed simultaneously with the process of forming the contact hole 116a in the pixel region 10A described above.
  • a contact hole 216 a is opened at a position on the lead wiring layer pattern 207 in the passivation layer 216.
  • the contact hole 216a is formed so that the surface of the lead wiring layer pattern 207 is exposed at the bottom.
  • the contact hole 216a is opened in the uppermost insulating layer and the upper insulating layer using the dry etching method, and the hole is formed in the barrier layer using the wet etching method, for example. For example, this is performed by opening a hole in the lower insulating layer using a dry etching method. As a result, the surface of the source electrode 110 is exposed at the bottom of the contact hole 216a.
  • connection wiring layer pattern 237 The formation process of the connection wiring layer pattern 237 is performed simultaneously with the formation process of the lower connection electrode layer 137 in the pixel region 10A. As shown in FIG. 7E, the connection wiring layer 237x is formed by a vacuum deposition method so as to cover the passivation layer 116. As shown in FIG. 7F, the connection wiring layer pattern 237 is formed by patterning using, for example, a photolithography method and a wet etching method.
  • an oxalic acid etching solution can be used as an enchantment. Etching is performed by a complexing phenomenon of indium and oxalic acid with an oxalic acid etching solution.
  • the forming process of the sealing layer pattern 217 is performed simultaneously with the forming process of the upper connection electrode layer 117 in the pixel region 10A.
  • a sealing layer pattern 217 is formed along the inner wall of the contact hole 216 a provided in the passivation layer 216.
  • a part of the upper portion of the sealing layer pattern 217 is disposed on the upper insulating layer of the passivation layer 216.
  • the formation of the sealing layer pattern 217 is performed by patterning the lead wiring layer pattern 207 using, for example, a photolithography method and a wet etching method.
  • a metal thin film made of Mo, a metal thin film made of Cu, and a metal thin film made of CuMn are sequentially stacked to form a metal film 217x using a sputtering method.
  • patterning is performed using, for example, a photolithography method and a wet etching method.
  • the upper passivation layer 236x is formed so as to cover the sealing layer pattern 217 and the connection wiring layer pattern 237.
  • the formation process of the upper passivation layer 236x is performed simultaneously with the formation process of the upper passivation layer 136 in the pixel region 10A.
  • the upper passivation layer 136 is formed using, for example, a plasma CVD method or a sputtering method.
  • an interlayer insulating layer 218x is laminated so as to cover the upper passivation layer 236x.
  • the step of forming the interlayer insulating layer 218x is performed simultaneously with the step of forming the interlayer insulating layer 118 in the pixel region 10A.
  • the interlayer insulating layer 118 is formed by applying the organic material and planarizing the surface.
  • the contact hole 218a forming process is performed simultaneously with the above-described contact hole forming process to the interlayer insulating layer 118 in the pixel region 10A.
  • the contact hole 218a is opened so as to be located near the center in the contact hole 216a in the plan view direction.
  • the upper passivation layer 236x and the interlayer insulating layer 218x are patterned.
  • the contact hole 218a is formed so that the surface of the sealing layer pattern 217 is exposed at the bottom.
  • the upper passivation layer pattern 236 and the interlayer insulating layer pattern 218 are disposed so as to cover the outer peripheral edge of the sealing layer pattern 217. Thereby, the contact between the outer peripheral edge of the sealing layer pattern 217 and the upper sealing layer pattern 219 described later can be prevented. Further, the upper passivation layer pattern 236 and the interlayer insulating layer pattern 218 are disposed in a rectangular region covering the plurality of sealing layer patterns 217 existing in the wiring connection portion 220 as shown in FIG. 5 in a plan view. Yes.
  • the opening of the contact hole 218a is performed, for example, by opening the hole using a dry etching method. Thereby, the surface of the sealing layer pattern 217 is exposed at the bottom of the contact hole 218a.
  • Formation of the upper sealing layer pattern 219 The formation process of the upper sealing layer pattern 219 is performed simultaneously with the formation process of the anode 119 in the pixel region 10A.
  • the upper sealing layer pattern 219 is formed on the wiring connection portion 220 in the connection wiring layer pattern 237 so as to cover the sealing layer pattern 217. Further, the upper sealing layer pattern 219 is formed so as to extend along the connection wiring layer pattern 237 to the peripheral portion of the substrate 100 or the vicinity thereof on the upper surface of the passivation layer 216.
  • the upper sealing layer pattern 219 is formed by sequentially forming a thin film made of tungsten (W) and a thin film made of aluminum (Al) or an aluminum alloy by using a sputtering method or a vacuum evaporation method. Lamination is performed to form a metal film 219x, and then, as shown in FIG. 9C, patterning is performed using a photolithography method and an etching method.
  • the upper sealing layer pattern 219 is electrically connected to the sealing layer pattern 217 in the contact hole 218a.
  • the display device drives the substrate 100, the light emitting unit EL disposed on the substrate 100, and the light emitting unit EL. and transistors (Tr 1, Tr 2), extending the source S 2, from one of the drain D 1, or the gate G 2 to the outside the pixel region 10A to the light emitting portion resides on the substrate of the transistor (Tr 1, Tr 2)
  • the lead wiring layer pattern 207 is disposed on the substrate 100 so as to cover at least the lead wiring layer pattern 207, and the contact hole is located outside the pixel region 10A on the substrate and overlaps the lead wiring layer pattern 207 in plan view.
  • a passivation layer 216 provided with 216a, an upper surface of the passivation layer 216, an inner peripheral surface of the contact hole 216a, and a contact hole 216a.
  • ITO does not cause a complex phenomenon with a hydrogen peroxide-based etchant and is not etched.
  • a hydrogen peroxide-based etchant is used in etching of the connection electrode 117 and the anode 119
  • the ITO It can also be considered that it can be used as a cover metal for the lead wiring layer pattern 207.
  • the connection wiring layer pattern 237 has a thickness as thin as, for example, a range of 5 [nm] to 200 [nm]. Therefore, it cannot be said that the function as a cover metal is sufficient. .
  • an enchant other than the hydrogen peroxide-based etchant is used, the function as a cover metal is not sufficient.
  • the etchant may penetrate to the lower part through the connection wiring layer pattern 237 in the contact hole 216a and corrode the lead wiring layer pattern 207 provided on the upper surface of the substrate 100. .
  • connection electrode 117 and the anode 119 of the light emitting portion EL are patterned thereon by etching, for example.
  • the contact hole 216a can be sealed with the sealing layer pattern 217, and the etchant can be prevented from entering the contact hole 216a. Therefore, the lead wiring layer pattern 207 provided on the upper surface of the substrate 100 can be corroded, and production at a high yield is possible while suppressing deterioration of the connection portion between the lead wiring layer pattern 207 and the connection wiring layer pattern 237. is there. As a result, an increase in electrical resistance and poor connection between the connection wiring layer pattern 237 and the lead wiring layer pattern 207 can be prevented, and the operation stability of the display device 1 can be improved.
  • the display device further covers the outer peripheral edge of sealing layer pattern 217, and includes the outer peripheral edge of sealing layer pattern 217, upper sealing layer pattern 219, and By providing the contact prevention layer patterns 236 and 218 interposed therebetween, the phenomenon that the material of the sealing layer pattern 217 diffuses into the upper sealing layer pattern 219 and the sealing layer pattern 217 deteriorates is prevented. be able to.
  • a cross-sectional observation of the wiring connection portion 220 of the display panel 10 according to Embodiment 1 was performed.
  • cross-sectional observation was performed using a sample obtained by removing the contact prevention layer patterns 236 and 218 from the configuration of the display panel 10.
  • the outer peripheral edge of the sealing layer pattern 217 and the upper sealing layer pattern 219 are in direct contact with each other.
  • FIG. 15 is a photograph in plan view of the wiring connection portion on the upper surface of the upper sealing layer pattern of the display panel according to the comparative example. It is observed that the surface of the upper sealing layer pattern 219 in the wiring connection part 220 is corroded.
  • FIG. 16 is an enlarged photograph in plan view of the wiring connection portion on the upper surface of the upper sealing layer pattern of the display panel according to the comparative example. The cross section cut along the linear direction of the E part in FIG. 16 was observed.
  • FIG. 17 is a cross-sectional photograph taken along the linear direction of the portion E in FIG.
  • FIG. 18 is an enlarged photograph of the F part in FIG.
  • the recessed portion located in the center of the photograph is a contact hole 216a.
  • the portion indicated by the sealing layer pattern 217 located immediately above the passivation layer 216 is the outer edge portion of the sealing layer pattern 217.
  • the cross-section of the sealing layer pattern 217 is not uniform in the outer edge portion of the sealing layer pattern 217 and the portion of the sealing layer pattern 217 existing in the contact hole 216 a close to the outer edge portion. A region (217y) that is hollow in various places is observed. Thus, it can be confirmed that the sealing layer pattern 217 is deteriorated.
  • the Cu used for the sealing layer pattern 217 diffuses into the upper sealing layer pattern 219 made of Al, whereby the sealing layer pattern 217 corrodes, and the upper sealing layer pattern 219 itself is peeled off. It is thought that it occurred. In this case, it was confirmed that a large number of high resistance portions were generated in the wiring connection portion 220 at the peripheral edge portion of the substrate 100. Specifically, the wiring resistance from the lead wiring layer pattern 207, which is usually 0.7 to 2.0 ⁇ , to the connection terminal portion 219a is increased to 4.0 to 10 ⁇ or more. In this case, the display panel is turned on. Occasionally, small horizontal stripes may occur due to a decrease in luminance.
  • FIG. 10 is a photograph of the wiring connection portion on the upper surface of the upper sealing layer pattern of the display panel 10 according to the first embodiment viewed obliquely from above. It protrudes from the upper sealing layer pattern 219 in the wiring connection part 220. It is raised by providing contact prevention layer patterns 236 and 218 (not shown) below the upper sealing layer pattern 219.
  • FIG. 11 is an enlarged photograph in plan view of the wiring connection portion on the upper surface of the upper sealing layer pattern of the display panel 10. The cross section cut along the linear direction of part B in FIG. 11 was observed.
  • FIG. 12 is a cross-sectional photograph taken along the linear direction of portion B in FIG.
  • FIG. 13 is an enlarged photograph of part C in FIG. 12
  • FIG. 14 is an enlarged photograph of part D in FIG.
  • the recessed portion located to the left of the center is the contact hole 216a.
  • a portion indicated by the sealing layer pattern 217 located immediately above the passivation layer 216 in FIG. 12 is an outer edge portion of the sealing layer pattern 217.
  • contact prevention layer patterns 236 and 218 are interposed between the outer edge portion of the sealing layer pattern 217 and the upper sealing layer pattern 219. Further, in the outer edge portion of the sealing layer pattern 217 and the portion of the sealing layer pattern 217 existing in the contact hole 216a, the cross section of the sealing layer pattern 217 is uniform, and signs of deterioration such as cavitation cannot be confirmed. .
  • the contact prevention layer patterns 236 and 218 By covering the outer peripheral upper part of the sealing layer pattern 217 with the contact prevention layer patterns 236 and 218, diffusion of Cu in the sealing layer pattern 217 to the upper sealing layer pattern 219 and the resulting sealing layer pattern 217 It is thought that corrosion was prevented.
  • the outer peripheral edge of the sealing layer pattern 217 is covered and the contact prevention interposed between the outer peripheral edge of the sealing layer pattern 217 and the upper sealing layer pattern 219 is performed.
  • the layer patterns 236 and 218 it is possible to prevent a phenomenon in which the material of the sealing layer pattern 217 diffuses into the upper sealing layer pattern 219 and the sealing layer pattern 217 deteriorates.
  • the upper sealing layer pattern 219 covers the sealing layer pattern 217 to form the sealing layer pattern 217, and then, for example, in the formation of the light emitting portion EL
  • the sealing layer pattern 217 can be sealed with the upper sealing layer pattern 219, and the sealing layer pattern 217 can be prevented from being damaged by enchantment or heat. Therefore, it is possible to produce with a high yield while suppressing deterioration of the sealing layer pattern 217.
  • the upper sealing layer pattern 219 extends to the connection terminal portion 237 a along the connection wiring layer pattern 237. It is characterized by that.
  • the sheet resistance can be reduced by extending the upper sealing layer pattern 219 along the connection wiring layer pattern 237 to the connection terminal portion 237a.
  • the thickness of the connection wiring layer pattern 237 is configured to be as thin as, for example, a range of 5 [nm] to 200 [nm]
  • the upper sealing layer pattern 219 and the connection wiring layer pattern 237 are formed.
  • the sheet resistance can be reduced by increasing the total thickness of the conductive layer at the contact portion.
  • the upper sealing layer pattern 219 is disposed in a state where a part of the upper sealing layer pattern 219 is in contact with the sealing layer pattern 217 through the contact hole 218a. Therefore, the lead-out wiring layer pattern 207 is connected to the upper sealing layer pattern 219 via the conductive path leading to the upper sealing layer pattern 219 via the connection wiring layer pattern 237 and the connection wiring layer pattern 237 and the sealing layer pattern 217. It has a conductive path to reach. Since the connection wiring layer pattern 237 is configured to be thin as described above, by adding a conductive path via the sealing layer pattern 217, it is possible to reduce wiring resistance by combining both conductive paths. Become. Further, even when the resistance of the connection wiring layer pattern 237 is increased or the disconnection occurs, a conductive path through the sealing layer pattern 217 can be secured and the reliability can be improved.
  • FIG. 19 is an enlarged cross-sectional view taken along the wiring direction of the wiring connection portion 220 (CNdat) of the display panel according to the second embodiment.
  • FIG. 19 only a partial configuration of the display panel is extracted and illustrated, and the configuration of the portion not illustrated is the same as that of the display panel 10 according to the first embodiment. Also in FIG. 19, the same reference numerals are given to the same components as those of the display panel 10 according to the first embodiment.
  • the sealing layer pattern 217 ⁇ / b> B and the contact prevention layer patterns 236 ⁇ / b> B and 218 ⁇ / b> B are connected to the connection wiring layer pattern 237 above the passivation layer 216. And extending to the connection terminal portion 237a.
  • the sealing layer pattern 217B extends along the connection wiring layer pattern 237 to the connection terminal portion 237a, the total conductive layer in the contact portion between the sealing layer pattern 217B and the connection wiring layer pattern 237 is used.
  • the sheet resistance can be reduced by increasing the thickness.
  • the sealing layer pattern 217B extends to the connection terminal portion 237a
  • the outer peripheral edge of the sealing layer pattern 217B also extends to the connection terminal portion 237a.
  • 236B and 218B extend along the connection wiring layer pattern 237 to the connection terminal portion 237a. Therefore, the contact prevention layer patterns 236B and 218B are always interposed between the sealing layer pattern 217B and the upper sealing layer pattern 219, and the outer peripheral edge and the upper sealing portion of the sealing layer pattern 217B are disposed over the entire length of the sealing layer pattern 217B. Contact with the stop layer pattern 219 can be prevented. As a result, a phenomenon in which the material of the sealing layer pattern 217B diffuses into the upper sealing layer pattern 219 and the sealing layer pattern 217B deteriorates can be prevented.
  • connection wiring layer pattern 237 is removed on the upper surface of the passivation layer 216, a residue remaining when the connection wiring layer pattern 237 is removed by etching remains at the interface between the passivation layer 216 and the sealing layer pattern 217B. It is considered that ITO is difficult to remove completely by etching, and the residue generated at the interface between the passivation layer 216 and the sealing layer pattern 217B is considered to cause the resistance value fluctuation.
  • this configuration by extending the connection wiring layer pattern 237 to the connection terminal portion 237a, variation in resistance value can be reduced as compared with the case where the connection wiring layer pattern 237 is terminated near the peripheral surface of the contact hole 216a. It is thought that you can.
  • FIG. 20 is an enlarged cross-sectional view taken along the wiring direction of the wiring connection portion 220 (CNdat) of the display panel according to the third embodiment.
  • connection wiring layer pattern 237C is terminated near the peripheral surface of the contact hole 216a, and the contact prevention layer patterns 236C and 218C are The upper surface of the layer 216 extends to the connection terminal portion 219a.
  • the contact prevention layer patterns 236B and 218B can prevent contact between the outer peripheral edge of the sealing layer pattern 217 and the upper sealing layer pattern 219, and the material of the sealing layer pattern 217 is the upper sealing layer. A phenomenon in which the sealing layer pattern 217 is deteriorated by being diffused into the pattern 219 can be prevented.
  • connection wiring layer pattern 237 when the connection wiring layer pattern 237 is removed, a residue is left on the upper surface of the passivation layer 216 by removing the connection wiring layer pattern 237 by etching.
  • the contact prevention layer patterns 236C and 218C that are insulating layers are extended to the connection terminal portion 219a on the upper surface of the passivation layer 216, the upper sealing layer pattern 219 that is the upper surface of the passivation layer 216 and the conductive layer. Is in a separated state. Therefore, the residue generated at the interface between the passivation layer 216 and the contact prevention layer patterns 236C and 218C does not cause the resistance value fluctuation.
  • FIG. 21 is an enlarged plan view of the wiring connection portion 220E (CNdat) and the connection terminal portion 219Ea (TMdat) in the connection region 10b of the display panel according to the fourth embodiment.
  • FIG. 21 only a part of the configuration of the display panel is extracted and shown, and the same configuration as that of the display panel 10 according to the first embodiment is adopted for the configuration of the part not shown. Also in FIG. 21, the same reference numerals are given to the same components as those of the display panel 10 according to the first embodiment.
  • the wiring connection part 220 (CNdat) is provided at two locations along the longitudinal direction of the lead-out wiring layer pattern 207, and the connection terminal part 219Ea (TMdat) is connected to both wirings. It is arranged in a region sandwiched between the portions 220 (CNdat).
  • the contact hole 216a is formed in a region where the lead-out wiring layer pattern 207E and the connection wiring layer pattern 237E overlap in a plan view on the upper surface of the passivation layer 216, and constitutes the wiring connection part 220 where the contact hole 216a exists.
  • the display panel according to the present embodiment is characterized in that in each lead-out wiring layer pattern 207E, the position in the longitudinal direction where the wiring connecting portion 220 exists is different between adjacent lead-out wiring layer patterns 207E.
  • the wiring connection portions 220 are arranged at positions that do not overlap each other in the longitudinal direction between the adjacent lead wiring layer patterns 207E.
  • the upper sealing layer pattern 219 in the wiring connection portion 220 is displayed in the display panel 10.
  • the raised sloped surfaces are in close proximity to each other between adjacent lead-out wiring layer patterns 207.
  • the wiring connection portions 220 are arranged at positions that do not overlap with each other in the longitudinal direction between the adjacent lead wiring layer patterns 207E.
  • connection terminal portion 219Ea (TMdat) may be formed at the end portion of the upper sealing layer pattern 219.
  • the lead wiring layer pattern according to the present embodiment is not limited to the lead wiring layer pattern from the source electrode 107.
  • the lead wiring layer pattern from the gate electrode 101, the drain electrode 109, and the cathode 125 Needless to say, the present invention is applied to all the electrode patterns drawn from the drive elements that drive the light-emitting portions constituting the pixels.
  • the top emission type EL display panel is taken as an example, but the present invention is not limited to this.
  • it can be applied to a bottom emission type display panel or the like, and can also be applied to a liquid crystal panel, a field emission display panel, electronic paper, or the like.
  • the configuration in which two transistors Tr 1 and Tr 2 are provided for one pixel 10a is employed.
  • the present invention is not limited to this.
  • one transistor may be provided with one transistor, or three or more transistors may be provided.
  • the constituent materials of each part can be changed as appropriate.
  • the barrier layer in the passivation layer is not limited to AlOx, and a nitride or oxynitride containing Al can also be employed.
  • the constituent materials of the gate electrode, the source electrode, and the drain electrode also include, for example, a laminated structure of a layer made of Mo and a layer made of Al, a layer made of Mo, and an alloy layer made of Al—Nd. It can also be set as a laminated structure.
  • the anode is arranged at the lower part of the EL element part and the anode 119 is connected to the source electrode 110 of the TFT device.
  • a configuration in which the anode is arranged may be employed.
  • a cathode disposed below is connected to the drain of the TFT device.
  • the present invention is useful for realizing a thin film transistor device that has high electrical characteristics and can improve yield in production due to high workability, and a display device using the thin film transistor device.

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Abstract

基板上の発光領域外まで延出された金属からなる引出配線層パターン（２０７）と、引出配線層パターン（２０７）を覆うように配され、上記領域外にコンタクト孔（２１６ａ）が開設されているパッシベーション層（２１６）と、パッシベーション層（２１６）の上面、コンタクト孔（２１６ａ）の内周面、及びコンタクト孔（２１６ａ）内の引出配線層パターン（２０７）上面に連続して配されている接続配線層パターン（２３７）と、接続配線層パターン（２３７）上に配され、接続配線層パターン（２３７）のコンタクト孔（２１６ａ）内に存する部分を覆う導電性の封止層パターン（２１７）と、封止層パターン（２１７）と一部が接触した状態で封止層パターン（２１７）を覆う導電性の上部封止層パターン（２１９）と、封止層パターン（２１７）の外周縁と上部封止層パターン（２１９）との間に介在する接触防止層パターン（２１８、２３６）とを備えた。

Description

薄膜トランジスタ装置、及びそれを用いた表示装置
　本発明は、薄膜トランジスタ装置、及びそれを用いた表示装置に関する。
　近年、デジタルテレビ等の表示装置に用いられる表示パネルとして、基板上に、例えば有機発光素子等の発光素子からなる画素を行列方向に複数配列した表示パネルが実用化されている。この表示パネルの構成として、基板の上にアクティブ素子として複数の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）素子からなる駆動回路が行列状に配され、その駆動回路の上に絶縁層が設けられ、さらに複数の発光素子が各駆動回路毎に接続されて配列されてなるものが一般的に知られている。このような表示パネルでは、通常、基板上に行列状に配された複数の薄膜トランジスタから行列方向に各々引き出された各々複数本のソース及びゲートラインが、基板周縁部に設けられた外部接続端子を介して駆動用ドライバの出力に接続される（例えば、特許文献１）。
　図２２は、従来の表示装置に用いられている基板のソースラインに沿った方向の断面を示した断面図の一例である。図２２に示すように、基板１１００の上面に設けられた金属配線層パターン１２０７と、その上の絶縁層１２１６の上面に設けられた例えば、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等からなる接続配線層パターン１２３７とが、絶縁層１２１６に設けられたコンタクト孔１２１６ａを介して電気的に接続されている。金属配線層パターン１２０７は図面右方に位置する薄膜トランジスタのソース電極１１０７に接続され、ソース電極１１０７は図面左方に位置する接続配線層パターン１２３７の接続端子部１２３７ａを介してソースドライバの出力端子（不図示）に電気的に接続されている。
特開２００４－２４７５３３号公報
　しかしながら、上記のような構成では、基板上に薄膜トランジスタを形成した後、その上に、例えば発光素子の画素電極等をエッチングによりパターンニングする際、エッチャントがコンタクト孔内の接続配線層パターンを通して下部まで染み込み、基板上面に設けられた金属配線層パターンを腐食するおそれがある。このような場合には、接続配線層パターンと金属配線層パターンとの電気抵抗の増加や接続不良が生じ、表示装置の動作安定性が低下することがあった。
　本発明は、上記問題の解決を図るべくなされたものであって、基板上に設けられた金属配線層パターンと接続配線層パターンとの接続部分における金属配線層パターンの腐食を防止し、表示装置の動作安定性を向上する薄膜トランジスタ装置、及びそれを用いた表示装置を提供することを目的とする。
　本発明の一態様に係る表示装置は、基板と、前記基板上に配された発光部と、前記発光部を駆動するトランジスタと、前記トランジスタのソース、ドレイン、又はゲートの何れかから前記基板上の発光部が存する領域外まで延出された金属からなる引出配線層パターンと、前記基板上に前記引出配線層パターンを覆うように配され、前記基板上の前記領域外であって前記引出配線層パターンと平面視において重なる位置にコンタクト孔が開設されているパッシベーション層と、前記パッシベーション層の上面、前記コンタクト孔の内周面、及び前記コンタクト孔内の前記引出配線層パターン上面に連続して配されている接続配線層パターンと、前記接続配線層パターン上に配され、前記接続配線層パターンの前記コンタクト孔内に存する部分を覆う導電性を有する封止層パターンと、前記接続配線層パターンの上方に配され、前記封止層パターンの外周縁より内方の一部と接触した状態で前記封止層パターンを覆う導電性を有する上部封止層パターンと、前記封止層パターンの外周縁と前記上部封止層パターンとの間に介在する接触防止層パターンとを備えたことを特徴とする。
　本発明の一態様に係る薄膜トランジスタ装置、及びそれを用いた表示装置では、基板上に設けられた金属からなる引出配線層パターンと接続配線層パターンとの接続部分における引出配線層パターンの腐食を防止し、表示装置の動作安定性を向上することができる。
実施の形態１に係る表示装置１の構成を示す模式ブロック図である。 表示装置１に用いる表示パネル１０の各画素１０ａにおける回路構成を示す模式回路図である。 表示パネル１０の回路構成を示す模式回路図である。 表示パネル１０の各画素１０ａにおける構成を示す模式断面図である。 表示パネル１０の接続領域１０ｂにおける配線接続部２２０（ＣＮｄａｔ）及び接続端子部２３７ａ（ＴＭｄａｔ）を平面視した拡大平面図である。 表示パネル１０の配線接続部２２０（ＣＮｄａｔ）の配線方向に沿って切断した拡大断面図である。 （ａ）～（ｆ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。 （ａ）～（ｄ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。 （ａ）～（ｃ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。 実施の形態１に係る表示パネル１０の上部封止層パターン上面の配線接続部を斜め上方から視した写真である。 実施の形態１に係る表示パネルの上部封止層パターン上面の配線接続部を平面視した拡大写真である。 図１１におけるＢ部の直線方向に沿って切断した断面写真ある。 図１２におけるＣ部の拡大写真である。 図１２におけるＤ部の拡大写真である。 比較例に係る表示パネルの上部封止層パターン上面の配線接続部を平面視した写真である。 比較例に係る表示パネルの上部封止層パターン上面の配線接続部を平面視した拡大写真である。 図１６におけるＥ部の直線方向に沿って切断した断面写真ある。 図１７におけるＦ部の拡大写真である。 実施の形態２に係る表示パネルの配線接続部２２０（ＣＮｄａｔ）の配線方向に沿って切断した拡大断面図である。 実施の形態３に係る表示パネルの配線接続部２２０（ＣＮｄａｔ）の配線方向に沿って切断した拡大断面図である。 実施の形態４に表示パネルの接続領域１０ｂにおける配線接続部２２０Ｅ（ＣＮｄａｔ）及び接続端子部２１９Ｅａ（ＴＭｄａｔ）を平面視した拡大平面図である。 従来の表示パネルの配線接続部の配線方向に沿って切断した拡大断面図である。
　≪本発明を実施するための形態の概要≫
　本発明の一態様に係る表示装置は、基板と、前記基板上に配された発光部と、前記発光部を駆動するトランジスタと、前記トランジスタのソース、ドレイン、又はゲートの何れかから前記基板上の発光部が存する領域外まで延出された金属からなる引出配線層パターンと、前記基板上に前記引出配線層パターンを覆うように配され、前記基板上の前記領域外であって前記引出配線層パターンと平面視において重なる位置にコンタクト孔が開設されているパッシベーション層と、前記パッシベーション層の上面、前記コンタクト孔の内周面、及び前記コンタクト孔内の前記引出配線層パターン上面に連続して配されている接続配線層パターンと、前記接続配線層パターン上に配され、前記接続配線層パターンの前記コンタクト孔内に存する部分を覆う導電性を有する封止層パターンと、前記接続配線層パターンの上方に配され、前記封止層パターンの外周縁より内方の一部と接触した状態で前記封止層パターンを覆う導電性を有する上部封止層パターンと、前記封止層パターンの外周縁と前記上部封止層パターンとの間に介在する接触防止層パターンとを備えたことを特徴とする。
　また、別の態様では、前記接続配線層パターンの前記パッシベーション層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、前記上部封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されている構成であってもよい。
　また、別の態様では、前記封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されており、前記接触防止層パターンは、前記コンタクト孔外において前記封止層パターンと前記上部封止層パターンとの間に配されている構成であってもよい。
　また、別の態様では、前記上部封止層パターンの前記絶縁層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、前記接続配線層パターンは、前記コンタクト孔周面近傍にて終端している構成であってもよい。
　また、別の態様では、前記基板上には複数の発光部と各発光部を各々駆動する複数のトランジスタを備え、前記複数のトランジスタを構成する各トランジスタのソース、ドレイン、又はゲートの何れかから引き出された前記引出配線層パターンが複数の存在し、前記各引出配線層パターンにおいて前記コンタクト孔が存する長手方向の位置は、隣接する引出配線層パターン間で異なる構成であってもよい。
　また、別の態様では、前記接触防止層パターンは、絶縁材料からなる構成であってもよい。
　また、別の態様では、前記接触防止層パターンは、上部パッシベーション層とその上に積層された平坦化層を含む構成であってもよい。
　また、別の態様では、前記接続配線層パターンは前記基板の周縁部又はその近傍まで延出され、前記接続端子部は前記接続配線層パターンの前記基板の周縁部側終端部に形成されている構成であってもよい。
　また、別の態様では、前記封止層パターンは、当該封止層パターンの上部が前記コンタクト孔からはみ出す程度に前記コンタクト孔に埋設され前記コンタクト孔を埋めている構成であってもよい。
　また、別の態様では、前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、各々の前記コンタクト孔に配設される前記封止層パターン同士は互いに分離して配置されている構成であってもよい。
　また、別の態様では、前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、前記複数のコンタクト孔に対して連続した状態で前記封止層パターンが配設されている構成であってもよい。
　また、別の態様では、前記引出配線層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である構成であってもよい。
　また、別の態様では、前記封止層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である構成であってもよい。
　また、別の態様では、前記上部封止層パターンは、タングステンからなる薄膜と、アルミニウム又はアルミニウム合金からなる薄膜とを順に積層した金属膜である構成であってもよい。
　本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に配された発光部を駆動するトランジスタと、前記トランジスタのソース、ドレイン、又はゲートの何れかから前記基板上の発光部が存する領域外まで延出された金属からなる引出配線層パターンと、前記基板上に前記引出配線層パターンを覆うように配され、前記基板上の前記領域外であって前記引出配線層パターンと平面視において重なる位置にコンタクト孔が開設されているパッシベーション層と、前記パッシベーション層の上面、前記コンタクト孔の内周面、及び前記コンタクト孔内の前記引出配線層パターン上面に連続して配されている接続配線層パターンと、前記接続配線層パターン上に配され、前記接続配線層パターンの前記コンタクト孔内に存する部分を覆う導電性を有する封止層パターンと、前記接続配線層パターンの上方に配され、前記封止層パターンの外周縁より内方の一部と接触した状態で前記封止層パターンを覆う導電性を有する上部封止層パターンと、前記封止層パターンの外周縁と前記上部封止層パターンとの間に介在する接触防止層パターンとを備えたことを特徴とする。
　また、別の態様では、前記接続配線層パターンの前記パッシベーション層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、前記上部封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されている構成であってもよい。
　また、別の態様では、前記封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されており、前記接触防止層パターンは、前記コンタクト孔外において前記封止層パターンと前記上部封止層パターンとの間に配されている構成であってもよい。
　また、別の態様では、前記上部封止層パターンの前記絶縁層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、前記接続配線層パターンは、前記コンタクト孔周面近傍にて終端している構成であってもよい。
　また、別の態様では、前記基板上には複数の発光部と各発光部を各々駆動する複数のトランジスタを備え、前記複数のトランジスタを構成する各トランジスタのソース、ドレイン、又はゲートの何れかから引き出された前記引出配線層パターンが複数の存在し、前記各引出配線層パターンにおいて前記コンタクト孔が存する長手方向の位置は、隣接する引出配線層パターン間で異なる構成であってもよい。
　また、別の態様では、前記接触防止層パターンは、絶縁材料からなる構成であってもよい。
　また、別の態様では、前記接触防止層パターンは、上部パッシベーション層とその上に積層された平坦化層を含む構成であってもよい。
　また、別の態様では、前記接続配線層パターンは前記基板の周縁部又はその近傍まで延出され、前記接続端子部は前記接続配線層パターンの前記基板の周縁部側終端部に形成されている構成であってもよい。
　また、別の態様では、前記封止層パターンは、当該封止層パターンの上部が前記コンタクト孔からはみ出す程度に前記コンタクト孔に埋設され前記コンタクト孔を埋めている構成であってもよい。
　また、別の態様では、前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、各々の前記コンタクト孔に配設される前記封止層パターン同士は互いに分離して配置されている構成であってもよい。
　また、別の態様では、前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、前記複数のコンタクト孔に対して連続した状態で前記封止層パターンが配設されている構成であってもよい。
　また、別の態様では、前記引出配線層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である構成であってもよい。
　また、別の態様では、前記封止層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である構成であってもよい。
　また、別の態様では、前記上部封止層パターンは、タングステンからなる薄膜と、アルミニウム又はアルミニウム合金からなる薄膜とを順に積層した金属膜である構成であってもよい。
　≪実施の形態１≫
　１．表示装置１の全体構成
　以下では、実施の形態１に係る表示装置１の全体構成について、図１を用い説明する。
　図１に示すように、本実施の形態に係る表示装置１は、表示パネル１０と、これに接続された駆動制御回路部２０とを有し構成されている。
　表示パネル１０は、有機材料の電界発光現象を利用した有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルであって、複数の有機ＥＬ素子が、例えば、マトリクス状に配列され構成されている。駆動制御回路部２０は、４つの駆動回路２１～２４と制御回路２５とにより構成されている。
　なお、表示装置１において、表示パネル１０に対する駆動制御回路部２０の各回路の配置形態については、図１に示した形態に限定されない。
　２．表示パネル１０における回路構成
　表示パネル１０における各画素１０ａの回路構成について、図２を用い説明する。
　図２に示すように、本実施の形態に係る表示パネル１０では、各画素１０ａが２つのトランジスタＴｒ1、Ｔｒ2と一つの容量Ｃ、および発光部としてのＥＬ素子部ＥＬとを有し構成されている。２つのトランジスタＴｒ1、Ｔｒ2のうちの一方のトランジスタＴｒ1は、駆動トランジスタであり、他方のトランジスタＴｒ2は、スイッチングトランジスタである。
　スイッチングトランジスタＴｒ2のゲートＧ2は、走査ラインＶｓｃｎに接続され、ソースＳ2は、データラインＶｄａｔに接続されている。スイッチングトランジスタＴｒ2のドレインＤ2は、駆動トランジスタＴｒ1のゲートＧ1に接続されている。
　駆動トランジスタＴｒ1のドレインＤ1は、電源ラインＶａに接続されており、ソースＳ1は、ＥＬ素子部ＥＬのアノードに接続されている。ＥＬ素子部ＥＬにおけるカソードは、接地ラインＶｃａｔに接続されている。
　なお、容量Ｃは、スイッチングトランジスタＴｒ2のドレインＤ2および駆動トランジスタＴｒ1のゲートＧ1と、電源ラインＶａとを結ぶように設けられている。
　図３は、表示パネル１０の回路構成を示す模式回路図の一例である。表示パネル１０においては、図２に示すような回路構成を有する画素１０ａがマトリクス状に配されて画素が存する画素領域１０Ａを構成している。
　図３に示すように、マトリクス状に配された各画素のゲートＧ2からゲートラインＧＬが各々引き出され、表示パネル１０の外部から接続される走査ラインＶｓｃｎ（表示パネル１０外部の構成であるため不図示）に接続されている。具体的には、各ゲートラインＧＬ－１～ｎは、画素領域１０Ａ外に存する接続領域１０ｂにおいて、配線接続部ＣＮｓｃｎ－１～ｎを介して外部接続端子ＴＭｓｃｎ－１～ｎに接続され、走査ラインＶｓｃｎ－１～ｎに接続されている。
　同様に、各画素のソースＳ2からソースラインＳＬ－１～ｍが各々引き出され、接続領域１０ｂにおいて配線接続部ＣＮｄａｔ－１～ｍを介して外部接続端子ＴＭｄａｔ－１～ｍに接続され、表示パネル１０の外部から接続されるデータラインＶｄａｔ－１～ｍ（表示パネル１０外部の構成であるため不図示）に接続されている。
　また、各画素の電源ラインＶａは集約され、接続領域１０ｂにおいて配線接続部ＣＮａを介して外部接続端子ＴＭａに接続されている。各画素の接地ラインＶｃａｔは共通の引出配線層パターンに集約され、接続領域１０ｂにおいて配線接続部ＣＮｃａｔを介して外部接続端子ＴＭｃａｔに接続されている。
　なお、カラー表示を行う表示装置においては、隣接する複数の画素１０ａ（例えば、赤色（Ｒ）と緑色（Ｇ）と青色（Ｂ）の発光色の３つの画素１０ａ）をサブ画素として、これらの複数の画素１０ａを組合せて一の画素を構成してもよい。
　３．表示パネル１０の構成
　表示パネル１０の構成について、図４の模式断面図を用い説明する。
　本実施の形態に係る表示パネル１０は、トップエミッション型の有機ＥＬ表示パネルであって、Ｚ軸方向下方にＴＦＴ装置が構成され、その上にＥＬ素子部が構成されている。
　（１）ＴＦＴ装置
　図４に示すように、基板１００上には、ゲート電極１０１、１０２が互いに間隔をあけて形成され、ゲート電極１０１、１０２および基板１００の表面を被覆するように、ゲート絶縁層１０３が形成されている。ゲート絶縁層１０３上には、ゲート電極１０１、１０２のそれぞれに対応してチャネル層１０４、１０５が形成されている。そして、チャネル層１０４、１０５およびゲート絶縁層１０３の表面を被覆するように、チャネル保護層１０６が形成されている。
　チャネル保護層１０６上には、ゲート電極１０１およびチャネル層１０４に対応して、ソース電極１０７およびドレイン電極１０８が互いに間隔をあけて形成され、同様に、ゲート電極１０２およびチャネル層１０５に対応して、ソース電極１１０およびドレイン電極１０９が互いに間隔をあけて形成されている。
　各ソース電極１０７、１１０および各ドレイン電極１０８、１０９の下部には、チャネル保護層１０６を挿通してソース下部電極１１１、１１５およびドレイン下部電極１１２、１１４が設けられている。ソース下部電極１１１およびドレイン下部電極１１２は、Ｚ軸方向下部において、チャネル層１０４に接触し、ドレイン下部電極１１４およびソース下部電極１１５は、Ｚ軸方向下部において、チャネル層１０５に接触している。
　また、ドレイン電極１０８とゲート電極１０２とは、ゲート絶縁層１０３およびチャネル保護層１０６を挿通して設けられたコンタクトプラグ１１３により接続されている。
　なお、ゲート電極１０１が図２のゲートＧ2に対応し、ソース電極１０７が図２のソースＳ2に対応し、ドレイン電極１０８が図２のドレインＤ2に対応している。同様に、ゲート電極１０２が図２のゲートＧ1に対応し、ソース電極１１０が図２のソースＳ1に対応し、ドレイン電極１０９が図２のドレインＤ1に対応している。よって、図３におけるＹ軸方向左側にスイッチングトランジスタＴｒ2が形成され、それよりもＹ軸方向右側に駆動トランジスタＴｒ1が形成されている。ただし、各トランジスタＴｒ1、Ｔｒ2の配置形態については、これに限定されるものではない。
　ソース電極１０７、１１０およびドレイン電極１０８、１０９およびチャネル保護層１０６の上を被覆するように、パッシベーション層１１６が形成されている。パッシベーション層１１６には、ソース電極１１０の上方の一部にコンタクト孔１１６ａが開設され、コンタクト孔１１６ａの側壁に沿うように下部接続電極層１３７及び上部接続電極層１１７がこの順に積層されて設けられている。
　下部接続電極層１３７は、Ｚ軸方向下部において、ソース電極１１０に接続され、上部の一部がパッシベーション層１１６の上に乗り上げた状態となっている。上部接続電極層１１７およびパッシベーション層１１６の上を被覆するように、上部パッシベーション層１３６が形成されている。上部パッシベーション層１３６上には、層間絶縁層１１８が堆積されている。
　（２）発光素子部
　層間絶縁層１１８上には、画素１０ａ単位でアノード１１９が設けられている。アノード１１９は、層間絶縁層１１８における上部接続電極層１１７の上方に開設されたコンタクト孔を通して、上部接続電極層１１７に接続されている。
　アノード１１９上には、ホール注入層１２０が形成され、ホール注入層１２０の端縁を被覆するようにバンク１２１が形成されている。バンク１２１の囲繞により、各画素１０ａに対応する開口が形成されている。
　バンク１２１により規定された開口内には、Ｚ軸方向下側から順に、ホール輸送層１２２、発光層１２３、および電子輸送層１２４が形成されている。ホール輸送層１２２は、Ｚ軸方向下部において、ホール注入層１２０に接触している。
　電子輸送層１２４上およびバンク１２１上を被覆するように、カソード１２５および封止層１２６が順に積層形成されている。カソード１２５については、表示パネル１０全体に連続した状態で形成され、ピクセル単位あるいは数ピクセル単位でバスバー配線に接続されている（図示を省略）。
　封止層１２６のＺ軸方向上方には、Ｚ軸方向下側の主面にカラーフィルタ層１２８および遮光層１２９が形成された基板１３０が配されており、接合層１２７により接合されている。
　（３）接続領域１０ｂの構成
　上述のとおり、表示パネル１０では、各画素のソースＳ2からソースラインＳＬが各々引き出され、画素領域１０Ａの外に存する接続領域１０ｂおいて、配線接続部ＣＮｄａｔ－１～ｍを介して外部接続端子ＴＭｄａｔ－１～ｍに接続されている。
　図５は、表示パネル１０の接続領域１０ｂにおける配線接続部２２０（ＣＮｄａｔ）及び接続端子部２３７ａ（ＴＭｄａｔ）を平面視した拡大平面図であり、一例として、配線接続部ＣＮｄａｔ－１～４、接続端子部ＴＭｄａｔ－１～４を示したものである。図６は、表示パネル１０の配線接続部２２０（ＣＮｄａｔ）の配線方向に沿って切断した拡大断面図であり、図５における断面Ａ－Ａにおいて切断した断面を示したものである。
　（引出配線層パターン２０７、パッシベーション層２１６、接続配線層パターン２３７）
　図５及び図６に示すように、各画素のソース電極１０７から引き出された複数本のソースラインＳＬを構成する引出配線層パターン２０７は、配線接続部２２０（ＣＮｄａｔ）においてパッシベーション層２１６上に存する複数の接続配線層パターン２３７とコンタクト孔２１６ａ内において各々電気的に接続されている。接続領域１０ｂにおいて、配線接続部２２０（ＣＮｄａｔ）は引出配線層パターン２０７の長手方向に沿った２箇所に設けられており、接続端子部２３７ａ（ＴＭｄａｔ）は両配線接続部２２０（ＣＮｄａｔ）に挟まれた領域に配されている。配線接続部２２０（ＣＮｄａｔ）を複数の設けることにより何れか一方が破損した場合にも他方により接続機能が損なわれないよう接続に冗長性を持たせることができる。各接続配線層パターン２３７は基板１００の周縁部又はその近傍まで延出され接続端子部２３７ａ（ＴＭｄａｔ）においてデータラインＶｄａｔと接続されている。本実施形態では、各引出配線層パターン２０７は互いに平行であり、各配線接続部２２０においてコンタクト孔２１６ａは１０個開設されている。また、各引出配線層パターン２０７と接続配線層パターン２３７とも平行である。但し、各電極層パターンの形状や、コンタクト孔２１６ａの個数はこれに限定されるものではなく、適宜定めることができる。また、接続端子部２３７ａ（ＴＭｄａｔ）は接続配線層パターン２３７の終端部に形成される構成としてもよい。
　図６に示すように、基板１００の上面に引出配線層パターン２０７、引出配線層パターン２０７上にパッシベーション層２１６、パッシベーション層２１６上に接続配線層パターン２３７が形成されている。接続配線層パターン２３７は上述の画素領域１０Ａにおける下部接続電極層１３７と同じ材料から構成されている。各接続配線層パターン２３７は、上述のとおり、基板１００の周縁部又はその近傍まで延出され、各終端部に形成された接続端子部２３７ａ（ＴＭｄａｔ）においてデータラインＶｄａｔが接続される。
　コンタクト孔２１６ａは、平面視方向において、図５に示すようにパッシベーション層２１６上面において引出配線層パターン２０７と接続配線層パターン２３７とが平面視において重なる領域内に形成され、コンタクト孔２１６ａが存する配線接続部２２０を構成している。接続配線層パターン２３７は、断面方向において、図６に示すようにパッシベーション層２１６の上面、コンタクト孔２１６ａの内周面、及びコンタクト孔２１６ａ内の引出配線層パターン２０７上面に連続して配され、引出配線層パターン２０７と接続配線層パターン２３７とはコンタクト孔２１６ａ内において電気的に接続されている。なお、図６は、図５における断面Ａ－Ａにおいて切断した断面の形状を示したものであるが、配線接続部２２０（ＣＮｄａｔ）中、図６に示されないコンタクト孔２１６ａ周辺についても、図６と同じ断面形状を有するものである。
　（封止層パターン２１７）
　各コンタクト孔２１６ａには、接続配線層パターン２３７のコンタクト孔２１６ａ内に存する部分を覆う封止層パターン２１７が配されている。封止層パターン２１７は、上述した上部接続電極層１１７と同じ導電性材料から構成されている。この封止層パターン２１７により接続配線層パターン２３７のコンタクト孔２１６ａ内に存する部分は封止されている。ここで、封止層パターン２１７はコンタクト孔２１６ａを完全に埋め上部がコンタクト孔２１６ａから若干はみ出す程度に埋設される構成とすることが好ましい。封止を確実に行えるからである。また、各々のコンタクト孔２１６ａに配設される封止層パターン２１７同士は分離して配置されている。封止に必要な最少の材料で封止層パターン２１７を構成できる。ただし、複数のコンタクト孔２１６ａに対して連続した状態で封止層パターン２１７が配設されていてもよい。この場合には、封止層パターン２１７製造時のパターンニングが容易となる。
　（接触防止層パターン２１８、２３６）
　封止層パターン２１７の平面視における外周縁を上方から覆うように、接触防止層パターン２１８、２３６が配設されている。すなわち、接触防止層パターン２１８、２３６は、封止層パターン２１７の外周縁と後述の上部封止層パターン２１９との間に介在するように配されている。封止層パターン２１７の外周縁は、コンタクト孔２１６ａの周面の外側近傍に微小量はみ出して位置している。接触防止層パターン２１８、２３６は、絶縁材料から構成されている。具体的には、接触防止層は、上部パッシベーション層１３６と同じ材料からなる上部パッシベーション層パターン２３６上に層間絶縁層１１８と同じ材料からなる層間絶縁層パターン２１８が積層されて構成されている。この接触防止層パターン２１８、２３６のより、封止層パターン２１７の外周縁と後述の上部封止層パターン２１９との接触が防止される。
　（上部封止層パターン２１９）
　封止層パターン２１７には、各コンタクト孔２１６ａにおける平面視における中心付近にコンタクト孔２１８ａが開設されている。さらに、接続配線層パターン２３７上方に封止層パターン２１７を覆う上部封止層パターン２１９が配されている。具体的には、上部封止層パターン２１９は、封止層パターン２１７の平面視における外周縁より内方の一部と接触した状態で封止層パターン２１７を覆うように配されている。この上部封止層パターン２１９により、封止層パターン２１７及び接続配線層パターン２３７のコンタクト孔２１６ａ内に存する部分は封止されている。
　これにより、封止層パターン２１７を形成した後、その上に、例えば発光部ＥＬの形成においてエッチング、現像、焼成等を行う際、封止層パターン２１７を上部封止層パターン２１９により封止することができ、封止層パターン２１７がエンチャントや熱により損傷を受けることを防止できる。
　上部封止層パターン２１９は、コンタクト孔２１８ａを通して封止層パターン２１７と一部が接触した状態で配されている。上部封止層パターン２１９は、上述したアノード１１９と同じ金属材料から構成され、上部封止層パターン２１９は、封止層パターン２１７と電気的に接続されている。したがって、引出配線層パターン２０７は、接続配線層パターン２３７を介して上部封止層パターン２１９に至る導電経路と、接続配線層パターン２３７、封止層パターン２１７を介して上部封止層パターン２１９に至る導電経路を通して、上部封止層パターン２１９と電気的に接続されている。接続配線層パターン２３７は、上述のとおり、その厚みが、例えば、５［ｎｍ］～２００［ｎｍ］の範囲と薄く構成されていることから、封止層パターン２１７を介した導電経路を追加することにより両導電経路を合わせた配線抵抗の軽減が可能となる。
　各上部封止層パターン２１９はパッシベーション層２１６の上面において接続配線層パターン２３７に沿って基板１００の周縁部又はその近傍まで延出され終端部に形成された接続端子部２１９ａ（ＴＭｄａｔ）においてデータラインＶｄａｔが接続されている。上部封止層パターン２１９の接続端子部２１９ａは、接続配線層パターン２３７の終端部に形成された接続端子部２３７ａに積層された状態で配置され、接続端子部２１９ａ及び接続端子部２３７ａは共に接続端子部を構成している。
　（その他の事項）
　なお、各画素のゲート電極１０１から引き出されたゲートラインＧＬから引き出された電極層パターンについても上記と同様の構成を採る。ゲートラインＧＬから引き出された電極層パターンは、配線接続部２２０（ＣＮｓｃｎ）においてパッシベーション層２１６上に存する複数の接続配線層パターン２３７とコンタクト孔２１６ａ内で各々電気的に接続され、各接続配線層パターン２３７は基板１００の周縁部又はその近傍まで延出され終端部に形成された接続端子部２３７ａ（ＴＭｓｃｎ）にて走査ラインＶｓｃｎに接続されている。電源ラインＶａ、接地ラインＶｃａｔから引き出された電極層パターンについても同様の構成を採る。
　（４）各部の構成材料
　図３に示す各部の構成材料について、一例を示す。
　（ｉ）基板１００、１３０
　基板１００、１３０としては、例えば、ガラス基板、石英基板、シリコン基板、硫化モリブデン、銅、亜鉛、アルミニウム、ステンレス、マグネシウム、鉄、ニッケル、金、銀などの金属基板、ガリウム砒素基などの半導体基板、プラスチック基板等を採用することができる。
　プラスチック材料としては、熱可塑性樹脂、熱硬化性樹脂いずれの樹脂を用いてもよい。例えば、ポリエチレン、ポリプロピレン、エチレン－プロピレン共重合体、エチレン－酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド（ＰＩ）、ポリアミドイミド、ポリカーボネート、ポリ－（４－メチルベンテン－１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル－スチレン共重合体（ＡＳ樹脂）、ブタジエン－スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルスルホン（ＰＥＳ）、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうち１種、または２種以上を積層した積層体を用いることができる。
　（ｉｉ）ゲート電極１０１、１０２
　ゲート電極１０１、１０２としては、例えば、銅（Ｃｕ）とモリブデン（Ｍｏ）との積層体（Ｃｕ：約２００［ｎｍ］＋Ｍｏ：約２０［ｎｍ］）を採用している。ただし、ゲート電極１０１、１０２の構成については、これに限定されず、例えば、Ｃｕ、Ｃｕ／Ｗなどを採用することもできるし、次のような材料を採用することも可能である。
　それ以外に採用することが可能な材料としては、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）などの金属もしくはそれらの合金、または、酸化亜鉛、酸化スズ、酸化インジウム、酸化ガリウムなどの導電性金属酸化物もしくは酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化アルミニウム亜鉛（ＡＺＯ）、酸化ガリウム亜鉛（ＧＺＯ）などの導電性金属複合酸化物、または、ポリアニリン、ポリピロール、ポリチオフェン、ポリアセチレンなどの導電性高分子もしくはそれらに、塩酸、硫酸、スルホン酸などの酸、六フッ化リン、五フッ化ヒ素、塩化鉄などのルイス酸、ヨウ素などのハロゲン原子、ナトリウム、カリウムなどの金属原子などのドーパントを添加したもの、もしくは、カーボンブラックや金属粒子を分散した導電性の複合材料などが挙げられる。また、金属微粒子とグラファイトのような導電性粒子を含むポリマー混合物を用いてもよい。これらは、１種または２種以上を組み合わせて用いることもできる。
　（ｉｉｉ）ゲート絶縁層１０３
　ゲート絶縁層１０３としては、例えば、酸化シリコン（ＳｉＯ2）と窒化シリコン（ＳｉＮｘ）との積層体（ＳｉＯ：約８０［ｎｍ］＋ＳｉＮ：約７０［ｎｍ］）を採用している。ただし、ゲート絶縁層１０３の構成は、これに限定されるものではなく、ゲート絶縁層の構成材料としては、例えば、電気絶縁性を有する材料であれば、公知の有機材料や無機材料のいずれも用いることができる。
　有機材料としては、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、イミド系樹脂、ノボラック系樹脂などを用い形成することができる。
　また、無機材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、酸化セリウム、酸化亜鉛、酸化コバルトなどの金属酸化物、窒化ケイ素、窒化アルミニウム、窒化ジルコニウム、窒化セリウム、窒化亜鉛、窒化コバルト、窒化チタン、窒化タンタルなどの金属窒化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛などの金属複合酸化物が挙げられる。これらは、１ 種または２ 種以上組み合わせて用いることができる。
　さらに、表面処理剤（ODTS OTS HMDS βPTS）などでその表面を処理したものも含まれる。
　（ｉｖ）チャネル層１０４、１０５
　チャネル層１０４、１０５としては、例えば、アモルファス酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる層厚が約５０［ｎｍ］の層を採用している。チャネル層１０４、１０５の構成材料は、これに限定されるものではなく、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）から選択される少なくとも一種を含む酸化物半導体を採用することができる。
　また、チャネル層１０４、１０５の層厚については、２０［ｎｍ］～２００［ｎｍ］の範囲とすることができ、チャネル層１０４とチャネル層１０５とで互いに層厚が異なるように設定することもできる。
　（ｖ）チャネル保護層１０６
　チャネル保護層１０６としては、例えば、酸化シリコン（ＳｉＯ2）からなる層厚が約
１３０［ｎｍ］の層を採用している。チャネル保護層１０６の構成材料は、これに限定されるものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、あるいは酸化アルミニウム（ＡｌＯｘ）を用いることができる。また、上記のような材料を用いた層を複数積層することで構成することもできる。
　また、チャネル保護層１０６の層厚については、５０［ｎｍ］～５００［ｎｍ］の範囲とすることができる。
　（ｖｉ）ソース電極１０７、１１０、ドレイン電極１０８、１０９、引出配線層パターン２０７
　ソース電極１０７、１１０、ドレイン電極１０８、１０９、引出配線層パターン２０７としては、銅マンガン（ＣｕＭｎ）と銅（Ｃｕ）とモリブデン（Ｍｏ）の積層体（ＣｕＭｎ：約６５［ｎｍ］＋Ｃｕ：約３００［ｎｍ］＋Ｍｏ：約２０［ｎｍ］）を採用している。ただし、各層の層厚は、これに限定されるものではなく、例えば、銅マンガン（ＣｕＭｎ）の層厚は、５［ｎｍ］～２００［ｎｍ］の範囲、銅（Ｃｕ）の層厚は、５０［ｎｍ］～８００［ｎｍ］の範囲、モリブデン（Ｍｏ）の層厚は、５［ｎｍ］～２００［ｎｍ］の範囲とすることができる。また、引出配線層パターン２０７は、銅を含む合金層であってもよい。
　また、ソース下部電極１１１、１１５およびドレイン下部電極１１２、１１４についても、同様の材料を用い構成することができる。さらに、ソース電極１０７とソース下部電極１１１、ドレイン電極１０８とドレイン下部電極１１２、ドレイン電極１０９とドレイン下部電極１１４、ソース電極１１０とソース下部電極１１５とを、それぞれ一体形成することもできる。
　（ｖｉｉ）パッシベーション層１１６、２１６
　本実施の形態に係る表示パネル１０では、下部絶縁層１１６１、バリア層１１６２、上部絶縁層１１６３、最上部絶縁層１１６４がＺ軸方向下側から順に積層されてなる積層構成を有する。
　下部絶縁層１１６１は、酸化シリコン（ＳｉＯ2）からなる層厚が約２００［ｎｍ］の層である。バリア層１１６２は、酸化アルミニウム（ＡｌＯｘ）からなる層厚が約３０［ｎｍ］の層である。上部絶縁層１１６３は、酸化シリコン（ＳｉＯ2）からなる層厚が約２００［ｎｍ］の層である。最上部絶縁層１１６４は、窒化シリコン（ＳｉＮ）からなる層厚が約１６０［ｎｍ］の層である。ただし、各層の層厚は、これに限定されるものではなく、例えば、下部絶縁層１１６１は、５０［ｎｍ］～４００［ｎｍ］の範囲、バリア層１１６２は、５［ｎｍ］～１００［ｎｍ］の範囲、上部絶縁層１１６３は、５０［ｎｍ］～４００［ｎｍ］の範囲、最上部絶縁層１１６４は、５０［ｎｍ］～３００［ｎｍ］の範囲とすることができる。また、パッシベーション層１１６の層厚に関しては、２００［ｎｍ］～１０００［ｎｍ］の範囲とすることができる。
　図４に示すように、バリア層１１６２は、下部絶縁層１１６１と上部絶縁層１１６３との間に介挿され、下部絶縁層１１６１は、ソース電極１０７、１１０およびドレイン電極１０８、１０９に接触している。
　ここで、酸化シリコンからなる下部絶縁層１１６１は、上記材料からなるソース電極１０７、１１０およびドレイン電極１０８、１０９との密着性に優れ、層中における水素の含有量が少ないことが望ましい。
　バリア層１１６２は、水分および水素の侵入を抑制し、酸化物半導体（ＩＧＺＯなど）からなるチャネル層１０４、１０５の劣化を抑制する機能を有する。水分および水素の侵入を抑制するという機能を付与するために、バリア層１１６２の層密度については、２．８０ｇ／ｃｍ3以上であることが望ましい。即ち、バリア層１１６２の層密度が２．８０ｇ／ｃｍ3未満になると、水分および水素の侵入を抑制する機能が急激に低下し、チャネル層１０４、１０５の劣化（シート抵抗値の低下）が顕著になる。
　また、バリア層１１６２の層密度については、３．２５ｇ／ｃｍ3以下とすることが望ましい。これは、上部接続電極層１１７を形成するためのコンタクト孔を形成する際に、バリア層１１６２に対してはウェットエッチング法を用いるのであるが、層密度が３．２５ｇ／ｃｍ3を超える範囲では、エッチングレートがきわめて小さく、生産効率という観点から３．２５ｇ／ｃｍ3以下とすることが望ましい。
　なお、下部絶縁層１１６１については、上記材料の他、窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）を用いることができ、上部絶縁層１１６３については、上記材料の他、酸化シリコン（ＳｉＯ）や酸窒化シリコン（ＳｉＯＮ）を用いることもできる。
　（ｖｉｉｉ）下部接続電極層１３７、接続配線層パターン２３７
　下部接続電極層１３７、接続配線層パターン２３７としては、酸化インジウムスズ（ＩＴＯ）（ＩＴＯ：約５０［ｎｍ］）を採用している。ただし、層厚は、これに限定されるものではなく、例えば、５［ｎｍ］～２００［ｎｍ］の範囲とすることができる。なお、下部接続電極層１３７、２３７に用いる材料としては、これに限定されるものではなく、導電性を有する材料から適宜選択することが可能である。
　（ｉｘ）上部接続電極層１１７、封止層パターン２１７
　上部接続電極層１１７、封止層パターン２１７としては、モリブデン（Ｍｏ）と銅（Ｃｕ）と銅マンガン（ＣｕＭｎ）との積層体（Ｍｏ：約２０［ｎｍ］＋Ｃｕ：約３７５［ｎｍ］＋ＣｕＭｎ：約６５［ｎｍ］）を採用している。ただし、各層の層厚は、これに限定されるものではなく、例えば、モリブデン（Ｍｏ）の層厚は、５［ｎｍ］～２００［ｎｍ］の範囲、銅（Ｃｕ）の層厚は、５０［ｎｍ］～８００［ｎｍ］の範囲、銅マンガン（ＣｕＭｎ）の層厚は、５［ｎｍ］～２００［ｎｍ］の範囲とすることができる。または、封止層パターン２１７は、銅を含む合金層であってもよい。なお、上部接続電極層１１７、封止層パターン２１７の構成に用いる材料としては、これに限定されるものではなく、導電性を有する材料から適宜選択することが可能である。
 　（ｘ）上部パッシベーション層１３６、２３６
　本実施の形態に係る表示パネル１０では、上部パッシベーション層１３６、２３６は、窒化シリコン（ＳｉＮ）からなる層厚が約１００［ｎｍ］の層である。ただし、層厚は、これに限定されるものではなく、例えば、５０［ｎｍ］～３００［ｎｍ］の範囲とすることができる。
　（ｘｉ）層間絶縁層１１８、２１８
　層間絶縁層１１８、２１８は、例えば、ポリイミド、ポリアミド、アクリル系樹脂材料などの有機化合物を用い形成されており、層厚が約４０００［ｎｍ］の層である。ただし、層厚は、これに限定されるものではなく、例えば、２０００［ｎｍ］～８０００［ｎｍ］の範囲とすることができる。
　（ｘｉｉ）アノード１１９、上部封止層パターン２１９
　アノード１１９及び上部封止層パターン２１９は、金属材料から構成されている。トップエミッション型の本実施の形態に係る表示パネル１０の場合には、その表面部が高い反射性を有することが好ましい。本実施の形態に係る表示パネル１０では、アノード１１９及び上部封止層パターン２１９は、タングステン（Ｗ）とアルミニウム（Ａｌ）又はアルミニウム合金との積層体（Ｗ：約４０［ｎｍ］＋Ａｌ：約２００［ｎｍ］）を採用している。ただし、各層の層厚は、これに限定されるものではなく、例えば、タングステン（Ｗ）の層厚は、５［ｎｍ］～２００［ｎｍ］の範囲、Ａｌの層厚は、５０［ｎｍ］～８００［ｎｍ］の範囲とすることができる。
　なお、アノード１１９及び上部封止層パターン２１９については、上記に示した構成だけではなく、金属層や合金層、透明導電層の単層を採用することもできる。また、金属層、合金層、透明導電膜の中から選択される複数の膜を積層させた構造であってもよい。金属層としては、例えば、銀（Ａｇ）またはアルミニウム（Ａｌ）を含む金属材料から構成することができる。合金層としては、例えば、ＡＰＣ（銀、パラジウム、銅の合金）、ＡＲＡ（銀、ルビジウム、金の合金）、ＭｏＣｒ（モリブデンとクロムの合金）、ＮｉＣｒ（ニッケルとクロムの合金）等を用いることができる。透明導電層の構成材料としては、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）などを用いることができる。
　（ｘｉ）ホール注入層１２０
　ホール注入層１２０は、例えば、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）などの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料からなる層である。なお、図４に示す本実施の形態に係る表示パネル１０では、金属酸化物からなるホール注入層１２０を構成することを想定しているが、この場合には、ＰＥＤＯＴなどの導電性ポリマー材料を用いる場合に比べて、ホールを安定的に、またはホールの生成を補助して、有機発光層１２３に対しホールを注入する機能を有し、大きな仕事関数を有する。
　ここで、ホール注入層１２０を遷移金属の酸化物から構成する場合には、複数の酸化数をとるためこれにより複数の準位をとることができ、その結果、ホール注入が容易になり駆動電圧を低減することができる。特に、酸化タングステン（ＷＯX）を用いることが、ホールを安定的に注入し、且つ、ホールの生成を補助するという機能を有するという観点から望ましい。本実施の形態に係る表示パネル１０では、酸化タングステン（ＷＯｘ）（ＷＯｘ：約１０［ｎｍ］）を採用している。ただし、層厚は、これに限定されるものではなく、例えば、酸化タングステン（ＷＯｘ）の層厚は、５［ｎｍ］～３０［ｎｍ］の範囲とすることができる。
　（ｘｉｉｉ）バンク１２１
　バンク１２１は、樹脂等の有機材料を用い形成されており絶縁性を有する。バンク１２１の形成に用いる有機材料の例としては、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等があげられる。バンク１２１は、有機溶剤耐性を有することが好ましい。さらに、バンク１２１は、製造工程中において、エッチング処理、ベーク処理など施されることがあるので、それらの処理に対して過度に変形、変質などをしないような耐性の高い材料で形成されることが好ましい。また、表面に撥水性をもたせるために、表面をフッ素処理することもできる。
　なお、バンク１２１を親液性の材料を用い形成した場合には、バンク１２１の表面と発光層１２３の表面との親液性／撥液性の差異が小さくなり、発光層１２３を形成するために有機物質を含んだインクを、バンク１２１が規定する開口部内に選択的に保持させることが困難となってしまうためである。
　さらに、バンク１２１の構造については、図４に示すような一層構造だけでなく、二層以上の多層構造を採用することもできる。この場合には、層毎に上記材料を組み合わせることもできるし、層毎に無機材料と有機材料とを用いることもできる。
　（ｘｉｖ）ホール輸送層１２２
　ホール輸送層１２２は、親水基を備えない高分子化合物を用い形成されている。例えば、ポリフルオレンやその誘導体、あるいはポリアリールアミンやその誘導体などの高分子化合物であって、親水基を備えないものなどを用いることができる。
　（ｘｖ）発光層１２３
　発光層１２３は、上述のように、ホールと電子とが注入され再結合されることにより励起状態が生成され発光する機能を有する。発光層１２３の形成に用いる材料は、湿式印刷法を用い製膜できる発光性の有機材料を用いることが必要である。
　具体的には、例えば、特許公開公報（日本国・特開平５－１６３４８８号公報）に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、アンスラセン化合物、シアニン化合物、アクリジン化合物、８－ヒドロキシキノリン化合物の金属錯体、２－ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体などの蛍光物質で形成されることが好ましい。
　（ｘｖｉ）　電子輸送層１２４
　電子輸送層１２４は、カソード１２５から注入された電子を発光層１２３へ輸送する機能を有し、例えば、オキサジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ、Ｂｐｈｅｎ）などを用い形成されている。
　（ｘｖｉｉ）　カソード１２５
　カソード１２５は、例えば、酸化インジウムスズ（ＩＴＯ）若しくは酸化インジウム亜鉛（ＩＺＯ）などを用い形成される。本実施の形態のように、トップエミッション型の本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。光透過性については、透過率が８０［％］以上とすることが好ましい。
　（ｘｖｉｉｉ）封止層１２６
　封止層１２６は、発光層１２３などの有機層が水分に晒されたり、空気に晒されたりすることを抑制する機能を有し、例えば、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成される。また、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成された層の上に、アクリル樹脂、シリコーン樹脂などの樹脂材料からなる封止樹脂層を設けてもよい。
　封止層１２６は、トップエミッション型である本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。
　４．表示パネル１０の製造方法
　４．１　画素領域１０Ａ
　表示パネル１０の画素領域１０Ａの製造方法について説明する。
　（１）ゲート電極１０１、１０２の形成
　基板１００のＺ軸方向上側の表面に、互いに間隔をあけたゲート電極１０１、１０２を形成する。ゲート電極１０１、１０２の形成は、基板１００の表面に対して、メタルスパッタリング法を用いてＣｕからなる金属薄膜とＭｏからなる金属薄膜とを順に積層形成し、その上にホトリソグラフィー法を用いてレジストパターンを形成する。次に、ウェットエッチングを実施した後、レジストパターンを除去する。これにより、ゲート電極１０１、１０２の形成がなされる。
　（２）ゲート絶縁層１０３およびチャネル層１０４、１０５の形成
　ゲート電極１０１、１０２および基板１００の表面を被覆するように、ゲート絶縁層１０３を形成し、ゲート絶縁層１０３の表面に互いに間隔をあけたチャネル層１０４、１０５を形成する。ゲート絶縁層１０３形成は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法あるいはスパッタリング法を用いてなされる。チャネル層１０４、１０５の形成は、スパッタリング法を用い、酸化物半導体膜を形成し、ホトリソグラフィー法およびウェットエッチング法を用いてパターニングすることでなされる。
　（３）チャネル保護層１０６の形成
　チャネル層１０４、１０５およびゲート絶縁層１０３の表面を被覆するように、チャネル保護層１０６を積層形成する。チャネル保護層１０６の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用い、ＳｉＯからなる層を積層形成し、成膜後にドライエアまたは酸素雰囲気下で、成膜温度以上の温度でアニール処理を実行することでなされる。
　（４）ソース電極１０７、１１０およびドレイン電極１０８、１０９の形成
　チャネル保護層１０６の表面に、ソース電極１０７、１１０およびドレイン電極１０８、１０９を形成する。また、ソース電極１０７、１１０およびドレイン電極１０８、１０９に各々に対応してソース下部電極１１１、１１５およびドレイン下部電極１１２、１１４およびコンタクトプラグ１１３を形成する。
　先ず、チャネル保護層１０６の該当部分にコンタクト孔をあける。コンタクト孔の形成は、ホトリソグラフィー法を用いパターン形成した後、ドライエッチング法を用いエッチングを実行することでなされる。次に、スパッタリング法を用い、Ｍｏからなる金属薄膜と、Ｃｕからなる金属薄膜と、ＣｕＭｎからなる金属薄膜とを順に積層する。そして、ホトリソグラフィー法およびウェットエッチング法を用い、ソース電極１０７、１１０およびドレイン電極１０８、１０９をパターニング形成する。エッチングには、エンチャントとして、過流酸化系エッチング液、過酸化水素系エッチング液、塩化銅又は塩化鉄系エッチング液を用いることができる。例えば、過酸化水素系エッチング液を用いた場合には、過酸化水素水による酸化・溶解、有機酸による溶解現象にてエッチングが行われる。
　（５）パッシベーション層１１６の形成
　ソース電極１０７、１１０およびドレイン電極１０８、１０９およびチャネル保護層１０６を被覆するように、下部絶縁層１１６１と、バリア層１１６２と、上部絶縁層１１６３、最上部絶縁層１１６４とを順に積層してパッシベーション層１１６を形成する。下部絶縁層１１６１の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いて成膜した後、ドライエアあるいは酸素雰囲気下でアニール処理を行うことでなされる。バリア層１１６２の形成は、ＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、あるいはスパッタリング法を用い成膜することでなされる。上部絶縁層１１６３、最上部絶縁層１１６４の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いなされる。
　（６）パッシベーション層１１６へのコンタクト孔１１６ａの開設
　パッシベーション層１１６におけるソース電極１１０上の箇所に、コンタクト孔１１６ａを開設する。コンタクト孔１１６ａは、その底部にソース電極１１０の表面が露出するように形成される。コンタクト孔１１６ａの開設は、次のように実行される。
　ドライエッチング法を用い、上部絶縁層１１６３に孔を開設する。この孔においては、その底部にバリア層１１６２の表面が露出する。
　次に、ウェットエッチング法を用い、バリア層１１６２に孔を開設する。この孔においては、その底部に下部絶縁層１１６１の表面が露出する。
　次に、ドライエッチング法を用い、下部絶縁層１１６１に孔を開設して、コンタクト孔１１６ａを完成させる。上述のように、コンタクト孔１１６ａにおいては、その底部にソース電極１１０の表面が露出する。
　以上のようにして、パッシベーション層１１６へのコンタクト孔１１６ａの開設がなされる。
　（７）下部接続電極層１３７の形成
　パッシベーション層１１６の上を被覆するように、かつ、パッシベーション層１１６に開設されたコンタクト孔１１６ａの内壁に沿って下部接続電極層１３７を形成する。下部接続電極層１３７としては、例えば、酸化インジウムスズ（ＩＴＯ）を用いることができ、真空蒸着法により形成することができる。
　（８）上部接続電極層１１７の形成
　パッシベーション層１１６に開設されたコンタクト孔１１６ａの内壁に沿って下部接続電極層１３７に積層して上部接続電極層１１７を形成する。上部接続電極層１１７の上部は、その一部が上部絶縁層１１６３上に配される。
　上部接続電極層１１７の形成は、スパッタリング法を用い、Ｍｏからなる金属薄膜と、Ｃｕからなる金属薄膜と、ＣｕＭｎからなる金属薄膜とを順に積層して金属膜を成膜した後、ホトリソグラフィー法およびウェットエッチング法を用いパターニングすることがなされる。
　（９）上部パッシベーション層１３６の形成
　上部接続電極層１１７およびパッシベーション層１１６を被覆するように、上部パッシベーション層１３６を形成する。上部パッシベーション層１３６の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いなされる。
　（１０）層間絶縁層１１８の形成
　パッシベーション層１１６を被覆するように、層間絶縁層１１８を積層形成する。層間絶縁層１１８の形成は、上記有機材料を塗布し、表面を平坦化することによりなされる。
　（１１）アノード１１９の形成
　層間絶縁層１１８における上部接続電極層１１７上にコンタクト孔を開設し、アノード１１９を形成する。
　アノード１１９の形成は、スパッタリング法あるいは真空蒸着法などを用い、タングステン（Ｗ）からなる薄膜とアルミニウム（Ａｌ）又はアルミニウム合金からなる薄膜とを順に積層して金属膜を成膜した後、ホトリソグラフィー法およびエッチング法を用いパターニングすることでなされる。エッチングには、エンチャントとして、過流酸化系エッチング液、過酸化水素系エッチング液、塩化銅又は塩化鉄系エッチング液を用いることができる。なお、アノード１１９は、上部接続電極層１１７と電気的に接続された状態となる。
　（１２）ホール注入層１２０およびバンク１２１の形成
　アノード１１９上に対して、ホール注入層１２０を形成し、その縁部を覆うようにバンク１２１を形成する。バンク１２１は、各サブピクセルを規定する開口を囲繞し、その底部にホール注入層１２０の表面が露出するように設けられる。
　ホール注入層１２０は、スパッタリング法を用い酸化金属（例えば、酸化タングステン（ＷＯｘ））からなる膜を形成した後、ホトリソグラフィー法およびエッチング法を用い各サブピクセル単位にパターニングすることで形成される。
　バンク１２１の形成は、先ず、ホール注入層１２０上に、スピンコート法などを用い、バンク１２１の構成材料（例えば、感光性樹脂材料）からなる膜を積層形成する。そして、樹脂膜をパターニングして開口を開設する。開口部の形成は、樹脂膜の上方にマスクを配して露光し、その後で現像することによりなされる。
　（１３）ホール輸送層１２２、発光層１２３、および電子輸送層１２４の形成
　バンク１２１で規定された各開口部内に、ホール注入層１２０側から順に、ホール輸送層１２２、発光層１２３、および電子輸送層１２４を積層形成する。
　ホール輸送層１２２の形成は、印刷法を用い、構成材料を含むインクをバンク１２１により規定される開口部内に塗布した後、焼成することによりなされる。同様に、発光層１２３についても、印刷法を用い、構成材料を含むインクをホール輸送層１２２の上に塗布した後、焼成することにより形成される。
　（１４）カソード１２５および封止層１２６の形成
　電子輸送層１２４およびバンク１２１の頂部を被覆するように、カソード１２５および封止層１２６を順に積層形成する。
　カソード１２５および封止層１２６は、スパッタリング法などを用い形成できる。
　この後、カラーフィルタ－層１２８などが形成された基板１３０を、接合層１２７を間に介挿して張り合わせ表示パネル１０が完成する。
　４．２　接続領域１０ｂ
　表示パネル１０の接続領域１０ｂの製造方法について、図面を用い説明する。図７（ａ）～（ｆ）、図８（ａ）～（ｄ）、図９（ａ）～（ｃ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。
　（１）ソース電極１０７からの引出配線層パターン２０７の形成
　本工程は、上述の画素領域１０Ａにおけるソース電極１０７の形成と同時に行い、基板１００上面に、ソース電極１０７からの引出配線層パターン２０７を形成する。
　先ず、図７（ａ）に示すように、例えば、スパッタリング法を用い、Ｍｏからなる金属薄膜と、Ｃｕからなる金属薄膜と、ＣｕＭｎからなる金属薄膜とを順に積層する（２０７ｘ）。そして、図７（ｂ）に示すように、例えば、ホトリソグラフィー法およびウェットエッチング法を用い、引出配線層パターン２０７をパターニング形成する。
　（２）パッシベーション層２１６の形成
　パッシベーション層２１６は、下部絶縁層およびバリア層および上部絶縁層（不図示）から構成され、パッシベーション層２１６の形成工程は、上述の画素領域１０Ａにおけるパッシベーション層１１６（下部絶縁層１１６１、バリア層１１６２、上部絶縁層１１６３および最上部絶縁層１１６４）の形成工程と同時に行う。図７（ｃ）に示すように、引出配線層パターン２０７を被覆するように、パッシベーション層２１６を下部絶縁層と、バリア層と、上部絶縁層、再上部絶縁層とを順に積層形成する（２１６ｘ）。
　（３）パッシベーション層２１６へのコンタクト孔２１６ａの開設
　コンタクト孔２１６ａの形成工程は、上述の画素領域１０Ａにおけるコンタクト孔１１６ａの形成工程と同時に行う。パッシベーション層２１６における引出配線層パターン２０７上の箇所に、コンタクト孔２１６ａを開設する。図７（ｄ）に示すように、コンタクト孔２１６ａは、その底部に引出配線層パターン２０７の表面が露出するように形成される。コンタクト孔２１６ａの開設は、コンタクト孔１１６ａと同様に、例えば、ドライエッチング法を用いて最上部絶縁層及び上部絶縁層に孔を開設し、例えば、ウェットエッチング法を用いてバリア層に孔を開設し、例えば、ドライエッチング法を用いて下部絶縁層に孔を開設することにより行う。これにより、コンタクト孔２１６ａにおいては、その底部にソース電極１１０の表面が露出する。
　（４）接続配線層パターン２３７の形成
　接続配線層パターン２３７の形成工程は、上述の画素領域１０Ａにおける下部接続電極層１３７の形成工程と同時に行う。図７（ｅ）に示すように、パッシベーション層１１６の上を被覆するように、接続配線層２３７ｘを真空蒸着法により製膜する。図７（ｆ）に示すように、例えば、ホトリソグラフィー法およびウェットエッチング法を用い、接続配線層パターン２３７をパターニング形成する。
　接続配線層パターン２３７のエッチングには、例えば、ＩＴＯから構成されている場合には、エンチャントとして蓚酸エッチング液を用いることができる。蓚酸エッチング液でインジウムと蓚酸の錯化現象にてエッチングを行うものである。
　（５）封止層パターン２１７の形成
　封止層パターン２１７の形成工程は、上述の画素領域１０Ａにおける上部接続電極層１１７の形成工程と同時に行う。パッシベーション層２１６に開設されたコンタクト孔２１６ａの内壁に沿って封止層パターン２１７を形成する。封止層パターン２１７の上部は、その一部がパッシベーション層２１６の上部絶縁層上に配される。
　封止層パターン２１７の形成は、例えば、ホトリソグラフィー法およびウェットエッチング法を用い、引出配線層パターン２０７をパターニング形成する。図８（ａ）に示すように、例えば、スパッタリング法を用い、Ｍｏからなる金属薄膜と、Ｃｕからなる金属薄膜と、ＣｕＭｎからなる金属薄膜とを順に積層して金属膜２１７ｘを成膜する。その後、図８（ｂ）に示すように、例えば、ホトリソグラフィー法およびウェットエッチング法を用いパターニングすることがなされる。
　（６）上部パッシベーション層２３６ｘの形成
　封止層パターン２１７および接続配線層パターン２３７を被覆するように、図８（ｃ）に示すように、上部パッシベーション層２３６ｘを形成する。上部パッシベーション層２３６ｘの形成工程は、上述の画素領域１０Ａにおける上部パッシベーション層１３６の形成工程と同時に行う。上部パッシベーション層１３６の形成は、例えば、プラズマＣＶＤ法あるいはスパッタリング法を用いなされる。
　（７）層間絶縁層２１８ｘの形成
　上部パッシベーション層２３６ｘを被覆するように、図８（ｄ）に示すように、層間絶縁層２１８ｘを積層形成する。層間絶縁層２１８ｘの形成工程は、上述の画素領域１０Ａにおける層間絶縁層１１８の形成工程と同時に行う。層間絶縁層１１８の形成は、上記有機材料を塗布し、表面を平坦化することによりなされる。
　（８）上部パッシベーション層２３６ｘ、層間絶縁層２１８ｘへのコンタクト孔２１８ａの開設
　コンタクト孔２１８ａの形成工程は、上述の画素領域１０Ａにおける層間絶縁層１１８へコンタクト孔の形成工程と同時に行う。平面視方向において、コンタクト孔２１６ａ内の中心付近に位置するようにコンタクト孔２１８ａを開設する。同時に、上部パッシベーション層２３６ｘ、層間絶縁層２１８ｘのパターンニングを行う。
　図９（ａ）に示すように、コンタクト孔２１８ａは、その底部に封止層パターン２１７の表面が露出するように形成される。このとき、封止層パターン２１７の外周縁を覆うように上部パッシベーション層パターン２３６、層間絶縁層パターン２１８が配設されている。これにより、封止層パターン２１７の外周縁と後述する上部封止層パターン２１９との接触を防止することができる。また、上部パッシベーション層パターン２３６、層間絶縁層パターン２１８は、平面視において図５に示すように、配線接続部２２０内に存する複数の封止層パターン２１７を覆う矩形状の領域に配設されている。
　コンタクト孔２１８ａの開設は、例えば、ドライエッチング法を用いて孔を開設することにより行う。これにより、コンタクト孔２１８ａにおいては、その底部に封止層パターン２１７の表面が露出する。
　（８）上部封止層パターン２１９の形成
　上部封止層パターン２１９の形成工程は、上述の画素領域１０Ａにおけるアノード１１９の形成工程と同時に行う。
　接続配線層パターン２３７における配線接続部２２０上に封止層パターン２１７の上を被覆するように上部封止層パターン２１９を形成する。また、接続配線層パターン２３７に沿ってパッシベーション層２１６の上面において基板１００の周縁部又はその近傍まで延出されるように上部封止層パターン２１９を形成する。
　上部封止層パターン２１９の形成は、図９（ｂ）に示すように、スパッタリング法あるいは真空蒸着法などを用いタングステン（Ｗ）からなる薄膜とアルミニウム（Ａｌ）又はアルミニウム合金からなる薄膜とを順に積層して金属膜２１９ｘを形成し、その後、図９（ｃ）に示すように、ホトリソグラフィー法およびエッチング法を用いパターニングすることでなされる。なお、上部封止層パターン２１９は、コンタクト孔２１８ａ内において封止層パターン２１７と電気的に接続された状態となる。
　５．効　果
　５．１　引出配線層パターン２０７の腐食防止
　以上説明したように、実施の形態１に係る表示装置は、基板１００と、基板１００上に配された発光部ＥＬと、発光部ＥＬを駆動するトランジスタ（Ｔｒ1、Ｔｒ2）と、トランジスタ（Ｔｒ1、Ｔｒ2）のソースＳ2、ドレインＤ1、又はゲートＧ2の何れかから基板上
の発光部が存する画素領域１０Ａ外まで延出された引出配線層パターン２０７と、基板１００上に引出配線層パターン２０７を少なくとも覆うように配され、基板上の画素領域１０Ａ外であって引出配線層パターン２０７と平面視において重なる位置にコンタクト孔２１６ａが開設されているパッシベーション層２１６と、パッシベーション層２１６の上面、コンタクト孔２１６ａの内周面、及びコンタクト孔２１６ａ内の引出配線層パターン２０７上面に連続して配されている接続配線層パターン２３７と、接続配線層パターン２３７上に配され、接続配線層パターン２３７のコンタクト孔２１６ａ内に存する部分を覆う封止層パターン２１７と、接続配線層パターン２３７の上方に配され封止層パターン２１７と一部が接触した状態で封止層パターン２１７を覆う上部封止層パターン２１９とを備えたことを特徴とする。また、接続配線層パターン２３７のパッシベーション層２１６の上面に配された部分は外部からの配線を接続するための接続端子部２３７ａを有している構成としてもよい。
　一般に、ＩＴＯは、過酸化水素系エッチング液で錯化現象が起きずエッチングされないことから、例えば、接続電極１１７やアノード１１９のエッチングにおいて、過酸化水素系エッチング液を使用した場合には、ＩＴＯは、引出配線層パターン２０７に対するカバーメタルとして使用することができるとも考えられる。しかしながら、接続配線層パターン２３７は、上述のとおり、その厚みが、例えば、５［ｎｍ］～２００［ｎｍ］の範囲と薄く構成されていることから、カバーメタルとしての機能は十分とはいえない。また、過酸化水素系エッチング液以外のエンチャントを用いた場合も同様にカバーメタルとしての機能は十分とはいえない。特にシュウ酸系エッチング液の場合にはＩＴＯが溶解する。そのため、例えば、接続電極１１７やアノード１１９のエッチングにおいて、エッチャントがコンタクト孔２１６ａ内の接続配線層パターン２３７を通して下部まで染み込み、基板１００上面に設けられた引出配線層パターン２０７を腐食させる場合があり得る。
　これに対し、上記実施の形態１に係る構成を採ることにより、基板上に接続配線層パターン２３７を形成した後、その上に、例えば発光部ＥＬの接続電極１１７やアノード１１９をエッチングによりパターンニングする際に、コンタクト孔２１６ａを封止層パターン２１７により封止することができ、コンタクト孔２１６ａにエッチャントが浸入することを防止できる。そのため、基板１００上面に設けられた引出配線層パターン２０７を腐食させることができ、引出配線層パターン２０７と接続配線層パターン２３７の接続部の劣化を抑制しながら、高い歩留まりでの生産が可能である。その結果、接続配線層パターン２３７と引出配線層パターン２０７との電気抵抗の増加や接続不良を防止し、表示装置１の動作安定性を向上することができる。
　５．２　封止層パターン２１７の腐食防止
　実施の形態１に係る表示装置は、さらに、封止層パターン２１７の外周縁を覆い、封止層パターン２１７の外周縁と上部封止層パターン２１９との間に介在する接触防止層パターン２３６、２１８とを備えたことにより、封止層パターン２１７の材料が上部封止層パターン２１９内に拡散して封止層パターン２１７が劣化する現象を防止することができる。
　実施の形態１に係る表示パネル１０の配線接続部２２０の断面観察を行った。比較例として、表示パネル１０の構成から接触防止層パターン２３６、２１８を除いたサンプルを用い断面観察を行った。比較例では、封止層パターン２１７の外周縁と上部封止層パターン２１９とが直接接触している構造を有している。
　図１５は、比較例に係る表示パネルの上部封止層パターン上面の配線接続部を平面視した写真である。配線接続部２２０における上部封止層パターン２１９表面が腐食している様子が観察される。図１６は、比較例に係る表示パネルの上部封止層パターン上面の配線接続部を平面視した拡大写真である。図１６におけるＥ部の直線方向に沿って切断した断面を観察した。図１７は、図１６におけるＥ部の直線方向に沿って切断した断面写真ある。図１８は、図１７におけるＦ部の拡大写真である。
　図１７において、写真の中央に位置する凹陥部がコンタクト孔２１６ａである。図１８において、パッシベーション層２１６の直上に位置する封止層パターン２１７で示される部分が封止層パターン２１７の外縁部である。図１７、図１８に示すように、封止層パターン２１７の外縁部、及びコンタクト孔２１６ａ内に存する封止層パターン２１７のうち外縁部に近い部分において、封止層パターン２１７の断面が不均一であり各所に空洞化している領域（２１７ｙ）が観察される。このように、封止層パターン２１７が劣化していることを確認することができる。
　これは、封止層パターン２１７に使用しているＣｕがＡｌからなる上部封止層パターン２１９へ拡散することにより封止層パターン２１７が腐食し、さらに、上部封止層パターン２１９自体の剥がれが発生したものと考えられる。この場合、基板１００の周縁部における配線接続部２２０において、高抵抗箇所が多数発生することが確認された。具体的には、通常０．７～２．０Ωである引出配線層パターン２０７から接続端子部２１９ａまでの配線抵抗が、４．０～１０Ω以上に増加し、この場合、表示パネルとして点灯させたときに、輝度低下による微小な横スジムラが発生する場合がある。
　一方、これに対し、実施の形態１に係る表示パネル１０では、異なる結果が得られた。図１０は、実施の形態１に係る表示パネル１０の上部封止層パターン上面の配線接続部を斜め上方から視した写真である。配線接続部２２０における上部封止層パターン２１９に***している。上部封止層パターン２１９の下方に接触防止層パターン２３６、２１８（不図示）を設けたことにより***したものである。
　図１１は、表示パネル１０の上部封止層パターン上面の配線接続部を平面視した拡大写真である。図１１におけるＢ部の直線方向に沿って切断した断面を観察した。図１２は、図１１におけるＢ部の直線方向に沿って切断した断面写真ある。図１３は、図１２におけるＣ部の拡大写真、図１４は、図１２におけるＤ部の拡大写真である。
　図１２中の中央より左方に位置する凹陥部がコンタクト孔２１６ａである。図１２中のパッシベーション層２１６の直上に位置する封止層パターン２１７で示される部分が封止層パターン２１７の外縁部である。図１２、図１３、図１４に示すように、封止層パターン２１７の外縁部と上部封止層パターン２１９との間には接触防止層パターン２３６、２１８が介在している。また、封止層パターン２１７の外縁部、及びコンタクト孔２１６ａ内に存する封止層パターン２１７の部分において、封止層パターン２１７の断面は均一であり空洞化等劣化の兆候を確認することはできない。封止層パターン２１７の外周縁上部を接触防止層パターン２３６、２１８により覆うことで、封止層パターン２１７内のＣｕの上部封止層パターン２１９への拡散、及びこれによる封止層パターン２１７の腐食を防止できたと考えられる。
　以上に示したとおり、実施の形態１に係る表示装置では、封止層パターン２１７の外周縁を覆い、封止層パターン２１７の外周縁と上部封止層パターン２１９との間に介在する接触防止層パターン２３６、２１８とを備えたことにより、封止層パターン２１７の材料が上部封止層パターン２１９内に拡散して封止層パターン２１７が劣化する現象を防止することができる。
　また、本実施の形態に係る表示パネルでは、上部封止層パターン２１９が封止層パターン２１７を覆ことにより、封止層パターン２１７を形成した後、その上に、例えば発光部ＥＬの形成においてエッチング、現像、焼成等を行う際、封止層パターン２１７を上部封止層パターン２１９により封止することができ、封止層パターン２１７がエンチャントや熱により損傷を受けることを防止できる。そのため、封止層パターン２１７の劣化を抑制しながら、高い歩留まりでの生産が可能である。
　５．３　配線抵抗の低減
　実施の形態１に係る表示パネルでは、表示パネル１０の構成において、上部封止層パターン２１９は、接続配線層パターン２３７に沿って接続端子部２３７ａまで延出されていることを特徴とする。上部封止層パターン２１９を接続配線層パターン２３７に沿って接続端子部２３７ａまで延出することにより、シート抵抗を軽減することができる。接続配線層パターン２３７は、上述のとおり、その厚みが、例えば、５［ｎｍ］～２００［ｎｍ］の範囲と薄く構成されていることから、上部封止層パターン２１９と接続配線層パターン２３７の接触部分における導電層の総厚を増すことによりシート抵抗の軽減が可能となる。
　また、上部封止層パターン２１９は、コンタクト孔２１８ａを通して封止層パターン２１７と一部が接触した状態で配されている。したがって、引出配線層パターン２０７は、接続配線層パターン２３７を介して上部封止層パターン２１９に至る導電経路と、接続配線層パターン２３７、封止層パターン２１７を介して上部封止層パターン２１９に至る導電経路を有している。接続配線層パターン２３７は、上述のとおり、その厚みが薄く構成されていることから、封止層パターン２１７を介した導電経路を追加することにより両導電経路を合わせた配線抵抗の軽減が可能となる。また、接続配線層パターン２３７の高抵抗化や断線が生じた場合にも、封止層パターン２１７を介した導電経路を確保し信頼性を向上することができる。
　≪実施の形態２≫
　本発明の実施の形態２に係る表示パネルの構成について、図１９を用い説明する。図１９は、実施の形態２に係る表示パネルの配線接続部２２０（ＣＮｄａｔ）の配線方向に沿って切断した拡大断面図である。図１９では、表示パネルの一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図１９においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図１９に示すように、本実施の形態に係る表示パネルでは、表示パネル１０の構成において、封止層パターン２１７Ｂ及び接触防止層パターン２３６Ｂ、２１８Ｂは、パッシベーション層２１６の上方において接続配線層パターン２３７に沿って接続端子部２３７ａまで延出されていることを特徴とする。
　この構成では、封止層パターン２１７Ｂが接続配線層パターン２３７に沿って接続端子部２３７ａまで延出されているので、封止層パターン２１７Ｂと接続配線層パターン２３７との接触部分における導電層の総厚を増すことによりシート抵抗の軽減が可能となる。
　このとき、封止層パターン２１７Ｂが接続端子部２３７ａまで延出されているので、封止層パターン２１７Ｂの外周縁も同様に接続端子部２３７ａまで延出されものの、本構成では、接触防止層パターン２３６Ｂ、２１８Ｂも同様に接続配線層パターン２３７に沿って接続端子部２３７ａまで延出されている。そのため、封止層パターン２１７Ｂと上部封止層パターン２１９との間には常に接触防止層パターン２３６Ｂ、２１８Ｂが介在し、封止層パターン２１７Ｂの全長において封止層パターン２１７Ｂの外周縁と上部封止層パターン２１９との接触を防止することができる。その結果、封止層パターン２１７Ｂの材料が上部封止層パターン２１９内に拡散して封止層パターン２１７Ｂが劣化する現象を防止することができる。
　また、仮に、パッシベーション層２１６の上面において接続配線層パターン２３７を除去した場合、パッシベーション層２１６と封止層パターン２１７Ｂとの界面に、接続配線層パターン２３７をエッチングにより除去し際の残渣が残る。ＩＴＯはエッチングにより完全には除去しにくく、パッシベーション層２１６と封止層パターン２１７Ｂとの界面に生じた残渣が抵抗値変動の要因となると考えられる。本構成では、接続配線層パターン２３７を接続端子部２３７ａまで延出することにより、接続配線層パターン２３７をコンタクト孔２１６ａ周面近傍で終端させた場合に較べて、抵抗値のばらつきを軽減することができると考えられる。
　以上、説明したとおり、実施の形態２に係る構成では、シート抵抗を軽減するとともに、封止層パターン２１７Ｂの材料が拡散して劣化が生じることを防止できる。また、接続配線層パターン２３７をコンタクト孔２１６ａ周面近傍で終端させた場合に生じる抵抗値の変動を防止することができる。

　≪実施の形態３≫
　本発明の実施の形態３に係る表示パネルの構成について、図２０を用い説明する。図２０は、実施の形態３に係る表示パネルの配線接続部２２０（ＣＮｄａｔ）の配線方向に沿って切断した拡大断面図である。図２０では、表示パネルの一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図２０においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図２０に示すように、本実施の形態に係る表示パネルでは、表示パネル１０の構成において、接続配線層パターン２３７Ｃをコンタクト孔２１６ａ周面近傍で終端させ、接触防止層パターン２３６Ｃ、２１８Ｃは、パッシベーション層２１６の上面において接続端子部２１９ａまで延出されていることを特徴とする。
　本構成においても、接触防止層パターン２３６Ｂ、２１８Ｂにより封止層パターン２１７の外周縁と上部封止層パターン２１９との接触を防止することができ、封止層パターン２１７の材料が上部封止層パターン２１９内に拡散して封止層パターン２１７が劣化する現象を防止することができる。
　上述のとおり、接続配線層パターン２３７を除去した際、パッシベーション層２１６上面に接続配線層パターン２３７をエッチングにより除去し際の残渣が残る。しかしながら、本構成では、パッシベーション層２１６上面において絶縁層である接触防止層パターン２３６Ｃ、２１８Ｃが接続端子部２１９ａまで延出されているので、パッシベーション層２１６上面と導電層である上部封止層パターン２１９とは離間した状態にある。そのため、パッシベーション層２１６と接触防止層パターン２３６Ｃ、２１８Ｃとの界面に生じた残渣が抵抗値変動の要因となることはない。
　≪実施の形態４≫
　本発明の実施の形態４に係る表示パネルの構成について、図２１を用い説明する。図２１は、実施の形態４に表示パネルの接続領域１０ｂにおける配線接続部２２０Ｅ（ＣＮｄａｔ）及び接続端子部２１９Ｅａ（ＴＭｄａｔ）を平面視した拡大平面図である。図２１では、表示パネルの一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図２１においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図２１に示すように、接続領域１０ｂにおいて、配線接続部２２０（ＣＮｄａｔ）は引出配線層パターン２０７の長手方向に沿った２箇所に設けられており、接続端子部２１９Ｅａ（ＴＭｄａｔ）は両配線接続部２２０（ＣＮｄａｔ）に挟まれた領域に配されている。
コンタクト孔２１６ａはパッシベーション層２１６上面において引出配線層パターン２０７Ｅと接続配線層パターン２３７Ｅとが平面視において重なる領域内に形成されており、コンタクト孔２１６ａが存する配線接続部２２０を構成している。本実施の形態に係る表示パネルでは、各引出配線層パターン２０７Ｅにおいて配線接続部２２０が存する長手方向の位置が隣接する引出配線層パターン２０７Ｅ間で異なることを特徴とする。配線接続部２２０は、隣接する引出配線層パターン２０７Ｅ間では長手方向において互いに重ならないずれた位置に配されている。
　実施の形態１に係る表示パネル１０の上部封止層パターン上面の配線接続部を斜め上方から視した図１０に示示されるように、表示パネル１０では配線接続部２２０における上部封止層パターン２１９に***し、隣接する引出配線層パターン２０７間では***形状の傾斜面同士が近接して対向する関係にある。このような場合、表示パネルの製造工程において対向する傾斜面間において上層の積層材による架橋が生じ絶縁性の低下等の十分な信頼性が確保されないおそれがあった。しかしながら、本構成では、隣接する引出配線層パターン２０７Ｅ間において配線接続部２２０は、長手方向において互いに重ならないずれた位置に配されているので、隣接する引出配線層パターン２０７間で***形状の傾斜面同士が近接して対向する関係にはない。製造工程において対向する傾斜面間において上層の積層材による架橋が生じることを防止することができる。そのため、絶縁性の低下等を抑制しながら、高い歩留まりでの生産が可能である。なお、本実施の形態においても、接続端子部２１９Ｅａ（ＴＭｄａｔ）は上部封止層パターン２１９の終端部に形成される構成としてもよい。
　≪その他の事項≫
　上記実施の形態１～４では、引出配線層パターン２０７はソース電極１０７から引き出されている場合を例として説明した。しかしながら、本実施形態に係る引出配線層パターンは、ソース電極１０７からの引出配線層パターンに限定されるものではなく、例えば、ゲート電極１０１、ドレイン電極１０９、カソード１２５からの引出配線層パターンや、画素を構成する発光部を駆動する駆動素子から引出される電極パターンの全てに適用されるものであることはいうまでもない。
　また、上記実施の形態１～４では、トップエミッション型のＥＬ表示パネルを一例としたが、本発明はこれに限定を受けるものではない。例えば、ボトムエミッション型の表示パネルなどに適用することもできるし、液晶パネルや電界放出表示パネル、あるいは電子ペーパなどに適用することもできる。
　また、上記実施の形態１～４では、一つの画素１０ａに対して２つのトランジスタＴｒ1、Ｔｒ2が設けられてなる構成を採用したが、本発明はこれに限定を受けるものではない。例えば、一つのサブピクセルに対して一つのトランジスタを備える構成でもよいし、三つ以上のトランジスタを備える構成でもよい。
　また、各部位の構成材料については、適宜変更することができる。例えば、パッシベーション層におけるバリア層については、ＡｌＯｘに限らず、Ａｌを含む窒化物、あるいは酸窒化物を採用することもできる。
　また、ゲート電極、ソース電極およびドレイン電極の構成材料についても、例えば、Ｍｏからなる層と、Ａｌからなる層との積層構成とすることや、Ｍｏからなる層と、Ａｌ－Ｎｄからなる合金層との積層構成とすることなどもできる。
　さらに、上記実施の形態１～４では、ＥＬ素子部の下部にアノードが配され、ＴＦＴ装置のソース電極１１０にアノード１１９を接続する構成を採用したが、ＥＬ素子部の下部にカソード、上部にアノードが配された構成を採用することもできる。この場合には、ＴＦＴ装置におけるドレインに対して、下部に配されたカソードを接続することになる。
　さらに、各構成部位の材料には、公知の材料を適宜採用することができる。
　≪補足≫
　以上で説明した実施の形態は、いずれも本発明の好ましい一具体例を示すものである。実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、工程の順序などは一例であり、本発明を限定する主旨ではない。また、実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない工程については、より好ましい形態を構成する任意の構成要素として説明される。
　また、上記の工程が実行される順序は、本発明を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記工程の一部が、他の工程と同時（並列）に実行されてもよい。
　また、発明の理解の容易のため、上記各実施の形態で挙げた各図の構成要素の縮尺は実際のものと異なる場合がある。また本発明は上記各実施の形態の記載によって限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
　また、各実施の形態及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
　さらに、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は、高い電気的特性を有するとともに、高い加工性により生産における歩留まり向上を図ることができる薄膜トランジスタ装置、及びそれを用いた表示装置を実現するのに有用である。
　　　１　表示装置
　　１０　表示パネル
　　１０ａ　画素
　　１０Ａ　画素領域
　１００　基板
　１０１　ゲート電極
　１０２　ゲート絶縁層
　１０４、１０５　チャネル層
　１０６　チャネル保護層
　１０７、１１０　ソース電極
　１０８、１０９　ドレイン電極
　１１１　ソース下部電極
　１１２　ドレイン下部電極
　１１３　コンタクトプラグ
　１１６、２１６　パッシベーション層
　１１７　上部接続電極層
　１１８　層間絶縁層
　１１９　アノード
　１２０　ホール注入層
　１２１　バンク
　１２２　ホール輸送層
　１２３　発光層
　１２４　電子輸送層
　１２５　カソード
　１２６　封止層
　１２７　接合層
　１２８　カラーフィルタ層
　１２９　遮光層
　１３６　上部パッシベーション層
　１３７　下部接続電極層
　２０７、２０７Ｅ　引出配線層パターン
　２１７、２１７Ｂ　封止層パターン
　２１８、２１８Ｂ、２１８Ｃ　接触防止層パターン（層間絶縁層パターン）
　２３６、２３６Ｂ、２３６Ｃ　接触防止層パターン（上部パッシベーション層パターン）
　２３７、２３７Ｃ　接続配線層パターン
　２１９、２１９Ｅ　上部封止層パターン
　　ＥＬ．ＥＬ素子部
　　Ｔｒ1．駆動トランジスタ
　　Ｔｒ2．スイッチングトランジスタ
　　Ｃ．容量

Claims (28)

  1. 　基板と、
    　前記基板上に配された発光部と、
    　前記発光部を駆動するトランジスタと、
    　前記トランジスタのソース、ドレイン、又はゲートの何れかから前記基板上の発光部が存する領域外まで延出された金属からなる引出配線層パターンと、
    　前記基板上に前記引出配線層パターンを覆うように配され、前記基板上の前記領域外であって前記引出配線層パターンと平面視において重なる位置にコンタクト孔が開設されているパッシベーション層と、
    　前記パッシベーション層の上面、前記コンタクト孔の内周面、及び前記コンタクト孔内の前記引出配線層パターン上面に連続して配されている接続配線層パターンと、
    　前記接続配線層パターン上に配され、前記接続配線層パターンの前記コンタクト孔内に存する部分を覆う導電性を有する封止層パターンと、
    　前記接続配線層パターンの上方に配され、前記封止層パターンの外周縁より内方の一部と接触した状態で前記封止層パターンを覆う導電性を有する上部封止層パターンと、
    　前記封止層パターンの外周縁と前記上部封止層パターンとの間に介在する接触防止層パターンとを備えた
    　表示装置。
  2. 　前記接続配線層パターンの前記パッシベーション層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、
    　前記上部封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されている
    　請求項１に記載の表示装置。
  3. 　前記封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されており、
    　前記接触防止層パターンは、前記コンタクト孔外において前記封止層パターンと前記上部封止層パターンとの間に配されている
    　請求項２に記載の表示装置。
  4. 　前記上部封止層パターンの前記絶縁層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、
    　前記接続配線層パターンは、前記コンタクト孔周面近傍にて終端している
    　請求項１に記載の表示装置。
  5. 　前記基板上には複数の発光部と各発光部を各々駆動する複数のトランジスタを備え、
    　前記複数のトランジスタを構成する各トランジスタのソース、ドレイン、又はゲートの何れかから引き出された前記引出配線層パターンが複数の存在し、
    　前記各引出配線層パターンにおいて前記コンタクト孔が存する長手方向の位置は、隣接する引出配線層パターン間で異なる
    　請求項１に記載の表示装置。
  6. 　前記接触防止層パターンは、絶縁材料からなる
    　請求項１から５の何れか１項に記載の表示装置。
  7. 　前記接触防止層パターンは、上部パッシベーション層とその上に積層された平坦化層を含む
    　請求項６に記載の表示装置。
  8. 　前記接続配線層パターンは前記基板の周縁部又はその近傍まで延出され、
    　前記接続端子部は前記接続配線層パターンの前記基板の周縁部側終端部に形成されている
    　請求項２に記載の表示装置。
  9. 　前記封止層パターンは、当該封止層パターンの上部が前記コンタクト孔からはみ出す程度に前記コンタクト孔に埋設され前記コンタクト孔を埋めている
    　請求項１から８の何れか１項に記載の表示装置。
  10. 　前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、各々の前記コンタクト孔に配設される前記封止層パターン同士は互いに分離して配置されている
    　請求項１から９の何れか１項に記載の表示装置。
  11. 　前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、前記複数のコンタクト孔に対して連続した状態で前記封止層パターンが配設されている
    　請求項１から９の何れか１項に記載の表示装置。
  12. 　前記引出配線層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である
    　請求項１から１１の何れか１項に記載の表示装置。
  13. 　前記封止層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である
    　　請求項１から１２の何れか１項に記載の表示装置。
  14. 　前記上部封止層パターンは、タングステンからなる薄膜と、アルミニウム又はアルミニウム合金からなる薄膜とを順に積層した金属膜である
    　請求項１から１３の何れか１項に記載の表示装置。
  15. 　基板と、
    　前記基板上に配された発光部を駆動するトランジスタと、
    　前記トランジスタのソース、ドレイン、又はゲートの何れかから前記基板上の発光部が存する領域外まで延出された金属からなる引出配線層パターンと、
    　前記基板上に前記引出配線層パターンを覆うように配され、前記基板上の前記領域外であって前記引出配線層パターンと平面視において重なる位置にコンタクト孔が開設されているパッシベーション層と、
    　前記パッシベーション層の上面、前記コンタクト孔の内周面、及び前記コンタクト孔内の前記引出配線層パターン上面に連続して配されている接続配線層パターンと、
    　前記接続配線層パターン上に配され、前記接続配線層パターンの前記コンタクト孔内に存する部分を覆う導電性を有する封止層パターンと、
    　前記接続配線層パターンの上方に配され、前記封止層パターンの外周縁より内方の一部と接触した状態で前記封止層パターンを覆う導電性を有する上部封止層パターンと、
    　前記封止層パターンの外周縁と前記上部封止層パターンとの間に介在する接触防止層パターンとを備えた
    　薄膜トランジスタ装置。
  16. 　前記接続配線層パターンの前記パッシベーション層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、
    　前記上部封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されている
    　請求項１５に記載の薄膜トランジスタ装置。
  17. 　前記封止層パターンは、前記接続配線層パターンに沿って前記接続端子部又はその近傍まで延出されており、
    　前記接触防止層パターンは、前記コンタクト孔外において前記封止層パターンと前記上部封止層パターンとの間に配されている
    　請求項１６に記載の薄膜トランジスタ装置。
  18. 　前記上部封止層パターンの前記絶縁層の上面に配された部分は、外部からの配線を接続するための接続端子部を有し、
    　前記接続配線層パターンは、前記コンタクト孔周面近傍にて終端している
    　請求項１５に記載の薄膜トランジスタ装置。
  19. 　前記基板上には複数の発光部と各発光部を各々駆動する複数のトランジスタを備え、
    　前記複数のトランジスタを構成する各トランジスタのソース、ドレイン、又はゲートの何れかから引き出された前記引出配線層パターンが複数の存在し、
    　前記各引出配線層パターンにおいて前記コンタクト孔が存する長手方向の位置は、隣接する引出配線層パターン間で異なる
    　請求項１５に記載の薄膜トランジスタ装置。
  20. 　前記接触防止層パターンは、絶縁材料からなる
    　請求項１５から１９の何れか１項に記載の薄膜トランジスタ装置。
  21. 　前記接触防止層パターンは、上部パッシベーション層とその上に積層された平坦化層を含む
    　請求項２０に記載の薄膜トランジスタ装置。
  22. 　前記接続配線層パターンは前記基板の周縁部又はその近傍まで延出され、
    　前記接続端子部は前記接続配線層パターンの前記基板の周縁部側終端部に形成されている
    　請求項１６に記載の薄膜トランジスタ装置。
  23. 　前記封止層パターンは、当該封止層パターンの上部が前記コンタクト孔からはみ出す程度に前記コンタクト孔に埋設され前記コンタクト孔を埋めている
    　請求項１５から２２の何れか１項に記載の薄膜トランジスタ装置。
  24. 　前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、各々の前記コンタクト孔に配設される前記封止層パターン同士は互いに分離して配置されている
    　請求項１５から２３の何れか１項に記載の薄膜トランジスタ装置。
  25. 　前記パッシベーション層には、単一の前記引出配線層パターンと平面視において重なる位置に前記コンタクト孔が複数開設されており、前記複数のコンタクト孔に対して連続した状態で前記封止層パターンが配設されている
    　請求項１５から２３の何れか１項に記載の薄膜トランジスタ装置。
  26. 　前記引出配線層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である
    　請求項１５から２５の何れか１項に記載の薄膜トランジスタ装置。
  27. 　前記封止層パターンは、銅を含む層を積層してなる積層金属膜、または銅を含む合金層である
    　請求項１５から２６の何れか１項に記載の薄膜トランジスタ装置。
  28. 　前記上部封止層パターンは、タングステンからなる薄膜と、アルミニウム又はアルミニウム合金からなる薄膜とを順に積層した金属膜である
    　請求項１５から２７の何れか１項に記載の薄膜トランジスタ装置。
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