WO2015123842A1 - 编码的速率匹配处理方法和装置 - Google Patents

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WO2015123842A1
WO2015123842A1 PCT/CN2014/072315 CN2014072315W WO2015123842A1 WO 2015123842 A1 WO2015123842 A1 WO 2015123842A1 CN 2014072315 W CN2014072315 W CN 2014072315W WO 2015123842 A1 WO2015123842 A1 WO 2015123842A1
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virtual
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陈军
李斌
沈晖
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    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems

Definitions

  • Embodiments of the present invention relate to communication technologies, and in particular, to a rate matching processing method and apparatus for encoding. Background technique
  • the basic principle of the Polar code is to determine the row vector (or column vector) of the coding matrix according to the specific conditions, using the Bhattacharyya parameter or the symmetric capacity.
  • the bit error rate is used to determine the row vector (or column vector) of the corresponding coding matrix, so that the Polar code can obtain the superior performance by using the row vector (or column vector) of the coding matrix selected in the above manner, for example: Bit error rate, or transmission rate.
  • the Polar code can also support the Hybrid Automatic Repeat Request (HQ) function by using a two-step rate matching algorithm.
  • HQ Hybrid Automatic Repeat Request
  • the specific implementation manner of the rate matching processing of the Polar code is as follows:
  • the coded bits output by the Polar encoder are divided into three groups, and each group is independently and uniformly punctured or repeated, so that the length of the coded bits can be matched.
  • Embodiments of the present invention provide a method and apparatus for rate matching processing of an encoding to overcome the conflicts between the selection of row vectors (or column vectors) of the Polar code encoding matrix in the prior art when using the two-step rate matching algorithm. As a result, the performance gain is lost during decoding, resulting in severe decoding error transmission, which leads to the problem of poor performance of the Polar code.
  • a first aspect of the embodiments of the present invention provides a rate matching processing method for encoding, including: dividing a coded bit output by a Polar encoder into M groups, and performing interleaving processing on coded bits in the first group to the Mth group, respectively; Where M is a positive integer;
  • the coded bits after the repetition or reduction are subjected to concatenation processing to generate a bit stream, and the bit stream is transmitted through the transmission channel.
  • the coded bits of the plurality of groups in the M groups are subjected to bit reduction processing, and the bit codes of the previous groups in the first group to the Mth group after the reduction process are encoded and output to the virtual IR buffer module, and the discarded Coded bits of the following groups in Groups 1 through M, including:
  • the number of bits available according to the transport channel and the coded bits of the multiple groups stored in the virtual IR buffer module The number is compared, and according to the comparison result, the coded bits of the plurality of groups stored in the virtual IR buffer module are repeated or reduced, including:
  • the interleaved coded bits are sequentially output from each group until the output N data Encoded bits after interleaving;
  • the loop is sequentially started to output from each group. Interleaving the processed coded bits until the coded bits after the interleaving process are output; wherein, the number of bits available for the transport channel is represented.
  • the number of bits available according to the transport channel and the coded bits of the multiple groups stored in the virtual IR buffer module The number is compared, and according to the comparison result, the coded bits of the plurality of groups stored in the virtual IR buffer module are repeated or reduced, including:
  • the first group is a system bit
  • the second group to the second group are parity bits
  • the jth group includes f N — K (j) check bits
  • the ⁇ ) represents a permutation function
  • N is a positive integer and represents the length of the coded bit output by the Polar encoder
  • the code representing the output of the Polar encoder
  • the number of bits available according to the transmission channel and the coded bits of the multiple groups stored in the virtual IR buffer module The number is compared, and according to the comparison result, the coded bits of the plurality of groups stored in the virtual IR buffer module are repeated or reduced, including:
  • the interleaved processed system bits in the first group are cyclically outputted from the virtual IR buffer module, and sequentially output from the S3 group in the virtual IR buffer module.
  • the check bits after the interleaving process in the W+1 groups, and the number of loops is 'times; the system bits after the interleaving process in the first group are output, and the V's are sequentially output from the S3 group.
  • a second aspect of the embodiments of the present invention provides a code rate matching processing apparatus, including: a grouping module, configured to divide the coded bits output by the Polar encoder into M groups; wherein, M is a positive integer;
  • An interleaving processing module configured to perform interleaving processing on the coded bits in the first group to the Mth group, respectively;
  • a first rate matching module configured to perform bit reduction processing on the coded bits of the plurality of groups in the M groups according to the size of the virtual IR buffer module, and reduce the processed front group to the M group
  • the bit code of each group is output to the virtual IR buffer module, and the coded bits of the subsequent groups in the first group to the Mth group are discarded;
  • the IR buffer module is configured to store coded bits of the plurality of groups output by the first rate matching module
  • a second rate matching module configured to compare the number of bits available on the transport channel with the number of coded bits of the plurality of groups stored in the virtual IR buffer module, and store the virtual IR buffer module according to the comparison result Multiple groups of coded bits are subjected to repetition or reduction processing;
  • a coded bit collection module configured to perform tandem processing on the repeated or reduced processed coded bits, generate a bit stream, and send the bit stream through the transport channel.
  • N is a positive integer, and represents the length of the coded bit output by the Polar encoder, the first rate match
  • the module is specifically configured to output, from the first group, the interleaved coded bits in each group to the virtual IR buffer module, until the N SM1 interleaved coded bits are output, where N RM XN, N IR , N ffi represent the size of the virtual IR buffer module.
  • the second rate matching module includes:
  • a bit reduction processing unit configured to, when N ⁇ A i, start from the S1 group corresponding to the pre-configured first start position in the virtual IR buffer module, and sequentially output the interleaved coded bits from each group, Until outputting N data encoded bits after interleaving;
  • the bit repetition processing unit is configured to, when the S ⁇ ⁇ > ⁇ ⁇ 1 , start to output the coded bits after the interleaving process from the respective groups starting from the S1 group, until the output is performed. Pay The encoded bits after processing; wherein, the number of bits available for the transport channel is represented.
  • the second rate matching module includes:
  • a bit reduction processing unit configured to, when N ⁇ A i, start from the S2 group corresponding to the pre-configured second start position in the virtual IR buffer module, and sequentially output the interleaved code in the V groups a bit, and outputting the first to N ⁇ a- VP interleave coding processed bits in the next group after the V groups; wherein V satisfies VP ⁇ N ⁇ (V + l ;
  • N rfato indicates the number of bits available for the transport channel
  • bit repetition processing means for, when ⁇ ⁇ ⁇ > ⁇ ⁇ ⁇ 1, starting from the second set S2, W + sequentially cyclically outputs the coded bits after an interleaving processing groups, and the number of cycles'times; and then Starting from the S2 group, sequentially outputting the encoded bits of the first to the N ⁇ a- W'N SM of each of the V'+1 groups; wherein, satisfying 1 ⁇ ' +1) ⁇ ⁇ 1 ; V' satisfies V'P ⁇ N data -W'NN RM1 ⁇ (V'+l)P; where N rfato represents the number of bits available for the transmission channel.
  • the first group is a system bit
  • the second group to the M group are parity bits
  • the jth group includes f N — K (j) check bits
  • N is a positive integer, and represents the length of the coded bit output by the Polar encoder; when the first bit of the coded bit output by the Polar encoder is represented,
  • the first rate matching module is specifically configured to output the interleaved system bits in the first group to the virtual IR buffer module, and sequentially output the interleaved check bits in the second group to the Wth group to the virtual IR buffer.
  • the second rate matching module includes:
  • a bit reduction processing unit configured to: when N ⁇ N M1 , output the interleaved systematic bits in the first group from the virtual IR buffer module, and from the IR buffer and the pre-configured third Starting from the S3 group corresponding to the start position, the parity bits after the interleaving process in the V groups are sequentially output, and the first to the N ⁇ -th interleave coding processes in the next group after the V groups are output.
  • Coded bit where V satisfies N d blood indicates the number of bits available for the transmission channel;
  • a bit repetition processing unit configured to: when the ⁇ ⁇ > ⁇ ⁇ 1 , cyclically output the interleaved systematic bits in the first group from the virtual IR buffer module, and from the virtual IR buffer module Starting from the S3 group, sequentially outputting the interleaved parity bits in the W+1 groups, and the number of loops is W'times; and then outputting the interleaved system bits in the first group, and Starting from the beginning of the S3 group, the parity bits after the interleaving process in the V' groups are sequentially output; finally, the first to the ⁇ - ⁇ - ⁇ schools in the next group after the v' groups are output.
  • Check bit where W' is satisfied V satisfies V'P ⁇ N data -W'NN RM1 ⁇ (V' + l)P; where N rfato denotes the number of bits available for the transport channel.
  • the rate matching processing method and apparatus for encoding in the embodiment of the present invention divides the coded bits output by the Polar encoder into M groups, and respectively interleaves the coded bits in the first group to the Mth group according to the virtual IR buffer module.
  • the size of the coded bits of the plurality of groups in the Mth group is bit-reduced, and the bit codes of the previous groups in the first group to the Mth group after the reduction process are encoded and output to the virtual IR buffer module.
  • FIG. 1 is a flowchart of an embodiment of a rate matching processing method for encoding according to the present invention
  • FIG. 2 is a flowchart of another embodiment of a rate matching processing method for encoding according to the present invention
  • FIG. 4 is a flowchart of still another embodiment of a rate matching processing method for encoding according to the present invention
  • FIG. 5 is a schematic structural diagram of an embodiment of a rate matching processing apparatus for encoding according to the present invention
  • FIG. 1 is a flowchart of an embodiment of a rate matching processing method for encoding according to the present invention. As shown in FIG. 1, the method in this embodiment may include:
  • Step 101 Divide the coded bits output by the Polar encoder into M groups, and perform interleaving processing on the coded bits in the first group to the Mth group, respectively.
  • the coded bits output by the Polar encoder may be non-systematic Polar coded bits or non-systematic Polar coded bits.
  • Step 102 Perform bit reduction processing on the coded bits of the plurality of groups in the M groups according to the size of the virtual IR buffer module, and encode and output the bits of the previous groups in the first group to the Mth group after the reduction process.
  • the coded bits of the subsequent groups in the first group to the Mth group are discarded.
  • Step 103 Compare, according to the number of bits available on the transport channel, the number of coded bits of the plurality of groups stored in the virtual IR buffer module, and perform, according to the comparison result, the coded bits of the multiple groups stored in the virtual IR buffer module. Repeat or reduce processing.
  • the number of bits available for the transport channel is the number of available resources of the physical layer air interface.
  • the bit reduction process is performed, that is, the front of the group corresponding to the selected start position is preferentially output.
  • the coded bits discard the remaining coded bits.
  • bit repetition processing is performed, and the codes of the groups are cyclically outputted starting from the group corresponding to the selected start position. Bits, which preferentially output the preceding coded bits of each group, discard the following coded bits.
  • the selected starting position may be a predefined, or a Hybrid Automatic Repeat Request (HQQ) redundancy version (Redundancy Version; RV) for the received wireless communication system. Instructions.
  • HQQ Hybrid Automatic Repeat Request
  • RV Redundancy Version
  • Step 104 Perform serial processing on the repeated or reduced processed coded bits to generate a bit stream, and send the bit stream through the transport channel.
  • the coded bits output by the Polar encoder are divided into M groups, and the coded bits in the first group to the Mth group are respectively interleaved, according to the size of the virtual IR buffer module, the Mth
  • the coded bits of the plurality of groups in the group are subjected to bit reduction processing, and the bit codes of the previous groups in the first group to the Mth group after the reduction process are encoded and output to the virtual IR buffer module, and the first group to the first group are discarded.
  • the coding bits of the following groups in the M group comparing the number of bits available in the transmission channel with the number of coded bits of the plurality of groups stored in the virtual IR buffer module, and storing the virtual IR buffer module according to the comparison result
  • the coded bits of the plurality of groups are subjected to repetition or reduction processing, and the coded bits after the repetition or reduction are subjected to concatenation processing to generate a bit stream, and the bit stream is output through the transmission channel, due to the coding of the output of the Polar encoder
  • the bits are randomly divided into a plurality of groups, and successively bit reduction processing is performed on the plurality of groups, or bit reduction processing and bit repetition Li, therefore, not only can support efficient and flexible rate matching technique, and further can support HARQ retransmission, the transmission efficiency can be improved further.
  • FIG. 1 The technical solution of the method embodiment shown in FIG. 1 is performed by using several specific embodiments. Detailed description.
  • Step 201 Starting from the first group, sequentially outputting the coded bits after the interleaving in each group to the virtual IR buffer module until the encoded bits of the N SM1 interleaving process are output, where N RM XN, N IR , N ffi indicates the size of the virtual IR buffer module.
  • step 103 a specific implementation manner of step 103 is:
  • Step 202 Compare N SM1 and the number of bits available for the transport channel. If N data ⁇ N RM1 , perform step 203; if N ⁇ >N SM1 , perform step 204.
  • Step 203 Starting from the S1 group corresponding to the pre-configured first starting position in the virtual IR buffer module, sequentially outputting the interleaved coded bits from each group until the output
  • Step 204 Starting from the S1 group, sequentially outputting the coded bits after the interleaving process from the respective groups until the encoded bits of the N rfato interleave processing are output; wherein, N data indicates the number of bits available for the transport channel.
  • FIG. 3 is a flowchart of still another embodiment of a rate matching processing method for encoding according to the present invention.
  • the output is performed by a Polar encoder.
  • the coded bits can be non-systematic Polar coded bits, for example, the first group contains
  • Step 301 sequentially output the coded bits in the first group to the Wth group to the virtual IR buffer module, and output the coded bits in the first to the Nth SM1 -interlaced processing in the W+1 group.
  • step 103 Another specific implementation manner of step 103 is:
  • Step 302 Compare N SM1 and the number of available bits of the transport channel. If N data ⁇ N RM1 , perform step 303. If U RM1 , perform step 304.
  • Step 303 Starting from the S2 group corresponding to the pre-configured second start position in the virtual IR buffer module, sequentially outputting the coded bits after the interleaving process in the V groups, and outputting the next group after the V groups.
  • Step 304 starting from the group S2, sequentially outputting the coded bits after the interleaving process in the W+1 groups And the number of loops is 'times; and from the group S2, the coded bits of the first to the N ⁇ a- W'N SM of each of the V'+1 groups are sequentially output. Satisfying ⁇ ( +1) ⁇ ⁇ 1 ; V' satisfies ⁇ ⁇ - ⁇ (V'+l); where N data represents the number of bits available for the transmission channel.
  • the output is performed by a Polar encoder.
  • the coded bits may be exemplified by the system's Polar coded bits, that is, the first group is a system bit, the second group to the Mth group are parity bits, and the first group contains (7 ⁇ ;) parity bits, and the representation function is a replacement function.
  • step 102 Another specific implementation manner of step 102 is as follows:
  • Step 401 Output the interleaved system bits in the first group to the virtual IR buffer module, and sequentially output the interleaved check bits in the second group to the W group to the virtual IR buffer module, and then output the W+
  • step 103 Another specific implementation manner of step 103 is:
  • Step 402 Compare N SM1 and the number of bits available for the transport channel. If N data ⁇ N, perform step 403; if N > N ffM1 , perform step 404.
  • Step 403 Output the interleaved systematic bits in the first group from the virtual IR buffer module, and sequentially output V from the virtual IR buffer module starting from the S3 group corresponding to the pre-configured third starting position. Interleaving the processed check bits in the groups, and outputting the first to the Nth--VP interleave coding processed bits in the next group after the V groups; wherein, V satisfies VP ⁇ N ⁇ - ⁇ (V + l ; N ⁇ represents the number of bits available for the transport channel.
  • Step 404 cyclically outputting the interleaved systematic bits in the first group from the virtual IR buffer module, and sequentially outputting the W+1 groups in the virtual IR buffer module starting from the S3 group. Interleaving the check bits after the processing, and the number of loops is 'times; and outputting the system bits after the interleaving process in the first group, and sequentially outputting the interleaved check in the V' groups from the S3 group.
  • FIG. 5 is a schematic structural diagram of an embodiment of a rate matching processing apparatus for encoding according to the present invention.
  • the apparatus of this embodiment may include: a grouping module 11, an interleaving processing module 12, a first rate matching module 13, and an IR.
  • the IR buffer module 14 is configured to store the coded bits of the plurality of groups output by the first rate matching module;
  • the block 15 is configured to compare the number of bits available in the transmission channel with the number of coded bits of the plurality of groups stored in the virtual IR buffer module, and encode the plurality of groups stored in the virtual IR buffer module 14 according to the comparison result.
  • the bit is subjected to repetition or reduction processing;
  • the coded bit collection module 16 is configured to serially process the repeated or reduced processed coded bits to generate a bit stream, and transmit the bit stream through the transmission channel.
  • the device of this embodiment may be used to implement the technical solution of the method embodiment shown in FIG.
  • the implementation principle is similar to the technical effect, and will not be described here.
  • FIG. 6 is a schematic structural diagram of another embodiment of a rate matching processing apparatus for encoding according to the present invention.
  • the apparatus of this embodiment includes code bits in a group according to the apparatus structure shown in FIG.
  • N is a positive integer, and indicates
  • the first rate matching module 13 is specifically configured to output, from the first group, the coded bits after the interleaving in each group to the virtual IR buffer module 14 until the output.
  • N SM1 is the coded bit after the interleaving process, where N RM XN, N IR , and N IR indicate the size of the virtual IR buffer module 14.
  • the second rate matching module 15 includes: a bit reduction processing unit 151 and a bit repetition processing unit 152; wherein, the bit reduction processing unit 151 is configured to: when N ⁇ A ⁇ N SM1 , from the virtual IR buffer module Starting from the pre-configured first starting position corresponding to the S1 group, the interleaved processed coded bits are sequentially outputted from the respective groups until the N RFATO interleaved processed coded bits are output; the bit repetition processing unit 152 is used to when N ⁇ A ⁇ N SM1 , starting from the S1 group, sequentially outputting the coded bits after the interleaving process from the respective groups until the coded bits after the interleaving process are output; wherein, N RFATO indicates the number of bits available for the transmission channel.
  • the device in this embodiment may be used to implement the technical solution of the method embodiment shown in FIG. 2, and the implementation principle and the technical effect are similar, and details are not described herein again.
  • N SM1 rmn ⁇ N, N IR
  • N IS represents the size of the virtual IR buffer module 14.
  • the second rate matching module 15 includes: a bit reduction processing unit and a bit repetition processing unit.
  • the bit reduction processing unit is configured to: when N ⁇ N M1 , from the virtual IR buffer module 14 and in advance Start with the S2 group corresponding to the configured second start position, sequentially output the coded bits after the interleaving process in the V groups, and output the next group after the V groups.
  • N ⁇ represents the number of bits available for the transport channel; the bit repetition processing unit, When it is used for ⁇ > ⁇ , starting from the S2 group, the coded bits after the interleaving process in the W+1 groups are sequentially output, and the number of loops is secondary; and from the beginning of the S2 group, V is sequentially output.
  • the device in this embodiment may be used to implement the technical solution of the method embodiment shown in FIG. 3, and the implementation principle and the technical effect are similar, and details are not described herein again.
  • the first group is a system bit
  • the second group to the second group are parity bits
  • N is a positive integer, and represents the length of the coded bit output by the Polar encoder; when the first bit of the coded bit output by the Polar encoder is indicated, the The rate matching module 13 is specifically configured to output the interleaved system bits in the first group to the virtual IR buffer module 14, and sequentially output the interleaved check bits in the second group to the Wth group to the virtual IR.
  • the second rate matching module 15 includes: a bit reduction processing unit and a bit repetition processing unit; wherein, the bit reduction processing unit is configured to output the first group from the virtual IR buffer module when N ⁇ N M1 Interleaving the processed system bits, starting from the S3 group corresponding to the pre-configured third start position in the IR buffer, sequentially outputting the interleaved parity bits in the V groups, and outputting V 1st to Nth data -K-VP interleave coding processed coded bits in the next group after the group; where V satisfies VP ⁇ N data -K ⁇ (V + l)P; N rfato denotes a transport channel a number of available bits; a bit repetition processing unit, configured to, when N ⁇ >N M1 , cyclically output the interleaved systematic bits in the first group from the virtual IR buffer module, and from the virtual IR buffer module Starting from the S3 group, the interleaved check bits in the W+1 groups are sequentially output
  • the system bits after the interleaving process in the first group are output, and from the group S3, the parity bits after the interleaving process in the V' groups are sequentially output; finally, after the V' groups are output 1st to N ⁇ -W'N ⁇ -V'P parity bits in the next group; where, W'P ⁇ N data ⁇ W'+l)N RM1 is satisfied; V' is satisfied ⁇ ⁇ ⁇ - ⁇ ⁇ (V' + 1) P ; where N datc shows the number of bits available for the transport channel.
  • the device in this embodiment may be used to implement the technical solution of the method embodiment shown in FIG. 4, and the implementation principle and the technical effect are similar, and details are not described herein again.
  • the aforementioned program can be stored in a computer readable storage medium.
  • the program when executed, performs the steps including the above-described method embodiments; and the foregoing storage medium includes: a medium that can store program codes, such as a ROM, a RAM, a magnetic disk, or an optical disk.

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Abstract

一种编码的速率匹配处理方法和装置。该方法包括：将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理；其中，M为正整数；根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的第1组至第M组中前面各组的比特编码输出至虚拟IR buffer模块，丢弃第1组至第M组中后面各组的编码比特；根据传输信道可用的比特数目和虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理；将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过传输信道发送比特流。

Description

编码的速率匹配处理方法和装置
技术领域
本发明实施例涉及通信技术， 尤其涉及一种编码的速率匹配处理方法 和装置。 背景技术
目前， Polar码的基本原理是根据特定的条件， 采用巴氏（Bhattacharyya) 参数或者容量 （symmetric capacity) ， 来确定编码矩阵的行向量 （或者列向 量） 。 或者， 采用误码率来确定相应的编码矩阵的行向量 （或者列向量） ， 这样， Polar码能够通过上述方式选取的编码矩阵的行向量 （或者列向量） ， 获得较优的性能， 例如： 误码率， 或者传输速率。
另外， Polar码还可以利用两步速率匹配算法， 来支持混合自动重传请求 (Hybrid Automatic Repeat Request; 简称： HARQ) 功能。 具体的， 该 Polar 码的速率匹配处理具体实现方式为： 将 Polar编码器输出的编码比特分成三 组， 分别对每组进行独立均匀的打孔操作或者重复操作， 从而实现编码比特 的长度能够匹配至虚拟递增冗余缓冲器 （Incremental Redundancy buffer; 简 称： IR buffer) 大小和传输资源大小。
但是，由于在采用两步速率匹配算法是需要将 Polar编码器输出的编码比 特分成三组， 因此， 会与 Polar码编码矩阵的行向量（或者列向量） 的选取产 生了冲突， 即不考虑优先级比特的排列次序和输出次序的情况下， 从而无法 按照上述方式选取编码矩阵的行向量 （或者列向量） ， 使得在译码时性能增 益出现损失，导致严重的译码错误传输，进而导致了 Polar码性能不优的问题。 发明内容
本发明实施例提供一种编码的速率匹配处理方法和装置， 以克服现有 技术中在采用两步速率匹配算法时会与 Polar码编码矩阵的行向量 （或者 列向量） 的选取产生了冲突， 从而造成译码时性能增益出现损失， 导致严 重的译码错误传输， 进而导致了 Polar码性能不优的问题。 本发明实施例第一方面提供一种编码的速率匹配处理方法， 包括： 将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组 中的编码比特进行交织处理； 其中， M为正整数；
根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行 比特缩减处理， 并将缩减处理后的所述第 1 组至第 M组中前面各组的比 特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各 组的编码比特；
根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多 个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer 模块中存放的多个组的编码比特进行重复或缩减处理；
将重复或缩减处理后的编码比特进行串接处理， 生成一个比特流， 并 通过所述传输信道发送所述比特流。
在第一方面的第一种可能实现方式中， 在第 ·组包含 个编码比 特， 所述 /w )表示置换函数， j = {i - l) P + t , = 1,2,L , Μ , i = 0,l,L , Ρ -1 , P = N/M ; N为正整数，且表示所述 Polar编码器输出的编码比特的长度时， 所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行 比特缩减处理， 并将缩减处理后的所述第 1 组至第 M组中前面各组的比 特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各 组的编码比特， 包括：
从所述第 1组开始， 依次将各个组中的交织处理后的编码比特输出给 虚拟 IR buffer模块， 直至输出 NSM1个交织处理后的编码比特为止， 其中， NRM1 = min (N, NIR )； NiS表示所述虚拟 IR buffer模块的大小。
结合第一方面的第一种可能实现方式， 在第一方面的第二种可能实现 方式中，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存 放的多个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理， 包括：
当 Λ^α≤Λ^Μ1时， 从所述虚拟 IR buffer模块中与预先配置的第一起始 位置对应的第 S1 组开始， 依次从各个组中输出交织处理后的编码比特， 直至输出 Ndata个交织处理后的编码比特；
当 N 〉N ^时， 从所述第 S1组开始， 依次循环从各个组中开始输出 交织处理后的编码比特， 直至输出所述 个交织处理后的编码比特； 其 中， 表示传输信道可用的比特数目。
结合第一方面的可能实现方式， 在第一方面的第三种可能实现方式 中， 在第 组包含 ^( ·；)个编码比特， 所述 ^( ·；)表示置换函数， 且 j = (i-l)P + t , = 1,2,L ,M， i = 0,l,L ,Ρ-1 , Ρ = ΝΙΜ； N为正整数， 且表示所 述 Polar编码器输出的编码比特的长度时， 所述根据虚拟 IR buffer模块的 大小， 对 M个组中的多个组的编码比特进行比特缩减处理， 并将缩减处理 后的所述第 1组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer 模块， 丢弃所述第 1组至第 M组中后面各组的编码比特， 包括：
依次输出第 1 组至第 W 组中交织处理后的编码比特给所述虚拟 IR buffer模块， 并输出第 W+1组中第 1至第 NSM1- 个交织处理后的编码比 特给所述虚拟 IR buffer 模块； 其中， W 满足 <NSM1≤ +l ; NRM1 =min(N,NIR)； NiS表示所述虚拟 IR buffer模块的大小。
结合第一方面的第三种可能实现方式， 在第一方面的第四种可能实现 方式中，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存 放的多个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理， 包括：
当 W^ A i时， 从所述虚拟 IR buffer模块中与预先配置的第二起始 位置对应的第 S2组开始， 依次输出 V个组中的交织处理后的编码比特， 并输出 V个组之后的下一个组中的第 1至第 N^a-VP个交织编码处理后的 编码比特； 其中， V满足 vp<N^≤(v+i)p; Nrfato表示传输信道可用的比特 数目；
当 wdata〉wj寸， 从所述第 S2组开始， 依次循环输出 w+i个组中的交 织处理后的编码比特， 且循环次数为 W '次； 再从所述第 S2组开始， 依次 输出 V'+l个组中每个组的第 1至第 N^-W'NSM1个交织处理后的编码比特； 其中， 满足 ιτρ<υ( +ι)ν ； ν'满足 ν <Λ^α- 層 ≤(V'+1)P ; 其中， 表示传输信道可用的比特数目。
结合第一方面的可能实现方式， 在第一方面的第五种可能实现方式 中，在第 1组为***比特，第 2组至第 Μ组为校验比特，且第 j组包含 fN—K (j) 个校验比特， 所述 Λ^·)表示置换函数， 且 = -l)P + ， =1,2,L , -1 , i = 0,l,L ,P-l, P = (N-K)/(M-1); N为正整数， 且表示所述 Polar编码器输 出的编码比特的长度； 表示所述 Polar编码器输出的编码比特的最前面 的 个比特时， 所述根据虚拟 IR buffer模块的大小， 对 M个组中的多个组 的编码比特进行比特缩减处理， 并将缩减处理后的所述第 1 组至第 M组 中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至 第 M组中后面各组的编码比特， 包括：
输出第 1组中交织处理后的***比特给所述虚拟 IR buffer模块，并依 次输出第 2组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模 块， 再输出第 W+1组中第 1至第 个交织处理后的校验比特给 所述虚拟 IRbuffer;其中， W满足 Η^<Λ^Μ1- ≤(1^ + 1)Ρ; NRM1=min(N,NIR)； Nffi表示所述虚拟 IR buffer的大小。
结合第一方面的第五种可能实现方式， 在第一方面的第六种可能实现 方式中，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存 放的多个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理， 包括：
当 W^ A i时， 从所述虚拟 IR buffer模块中输出第 1组中的交织处 理后的***比特，并从所述虚拟 IR buffer模块中与预先配置的第三起始位 置对应的第 S3组开始， 依次输出 V个组中的交织处理后的校验比特， 并 输出 V个组之后的下一个组中的第 1至第 N^a- -VP个交织编码处理后的 编码比特； 其中， V 满足 VP<N^- ≤(V + l ; Nrfato表示传输信道可用的 比特数目；
当 ^〉^^时， 从所述虚拟 IR buffer模块中循环 次输出第 1组中 的交织处理后的***比特， 并从所述虚拟 IR buffer模块中的所述第 S3组 开始， 依次循环输出 W+1 个组中的交织处理后的校验比特， 且循环次数 为 '次； 再输出第 1组中的交织处理后的***比特， 以及从所述第 S3组 开始， 依次输出 V'个组中交织处理后的校验比特； 最后， 输出 V'个组之后 的下一个组中的第 1 至第 N^-W'N^-V 个校验比特； 其中， 满足 W'P<Ndata≤{W'+l)NRM1； V'满足 Υ <Λ^- 履 ≤(V'+1)P; 其中， N datc 示传输信道可用的比特数目。
本发明实施例第二方面提供一种编码的速率匹配处理装置， 包括： 分组模块，用于将 Polar编码器输出的编码比特分成 M个组；其中， M 为正整数；
交织处理模块，用于分别对第 1组至第 M组中的编码比特进行交织处 理；
第一速率匹配模块，用于根据虚拟 IR buffer模块的大小，对 M个组中 的多个组的编码比特进行比特缩减处理， 并将缩减处理后的所述第 1组至 第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块， 丢弃所述 第 1组至第 M组中后面各组的编码比特；
所述 IR buffer模块，用于存放所述第一速率匹配模块输出的多个组的 编码比特；
第二速率匹配模块，用于根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处 理；
编码比特收集模块， 用于将重复或缩减处理后的编码比特进行串接处 理， 生成一个比特流， 并通过所述传输信道发送所述比特流。
在第二方面的第一种可能实现方式中， 在第 ·组包含 (7·；)个编码比 特， 所述 /w ( 表示置换函数， j = {i -l) P + t , = 1, 2,L ,M， i = 0,l,L , Ρ-ί , P = N /M ; N为正整数，且表示所述 Polar编码器输出的编码比特的长度时， 所述第一速率匹配模块具体用于从所述第 1组开始， 依次将各个组中的交 织处理后的编码比特输出给虚拟 IR buffer模块， 直至输出 NSM1个交织处理 后的编码比特为止， 其中， NRMX N,NIR、 Nffi表示所述虚拟 IR buffer 模块的大小。
结合第二方面的第一种可能实现方式， 在第二方面的第二种可能实现 方式中， 所述第二速率匹配模块包括：
比特缩减处理单元， 用于当 N^ A i时， 从所述虚拟 IR buffer模块 中与预先配置的第一起始位置对应的第 S1 组开始， 依次从各个组中输出 交织处理后的编码比特， 直至输出 Ndata个交织处理后的编码比特；
比特重复处理单元， 用于当 Λ^α〉Λ^Μ1时， 从所述第 S 1组开始， 依次 循环从各个组中开始输出交织处理后的编码比特， 直至输出所述 。个交 织处理后的编码比特； 其中， 表示传输信道可用的比特数目。
结合第二方面可能实现方式， 在第二方面的第三种可能实现方式中， 在第 组包含 个编码比特， 所述 表示置换函数， 且 = -i + ， =1,2,L ,Μ , i = 0,l,L ,Ρ-1, Ρ = ΝΙΜ； N为正整数， 且表示所述 Polar编码 器输出的编码比特的长度时， 所述第一速率匹配模块具体用于依次输出第 1组至第 W组中交织处理后的编码比特给所述虚拟 IR buffer模块， 并输 出第 W+1组中第 1至第 NSM1- 个交织处理后的编码比特给所述虚拟 IR buffer模块； 其中， W满足 <NSM1≤(W + 1)P; NRM1=min(N,NIR)； NiS表示 所述虚拟 IR buffer模块的大小。
结合第二方面的第三种可能实现方式， 在第二方面的第四种可能实现 方式中， 所述第二速率匹配模块包括：
比特缩减处理单元， 用于当 N^ A i时， 从所述虚拟 IR buffer模块 中与预先配置的第二起始位置对应的第 S2组开始， 依次输出 V个组中的 交织处理后的编码比特， 并输出 V 个组之后的下一个组中的第 1 至第 N^a-VP个交织编码处理后的编码比特； 其中， V满足 VP<N^≤(V + l ;
Nrfato表示传输信道可用的比特数目；
比特重复处理单元， 用于当 Λ^α〉Λ^Μ1时， 从所述第 S2组开始， 依次 循环输出 W+1个组中的交织处理后的编码比特， 且循环次数为 '次； 再 从所述第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^a-W'NSM1个 交织处理后的编码比特； 其中， 满足 1ΤΡ<Λ^≤ '+1)Λ^Μ1； V'满足 V'P<Ndata-W'NNRM1≤(V'+l)P; 其中， Nrfato表示传输信道可用的比特数目。
结合第二方面的可能实现方式， 在第二方面的第五种可能实现方式 中，在第 1组为***比特，第 2组至第 M组为校验比特，且第 j组包含 fN—K (j) 个校验比特， 所述 Λ^·)表示置换函数， 且 = -l)P + ， =1,2,L , -1 , i = 0,l,L ,P-1, P = (N-K)l(M-\); N为正整数， 且表示所述 Polar编码器输 出的编码比特的长度； 表示所述 Polar编码器输出的编码比特的最前面 的 个比特时， 所述第一速率匹配模块具体用于输出第 1组中交织处理后 的***比特给所述虚拟 IR buffer模块， 并依次输出第 2组至第 W组中交 织处理后的检验比特给所述虚拟 IR buffer模块， 再输出第 W+1组中第 1 至第 个交织处理后的校验比特给所述虚拟 IR buffer模块； 其 中， W满足 <NSM1- ≤(1^ + 1)Ρ; NSM1=min(N,Nw); Nffi表示所述虚拟 IR buffer模块的大小。
结合第二方面的第五种可能实现方式， 在第二方面的第六种可能实现 方式中， 所述第二速率匹配模块包括：
比特缩减处理单元， 用于当 N^≤NM1时， 从所述虚拟 IR buffer模块 中输出第 1组中的交织处理后的***比特，并从所述 IR buffer中与预先配 置的第三起始位置对应的第 S3组开始， 依次输出 V个组中的交织处理后 的校验比特， 并输出 V个组之后的下一个组中的第 1至第 N^- - 个交 织编码处理后的编码比特； 其中， V 满足
Figure imgf000009_0001
Nd血彔示 传输信道可用的比特数目；
比特重复处理单元， 用于当 Λ^α〉Λ^Μ1时， 从所述虚拟 IR buffer模块 中循环 次输出第 1 组中的交织处理后的***比特， 并从所述虚拟 IR buffer模块中的所述第 S3组开始， 依次循环输出 W+1个组中的交织处理 后的校验比特， 且循环次数为 W '次； 再输出第 1组中的交织处理后的*** 比特， 以及从所述第 S3组开始， 依次输出 V'个组中交织处理后的校验比 特； 最后， 输出 v'个组之后的下一个组中的第 1 至第^^-^^^-^ ^个 校 验 比 特 ； 其 中 ， W' 满 足
Figure imgf000009_0002
； V 满 足 V'P<Ndata-W'NNRM1≤(V'+l)P; 其中， Nrfato表示传输信道可用的比特数目。
本发明实施例编码的速率匹配处理方法和装置， 通过将 Polar编码器 输出的编码比特分成 M个组， 并分别对第 1组至第 M组中的编码比特进 行交织处理，根据虚拟 IR buffer模块的大小，对第 M个组中的多个组的编 码比特进行比特缩减处理， 并将缩减处理后的该第 1 组至第 M组中前面 各组的比特编码输出至该虚拟 IR buffer模块，丢弃该第 1组至第 M组中后 面各组的编码比特；根据传输信道可用的比特数目和该虚拟 IR buffer模块 中存放的多个组的编码比特数目进行比较， 并根据比较结果， 对该虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理， 并将重复或 缩减处理后的编码比特进行串接处理， 生成一个比特流， 并通过该传输信 道发送该比特流， 由于将 Polar编码器输出的编码比特随机分成多个组， 并对多个组进行连续地比特缩减处理， 或者比特缩减处理和比特重复处 理， 因此， 不仅能够支持高效灵活的速率匹配技术， 进而能够支持 HARQ 重传， 还能够提高传输效率。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下 面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员来讲， 在 不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明编码的速率匹配处理方法的一个实施例的流程图； 图 2为本发明编码的速率匹配处理方法的另一个实施例的流程图； 图 3为本发明编码的速率匹配处理方法的又一个实施例的流程图； 图 4为本发明编码的速率匹配处理方法的还一个实施例的流程图； 图 5为本发明编码的速率匹配处理装置的一个实施例的结构示意图； 图 6为本发明编码的速率匹配处理装置的另一个实施例的结构示意图。 具体实施方式 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本 发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描 述， 显然，所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提 下所获得的所有其他实施例， 都属于本发明保护的范围。
图 1为本发明编码的速率匹配处理方法的一个实施例的流程图， 如图 1所示， 本实施例的方法可以包括：
步骤 101、 将 Polar编码器输出的编码比特分成 M个组， 并分别对第 1组至第 M组中的编码比特进行交织处理。
在本实施例中， Polar编码器输出的编码比特可以为非***的 Polar编 码比特或者非***的 Polar编码比特。
步骤 102、 根据虚拟 IR buffer模块的大小， 对 M个组中的多个组的编 码比特进行比特缩减处理，并将缩减处理后的该第 1组至第 M组中前面各 组的比特编码输出至该虚拟 IR buffer模块，丢弃该第 1组至第 M组中后面 各组的编码比特。 步骤 103、 根据传输信道可用的比特数目和该虚拟 IR buffer模块中存 放的多个组的编码比特数目进行比较， 并根据比较结果， 对该虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理。
在本实施例中， 传输信道可用的比特数目即为物理层空口的可用资源 的数量。
在本实施例中，若虚拟 IR buffer模块存放的多个组的编码比特数目大 于或者等于传输信道可用的比特数目， 则进行比特缩减处理， 即优先输出 所选的起始位置对应的组的前面的编码比特，丢弃其余的编码比特。另外， 若虚拟 IR buffer模块存放的多个组的编码比特数目小于传输信道可用的 比特数目， 则进行比特重复处理， 从所选的起始位置对应的组开始， 循环 地重复输出各组的编码比特， 优先输出各组的前面的编码比特， 丢弃后面 的编码比特。
其中， 所选的起始位置可以是预定义的， 或者为接收到的无线通信系 统发送的混合自动重传请求 ( Hybrid Automatic Repeat Request ； 简称： HARQ) 冗余版本 （Redundancy Version; 简称： RV) 指示。
步骤 104、 将重复或缩减处理后的编码比特进行串接处理， 生成一个 比特流， 并通过该传输信道发送该比特流。
在本实施例中， 通过将 Polar编码器输出的编码比特分成 M个组， 并 分别对第 1组至第 M组中的编码比特进行交织处理， 根据虚拟 IR buffer 模块的大小， 对第 M个组中的多个组的编码比特进行比特缩减处理， 并将 缩减处理后的该第 1组至第 M组中前面各组的比特编码输出至该虚拟 IR buffer模块， 丢弃该第 1组至第 M组中后面各组的编码比特； 根据传输信 道可用的比特数目和该虚拟 IR buffer模块中存放的多个组的编码比特数 目进行比较， 并根据比较结果， 对该虚拟 IR buffer模块中存放的多个组的 编码比特进行重复或缩减处理， 并将重复或缩减处理后的编码比特进行串 接处理， 生成一个比特流， 并通过该传输信道输出该比特流， 由于将 Polar 编码器输出的编码比特随机分成多个组， 并对多个组进行连续地比特缩减 处理， 或者比特缩减处理和比特重复处理， 因此， 不仅能够支持高效灵活 的速率匹配技术， 进而能够支持 HARQ重传， 还能够提高传输效率。
下面采用几个具体的实施例， 对图 1所示方法实施例的技术方案进行 详细说明。
图 2为本发明编码的速率匹配处理方法的另一个实施例的流程图， 在 上述图 1所示实施例的基础上， 如图 2所示， 在本实施例中， 以 Polar编 码器输出的编码比特可以为非***的 Polar 编码比特为例， 即第 组包含 Λ^·)个编码比特， 该 Λ^·)表示置换函数， 且 = -l)P + ， = 1,2,L , , i = 0,l,L ,P-1 , P = NIM； N为正整数， 且表示该 Polar编码器输出的编码 比特的长度， 详细介绍本实施例的技术方案， 步骤 102的一种具体实现方 式为：
步骤 201、 从第 1组开始， 依次将各个组中的交织处理后的编码比特 输出给虚拟 IR buffer模块， 直至输出 NSM1个交织处理后的编码比特为止， 其中， NRMX N,NIR、 Nffi表示该虚拟 IR buffer模块的大小。
可选地， 步骤 103的一种具体实现方式为：
步骤 202、 比较 NSM1和该传输信道可用的比特数目， 若 Ndata≤NRMl， 则 执行步骤 203; 若 N^〉NSM1， 则执行步骤 204。
步骤 203、 从该虚拟 IR buffer模块中与预先配置的第一起始位置对应 的第 S1 组开始， 依次从各个组中输出交织处理后的编码比特， 直至输出
Ndata个交织处理后的编码比特。
步骤 204、从该第 S1组开始， 依次循环从各个组中开始输出交织处理 后的编码比特， 直至输出该 Nrfato个交织处理后的编码比特； 其中， Ndata 示传输信道可用的比特数目。
图 3为本发明编码的速率匹配处理方法的又一个实施例的流程图， 在 上述图 1所示实施例的基础上， 如图 3所示， 在本实施例中， 以 Polar编 码器输出的编码比特可以为非***的 Polar 编码比特为例， 即第 组包含
Λ^·)个编码比特， 该 Λ^·)表示置换函数， 且 = -l)P + ， = 1,2,L , , i = 0,l,L ,P-l , P = NIM ; N为正整数， 且表示该 Polar编码器输出的编码 比特的长度， 详细介绍本实施例的技术方案， 步骤 102的另一种具体实现 方式为：
步骤 301、依次输出第 1组至第 W组中交织处理后的编码比特给该虚 拟 IR buffer模块， 并输出第 W+1组中第 1至第 NSM1 - 个交织处理后的 编码比特给该虚拟 IR buffer模块。 其中， W满足 <NSM1≤(W + 1)P; NRM1=min(N,NIR) Nffi表示该虚拟 IR buffer模块的大小。
可选地， 步骤 103的另一种具体实现方式为：
步骤 302、 比较 NSM1和该传输信道可用的比特数目， 若 Ndata≤NRMl 则 执行步骤 303; 若 U RM1, 则执行步骤 304。
步骤 303、 从该虚拟 IR buffer模块中与预先配置的第二起始位置对应 的第 S2组开始， 依次输出 V个组中的交织处理后的编码比特， 并输出 V 个组之后的下一个组中的第 1至第 N^a-VP个交织编码处理后的编码比特。
其中， V满足 VP<N^≤(V + l ; Nrfato表示传输信道可用的比特数目。 步骤 304、 从该第 S2组开始， 依次循环输出 W+1个组中的交织处理 后的编码比特，且循环次数为 '次；再从该第 S2组开始，依次输出 V'+l个 组中每个组的第 1至第 N^a-W'NSM1个交织处理后的编码比特。其中， 满 足 Ρ<Λ^≤( +1)Λ^Μ1 ; V'满足 ν <Λ^- 履履 ^(V'+l) ; 其中， Ndata 表示传输信道可用的比特数目。
图 4为本发明编码的速率匹配处理方法的还一个实施例的流程图， 在 上述图 1所示实施例的基础上， 如图 4所示， 在本实施例中， 以 Polar编 码器输出的编码比特可以为***的 Polar编码比特为例， 即第 1组为*** 比特， 第 2组至第 M组为校验比特， 且第 组包含 (7·；)个校验比特， 该 表示置换函数， 且 = 1)Ρ + ， = 1,2,L ,M- 1 ， i = 0,l,L ,P-l , P = (N-K)/(M-1); N为正整数， 且表示该 Polar编码器输出的编码比特的 长度； 表示该 Polar编码器输出的编码比特的最前面的 个比特， 详细 介绍本实施例的技术方案， 步骤 102的又一种具体实现方式为：
步骤 401、 输出第 1组中交织处理后的***比特给该虚拟 IR buffer模 块， 并依次输出第 2 组至第 W 组中交织处理后的检验比特给该虚拟 IR buffer模块， 再输出第 W+1组中第 1至第 NSM1 个交织处理后的校 验比特给该虚拟 IR buffer； 其中， W 满足 <NSM1- ≤ y+l)P ； NRM1 = min {N, N1R )； Nffi表示该虚拟 IR buffer的大小。
可选地， 步骤 103的又一种具体实现方式为：
步骤 402、 比较 NSM1和该传输信道可用的比特数目， 若 Ndata≤N 则 执行步骤 403; 若 N 〉NffM1， 则执行步骤 404。 步骤 403、 从该虚拟 IR buffer模块中输出第 1组中的交织处理后的系 统比特，并从该虚拟 IR buffer模块中与预先配置的第三起始位置对应的第 S3组开始， 依次输出 V个组中的交织处理后的校验比特， 并输出 V个组 之后的下一个组中的第 1至第 N^- -VP个交织编码处理后的编码比特； 其中， V满足 VP<N^- ≤(V + l ; N ^表示传输信道可用的比特数目。
步骤 404、从该虚拟 IR buffer模块中循环 次输出第 1组中的交织处 理后的***比特， 并从该虚拟 IR buffer模块中的该第 S3组开始， 依次循 环输出 W+1个组中的交织处理后的校验比特， 且循环次数为 '次； 再输 出第 1组中的交织处理后的***比特，以及从该第 S3组开始，依次输出 V' 个组中交织处理后的校验比特； 最后， 输出 V'个组之后的下一个组中的第 1至第 Λ^- W'A -V'P个校验比特； 其中， 满足 Ρ<υ( +1)Λ^Μ1 ; V'满足 ν <Λ^α- 層 SM1≤(V'+1)P ; 其中， Nrfato表示传输信道可用的比特 数目。
图 5为本发明编码的速率匹配处理装置的一个实施例的结构示意图， 如图 5所示， 本实施例的装置可以包括： 分组模块 11、 交织处理模块 12、 第一速率匹配模块 13、 IR buffer模块 14、 第二速率匹配模块 15和编码比 特收集模块 16， 其中， 分组模块 11用于将 Polar编码器输出的编码比特 分成 M个组； 其中， M为正整数； 交织处理模块 12用于分别对第 1组至 第 M组中的编码比特进行交织处理； 第一速率匹配模块 13用于根据虚拟 IR buffer模块 14的大小， 对 M个组中的多个组的编码比特进行比特缩减 处理， 并将缩减处理后的该第 1 组至第 M组中前面各组的比特编码输出 至该虚拟 IR buffer模块 14， 丢弃该第 1组至第 M组中后面各组的编码比 特， 并丢弃后面各组的编码比特； IR buffer模块 14用于存放该第一速率 匹配模块输出的多个组的编码比特； 第二速率匹配模块 15用于根据传输 信道可用的比特数目和该虚拟 IR buffer模块中存放的多个组的编码比特 数目进行比较， 并根据比较结果， 对该虚拟 IR buffer模块 14中存放的多 个组的编码比特进行重复或缩减处理； 编码比特收集模块 16用于将重复 或缩减处理后的编码比特进行串接处理， 生成一个比特流， 并通过该传输 信道发送该比特流。
本实施例的装置， 可以用于执行图 1所示方法实施例的技术方案， 其 实现原理和技术效果类似， 此处不再赘述。
图 6 为本发明编码的速率匹配处理装置的另一个实施例的结构示意 图，如图 6所示，本实施例的装置在图 5所示装置结构的基础上，在第 组 包含 个编码比特， 该 Λ^·)表示置换函数，且 = -l)P + ， = 1,2,L ,M， i = 0,l,L ,Ρ-1, Ρ = ΝΙΜ ; N为正整数， 且表示该 Polar编码器输出的编码 比特的长度时， 该第一速率匹配模块 13具体用于从该第 1组开始， 依次 将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块 14， 直至 输出 NSM1个交织处理后的编码比特为止， 其中， NRMX N,NIR、 NIR彔示 该虚拟 IR buffer模块 14的大小。
可选地， 第二速率匹配模块 15包括： 比特缩减处理单元 151和比特 重复处理单元 152; 其中， 比特缩减处理单元 151用于当 N^A≤NSM1时， 从 该虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1组开始， 依次从各个组中输出交织处理后的编码比特， 直至输出 NRFATO个交织处理后 的编码比特； 比特重复处理单元 152用于当 N^A〉NSM1时， 从该第 S1组开 始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出该 个交织处理后的编码比特； 其中， NRFATO表示传输信道可用的比特数目。
本实施例的装置， 可以用于执行图 2所示方法实施例的技术方案， 其 实现原理和技术效果类似， 此处不再赘述。
进一步的， 在本发明的又一个实施例中， 在上述图 5所示实施例的基 础上， 在第 组包含 ( 个编码比特， 该 表示置换函数， 且 j = (i-l)P + t , = 1,2,L ,Μ , i = 0,l,L ,Ρ-1 , Ρ = ΝΙΜ； N均为正整数， 且表示 该 Polar编码器输出的编码比特的长度时，该第一速率匹配模块 13具体用 于依次输出第 1组至第 W组中交织处理后的编码比特给该虚拟 IR buffer 模块 14， 并输出第 W+1组中第 1至第 NSM1 - 个交织处理后的编码比特 给该虚拟 IR buffer 模块 14; 其中， W 满足 < NSM1≤ +1)P； NRM1=rmn{N,NIR)； NIS表示该虚拟 IR buffer模块 14的大小。
可选地， 该第二速率匹配模块 15 包括： 比特缩减处理单元和比特重 复处理单元； 其中， 比特缩减处理单元， 用于当 N^≤N M1时， 从该虚拟 IR buffer模块 14中与预先配置的第二起始位置对应的第 S2组开始， 依次输 出 V个组中的交织处理后的编码比特， 并输出 V个组之后的下一个组中 的第 1 至第 N^a-VP个交织编码处理后的编码比特； 其中， V 满足 VP<Ndata≤(V + l)P; N ^表示传输信道可用的比特数目； 比特重复处理单元， 用于当 ^〉^^时， 从该第 S2组开始， 依次循环输出 W+1个组中的交织 处理后的编码比特， 且循环次数为 次； 再从该第 S2组开始， 依次输出 V'+l个组中每个组的第 1 至第 N^-W'NSM1个交织处理后的编码比特； 其 中， W'满足 Η^<υ '+1)Λ^Μ1 ; V'满足 ν <Λ^- 履履 ^(V'+l) ; 其中， 表示传输信道可用的比特数目。
本实施例的装置， 可以用于执行图 3所示方法实施例的技术方案， 其 实现原理和技术效果类似， 此处不再赘述。
更进一步的， 在本发明的还一个实施例中， 在上述图 5所示实施例的 基础上， 在第 1组为***比特， 第 2组至第 Μ组为校验比特， 且第 组包 含 Λ^( ·)个校验比特， 所述 表示置换函数， 且 · = ( _1)Ρ+ ， = 1,2,L ,M— 1， i = 0,l,L ,P-l , Ρ = (Ν -Κ)/(Μ -1)； N为正整数， 且表示所述 Polar编码器输出的编码比特的长度； 表示所述 Polar编码器输出的编码 比特的最前面的 个比特时，所述第一速率匹配模块 13具体用于输出第 1 组中交织处理后的***比特给所述虚拟 IR buffer模块 14，并依次输出第 2 组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模块 14， 再输 出第 W+1组中第 1至第 NSM1- - 个交织处理后的校验比特给所述虚拟 IR buffer模块 14; 其中， W满足 < ^ - ≤(1^+1)Ρ； NSM1 =min(N,NK)； Nffi表示所述虚拟 IR buffer模块 14的大小。
可选地， 第二速率匹配模块 15包括： 比特缩减处理单元和比特重复 处理单元； 其中， 比特缩减处理单元， 用于当 N^≤NM1时， 从该虚拟 IR buffer模块中输出第 1组中的交织处理后的***比特， 并从该 IR buffer中 与预先配置的第三起始位置对应的第 S3组开始， 依次输出 V个组中的交 织处理后的校验比特， 并输出 V 个组之后的下一个组中的第 1 至第 Ndata-K-VP个交织编码处理后 的编码 比特； 其中 ， V 满足 VP<Ndata-K≤(V + l)P; Nrfato表示传输信道可用的比特数目； 比特重复处理 单元， 用于当 N^〉NM1时， 从该虚拟 IR buffer模块中循环 次输出第 1 组中的交织处理后的***比特， 并从该虚拟 IR buffer模块中的该第 S3组 开始， 依次循环输出 W+1 个组中的交织处理后的校验比特， 且循环次数 为 '次； 再输出第 1组中的交织处理后的***比特， 以及从该第 S3组开 始， 依次输出 V'个组中交织处理后的校验比特； 最后， 输出 V'个组之后的 下一个组中的第 1 至第 N^-W'N^-V'P个校验比特； 其中， 满足 W'P<Ndata≤{W'+l)NRM1； V'满足 Υ <Λ^- 履 ≤(V'+1)P; 其中， N datc 示传输信道可用的比特数目。
本实施例的装置， 可以用于执行图 4所示方法实施例的技术方案， 其 实现原理和技术效果类似， 此处不再赘述。
本领域普通技术人员可以理解： 实现上述各方法实施例的全部或部分 步骤可以通过程序指令相关的硬件来完成。 前述的程序可以存储于一计算 机可读取存储介质中。 该程序在执行时， 执行包括上述各方法实施例的步 骤； 而前述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存 储程序代码的介质。
最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非 对其限制； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的 普通技术人员应当理解： 其依然可以对前述各实施例所记载的技术方案进 行修改， 或者对其中部分或者全部技术特征进行等同替换； 而这些修改或 者替换， 并不使相应技术方案的本质脱离本发明各实施例技术方案的范 围。

Claims

权 利 要 求 书
1、 一种编码的速率匹配处理方法， 其特征在于， 包括：
将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组 中的编码比特进行交织处理； 其中， M为正整数；
根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行 比特缩减处理， 并将缩减处理后的所述第 1 组至第 M组中前面各组的比 特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各 组的编码比特；
根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多 个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer 模块中存放的多个组的编码比特进行重复或缩减处理；
将重复或缩减处理后的编码比特进行串接处理， 生成一个比特流， 并 通过所述传输信道发送所述比特流。
2、 根据权利要求 1 所述的方法， 其特征在于， 在第 组包含 ^ ( )个 编码比特， 所述 ^·)表示置换函数， 且 = -l) P + ， = 1,2,L ,M， i = 0,l,L , P -1 , P = N I M ; N为正整数， 且表示所述 Polar编码器输出的编 码比特的长度时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个 组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组 中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至 第 M组中后面各组的编码比特， 包括：
从所述第 1组开始， 依次将各个组中的交织处理后的编码比特输出给 虚拟 IR buffer模块， 直至输出 NSM1个交织处理后的编码比特为止， 其中， NRM1 = min (N, NIR )； NiS表示所述虚拟 IR buffer模块的大小。
3、 根据权利要求 2所述的方法， 其特征在于， 所述根据传输信道可 用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目 进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的 编码比特进行重复或缩减处理， 包括：
当 W^ A i时， 从所述虚拟 IR buffer模块中与预先配置的第一起始 位置对应的第 S1 组开始， 依次从各个组中输出交织处理后的编码比特， 直至输出 Ndata个交织处理后的编码比特； 当 Λ^α»^^时， 从所述第 SI组开始， 依次循环从各个组中开始输出 交织处理后的编码比特， 直至输出所述 Nrfato个交织处理后的编码比特； 其 中， 表示传输信道可用的比特数目。
4、 根据权利要求 1 所述的方法， 其特征在于， 在第 组包含 ^( )个 编码比特， 所述 / )表示置换函数， 且 = -l)P + ， =1,2,L ,Μ , i = 0,l,L ,P-1, P = NIM； N为正整数， 且表示所述 Polar编码器输出的编 码比特的长度时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个 组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组 中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至 第 M组中后面各组的编码比特， 包括：
依次输出第 1 组至第 W 组中交织处理后的编码比特给所述虚拟 IR buffer模块， 并输出第 W+1组中第 1至第 NSM1- 个交织处理后的编码比 特给所述虚拟 IR buffer 模块； 其中， W 满足 <NSM1≤ +l ; NRM1=rmn{N,NIR)； NiS表示所述虚拟 IR buffer模块的大小。
5、 根据权利要求 4所述的方法， 其特征在于， 所述根据传输信道可 用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目 进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的 编码比特进行重复或缩减处理， 包括：
当 W^ A i时， 从所述虚拟 IR buffer模块中与预先配置的第二起始 位置对应的第 S2组开始， 依次输出 V个组中的交织处理后的编码比特， 并输出 V个组之后的下一个组中的第 1至第 N^a-vp个交织编码处理后的 编码比特； 其中， V满足
Figure imgf000019_0001
Nrfato表示传输信道可用的比特 数目；
当 wdata〉wj寸， 从所述第 S2组开始， 依次循环输出 w+i个组中的交 织处理后的编码比特， 且循环次数为 '次； 再从所述第 S2组开始， 依次 输出 V'+l个组中每个组的第 1至第 N^-W'NSM1个交织处理后的编码比特； 其中， W'满足 Η^<υ( +1)ν ； V'满足 ν'Ρ<Λ^α- 層 ≤(V'+1)P; 其中， 表示传输信道可用的比特数目。
6、 根据权利要求 1所述的方法， 其特征在于， 在第 1组为***比特， 第 2组至第 Μ组为校验比特， 且第 ·组包含 (7·；)个校验比特， 所述 ^( ) 表示置换 函 数 ， 且 j = (i-l)P + t ， = 1,2,L , -1 ， i = 0,l,L ,P-l ，
P = (N-K)/(M-1) ; N为正整数， 且表示所述 Polar 编码器输出的编码比 特的长度； 表示所述 Polar编码器输出的编码比特的最前面的 个比特 时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特 进行比特缩减处理， 并将缩减处理后的所述第 1 组至第 M组中前面各组 的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后 面各组的编码比特， 包括：
输出第 1组中交织处理后的***比特给所述虚拟 IR buffer模块，并依 次输出第 2组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模 块， 再输出第 W+1组中第 1至第 个交织处理后的校验比特给 所述虚拟 IR buffer;其中， W满足 Η^<Λ^Μ1- ≤(1^ + 1)Ρ； NRM1 =min(N,NIR)；
Nffi表示所述虚拟 IR buffer的大小。
7、 根据权利要求 6所述的方法， 其特征在于， 所述根据传输信道可 用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目 进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的 编码比特进行重复或缩减处理， 包括：
当 W^ A i时， 从所述虚拟 IR buffer模块中输出第 1组中的交织处 理后的***比特，并从所述虚拟 IR buffer模块中与预先配置的第三起始位 置对应的第 S3组开始， 依次输出 V个组中的交织处理后的校验比特， 并 输出 V个组之后的下一个组中的第 1至第 N^- -VP个交织编码处理后的 编码比特； 其中， V 满足 VP<N^- ≤(V + l ; Nrfato表示传输信道可用的 比特数目；
当 ^〉^^时， 从所述虚拟 IR buffer模块中循环 次输出第 1组中 的交织处理后的***比特， 并从所述虚拟 IR buffer模块中的所述第 S3组 开始， 依次循环输出 W+1 个组中的交织处理后的校验比特， 且循环次数 为 '次； 再输出第 1组中的交织处理后的***比特， 以及从所述第 S3组 开始， 依次输出 V'个组中交织处理后的校验比特； 最后， 输出 V'个组之后 的下一个组中的第 1 至第 N^-W'N^-V 个校验比特； 其中， 满足 W'P<Ndata≤(W'+l)NRM1 ； V'满足 Υ <Λ^- 履履 ^(V'+l) ; 其中， N datc 示传输信道可用的比特数目。
8、 一种编码的速率匹配处理装置， 其特征在于， 包括： 分组模块，用于将 Polar编码器输出的编码比特分成 M个组；其中， M 为正整数；
交织处理模块，用于分别对第 1组至第 M组中的编码比特进行交织处 理；
第一速率匹配模块，用于根据虚拟 IR buffer模块的大小，对 M个组中 的多个组的编码比特进行比特缩减处理， 并将缩减处理后的所述第 1组至 第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块， 丢弃所述 第 1组至第 M组中后面各组的编码比特；
所述 IR buffer模块，用于存放所述第一速率匹配模块输出的多个组的 编码比特；
第二速率匹配模块，用于根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较， 并根据比较结果， 对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处 理；
编码比特收集模块， 用于将重复或缩减处理后的编码比特进行串接处 理， 生成一个比特流， 并通过所述传输信道发送所述比特流。
9、 根据权利要求 8所述的装置， 其特征在于， 在第 组包含^ ( 个 编码比特， 所述 Λ^·)表示置换函数， 且 = -l) P + ， = 1,2,L ,M， i = 0,l,L ,Ρ -1 , Ρ = Ν /Μ； N为正整数， 且表示所述 Polar编码器输出的编 码比特的长度时， 所述第一速率匹配模块具体用于从所述第 1组开始， 依 次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块，直至输 出 个交织处理后的编码比特为止， 其中， NRMX N,Nm Nffi表示所 述虚拟 IR buffer模块的大小。
10、 根据权利要求 9所述的装置， 其特征在于， 所述第二速率匹配模 块包括：
比特缩减处理单元， 用于当 N^ A i时， 从所述虚拟 IR buffer模块 中与预先配置的第一起始位置对应的第 S1 组开始， 依次从各个组中输出 交织处理后的编码比特， 直至输出 Ndata个交织处理后的编码比特；
比特重复处理单元， 用于当 N 〉N ^时， 从所述第 S1组开始， 依次 循环从各个组中开始输出交织处理后的编码比特， 直至输出所述 Nrfato个交 织处理后的编码比特； 其中， 表示传输信道可用的比特数目。
11、 根据权利要求 8所述的装置， 其特征在于， 在第 组包含 个 编码比特， 所述 Λ^·)表示置换函数， 且 = -l)P + ， = 1,2,L ,M， i = 0,l,L ,P-1, P = NIM ; N为正整数， 且表示所述 Polar编码器输出的编 码比特的长度时，所述第一速率匹配模块具体用于依次输出第 1组至第 W 组中交织处理后的编码比特给所述虚拟 IR buffer模块， 并输出第 W+1组 中第 1至第 NSM1- 个交织处理后的编码比特给所述虚拟 IR buffer模块； 其中， W满足 <NSM1≤ y+l)P; NRM1=m (N,NIR)； Nffi表示所述虚拟 IR buffer模块的大小。
12、 根据权利要求 11 所述的装置， 其特征在于， 所述第二速率匹配 模块包括：
比特缩减处理单元， 用于当 N^ A i时， 从所述虚拟 IR buffer模块 中与预先配置的第二起始位置对应的第 S2组开始， 依次输出 V个组中的 交织处理后的编码比特， 并输出 V 个组之后的下一个组中的第 1 至第 Λ^。- 个交织编码处理后的编码比特； 其中， V满足 VP<N^≤(V + 1)P; Nrfato表示传输信道可用的比特数目；
比特重复处理单元， 用于当 Λ^α〉Λ^Μ1时， 从所述第 S2组开始， 依次 循环输出 W+1个组中的交织处理后的编码比特， 且循环次数为 '次； 再 从所述第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^a-W'NSM1个 交织处理后的编码比特； 其中， 满足
Figure imgf000022_0001
; V'满足 V'P<Ndata-W'NNRM1≤(V'+l)P; 其中， Nrfato表示传输信道可用的比特数目。
13、根据权利要求 8所述的装置， 其特征在于， 在第 1组为***比特， 第 2组至第 M组为校验比特， 且第 ·组包含 (7·；)个校验比特， 所述 ^( ；) 表示置换 函 数 ， 且 j = (i-l)P + t ， = 1,2,L , -1 ， i = 0,l,L ,P-l ， P = {N-K)/{M-1); N为正整数， 且表示所述 Polar编码器输出的编码比特 的长度； 表示所述 Polar编码器输出的编码比特的最前面的 个比特时， 所述第一速率匹配模块具体用于输出第 1组中交织处理后的***比特给所 述虚拟 IR buffer模块， 并依次输出第 2组至第 W组中交织处理后的检验 比特给所述虚拟 IR buffer模块， 再输出第 W+1组中第 1至第 NffM1 个交织处理后的校验比特给所述虚拟 IR buffer 模块； 其中， W 满足 WP<NRM1-K≤(W + 1)P； NRM1=min(N,NIR)； Nffi表示所述虚拟 IR buffer模块 的大小。
14、 根据权利要求 13 所述的装置， 其特征在于， 所述第二速率匹配 模块包括：
比特缩减处理单元， 用于当 N^ A i时， 从所述虚拟 IR buffer模块 中输出第 1组中的交织处理后的***比特，并从所述 IR buffer中与预先配 置的第三起始位置对应的第 S3组开始， 依次输出 V个组中的交织处理后 的校验比特， 并输出 V个组之后的下一个组中的第 1至第 N^- - 个交 织编码处理后的编码比特； 其中， V 满足 VP<N^- ≤(V + 1)P; Nrfato表示 传输信道可用的比特数目；
比特重复处理单元， 用于当 Λ^α〉Λ^Μ1时， 从所述虚拟 IR buffer模块 中循环 次输出第 1 组中的交织处理后的***比特， 并从所述虚拟 IR buffer模块中的所述第 S3组开始， 依次循环输出 W+1个组中的交织处理 后的校验比特， 且循环次数为 W '次； 再输出第 1组中的交织处理后的*** 比特， 以及从所述第 S3组开始， 依次输出 V'个组中交织处理后的校验比 特； 最后， 输出 V'个组之后的下一个组中的第 1 至第^^-^^^-^ ^个 校 验 比 特 ； 其 中 ， W' 满 足
Figure imgf000023_0001
； V 满 足 V'P<Ndata-W'NNRM1≤(V'+l)P; 其中， Nrfato表示传输信道可用的比特数目。
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