CN105637767A

CN105637767A - 编码的速率匹配处理方法和装置

Info

Publication number: CN105637767A
Application number: CN201480056827.2A
Authority: CN
Inventors: 陈军; 李斌; 沈晖
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2014-02-20
Filing date: 2014-02-20
Publication date: 2016-06-01
Anticipated expiration: 2034-02-20
Also published as: EP3098970B1; CN110572165A; RU2679732C1; CN110572165B; EP3799314A1; CA2972929A1; EP3098970A4; WO2015123842A1; CN105637767B; CA2972929C; EP3098970A1; EP3799314B1

Abstract

一种编码的速率匹配处理方法和装置。该方法包括：将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理；其中，M为正整数；根据虚拟IR？buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的第1组至第M组中前面各组的比特编码输出至虚拟IR？buffer模块，丢弃第1组至第M组中后面各组的编码比特；根据传输信道可用的比特数目和虚拟IR？buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对虚拟IR？buffer模块中存放的多个组的编码比特进行重复或缩减处理；将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过传输信道发送比特流。

Description

编码的速率匹配处理方法和装置

技术领域

本发明实施例涉及通信技术，尤其涉及一种编码的速率匹配处理方法和装置。背景技术

目前， Polar码的基本原理是根据特定的条件，采用巴氏（Bhattacharyya) 参数或者容量（symmetric capacity) ，来确定编码矩阵的行向量（或者列向量）。或者，采用误码率来确定相应的编码矩阵的行向量（或者列向量），这样， Polar码能够通过上述方式选取的编码矩阵的行向量（或者列向量），获得较优的性能，例如：误码率，或者传输速率。

另外， Polar码还可以利用两步速率匹配算法，来支持混合自动重传请求 (Hybrid Automatic Repeat Request; 简称： HARQ) 功能。具体的，该 Polar 码的速率匹配处理具体实现方式为：将 Polar编码器输出的编码比特分成三组，分别对每组进行独立均匀的打孔操作或者重复操作，从而实现编码比特的长度能够匹配至虚拟递增冗余缓冲器（Incremental Redundancy buffer; 简称： IR buffer) 大小和传输资源大小。

但是，由于在采用两步速率匹配算法是需要将 Polar编码器输出的编码比特分成三组，因此，会与 Polar码编码矩阵的行向量（或者列向量）的选取产生了冲突，即不考虑优先级比特的排列次序和输出次序的情况下，从而无法按照上述方式选取编码矩阵的行向量（或者列向量），使得在译码时性能增益出现损失，导致严重的译码错误传输，进而导致了 Polar码性能不优的问题。发明内容

本发明实施例提供一种编码的速率匹配处理方法和装置，以克服现有技术中在采用两步速率匹配算法时会与 Polar码编码矩阵的行向量（或者列向量）的选取产生了冲突，从而造成译码时性能增益出现损失，导致严重的译码错误传输，进而导致了 Polar码性能不优的问题。本发明实施例第一方面提供一种编码的速率匹配处理方法，包括：将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组中的编码比特进行交织处理；其中， M为正整数；

根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1 组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特；

根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer 模块中存放的多个组的编码比特进行重复或缩减处理；

将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过所述传输信道发送所述比特流。

在第一方面的第一种可能实现方式中，在第 ·组包含个编码比特，所述 /w )表示置换函数， j = {i - l) P + t , = 1,2,L , Μ , i = 0,l,L , Ρ -1 , P = N/M ; N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1 组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特，包括：

从所述第 1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块，直至输出 N_SM1个交织处理后的编码比特为止，其中， N_RM1 = min (N, N_IR )； N_iS表示所述虚拟 IR buffer模块的大小。

结合第一方面的第一种可能实现方式，在第一方面的第二种可能实现方式中，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：

当 Λ^_α≤Λ^_Μ1时，从所述虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1 组开始，依次从各个组中输出交织处理后的编码比特，直至输出 N_data个交织处理后的编码比特；

当 N 〉N ^时，从所述第 S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出所述个交织处理后的编码比特；其中，表示传输信道可用的比特数目。

结合第一方面的可能实现方式，在第一方面的第三种可能实现方式中，在第组包含 ^( ·；)个编码比特，所述 ^( ·；)表示置换函数，且 j = (i-l)P + t , = 1,2,L ,M， i = 0,l,L ,Ρ-1 , Ρ = ΝΙΜ； N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer 模块，丢弃所述第 1组至第 M组中后面各组的编码比特，包括：

依次输出第 1 组至第 W 组中交织处理后的编码比特给所述虚拟 IR buffer模块，并输出第 W+1组中第 1至第 N_SM1- 个交织处理后的编码比特给所述虚拟 IR buffer 模块；其中， W 满足 <N_SM1≤ +l _; N_RM1 =min(N,N_IR)； N_iS表示所述虚拟 IR buffer模块的大小。

结合第一方面的第三种可能实现方式，在第一方面的第四种可能实现方式中，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：

当 W^ A i时，从所述虚拟 IR buffer模块中与预先配置的第二起始位置对应的第 S2组开始，依次输出 V个组中的交织处理后的编码比特，并输出 V个组之后的下一个组中的第 1至第 N^_a-VP个交织编码处理后的编码比特；其中， V满足 vp<N^≤(v+i)p_; N_rfato表示传输信道可用的比特数目；

当 w_data〉wj寸，从所述第 S2组开始，依次循环输出 w+i个组中的交织处理后的编码比特，且循环次数为 W '次；再从所述第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^-W'N_SM1个交织处理后的编码比特；其中，满足 ιτρ<υ( +ι)ν ； ν'满足 ν <Λ^_α- 層 ≤(V'+1)P ; 其中，表示传输信道可用的比特数目。

结合第一方面的可能实现方式，在第一方面的第五种可能实现方式中，在第 1组为***比特，第 2组至第 Μ组为校验比特，且第 j组包含 f_N—_K (j) 个校验比特，所述 Λ^·)表示置换函数，且 = -l)P + ， =1,2,L , -1 , i = 0,l,L ,P-l, P = (N-K)/(M-1); N为正整数，且表示所述 Polar编码器输出的编码比特的长度；表示所述 Polar编码器输出的编码比特的最前面的个比特时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1 组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特，包括：

输出第 1组中交织处理后的***比特给所述虚拟 IR buffer模块，并依次输出第 2组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模块，再输出第 W+1组中第 1至第个交织处理后的校验比特给所述虚拟 IRbuffer;其中， W满足 Η^<Λ^_Μ1- ≤(1^ + 1)Ρ; N_RM1=min(N,N_IR)； N_ffi表示所述虚拟 IR buffer的大小。

结合第一方面的第五种可能实现方式，在第一方面的第六种可能实现方式中，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：

当 W^ A i时，从所述虚拟 IR buffer模块中输出第 1组中的交织处理后的***比特，并从所述虚拟 IR buffer模块中与预先配置的第三起始位置对应的第 S3组开始，依次输出 V个组中的交织处理后的校验比特，并输出 V个组之后的下一个组中的第 1至第 N^_a- -VP个交织编码处理后的编码比特；其中， V 满足 VP<N^- ≤(V + l _; N_rfato表示传输信道可用的比特数目；

当 ^〉^^时，从所述虚拟 IR buffer模块中循环次输出第 1组中的交织处理后的***比特，并从所述虚拟 IR buffer模块中的所述第 S3组开始，依次循环输出 W+1 个组中的交织处理后的校验比特，且循环次数为 '次；再输出第 1组中的交织处理后的***比特，以及从所述第 S3组开始，依次输出 V'个组中交织处理后的校验比特；最后，输出 V'个组之后的下一个组中的第 1 至第 N^-W'N^-V 个校验比特；其中，满足 W'P<N_data≤{W'+l)N_RM1； V'满足 Υ <Λ^- 履 ≤(V'+1)P_; 其中， N _datc 示传输信道可用的比特数目。

本发明实施例第二方面提供一种编码的速率匹配处理装置，包括：分组模块，用于将 Polar编码器输出的编码比特分成 M个组；其中， M 为正整数；

交织处理模块，用于分别对第 1组至第 M组中的编码比特进行交织处理；

第一速率匹配模块，用于根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特；

所述 IR buffer模块，用于存放所述第一速率匹配模块输出的多个组的编码比特；

第二速率匹配模块，用于根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理；

编码比特收集模块，用于将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过所述传输信道发送所述比特流。

在第二方面的第一种可能实现方式中，在第 ·组包含 (7·；)个编码比特，所述 /w ( 表示置换函数， j = {i -l) P + t , = 1, 2,L ,M， i = 0,l,L , Ρ-ί , P = N /M ; N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述第一速率匹配模块具体用于从所述第 1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块，直至输出 N_SM1个交织处理后的编码比特为止，其中， N_RMX N,N_IR、 N_ffi表示所述虚拟 IR buffer 模块的大小。

结合第二方面的第一种可能实现方式，在第二方面的第二种可能实现方式中，所述第二速率匹配模块包括：

比特缩减处理单元，用于当 N^ A i时，从所述虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1 组开始，依次从各个组中输出交织处理后的编码比特，直至输出 N_data个交织处理后的编码比特；

比特重复处理单元，用于当 Λ^_α〉Λ^_Μ1时，从所述第 S 1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出所述。个交织处理后的编码比特；其中，表示传输信道可用的比特数目。

结合第二方面可能实现方式，在第二方面的第三种可能实现方式中，在第组包含个编码比特，所述表示置换函数，且 = -i ₊ ， =1,2,L ,Μ , i = 0,l,L ,Ρ-1, Ρ = ΝΙΜ； N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述第一速率匹配模块具体用于依次输出第 1组至第 W组中交织处理后的编码比特给所述虚拟 IR buffer模块，并输出第 W+1组中第 1至第 N_SM1- 个交织处理后的编码比特给所述虚拟 IR buffer模块；其中， W满足 <N_SM1≤(W + 1)P; N_RM1=min(N,N_IR)； N_iS表示所述虚拟 IR buffer模块的大小。

结合第二方面的第三种可能实现方式，在第二方面的第四种可能实现方式中，所述第二速率匹配模块包括：

比特缩减处理单元，用于当 N^ A i时，从所述虚拟 IR buffer模块中与预先配置的第二起始位置对应的第 S2组开始，依次输出 V个组中的交织处理后的编码比特，并输出 V 个组之后的下一个组中的第 1 至第 N^_a-VP个交织编码处理后的编码比特；其中， V满足 VP<N^≤(V + l ;

N_rfato表示传输信道可用的比特数目；

比特重复处理单元，用于当 Λ^_α〉Λ^_Μ1时，从所述第 S2组开始，依次循环输出 W+1个组中的交织处理后的编码比特，且循环次数为 '次；再从所述第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^_a-W'N_SM1个交织处理后的编码比特；其中，满足 1ΤΡ<Λ^≤ '+1)Λ^_Μ1； V'满足 V'P<N_data-W'NN_RM1≤(V'+l)P; 其中， N_rfato表示传输信道可用的比特数目。

结合第二方面的可能实现方式，在第二方面的第五种可能实现方式中，在第 1组为***比特，第 2组至第 M组为校验比特，且第 j组包含 f_N—_K (j) 个校验比特，所述 Λ^·)表示置换函数，且 = -l)P + ， =1,2,L , -1 , i = 0,l,L ,P-1, P = (N-K)l(M-\); N为正整数，且表示所述 Polar编码器输出的编码比特的长度；表示所述 Polar编码器输出的编码比特的最前面的个比特时，所述第一速率匹配模块具体用于输出第 1组中交织处理后的***比特给所述虚拟 IR buffer模块，并依次输出第 2组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模块，再输出第 W+1组中第 1 至第个交织处理后的校验比特给所述虚拟 IR buffer模块；其中， W满足 <N_SM1- ≤(1^ + 1)Ρ; N_SM1=min(N,N_w); N_ffi表示所述虚拟 IR buffer模块的大小。

结合第二方面的第五种可能实现方式，在第二方面的第六种可能实现方式中，所述第二速率匹配模块包括：

比特缩减处理单元，用于当 N^≤N_M1时，从所述虚拟 IR buffer模块中输出第 1组中的交织处理后的***比特，并从所述 IR buffer中与预先配置的第三起始位置对应的第 S3组开始，依次输出 V个组中的交织处理后的校验比特，并输出 V个组之后的下一个组中的第 1至第 N^- - 个交织编码处理后的编码比特；其中， V 满足 N_d血彔示传输信道可用的比特数目；

比特重复处理单元，用于当 Λ^_α〉Λ^_Μ1时，从所述虚拟 IR buffer模块中循环次输出第 1 组中的交织处理后的***比特，并从所述虚拟 IR buffer模块中的所述第 S3组开始，依次循环输出 W+1个组中的交织处理后的校验比特，且循环次数为 W '次；再输出第 1组中的交织处理后的*** 比特，以及从所述第 S3组开始，依次输出 V'个组中交织处理后的校验比特；最后，输出 v'个组之后的下一个组中的第 1 至第^^-^^^-^ ^个校验比特；其中， W' 满足； V 满足 V'P<N_data-W'NN_RM1≤(V'₊l)P; 其中， N_rfato表示传输信道可用的比特数目。

本发明实施例编码的速率匹配处理方法和装置，通过将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组中的编码比特进行交织处理，根据虚拟 IR buffer模块的大小，对第 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第 1 组至第 M组中前面各组的比特编码输出至该虚拟 IR buffer模块，丢弃该第 1组至第 M组中后面各组的编码比特；根据传输信道可用的比特数目和该虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，并将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道发送该比特流，由于将 Polar编码器输出的编码比特随机分成多个组，并对多个组进行连续地比特缩减处理，或者比特缩减处理和比特重复处理，因此，不仅能够支持高效灵活的速率匹配技术，进而能够支持 HARQ 重传，还能够提高传输效率。附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图 1为本发明编码的速率匹配处理方法的一个实施例的流程图；图 2为本发明编码的速率匹配处理方法的另一个实施例的流程图；图 3为本发明编码的速率匹配处理方法的又一个实施例的流程图；图 4为本发明编码的速率匹配处理方法的还一个实施例的流程图；图 5为本发明编码的速率匹配处理装置的一个实施例的结构示意图；图 6为本发明编码的速率匹配处理装置的另一个实施例的结构示意图。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图 1为本发明编码的速率匹配处理方法的一个实施例的流程图，如图 1所示，本实施例的方法可以包括：

步骤 101、将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组中的编码比特进行交织处理。

在本实施例中， Polar编码器输出的编码比特可以为非***的 Polar编码比特或者非***的 Polar编码比特。

步骤 102、根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第 1组至第 M组中前面各组的比特编码输出至该虚拟 IR buffer模块，丢弃该第 1组至第 M组中后面各组的编码比特。步骤 103、根据传输信道可用的比特数目和该虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理。

在本实施例中，传输信道可用的比特数目即为物理层空口的可用资源的数量。

在本实施例中，若虚拟 IR buffer模块存放的多个组的编码比特数目大于或者等于传输信道可用的比特数目，则进行比特缩减处理，即优先输出所选的起始位置对应的组的前面的编码比特，丢弃其余的编码比特。另外，若虚拟 IR buffer模块存放的多个组的编码比特数目小于传输信道可用的比特数目，则进行比特重复处理，从所选的起始位置对应的组开始，循环地重复输出各组的编码比特，优先输出各组的前面的编码比特，丢弃后面的编码比特。

其中，所选的起始位置可以是预定义的，或者为接收到的无线通信系统发送的混合自动重传请求 ( Hybrid Automatic Repeat Request ；简称： HARQ) 冗余版本（Redundancy Version; 简称： RV) 指示。

步骤 104、将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道发送该比特流。

在本实施例中，通过将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组中的编码比特进行交织处理，根据虚拟 IR buffer 模块的大小，对第 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第 1组至第 M组中前面各组的比特编码输出至该虚拟 IR buffer模块，丢弃该第 1组至第 M组中后面各组的编码比特；根据传输信道可用的比特数目和该虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，并将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道输出该比特流，由于将 Polar 编码器输出的编码比特随机分成多个组，并对多个组进行连续地比特缩减处理，或者比特缩减处理和比特重复处理，因此，不仅能够支持高效灵活的速率匹配技术，进而能够支持 HARQ重传，还能够提高传输效率。

下面采用几个具体的实施例，对图 1所示方法实施例的技术方案进行详细说明。

图 2为本发明编码的速率匹配处理方法的另一个实施例的流程图，在上述图 1所示实施例的基础上，如图 2所示，在本实施例中，以 Polar编码器输出的编码比特可以为非***的 Polar 编码比特为例，即第组包含 Λ^·)个编码比特，该 Λ^·)表示置换函数，且 = -l)P + ， = 1,2,L , , i = 0,l,L ,P-1 , P = NIM； N为正整数，且表示该 Polar编码器输出的编码比特的长度，详细介绍本实施例的技术方案，步骤 102的一种具体实现方式为：

步骤 201、从第 1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块，直至输出 N_SM1个交织处理后的编码比特为止，其中， N_RMX N,N_IR、 N_ffi表示该虚拟 IR buffer模块的大小。

可选地，步骤 103的一种具体实现方式为：

步骤 202、比较 N_SM1和该传输信道可用的比特数目，若 N_data≤N_RMl，则执行步骤 203; 若 N^〉N_SM1，则执行步骤 204。

步骤 203、从该虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1 组开始，依次从各个组中输出交织处理后的编码比特，直至输出

N_data个交织处理后的编码比特。

步骤 204、从该第 S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出该 N_rfato个交织处理后的编码比特；其中， N_data 示传输信道可用的比特数目。

图 3为本发明编码的速率匹配处理方法的又一个实施例的流程图，在上述图 1所示实施例的基础上，如图 3所示，在本实施例中，以 Polar编码器输出的编码比特可以为非***的 Polar 编码比特为例，即第组包含

Λ^·)个编码比特，该 Λ^·)表示置换函数，且 = -l)P + ， = 1,2,L , , i = 0,l,L ,P-l , P = NIM ; N为正整数，且表示该 Polar编码器输出的编码比特的长度，详细介绍本实施例的技术方案，步骤 102的另一种具体实现方式为：

步骤 301、依次输出第 1组至第 W组中交织处理后的编码比特给该虚拟 IR buffer模块，并输出第 W+1组中第 1至第 N_SM1 - 个交织处理后的编码比特给该虚拟 IR buffer模块。其中， W满足 <N_SM1≤(W + 1)P; N_RM1=min(N,N_IR) N_ffi表示该虚拟 IR buffer模块的大小。

可选地，步骤 103的另一种具体实现方式为：

步骤 302、比较 N_SM1和该传输信道可用的比特数目，若 N_data≤N_RMl 则执行步骤 303; 若 U _RM1, 则执行步骤 304。

步骤 303、从该虚拟 IR buffer模块中与预先配置的第二起始位置对应的第 S2组开始，依次输出 V个组中的交织处理后的编码比特，并输出 V 个组之后的下一个组中的第 1至第 N^_a-VP个交织编码处理后的编码比特。

其中， V满足 VP<N^≤(V + l _; N_rfato表示传输信道可用的比特数目。步骤 304、从该第 S2组开始，依次循环输出 W+1个组中的交织处理后的编码比特，且循环次数为 '次；再从该第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^_a-W'N_SM1个交织处理后的编码比特。其中，满足 Ρ<Λ^≤( +1)Λ^_{Μ1 ;} V'满足 ν <Λ^- 履履 ^(V'+l) ; 其中， N_data 表示传输信道可用的比特数目。

图 4为本发明编码的速率匹配处理方法的还一个实施例的流程图，在上述图 1所示实施例的基础上，如图 4所示，在本实施例中，以 Polar编码器输出的编码比特可以为***的 Polar编码比特为例，即第 1组为*** 比特，第 2组至第 M组为校验比特，且第组包含 (7·；)个校验比特，该表示置换函数，且 = 1)Ρ + ， = 1,2,L ,M- 1 ， i = 0,l,L ,P-l , P = (N-K)/(M-1); N为正整数，且表示该 Polar编码器输出的编码比特的长度；表示该 Polar编码器输出的编码比特的最前面的个比特，详细介绍本实施例的技术方案，步骤 102的又一种具体实现方式为：

步骤 401、输出第 1组中交织处理后的***比特给该虚拟 IR buffer模块，并依次输出第 2 组至第 W 组中交织处理后的检验比特给该虚拟 IR buffer模块，再输出第 W+1组中第 1至第 N_SM1 个交织处理后的校验比特给该虚拟 IR buffer；其中， W 满足 <N_SM1- ≤ y+l)P ； N_RM1 = min {N, N_1R )； N_ffi表示该虚拟 IR buffer的大小。

可选地，步骤 103的又一种具体实现方式为：

步骤 402、比较 N_SM1和该传输信道可用的比特数目，若 N_data≤N 则执行步骤 403; 若 N 〉N_ffM1，则执行步骤 404。步骤 403、从该虚拟 IR buffer模块中输出第 1组中的交织处理后的系统比特，并从该虚拟 IR buffer模块中与预先配置的第三起始位置对应的第 S3组开始，依次输出 V个组中的交织处理后的校验比特，并输出 V个组之后的下一个组中的第 1至第 N^- -VP个交织编码处理后的编码比特；其中， V满足 VP<N^- ≤(V + l _; N ^表示传输信道可用的比特数目。

步骤 404、从该虚拟 IR buffer模块中循环次输出第 1组中的交织处理后的***比特，并从该虚拟 IR buffer模块中的该第 S3组开始，依次循环输出 W+1个组中的交织处理后的校验比特，且循环次数为 '次；再输出第 1组中的交织处理后的***比特，以及从该第 S3组开始，依次输出 V' 个组中交织处理后的校验比特；最后，输出 V'个组之后的下一个组中的第 1至第 Λ^- W'A -V'P个校验比特；其中，满足 Ρ<υ( ₊1)Λ^_{Μ1 ;} V'满足 ν <Λ^_α- 層 _SM1≤(V'+1)P _; 其中， N_rfato表示传输信道可用的比特数目。

图 5为本发明编码的速率匹配处理装置的一个实施例的结构示意图，如图 5所示，本实施例的装置可以包括：分组模块 11、交织处理模块 12、第一速率匹配模块 13、 IR buffer模块 14、第二速率匹配模块 15和编码比特收集模块 16，其中，分组模块 11用于将 Polar编码器输出的编码比特分成 M个组；其中， M为正整数；交织处理模块 12用于分别对第 1组至第 M组中的编码比特进行交织处理；第一速率匹配模块 13用于根据虚拟 IR buffer模块 14的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第 1 组至第 M组中前面各组的比特编码输出至该虚拟 IR buffer模块 14，丢弃该第 1组至第 M组中后面各组的编码比特，并丢弃后面各组的编码比特； IR buffer模块 14用于存放该第一速率匹配模块输出的多个组的编码比特；第二速率匹配模块 15用于根据传输信道可用的比特数目和该虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟 IR buffer模块 14中存放的多个组的编码比特进行重复或缩减处理；编码比特收集模块 16用于将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道发送该比特流。

本实施例的装置，可以用于执行图 1所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

图 6 为本发明编码的速率匹配处理装置的另一个实施例的结构示意图，如图 6所示，本实施例的装置在图 5所示装置结构的基础上，在第组包含个编码比特，该 Λ^·)表示置换函数，且 = -l)P + ， = 1,2,L ,M， i = 0,l,L ,Ρ-1, Ρ = ΝΙΜ ; N为正整数，且表示该 Polar编码器输出的编码比特的长度时，该第一速率匹配模块 13具体用于从该第 1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块 14，直至输出 N_SM1个交织处理后的编码比特为止，其中， N_RMX N,N_IR、 N_IR彔示该虚拟 IR buffer模块 14的大小。

可选地，第二速率匹配模块 15包括：比特缩减处理单元 151和比特重复处理单元 152; 其中，比特缩减处理单元 151用于当 N^_A≤N_SM1时，从该虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1组开始，依次从各个组中输出交织处理后的编码比特，直至输出 N_RFATO个交织处理后的编码比特；比特重复处理单元 152用于当 N^_A〉N_SM1时，从该第 S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出该个交织处理后的编码比特；其中， N_RFATO表示传输信道可用的比特数目。

本实施例的装置，可以用于执行图 2所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

进一步的，在本发明的又一个实施例中，在上述图 5所示实施例的基础上，在第组包含 ( 个编码比特，该表示置换函数，且 j = (i-l)P + t , = 1,2,L ,Μ , i = 0,l,L ,Ρ-1 , Ρ = ΝΙΜ； N均为正整数，且表示该 Polar编码器输出的编码比特的长度时，该第一速率匹配模块 13具体用于依次输出第 1组至第 W组中交织处理后的编码比特给该虚拟 IR buffer 模块 14，并输出第 W+1组中第 1至第 N_SM1 - 个交织处理后的编码比特给该虚拟 IR buffer 模块 14; 其中， W 满足 < N_SM1≤ +1)P； N_RM1=rmn{N,N_IR)； N_IS表示该虚拟 IR buffer模块 14的大小。

可选地，该第二速率匹配模块 15 包括：比特缩减处理单元和比特重复处理单元；其中，比特缩减处理单元，用于当 N^≤N _M1时，从该虚拟 IR buffer模块 14中与预先配置的第二起始位置对应的第 S2组开始，依次输出 V个组中的交织处理后的编码比特，并输出 V个组之后的下一个组中的第 1 至第 N^_a-VP个交织编码处理后的编码比特；其中， V 满足 VP<N_data≤(V + l)P; N ^表示传输信道可用的比特数目；比特重复处理单元，用于当 ^〉^^时，从该第 S2组开始，依次循环输出 W+1个组中的交织处理后的编码比特，且循环次数为次；再从该第 S2组开始，依次输出 V'+l个组中每个组的第 1 至第 N^-W'N_SM1个交织处理后的编码比特；其中， W'满足 Η^<υ '+1)Λ^_{Μ1 ;} V'满足 ν <Λ^- 履履 ^(V'+l) ; 其中，表示传输信道可用的比特数目。

本实施例的装置，可以用于执行图 3所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

更进一步的，在本发明的还一个实施例中，在上述图 5所示实施例的基础上，在第 1组为***比特，第 2组至第 Μ组为校验比特，且第组包含 Λ^( ·)个校验比特，所述表示置换函数，且 · = ( _1)Ρ+ ， = 1,2,L ,M— 1， i = 0,l,L ,P-l , Ρ = (Ν -Κ)/(Μ -1)； N为正整数，且表示所述 Polar编码器输出的编码比特的长度；表示所述 Polar编码器输出的编码比特的最前面的个比特时，所述第一速率匹配模块 13具体用于输出第 1 组中交织处理后的***比特给所述虚拟 IR buffer模块 14，并依次输出第 2 组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模块 14，再输出第 W+1组中第 1至第 N_SM1- - 个交织处理后的校验比特给所述虚拟 IR buffer模块 14; 其中， W满足 < ^ - ≤(1^+1)Ρ； N_SM1 =min(N,N_K)； N_ffi表示所述虚拟 IR buffer模块 14的大小。

可选地，第二速率匹配模块 15包括：比特缩减处理单元和比特重复处理单元；其中，比特缩减处理单元，用于当 N^≤N_M1时，从该虚拟 IR buffer模块中输出第 1组中的交织处理后的***比特，并从该 IR buffer中与预先配置的第三起始位置对应的第 S3组开始，依次输出 V个组中的交织处理后的校验比特，并输出 V 个组之后的下一个组中的第 1 至第 N_data-K-VP个交织编码处理后的编码比特；其中， V 满足 VP<N_data-K≤(V + l)P; N_rfato表示传输信道可用的比特数目；比特重复处理单元，用于当 N^〉N_M1时，从该虚拟 IR buffer模块中循环次输出第 1 组中的交织处理后的***比特，并从该虚拟 IR buffer模块中的该第 S3组开始，依次循环输出 W+1 个组中的交织处理后的校验比特，且循环次数为 '次；再输出第 1组中的交织处理后的***比特，以及从该第 S3组开始，依次输出 V'个组中交织处理后的校验比特；最后，输出 V'个组之后的下一个组中的第 1 至第 N^-W'N^-V'P个校验比特；其中，满足 W'P<N_data≤{W'+l)N_RM1； V'满足 Υ <Λ^- 履 ≤(V'+1)P_; 其中， N _datc 示传输信道可用的比特数目。

本实施例的装置，可以用于执行图 4所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

权利要求书

1、一种编码的速率匹配处理方法，其特征在于，包括：

将 Polar编码器输出的编码比特分成 M个组，并分别对第 1组至第 M组中的编码比特进行交织处理；其中， M为正整数；

根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1 组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特；

根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer 模块中存放的多个组的编码比特进行重复或缩减处理；

将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过所述传输信道发送所述比特流。

2、根据权利要求 1 所述的方法，其特征在于，在第组包含 ^ ( )个编码比特，所述 ^·)表示置换函数，且 = -l) P + ， = 1,2,L ,M， i = 0,l,L , P -1 , P = N I M ; N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特，包括：

从所述第 1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块，直至输出 N_SM1个交织处理后的编码比特为止，其中， N_RM1 = min (N, N_IR )； N_iS表示所述虚拟 IR buffer模块的大小。
3、根据权利要求 2所述的方法，其特征在于，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：

当 W^ A i时，从所述虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1 组开始，依次从各个组中输出交织处理后的编码比特，直至输出 N_data个交织处理后的编码比特；当 Λ^α»^^时，从所述第 SI组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出所述 N_rfato个交织处理后的编码比特；其中，表示传输信道可用的比特数目。

4、根据权利要求 1 所述的方法，其特征在于，在第组包含 ^( )个编码比特，所述 / )表示置换函数，且 = -l)P + ， =1,2,L ,Μ , i = 0,l,L ,P-1, P = NIM； N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特，包括：

依次输出第 1 组至第 W 组中交织处理后的编码比特给所述虚拟 IR buffer模块，并输出第 W+1组中第 1至第 N_SM1- 个交织处理后的编码比特给所述虚拟 IR buffer 模块；其中， W 满足 <N_SM1≤ +l _; N_RM1=rmn{N,N_IR)； N_iS表示所述虚拟 IR buffer模块的大小。
5、根据权利要求 4所述的方法，其特征在于，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：

当 W^ A i时，从所述虚拟 IR buffer模块中与预先配置的第二起始位置对应的第 S2组开始，依次输出 V个组中的交织处理后的编码比特，并输出 V个组之后的下一个组中的第 1至第 N^_a-vp个交织编码处理后的编码比特；其中， V满足 N_rfato表示传输信道可用的比特数目；

当 w_data〉wj寸，从所述第 S2组开始，依次循环输出 w+i个组中的交织处理后的编码比特，且循环次数为 '次；再从所述第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^-W'N_SM1个交织处理后的编码比特；其中， W'满足 Η^<υ( +1)ν ； V'满足 ν'Ρ<Λ^_α- 層 ≤(V'+1)P; 其中，表示传输信道可用的比特数目。

6、根据权利要求 1所述的方法，其特征在于，在第 1组为***比特，第 2组至第 Μ组为校验比特，且第 ·组包含 (7·；)个校验比特，所述 ^( ) 表示置换函数，且 j = (i-l)P + t ， = 1,2,L , -1 ， i = 0,l,L ,P-l ，

P = (N-K)/(M-1) ; N为正整数，且表示所述 Polar 编码器输出的编码比特的长度；表示所述 Polar编码器输出的编码比特的最前面的个比特时，所述根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1 组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特，包括：

输出第 1组中交织处理后的***比特给所述虚拟 IR buffer模块，并依次输出第 2组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模块，再输出第 W+1组中第 1至第个交织处理后的校验比特给所述虚拟 IR buffer;其中， W满足 Η^<Λ^_Μ1- ≤(1^ + 1)Ρ； N_RM1 =min(N,N_IR)；

N_ffi表示所述虚拟 IR buffer的大小。
7、根据权利要求 6所述的方法，其特征在于，所述根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：

当 W^ A i时，从所述虚拟 IR buffer模块中输出第 1组中的交织处理后的***比特，并从所述虚拟 IR buffer模块中与预先配置的第三起始位置对应的第 S3组开始，依次输出 V个组中的交织处理后的校验比特，并输出 V个组之后的下一个组中的第 1至第 N^- -VP个交织编码处理后的编码比特；其中， V 满足 VP<N^- ≤(V + l _; N_rfato表示传输信道可用的比特数目；

当 ^〉^^时，从所述虚拟 IR buffer模块中循环次输出第 1组中的交织处理后的***比特，并从所述虚拟 IR buffer模块中的所述第 S3组开始，依次循环输出 W+1 个组中的交织处理后的校验比特，且循环次数为 '次；再输出第 1组中的交织处理后的***比特，以及从所述第 S3组开始，依次输出 V'个组中交织处理后的校验比特；最后，输出 V'个组之后的下一个组中的第 1 至第 N^-W'N^-V 个校验比特；其中，满足 W'P<N_data≤(W'+l)N_RM1 ； V'满足 Υ <Λ^- 履履 ^(V'+l) ; 其中， N _datc 示传输信道可用的比特数目。 8、一种编码的速率匹配处理装置，其特征在于，包括：分组模块，用于将 Polar编码器输出的编码比特分成 M个组；其中， M 为正整数；

交织处理模块，用于分别对第 1组至第 M组中的编码比特进行交织处理；

第一速率匹配模块，用于根据虚拟 IR buffer模块的大小，对 M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第 1组至第 M组中前面各组的比特编码输出至所述虚拟 IR buffer模块，丢弃所述第 1组至第 M组中后面各组的编码比特；

所述 IR buffer模块，用于存放所述第一速率匹配模块输出的多个组的编码比特；

第二速率匹配模块，用于根据传输信道可用的比特数目和所述虚拟 IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟 IR buffer模块中存放的多个组的编码比特进行重复或缩减处理；

编码比特收集模块，用于将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过所述传输信道发送所述比特流。

9、根据权利要求 8所述的装置，其特征在于，在第组包含^ ( 个编码比特，所述 Λ^·)表示置换函数，且 = -l) P + ， = 1,2,L ,M， i = 0,l,L ,Ρ -1 , Ρ = Ν /Μ； N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述第一速率匹配模块具体用于从所述第 1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟 IR buffer模块，直至输出个交织处理后的编码比特为止，其中， N_RMX N,N_m N_ffi表示所述虚拟 IR buffer模块的大小。
10、根据权利要求 9所述的装置，其特征在于，所述第二速率匹配模块包括：

比特缩减处理单元，用于当 N^ A i时，从所述虚拟 IR buffer模块中与预先配置的第一起始位置对应的第 S1 组开始，依次从各个组中输出交织处理后的编码比特，直至输出 N_data个交织处理后的编码比特；

比特重复处理单元，用于当 N 〉N ^时，从所述第 S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出所述 N_rfato个交织处理后的编码比特；其中，表示传输信道可用的比特数目。

11、根据权利要求 8所述的装置，其特征在于，在第组包含个编码比特，所述 Λ^·)表示置换函数，且 = -l)P + ， = 1,2,L ,M， i = 0,l,L ,P-1, P = NIM ; N为正整数，且表示所述 Polar编码器输出的编码比特的长度时，所述第一速率匹配模块具体用于依次输出第 1组至第 W 组中交织处理后的编码比特给所述虚拟 IR buffer模块，并输出第 W+1组中第 1至第 N_SM1- 个交织处理后的编码比特给所述虚拟 IR buffer模块；其中， W满足 <N_SM1≤ y+l)P; N_RM1=m (N,N_IR)； N_ffi表示所述虚拟 IR buffer模块的大小。
12、根据权利要求 11 所述的装置，其特征在于，所述第二速率匹配模块包括：

比特缩减处理单元，用于当 N^ A i时，从所述虚拟 IR buffer模块中与预先配置的第二起始位置对应的第 S2组开始，依次输出 V个组中的交织处理后的编码比特，并输出 V 个组之后的下一个组中的第 1 至第 Λ^。- 个交织编码处理后的编码比特；其中， V满足 VP<N^≤(V + 1)P; N_rfato表示传输信道可用的比特数目；

比特重复处理单元，用于当 Λ^_α〉Λ^_Μ1时，从所述第 S2组开始，依次循环输出 W+1个组中的交织处理后的编码比特，且循环次数为 '次；再从所述第 S2组开始，依次输出 V'+l个组中每个组的第 1至第 N^_a-W'N_SM1个交织处理后的编码比特；其中，满足 _; V'满足 V'P<N_data-W'NN_RM1≤(V'₊l)P; 其中， N_rfato表示传输信道可用的比特数目。

13、根据权利要求 8所述的装置，其特征在于，在第 1组为***比特，第 2组至第 M组为校验比特，且第 ·组包含 (7·；)个校验比特，所述 ^( ；) 表示置换函数，且 j = (i-l)P + t ， = 1,2,L , -1 ， i = 0,l,L ,P-l ， P = {N-K)/{M-1); N为正整数，且表示所述 Polar编码器输出的编码比特的长度；表示所述 Polar编码器输出的编码比特的最前面的个比特时，所述第一速率匹配模块具体用于输出第 1组中交织处理后的***比特给所述虚拟 IR buffer模块，并依次输出第 2组至第 W组中交织处理后的检验比特给所述虚拟 IR buffer模块，再输出第 W+1组中第 1至第 N_ffM1 个交织处理后的校验比特给所述虚拟 IR buffer 模块；其中， W 满足 WP<N_RM1-K≤(W + 1)P； N_RM1=min(N,N_IR)； N_ffi表示所述虚拟 IR buffer模块的大小。
14、根据权利要求 13 所述的装置，其特征在于，所述第二速率匹配模块包括：

比特缩减处理单元，用于当 N^ A i时，从所述虚拟 IR buffer模块中输出第 1组中的交织处理后的***比特，并从所述 IR buffer中与预先配置的第三起始位置对应的第 S3组开始，依次输出 V个组中的交织处理后的校验比特，并输出 V个组之后的下一个组中的第 1至第 N^- - 个交织编码处理后的编码比特；其中， V 满足 VP<N^- ≤(V + 1)P_; N_rfato表示传输信道可用的比特数目；

比特重复处理单元，用于当 Λ^_α〉Λ^_Μ1时，从所述虚拟 IR buffer模块中循环次输出第 1 组中的交织处理后的***比特，并从所述虚拟 IR buffer模块中的所述第 S3组开始，依次循环输出 W+1个组中的交织处理后的校验比特，且循环次数为 W '次；再输出第 1组中的交织处理后的*** 比特，以及从所述第 S3组开始，依次输出 V'个组中交织处理后的校验比特；最后，输出 V'个组之后的下一个组中的第 1 至第^^-^^^-^ ^个校验比特；其中， W' 满足； V 满足 V'P<N_data-W'NN_RM1≤(V'+l)P; 其中， N_rfato表示传输信道可用的比特数目。