WO2015111446A1 - 固体撮像装置および電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can reduce crosstalk interference without increasing the number of processes.
  • Patent Document 1 In a multilayer solid-state imaging device, crosstalk interference often occurred between the upper and lower elements.
  • Patent Document 1 a metal layer is formed on and bonded to the uppermost layer of each stacked element, thereby functioning as a shield layer and reducing crosstalk generated between the upper and lower sides. ing.
  • a metal layer is formed on each of the upper and lower chips as a countermeasure against crosstalk interference generated between the upper and lower elements, but in this method, the number of processes has increased. .
  • the present disclosure has been made in view of such a situation, and can reduce crosstalk interference without increasing the number of steps.
  • a solid-state imaging device includes a pixel chip and a logic chip stacked on the pixel chip.
  • a first layer other than the vertical signal line is disposed above the vertical signal line.
  • the wiring is laid out.
  • the vertical signal lines are laid out in two or more layers.
  • the second wiring other than the vertical signal line is laid out below the lowest vertical signal line among the vertical signal lines.
  • the vertical signal lines laid out in two or more layers are different in at least one of wiring width and thickness.
  • the dielectric constant is adjusted according to the distance from the logic chip.
  • the dielectric constant is adjusted to be larger as the distance from the logic chip is larger.
  • the first wiring is a control line, a ground wiring, or a power supply wiring.
  • the second wiring is a ground wiring or a power wiring.
  • An electronic apparatus includes a pixel chip and a logic chip stacked on the pixel chip, and the first wiring other than the vertical signal line is disposed above the vertical signal line in the pixel chip.
  • a signal processing circuit that processes an output signal output from the solid-state imaging device, and an optical system that makes incident light incident on the solid-state imaging device.
  • the vertical signal lines are laid out in two or more layers.
  • the second wiring other than the vertical signal line is laid out below the lowest vertical signal line among the vertical signal lines.
  • the vertical signal lines laid out in two or more layers are different in at least one of wiring width and thickness.
  • the dielectric constant is adjusted according to the distance from the logic chip.
  • the dielectric constant is adjusted to be larger as the distance from the logic chip is larger.
  • the first wiring is a control line, a ground wiring, or a power supply wiring.
  • the second wiring is a ground wiring or a power wiring.
  • a pixel chip and a logic chip stacked on the pixel chip are provided.
  • a first wiring other than the vertical signal line is laid out above the vertical signal line.
  • FIG. 1 illustrates a schematic configuration example of an example of a complementary metal oxide semiconductor (CMOS) solid-state imaging device applied to each embodiment of the present technology.
  • CMOS complementary metal oxide semiconductor
  • a solid-state imaging device (element chip) 1 includes a pixel region (a pixel region in which pixels 2 including a plurality of photoelectric conversion elements are regularly arranged two-dimensionally on a semiconductor substrate 11 (for example, a silicon substrate). A so-called imaging region) 3 and a peripheral circuit section.
  • the pixel 2 includes a photoelectric conversion element (for example, a photodiode) and a plurality of pixel transistors (so-called MOS transistors).
  • the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplifying transistor, and can further be constituted by four transistors by adding a selection transistor. Since the equivalent circuit of each pixel 2 (unit pixel) is the same as a general one, detailed description thereof is omitted here.
  • the pixel 2 can have a shared pixel structure.
  • the pixel sharing structure includes a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one other pixel transistor that is shared.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the control circuit 8 receives data for instructing an input clock, an operation mode, and the like, and outputs data such as internal information of the solid-state imaging device 1. Specifically, the control circuit 8 is based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock, and the clock signal or the reference signal for the operations of the vertical drive circuit 4, the column signal processing circuit 5, and the horizontal drive circuit 6 Generate a control signal. The control circuit 8 inputs these signals to the vertical drive circuit 4, the column signal processing circuit 5, and the horizontal drive circuit 6.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects a pixel drive wiring, supplies a pulse for driving the pixel 2 to the selected pixel drive wiring, and drives the pixels 2 in units of rows. Specifically, the vertical drive circuit 4 selectively scans each pixel 2 in the pixel region 3 sequentially in the vertical direction in units of rows, and generates the signal according to the amount of light received by the photoelectric conversion element of each pixel 2 through the vertical signal line 9. A pixel signal based on the signal charge is supplied to the column signal processing circuit 5.
  • the column signal processing circuit 5 is disposed, for example, for each column of the pixels 2 and performs signal processing such as noise removal on the signal output from the pixels 2 for one row for each pixel column. Specifically, the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise specific to the pixel 2, signal amplification, A / D (Analog / Digital) conversion, and the like. .
  • a horizontal selection switch (not shown) is provided connected to the horizontal signal line 10.
  • the horizontal drive circuit 6 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in order, and the pixel signal is output from each of the column signal processing circuits 5 to the horizontal signal line. 10 to output.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals.
  • the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input / output terminal 12 is provided for exchanging signals with the outside.
  • the solid-state imaging device 51 is of a stacked type and is configured by laminating a lower chip 62 that is a logic chip on an upper chip 61 that is a pixel chip.
  • VSL vertical signal line
  • wiring other than VSL for example, control lines, power supply wiring, ground (GND) wiring (hereinafter referred to as control lines) 72, and VSL 73 are stacked in this order from the lower layer.
  • 2Cu, 3Cu, and 4Cu indicate the second wiring layer, the third wiring layer, and the fourth wiring layer from the bottom, respectively. That is, in the stacked solid-state imaging device 51, the VSL 73 is laid out on the uppermost layer of the upper chip 61.
  • the imaging characteristics of the pixel chip may be deteriorated, such as the occurrence of a black vertical band. This is a mechanism that deteriorates due to the influence of crosstalk during the AD period when the VSL is in a floating state.
  • the present technology is to reduce crosstalk interference by laying out wiring other than VSL such as control lines and power supply wiring in a layer above the vertical signal line (VSL) in the pixel chip.
  • FIG. 3 is a cross-sectional view illustrating a configuration example of a solid-state imaging device to which the present technology is applied.
  • 3 is the same as the solid-state imaging device 51 of FIG. 2 in that the solid-state imaging device 101 includes the lower chip 62. 3 is different from the solid-state imaging device 51 of FIG. 2 in that the upper chip 61 is replaced with the upper chip 111.
  • VSL 71, VSL 73, and control line 72 are stacked in this order from the lower layer. That is, in the multilayer solid-state imaging device 101, the control line 72 is laid out on the uppermost layer of the upper chip 111.
  • VSL is laid out in two or more layers to reduce the VSL load capacity as in the solid-state imaging device 101
  • the distance to the control line 72 is VSL71 and VSL73 as shown by the dotted line. Therefore, there is a difference in VSL load capacity.
  • a wiring 162 such as a ground wiring or a power supply wiring in 1Cu is laid out immediately below the VSL 71.
  • the capacitance difference between VSL 71 and VSL 73 can be reduced.
  • FIG. 5 a graph for comparing VSL load capacity differences in the solid-state imaging device 51 of FIG. 2, the solid-state imaging device 101 of FIG. 3, and the solid-state imaging device 151 of FIG.
  • the vertical axis indicates the total capacity [F].
  • VSL0, VSL2, VSL4, and VSL6 in the graph correspond to VSL73
  • VSL1, VSL3, VSL5, and VSL7 in the graph correspond to VSL71.
  • FIG. 6 is the same as the solid-state imaging device 101 of FIG. 3 in that the solid-state imaging device 201 of FIG.
  • the solid-state imaging device 201 in FIG. 6 is different from the solid-state imaging device 101 in FIG. 3 in that the upper chip 161 is replaced with the upper chip 211.
  • VSL221, VSL73, and control line 72 are laminated in this order from the lower layer. That is, the size of VSL 221 is different from the size of VSL 73 in FIG.
  • VSL load capacity difference between VSL 73 laid out on 3Cu and VSL 221 laid out on 2Cu can be reduced by adjusting at least one of the width and thickness of the wiring.
  • the solid-state imaging device 201 in FIG. 6 is different from the solid-state imaging device 101 in FIG. 3 in that the upper chip 161 is replaced with the upper chip 261 and interlayer insulating films 262-1 and 262-2 having different dielectric constants are added. Is different.
  • an interlayer insulating film 262-1 having a dielectric constant Ea is added between the 4Cu control line 72 and the 3Cu VSL 73, and an interlayer insulating film having a dielectric constant Eb is interposed between the 2Cu VSL 71 and the 3Cu VSL 73. 262-2 has been added.
  • the dielectric constant Eb of the interlayer insulating film 262-2 having the larger (far) distance from the control line 72 is the dielectric constant of the interlayer insulating film 262-1 having the smaller (closer) distance from the control line 72. It is adjusted to be larger than the rate Ea. That is, Eb> Ea is adjusted.
  • VSL load capacitance difference between VSL 73 laid out on 3Cu and VSL 71 laid out on 2Cu can be reduced by adjusting the dielectric constant of the interlayer insulating film.
  • VSL load capacity can be reduced as in the case of the two layers of VSL in FIGS. 4, 6, and 7 described above.
  • FIG. 8 is a cross-sectional view illustrating a configuration example of a solid-state imaging device to which the present technology is applied.
  • the upper chip 311 of the solid-state imaging device 301 in FIG. 8 is laminated in the order of VSL 71, VSL 73, and control line 72 from the lower layer, and further, the wiring 162 is laid out directly below that, the solid-state imaging device in FIG. 151 is the same as the upper chip 161.
  • the upper chip 311 of the solid-state imaging device 301 in FIG. 8 is different from the upper chip 161 of the solid-state imaging device 151 in FIG. 4 in that a VSL 321 is further added between the VSL 71 and the wiring 162.
  • wiring 162, VSL321, VSL71, VSL73, and control line 72 are laminated as 1Cu to 5Cu from the lower layer.
  • FIG. 9 is a cross-sectional view illustrating a configuration example of a solid-state imaging device to which the present technology is applied.
  • the upper chip 361 of the solid-state imaging device 351 in FIG. 9 is common to the upper chip 211 of the solid-state imaging device 201 in FIG. 6 in that VSL 221, VSL 73, and control line 72 are stacked in this order from the lower layer.
  • the upper chip 361 of the solid-state imaging device 351 in FIG. 9 is different from the upper chip 211 of the solid-state imaging device 201 in FIG. 6 in that a VSL 371 is further added to the lower layer of the VSL 221.
  • the size of the VSL 371 is also different from the size of the VSL 73 in FIG.
  • VSL load capacitance difference between VSL 73 laid out on 4Cu, VSL 221 laid out on 3Cu, and VSL 371 laid out on 2Cu is reduced by adjusting at least one of the width and thickness of the wiring. It is possible.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of a solid-state imaging device to which the present technology is applied.
  • the upper chip 411 of the solid-state imaging device 401 in FIG. 10 is stacked in the order of VSL 71, VSL 73, and control line 72 from the lower layer. Further, in the upper chip 411 of the solid-state imaging device 401 in FIG. 10, an interlayer insulating film 262-2 having a dielectric constant Eb is formed between the VSL 71 and VSL 73, and the dielectric constant Ea is interposed between the VSL 73 and the control line 72. The point where the interlayer insulating film 262-1 is formed is common to the upper chip 261 of the solid-state imaging device 251 of FIG.
  • a VSL 421 is added below the VSL 71, and an interlayer insulating film 262-3 having a dielectric constant Ec is formed between the VSL 71 and the VSL 421. 7 is different from the upper chip 261 of the solid-state imaging device 251 of FIG.
  • the VSL load capacitance difference between the VSL 421 laid out in 2Cu, the VSL 71 laid out in 3Cu, and the VSL 73 laid out in 4Cu can be reduced by adjusting the dielectric constant of the interlayer insulating film. .
  • the back-illuminated image sensor is described as an example of the image sensor included in the chip, but a front-illuminated image sensor may be used.
  • the back side irradiation side is more effective because it is more affected by crosstalk.
  • the present technology is not limited to application to a solid-state imaging device such as an image sensor, for example. That is, the present technology is applied to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine using a solid-state imaging device as an image reading unit.
  • an image capturing unit photoelectric conversion unit
  • an imaging device such as a digital still camera or a video camera
  • a portable terminal device having an imaging function such as a digital still camera or a video camera
  • a portable terminal device having an imaging function such as a portable terminal device having an imaging function
  • a copying machine using a solid-state imaging device as an image reading unit.
  • the present invention can be applied to all electronic devices using a solid-state imaging device.
  • FIG. 11 is a block diagram illustrating a configuration example of a camera device as an electronic apparatus to which the present technology is applied.
  • the 11 includes an optical unit 601 including a lens group, a solid-state imaging device (imaging device) 602 in which each configuration of the pixel 2 described above is employed, and a DSP circuit 603 that is a camera signal processing circuit.
  • the camera device 600 also includes a frame memory 604, a display unit 605, a recording unit 606, an operation unit 607, and a power supply unit 608.
  • the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, the operation unit 607, and the power supply unit 608 are connected to each other via a bus line 609.
  • the optical unit 601 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602.
  • the solid-state imaging device 602 converts the amount of incident light imaged on the imaging surface by the optical unit 601 into an electrical signal for each pixel and outputs it as a pixel signal.
  • the solid-state imaging device 602 the solid-state imaging device according to the above-described embodiment can be used. Thereby, since crosstalk interference is reduced, an electronic device with good performance can be provided.
  • the display unit 605 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 602.
  • the recording unit 606 records a moving image or a still image captured by the solid-state imaging device 602 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation unit 607 issues operation commands for various functions of the camera device 600 under the operation of the user.
  • the power supply unit 608 appropriately supplies various power sources serving as operation power sources for the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, and the operation unit 607 to these supply targets.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit).
  • a configuration other than that described above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). . That is, the present technology is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • the vertical signal lines laid out in two or more layers are different in at least one of a wiring width and a thickness.
  • the solid-state imaging device according to any one of (1) to (4), including wiring interlayer insulating films having different dielectric constants.
  • the solid-state imaging device (6)
  • the dielectric constant is adjusted according to the size of the distance from the logic chip.
  • the solid-state imaging device according to any one of (1) to (7), configured by a backside illumination type.
  • the solid-state imaging device according to any one of (1) to (8), wherein the first wiring is a control line, a ground wiring, or a power supply wiring.
  • the solid-state imaging device according to any one of (3) to (8), wherein the second wiring is a ground wiring or a power supply wiring.
  • a solid-state imaging device including a pixel chip and a logic chip stacked on the pixel chip, wherein the first wiring other than the vertical signal line is laid out above the vertical signal line in the pixel chip.
  • Equipment A signal processing circuit for processing an output signal output from the solid-state imaging device; And an optical system that makes incident light incident on the solid-state imaging device.
  • the second wiring other than the vertical signal line is laid out below the vertical signal line of the lowest layer among the vertical signal lines.
  • the electronic device according to (12).
  • the dielectric constant is adjusted according to a size of a distance from the logic chip.
  • the dielectric constant is adjusted to a larger value as the distance from the logic chip is larger.

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Abstract

　本開示は、クロストーク干渉を低減させることができるようにする固体撮像装置および電子機器に関する。 上チップにおいては、下層から、VSL、VSL、制御線の順に積層されている。すなわち、積層型固体撮像装置１０１においては、制御線７２が上チップ１１１の最上層にレイアウトされている。このようにすることで、２つのVSLに対しての下チップ６２からの影響を、制御線でシールドすることができる。本開示は、例えば、カメラ装置などの電子機器に用いられるCMOS固体撮像装置に適用することができる。

Description

固体撮像装置および電子機器
　本開示は、固体撮像装置および電子機器に関し、特に、工程数を増加させることなく、クロストーク干渉を低減することができるようにした固体撮像装置および電子機器に関する。
　積層型固体撮像装置において、上下の素子間にクロストーク干渉が発生することが多かった。それに対して、特許文献１においては、積層されるぞれぞれの素子の最上層に金属層を形成して接合させることにより、シールド層として機能させ、上下間に発生するクロストークを低減させている。
特開２０１２－９４７２０号公報
　すなわち、上述した方法では、上下の素子間に発生するクロストーク干渉に対しての対策として上下チップそれぞれに金属層を形成しているが、この方法の場合、工程数が増加してしまっていた。
　本開示は、このような状況に鑑みてなされたものであり、工程数を増加させることなく、クロストーク干渉を低減することができるものである。
　本技術の一側面の固体撮像装置は、画素チップと、前記画素チップの上に積層されるロジックチップとを備え、前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている。
　前記垂直信号線が２層以上にレイアウトされている。
　前記垂直信号線のうち最下層の垂直信号線の下層に、前記垂直信号線以外の第２の配線がレイアウトされている。
　２層以上にレイアウトされている前記垂直信号線は、配線幅および太さの少なくとも１つが異なっている。
　誘電率が異なる配線層間絶縁膜を有することができる。
　前記誘電率は、前記ロジックチップとの距離の大きさに応じて調整されている。
　前記誘電率は、前記ロジックチップとの距離が大きいほど大きく調整されている。
　裏面照射型で構成されている。
　前記第１の配線は、制御線、グランド配線、または電源配線である。
　前記第２の配線は、グランド配線、または電源配線である。
　本技術の一側面の電子機器は、画素チップと、前記画素チップの上に積層されるロジックチップとを備え、前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
　前記垂直信号線が２層以上にレイアウトされている。
　前記垂直信号線のうち最下層の垂直信号線の下層に、前記垂直信号線以外の第２の配線がレイアウトされている。
　２層以上にレイアウトされている前記垂直信号線は、配線幅および太さの少なくとも１つが異なっている。
　誘電率が異なる配線層間絶縁膜を有することができる。
　前記誘電率は、前記ロジックチップとの距離の大きさに応じて調整されている。
　前記誘電率は、前記ロジックチップとの距離が大きいほど大きく調整されている。
　裏面照射型で構成されている。
　前記第１の配線は、制御線、グランド配線、または電源配線である。
　前記第２の配線は、グランド配線、または電源配線である。
　本技術の一側面においては、画素チップと、前記画素チップの上に積層されるロジックチップとが備えられる。そして、前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている。
　本技術によれば、クロストーク干渉を低減することができる。
  なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 固体撮像装置の構成例を示す断面図である。 本技術を適用した固体撮像装置の第１の構成例を示す断面図である。 本技術を適用した固体撮像装置の第２の構成例を示す断面図である。 VSL負荷容量差を比較するためのグラフである。 本技術を適用した固体撮像装置の第３の構成例を示す断面図である。 本技術を適用した固体撮像装置の第４の構成例を示す断面図である。 本技術を適用した固体撮像装置の第５の構成例を示す断面図である。 本技術を適用した固体撮像装置の第６の構成例を示す断面図である。 本技術を適用した固体撮像装置の第７の構成例を示す断面図である。 本技術を適用した電子機器の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　０．固体撮像装置の概略構成例
　１．第１の実施の形態（固体撮像装置の例）
　２．第２の実施の形態（電子機器の例）
＜０．固体撮像装置の概略構成例＞
＜固体撮像装置の概略構成例＞
　図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。
　図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
　画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
　また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
　周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
　制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
　カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
　入出力端子１２は、外部と信号のやりとりをするために設けられる。
　次に、図２を参照して、クロストーク干渉での画素特性劣化について説明する。
　固体撮像装置５１は、積層型で、画素チップである上チップ６１上に、ロジックチップである下チップ６２が積層されて構成されている。上チップ６１においては、下層から、VSL(垂直信号線)７１、VSL以外の配線、例えば、制御線や電源配線、グランド（GND）配線（以下、制御線と称する）７２、VSL７３の順に積層されている。2Cu、3Cu、4Cuは、それぞれ下から２番目の配線層、３番目の配線層、４番目の配線層であることを示している。すなわち、積層型固体撮像装置５１においては、VSL７３が上チップ６１の最上層にレイアウトされている。
　この場合、下チップ６２からのクロストークの影響で、画面５２の左側に示されるように、黒縦帯が発生するなど画素チップの撮像特性を劣化させてしまうことがあった。これは、VSLがフローティング状態のときのAD期間中にクロストークの影響を受けて劣化するメカニズムである。
　そこで、本技術は、画素チップにおいて、制御線や電源配線などのVSL以外の配線を垂直信号線(VSL)より上層にレイアウトすることで、クロストーク干渉を低減するようにするものである。
＜１．第１の実施の形態＞
　＜固体撮像装置の構成例＞
　図３は、本技術を適用した固体撮像装置の構成例を示す断面図である。
　図３の固体撮像装置１０１は、下チップ６２を備える点が、図２の固体撮像装置５１と共通している。図３の固体撮像装置１０１は、上チップ６１が上チップ１１１に入れ替わった点が、図２の固体撮像装置５１と異なっている。
　上チップ１１１においては、下層から、VSL７１、VSL７３、制御線７２の順に積層されている。すなわち、積層型固体撮像装置１０１においては、制御線７２が上チップ１１１の最上層にレイアウトされている。
　このようにすることで、VSL７１およびVSL７３に対しての下チップ６２からの影響を、制御線７２でシールドすることができる。
　なお、図３の例においては、２つのVSL７１およびVSL７３で構成されるが、VSLは、１つの層にレイアウトされている場合にも、本技術は適用することができる。
　ただし、固体撮像装置１０１のように、VSL負荷容量低減のために２層以上にわけてVSLをレイアウトしている場合、点線に示されるように、制御線７２に対しての距離がVSL７１およびVSL７３で異なってしまうため、VSLの負荷容量差が発生してしまう。
　そこで、図４の固体撮像装置１５１の上チップ１６１に示されるように、1Cuにおけるグランド配線または電源配線などの配線１６２を、VSL７１の真下にレイアウトする。これにより、図５に示されるように、VSL７１およびVSL７３の容量差を低減することが可能である。
　図５の例においては、図２の固体撮像装置５１、図３の固体撮像装置１０１、図４の固体撮像装置１５１におけるVSL負荷容量差を比較するためのグラフが示されている。
　グラフにおいて、縦軸が容量Total[F]を示している。例えば、グラフのVSL0,VSL2,VSL4,VSL6が、VSL７３に相当し、グラフのVSL1,VSL3,VSL5,VSL7が、VSL７１に相当する。
　固体撮像装置５１においては、制御線７２が、VSL７１およびVSL７３の中央にレイアウトされていたので、VSL７１およびVSL７３には差が殆どない。これに対して、固体撮像装置１０１においては、VSL７１およびVSL７３に対して、20％の負荷容量差が発生している。そこで、固体撮像装置１５１の場合、VSL７１およびVSL７３に対して、10％の負荷容量差に改善していることがわかる。
　次に、図６を参照して、VSL負荷容量差の低減の他の方法について説明する。
　図６の固体撮像装置２０１は、下チップ６２を備える点が、図３の固体撮像装置１０１と共通している。図６の固体撮像装置２０１は、上チップ１６１が上チップ２１１に入れ替わった点が、図３の固体撮像装置１０１と異なっている。
　上チップ２１１においては、下層から、VSL２２１、VSL７３、制御線７２の順に積層されている。すなわち、VSL２２１の大きさが、図３のVSL７３の大きさと異なっている。
　このように、3CuにレイアウトされるVSL７３と、2CuにレイアウトされるVSL２２１のVSL負荷容量差を、配線の幅および太さの少なくとも１つを調整して低減することも可能である。
　また、図７に示されるように、層間絶縁膜の誘電率を調整することで、VSL負荷容量差を低減することも可能である。
　図７の固体撮像装置２５１は、下チップ６２を備える点が、図３の固体撮像装置１０１と共通している。図６の固体撮像装置２０１は、上チップ１６１が上チップ２６１に入れ替わった点と、誘電率の異なる層間絶縁膜２６２－１と２６２－２が追加された点が、図３の固体撮像装置１０１と異なっている。
　すなわち、4Cuの制御線７２と3CuのVSL７３の層間に、誘電率Eaの層間絶縁膜２６２－１が追加されており、2CuのVSL７１と、3CuのVSL７３の層間に、誘電率Ebの層間絶縁膜２６２－２が追加されている。
　例えば、制御線７２からの距離が大きい（遠い）方の層間絶縁膜２６２－２の誘電率Ebの方が、制御線７２からの距離が小さい（近い）方の層間絶縁膜２６２－１の誘電率Eaよりも大きく調整される。すなわち、Eb＞Eaとして調整される。
　このように、3CuにレイアウトされるVSL７３と、2CuにレイアウトされるVSL７１のVSL負荷容量差を、層間絶縁膜の誘電率を調整して低減することも可能である。
　なお、VSLが３層以上の場合も、上述した図４、図６、および図７のVSLが２層の場合と同様に、VSL負荷容量を低減することが可能である。
　図８は、本技術を適用する固体撮像装置の構成例を示す断面図である。
　図８の固体撮像装置３０１の上チップ３１１は、下層より、VSL７１、VSL７３、制御線７２の順に積層され、さらに、その真下に、配線１６２がレイアウトされている点が、図４の固体撮像装置１５１の上チップ１６１と共通している。図８の固体撮像装置３０１の上チップ３１１は、VSL７１と配線１６２の間に、さらに、VSL３２１が追加された点が図４の固体撮像装置１５１の上チップ１６１と異なっている。
　すなわち、上チップ３１１においては、下層より、1Cu乃至5Cuとして、配線１６２、VSL３２１、VSL７１、VSL７３、制御線７２が積層されている。
　これにより、図４の例と同様に、VSL負荷容量差を低減することができる。
　図９は、本技術を適用する固体撮像装置の構成例を示す断面図である。
　図９の固体撮像装置３５１の上チップ３６１は、下層より、VSL２２１、VSL７３、制御線７２の順に積層されている点が、図６の固体撮像装置２０１の上チップ２１１と共通している。図９の固体撮像装置３５１の上チップ３６１は、VSL２２１の下層に、さらに、VSL３７１が追加された点が、図６の固体撮像装置２０１の上チップ２１１と異なっている。
　また、図９の上チップ３６１においては、VSL２２１の他に、VSL３７１の大きさも、図３のVSL７３の大きさと異なっている。
　以上のように、4CuにレイアウトされるVSL７３と、3CuにレイアウトされるVSL２２１と、2CuにレイアウトされるVSL３７１のVSL負荷容量差を、配線の幅および太さの少なくとも１つを調整して低減することが可能である。
　図１０は、本技術を適用する固体撮像装置の構成例を示す断面図である。
　図１０の固体撮像装置４０１の上チップ４１１は、下層より、VSL７１、VSL７３、制御線７２の順に積層されている点が、図７の固体撮像装置２５１の上チップ２６１と共通している。また、図１０の固体撮像装置４０１の上チップ４１１は、VSL７１およびVSL７３の間に、誘電率Ebの層間絶縁膜２６２－２が形成され、VSL７３と制御線７２との間に、誘電率Eaの層間絶縁膜２６２－１が形成されている点が、図７の固体撮像装置２５１の上チップ２６１と共通している。
　図１０の固体撮像装置４０１の上チップ４１１は、VSL７１の下層に、VSL４２１が追加され、さらに、VSL７１とVSL４２１との間に、誘電率Ecの層間絶縁膜２６２－３が形成されている点が、図７の固体撮像装置２５１の上チップ２６１と異なっている。
　そして、制御線７２からの距離が小さい（近い）方の誘電率が小さく調整されるので、Ec＞Eb＞Eaとして調整される。
　このように、2CuにレイアウトされるVSL４２１と、3CuにレイアウトされるVSL７１と、4CuにレイアウトされるVSL７３のVSL負荷容量差を、層間絶縁膜の誘電率を調整して低減することが可能である。
　なお、上記説明においては、チップに含まれる撮像素子として、裏面照射型の撮像素子を例に説明したが、表面照射型の撮像素子としてもよい。ただし、裏面照射側の方がクロストークの影響が大きいので、より効果がある。
　また、本技術は、例えば、イメージセンサのような固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。
＜２．第２の実施の形態＞
　＜電子機器の構成例＞
　図１１は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
　図１１のカメラ装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
　光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置を用いることができる。これにより、クロストーク干渉が低減されるので、性能のよい電子機器を提供することができる。
　表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
　操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、本技術は以下のような構成も取ることができる。
　（１）　画素チップと、
　前記画素チップの上に積層されるロジックチップと
　を備え、
　前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている
　固体撮像装置。
　（２）　前記垂直信号線が２層以上にレイアウトされている
　前記（１）に記載の固体撮像装置。
　（３）　前記垂直信号線のうち最下層の垂直信号線の下層に、前記垂直信号線以外の第２の配線がレイアウトされている
　前記（２）に記載の固体撮像装置。
　（４）　２層以上にレイアウトされている前記垂直信号線は、配線幅および太さの少なくとも１つが異なっている
　前記（２）に記載の固体撮像装置。
　（５）　誘電率が異なる配線層間絶縁膜を有する
　前記（１）乃至（４）のいずれかに記載の固体撮像装置。
　（６）　前記誘電率は、前記ロジックチップとの距離の大きさに応じて調整されている
　前記（５）に記載の固体撮像装置。
　（７）　前記誘電率は、前記ロジックチップとの距離が大きいほど大きく調整されている
　前記（６）に記載の固体撮像装置。
　（８）　裏面照射型で構成されている
　前記（１）乃至（７）のいずれかに記載の固体撮像装置。
　（９）　前記第１の配線は、制御線、グランド配線、または電源配線である
　前記（１）乃至（８）のいずれかに記載の固体撮像装置。
　（１０）　前記第２の配線は、グランド配線、または電源配線である
　前記（３）乃至（８）のいずれかに記載の固体撮像装置。
　（１１）　画素チップと、前記画素チップの上に積層されるロジックチップとを備え、前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている固体撮像装置と、
　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
　入射光を前記固体撮像装置に入射する光学系と
　を有する電子機器。
　（１２）　前記垂直信号線が２層以上にレイアウトされている
　前記（１１）に記載の電子機器。
　（１３）　前記垂直信号線のうち最下層の垂直信号線の下層に、前記垂直信号線以外の第２の配線がレイアウトされている
　前記（１２）に電子機器。
　（１４）　２層以上にレイアウトされている前記垂直信号線は、配線幅および太さの少なくとも１つが異なっている
　前記（１２）に記載の電子機器。
　（１５）　誘電率が異なる配線層間絶縁膜を有する
　前記（１１）乃至（１４）のいずれかに記載の電子機器。
　（１６）　前記誘電率は、前記ロジックチップとの距離の大きさに応じて調整されている
　前記（１５）に記載の電子機器。
　（１７）　前記誘電率は、前記ロジックチップとの距離が大きいほど大きい値に調整されている
　前記（１６）に記載の電子機器。
　（１８）　前記固体撮像装置は、裏面照射型で構成されている
　前記（１１）乃至（１７）のいずれかに記載の電子機器。
　（１９）　前記第１の配線は、制御線、グランド配線、または電源配線である
　前記（１１）乃至（１８）のいずれかに記載の電子機器。
　（２０）　前記第２の配線は、グランド配線、または電源配線である
　前記（１３）乃至（１８）のいずれかに記載の電子機器。
　　１　固体撮像装置，　６２　下チップ,　７１　VSL，　７２　制御線，　７３　VSL，　１０１　固体撮像装置，　１１１　上チップ，　１５１　固体撮像装置，　１６１　上チップ，　１６２　配線，　２０１　固体撮像装置，　２１１　上チップ，　２２１　VSL，　２５１　固体撮像装置，　２６１　上チップ，　２６２－１乃至２６２－３　層間絶縁膜，　３０１　固体撮像装置，　３１１　上チップ，　３２１　VSL，　３５１　固体撮像装置，　３６１　上チップ，　３７１　VSL，　４０１　固体撮像装置，　４１１　上チップ，　４２１　VSL，　６００　カメラ装置，　６０１　光学部，　６０２　固体撮像装置，　６０３　ＤＳＰ回路

Claims (20)

  1. 　画素チップと、
    　前記画素チップの上に積層されるロジックチップと
    　を備え、
    　前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている
    　固体撮像装置。
  2. 　前記垂直信号線が２層以上にレイアウトされている
    　請求項１の記載の固体撮像装置。
  3. 　前記垂直信号線のうち最下層の垂直信号線の下層に、前記垂直信号線以外の第２の配線がレイアウトされている
    　請求項２に記載の固体撮像装置。
  4. 　２層以上にレイアウトされている前記垂直信号線は、配線幅および太さの少なくとも１つが異なっている
    　請求項２に記載の固体撮像装置。
  5. 　誘電率が異なる配線層間絶縁膜を有する
    　請求項２の記載の固体撮像装置。
  6. 　前記誘電率は、前記ロジックチップとの距離の大きさに応じて調整されている
    　請求項５の記載の固体撮像装置。
  7. 　前記誘電率は、前記ロジックチップとの距離が大きいほど大きく調整されている
    　請求項６の記載の固体撮像装置。
  8. 　裏面照射型で構成されている
    　請求項１に記載の固体撮像装置。
  9. 　前記第１の配線は、制御線、グランド配線、または電源配線である
    　請求項１に記載の固体撮像装置。
  10. 　前記第２の配線は、グランド配線、または電源配線である
    　請求項３に記載の固体撮像装置。
  11. 　画素チップと、前記画素チップの上に積層されるロジックチップとを備え、前記画素チップにおいて、垂直信号線より上層に前記垂直信号線以外の第１の配線がレイアウトされている固体撮像装置と、
    　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    　入射光を前記固体撮像装置に入射する光学系と
    　を有する電子機器。
  12. 　前記垂直信号線が２層以上にレイアウトされている
    　請求項１１の記載の電子機器。
  13. 　前記垂直信号線のうち最下層の垂直信号線の下層に、前記垂直信号線以外の第２の配線がレイアウトされている
    　請求項１２に記載の電子機器。
  14. 　２層以上にレイアウトされている前記垂直信号線は、配線幅および太さの少なくとも１つが異なっている
    　請求項１２に記載の電子機器。
  15. 　誘電率が異なる配線層間絶縁膜を有する
    　請求項１２の記載の電子機器。
  16. 　前記誘電率は、前記ロジックチップとの距離の大きさに応じて調整されている
    　請求項１５の記載の電子機器。
  17. 　前記誘電率は、前記ロジックチップとの距離が大きいほど大きい値に調整されている
    　請求項１６の記載の電子機器。
  18. 　前記固体撮像装置は、裏面照射型で構成されている
    　請求項１１に記載の電子機器。
  19. 　前記第１の配線は、制御線、グランド配線、または電源配線である
    　請求項１１に記載の電子機器。
  20. 　前記第２の配線は、グランド配線、または電源配線である
    　請求項１３に記載の電子機器。
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