WO2015064982A1 - 스택 메모리 장치 및 그 동작 방법 - Google Patents
스택 메모리 장치 및 그 동작 방법 Download PDFInfo
- Publication number
- WO2015064982A1 WO2015064982A1 PCT/KR2014/010123 KR2014010123W WO2015064982A1 WO 2015064982 A1 WO2015064982 A1 WO 2015064982A1 KR 2014010123 W KR2014010123 W KR 2014010123W WO 2015064982 A1 WO2015064982 A1 WO 2015064982A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- dump
- type
- memory
- memory cells
- lines
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Definitions
- the present invention relates to a stack memory device for storing data, and more particularly, to a stack memory device in which data is dumped from each other among a plurality of stacked memory chips and a method of operating the same.
- the present invention provides a stack memory device and a method of operating the memory device, the processing speed of which is improved.
- the present invention to solve the above problems,
- a plurality of memory cells of a first type are repeatedly arranged in a row direction and a column direction, a dump line is connected to each of the plurality of memory cells of the first type, and a cell array including the plurality of memory cells of the first type.
- a first memory chip including at least one;
- a plurality of memory cells of the second type are repeatedly arranged in a row direction and a column direction, each of the plurality of memory cells of the second type having a dump line connected thereto, and including the plurality of memory cells of the second type.
- a second memory chip including at least one array; a first pad is connected to a dump line connected to the memory cell of the first type, and a second pad is connected to a dump line connected to the memory cell of the second type.
- It provides a stack memory device comprising a.
- the present invention also, to solve the above problems, the present invention also,
- the present invention also, to solve the above problems, the present invention also,
- a plurality of memory cells of a first type, a plurality of first pads, and a plurality of memory cells of the first type and the plurality of first pads that are repeatedly arranged in a row direction and a column direction are connected one-to-one.
- a first memory chip having first dump lines; And a plurality of second types of memory cells repeatedly arranged in a row direction and a column direction, a plurality of second dump lines connected to each of the plurality of second types of memory cells, and connected to the plurality of second dump lines.
- a second memory chip having a plurality of second pads and a plurality of dump selection switches connected to one specific position of each of the plurality of second dump lines, wherein the plurality of first pads and the plurality of first pads
- the second pads may be connected in a one-to-one manner, and the plurality of second pads and the plurality of second dump lines may be connected in a one-to-many manner.
- the present invention also, to solve the above problems, the present invention also,
- a plurality of memory cells provided in the first memory chip and a plurality of memory cells provided in the second memory chip are connected to correspond to each other, so that data stored in the plurality of memory chips is connected to the outside. It is directly communicated with each other without going through peripheral circuits or lines.
- FIG. 1 is a schematic block diagram of a stack memory device according to the present invention.
- FIG. 3 is a circuit diagram of a stack memory device in which a first type memory cell and a second type memory cell correspond one-to-many according to the present invention.
- a plurality of representations for each component may be omitted.
- a configuration consisting of a plurality of switches or a plurality of signal lines may be expressed as 'switches' or 'signal lines', or may be expressed in the singular as 'switches' or 'signal lines'. This is because the switches operate in a mutually complementary manner, and in some cases, they may operate alone.
- the signal line may also be composed of a plurality of signal lines having the same property, such as address signals or data signals. This is because it does not have to be divided into singular and plural. In this respect, this description is valid. Accordingly, similar expressions should be construed in the same sense throughout the specification.
- the stack memory device 50 includes a first memory chip 100 stacked on a second memory chip 200.
- the first memory chip 100 may include a first memory cell array 110, a plurality of first dump selection switches 121, a first dump decoder 131, and a plurality of memory cells. First pads 141.
- the first memory cell array 110 includes a plurality of memory cells of a first type.
- the plurality of memory cells of the first type may store binary data, respectively.
- the plurality of memory cells of the first type may be divided into a plurality of memory cell groups.
- the plurality of memory cells of the first type are arranged in the row direction and the column direction in the first memory cell array 110.
- the first memory cell array 110 includes a plurality of bit lines and a plurality of word lines.
- the plurality of bit lines and the word lines are connected to the plurality of memory cells of the first type.
- the plurality of bit lines and word lines are not intended for data dump between the first memory chip 100 and the second memory chip 200, but receive data from the outside of the first memory chip 100 or transmit data to the outside.
- the first memory chip 100 may include a column decoder designating one of the plurality of bit lines and a row decoder designating one of the plurality of word lines. row decoder).
- the column decoder, and the row decoder included in the first memory chip 100 may be configured using conventional techniques, detailed description thereof will be omitted.
- the plurality of memory cells of the first type may each include a volatile memory device such as a DRAM cell or an SRAM cell or a nonvolatile memory device such as a flash memory cell. Can be.
- the plurality of first dump selection switches 121 are connected between the first memory cell array 110 and the plurality of first pads 141.
- the plurality of first dump selection switches 121 transmit data output from the first memory cell array 110 to the plurality of first pads 141 or data output from the plurality of first pads 141. Controls the transfer to the first memory cell array 110. That is, when the plurality of first dump selection switches 121 are activated, data output from the first memory cell array 110 may be transferred to the plurality of first pads 141 or the plurality of first pads 141 may be used.
- the data output from the data is transferred to the first memory cell array 110, and if the data is inactivated, the data is not transmitted to either of them.
- the plurality of first dump selection switches 121 may be configured as PMOS transistors or NMOS transistors, respectively.
- the plurality of first dump selection switches 121 are connected one-to-one with a plurality of first types of memory cells included in the first memory cell array 110.
- the plurality of first dump selection switches 121 may be divided into a plurality of dump selection switch groups.
- the plurality of dump selection switch groups are each connected to one of the plurality of memory cell groups. That is, the plurality of dump selection switch groups are connected 1: 1 with the plurality of memory cell groups.
- the plurality of dump selection switch groups and the plurality of memory cell groups are provided in the same number. For example, if the plurality of dump selection switch groups are two, the plurality of memory cell groups are also divided into two, and if the plurality of dump selection switch groups are four, the plurality of memory cell groups are also divided into four.
- the plurality of memory cell groups each simultaneously output data stored in the plurality of memory cells provided therein.
- the plurality of dump selection switch groups also transmit the received data to the plurality of first pads 141 at the same time.
- the first dump decoder 131 is connected to the plurality of first dump selection switches 121.
- the first dump decoder 131 specifies addresses of the plurality of first dump selection switches 121. That is, on or off of the plurality of first dump selection switches 121 is determined by the first dump decoder 131.
- the first dump decoder 131 simultaneously turns on the plurality of first dump selection switches 121 or each group.
- the first dump decoder 131 may be set to individually turn on the plurality of first dump switches 121.
- the first dump decoder 131 receives an address signal for designating the plurality of first dump selection switches 121 from the outside of the first memory chip 100.
- the plurality of first pads 141 are connected to the plurality of first dump selection switches 121 and the plurality of second pads 241 provided in the second memory chip 200. Each of the plurality of first pads 141 is connected to one of the plurality of first dump selection switches 121. That is, the plurality of first pads 141 are connected 1: 1 with the plurality of first dump selection switches 121.
- each of the plurality of first pads 141 is connected to a plurality of first dump selection switches 121 (the same number as the number of the plurality of dump selection switch groups).
- each of the plurality of first pads 141 may be the first dump selection switch group.
- the plurality of first pads 141 and the plurality of second pads 241 may be bonded to each other using a through silicon via (TSV) technology or a direct bonding interconnect (DBI) technology.
- TSV through silicon via
- DBI direct bonding interconnect
- the second memory chip 200 may operate the second memory cell array 210 and 210, the plurality of second dump selection switches 221, the second dump decoder 231, and the plurality of second pads 241. Equipped.
- the second memory cell array 210 includes a plurality of memory cells of a second type.
- the plurality of memory cells of the second type may store binary data, respectively.
- the plurality of memory cells of the second type may be divided into a plurality of memory cell groups.
- the plurality of memory cells of the second type are arranged in the row direction and the column direction in the second memory cell array 210.
- the second memory cell array 210 includes a plurality of bit lines and a plurality of word lines. The plurality of bit lines and the word lines are connected to the plurality of memory cells of the second type.
- the plurality of bit lines and the word lines are not intended for data dump between the first memory chip 100 and the second memory chip 200, but receive data from the outside of the second memory chip 200 or transmit data to the outside. Used to pass although not shown in FIG. 1, the second memory chip 200 further includes a column decoder designating one of the plurality of bit lines and a row decoder designating one of the plurality of word lines.
- the column decoder, and the row decoder included in the second memory chip 200 may be configured using conventional techniques, detailed description thereof will be omitted.
- Each of the plurality of memory cells of the second type may be configured of a volatile memory device such as a DRAM cell or an SRAM cell, or a nonvolatile memory device such as a flash memory cell. have.
- the plurality of second dump selection switches 221 are connected between the second memory cell array 210 and the plurality of second pads 241.
- the plurality of second dump selection switches 221 may transmit data output from the plurality of second pads 241 to the second memory cell array 210 or output data from the second memory cell array 210. It controls the transfer to the plurality of second pads 241. That is, when the plurality of second dump selection switches 221 are activated, data output from the plurality of second pads 241 is transferred to the second memory cell array 210 or from the second memory cell array 210.
- the output data is transmitted to the plurality of second pads 241, and if it is inactivated, the data is not transmitted to either of the second pads 241.
- the plurality of second dump selection switches 221 may be configured as PMOS transistors or NMOS transistors, respectively.
- the plurality of second dump selection switches 221 are connected one-to-one with the plurality of memory cells included in the second memory cell array 210.
- the plurality of second dump selection switches 221 may be divided into a plurality of groups.
- the plurality of dump selection switch groups are each connected to one of the plurality of memory cell groups. That is, the plurality of dump selection switch groups are connected 1: 1 with the plurality of memory cell groups.
- the plurality of dump selection switch groups and the plurality of memory cell groups are provided in the same number. For example, if the plurality of dump selection switch groups are two, the plurality of memory cell groups are also divided into two, and if the plurality of dump selection switch groups are four, the plurality of memory cell groups are also divided into four.
- the plurality of dump selection switch groups receive data simultaneously received from a plurality of second pads 241. Writes to a plurality of memory cells included in each of the memory cell groups simultaneously.
- the second dump decoder 231 is connected to the plurality of second dump selection switches 221.
- the second dump decoder 231 specifies the addresses of the plurality of second dump selection switches 221. That is, on or off of the plurality of second dump selection switches 221 is determined by the second dump decoder 231.
- the second dump decoder 231 turns on the plurality of second dump selection switches 221 at the same time or on a group basis.
- the second dump decoder 231 may be set to individually turn on the plurality of second dump selection switches 221.
- the second dump decoder 231 receives an address signal for designating the plurality of second dump selection switches 221 from the outside of the second memory chip 200.
- the plurality of second pads 241 are connected to the plurality of second dump selection switches 221 and the plurality of first pads 141 provided in the first memory chip 100.
- the plurality of second pads 241 are connected to one of the plurality of second dump selection switches 221, respectively. That is, the plurality of second pads 241 are connected 1: 1 with the plurality of second dump selection switches 221.
- the plurality of second pads 241 are commonly connected to the plurality of dump selection switch groups.
- each of the plurality of second pads 241 is connected to a plurality of the plurality of selection switches (the same number as the number of the plurality of dump selection switch groups).
- the plurality of second pads 241 may each be the third dump selection switch group.
- data stored in a plurality of memory cells of the first type of the first memory chip 100 may be directly dumped into a plurality of memory cells of the second type of the second memory chip 200.
- data stored in the first memory chip 100 may be directly transferred to the second memory chip 200 without passing through peripheral circuits and lines connected to the outside.
- the data transfer speed between the first memory chip 100 and the second memory chip 200 is extremely fast, and the data capacity of the stack memory device 50 also increases significantly.
- the stack memory device 50 includes a first memory chip 100 stacked on the second memory chip 200.
- a memory cell array in which first type memory cells 111 are repeatedly arranged in a row direction and a column direction, and a dump line 151 is connected to each of the first type memory cells 111. It has a structure that includes one or more (110).
- the first memory chip 100 includes a first memory cell array 110, a plurality of first dump lines 151, and a plurality of first pads 141.
- the first memory cell array 110 includes a plurality of memory cells 111 of a first type that are repeatedly arranged in a row direction and a column direction, respectively.
- the plurality of memory cells 111 of the first type are connected to the plurality of first dump lines 151. That is, the plurality of first types of memory cells 111 and the plurality of first dump lines 151 are connected one-to-one.
- Each of the plurality of memory cells 111 of the first type may store binary data.
- a plurality of bit lines BL10 and BL11 and a plurality of word lines WL10 and WL11 are connected to the plurality of memory cells 111 of the first type.
- the plurality of bit lines BL10 and BL11 and the plurality of word lines WL10 and WL11 are not intended for data dump between the first memory chip 100 and the second memory chip 200, but instead of the first memory chip. It is used to receive data from the outside or to transfer the data to outside.
- the first memory chip 100 may include a column decoder designating a plurality of bit lines BL10 and BL11 and a row decoder designating a plurality of word lines WL10 and WL11. It is further provided.
- the plurality of memory cells 111 of the first type may be configured as volatile memory devices such as DRAM cells or SRAM cells, or nonvolatile memory devices such as flash memory cells.
- the plurality of first dump lines 151 are connected to the plurality of first pads 141. That is, the plurality of first dump lines 151 are connected one-to-one with the plurality of first pads 141.
- a plurality of first dump selection switches may be further provided on the plurality of first dump lines 151 of the first memory chip 100.
- each of the plurality of first dump selection switches may include a first dump line connecting one of the plurality of memory cells 111 of the first memory chip 100 to one of the plurality of first pads 141. 151).
- the first dump decoder may be further provided. The first dump decoder specifies addresses of the plurality of first dump selection switches. That is, the plurality of first dump selection switches are turned on or off by the first dump decoder, and accordingly, data output from the plurality of memory cells 111 of the first type is stored in the plurality of first dump decoders. Delivery to the 1 pads 141 is controlled.
- the second memory chip 200 may include a memory cell array in which second type memory cells 211 are repeatedly arranged in a row direction and a column direction, and a dump line 251 is connected to each of the second type memory cells 251.
- 210 has a structure containing one or more.
- the second memory chip 200 includes a second memory cell array 210, a plurality of second dump lines 251, and a plurality of second pads 241.
- the second memory cell array 210 includes a plurality of memory cells 211 of a second type that are repeatedly arranged in a row direction and a column direction, respectively.
- the plurality of memory cells 211 of the second type may store binary data, respectively.
- a plurality of bit lines BL20 and BL21 and a plurality of word lines WL20 and WL21 are connected to the plurality of memory cells 211 of the second type.
- the plurality of bit lines BL20 and BL21 and the word lines WL20 and WL21 are not for data dump between the first memory chip 100 and the second memory chip 200, but the second memory chip 200. It is used to receive data from outside or to send data outside.
- the second memory chip 200 may include a column decoder designating a plurality of bit lines BL20 and BL21 and a row decoder designating a plurality of word lines WL20 and WL21. It is further provided.
- the plurality of memory cells 211 of the second type may be configured as volatile memory devices such as DRAM cells or SRAM cells, or nonvolatile memory devices such as flash memory cells.
- the plurality of memory cells 211 of the second type are connected to the plurality of second dump lines 251. That is, the plurality of second type memory cells 211 and the plurality of second dump lines 251 are connected one-to-one.
- the plurality of second dump lines 251 is connected to the plurality of second pads 241. That is, the plurality of second dump lines 251 are connected one-to-one with the plurality of second pads 241.
- the plurality of first pads 141 and the plurality of second pads 241 are connected one-to-one.
- the bonding of the plurality of first pads 141 and the plurality of second pads 241 may be performed using TSV technology or DBI technology.
- a plurality of second dump selection switches may be further connected to the plurality of second dump lines 251. That is, the plurality of second dump selection switches are respectively connected between one of the plurality of memory cells 211 of the second memory chip 200 and one of the plurality of second pads 241.
- the second memory chip 200 may further include a second dump decoder.
- the second dump decoder specifies an address of the plurality of second dump selection switches. That is, the plurality of second dump selection switches are turned on or off by the second dump decoder, and thus data output from the plurality of memory cells 211 of the second type is outputted to the plurality of second pads 241. To be controlled.
- the row direction pitch px1 of the first type memory cells 111 is the same as the row direction pitch px2 of the second type memory cells 211, or the column direction pitch of the first type memory cells 111. It is equal to the column direction pitch py2 of py1 and the second type of memory cells 211.
- a method of operating the stack memory device 50 may include driving the first type memory cells 111 repeatedly arranged in a row direction and a column direction in a row direction, and by driving the first type memory cells 111.
- Binary information stored in the second type is loaded into the dump lines 151 connected to the memory cells 111 of the first type, and the loaded binary information is repeatedly arranged in a row direction and a column direction. Transferring to the memory cells 211.
- the transferring step is performed by a switching operation of any one or more of the dump selection switches formed in the first memory chip 100 or the dump selection switches formed in the second memory chip 200.
- the dump selection switches included in the first memory chip 100 may be turned on by the dump decoder included in the first memory chip 100, or the dump select switches included in the second memory chip 200 may be turned on by the second decoder.
- the dump selection switches included in the memory chip 200 are turned on, data is dumped from the first memory chip 100 to the second memory chip 200.
- the switching operation is performed by an address for selectively switching some or all of the dump selection switches connected to the first type of memory cell array 110 or the second type of memory cell array 210. For example, when the dump selection switches included in the first memory chip 100 or the dump selection switches included in the second memory chip 200 are switched, or the dump selections provided in the first and second memory chips 100 and 200 are switched. When all the switches are switched, the switching operation can be made.
- the transferring step may be performed through a plurality of first pads 141 connected to the first type memory cells 111 and a plurality of second pads 241 connected to the second type memory cells 211. have.
- Data similar to the above may be dumped from the second memory chip 200 to the first memory chip 100.
- data stored in the plurality of memory cells 111 of the first type of the first memory chip 100 may include the plurality of memory cells of the second type of the second memory chip 200. Can be dumped directly to 211). That is, data stored in the first memory chip 100 may be directly transferred to the second memory chip 200 without passing through peripheral circuits and lines connected to the outside.
- the data transfer speed between the first memory chip 100 and the second memory chip 200 is extremely fast, and the data capacity of the stack memory device 50 also increases significantly.
- FIG. 3 is a circuit diagram of a stack memory device 50 in which the first type of memory cells 111 and the second type of memory cells 211 correspond one-to-many. Referring to FIG. 3, the first memory chip 100 is stacked on the second memory chip 200.
- the first memory chip 100 includes a plurality of first types of memory cells 111, first pads 141, and a plurality of first dump lines 151.
- the plurality of memory cells 111 of the first type are repeatedly arranged in the row direction and the column direction. Each of the plurality of memory cells 111 of the first type may store binary data.
- a plurality of bit lines BL10 and BL11 and a plurality of word lines WL10 and WL11 are connected to the plurality of memory cells 111 of the first type.
- the plurality of bit lines BL10 and BL11 and the word lines WL10 and WL11 are not for data dump between the first memory chip 100 and the second memory chip 200, but the first memory chip 100. It is used to receive data from outside or to send data outside.
- the first memory chip 100 may designate one of a plurality of word lines WL10 and WL11 and a column decoder to designate one of the plurality of bit lines BL10 and BL11.
- a row decoder is further provided.
- the plurality of memory cells 111 of the first type may be configured as volatile memory devices such as DRAM cells or SRAM cells, or nonvolatile memory devices such as flash memory cells.
- the plurality of first dump lines 151 connect the plurality of first types of memory cells 111 and the plurality of first pads 141 one-to-one.
- a plurality of dump selection switches may be connected to the plurality of first dump lines 151.
- the first memory chip 100 may further include a dump decoder connected thereto.
- the dump decoder addresses the plurality of dump selection switches. That is, the plurality of dump selection switches are turned on or off by the dump decoder, and accordingly, data output from the plurality of memory cells 111 is transferred to the plurality of first pads 141.
- the second memory chip 200 may include a plurality of memory cells 211 of a second type, a plurality of second dump lines 251, a plurality of second pads 241, and a plurality of dump selection switches SWD1 to. SWD4).
- the plurality of memory cells 211 of the second type are repeatedly arranged in the row direction and the column direction.
- the plurality of memory cells 211 of the second type may store binary data, respectively.
- a plurality of bit lines BL20 and BL21 and a plurality of word lines WL20 and WL21 are connected to the plurality of memory cells 211 of the second type.
- the plurality of bit lines BL20 and BL21 and the word lines WL20 and WL21 are not for data dump between the first memory chip 100 and the second memory chip 200, but the second memory chip 200. It is used to receive data from outside or to send data outside.
- the second memory chip 200 may designate one of a plurality of word lines WL20 and WL21 and a column decoder to designate one of the plurality of bit lines BL20 and BL21.
- a row decoder is further provided.
- a plurality of bit lines BL10, BL11, BL20, BL21 and word lines WL10, WL11, WL20, WL21 respectively provided in the first and second memory chips 100 and 200, and the column decoder and the row decoder are typically Since it may be configured using a phosphorus technology, a detailed description thereof will be omitted.
- the plurality of memory cells 211 of the second type may be configured as volatile memory devices such as DRAM cells or SRAM cells, or nonvolatile memory devices such as flash memory cells.
- the plurality of second dump lines 251 is connected to each of the plurality of memory cells 211 of the second type.
- the plurality of second pads 241 is connected to the plurality of second dump lines 251 and the plurality of first pads 141.
- the plurality of second pads 241 is connected one-to-many with the plurality of second dump lines 251.
- the plurality of second pads 241 is connected one-to-one with the plurality of first pads 141.
- the plurality of first pads 141 and the plurality of second pads 241 may be bonded to each other using a TSV technology or a DBI technology.
- the plurality of dump selection switches SWD1 to SWD4 are connected to one specific position of each of the plurality of second dump lines 251. That is, although the plurality of dump selection switches SWD1 to SWD4 are preferably inserted in the middle of the plurality of second dump lines 251, they may be connected to the ends of the plurality of second dump lines 251, respectively.
- the second memory chip 200 may further include a dump decoder that specifies addresses of the plurality of dump selection switches SWD1 to SWD4.
- the dump decoder determines whether the plurality of dump selection switches SWD1 to SWD4 are turned on or off.
- the dump decoder may simultaneously turn on a plurality of dump selection switches SWD1 to SWD4 or individually.
- the dump decoder receives an address signal from the outside of the second memory chip 200.
- the dump decoder may be provided in a plurality of second memory chips 200 to control the plurality of dump selection switches SWD1 to SWD4 by group.
- the first memory chip 100 is connected to the first memory chip 100.
- the pitches px1 and py1 of the dump line 151 of FIG. 2 may be different from the pitches px2 and py2 of the dump line 251 of the second memory chip 200. If the memory cells 111 and 211 having different pitches px1, px2, py1, and py2 in the repeated memory cell array are connected without difficulty, the pitches px1 of the memory cells 111 of the first memory chip 100 may be connected.
- py1 is preferably an integer multiple of the pitches px2 and py2 of the memory cells 211 of the second memory chip 200.
- the transferring step is performed by a switching operation of any one or more of the plurality of dump selection switches SWD1 to SWD4 connected to the plurality of second dump lines 251.
- the switching operation is performed by an address signal for selectively switching some or all of the plurality of dump selection switches SWD1 to SWD4.
- the address signal is output from a dump decoder connected to a plurality of dump selection switches SWD1 to SWD4.
- the binary information dumped on the plurality of second dump lines 251 is simultaneously transferred to one or more memory cells of the plurality of memory cells 211 of the second type.
- Data similar to the above may be dumped from the second memory chip 200 to the first memory chip 100.
- data stored in the plurality of memory cells 111 of the first type of the first memory chip 100 may include the plurality of memory cells of the second type of the second memory chip 200. Can be dumped directly to 211). That is, data stored in the first memory chip 100 may be directly transferred to the second memory chip 200 without passing through peripheral circuits and lines connected to the outside.
- the data transfer speed between the first memory chip 100 and the second memory chip 200 is extremely fast, and the data capacity of the stack memory device 50 also increases significantly.
- the lines of the conductive material constituting the plurality of dump lines 151 of the first memory chip 100 and the plurality of dump lines 251 of the second memory chip 200 may have their widths. Since it may be extremely short, the plurality of dump lines 151 of the first memory chip 100 and the plurality of dump lines 251 of the second memory chip 200 may be connected without difficulty. Pad regions of which the conductive material is wider than the lines of the conductive material of the dump lines in the first and second memory cell arrays 110 and 210 may be formed to be bonded to each other.
- the dump lines 151 and the second memory chip 200 of the first memory chip 100 may be used.
- Dump lines 251 also have the same pitch.
- the parasitic component to be overcome when data is dumped from the memory cells 111 of the first memory chip 100 to the memory cells 211 of the second memory chip 200 includes two dump lines 151 and 251. This branch is only parasitic resistance and parasitic capacitance. Since the data is transferred to the memory cells of other memory chips through the dump lines 151 and 251, the stacked memory device 50 which is stacked on the multi-layer substrate in this structure is parasitic in the transfer path of data.
- the components are minimized and suitable for use in cache systems that need to operate quickly in response to instructions from the central processing unit (CPU).
- the pads 141 and 241 connecting the dump lines 151 and 251 to each other need not be in the middle of the memory cell arrays 110 and 210, but may be disposed near a sense amplifier (not shown) or a circuit for column selection. have. In addition, it is more preferable that the region where the dump lines 151 and 251 are bonded to each other is provided in a so-called core circuit part.
- three or more memory chips may also be stacked. That is, the first to third memory chips are sequentially stacked, and the pads 141 and 241 of the first memory chip 100 are electrically connected to each other through the pads of the third memory chip.
- the gate and the diffusion region of the active element such as the transistor are separately displayed.
- the number of stacked memory chips is not limited, and as the plurality of memory chips are stacked, the number of semiconductor devices that can be concentrated in a narrow space increases.
- the sense amplifiers, the circuits related to column selection, and the circuits related to row selection, which are disposed adjacent to the memory cells 11 and 211, are omitted as appropriate for convenience of description.
- any of the exemplary embodiments of the present invention when data is dumped from the memory cells 111 of the first memory chip 100 to the memory cells 211 of the second memory chip 200 or vice versa. At this time, there is no need to overcome the parasitic capacitance of the local data line extending along the word line direction of the memory cell arrays 110 and 210 and the so-called parasitic capacitance of the global data line connecting each array matrix. Therefore, dumping data tens of times faster with less power consumption is possible.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 스택 메모리 장치 및 그 동작 방법을 제공한다. 본 발명에 따른 스택 메모리 장치는, 제1 타입의 메모리 셀이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 메모리 셀 각각에는 덤프 라인이 연결된 셀 어레이가 하나 이상 포함된 제1 메모리 칩; 및 제2 타입의 메모리 셀이 행 방향과 열 방향으로 반복 배열되되, 상기 제2 타입의 메모리 셀 각각에는 덤프 라인이 연결된 셀 어레이가 하나 이상 포함된 제2 메모리 칩;을 구비하고, 상기 제1 타입의 메모리 셀의 상기 덤프라인에는 제1 패드가 연결되고, 상기 제2 타입의 메모리 셀의 상기 덤프라인에는 제2 패드가 연결되되, 상기 제1 패드와 상기 제2 패드는 일대일로 대응되는 구조를 갖는다.
Description
본 발명은 데이터를 저장하는 스택 메모리 장치에 관한 것으로서, 특히 스택된 복수개의 메모리 칩들 사이에서 데이터가 서로 덤프되는 스택 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 많은 데이터를 저장할 수 있다. 이러한 반도체 메모리 장치는 컴퓨터나 휴대폰과 같이 많은 데이터의 저장을 필요로 하는 기기에 주로 사용되고 있다. 최근 들어, 컴퓨터나 휴대폰의 보급이 급격하게 늘어나면서 데이터의 저장 용량이나 데이터 처리 속도의 증가가 꾸준히 요구되고 있다. 이에 부응하여, 반도체 메모리 장치의 제조사에서는 메모리 용량을 늘리기 위해 끊임없이 연구 개발하고 있고, 그 결과 메모리 회로의 메모리 소자들의 크기를 줄여서 메모리 용량이 크게 증가하였다.
그러나, 메모리 소자의 크기를 줄이는데도 한계가 있어서 현재의 기술로는 메모리 칩의 메모리 용량을 늘리는데 한계에 도달한 상태이다. 때문에, 지금은 복수개의 메모리 칩들을 스택(stack)하여 구성된 반도체 메모리 패키지를 개발하고 있다. 이러한 패키지 기술은 메모리 용량을 증가시키는 데는 큰 효과가 있으나, 데이터 처리 속도에 대해서는 괄목할만한 성과는 내고 있지 못하다. 더구나, 캐시 메모리와 같이, 처리 속도가 빨라야 하는 메모리 장치에 있어서는 더더욱 그러하다. 따라서, 데이터 용량이 증가하면서도 데이터 처리 속도가 향상되는 메모리 장치의 개발이 지속적으로 요구되고 있다.
본 발명은 메모리 데이터의 처리 속도가 향상되는 스택 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
제1 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제1 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제1 메모리 칩; 및 제2 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제2 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제2 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제2 메모리 칩;을 구비하고, 상기 제1 타입의 메모리 셀에 연결된 덤프라인에는 제1 패드가 연결되고, 상기 제2 타입의 메모리 셀에 연결된 덤프라인에는 제2 패드가 연결되되, 상기 제1 패드와 상기 제2 패드는 일대일로 대응되는 구조;
를 포함하는 스택 메모리 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
행 방향과 열 방향으로 반복 배열되며, 제1 메모리 칩에 구비된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계; 상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들 각각에 연결된 덤프라인에 로드(load)되는 단계; 및 상기 로드된 이진 정보가, 행 방향과 열 방향으로 반복 배열되며 제2 메모리 칩에 구비된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계;를 포함하는 스택 메모리 장치의 동작 방법을 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들, 복수개의 제1 패드들, 및 상기 제1 타입의 복수개의 메모리 셀들과 상기 복수개의 제1 패드들을 일대일로 연결시켜주는 복수개의 제1 덤프 라인들을 구비하는 제1 메모리 칩; 및 행 방향과 열 방향으로 반복 배열된 제2 타입의 복수개의 메모리 셀들, 상기 제2 타입의 복수개의 메모리 셀들 각각에 하나씩 연결된 복수개의 제2 덤프 라인들, 상기 복수개의 제2 덤프 라인들에 연결된 복수개의 제2 패드들, 및 상기 복수개의 제2 덤프 라인들 각각의 특정 위치에 하나씩 연결된 복수개의 덤프 선택 스위치들을 구비하는 제2 메모리 칩을 구비하고, 상기 복수개의 제1 패드들과 상기 복수개의 제2 패드들은 일대일로 연결되고, 상기 복수개의 제2 패드들과 상기 복수개의 제2 덤프 라인들은 일대다로 연결된 스택 메모리 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계; 상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들에 연결된 복수개의 제1 덤프 라인들에 로드(load)되는 단계; 상기 복수개의 제1 덤프 라인들에 로드된 이진 정보가 상기 복수개의 제1 덤프 라인들에 연결된 복수개의 제2 덤프 라인들로 덤프되는 단계; 및 상기 복수개의 제2 덤프 라인들에 덤프된 이진 정보가 상기 복수개의 제2 덤프 라인들 각각에 하나씩 연결된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계를 포함하는 스택 메모리 장치의 동작 방법을 제공한다.
상술한 바와 같이 본 발명에 따르면, 제1 메모리 칩에 구비된 복수개의 메모리 셀들과 제2 메모리 칩에 구비된 복수개의 메모리 셀들이 서로 대응되도록 연결됨으로써, 복수개의 메모리 칩들에 저장된 데이터는 외부로 연결되는 주변 회로나 라인들을 통하지 않고, 상호간에 직접 전달된다.
따라서, 복수개의 메모리 칩들 사이의 데이터 전달 속도가 극적으로 빨라지고, 스택 메모리 장치의 데이터 용량도 대폭적으로 증가한다.
도 1은 본 발명에 따른 스택 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명에 따라 제1 타입의 메모리 셀과 제2 타입의 메모리 셀이 일대일로 대응되는 스택 메모리 장치의 회로도이다.
도 3은 본 발명에 따라 제1 타입의 메모리 셀과 제2 타입의 메모리 셀이 일대다로 대응되는 스택 메모리 장치의 회로도이다.
본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다', '접속된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다. 개개의 신호가 '전달된다', '도출된다'등의 용어 역시 직접적인 전달 뿐만 아니라 신호의 속성을 어느 정도 이상 유지한 채로 중간 매개체를 통한 간접적인 것까지도 모두 포함된다. 기타, 전압 또는 신호가 '가해진다', '인가된다', '입력된다' 등의 용어도, 명세서 전반에 걸쳐 모두 이와 같은 의미로 사용된다.
또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대, 복수 개의 스위치나 복수개의 신호선으로 이루어진 구성일지라도 '스위치들', '신호선들'과 같이 표현할 수도 있고, '스위치', '신호선'과 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이며, 신호선 또한 동일한 속성을 가지는 여러 신호선들, 예컨대 어드레스 신호들이나 데이터 신호들과 같이 다발로 이루어진 경우도 있기 때문이며, 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서, 이러한 기재는 타당하다. 따라서, 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 스택 메모리 장치(50)의 개략적인 블록도이다. 도 1을 참조하면, 스택 메모리 장치(50)는 제2 메모리 칩(memory chip)(200) 위에 스택된 제1 메모리 칩(100)을 구비한다.
제1 메모리 칩(100)은 제1 메모리 셀 어레이(memory cell array)(110), 복수개의 제1 덤프(dump) 선택 스위치들(121), 제1 덤프 디코더(dump decoder)(131) 및 복수개의 제1 패드(141)들을 구비한다.
제1 메모리 셀 어레이(110)는 제1 타입의 복수개의 메모리 셀들을 구비한다. 상기 제1 타입의 복수개의 메모리 셀들은 각각 이진(binary) 데이터를 저장할 수 있다. 상기 제1 타입의 복수개의 메모리 셀들은 복수개의 메모리 셀 그룹들로 구분될 수 있다. 상기 제1 타입의 복수개의 메모리 셀들은 제1 메모리 셀 어레이(110) 내에서 행 방향과 열 방향으로 배열된다. 도 1에는 도시되어 있지 않지만, 제1 메모리 셀 어레이(110)는 복수개의 비트 라인(bit line)들과 복수개의 워드 라인(word line)들을 구비한다. 상기 복수개의 비트 라인들과 워드 라인들은 상기 제1 타입의 복수개의 메모리 셀들에 연결된다. 상기 복수개의 비트 라인들과 워드 라인들은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제1 메모리 칩(100)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 1에 도시되지는 않았지만, 제1 메모리 칩(100)은 상기 복수개의 비트 라인들 중 하나를 지정하는 칼럼 디코더(column decoder)와 상기 복수개의 워드 라인들 중 하나를 지정하는 로우 디코더(row decoder)를 더 구비한다.
제1 메모리 칩(100)에 구비되는 상기 복수개의 비트 라인들과 워드 라인들, 상기 칼럼 디코더와 로우 디코더는 통상적인 기술을 이용하여 구성될 수 있으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.
상기 제1 타입의 복수개의 메모리 셀들은 각각 디램 셀(DRAM cell)이나 에스램 셀(SRAM cell)과 같은 휘발성 메모리 소자로 구성되거나 플래시 메모리 셀(flash memory cell)과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제1 덤프 선택 스위치들(121)은 제1 메모리 셀 어레이(110)와 복수개의 제1 패드(141)들 사이에 연결된다. 복수개의 제1 덤프 선택 스위치들(121)은 제1 메모리 셀 어레이(110)로부터 출력되는 데이터가 복수개의 제1 패드(141)들로 전달되거나 복수개의 제1 패드(141)들로부터 출력되는 데이터가 제1 메모리 셀 어레이(110)로 전달되는 것을 제어한다. 즉, 복수개의 제1 덤프 선택 스위치들(121)은 활성화되면 제1 메모리 셀 어레이(110)로부터 출력되는 데이터를 복수개의 제1 패드(141)들로 전달하거나 복수개의 제1 패드(141)들로부터 출력되는 데이터를 제1 메모리 셀 어레이(110)로 전달하고, 비활성화되면 어느 쪽으로도 전달하지 않는다. 복수개의 제1 덤프 선택 스위치들(121)은 각각 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성될 수 있다. 복수개의 제1 덤프 선택 스위치들(121)은 제1 메모리 셀 어레이(110)에 포함된 제1 타입의 복수개의 메모리 셀들과 일대일로 연결된다.
복수개의 제1 덤프 선택 스위치들(121)은 복수개의 덤프 선택 스위치 그룹들로 구분될 수 있다. 이 때, 상기 복수개의 덤프 선택 스위치 그룹들은 각각 상기 복수개의 메모리 셀 그룹들 중 하나에 연결된다. 즉, 상기 복수개의 덤프 선택 스위치 그룹들은 상기 복수개의 메모리 셀 그룹들과 1:1로 연결된다.
이와 같이, 상기 복수개의 덤프 선택 스위치 그룹들과 상기 복수개의 메모리 셀 그룹들은 동일한 개수로 구비된다. 예컨대, 상기 복수개의 덤프 선택 스위치 그룹들이 2개라면 상기 복수개의 메모리 셀 그룹들도 2개로, 상기 복수개의 덤프 선택 스위치 그룹들이 4개라면 상기 복수개의 메모리 셀 그룹들도 4개로 구분된다.
또한, 제1 메모리 칩(100)으로부터 제2 메모리 칩(200)으로 데이터가 덤프될 때, 상기 복수개의 메모리 셀 그룹들은 각각 그에 구비되는 복수개의 메모리 셀들에 저장된 데이터를 동시에 출력하며, 그에 따라, 상기 복수개의 덤프 선택 스위치 그룹들도 수신하는 데이터를 동시에 복수개의 제1 패드(141)들로 전달한다.
제1 덤프 디코더(131)는 복수개의 제1 덤프 선택 스위치들(121)에 연결된다. 제1 덤프 디코더(131)는 복수개의 제1 덤프 선택 스위치들(121)의 주소를 지정한다. 즉, 제1 덤프 디코더(131)에 의해 복수개의 제1 덤프 선택 스위치들(121)의 온(on) 또는 오프(off)가 결정된다. 제1 덤프 디코더(131)는 복수개의 제1 덤프 선택 스위치들(121)을 동시에 온시키거나 그룹별로 온시킨다. 또한, 제1 덤프 디코더(131)는 복수개의 제1 덤프 스위치들(121)을 개별적으로 온시키도록 설정될 수도 있다. 제1 덤프 디코더(131)는 제1 메모리 칩(100)의 외부로부터 복수개의 제1 덤프 선택 스위치들(121)을 지정하기 위한 어드레스 신호를 수신한다.
복수개의 제1 패드(141)들은 복수개의 제1 덤프 선택 스위치들(121)과 제2 메모리 칩(200)에 구비되는 복수개의 제2 패드들(241)에 연결된다. 복수개의 제1 패드(141)들은 각각 복수개의 제1 덤프 선택 스위치들(121) 중 하나에 연결된다. 즉, 복수개의 제1 패드(141)들은 복수개의 제1 덤프 선택 스위치들(121)과 1:1로 연결된다.
복수개의 제1 덤프 선택 스위치들(121)이 상기 복수개의 덤프 선택 스위치 그룹들로 구분될 경우에, 복수개의 제1 패드(141)들은 상기 복수개의 덤프 선택 스위치 그룹들에 공통으로 연결된다. 이 때, 복수개의 제1 패드(141)들은 각각 복수개의 제1 덤프 선택 스위치들(121) 중 복수개(상기 복수개의 덤프 선택 스위치 그룹의 숫자와 동일한 수)에 연결된다. 예컨대, 복수개의 제1 덤프 선택 스위치들(121)이 제1 덤프 선택 스위치 그룹과 제2 덤프 선택 스위치 그룹으로 구분될 경우에, 복수개의 제1 패드(141)들은 각각 상기 제1 덤프 선택 스위치 그룹에 속한 스위치들 중 하나와 상기 제2 덤프 선택 스위치 그룹에 속한 스위치들 중 하나에 공통으로 연결된다.
복수개의 제1 패드(141)들과 복수개의 제2 패드들(241)은 티에스브이(TSV: Through Silicon Via) 기술 또는 디비아이(DBI: Direct Bonding Interconnect) 기술을 이용하여 서로 접합될 수 있다.
제2 메모리 칩(200)은 제2 메모리 셀 어레이(210)(210), 복수개의 제2 덤프 선택 스위치들(221), 제2 덤프 디코더(231) 및 복수개의 제2 패드들(241)을 구비한다.
제2 메모리 셀 어레이(210)는 제2 타입의 복수개의 메모리 셀들을 구비한다. 상기 제2 타입의 복수개의 메모리 셀들은 각각 이진(binary) 데이터를 저장할 수 있다. 상기 제2 타입의 복수개의 메모리 셀들은 복수개의 메모리 셀 그룹들로 구분될 수 있다. 상기 제2 타입의 복수개의 메모리 셀들은 제2 메모리 셀 어레이(210) 내에서 행 방향과 열 방향으로 배열된다. 도 1에는 도시되어 있지 않지만, 제2 메모리 셀 어레이(210)는 복수개의 비트 라인들과 복수개의 워드 라인들을 구비한다. 상기 복수개의 비트 라인들과 워드 라인들은 상기 제2 타입의 복수개의 메모리 셀들에 연결된다. 상기 복수개의 비트 라인들과 워드 라인들은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제2 메모리 칩(200)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 1에 도시되지는 않았지만, 제2 메모리 칩(200)은 상기 복수개의 비트 라인들 중 하나를 지정하는 칼럼 디코더와 상기 복수개의 워드 라인들 중 하나를 지정하는 로우 디코더를 더 구비한다.
제2 메모리 칩(200)에 구비되는 상기 복수개의 비트 라인들과 워드 라인들, 상기 칼럼 디코더와 로우 디코더는 통상적인 기술을 이용하여 구성될 수 있으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.
상기 제2 타입의 복수개의 메모리 셀들은 각각 디램 셀(DRAM cell)이나 에스램 셀(SRAM cell)과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀(flash memory cell)과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제2 덤프 선택 스위치들(221)은 제2 메모리 셀 어레이(210)와 복수개의 제2 패드(241)들 사이에 연결된다. 복수개의 제2 덤프 선택 스위치들(221)은 복수개의 제2 패드(241)들로부터 출력되는 데이터가 제2 메모리 셀 어레이(210)로 전달되거나 제2 메모리 셀 어레이(210)로부터 출력되는 데이터가 복수개의 제2 패드(241)들로 전달되는 것을 제어한다. 즉, 복수개의 제2 덤프 선택 스위치들(221)은 활성화되면 복수개의 제2 패드(241)들로부터 출력되는 데이터를 제2 메모리 셀 어레이(210)로 전달하거나 제2 메모리 셀 어레이(210)로부터 출력되는 데이터를 복수개의 제2 패드(241)들로 전달하고, 비활성화되면 어느 쪽으로도 전달하지 않는다.
복수개의 제2 덤프 선택 스위치들(221)은 각각 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성될 수 있다. 복수개의 제2 덤프 선택 스위치들(221)은 제2 메모리 셀 어레이(210)에 포함된 복수개의 메모리 셀들과 일대일로 연결된다.
복수개의 제2 덤프 선택 스위치들(221)은 복수개의 그룹들로 구분될 수 있다. 이 때, 상기 복수개의 덤프 선택 스위치 그룹들은 각각 상기 복수개의 메모리 셀 그룹들 중 하나에 연결된다. 즉, 상기 복수개의 덤프 선택 스위치 그룹들은 상기 복수개의 메모리 셀 그룹들과 1:1로 연결된다.
이와 같이, 상기 복수개의 덤프 선택 스위치 그룹들과 상기 복수개의 메모리 셀 그룹들은 동일한 개수로 구비된다. 예컨대, 상기 복수개의 덤프 선택 스위치 그룹들이 2개라면 상기 복수개의 메모리 셀 그룹들도 2개로, 상기 복수개의 덤프 선택 스위치 그룹들이 4개라면 상기 복수개의 메모리 셀 그룹들도 4개로 구분된다.
또한, 제1 메모리 칩(100)으로부터 제2 메모리 칩(200)으로 데이터가 덤프될 때, 상기 복수개의 덤프 선택 스위치 그룹들은 복수개의 제2 패드(241)들로부터 동시에 수신하는 데이터를 상기 복수개의 메모리 셀 그룹들의 각각에 구비되는 복수개의 메모리 셀들로 동시에 기입한다.
제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)에 연결된다. 제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)의 주소를 지정한다. 즉, 제2 덤프 디코더(231)에 의해 복수개의 제2 덤프 선택 스위치들(221)의 온 또는 오프가 결정된다. 제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)을 동시에 온시키거나 그룹별로 온시킨다. 또한, 제2 덤프 디코더(231)는 복수개의 제2 덤프 선택 스위치들(221)을 개별적으로 온시키도록 설정될 수도 있다. 제2 덤프 디코더(231)는 제2 메모리 칩(200)의 외부로부터 복수개의 제2 덤프 선택 스위치들(221)을 지정하기 위한 어드레스 신호를 수신한다.
복수개의 제2 패드(241)들은 복수개의 제2 덤프 선택 스위치들(221)과 제1 메모리 칩(100)에 구비되는 복수개의 제1 패드(141)들에 연결된다. 복수개의 제2 패드(241)들은 각각 복수개의 제2 덤프 선택 스위치들(221) 중 하나에 연결된다. 즉, 복수개의 제2 패드(241)들은 복수개의 제2 덤프 선택 스위치들(221)과 1:1로 연결된다.
복수개의 제2 덤프 선택 스위치들(221)이 상기 복수개의 덤프 선택 스위치 그룹들로 구분될 경우에, 복수개의 제2 패드(241)들은 상기 복수개의 덤프 선택 스위치 그룹들에 공통으로 연결된다. 이 때, 복수개의 제2 패드(241)들은 각각 상기 복수개의 선택 스위치들 중 복수개(상기 복수개의 덤프 선택 스위치 그룹의 숫자와 동일한 수)에 연결된다. 예컨대, 복수개의 제2 덤프 선택 스위치들(221)이 제3 덤프 선택 스위치 그룹과 제4 덤프 선택 스위치 그룹으로 구분될 경우에, 복수개의 제2 패드(241)들은 각각 상기 제3 덤프 선택 스위치 그룹에 속한 스위치들 중 하나와 상기 제4 덤프 선택 스위치 그룹에 속한 스위치들 중 하나에 공통으로 연결된다.
상술한 바와 같이, 본 발명에 따르면, 제1 메모리 칩(100)의 제1 타입의 복수개의 메모리 셀들에 저장된 데이터는 제2 메모리 칩(200)의 제2 타입의 복수개의 메모리 셀들로 직접 덤프될 수가 있다. 즉, 제1 메모리 칩(100)에 저장된 데이터는 외부로 연결되는 주변 회로 및 라인들을 통하지 않고, 제2 메모리 칩(200)으로 직접 전달될 수가 있다.
따라서, 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 전달 속도가 극도로 빨라지고, 스택 메모리 장치(50)의 데이터 용량도 대폭적으로 증가한다.
도 2는 본 발명에 따라 제1 타입의 메모리 셀과 제2 타입의 메모리 셀이 일대일로 대응되는 스택 메모리 장치(50)의 회로도이다. 도 2를 참조하면, 스택 메모리 장치(50)는 제2 메모리 칩(200) 위에 스택된 제1 메모리 칩(100)을 구비한다.
제1 메모리 칩(100)은 제1 타입의 메모리 셀들(111)이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 메모리 셀들(111) 각각에는 덤프 라인(151)이 연결된 메모리 셀 어레이(110)가 하나 이상 포함된 구조를 갖는다.
구체적으로, 제1 메모리 칩(100)은 제1 메모리 셀 어레이(110)와 복수개의 제1 덤프 라인들(151) 및 복수개의 제1 패드들(141)을 구비한다.
제1 메모리 셀 어레이(110)는 각각 행 방향과 열 방향으로 반복하여 배열된 제1 타입의 복수개의 메모리 셀들(111)을 구비한다. 상기 제1 타입의 복수개의 메모리 셀들(111)은 복수개의 제1 덤프 라인들(151)에 연결된다. 즉, 상기 제1 타입의 복수개의 메모리 셀들(111)과 복수개의 제1 덤프 라인들(151)은 일대일로 연결된다.
제1 타입의 복수개의 메모리 셀들(111)은 각각 이진 데이터를 저장할 수 있다. 제1 타입의 복수개의 메모리 셀들(111)에는 복수개의 비트 라인들(BL10,BL11)과 복수개의 워드 라인들(WL10,WL11)이 연결된다. 복수개의 비트 라인들(BL10,BL11)과 복수개의 워드 라인들(WL10,WL11)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제1 메모리 칩(100)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 2에 도시되지는 않았지만, 제1 메모리 칩(100)은 복수개의 비트 라인들(BL10,BL11)을 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL10,WL11)을 지정하는 로우 디코더를 더 구비한다.
제1 타입의 복수개의 메모리 셀들(111)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제1 덤프 라인들(151)은 복수개의 제1 패드들(141)과 연결된다. 즉, 복수개의 제1 덤프 라인들(151)은 복수개의 제1 패드들(141)과 일대일로 연결된다.
도 2에 도시되지는 않았지만, 제1 메모리 칩(100)의 복수개의 제1 덤프 라인들(151)에는 복수개의 제1 덤프 선택 스위치들이 더 구비될 수 있다. 이 때, 상기 복수개의 제1 덤프 선택 스위치들은 각각 제1 메모리 칩(100)의 복수개의 메모리 셀들(111) 중 하나와 복수개의 제1 패드들(141) 중 하나를 연결하는 제1 덤프 라인(151)에 연결된다. 상기 복수개의 제1 덤프 선택 스위치들이 구비될 경우, 제1 덤프 디코더를 더 구비할 수 있다. 상기 제1 덤프 디코더는 상기 복수개의 제1 덤프 선택 스위치들의 어드레스를 지정한다. 즉, 상기 제1 덤프 디코더에 의해 상기 복수개의 제1 덤프 선택 스위치들이 온(on)되거나 오프(off)되고, 그에 따라 제1 타입의 복수개의 메모리 셀들(111)로부터 출력되는 데이터가 복수개의 제1 패드들(141)로 전달되는 것이 제어된다.
제2 메모리 칩(200)은 제2 타입의 메모리 셀들(211)이 행 방향과 열 방향으로 반복 배열되되, 제2 타입의 메모리 셀들(251) 각각에는 덤프 라인(251)이 연결된 메모리 셀 어레이(210)가 하나 이상 포함된 구조를 갖는다.
구체적으로, 제2 메모리 칩(200)은 제2 메모리 셀 어레이(210)와 복수개의 제2 덤프 라인들(251) 및 복수개의 제2 패드들(241)을 구비한다.
제2 메모리 셀 어레이(210)는 각각 행 방향과 열 방향으로 반복하여 배열된 제2 타입의 복수개의 메모리 셀들(211)을 구비한다. 제2 타입의 복수개의 메모리 셀들(211)은 각각 이진 데이터를 저장할 수 있다. 제2 타입의 복수개의 메모리 셀들(211)에는 복수개의 비트 라인들(BL20,BL21)과 복수개의 워드 라인들(WL20,WL21)이 연결된다. 복수개의 비트 라인들(BL20,BL21)과 워드 라인들(WL20,WL21)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제2 메모리 칩(200)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 2에 도시되지는 않았지만, 제2 메모리 칩(200)은 복수개의 비트 라인들(BL20,BL21)을 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL20,WL21)을 지정하는 로우 디코더를 더 구비한다. 제2 타입의 복수개의 메모리 셀들(211)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
제2 타입의 복수개의 메모리 셀들(211)은 복수개의 제2 덤프 라인들(251)에 연결된다. 즉, 제2 타입의 복수개의 메모리 셀들(211)과 복수개의 제2 덤프 라인들(251)은 일대일로 연결된다.
복수개의 제2 덤프 라인들(251)은 복수개의 제2 패드들(241)과 연결된다. 즉, 복수개의 제2 덤프 라인들(251)은 복수개의 제2 패드들(241)과 일대일로 연결된다.
복수개의 제1 패드들(141)과 복수개의 제2 패드들(241)은 일대일로 연결된다. 복수개의 제1 패드들(141)과 복수개의 제2 패드들(241)의 접합은 티에스브이(TSV) 기술 또는 디비아이(DBI) 기술을 이용하여 이루어질 수 있다.
도 2에 도시되지는 않았지만, 복수개의 제2 덤프 라인들(251)에 복수개의 제2 덤프 선택 스위치들이 더 연결될 수 있다. 즉, 상기 복수개의 제2 덤프 선택 스위치들은 각각 상기 제2 메모리 칩(200)의 복수개의 메모리 셀들(211) 중 하나와 복수개의 제2 패드들(241) 중 하나 사이에 연결된다. 상기 복수개의 제2 덤프 선택 스위치들이 구비될 경우, 제2 메모리 칩(200)은 제2 덤프 디코더를 더 구비할 수 있다. 상기 제2 덤프 디코더는 상기 복수개의 제2 덤프 선택 스위치들의 어드레스를 지정한다. 즉, 상기 제2 덤프 디코더에 의해 상기 복수개의 제2 덤프 선택 스위치들이 온되거나 오프되고, 그에 따라 제2 타입의 복수개의 메모리 셀들(211)로부터 출력되는 데이터가 복수개의 제2 패드들(241)로 전달되는 것이 제어된다.
제1 타입의 메모리 셀들(111)의 행 방향 피치(px1)는 제2 타입의 메모리 셀들(211)의 행 방향 피치(px2)와 같거나, 제1 타입의 메모리 셀들(111)의 열 방향 피치(py1)와 제2 타입의 메모리 셀들(211)의 열 방향 피치(py2)와 같다.
스택 메모리 장치(50)의 동작 방법을 설명하기로 한다.
스택 메모리 장치(50)의 동작 방법은, 행 방향과 열 방향으로 반복 배열된 제1 타입의 메모리 셀들(111)을 행 방향으로 구동하는 단계, 상기 구동에 의해 제1 타입의 메모리 셀들(111)에 저장된 이진 정보가 제1 타입의 메모리 셀들(111)에 연결된 덤프 라인들(151)에 로드(load)되는 단계, 및 상기 로드된 이진 정보가, 행 방향과 열 방향으로 반복 배열된 제2 타입의 메모리 셀들(211)로 전달되는 단계를 포함한다.
상기 전달 단계는, 제1 메모리 칩(100)에 형성된 덤프 선택 스위치들이나 제2 메모리 칩(200)에 형성된 덤프 선택 스위치들 가운데 어느 하나 이상의 스위치들의 스위칭 동작에 의해 이루어진다. 예컨대, 제1 메모리 칩(100)에 구비되는 덤프 디코더에 의해 제1 메모리 칩(100)에 구비된 덤프 선택 스위치들이 온되거나, 또는 제2 메모리 칩(200)에 구비되는 덤프 디코더에 의해 제2 메모리 칩(200)에 구비되는 덤프 선택 스위치들이 온될 때, 제1 메모리 칩(100)으로부터 제2 메모리 칩(200)으로 데이터가 덤프된다.
상기 스위칭 동작은, 제1 타입의 메모리 셀 어레이(110) 또는 상기 제2 타입의 메모리 셀 어레이(210)에 연결된 덤프 선택 스위치들 가운데 일부 또는 전부를 선택적으로 스위칭할 수 있도록 하는 어드레스에 의해 이루어진다. 예컨대, 제1 메모리 칩(100)에 구비되는 덤프 선택 스위치들이나 제2 메모리 칩(200)에 구비되는 덤프 선택 스위치들이 스위칭될 때, 또는 제1 및 제2 메모리 칩들(100,200)에 구비되는 덤프 선택 스위치들이 모두 스위칭될 때, 상기 스위칭 동작이 이루어질 수 있다.
상기 전달 단계는, 제1 타입의 메모리 셀들(111)에 연결된 복수개의 제1 패드들(141)과 제2 타입의 메모리 셀들(211)에 연결된 복수개의 제2 패드들(241)을 통해 이루어질 수 있다.
상기와 유사한 동작을 통해 제2 메모리 칩(200)에서 제1 메모리 칩(100)으로 데이터가 덤프될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 메모리 칩(100)의 제1 타입의 복수개의 메모리 셀들(111)에 저장된 데이터는 제2 메모리 칩(200)의 제2 타입의 복수개의 메모리 셀들(211)로 직접 덤프될 수가 있다. 즉, 제1 메모리 칩(100)에 저장된 데이터는 외부로 연결되는 주변 회로 및 라인들을 통하지 않고, 제2 메모리 칩(200)으로 직접 전달될 수가 있다.
따라서, 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 전달 속도가 극도로 빨라지고, 스택 메모리 장치(50)의 데이터 용량도 대폭적으로 증가한다.
도 3은 본 발명에 따라 제1 타입의 메모리 셀들(111)과 제2 타입의 메모리 셀들(211)이 일대다로 대응되는 스택 메모리 장치(50)의 회로도이다. 도 3을 참조하면, 제2 메모리 칩(200) 위에 제1 메모리 칩(100)이 스택되어 있다.
제1 메모리 칩(100)은 제1 타입의 복수개의 메모리 셀들(111), 제1 패드들(141) 및 복수개의 제1 덤프 라인들(151)을 구비한다.
제1 타입의 복수개의 메모리 셀들(111)은 행 방향과 열 방향으로 반복 배열된다. 제1 타입의 복수개의 메모리 셀들(111)은 각각 이진 데이터를 저장할 수 있다. 제1 타입의 복수개의 메모리 셀들(111)에는 복수개의 비트 라인들(BL10,BL11)과 복수개의 워드 라인들(WL10,WL11)이 연결된다. 복수개의 비트 라인들(BL10,BL11)과 워드 라인들(WL10,WL11)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제1 메모리 칩(100)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 3에 도시되지는 않았지만, 제1 메모리 칩(100)은 복수개의 비트 라인들(BL10,BL11) 중 하나를 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL10,WL11) 중 하나를 지정하는 로우 디코더를 더 구비한다.
제1 타입의 복수개의 메모리 셀들(111)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제1 덤프 라인들(151)은 제1 타입의 복수개의 메모리 셀들(111)과 복수개의 제1 패드들(141)을 일대일로 연결시켜준다.
도 3에 도시되지는 않았지만, 복수개의 제1 덤프 라인들(151)에는 복수개의 덤프 선택 스위치들이 연결될 수 있다. 상기 복수개의 덤프 선택 스위치들이 구비될 경우, 제1 메모리 칩(100)은 이에 연결된 덤프 디코더를 더 구비할 수 있다. 상기 덤프 디코더는 상기 복수개의 덤프 선택 스위치들의 어드레스를 지정한다. 즉, 상기 덤프 디코더에 의해 상기 복수개의 덤프 선택 스위치들이 온되거나 오프되고, 그에 따라 상기 복수개의 메모리 셀들(111)로부터 출력되는 데이터가 복수개의 제1 패드들(141)로 전달되는 것이 제어된다.
제2 메모리 칩(200)은 제2 타입의 복수개의 메모리 셀들(211), 복수개의 제2 덤프 라인들(251), 복수개의 제2 패드들(241) 및 복수개의 덤프 선택 스위치들(SWD1∼SWD4)을 구비한다.
제2 타입의 복수개의 메모리 셀들(211)은 행 방향과 열 방향으로 반복 배열된다. 제2 타입의 복수개의 메모리 셀들(211)은 각각 이진 데이터를 저장할 수 있다. 제2 타입의 복수개의 메모리 셀들(211)에는 복수개의 비트 라인들(BL20,BL21)과 복수개의 워드 라인들(WL20,WL21)이 연결된다. 복수개의 비트 라인들(BL20,BL21)과 워드 라인들(WL20,WL21)은 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 덤프를 위한 것이 아니라 제2 메모리 칩(200)의 외부로부터 데이터를 전달받거나 외부로 데이터를 전달할 때 사용된다. 또한, 도 3에 도시되지는 않았지만, 제2 메모리 칩(200)은 복수개의 비트 라인들(BL20,BL21) 중 하나를 지정하는 칼럼 디코더와 복수개의 워드 라인들(WL20,WL21) 중 하나를 지정하는 로우 디코더를 더 구비한다.
제1 및 제2 메모리 칩들(100,200)에 각각 구비되는 복수개의 비트 라인들(BL10,BL11,BL20,BL21)과 워드 라인들(WL10,WL11,WL20,WL21), 상기 칼럼 디코더와 로우 디코더는 통상적인 기술을 이용하여 구성될 수 있으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.
제2 타입의 복수개의 메모리 셀들(211)은 각각 디램 셀이나 에스램 셀과 같은 휘발성 메모리 소자, 또는 플래시 메모리 셀과 같은 비휘발성 메모리 소자로 구성될 수 있다.
복수개의 제2 덤프 라인들(251)은 제2 타입의 복수개의 메모리 셀들(211) 각각에 하나씩 연결된다.
복수개의 제2 패드들(241)은 복수개의 제2 덤프 라인들(251)과 복수개의 제1 패드들(141)에 연결된다. 여기서, 복수개의 제2 패드들(241)은 복수개의 제2 덤프 라인들(251)과 일대다로 연결된다. 또한, 복수개의 제2 패드들(241)은 복수개의 제1 패드들(141)과 일대일로 연결된다. 복수개의 제1 패드들(141)과 복수개의 제2 패드들(241)은 티에스브이(TSV) 기술 또는 디비아이(DBI) 기술을 이용하여 서로 접합될 수 있다.
복수개의 덤프 선택 스위치들(SWD1∼SWD4)은 복수개의 제2 덤프 라인들(251) 각각의 특정 위치에 하나씩 연결된다. 즉, 복수개의 덤프 선택 스위치들(SWD1∼SWD4)은 각각 복수개의 제2 덤프 라인들(251)의 중간에 삽입되는 것이 바람직하지만, 복수개의 제2 덤프 라인들(251)의 끝에 연결될 수도 있다.
제2 메모리 칩(200)은 복수개의 덤프 선택 스위치들(SWD1∼SWD4)의 어드레스를 지정하는 덤프 디코더를 더 구비할 수 있다. 상기 덤프 디코더에 의해 복수개의 덤프 선택 스위치들(SWD1∼SWD4)의 온 또는 오프가 결정된다. 상기 덤프 디코더는 복수개의 덤프 선택 스위치들(SWD1∼SWD4)을 동시에 온시키거나 개별로 온시킬 수 있다. 상기 덤프 디코더는 제2 메모리 칩(200)의 외부로부터 어드레스 신호를 수신한다. 상기 덤프 디코더는 제2 메모리 칩(200)에 복수개가 구비되어 복수개의 덤프 선택 스위치들(SWD1∼SWD4)을 그룹별로 구분하여 제어할 수 있다.
도 3에 도시된 바와 같이, 제1 메모리 칩(100)의 하나의 덤프 라인(151)에 제2 메모리 칩(200)의 4개의 덤프 라인들(251)이 연결된 경우, 제1 메모리 칩(100)의 덤프 라인(151)의 피치(px1,py1)는 제2 메모리 칩(200)의 덤프 라인(251)의 피치(px2,py2)와 서로 다를 수 있다. 반복되는 메모리 셀 어레이 속에 이같이 서로 다른 피치들(px1,px2,py1,py2)을 가진 메모리 셀들(111,211)이 무리없이 연결되려면, 제1 메모리 칩(100)의 메모리 셀들(111)의 피치(px1,py1)는 제2 메모리 칩(200)의 메모리 셀들(211)의 피치(px2,py2)의 정수배가 되는 것이 바람직하다.
스택 메모리 장치(50)의 동작 방법을 설명하기로 한다.
스택 메모리 장치(50)의 동작 방법은, 제1 타입의 복수개의 메모리 셀들(111)을 행 방향으로 구동하는 단계, 상기 구동에 의해 제1 타입의 메모리 셀들(111)에 저장된 이진 정보가 제1 덤프 라인들(151)에 로드(load)되는 단계, 제1 덤프 라인들(151)에 로드된 이진 정보가 복수개의 제2 덤프 라인들(251)로 덤프되는 단계, 및 제2 복수개의 덤프 라인들(251)에 덤프된 이진 정보가 제2 타입의 복수개의 메모리 셀들(211)로 전달되는 단계를 포함한다.
상기 전달 단계는, 복수개의 제2 덤프 라인들(251)에 연결된 복수개의 덤프 선택 스위치들(SWD1∼SWD4) 중 어느 하나 이상의 스위칭 동작에 의해 이루어진다.
상기 스위칭 동작은, 복수개의 덤프 선택 스위치들(SWD1∼SWD4) 중 일부 또는 전부를 선택적으로 스위칭할 수 있도록 하는 어드레스 신호에 의해 이루어진다. 상기 어드레스 신호는 복수개의 덤프 선택 스위치들(SWD1∼SWD4)에 연결된 덤프 디코더로부터 출력된다.
상기 전달 단계에서, 복수개의 제2 덤프 라인들(251)에 덤프된 이진 정보는 제2 타입의 복수개의 메모리 셀들(211) 중 하나 이상의 메모리 셀에 동시에 전달된다.
상기와 유사한 동작을 통해 제2 메모리 칩(200)에서 제1 메모리 칩(100)으로 데이터가 덤프될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 메모리 칩(100)의 제1 타입의 복수개의 메모리 셀들(111)에 저장된 데이터는 제2 메모리 칩(200)의 제2 타입의 복수개의 메모리 셀들(211)로 직접 덤프될 수가 있다. 즉, 제1 메모리 칩(100)에 저장된 데이터는 외부로 연결되는 주변 회로 및 라인들을 통하지 않고, 제2 메모리 칩(200)으로 직접 전달될 수가 있다.
따라서, 제1 메모리 칩(100)과 제2 메모리 칩(200) 사이의 데이터 전달 속도가 극도로 빨라지고, 스택 메모리 장치(50)의 데이터 용량도 대폭적으로 증가한다.
도 1 내지 도 3에 있어서, 제1 메모리 칩(100)의 복수개의 덤프 라인들(151)과 제2 메모리 칩(200)의 복수개의 덤프 라인들(251)을 이루는 도전성 물질의 선들은 그 폭이 극도로 짧을 수 있으므로, 제1 메모리 칩(100)의 복수개의 덤프 라인들(151)과 제2 메모리 칩(200)의 복수개의 덤프 라인들(251)이 무리없이 연결되기 위해서는, 연결 부위의 도전성 물질이 제1 및 제2 메모리 셀 어레이들(110,210) 내부의 덤프 라인들의 도전성 물질의 선들 보다 폭이 더 넓은 패드 영역이 각기 형성되어 서로 접합될 수 있다.
제1 메모리 칩(100)의 메모리 셀들(111)과 제2 메모리 칩(200)의 메모리 셀들(211)처럼 제1 메모리 칩(100)의 덤프 라인들(151)과 제2 메모리 칩(200)의 덤프 라인들(251) 역시 서로 같은 피치(pitch)를 갖는다.
제1 메모리 칩(100)의 메모리 셀들(111)에서 제2 메모리 칩(200)의 메모리 셀들(211)로 데이터가 덤프(dump)될 때 극복해야 할 기생 성분은 두 개의 덤프 라인들(151,251)이 가지는 기생 저항 및 기생 커패시턴스 뿐이다. 데이터가 덤프 라인들(151,251)을 통해서 다른 메모리 칩의 메모리 셀로 전달되기에, 이러한 구조로 다층(multi-layer) 기판을 이루며 스택(stacked)된 스택 메모리 장치(50)는 데이터의 전달 경로의 기생 성분이 최소화되어 중앙 처리 장치(CPU)의 지시에 응답하여 빨리 동작해야 하는 캐쉬(cache) 시스템에 활용되기에 적합하다.
덤프 라인들(151,251)을 서로 연결하는 패드들(141,241)이 메모리 셀 어레이들(110,210)의 한 가운데 있을 필요는 없고, 감지 증폭기(미도시)나 열 선택을 위한 회로가 있는 부근에 배치될 수 있다. 또한, 덤프 라인들(151,251)이 서로 접합되는 영역은 이른 바 코어(core) 회로 부분에 설치되는 것이 보다 바람직할 수 있다.
본 발명의 모든 실시예에서 3개 이상의 메모리 칩들도 스택(stack) 가능하다. 즉, 제1 내지 제3 메모리 칩들이 순차적으로 스택되고, 제3 메모리 칩의 패드들을 통하여 제1 메모리 칩(100)의 패드들(141,241)이 서로 전기적으로 연결된다. 제3 메모리 칩에서도 트랜지스터와 같은 능동 소자의 게이트와 확산 영역이 별도로 표시된다. 이와 같이, 이론적으로는 스택되는 메모리 칩들의 개수가 제한되지는 않으며, 복수개의 메모리 칩들이 스택될수록 좁은 공간에 집약될 수 있는 반도체 소자의 수가 증가한다.
상기 본 발명의 모든 실시 예에서, 메모리 셀들(11,211)과 인접하여 배치되는 상기 감지증폭기, 열 선택과 관련된 회로 및 행 선택과 관련된 회로들은 설명의 편의를 위해 적절히 생략되었다.
상기 본 발명의 어느 실시 예에서라도 제1 메모리 칩(100)의 메모리 셀들(111)로부터 제2 메모리 칩(200)의 메모리 셀들(211)로 데이터를 덤프할 때나 그 반대의 방향으로 데이터를 덤프할 때, 메모리 셀 어레이들(110,210)의 워드라인 방향을 따라 신장하는 로컬 데이터 라인의 기생 커패시턴스와, 각 어레이 매트릭스를 연결하는 이른 바 글로벌 데이터 라인의 기생 커패시턴스가 없으므로 이들을 극복할 필요가 없다. 그러므로, 보다 적은 전력소비로도 수 십배 빠른 데이터의 덤프가 가능해진다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (17)
- 제1 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제1 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제1 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제1 메모리 칩; 및제2 타입의 복수개의 메모리 셀들이 행 방향과 열 방향으로 반복 배열되되, 상기 제2 타입의 복수개의 메모리 셀들 각각에는 덤프 라인이 연결되며, 상기 제2 타입의 복수개의 메모리 셀들을 포함하는 셀 어레이가 하나 이상 포함된 제2 메모리 칩;을 구비하고,상기 제1 타입의 메모리 셀에 연결된 덤프라인에는 제1 패드가 연결되고, 상기 제2 타입의 메모리 셀에 연결된 덤프라인에는 제2 패드가 연결되되, 상기 제1 패드와 상기 제2 패드는 일대일로 대응되는 구조;를 구비하는 것을 특징으로 하는 스택 메모리 장치.
- 제 1항에 있어서,제1 메모리 칩에 제1 덤프 선택 스위치가 추가된 것을 특징으로 하는 스택 메모리 장치.
- 제 1항에 있어서,제1 메모리 칩이나 제2 메모리 칩 가운데 하나 이상에는 데이터를 덤프하기 위해 설치된 덤프 선택 스위치가 부가된 것을 특징으로 하는 스택 메모리 장치.
- 제 1항에 있어서,제1 타입의 메모리 셀의 행 방향 피치는 제2 타입의 메모리 셀의 행 방향 피치와 같거나, 제1 타입의 메모리 셀의 열 방향 피치는 제2 타입의 메모리 셀의 열 방향 피치와 같은 것을 특징으로 하는 스택 메모리 장치.
- 제 1항에 있어서,상기 제1 패드와 상기 제2 패드의 접합은 티에스브이(TSV:Through Silicon Via)이거나 디비아이(DBI:Direct Bonding Interconnect)인 것을 특징으로 하는 스택 메모리 장치.
- 행 방향과 열 방향으로 반복 배열되며 제1 메모리 칩에 구비된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계;상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들 각각에 연결된 덤프라인에 로드(load)되는 단계; 및상기 로드된 이진 정보가, 행 방향과 열 방향으로 반복 배열되며 제2 메모리 칩에 구비된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계;를 포함하는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 제6항에 있어서 상기 전달되는 단계는,상기 제1 메모리 칩에 형성된 덤프 선택 스위치들이나 상기 제2 메모리 칩에 형성된 덤프 선택 스위치들 가운데 어느 하나 이상의 스위치들의 스위칭 동작에 의해 이루어 지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 제7항에 있어서 상기 스위칭 동작은,상기 제1 타입의 메모리 셀들을 포함하는 메모리 셀 어레이 또는 상기 제2 타입의 메모리 셀들을 포함하는 메모리 셀 어레이에 연결된 덤프 선택 스위치들 가운데 일부 또는 전부를 선택적으로 스위칭할 수 있도록 하는 어드레스에 의해 이루어지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 제6항에 있어서 상기 전달 단계는,상기 제1 타입의 메모리 셀에 연결된 제1 패드와 상기 제2 타입에 연결된 제2 패드를 통해 이루어 지되, 상기 제1 패드와 상기 제2 패드의 접합은 티에스브이(TSV:Through Silicon Via)이거나 디비아이(DBI:Direct Bonding Interconnect)인 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들, 복수개의 제1 패드들, 및 상기 제1 타입의 복수개의 메모리 셀들과 상기 복수개의 제1 패드들을 일대일로 연결시켜주는 복수개의 제1 덤프 라인들을 구비하는 제1 메모리 칩; 및행 방향과 열 방향으로 반복 배열된 제2 타입의 복수개의 메모리 셀들, 상기 제2 타입의 복수개의 메모리 셀들 각각에 하나씩 연결된 복수개의 제2 덤프 라인들, 상기 복수개의 제2 덤프 라인들에 연결된 복수개의 제2 패드들, 및 상기 복수개의 제2 덤프 라인들 각각의 특정 위치에 하나씩 연결된 복수개의 덤프 선택 스위치들을 구비하는 제2 메모리 칩을 구비하고,상기 복수개의 제1 패드들과 상기 복수개의 제2 패드들은 일대일로 연결되고,상기 복수개의 제2 패드들과 상기 복수개의 제2 덤프 라인들은 일대다로 연결된 것을 특징으로 하는 스택 메모리 장치.
- 제10 항에 있어서,상기 제1 타입의 복수개의 메모리 셀들의 행 방향 피치는 상기 제2 타입의 복수개의 메모리 셀들의 행 방향 피치와 같고, 상기 제1 타입의 복수개의 메모리 셀들의 열 방향 피치는 상기 제2 타입의 복수개의 메모리 셀들의 열 방향 피치와 같은 것을 특징으로 하는 스택 메모리 장치.
- 제10 항에 있어서, 상기 제2 메모리 칩은,상기 복수개의 덤프 선택 스위치들의 어드레스를 지정하는 덤프 디코더를 더 구비하는 것을 특징으로 하는 스택 메모리 장치.
- 제10 항에 있어서,상기 제1 패드와 상기 제2 패드의 접합은 티에스브이(TSV) 기술과 디비아이(DBI) 기술 중 하나를 이용하여 이루어지는 것을 특징으로 하는 스택 메모리 장치.
- 행 방향과 열 방향으로 반복 배열된 제1 타입의 복수개의 메모리 셀들을 행 방향으로 구동하는 단계;상기 구동에 의해 상기 제1 타입의 복수개의 메모리 셀들에 저장된 이진 정보가 상기 제1 타입의 복수개의 메모리 셀들에 연결된 복수개의 제1 덤프 라인들에 로드(load)되는 단계;상기 복수개의 제1 덤프 라인들에 로드된 이진 정보가 상기 복수개의 제1 덤프 라인들에 연결된 복수개의 제2 덤프 라인들로 덤프되는 단계; 및상기 복수개의 제2 덤프 라인들에 덤프된 이진 정보가 상기 복수개의 제2 덤프 라인들 각각에 하나씩 연결된 제2 타입의 복수개의 메모리 셀들로 전달되는 단계를 포함하는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 제14 항에 있어서 상기 전달되는 단계는,상기 복수개의 제2 덤프 라인들 각각에 하나씩 연결된 복수개의 덤프 선택 스위치들 중 하나 이상의 스위칭 동작에 의해 이루어 지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 제15 항에 있어서, 상기 스위칭 동작은,상기 복수개의 덤프 선택 스위치들 중 일부 또는 전부를 선택적으로 스위칭하는 어드레스 신호에 의해 이루어 지는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
- 제14 항에 있어서, 상기 전달되는 단계에서,상기 복수개의 제2 덤프 라인들로 덤프된 이진 정보는 상기 제2 타입의 복수개의 메모리 셀들 중 하나 이상의 메모리 셀들에 동시에 전달되는 것을 특징으로 하는 스택 메모리 장치의 동작 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/032,935 US20160267946A1 (en) | 2013-10-28 | 2014-10-27 | Stack memory device and method for operating same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130128204A KR101545952B1 (ko) | 2013-10-28 | 2013-10-28 | 스택 메모리 장치 및 그 동작 방법 |
KR10-2013-0128204 | 2013-10-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2015064982A1 true WO2015064982A1 (ko) | 2015-05-07 |
Family
ID=53004513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/KR2014/010123 WO2015064982A1 (ko) | 2013-10-28 | 2014-10-27 | 스택 메모리 장치 및 그 동작 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20160267946A1 (ko) |
KR (1) | KR101545952B1 (ko) |
WO (1) | WO2015064982A1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9691475B2 (en) | 2015-03-19 | 2017-06-27 | Micron Technology, Inc. | Constructions comprising stacked memory arrays |
KR102450580B1 (ko) | 2017-12-22 | 2022-10-07 | 삼성전자주식회사 | 금속 배선 하부의 절연층 구조를 갖는 반도체 장치 |
KR102526621B1 (ko) * | 2018-04-23 | 2023-04-28 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
KR102481648B1 (ko) | 2018-10-01 | 2022-12-29 | 삼성전자주식회사 | 반도체 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100215267B1 (ko) * | 1995-05-15 | 1999-08-16 | 롭 샘, 로베르트 알. 비숍, 스코트 아르넬 | 데이타와 상태 메모리를 갖는 고 기억용량 dimm |
KR100326823B1 (ko) * | 1998-05-20 | 2002-03-04 | 가네꼬 히사시 | 반도체 장치 |
KR100567911B1 (ko) * | 2004-11-23 | 2006-04-05 | 매그나칩 반도체 유한회사 | 웨이퍼 얼라인 방법 |
KR100742278B1 (ko) * | 2005-11-23 | 2007-07-24 | 삼성전자주식회사 | 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100695890B1 (ko) * | 2004-10-29 | 2007-03-19 | 삼성전자주식회사 | 멀티 칩 시스템 및 그것의 데이터 전송 방법 |
KR20140141098A (ko) * | 2013-05-31 | 2014-12-10 | 에스케이하이닉스 주식회사 | 메모리 및 메모리 시스템 |
-
2013
- 2013-10-28 KR KR1020130128204A patent/KR101545952B1/ko not_active IP Right Cessation
-
2014
- 2014-10-27 US US15/032,935 patent/US20160267946A1/en not_active Abandoned
- 2014-10-27 WO PCT/KR2014/010123 patent/WO2015064982A1/ko active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100215267B1 (ko) * | 1995-05-15 | 1999-08-16 | 롭 샘, 로베르트 알. 비숍, 스코트 아르넬 | 데이타와 상태 메모리를 갖는 고 기억용량 dimm |
KR100326823B1 (ko) * | 1998-05-20 | 2002-03-04 | 가네꼬 히사시 | 반도체 장치 |
KR100567911B1 (ko) * | 2004-11-23 | 2006-04-05 | 매그나칩 반도체 유한회사 | 웨이퍼 얼라인 방법 |
KR100742278B1 (ko) * | 2005-11-23 | 2007-07-24 | 삼성전자주식회사 | 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치 |
Also Published As
Publication number | Publication date |
---|---|
KR20150048932A (ko) | 2015-05-11 |
US20160267946A1 (en) | 2016-09-15 |
KR101545952B1 (ko) | 2015-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2014185669A1 (ko) | 스택 메모리 | |
WO2015064982A1 (ko) | 스택 메모리 장치 및 그 동작 방법 | |
US8432727B2 (en) | Invalid write prevention for STT-MRAM array | |
US11810640B2 (en) | Memory interface with configurable high-speed serial data lanes for high bandwidth memory | |
US20220206701A1 (en) | Memory system including a memory controller | |
JP2004071066A5 (ko) | ||
US8570826B2 (en) | Memory device having data paths facilitating array/contact consolidation and/or swapping | |
US8488393B2 (en) | Semiconductor memory device and test method thereof | |
US9318420B2 (en) | Chip stack packages, system in packages including the same, and methods of operating the same | |
US7158428B2 (en) | Semiconductor memory device having hierarchical bit line structure | |
US9607666B2 (en) | Input/output circuit and input/output device including the same | |
KR0164391B1 (ko) | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 | |
US8736301B2 (en) | System on chip and control module therefor | |
WO2017135605A1 (ko) | 메모리칩, 메모리 장치 및 이 장치를 구비하는 메모리 시스템 | |
US9846194B2 (en) | Electrostatic protection circuit and semiconductor device including the same | |
KR100304690B1 (ko) | 복합데이터테스트가간단한반도체메모리장치 | |
US5363331A (en) | Semiconductor memory with column line control circuits for protection against broken column lines | |
KR101046806B1 (ko) | 반도체 메모리 장치 | |
KR100262003B1 (ko) | 반도체 메모리 | |
WO2015186975A1 (ko) | 멤리스터를 이용한 메모리 셀 | |
US20230223064A1 (en) | Semiconductor storage | |
WO2023287061A1 (ko) | Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이 | |
CN100538890C (zh) | 静态随机存取存储器单元以及阵列 | |
KR20000022623A (ko) | 반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법 | |
TW202341145A (zh) | 記憶體裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 14858995 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
WWE | Wipo information: entry into national phase |
Ref document number: 15032935 Country of ref document: US |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 14858995 Country of ref document: EP Kind code of ref document: A1 |