WO2015056425A1 - データ記憶制御装置 - Google Patents
データ記憶制御装置 Download PDFInfo
- Publication number
- WO2015056425A1 WO2015056425A1 PCT/JP2014/005116 JP2014005116W WO2015056425A1 WO 2015056425 A1 WO2015056425 A1 WO 2015056425A1 JP 2014005116 W JP2014005116 W JP 2014005116W WO 2015056425 A1 WO2015056425 A1 WO 2015056425A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- voltage
- input terminal
- power supply
- circuit
- converter
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
- G06F1/305—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations in the event of power-supply fluctuations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
- H02J7/14—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries for charging batteries from dynamo-electric generators driven at varying speed, e.g. on vehicle
- H02J7/16—Regulation of the charging current or voltage by variation of field
Definitions
- the memory card power supply circuit operates at 1 MHz, the multiplied frequency may interfere with the keyless entry system. For this reason, for example, when the driver of the vehicle turns off the accessory power source and leaves the vehicle, there is a possibility that a problem that the door cannot be locked even if the door is locked can occur.
- An object of the present invention is to provide a data storage control device capable of suppressing the occurrence of the above.
- the power supply interruption detection circuit 8 receives the + B voltage, detects whether or not the + B voltage instantaneous interruption has occurred, and detects that the + B voltage instantaneous interruption has been detected. Is output to the sub-microcomputer 4. Note that the instantaneous power interruption detection circuit 8 of the present embodiment determines that an instantaneous interruption of the + B voltage has occurred when the + B voltage is equal to or less than a preset instantaneous interruption determination value (for example, 4.5 V).
- a preset instantaneous interruption determination value for example, 4.5 V.
- the main-side card control signal for controlling the output of the card operating voltage VDD is input from the main microcomputer 3 to the main control signal input terminal 14.
- the sub-control signal input terminal 15 receives a sub-side card control signal for controlling the output of the card operating voltage VDD from the sub-microcomputer 4.
- a card detection signal is input from the card slot 6 to the card detection input terminal 16.
- the transistor 31 is an NPN type transistor, and has a collector, a base, and an emitter.
- the collector of the transistor 31 is connected to the 3.3V voltage input terminal 12 through the resistor 32.
- the base of the transistor 31 is connected to the main control signal input terminal 14 via the resistor 33.
- the emitter of the transistor 31 is connected to the ground terminal 13.
- the resistor 34 has one end connected to the base of the transistor 31 and the other end grounded.
- the power-on determination unit 26 includes a negative OR circuit 51, transistors 52 and 53, and resistors 54, 55, 56, 57, 58, and 59.
- the negative OR circuit 51 has a first input terminal, a second input terminal, an output terminal, and a power supply voltage terminal, performs a negative OR operation on signals input to the first input terminal and the second input terminal, and obtains an operation result. Is output from the output terminal.
- the first input terminal is connected to the collector of the transistor 52.
- the second input terminal is connected to the card detection input terminal 16.
- the output terminal is connected to the base of the transistor 53 via the resistor 54.
- the transistor 52 is an NPN type transistor, and has a collector, a base, and an emitter.
- the collector of the transistor 52 is connected to the 3.3V voltage input terminal 12 through the resistor 55.
- the base of the transistor 52 is connected to the voltage output terminal Vout of the capacitor charging IC 21 via the resistor 56.
- the emitter of the transistor 52 is connected to the ground terminal 13.
- the resistor 57 has one end connected to the base of the transistor 52 and the other end grounded.
- the voltage of the backup capacitor 22 is equal to or higher than the backup possible voltage (eg, 1.3 V in this embodiment)
- the divided voltage of the resistor 57 by the resistors 56 and 57 is set higher than the ON voltage of the transistor 52.
- the resistance values of the resistors 56 and 57 are set.
- the backup-capable voltage is a voltage at which the backup capacitor 22 can accumulate a charge amount for the backup time.
- the transistor 52 when the voltage of the backup capacitor 22 rises due to the charging of the backup capacitor 22, the transistor 52 is turned on, and the first input terminal of the negative OR circuit 51 is at the low level. It becomes. Further, when the card detection input terminal 16 is at a low level, the second input terminal of the NOR circuit 51 is at a low level.
- the main microcomputer 3 when the ON notification output terminal 18 is at the high level when the charging period ends, the main microcomputer 3 does not set the main control signal input terminal 14 to the low level. Thereby, the operation of the DC / DC converter 23 is prohibited and the memory card 5 can be prevented from being turned on.
- the DC / DC converter 23 outputs the card operating voltage VDD from the voltage output terminal Vout for at least 250 ms (refer to the backup period (time t05 to t06) in the figure).
- the sub-microcomputer 4 sets the sub-control signal input terminal 15 to the high level at time t24.
- the sub-microcomputer 4 sets the sub-control signal input terminal 15 to the high level after 250 ms or more has elapsed since the main microcomputer 3 was turned on.
- the power supply interruption detection circuit 8 outputs an instantaneous interruption detection signal to the sub-microcomputer 4. Then, when the instantaneous interruption detection signal is input, the sub microcomputer 4 sets the sub control signal input terminal 15 to the low level. As a result, the second input terminal of the OR circuit 41 becomes low level.
- the data storage control device 1 configured as described above controls a memory card 5 which is mounted with a data rewritable non-volatile memory and operates by receiving power supply from the outside.
- the shutdown signal control unit 24 includes a transistor 31.
- One end of the transistor 31 is connected to the second input terminal of the OR circuit 41, and a low level is applied to the other end. Therefore, the second input terminal of the OR circuit 41 can be set to a low level by changing the transistor 31 from the off state to the on state.
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
データ記憶制御装置は、データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカードを制御する。DC/DCコンバータ(23)は、+B電圧からの電源供給を受けて、メモリカードを動作させるためのカード動作電圧VDDを生成する。メインマイコン、シャットダウン信号制御部(24)およびトランジスタ(42)は、車両のアクセサリ電源がオフになった後においてディレイドACCが完了すると、メイン制御信号入力端子(14)をハイレベルにすることにより、DC/DCコンバータ(23)のシャットダウン端子SHDNをローレベルにして、DC/DCコンバータ(23)の動作を停止させる。これにより、車両のアクセサリ電源がオフになった後に、メモリカードへ電源を供給する回路が、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができる。
Description
本出願は、2013年10月18日に出願された日本出願番号2013-217394号に基づくもので、ここにその記載内容を援用する。
本開示は、メモリカードにデータを記憶するデータ記憶制御装置に関する。
データ書き換え可能な不揮発性メモリを搭載するメモリカードへのアクセス(データ読込、データ書込、データ消去)中に突然、メモリカードへの電源供給が断たれると、上記メモリカードに既に記憶されているデータまで破壊されるおそれがある。なお、ユーザアクセス時以外にもメモリカード内部のコントローラ制御によっては上記現象が発生する可能性がある。このようなデータ破壊を抑制するために、電源供給が断たれたときのバックアップ電源として大容量のコンデンサ(以下、バックアップ用コンデンサという)を設けたものが知られている(例えば、特許文献1を参照)。
バックアップ用コンデンサを設けることにより、メモリカードへの電源供給が断たれた場合であっても、バックアップ用コンデンサに充電されている電荷量に応じたバックアップ時間継続してメモリカードへ電源を供給することができる。そして、このバックアップ時間中に、メモリカード自身が正常終了処理を実行することで、メモリカードに既に記憶されているデータの破壊を回避することができる。
車両に搭載されているメモリカードは、メモリカード電源回路から電源供給を受けるのが一般的である。このメモリカード電源回路は、車載バッテリからの電源供給により、メモリカードを動作させるためのカード動作電圧を生成する。
しかし、メモリカード電源回路は1MHzで動作するため、その逓倍の周波数がキーレスエントリシステムと干渉する可能性がある。このため、例えば、車両の運転者がアクセサリ電源をオフにして車両から離れるときに、ドアをロックしようとしてもロックできないといった不具合が発生するおそれがある。
本開示は、こうした問題に鑑みてなされたものであり、車両のアクセサリ電源がオフになった後に、メモリカードへ電源を供給する回路が、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができるデータ記憶制御装置を提供することを目的とする。
本開示の一態様によれば、データ記憶制御装置は、データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカードを制御するデータ記憶制御装置であって、動作電圧生成回路と、動作停止部とを備える。
まず動作電圧生成回路は、車両に搭載されたバッテリからの電源供給を受けて、メモリカードを動作させるためのカード動作電圧を生成する。そして動作停止部は、車両のアクセサリ電源がオフになった後に、メモリカードへの電源供給を停止することができることを示す予め設定された電源供給停止条件が成立すると、動作電圧生成回路の動作を停止させる。
このように構成されたデータ記憶制御装置では、車両のアクセサリ電源がオフになった後に、メモリカードへの電源供給を停止することができることを示す電源供給停止条件が成立すると、メモリカードへの電源供給を行う動作電圧生成回路がその動作を停止する。
このため、車両のアクセサリ電源がオフになった後において、動作電圧生成回路の動作に起因して、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができる。
本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
本開示の一実施形態にかかるデータ記憶制御装置1の構成を示すブロック図である。
データ記憶制御装置1のメモリカード電源回路7の構成を示す回路図である。
データ記憶制御装置1の動作を示すタイミングチャートである。
データ記憶制御装置1のシャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示す第1のタイミングチャートである。
シャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示す第2のタイミングチャートである。
シャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示す第3のタイミングチャートである。
シャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示す第4のタイミングチャートである。
以下に本開示の実施形態について図面とともに説明する。
本開示が適用されたデータ記憶制御装置1は、車両に搭載され、図1に示すように、レギュレータ2とメインマイコン3とサブマイコン4とメモリカード5とカードスロット6とメモリカード電源回路7と電源瞬断検出回路8を備える。
レギュレータ2は、車両に搭載されたバッテリ(不図示)からメインリレー(不図示)を介して電源電圧を入力し、この電源電圧から、データ記憶制御装置1が動作するための駆動電圧(本実施形態では5V、3.3V等)を生成して出力する。以下、バッテリからメインリレーを介してデータ記憶制御装置1に供給される電圧を+B電圧という。
メインマイコン3は、制御対象(本実施形態ではメモリカード5)を制御するための各種処理を実行する。サブマイコン4は、制御対象(本実施形態ではレギュレータ2)を制御するための各種処理を実行する。なお、メインマイコン3とサブマイコン4は、互いにデータ通信可能に接続されている。
メモリカード5は、矩形板状に形成されているカード本体と、データ書き換え可能な不揮発性メモリと、不揮発性メモリに対するデータの書き込みと読み出しを制御するカードコントローラとを備えている。そしてメモリカード5は、カード本体内に不揮発性メモリとカードコントローラを収納して構成されている。なおメモリカード5は、本実施形態ではSDカード(登録商標)である。
カードスロット6は、メモリカード5を着脱可能に装着する装着部を備えている。さらにカードスロット6は、電源端子、クロック端子、コマンド端子、データ端子およびカード検出端子を備える。
電源端子は、メモリカード5を動作させるための電圧(以下、カード動作電圧VDDという)をメモリカード電源回路7から入力するためのものである。
クロック端子は、メモリカード5を動作させるためのクロック信号をメインマイコン3から入力するためのものである。なおメモリカード5は、クロック信号の入力が停止すると、その時点からバックアップ時間(本実施形態では例えば250ms)が経過するまでに、データ破壊回避のための内部処置を行うように構成されている。
コマンド端子は、メインマイコン3との間で、メモリカード5を制御するためのコマンド信号を入出力するためのものである。データ端子は、メインマイコン3との間で、メモリカード5に対するデータの書き込みと読み出しのためのデータ信号を入出力するためのものである。
カード検出端子は、メモリカード5がカードスロット6に装着されているか否かを示すカード検出信号を出力するためのものである。本実施形態のカード検出信号は、メモリカード5がカードスロット6に装着されているときにローレベルとなり、装着されていないときにハイレベルとなる信号である。
メモリカード電源回路7は、レギュレータ2から駆動電圧を入力して、この駆動電圧から、カード動作電圧VDD(本実施形態では例えば3.3V)を生成して出力する。
電源瞬断検出回路8は、+B電圧を入力して、+B電圧の瞬断が発生したか否かを検出し、+B電圧の瞬断を検出した場合に、+B電圧の瞬断を検出した旨を示す瞬断検出信号をサブマイコン4へ出力する。なお、本実施形態の電源瞬断検出回路8は、+B電圧が予め設定された瞬断判定値(例えば4.5V)以下である場合に、+B電圧の瞬断が発生したと判断する。
またサブマイコン4は、電源瞬断検出回路8から瞬断検出信号を入力すると、メインマイコン3の電源を切ってメインマイコン3を強制的にシャットダウンさせる。これによりメインマイコン3は、クロック信号の出力を停止する。
メモリカード電源回路7は、図2に示すように、5V電圧入力端子11と3.3V電圧入力端子12と接地端子13とメイン制御信号入力端子14とサブ制御信号入力端子15とカード検出入力端子16とカード電圧出力端子17とオン通知出力端子18を備える。
5V電圧入力端子11には、レギュレータ2から5Vの駆動電圧が入力する。3.3V電圧入力端子12には、レギュレータ2から3.3Vの駆動電圧が入力する。接地端子13はグランドに接続される。
メイン制御信号入力端子14には、メインマイコン3から、カード動作電圧VDDの出力を制御するためのメイン側カード制御信号が入力する。サブ制御信号入力端子15には、サブマイコン4から、カード動作電圧VDDの出力を制御するためのサブ側カード制御信号が入力する。カード検出入力端子16には、カードスロット6からカード検出信号が入力する。
またメモリカード電源回路7は、コンデンサ充電用IC21とバックアップ用コンデンサ22とDC/DCコンバータ23とシャットダウン信号制御部24とシャットダウン信号出力部25と電源オン判定部26を備える。
コンデンサ充電用IC21は、電圧入力端子Vinと電圧出力端子Voutを有している。そしてコンデンサ充電用IC21は、5Vの駆動電圧を電圧入力端子Vinに入力して、この駆動電圧から、バックアップ用コンデンサ22を充電するための充電用電圧(本実施形態では例えば4V)を生成し、この充電用電圧を電圧出力端子Voutから出力する。
バックアップ用コンデンサ22は、メモリカード5のバックアップ電源であり、+B電圧の供給停止から、少なくとも上記バックアップ時間(本実施形態では例えば250ms)継続してメモリカード電源回路7がカード動作電圧VDDを供給することができる静電容量に設定されている。そして、バックアップ用コンデンサ22の正極がコンデンサ充電用IC21の電圧出力端子Voutに接続されるとともに、バックアップ用コンデンサ22の負極が接地される。
DC/DCコンバータ23は、電圧入力端子Vinと電圧出力端子Voutとシャットダウン端子SHDNを有している。そしてDC/DCコンバータ23は、コンデンサ充電用IC21からの充電用電圧を電圧入力端子Vinに入力して、この充電用電圧から、カード動作電圧VDDを生成し、このカード動作電圧VDDを電圧出力端子Voutから出力する。またDC/DCコンバータ23は、シャットダウン端子SHDNに入力するシャットダウン信号がハイレベルである場合には、カード動作電圧VDDを出力する一方、シャットダウン信号がローレベルである場合には、カード動作電圧VDDの出力を停止する。
シャットダウン信号制御部24は、トランジスタ31と抵抗32,33,34,35,36,37とダイオード38,39を備える。
トランジスタ31は、NPN型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ31のコレクタは、抵抗32を介して3.3V電圧入力端子12に接続される。トランジスタ31のベースは、抵抗33を介してメイン制御信号入力端子14に接続される。トランジスタ31のエミッタは接地端子13に接続される。なお抵抗34は、一端がトランジスタ31のベースに接続され、他端が接地される。そして、メインマイコン3からのメイン側カード制御信号がハイレベルである場合において、抵抗33,34による抵抗34の分圧電圧がトランジスタ31のオン電圧より高くなるように、抵抗33,34の抵抗値が設定されている。
抵抗35は、一端がメイン制御信号入力端子14に接続されるとともに、他端が抵抗36の一端に接続される。そして、抵抗36の他端はシャットダウン信号出力部25に接続される。抵抗37は、一端がDC/DCコンバータ23の電圧出力端子Voutに接続されるとともに、他端がシャットダウン信号出力部25に接続される。
ダイオード38は、アノードが抵抗32とトランジスタ31のコレクタとの接続点に接続されるとともに、カソードがサブ制御信号入力端子15に接続される。ダイオード39は、アノードが抵抗35と抵抗36との接続点に接続されるとともに、カソードがサブ制御信号入力端子15に接続される。
シャットダウン信号出力部25は、論理和回路41とトランジスタ42と抵抗43,44とダイオード45,46を備える。
論理和回路41は、第1入力端子と第2入力端子と出力端子と電源電圧端子を有し、第1入力端子と第2入力端子に入力した信号の論理和演算を行い、演算結果を示す信号を出力端子から出力する。第1入力端子は、シャットダウン信号制御部24の抵抗37を介してDC/DCコンバータ23の電圧出力端子Voutに接続される。第2入力端子は、シャットダウン信号制御部24におけるトランジスタ31のコレクタに接続される。出力端子は、抵抗43を介してDC/DCコンバータ23のシャットダウン端子SHDNに接続される。
トランジスタ42は、NPN型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ42のコレクタは、DC/DCコンバータ23のシャットダウン端子SHDNに接続される。トランジスタ42のベースは、シャットダウン信号制御部24の抵抗35,36を介してメイン制御信号入力端子14に接続される。トランジスタ42のエミッタは接地端子13に接続される。なお抵抗44は、一端がトランジスタ42のベースに接続され、他端が接地される。そして、メインマイコン3からのメイン側カード制御信号がハイレベルである場合において、抵抗35,36,44による抵抗44の分圧電圧がトランジスタ42のオン電圧より高くなるように、抵抗35,36,44の抵抗値が設定されている。
ダイオード45は、アノードがDC/DCコンバータ23の電圧出力端子Voutに接続されるとともに、カソードが論理和回路41の電源電圧端子にされる。ダイオード46は、アノードがコンデンサ充電用IC21の電圧出力端子Voutに接続されるとともに、カソードが論理和回路41の電源電圧端子にされる。
電源オン判定部26は、否定論理和回路51とトランジスタ52,53と抵抗54,55,56,57,58,59を備える。
否定論理和回路51は、第1入力端子と第2入力端子と出力端子と電源電圧端子を有し、第1入力端子と第2入力端子に入力した信号の否定論理和演算を行い、演算結果を示す信号を出力端子から出力する。第1入力端子は、トランジスタ52のコレクタに接続される。第2入力端子は、カード検出入力端子16に接続される。出力端子は、抵抗54を介してトランジスタ53のベースに接続される。
トランジスタ52は、NPN型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ52のコレクタは、抵抗55を介して3.3V電圧入力端子12に接続される。トランジスタ52のベースは、抵抗56を介してコンデンサ充電用IC21の電圧出力端子Voutに接続される。トランジスタ52のエミッタは接地端子13に接続される。なお抵抗57は、一端がトランジスタ52のベースに接続され、他端が接地される。そして、バックアップ用コンデンサ22の電圧がバックアップ可能電圧(本実施形態では例えば1.3V)以上である場合において、抵抗56,57による抵抗57の分圧電圧がトランジスタ52のオン電圧より高くなるように、抵抗56,57の抵抗値が設定されている。なおバックアップ可能電圧は、バックアップ用コンデンサ22がバックアップ時間分の電荷量を蓄積することができる電圧である。
トランジスタ53は、NPN型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ53のコレクタは、オン通知出力端子18に接続され、メインマイコン3に接続されている。なお、トランジスタ53はメインマイコン3側の入力電圧に合わせられるように設けており、オン通知出力端子18はマイコンの入力電圧でプルアップされている必要がある(図示せず)。トランジスタ53のベースは、抵抗54を介して否定論理和回路51の出力端子に接続される。トランジスタ53のエミッタは接地端子13に接続される。なお抵抗58は、一端がトランジスタ53のベースに接続され、他端が接地される。そして、否定論理和回路51からの出力信号がハイレベルである場合において、抵抗54,58による抵抗58の分圧電圧がトランジスタ53のオン電圧より高くなるように、抵抗54,58の抵抗値が設定されている。
抵抗59は、一端が3.3V電圧入力端子12に接続されるとともに、他端がカード検出入力端子16に接続される。
このように構成された電源オン判定部26では、バックアップ用コンデンサ22の充電によりバックアップ用コンデンサ22の電圧が上昇すると、トランジスタ52がオン状態となり、否定論理和回路51の第1入力端子がローレベルとなる。また、カード検出入力端子16がローレベルである場合に、否定論理和回路51の第2入力端子がローレベルとなる。
すなわち、否定論理和回路51の出力端子は、バックアップ用コンデンサ22が充電されており且つメモリカード5がカードスロット6に装着されている場合にハイレベルになり、それ以外の場合にローレベルになる。
そして、否定論理和回路51の出力端子がハイレベルのときに、トランジスタ53がオン状態となり、オン通知出力端子18がローレベルになる。
次に、このように構成されたデータ記憶制御装置1の動作の具体例を説明する。
図3に示すように、まず、時刻t01でデータ記憶制御装置1の電源がオンになると(時刻t01における+B電圧を参照)、レギュレータ2が動作を開始し、レギュレータ2から5Vの駆動電圧が出力される。これにより、コンデンサ充電用IC21の電圧入力端子Vinに5Vの駆動電圧が入力し、コンデンサ充電用IC21が動作を開始する。これにより、コンデンサ充電用IC21の電圧出力端子Voutの電圧が、充電用電圧(本実施形態では4V)になり、バックアップ用コンデンサ22の電圧と、DC/DCコンバータ23の電圧入力端子Vinの電圧が、充電用電圧(4V)になるまで徐々に上昇する。
また、バックアップ用コンデンサ22の電圧がバックアップ可能電圧(本実施形態では例えば1.3V)になると、メモリカード電源回路7は、オン通知出力端子18の電圧をローレベルにすることにより、ローレベルのオン可能通知を出力する(矢印AL1を参照)。メインマイコン3は、レギュレータ2から5Vの駆動電圧の供給されることにより電源がオンになる。その後、メインマイコン3では、初期化中の時刻t02でポート設定が終了し、メイン制御信号入力端子14がハイレベルに論理固定される(矢印AL2を参照)。その後、時刻t03で、サブマイコン4は、サブ制御信号入力端子15をハイレベルにする。なおサブマイコン4は、メインマイコン3の電源がオンになってから250ms以上経過した後に、サブ制御信号入力端子15をハイレベルにする。これは、メインマイコン3のハードリセット時などでメインマイコン3からのクロック類が止まった場合に250msの電源保持時間が必要となり、いかなる状態でも250msの電源保持時間を守るためである。
時刻t04で充電期間が終わり、このときに、オン通知出力端子18がローレベルである場合に、メインマイコン3は、メイン制御信号入力端子14をローレベルにする。これにより、DC/DCコンバータ23のシャットダウン端子SHDNがハイレベルになり、DC/DCコンバータ23が動作を開始し、DC/DCコンバータ23の電圧出力端子Voutからカード動作電圧VDDを出力する。なおメインマイコン3は、サブ制御信号入力端子15がハイレベルになってから放電時間(本実施形態では例えば10ms)経過した後に、メイン制御信号入力端子14をローレベルにする。この放電時間は、メモリカード5の電源(DC/DCコンバータ23)の電圧を確実に落としておくために必要とする時間である。一方、充電期間が終わったときにオン通知出力端子18がハイレベルである場合には、メインマイコン3は、メイン制御信号入力端子14をローレベルにしない。これにより、DC/DCコンバータ23の動作が禁止され、メモリカード5の電源が入らないようにできる。
時刻t05で、例えば+B電圧の瞬断により、5V駆動電圧の供給が停止すると、バックアップ用コンデンサ22からDC/DCコンバータ23へ電源が供給される。これにより、少なくとも250msの間(図中のバックアップ期間(時刻t05~t06)を参照)、DC/DCコンバータ23は電圧出力端子Voutからカード動作電圧VDDを出力する。
その後、バックアップ用コンデンサ22の電圧がDC/DCコンバータ23の動作可能電圧より低くなったり、論理和回路41への電源供給が停止してDC/DCコンバータ23のシャットダウン端子SHDNがローレベルになったりすることにより、時刻t06で、DC/DCコンバータ23からのカード動作電圧VDDの出力が停止する。
その後、時刻t07で+B電圧が回復すると、充電期間となり、時刻t08まで、時刻t01から時刻t02までの充電期間と同様に動作する。次に時刻t08で、通常動作に移行し、時刻t04から時刻t05までの通常動作と同様に動作する。
その後、時刻t09で、ACC電源がオフになると、ディレイドACCに移行する。ディレイドACCは、メインマイコン3を安全に終了させるために、ACC電源のオフ後に実行する処理である。そして、時刻t10でディレイドACCが完了すると、メインマイコン3は、メイン制御信号入力端子14をハイレベルにする。これにより、DC/DCコンバータ23のシャットダウン端子SHDNがローレベルになり、DC/DCコンバータ23からのカード動作電圧VDDの出力が停止する。
DC/DCコンバータ23の出力停止から放電時間(本実施形態では例えば10ms)が経過した時刻t11で、サブマイコン4は、サブ制御信号入力端子15をローレベルにする。その後、時刻t12で、メインマイコン3の電源をオフにし(矢印AL3を参照)、システムシャットダウンを行う。
次に、シャットダウン信号制御部24およびシャットダウン信号出力部25の動作の具体例を説明する。
図4は、バックアップ用コンデンサ22の電圧が0Vである状態でACC電源がオンになる場合のシャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示すタイミングチャートである。
図4に示すように、ACC電源がオンになると、+B電圧がデータ記憶制御装置1に入力することにより(時刻t21における+B電圧を参照)、レギュレータ2が動作を開始し、レギュレータ2から5Vと3.3Vの駆動電圧が出力される(時刻t22における5V駆動電圧および3.3V駆動電圧を参照)。これにより、コンデンサ充電用IC21の電圧入力端子Vinに5Vの駆動電圧が入力し、コンデンサ充電用IC21が動作を開始する。これにより、バックアップ用コンデンサ22の電圧と、DC/DCコンバータ23の電圧入力端子Vinの電圧が、充電用電圧(4V)になるまで徐々に上昇する。
その後、時刻t23でメインマイコン3の電源がオンになり(矢印AL21を参照)、メイン制御信号入力端子14がハイレベルに論理固定される。これにより、トランジスタ31のベースにオン電圧が印加され、トランジスタ31がオン状態となる。なお、トランジスタ31がオン状態となる前にサブ制御信号入力端子15がローレベルであるため、トランジスタ31がオン状態となる前後で、論理和回路41の第2入力端子の電圧レベルは変化せず、ローレベルのままである。
また、このときのサブ制御信号入力端子15はローレベルであるため、トランジスタ42のベースにはオン電圧が印加されず、トランジスタ42はオフ状態である。
その後、メインマイコン3の初期化が完了すると(矢印AL22を参照)、時刻t24で、サブマイコン4は、サブ制御信号入力端子15をハイレベルにする。なおサブマイコン4は、メインマイコン3の電源がオンになってから250ms以上経過した後に、サブ制御信号入力端子15をハイレベルにする。
そして、サブ制御信号入力端子15をハイレベルにすることにより、トランジスタ42のベースにオン電圧が印加され、トランジスタ42がオン状態となる。
次に、サブ制御信号入力端子15がハイレベルになってから放電時間(10ms)が経過した時刻t25で、メインマイコン3は、メイン制御信号入力端子14をローレベルにする。これにより、トランジスタ31がオフ状態となり、論理和回路41の第2入力端子がハイレベルになる。このため、論理和回路41の出力端子がハイレベルになる。さらに、トランジスタ42がオフ状態となることにより、DC/DCコンバータ23のシャットダウン端子SHDNがハイレベルになり、DC/DCコンバータ23が動作を開始する。これにより、論理和回路41の第1入力端子がハイレベルになる。
図5は、+B電圧の瞬断が発生する場合のシャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示すタイミングチャートである。
図5に示すように、時刻t31で、+B電圧の瞬断が発生すると、電源瞬断検出回路8はサブマイコン4へ瞬断検出信号を出力する。そしてサブマイコン4は、瞬断検出信号が入力すると、サブ制御信号入力端子15をローレベルにする。これにより、論理和回路41の第2入力端子がローレベルになる。
その後、時刻t32で、メインマイコン3がリセットされることで(矢印AL31を参照)、メイン制御信号入力端子14がハイレベルになる。これにより、トランジスタ31のベースにオン電圧が印加され、トランジスタ31がオン状態となる。さらに、時刻t33で、メインマイコン3の電源がオフになることで(矢印AL32を参照)、メイン制御信号入力端子14の電圧レベルが不定になり、トランジスタ31がオフ状態となる。
その後、時刻t34で、5Vと3.3Vの駆動電圧が低下し始める。ここで、5Vの駆動電圧の低下により、コンデンサ充電用IC21の電圧出力端子Voutの電圧が低下し、これに追従して、DC/DCコンバータ23の電圧入力端子Vinと論理和回路41の電源電圧端子の電圧が低下する。但し、論理和回路41の電源電圧端子には、ダイオード45を介してDC/DCコンバータ23からカード動作電圧VDD(3.3V)が入力する。このため、論理和回路41の電源電圧端子における電圧低下は、カード動作電圧VDD(3.3V)になった時点で一旦終了し、論理和回路41の電源電圧端子の電圧は、カード動作電圧VDD(3.3V)に保持される。
そして時刻t35で、DC/DCコンバータ23の電圧入力端子Vinの電圧が、DC/DCコンバータ23の動作可能電圧を下回ると、DC/DCコンバータ23からのカード動作電圧VDDの出力が停止される。このため、論理和回路41の第1入力端子と電源電圧端子の電圧がカード動作電圧VDD(3.3V)から低下し始め、DC/DCコンバータ23の放電時間で0Vになる。これにより、論理和回路41の出力端子がハイレベルからローレベルになり、これに追従して、DC/DCコンバータ23のシャットダウン端子SHDNがハイレベルからローレベルになる。
図6は、ACC電源をオフにした場合のシャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示すタイミングチャートである。
ACC電源がオフになると、ディレイドACCに移行する。そして、図6に示すように、時刻t41でディレイドACCが完了すると(矢印AL41を参照)、メインマイコン3は、メイン制御信号入力端子14をハイレベルにする。このときにサブ制御信号入力端子15がハイレベルであるため、トランジスタ31,42のベースにオン電圧が印加され、トランジスタ31,42がオン状態となる。これにより、論理和回路41の第2入力端子とDC/DCコンバータ23のシャットダウン端子SHDNがハイレベルからローレベルになる。そして、DC/DCコンバータ23のシャットダウン端子SHDNがローレベルになることにより、DC/DCコンバータ23からのカード動作電圧VDDの出力が停止する。
さらに、DC/DCコンバータ23の出力停止から放電時間が経過した時刻t42で、サブマイコン4は、サブ制御信号入力端子15をローレベルにする。その後、時刻t43で、メインマイコン3の電源をオフにする。
図7は、メインマイコン3がリセットされる場合のシャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示すタイミングチャートである。
図7に示すように、メインマイコン3が暴走してリセットをかける前の時刻t51で、サブマイコン4は、サブ制御信号入力端子15をハイレベルからローレベルにする。これにより、論理和回路41の第2入力端子がハイレベルからローレベルになる。
その後、時刻t52で、メインマイコン3がリセットされることで(矢印AL51を参照)、メイン制御信号入力端子14がハイレベルになる。これにより、トランジスタ31がオン状態となる。
その後、メインマイコン3の初期化が完了すると(矢印AL52を参照)、時刻t53で、サブマイコン4は、サブ制御信号入力端子15をハイレベルにする。なおサブマイコン4は、メインマイコン3の電源がオンになってから250ms以上経過した後に、サブ制御信号入力端子15をハイレベルにする。これにより、トランジスタ42がオン状態となり、DC/DCコンバータ23のシャットダウン端子SHDNがハイレベルからローレベルになる。DC/DCコンバータ23のシャットダウン端子SHDNがローレベルになることにより、DC/DCコンバータ23からのカード動作電圧VDDの出力が停止する。
サブ制御信号入力端子15がハイレベルになってから放電時間が経過した時刻t54で、メインマイコン3は、メイン制御信号入力端子14をローレベルにする。これにより、トランジスタ31,42がオフ状態となる。まず、トランジスタ31がオフ状態となることにより、論理和回路41の第2入力端子がローレベルからハイレベルになり、これにより、論理和回路41の出力端子がローレベルからハイレベルになる。また、トランジスタ42がオフ状態となることにより、DC/DCコンバータ23のシャットダウン端子SHDNがローレベルからハイレベルになる。これにより、DC/DCコンバータ23からのカード動作電圧VDDの出力が再開される。
このように構成されたデータ記憶制御装置1は、データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカード5を制御する。
まずDC/DCコンバータ23は、+B電圧からの電源供給を受けて、メモリカード5を動作させるためのカード動作電圧VDDを生成する。そして、メインマイコン3、シャットダウン信号制御部24およびトランジスタ42は、車両のアクセサリ電源がオフになった後においてディレイドACCが完了すると、メイン制御信号入力端子14をハイレベルにすることにより、DC/DCコンバータ23のシャットダウン端子SHDNをローレベルにして、DC/DCコンバータ23の動作を停止させる。
このように構成されたデータ記憶制御装置1では、車両のアクセサリ電源がオフになった後においてディレイドACCが完了すると、メモリカード5への電源供給を行うDC/DCコンバータ23がその動作を停止する。
このため、データ記憶制御装置1によれば、車両のアクセサリ電源がオフになった後において、DC/DCコンバータ23の動作に起因して、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができる。
またデータ記憶制御装置1は、DC/DCコンバータ23を動作させる場合にはハイレベルとなり、DC/DCコンバータ23を停止させる場合にはローレベルとなるシャットダウン信号をDC/DCコンバータ23へ出力する論理和回路41を備える。そしてトランジスタ42は、シャットダウン信号が論理和回路41からDC/DCコンバータ23へ至るまでの通電経路上に一端が接続され、他端にローレベルが印加されたスイッチである。このため、トランジスタ42をオフ状態からオン状態にすることにより、シャットダウン信号をハイレベルからローレベルに変化させることができる。
これにより、トランジスタ42をオフ状態からオン状態にするという簡便な方法で、DC/DCコンバータ23の動作を停止させることができる。
またデータ記憶制御装置1では、シャットダウン信号制御部24がトランジスタ31を備える。そしてトランジスタ31は、一端が論理和回路41の第2入力端子に接続され、他端にローレベルが印加される。このため、トランジスタ31をオフ状態からオン状態にすることにより、論理和回路41の第2入力端子をローレベルにすることができる。
論理和回路41は、第1入力端子と第2入力端子の両方がローレベルになったときにのみ、ローレベルのシャットダウン信号を出力する。したがって、トランジスタ31により論理和回路41の第2入力端子をローレベルにすることで、論理和回路41の第1入力端子をローレベルにすることができても論理和回路41がローレベルのシャットダウン信号を出力することができないという事態の発生を抑制することができる。
本実施形態では、論理和回路41の第1入力端子に、DC/DCコンバータ23の電圧出力端子Voutが接続されている。このため、トランジスタ42によりシャットダウン信号をローレベルにすることでDC/DCコンバータ23の動作を停止させると、論理和回路41の第1入力端子はローレベルになる。さらに、トランジスタ31により論理和回路41の第2入力端子をローレベルにすることで、論理和回路41の第1入力端子と第2入力端子がローレベルになる。これにより、DC/DCコンバータ23の動作を停止させた後に、論理和回路41からローレベルのシャットダウン信号を出力させることができる。
以上説明した実施形態において、DC/DCコンバータ23は動作電圧生成回路、メインマイコン3、シャットダウン信号制御部24およびトランジスタ42は動作停止部、論理和回路41は制御信号出力回路、トランジスタ42は第1スイッチ、トランジスタ31は第2スイッチに相当する。
以上、本開示の一実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、本開示の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記実施形態では、メモリカードとしてSDカードを用いたものを示したが、SDカードに限定されるものではなく、電源供給が断たれたときに、既に記憶されているデータの破壊を回避するための処理を行う機能を備えた記憶媒体であればよい。
また上記実施形態では、サブマイコン4に瞬断検出信号が入力すると、メインマイコン3の電源を切ってメインマイコン3を強制的にシャットダウンさせるものを示した。しかし、メインマイコン3によるクロック信号の出力を停止させる方法はこれに限定されるものではなく、例えば、サブマイコン4に瞬断検出信号が入力すると、クロック信号の出力を停止することを指示するクロック信号停止信号をメインマイコン3へ出力するようにしてもよい。
Claims (3)
- データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカード(5)を制御するデータ記憶制御装置(1)であって、
車両に搭載されたバッテリからの電源供給を受けて、前記メモリカードを動作させるためのカード動作電圧を生成する動作電圧生成回路(23)と、
前記車両のアクセサリ電源がオフになった後に、前記メモリカードへの電源供給を停止することができることを示す予め設定された電源供給停止条件が成立すると、前記動作電圧生成回路の動作を停止させる動作停止部(3,24,42)と、を備えるデータ記憶制御装置。 - 前記動作電圧生成回路を動作させる場合には予め設定された第1電圧レベルとなり、前記動作電圧生成回路を停止させる場合には前記第1電圧レベルと異なるように予め設定された第2電圧レベルとなる動作制御信号を前記動作電圧生成回路へ出力する制御信号出力回路(41)を備え、
前記動作停止部は、
前記動作制御信号が前記制御信号出力回路から前記動作電圧生成回路へ至るまでの通電経路上に一端が接続され、他端に前記第2電圧レベルが印加された第1スイッチ(42)を備える請求項1に記載のデータ記憶制御装置。 - 前記第1電圧レベルがハイレベルであり、前記第2電圧レベルがローレベルであり、
前記制御信号出力回路は、
第1入力端子と第2入力端子を有し、前記第1入力端子と前記第2入力端子に入力した信号の論理和演算を行い、この演算結果を前記動作制御信号として出力する論理和回路(41)を備え、
前記動作停止部は、さらに、
一端が前記第2入力端子に接続され、他端に前記第2電圧レベルが印加された第2スイッチ(31)を備える請求項2に記載のデータ記憶制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/029,170 US9633699B2 (en) | 2013-10-18 | 2014-10-08 | Data storage control device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013-217394 | 2013-10-18 | ||
JP2013217394A JP6146255B2 (ja) | 2013-10-18 | 2013-10-18 | データ記憶制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2015056425A1 true WO2015056425A1 (ja) | 2015-04-23 |
Family
ID=52827884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2014/005116 WO2015056425A1 (ja) | 2013-10-18 | 2014-10-08 | データ記憶制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9633699B2 (ja) |
JP (1) | JP6146255B2 (ja) |
WO (1) | WO2015056425A1 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11285157A (ja) * | 1998-03-26 | 1999-10-15 | Denso Corp | 電源回路 |
JP2002144986A (ja) * | 2000-11-08 | 2002-05-22 | Denso Corp | ナビゲーション装置に用いられる電源制御装置 |
JP2003047150A (ja) * | 2001-07-27 | 2003-02-14 | Denso Corp | 電源回路 |
JP2004157861A (ja) * | 2002-11-07 | 2004-06-03 | Sony Corp | メモリカードへのコマンド転送方法、電子機器 |
JP2013214221A (ja) * | 2012-04-03 | 2013-10-17 | Renesas Electronics Corp | ホスト装置、半導体装置、及びメモリカードシステム |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249244A (ja) | 1995-03-13 | 1996-09-27 | Oki Electric Ind Co Ltd | データ保持回路 |
JP2007322282A (ja) * | 2006-06-01 | 2007-12-13 | Denso Corp | 車両用ナビゲーション装置 |
JP5113602B2 (ja) * | 2008-04-10 | 2013-01-09 | 富士通テン株式会社 | 電子機器及び電子システム |
JP5381852B2 (ja) | 2010-03-25 | 2014-01-08 | 株式会社デンソー | 不揮発性メモリの電源瞬断対応回路 |
-
2013
- 2013-10-18 JP JP2013217394A patent/JP6146255B2/ja not_active Expired - Fee Related
-
2014
- 2014-10-08 US US15/029,170 patent/US9633699B2/en not_active Expired - Fee Related
- 2014-10-08 WO PCT/JP2014/005116 patent/WO2015056425A1/ja active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11285157A (ja) * | 1998-03-26 | 1999-10-15 | Denso Corp | 電源回路 |
JP2002144986A (ja) * | 2000-11-08 | 2002-05-22 | Denso Corp | ナビゲーション装置に用いられる電源制御装置 |
JP2003047150A (ja) * | 2001-07-27 | 2003-02-14 | Denso Corp | 電源回路 |
JP2004157861A (ja) * | 2002-11-07 | 2004-06-03 | Sony Corp | メモリカードへのコマンド転送方法、電子機器 |
JP2013214221A (ja) * | 2012-04-03 | 2013-10-17 | Renesas Electronics Corp | ホスト装置、半導体装置、及びメモリカードシステム |
Also Published As
Publication number | Publication date |
---|---|
US9633699B2 (en) | 2017-04-25 |
JP2015079429A (ja) | 2015-04-23 |
US20160240229A1 (en) | 2016-08-18 |
JP6146255B2 (ja) | 2017-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5820779B2 (ja) | 車載用電源装置 | |
JP2007104827A (ja) | 電気自動車の電源制御装置 | |
WO2015056426A1 (ja) | データ記憶制御装置 | |
JP2005327210A (ja) | 電子装置 | |
WO2015056425A1 (ja) | データ記憶制御装置 | |
JP6213138B2 (ja) | データ記憶制御装置 | |
JP6171832B2 (ja) | データ記憶制御装置 | |
JP2001045678A (ja) | プリンタ及びプリンタ用バックアップ電源の充電装置 | |
US11658589B2 (en) | Electrically commutated motor driving device and control method thereof | |
US20070096684A1 (en) | Apparatus for controlling electric power for electric vehicle | |
CN107408828B (zh) | 控制车辆的电路的电力供应的包含电池和相关组件的设备 | |
JP7500273B2 (ja) | 電動作業機 | |
JP6231752B2 (ja) | デバイス制御装置およびデバイス制御方法 | |
JP6008794B2 (ja) | 電源供給装置及び映像表示装置 | |
JP5851980B2 (ja) | 電源起動・停止制御回路 | |
CN110249273B (zh) | 控制电路和电路控制方法 | |
JP6147317B2 (ja) | 給電制御装置 | |
JP6264201B2 (ja) | 電子制御装置 | |
US11766952B2 (en) | Power supply circuit, power supply method, and storage medium | |
JP6659805B2 (ja) | 昇圧回路の制御方法 | |
JP2012106718A (ja) | 車両用電源供給装置 | |
US20220348213A1 (en) | Apparatus and method for controlling power of vehicle | |
US8314640B2 (en) | Driver circuit | |
JP6882900B2 (ja) | 電源制御装置、電源制御システム、および電源制御方法 | |
KR20130009175A (ko) | Ecu 전원 제어장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 14854703 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 15029170 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 14854703 Country of ref document: EP Kind code of ref document: A1 |