JP2009224605A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】同一基板上にＥ−ＦＥＴとＤ−ＦＥＴとが集積化された半導体装置におけるソース−ドレイン間のオン抵抗の低減を目的とする。
【解決手段】同一の半導体基板１０上にＥ−ＦＥＴとＤ−ＦＥＴとが集積化された半導体装置１であって、複数のエピタキシャル層１１は、半導体基板１０側から順に、Ｅ−ＦＥＴとＤ−ＦＥＴとのゲートの閾値電圧を調整する第１の閾値調整層１１５と、最上層から当接する上層までの選択エッチングを停止させる第１のエッチング停止層１１６と、Ｄ−ＦＥＴのゲートの閾値電圧を調整する第２の閾値調整層１１７と、最上層から当接する上層までの選択エッチングを停止させる第２のエッチング停止層１１８とを備え、第１のエッチング停止層１１６および第２の閾値調整層１１７のうち少なくとも一方は、ｎ型のドーピングがなされている領域を含む。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、閾値電圧が異なる２種類以上の電界効果トランジスタを化合物半導体基板上に集積化した半導体装置に関する。
ＧａＡｓからなる半絶縁性基板上に形成される電界効果トランジスタ（以下、ＧａＡｓＦＥＴと称する）は、その優れた性能により、通信機器、とりわけ携帯電話端末等のパワーアンプおよびスイッチ等に利用されている。このＧａＡｓＦＥＴ等の能動素子と、抵抗素子および容量素子等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓＭＭＩＣと称する）は特に広く実用化されている。
近年、ＧａＡｓＭＭＩＣにおいて更なる高機能化および高性能化が求められている中、ディプレッション型のＦＥＴ（以下、Ｄ−ＦＥＴと称する）から構成される前述のパワーアンプおよびスイッチと、エンハンスメント型のＦＥＴ（以下、Ｅ−ＦＥＴと称す）から構成される論理回路とを内蔵したＧａＡｓＭＭＩＣ、すなわち、Ｅ−ＦＥＴとＤ−ＦＥＴとを同一基板上に混載するＥ／Ｄ−ＦＥＴが要望されるようになっている。
従来のＥ／Ｄ−ＦＥＴとしては、例えば、特許文献１に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、半導体基板上に、ディプレッション型ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）により高周波アナログ信号をスイッチングするスイッチ回路と、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによるロジック回路とが構成されたスイッチ集積回路装置である。以下、特許文献１に記載の従来の半導体装置の構造および機能について説明する。
図３は、特許文献１に記載された従来の半導体装置の構造断面図である。同図における従来の半導体装置５００は、半導体層６００と、ソース電極６３０および６３１と、ドレイン電極６４０と、ゲート電極６５０および６５１と、絶縁膜７００とを備える。
半導体層６００は、ＧａＡｓ基板６０１と、バッファ層６０２と、第１電子供給層６０３と、スペーサ層６０４と、電子走行層６０５と、第２電子供給層６０６と、第１ノンドープ層６０７と、第２ノンドープ層６０８と、第３ノンドープ層６０９と、第４ノンドープ層６１０と、キャップ層６１１とを備え、この順で積層されている。第１ノンドープ層６０７は、第２電子供給層６０６と格子整合するノンドープＡｌＧａＡｓである。第２ノンドープ層６０８は、第１ノンドープ層６０７と格子整合するノンドープＩｎＧａＰである。第３ノンドープ層６０９は、第２ノンドープ層６０８と格子整合するノンドープＡｌＧａＡｓである。第４ノンドープ層６１０は、第３ノンドープ層６０９と格子整合するノンドープＩｎＧａＰである。キャップ層６１１は、第４ノンドープ層６１０と格子整合している。
ソース電極６３０および６３１とドレイン電極６４０とは、キャップ層６１１の表面に形成されている。
ゲート電極６５０は、ソース電極６３０とドレイン電極６４０との間に配置され、第１ノンドープ層６０７の表面に形成され、一部が第１ノンドープ層６０７に埋め込まれたＰｔであり、エンハンスメント型ＦＥＴのゲートとして機能する。
ゲート電極６５１は、ソース電極６３１とドレイン電極６４０との間に配置され、第２ノンドープ層６０８の表面に形成され、一部が第２ノンドープ層６０８に埋め込まれたＰｔであり、ディプレッション型ＦＥＴのゲートとして機能する。
絶縁膜７００は、窒化膜７０１、７０２および７０３からなり、ゲート電極６５０および６５１の周囲に露出する第１ノンドープ層６０７および第２ノンドープ層６０８を被覆する。
電子走行層６０５は、隣接する第１電子供給層６０３および第２電子供給層６０６のドナー不純物から発生した電子により電流パスを形成する。
第１ノンドープ層６０７は、ゲート電極６５０がその表面に形成され、その膜厚はＥ−ＦＥＴのゲートの閾値電圧が確保されるよう設計されている。
第２ノンドープ層６０８は、ゲート電極６５１がその表面に形成される。第２ノンドープ層６０８の材料であるＩｎＧａＰは、ＡｌＧａＡｓと比較してバンドギャップが大きいため、より高いゲート電圧が得られる。また、第２ノンドープ層６０８は、その上に当接する第３ノンドープ層６０９のエッチングストップ層として機能する。
Ｄ−ＦＥＴとＥ−ＦＥＴとではドレイン電流を制御するゲートの閾値電圧が異なるため、それぞれのノンドープ層の膜厚が異なる。
第１ノンドープ層６０７および第２ノンドープ層６０８のトータル膜厚は、ディプレッション型ＦＥＴのゲートの閾値電圧が確保されるよう設計されている。
第４ノンドープ層６１０は、キャップ層６１１のエッチングストップ層として機能する。また、第４ノンドープ層６１０の材料であるＩｎＧａＰは、酸化しにくいため外部からの化学的ストレスに強いので、キャップ層のプラズマエッチングの際、プラズマダメージから動作領域を保護する機能を有する。
第２電子供給層６０６、第１ノンドープ層６０７、第２ノンドープ層６０８、第３ノンドープ層６０９、第４ノンドープ層６１０およびキャップ層６１１は、相互に格子整合されているので、結晶歪みが少なく、ＦＥＴの電気的特性の再現性が確保されている。
以上のように、図３に記載された従来の半導体装置は、ノンドープＩｎＧａＰ層とノンドープＡｌＧａＡｓ層とを繰り返し積層した構造をとることにより、異なるゲートの閾値電圧を有するＤ−ＦＥＴとＥ−ＦＥＴとを再現性よく同一基板上に備えることが可能となる。
特開２００７−２７３３３号公報
しかしながら、第２および第４ノンドープ層の材料であるＩｎＧａＰは自発分極する材料である。上述した従来構造のようにノンドープのＡｌＧａＡｓ／ＩｎＧａＰ／ＡｌＧａＡｓの順で構成されるエピ構造では、自発分極によりＩｎＧａＰの上側界面にはプラス電荷が、また、下側界面にはマイナス電荷が偏在し分極される。そうすると、ＦＥＴがオン状態の時のソースからドレインへ向かう電子は、各ノンドープ層を縦方向に通過の際に、ＩｎＧａＰの上側界面のプラス電荷が障壁となってしまう。これにより、オーミック電極下の縦方向の抵抗成分が増大する。この抵抗成分は、ＦＥＴがオン状態での寄生抵抗となり、ＦＥＴの重要な特性であるオン抵抗を増大させる。
このオン抵抗の増大は、ＦＥＴの高周波特性のロスを引き起こし、本来のＦＥＴの特性を引き出すことができなくなる。特に、高周波スイッチにおいては重要な特性である電力損失が増大してしまう。
以上のように、互いに格子整合されたノンドープ層の積層構造によりＥ−ＦＥＴとＤ−ＦＥＴとが集積化された従来の半導体装置では、ヘテロ接合された半導体材料の自発分極により、特に重要なＦＥＴ性能であるソース−ドレイン間のオン抵抗の低減が実現されない。
上記問題に鑑み、本発明は、同一基板上にＥ−ＦＥＴとＤ−ＦＥＴとが集積化された半導体装置におけるソース−ドレイン間のオン抵抗の低減を目的とする。
上記目的を達成するために、本発明に係る半導体装置は、同一の半導体基板上に積層された複数の半導体層を用いて、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが前記半導体基板の面方向に隣接して集積化された半導体装置であって、前記複数の半導体層は、前記半導体基板上に形成され、前記エンハンスメント型電界効果トランジスタのゲートの閾値電圧と前記ディプレッション型電界効果トランジスタのゲートの閾値電圧とを調整する第１の閾値調整層と、前記第１の閾値調整層の上に形成され、最上層からのエッチングを停止させる第１のエッチング停止層と、前記第１のエッチング停止層の上に形成され、前記ディプレッション型電界効果トランジスタのゲートの閾値電圧を調整する第２の閾値調整層と、前記第２の閾値調整層の上に形成され、最上層からのエッチングを停止させる第２のエッチング停止層とを備え、前記第１のエッチング停止層および前記第２の閾値調整層のうち少なくとも一方は、ｎ型のドーピングがなされている領域を含むことを特徴とする。
これにより、第１のエッチング停止層と第２の閾値調整層のうち少なくともどちらか一方にｎ型のドーピングがなされている領域を含むので、第１のエッチング停止層の上側ヘテロ界面に蓄積されるプラス電荷が低減し、電子伝導の障壁が低下する。よって、ＦＥＴのドレイン電流パスにおける縦方向の寄生抵抗成分を低減させることが可能となる。
また、前記第２のエッチング停止層は、ｎ型のドーピングがなされている領域を含んでもよい。
これにより、第２のエッチング停止層にｎ型のドーピングがなされている領域を含むので、第２のエッチング停止層の上側界面に蓄積されるプラス電荷が低減し、電子伝導の障壁が低下する。よって、ＦＥＴのドレイン電流パスにおける縦方向の寄生抵抗成分を低減させることが可能となる。
また、前記第１の閾値調整層および前記第２の閾値調整層は、ＡｌＧａＡｓからなることが好ましい。
これにより、第１の閾値調整層と第２の閾値調整層とにバンドギャップの広いＡｌＧａＡｓが用いられるので、ゲート電極が順方向に対して高いショットキー耐圧を有することができる。
また、前記第１のエッチング停止層および前記第２のエッチング停止層は、ＩｎＧａＰからなることが好ましい。
これにより、第１のエッチング停止層と第２のエッチング停止層とに、ＩｎＧａＰが用いられるので、隣接するＡｌＧａＡｓと格子整合でき、ＡｌＧａＡｓなどに対して大きなエッチング選択比を有することができる。よって、結晶歪み、積層界面の凹凸形状および積層界面での不純物による再現性の低下を防止することが可能となる。
また、前記ＩｎＧａＰは、ディスオーダー構造を有してもよい。
これにより、ＩｎＧａＰとして原子配列がランダムで自発分極が抑制されるディスオーダー構造を用いることで、オン抵抗を低減することが可能となる。
また、前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、当該領域は、前記第２の閾値調整層と前記第１のエッチング停止層との接触界面から７ｎｍ以内に含まれていることが好ましい。
これにより、プラス電荷の蓄積される界面近くに効率的にｎ型のドーピングがなされるので、オン抵抗を低減することが可能となる。
また、前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、前記領域は、ｎ型ドーピングが１ｎｍ以上６ｎｍ以下の膜厚で前記半導体基板の面方向に均一にドーピングされていることが好ましい。
これにより、第１のエッチング停止層の上側のヘテロ界面に蓄積されるプラス電荷が界面全体にわたって膜面方向に均一に低減するので、電子伝導の障壁が界面全体にわたって均一に低下する。よって、再現性の高い低オン抵抗を有することが可能となる。また、ｎ型のドーピング領域が膜面法線方向に局所的に形成されるので、ドーピング効率よくオン抵抗を低減することが可能となる。
また、前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、前記ｎ型のドーピングは、デルタドーピングであってもよい。
これにより、ｎ型ドーピングが１原子層面ごとに局在するので、界面に近い距離で効率的に電荷が調整され、オン抵抗を低減することが可能となる。
また、前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、前記ｎ型のドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下であることが好ましい。
これにより、プラス電荷の蓄積される界面近くに適度なｎ型のドーピングがなされるので、オン抵抗を低減することができるとともに、移動度の高いチャネル層以外に電子が流れることを防止することが可能となる。
また、前記第１のエッチング停止層は、一様にｎ型のドーピングがなされていてもよい。
これにより、第１のエッチング停止層の上側ヘテロ界面に蓄積されるプラス電荷が低減し、電子伝導の障壁が低下する。よって、ＦＥＴのドレイン電流の縦方向のオン抵抗を低減することが可能となる。
また、前記第１のエッチング停止層は、ｎ型のドーピングがなされている領域を含み、前記ｎ型のドーピングは、デルタドーピングであってもよい。
これにより、ｎ型ドーピングが１原子層面ごとに局在するので、界面に近い距離で効率的に電荷が調整され、オン抵抗を低減することが可能となる。
また、前記ｎ型のドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下であることが好ましい。
これにより、プラス電荷の蓄積される界面近くに適度なｎ型のドーピングがなされるので、オン抵抗を低減することができるとともに、移動度の高いチャネル層以外に電子が流れることを防止することが可能となる。
なお、本発明は、このような特徴的な手段を備える半導体装置として実現することができるだけでなく、半導体装置に含まれる特徴的な手段をステップとする半導体装置の製造方法として実現することができる。
本発明によれば、同一基板上にＥ−ＦＥＴとＤ−ＦＥＴとが集積化された半導体装置において、ドレイン電流パスを形成する積層界面にプラス電荷が蓄積されることが抑制され電子伝導の障壁が低下するので、ＦＥＴのオン抵抗を低減することが可能となる。
（実施の形態１）
本実施の形態１における半導体装置は、同一の半導体基板上に、エンハンスメント型電界効果トランジスタ（以下Ｅ−ＦＥＴと記す）とディプレッション型電界効果トランジスタ（以下Ｄ−ＦＥＴと記す）とを備える半導体装置であって、Ｅ−ＦＥＴおよびＤ−ＦＥＴのゲートの閾値電圧を調整する第１の閾値調整層の上に形成される第１のエッチング停止層と、その上に形成されＤ−ＦＥＴのゲートの閾値電圧を調整する第２の閾値調整層とを備え、当該第２の閾値調整層にｎ型のドーピングされている領域を含む。これにより、多層へテロ構造に起因する電荷の発生が調整され電子の障壁が低下するので、積層界面を通過するドレイン電流に対するオン抵抗が低減される。
以下、本発明の実施の形態に係る半導体装置について図面を参照しながら詳細に説明する。
図１は、本発明の実施の形態１に係る半導体装置の構造断面図である。同図における半導体装置１は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域１Ｅと、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域１Ｄとを備える。また、半導体装置１は、半導体基板１０と、エピタキシャル層１１と、素子分離領域１２と、絶縁膜１３と、ゲート電極１４Ｄおよび１４Ｅと、オーミック電極１５Ｄおよび１５Ｅとを備える。
半導体基板１０は、半絶縁性ＧａＡｓからなる。
エピタキシャル層１１は、半導体基板１０上に半導体層を結晶成長させることで形成される。エピタキシャル層１１は、半導体基板１０側から順に、バッファ層１１１および１１２と、チャネル層１１３と、電子供給層１１４と、第１の閾値調整層１１５と、第１のエッチング停止層１１６と、第２の閾値調整層１１７と、第２のエッチング停止層１１８と、コンタクト層１１９とを備える。
バッファ層１１１は、例えば、膜厚１μｍのアンドープＧａＡｓで構成される。
バッファ層１１２は、例えば、アンドープＡｌＧａＡｓで構成される。バッファ層１１１および１１２は、エピタキシャル層１１と半導体基板１０との格子不整合を緩和する機能を有する。
チャネル層１１３は、キャリアが走行する層であり、例えば、膜厚１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成される。
電子供給層１１４は、チャネル層にキャリアである電子を供給する層であり、例えば、ｎ型不純物イオンであるＳｉがドーピングされたＡｌＧａＡｓで構成され、膜厚は１０ｎｍである。
第１の閾値調整層１１５は、Ｅ−ＦＥＴのゲートの閾値電圧およびＤ−ＦＥＴのゲートの閾値電圧を調整する層であり、例えば、膜厚５ｎｍのアンドープＡｌＧａＡｓで構成される。
第１のエッチング停止層１１６は、最上層から第１のエッチング停止層１１６の上に当接する第２の閾値調整層１１７までのエッチングを停止させるエッチングストップ層として機能し、例えば、膜厚８ｎｍのディスオーダー構造のＩｎＧａＰで構成される。ここで、ディスオーダー構造とは、原子配列が規則的ではなく乱れている構造である。これにより、ＩｎＧａＰの自発分極が抑制されるので、ヘテロ界面付近でのプラス電荷の偏在が抑制される。よって、ドレイン電流のキャリアである電子伝導の障壁が下がり、オン抵抗が低減される。このディスオーダー構造のＩｎＧａＰは、例えば、成膜温度などの成膜条件を調整することで実現される。
なお、第１のエッチング停止層１１６は、ｎ型のドーピングが一様にされていてもよい。好ましくは、このｎ型ドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下である。
第２の閾値調整層１１７は、Ｄ−ＦＥＴのゲートの閾値電圧を調整する層であり、調整層１１７Ａと、１１７Ｂと、１１７Ｃとを備える。調整層１１７Ａ、１１７Ｂおよび１１７Ｃは、例えば、ＡｌＧａＡｓで構成され、エッチングの選択性の高い材料を用いることが望ましい。調整層１１７Ｂは、例えば、面濃度が５×１０12／ｃｍ2であり、膜厚が３ｎｍのＳｉからなるｎ型のドーピングがなされている。
なお、この第２の閾値調整層１１７へのｎ型ドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下であることが好ましい。このｎ型ドーピングの面濃度が、３×１０11／ｃｍ2より小さい場合、隣接するＩｎＧａＰからなる層の自発分極が十分抑制されず、オン抵抗の低減効果が十分に得られない。一方、このｎ型ドーピングの面濃度が、５×１０12／ｃｍ2より大きい場合には、移動度の高いチャネル層１１３以外に電子が流れ、いわゆるパラレルコンダクタンスが発生してしまう。この場合には、オン抵抗が低減されるが、ゲート電圧によるドレイン電流の制御性が低下してしまう。
なお、このｎ型ドーピングはデルタドーピングであってもよい。ここで、デルタドーピングとは、半導体結晶中の１原子層面だけに局在した不純物原子層を導入することである。このデルタドーピングは、例えば、分子線エピタキシー（ＭＢＥ）や有機金属気相成長法（ＭＯＣＶＤ）のような原子レベルの膜厚制御性を有する薄膜形成技術を使って、結晶成長を一時中断させた表面に不純物原子を供給することで実現される。このデルタドーピングは、シートドーピングとも呼ばれる。このデルタドーピングを第２の閾値調整層１１７に使用することにより、ｎ型ドーピングが１原子層面ごとに局在するので、第１のエッチング停止層１１６との界面に近い距離で効率的に電荷が調整され、オン抵抗増大を抑制することができる。
また、このｎ型ドーピングは第２の閾値調整層１１７中に存在すればよく、調整層１１７Ａおよび１１７Ｃはなくてもよい。第２の閾値調整層１１７へのｎ型のデルタドーピングは、例えば、エピタキシャル成長を一時中断して、Ｓｉを含むガスを充填することにより実現される。
また、第２の閾値調整層１１７において、ｎ型ドーピング領域は、前記第１のエッチング停止層１１６との界面から７ｎｍ以内に形成されていることが好ましい。これにより、プラス電荷の蓄積される界面近くにｎ型のドーピングがなされるので、オン抵抗を効率よく低減することが可能となる。
また、第２の閾値調整層１１７において、ｎ型ドーピング領域は、１ｎｍ以上６ｎｍ以下の膜厚で均一にドーピングされていることが好ましい。これにより、第１のエッチング停止層の上側のヘテロ界面に蓄積されるプラス電荷が界面全体にわたって膜面方向に均一に低減するので、電子伝導の障壁が界面全体にわたって均一に低下する。よって、再現性の高い低オン抵抗を有することが可能となる。また、ｎ型のドーピング領域が膜面法線方向に局所的に形成されるので、ドーピング効率よくオン抵抗を低減することが可能となる。
この均一なｎ型ドーピング領域の形成方法としては、例えば、第２の閾値調整層１１７のエピタキシャル成膜中にＳｉを含むガスを混入することが挙げられる。
第２のエッチング停止層１１８は、最上層から第２のエッチング停止層１１８の上に当接するコンタクト層１１９までのエッチングを停止させるエッチングストップ層として機能し、例えば、膜厚８ｎｍのディスオーダー構造のＩｎＧａＰで構成される。ＩｎＧａＰは、燐酸によるウェットエッチングに対するエッチングレートがＡｌＧａＡｓに比べ極めて小さい。よって、第１のエッチング停止層１１６および第２のエッチング停止層１１８は、高いエッチング選択比を有するエッチングストップ層としての機能を有する。
なお、第２のエッチング停止層１１８にも、面濃度が３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下であるｎ型のドーピングがなされることが好ましい。これにより、ドレイン電流パスにおけるオン抵抗をさらに低減することが可能となる。
コンタクト層１１９は、４つの領域に分割され、それぞれにオーミック電極１５Ｄ又は１５Ｅが接続される。コンタクト層１１９は、２層からなり、下層が膜厚５０ｎｍのｎ型ＧａＡｓで構成され、上層は膜厚５０ｎｍのｎ型ＩｎＧａＡｓで構成される。
素子分離領域１２は、イオン注入により形成され、Ｅ−ＦＥＴ領域１ＥとＤ−ＦＥＴ領域１Ｄとを電気的に分離する。
絶縁膜１３は、エピタキシャル層１１および素子分離領域１２上に形成され、例えば、ＳｉＮで構成される。
ゲート電極１４Ｅは、Ｅ−ＦＥＴ領域１Ｅの絶縁膜１３および第１のエッチング停止層１１６上に形成された開口に埋め込まれるように形成される。ゲート電極１４Ｅは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成され、第１の閾値調整層１１５とショットキー接合する。
ゲート電極１４Ｄは、Ｄ−ＦＥＴ領域１Ｄの絶縁膜１３および第２のエッチング停止層１１８上に形成された開口に埋め込まれるように形成される。ゲート電極１４Ｄは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成され、第２の閾値調整層１１７とショットキー接合する。
オーミック電極１５Ｅは、Ｅ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１４Ｅを挟むように分離形成される。オーミック電極１５Ｅは、それぞれＥ−ＦＥＴ領域１Ｅのコンタクト層１１９、第２のエッチング停止層１１８、第２の閾値調整層１１７、第１のエッチング停止層１１６、第１の閾値調整層１１５、電子供給層１１４を介して、チャネル層１１３と電気的に接続される。また、オーミック電極１５Ｅは、Ｅ−ＦＥＴ領域１Ｅの絶縁膜１３に形成された開口に埋め込まれるように形成され、コンタクト層１１９とオーミック接合される。オーミック電極１５Ｅの接続により、Ｅ−ＦＥＴのドレイン電流パスが形成される。
オーミック電極１５Ｄは、Ｄ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１４Ｄを挟むように分離形成される。オーミック電極１５Ｄは、Ｅ−ＦＥＴと同様のエピ積層構造を介してチャネル層１１３と接続される。また、オーミック電極１５Ｄは、Ｄ−ＦＥＴ領域１Ｄの絶縁膜１３に形成された開口に埋め込まれるように形成され、コンタクト層１１９とオーミック接合される。オーミック電極１５Ｄの接続により、Ｄ−ＦＥＴのドレイン電流パスが形成される。
ここで、本発明の実施の形態１に係る半導体装置についての製造プロセスについて説明する。
エピタキシャル層１１の各層は、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、一貫成膜される。
まず、半導体基板１０上に、アンドープＧａＡｓからなるバッファ層１１１および１１２と、膜厚１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓからなるチャネル層１１３と、Ｓｉがドーピングされた膜厚１０ｎｍのＡｌＧａＡｓからなる電子供給層１１４とを、この順で積層する。
次に、電子供給層１１４の上に、膜厚５ｎｍのアンドープＡｌＧａＡｓからなる第１の閾値調整層１１５を積層する。
次に、第１の閾値調整層１１５の上に、膜厚８ｎｍのＩｎＧａＰからなる第１のエッチング停止層１１６を積層する。ここで、第１のエッチング停止層１１６は、ディスオーダー構造を有することが好ましい。また、第１のエッチング停止層１１６は、ｎ型のドーピングを一様に実施することが好ましい。
次に、第１のエッチング停止層１１６の上に、ＡｌＧａＡｓからなる調整層１１７Ａおよび３ｎｍの調整層１１７Ｂを積層し、調整層１１７Ｂに対しＳｉのｎ型のドーピングを実施する。その後、ｎ型ドーピングされた調整層１１７Ｂの上に、ＡｌＧａＡｓからなる調整層１１７Ｃを積層する。調整層１１７Ｂのｎ型ドーピングは、デルタドーピングであってもよい。
次に、調整層１１７Ｃの上に、ディスオーダー構造を有する膜厚８ｎｍのＩｎＧａＰからなる第２のエッチング停止層１１８を積層する。ここで、第２のエッチング停止層１１８に対して、ｎ型のドーピングを実施することが好ましい。
次に、第２のエッチング停止層１１８の上に、膜厚５０ｎｍのｎ型ＧａＡｓからなる下層と、膜厚５０ｎｍのｎ型ＩｎＧａＡｓからなる上層とで構成されたコンタクト層１１９を積層する。
次に、上記の積層されたエピタキシャル層１１に対し、電極および絶縁膜の積層、適切なドーピング処理およびエッチング処理により、素子分離領域１２、絶縁膜１３、ゲート電極１４Ｄおよび１４Ｅ、オーミック電極１５Ｄおよび１５Ｅを形成する。
以上のように、本実施の形態における半導体装置１は、ｎ型のドーピングした第２の閾値調整層１１７を備えることにより、多層へテロ構造に起因する電荷の発生が調整され電子の障壁が低下するので、積層界面を通過するドレイン電流に対するオン抵抗が低減される。
（実施の形態２）
本実施の形態２における半導体装置は、同一の半導体基板上に、Ｅ−ＦＥＴとＤ−ＦＥＴとを備える半導体装置であって、Ｅ−ＦＥＴとＤ−ＦＥＴのゲートの閾値電圧を調整する第１の閾値調整層の上に形成される第１のエッチング停止層と、その上に形成されＤ−ＦＥＴのゲートの閾値電圧を調整する第２の閾値調整層とを備え、前記第１のエッチング停止層にｎ型のドーピングされている領域を含む。これにより、多層へテロ構造に起因する電荷の発生が調整され電子の障壁が低下するので、積層界面を通過するドレイン電流に対するオン抵抗が抑制される。
以下、本発明の実施の形態２に係る半導体装置について図面を参照しながら詳細に説明する。
図２は、本発明の実施の形態２に係る半導体装置の構造断面図である。同図における半導体装置２は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域２Ｅと、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域２Ｄとを備える。また、半導体装置２は、半導体基板１０と、エピタキシャル層２１と、素子分離領域１２と、絶縁膜１３と、ゲート電極１４Ｄおよび１４Ｅと、オーミック電極１５Ｄおよび１５Ｅとを備える。
エピタキシャル層２１は、半導体基板１０上に半導体層を結晶成長させることで形成される。エピタキシャル層２１は、半導体基板１０側から順に、バッファ層１１１および１１２と、チャネル層１１３と、電子供給層１１４と、第１の閾値調整層１１５と、第１のエッチング停止層２１６と、第２の閾値調整層２１７と、第２のエッチング停止層１１８と、コンタクト層１１９とを備える。
図２に記載された実施の形態２における半導体装置は、図１に記載された実施の形態１における半導体装置と比較して、エピタキシャル層の構造および機能のみが異なる。図１に記載された半導体装置と同じ点は説明を省略し、以下、異なる点のみ説明する。
第１のエッチング停止層２１６は、停止層２１６Ａと、２１６Ｂと、２１６Ｃとを備える。これらは、例えば、膜厚８ｎｍであるディスオーダーのＩｎＧａＰからなる。この構造は、ドレイン電流のオン抵抗を低減する一要因となり得る。停止層２１６Ｂは、例えば、面濃度が５×１０12／ｃｍ2であり、膜厚が３ｎｍのＳｉからなるｎ型のドーピングがなされている。
なお、この第１のエッチング停止層２１６へのｎ型ドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下であることが好ましい。このｎ型ドーピングの面濃度が、３×１０11／ｃｍ2より小さい場合、第１のエッチング停止層２１６自体の自発分極が十分抑制されず、オン抵抗の低減効果が十分に得られない。一方、このｎ型ドーピングの面濃度が、５×１０12／ｃｍ2より大きい場合には、移動度の高いチャネル層１１３以外に電子が流れ、いわゆるパラレルコンダクタンスが発生してしまう。この場合には、オン抵抗が低減されるが、ゲート電圧によるドレイン電流の制御性が低下してしまう。
また、このｎ型ドーピングは、第１のエッチング停止層２１６中に存在すればよく、停止層２１６Ａおよび２１６Ｃはなくてもよい。
なお、このｎ型ドーピングはデルタドーピングであってもよい。このデルタドーピングが第１のエッチング停止層２１６に適用されることにより、ｎ型ドーピングが１原子層面ごとに局在するので、第２の閾値調整層２１７との界面に近い距離で効率的に電荷が調整され、オン抵抗増大を抑制することができる。第１のエッチング停止層２１６へのｎ型のデルタドーピングは、例えば、エピタキシャル成長を一時中断して、Ｓｉを含むガスを充填することにより実現される。
また、第１のエッチング停止層２１６において、ｎ型ドーピング領域は、第２の閾値調整層２１７との界面から７ｎｍ以内に形成されていることが好ましい。これにより、プラス電荷の蓄積される界面近くにｎ型のドーピングがなされるので、オン抵抗を効率よく低減することが可能となる。
また、第１のエッチング停止層２１６において、ｎ型ドーピング領域は、１ｎｍ以上６ｎｍ以下の膜厚で均一にドーピングされていることが好ましい。これにより、第１のエッチング停止層の上側のヘテロ界面に蓄積されるプラス電荷が界面全体にわたって膜面方向に均一に低減するので、電子伝導の障壁が界面全体にわたって均一に低下する。よって、再現性の高い低オン抵抗を有することが可能となる。また、ｎ型のドーピング領域が膜面法線方向に局所的に形成されるので、ドーピング効率よくオン抵抗を低減することが可能となる。
この均一なｎ型ドーピング領域の形成方法としては、例えば、第１のエッチング停止層２１６のエピタキシャル成膜中にＳｉを含むガスを混入することが挙げられる。
第２の閾値調整層２１７は、Ｄ−ＦＥＴのゲートの閾値電圧を調整する層であり、例えば、ＡｌＧａＡｓからなる。
また、第２の閾値調整層２１７は、図１に記載された第２の閾値調整層１１７と同一の構造をとってもよい。
ここで、本発明の実施の形態２に係る半導体装置についての製造プロセスについて説明する。
エピタキシャル層２１の各層は、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、一貫成膜される。
まず、半導体基板１０上に、アンドープＧａＡｓからなるバッファ層１１１および１１２と、膜厚１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓからなるチャネル層１１３と、Ｓｉがドーピングされた膜厚１０ｎｍのＡｌＧａＡｓからなる電子供給層１１４とを、この順で積層する。
次に、電子供給層１１４の上に、膜厚５ｎｍのアンドープＡｌＧａＡｓからなる第１の閾値調整層１１５を積層する。
次に、第１の閾値調整層１１５の上に、ＩｎＧａＰからなる停止層２１６Ａおよび３ｎｍの停止層２１６Ｂを積層し、停止層２１６Ｂに対しＳｉのｎ型のドーピングを実施する。その後、ｎ型ドーピングされた停止層２１６Ｂの上に、ＩｎＧａＰからなる停止層２１６Ｃを積層する。停止層２１６Ｂのｎ型ドーピングは、デルタドーピングであってもよい。ここで、停止層２１６Ａ、２１６Ｂおよび２１６Ｃは、ディスオーダー構造を有していることが好ましい。
次に、停止層２１６Ｃの上に、ＡｌＧａＡｓからなる第２の閾値調整層２１７を積層する。ここで、第２の閾値調整層２１７に対して、ｎ型のドーピングを実施することが好ましい。
次に、第２の閾値調整層２１７の上に、膜厚８ｎｍのＩｎＧａＰからなる第２のエッチング停止層１１８を積層する。ここで、第２のエッチング停止層１１８は、ディスオーダー構造を有することが好ましい。また、第２のエッチング停止層１１８は、ｎ型のドーピングを実施することが好ましい。
次に、第２のエッチング停止層１１８の上に、膜厚５０ｎｍのｎ型ＧａＡｓからなる下層と、膜厚５０ｎｍのｎ型ＩｎＧａＡｓからなる上層とで構成されたコンタクト層１１９を積層する。
次に、上記の積層されたエピタキシャル層１１に対し、電極および絶縁膜の積層、適切なドーピング処理およびエッチング処理により、素子分離領域１２、絶縁膜１３、ゲート電極１４Ｄおよび１４Ｅ、オーミック電極１５Ｄおよび１５Ｅを形成する。
以上のように、本実施の形態における半導体装置２は、ｎ型のドーピングした第１のエッチング停止層２１６を備えることにより、多層へテロ構造に起因する電荷の発生が調整され電子の障壁が低下するので、積層界面を通過するドレイン電流に対するオン抵抗が低減される。
以上、本発明の半導体装置およびその製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を任意に組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明は、ＧａＡｓＭＭＩＣを用いる通信機器に適用でき、特に、携帯電話端末等のパワーアンプおよびスイッチ等に用いるのに最適である。
本発明の実施の形態１に係る半導体装置の構造断面図である。 本発明の実施の形態２に係る半導体装置の構造断面図である。 特許文献１に記載された従来の半導体装置の構造断面図である。
符号の説明
１、２、５００ 半導体装置
１Ｄ、２Ｄ Ｄ−ＦＥＴ領域
１Ｅ、２Ｅ Ｅ−ＦＥＴ領域
１０ 半導体基板
１１、２１ エピタキシャル層
１２ 素子分離領域
１３、７００ 絶縁膜
１４Ｄ、１４Ｅ、６５０、６５１ ゲート電極
１５Ｄ、１５Ｅ オーミック電極
１１１、１１２、６０２ バッファ層
１１３ チャネル層
１１４ 電子供給層
１１５ 第１の閾値調整層
１１６、２１６ 第１のエッチング停止層
１１７、２１７ 第２の閾値調整層
１１７Ａ、１１７Ｂ、１１７Ｃ 調整層
１１８ 第２のエッチング停止層
１１９ コンタクト層
２１６Ａ、２１６Ｂ、２１６Ｃ 停止層
６００ 半導体層
６０１ ＧａＡｓ基板
６０３ 第１電子供給層
６０４ スペーサ層
６０５ 電子走行層
６０６ 第２電子供給層
６０７ 第１ノンドープ層
６０８ 第２ノンドープ層
６０９ 第３ノンドープ層
６１０ 第４ノンドープ層
６１１ キャップ層
６３０、６３１ ソース電極
６４０ ドレイン電極
７０１、７０２、７０３ 窒化膜

Claims (14)

  1. 同一の半導体基板上に積層された複数の半導体層を用いて、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが前記半導体基板の面方向に隣接して集積化された半導体装置であって、
    前記複数の半導体層は、
    前記半導体基板上に形成され、前記エンハンスメント型電界効果トランジスタのゲートの閾値電圧と前記ディプレッション型電界効果トランジスタのゲートの閾値電圧とを調整する第１の閾値調整層と、
    前記第１の閾値調整層の上に形成され、最上層からのエッチングを停止させる第１のエッチング停止層と、
    前記第１のエッチング停止層の上に形成され、前記ディプレッション型電界効果トランジスタのゲートの閾値電圧を調整する第２の閾値調整層と、
    前記第２の閾値調整層の上に形成され、最上層からのエッチングを停止させる第２のエッチング停止層とを備え、
    前記第１のエッチング停止層および前記第２の閾値調整層のうち少なくとも一方は、ｎ型のドーピングがなされている領域を含む
    ことを特徴とする半導体装置。
  2. 前記第２のエッチング停止層は、ｎ型のドーピングがなされている領域を含む
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記第１の閾値調整層および前記第２の閾値調整層は、ＡｌＧａＡｓからなる
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１のエッチング停止層および前記第２のエッチング停止層は、ＩｎＧａＰからなる
    ことを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
  5. 前記ＩｎＧａＰは、ディスオーダー構造を有する
    ことを特徴とする請求項４記載の半導体装置。
  6. 前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、
    当該領域は、前記第２の閾値調整層と前記第１のエッチング停止層との接触界面から７ｎｍ以内に含まれている
    ことを特徴とする請求項1〜５のうちいずれか１項に記載の半導体装置。
  7. 前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、
    前記領域は、ｎ型ドーピングが１ｎｍ以上６ｎｍ以下の膜厚で前記半導体基板の面方向に均一にドーピングされている
    ことを特徴とする請求項1〜６のうちいずれか１項に記載の半導体装置。
  8. 前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、
    前記ｎ型のドーピングは、デルタドーピングである
    ことを特徴とする請求項1〜７のうちいずれか１項に記載の半導体装置。
  9. 前記第２の閾値調整層は、ｎ型のドーピングがなされている領域を含み、
    前記ｎ型のドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下である
    ことを特徴とする請求項1〜７のうちいずれか１項に記載の半導体装置。
  10. 前記第１のエッチング停止層は、一様にｎ型のドーピングがなされている
    ことを特徴とする請求項1〜９のうちいずれか１項に記載の半導体装置。
  11. 前記第１のエッチング停止層は、ｎ型のドーピングがなされている領域を含み、
    前記ｎ型のドーピングは、デルタドーピングである
    ことを特徴とする請求項1〜９のうちいずれか１項に記載の半導体装置。
  12. 前記ｎ型のドーピングの面濃度は、３×１０11／ｃｍ2以上５×１０12／ｃｍ2以下である
    ことを特徴とする請求項１０記載の半導体装置。
  13. 同一の半導体基板上に積層された複数の半導体層を用いて、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが前記半導体基板の面方向に隣接して集積化された半導体装置の製造方法であって、
    前記半導体基板上に、前記エンハンスメント型電界効果トランジスタのゲートの閾値電圧と前記ディプレッション型電界効果トランジスタのゲートの閾値電圧とを調整する第１の閾値調整層を形成する第１閾値調整層形成ステップと、
    前記第１の閾値調整層の上に、最上層からのエッチングを停止させる第１のエッチング停止層を形成する第１エッチング停止層形成ステップと、
    前記第１のエッチング停止層の上に、前記ディプレッション型電界効果トランジスタのゲートの閾値電圧を調整する第２の閾値調整層を形成する第２閾値調整層形成ステップと、
    前記第１のエッチング停止層および前記第２の閾値調整層のうち少なくとも一方に、ｎ型のドーピングをする第１ドーピングステップと、
    前記第２の閾値調整層の上に、最上層からのエッチングを停止させる第２のエッチング停止層を形成する第２エッチング停止層形成ステップとを含む
    ことを特徴とする半導体装置の製造方法。
  14. 前記半導体装置の製造方法では、さらに、
    前記第２のエッチング停止層に、ｎ型のドーピングをする第２ドーピングステップを含む
    ことを特徴とする請求項１３記載の半導体装置の製造方法。
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