WO2014077355A1 - 電力変換装置 - Google Patents

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WO2014077355A1
WO2014077355A1 PCT/JP2013/080879 JP2013080879W WO2014077355A1 WO 2014077355 A1 WO2014077355 A1 WO 2014077355A1 JP 2013080879 W JP2013080879 W JP 2013080879W WO 2014077355 A1 WO2014077355 A1 WO 2014077355A1
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WO
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conversion ratio
value
power
storage means
voltage
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Application number
PCT/JP2013/080879
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English (en)
French (fr)
Inventor
明史 小杉
肇 池田
Original Assignee
太陽誘電株式会社
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/66—Regulating electric power
    • G05F1/67—Regulating electric power to the maximum power available from a generator, e.g. from solar cell
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/38—Arrangements for parallely feeding a single network by two or more generators, converters or transformers
    • H02J3/381—Dispersed generators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1582—Buck-boost converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J2300/00—Systems for supplying or distributing electric power characterised by decentralized, dispersed, or local generation
    • H02J2300/20—The dispersed energy generation being of renewable origin
    • H02J2300/22—The renewable source being solar energy
    • H02J2300/24—The renewable source being solar energy of photovoltaic origin
    • H02J2300/26—The renewable source being solar energy of photovoltaic origin involving maximum power point tracking control for photovoltaic sources
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/56—Power conversion systems, e.g. maximum power point trackers

Definitions

  • the present invention relates to a power conversion device that is connected to a power source having a maximum value in output voltage power characteristics, such as a solar cell or a solar power generation panel, a wind power generator, or a fuel cell, and tracks to operate at the maximum output power point.
  • a power source having a maximum value in output voltage power characteristics, such as a solar cell or a solar power generation panel, a wind power generator, or a fuel cell, and tracks to operate at the maximum output power point.
  • Patent Document 1 a maximum power switching converter that switches a switching operation to a step-up operation, a step-down operation, or a direct connection circuit according to conditions of an input voltage and an output voltage is disclosed.
  • the step-up / step-down circuit When the step-up / step-down circuit is used in the power conversion device in this way, it operates as a booster circuit when the amount of solar radiation is large and the amount of generated power is large, and operates as a step-down circuit when the amount of solar radiation is small and the amount of power generation is small.
  • Patent Document 2 an automatic voltage regulator that increases or decreases the voltage value of the output side voltage in accordance with the voltage value of the input side voltage (output voltage of the solar cell) of the power converter.
  • the deviation between the output voltage (operating voltage) of the solar cell and the target voltage (maximum output power point voltage) of the solar cell is input to the input side of the automatic voltage regulator, and the output of the automatic voltage regulator corresponding to this is input.
  • a system for controlling the output of the inverter is configured.
  • the gain of the automatic voltage regulator is changed according to the amount of solar radiation (solar radiation conditions) to increase the follow-up speed to the maximum output power point.
  • the tracking speed is increased by using an approximate function related to the maximum output power point.
  • Patent Document 3 requires a separate data memory for storing the approximate function, which does not lead to an inexpensive product design.
  • any one photovoltaic power generation panel in the same string is connected to the cloud. Shadows and leaves of leaves appear on the panel, reducing the amount of solar radiation. If it does so, the electric current value of the solar power generation panel in which the other solar radiation amount is not falling will also fall by the electric current value of the solar power generation panel in which the solar radiation amount fell. For this reason, the electric power generation amount of the solar power generation panel in which these other solar radiation amounts have not decreased will also decrease. In the example of FIG. 22, when the amount of solar radiation of any one of the solar panels connected in series decreases and the power generation decreases to 50%, the power generation of other solar panels connected in series with this The amount is also reduced to 50%. *
  • an object of the present invention is to provide a power conversion device that includes a control unit that operates according to a low-capacity program and can handle both step-up and step-down.
  • a further object of the present invention is to provide a power converter that can follow the maximum power point more quickly than in the past.
  • the present invention inputs, as an input voltage, a voltage output from a power generation source having a maximum power point in a characteristic curve representing the relationship between output voltage and output power, and sets a voltage equal to the input voltage.
  • a step-up / step-down type that switches between an output pass-through mode, a step-down mode that outputs a voltage lower than the input voltage, and a step-up mode that outputs a voltage higher than the input voltage based on a control signal and that drives the switching element on and off
  • a DC / DC converter circuit ; a voltage detection circuit for detecting a voltage input from the power source to the step-up / step-down DC / DC converter circuit; and a current input from the power source to the step-up / step-down DC / DC converter circuit.
  • a current detection circuit to detect, a voltage value detected by the voltage detection circuit, and a current detected by the current detection circuit
  • the power value calculating means for calculating the power value at predetermined time intervals based on the power value, the conversion ratio is set based on the power value calculated by the power value calculating means, and the previously set conversion ratio and the current conversion ratio are set.
  • Conversion ratio setting means for setting, as a mode selection conversion ratio, a value obtained by increasing or decreasing the value of the conversion ratio set this time, based on the comparison result between the power value and the change in power value, and the mode selection conversion ratio
  • the conversion ratio for mode selection is a value within a high frequency range adjacent to the mid frequency range and larger than the mid frequency range
  • the DC / DC converter circuit is operated in the boost mode.
  • a power conversion device including a control means for outputting a control signal is proposed. *
  • the conversion ratio setting unit stores a first power value storage unit that stores a previously calculated power value and a power value calculated this time.
  • Second power value storage means for storing, first conversion ratio storage means for storing the value of the conversion ratio calculated last time, second conversion ratio storage means for storing the value of the conversion ratio calculated this time, 1 power value storage means, the second power value storage means, the first conversion ratio storage means, an initialization means for setting an initial value in the second conversion ratio storage means, and the first and second conversions Based on the value of the conversion ratio stored in the ratio storage means and the power value stored in the first and second power value storage means, the power value stored in the second power value storage means is Less than the power value stored in the first power value storage means And when the conversion ratio value stored in the second conversion ratio storage means is equal to or greater than the conversion ratio value stored in the first conversion ratio storage means, or stored in the second power value storage means.
  • the power value is greater than or equal to the power value stored in the first power value storage means, and the conversion ratio value stored in the second conversion ratio storage means is stored in the first conversion ratio storage means.
  • a value obtained by subtracting a predetermined adjustment value from the value of the conversion ratio stored in the second conversion ratio storage means is calculated this time and a new mode selection conversion ratio. Based on the first conversion ratio calculating means, the value of the conversion ratio stored in the first and second conversion ratio storage means, and the power value stored in the first and second power value storage means.
  • the power value stored in the second power value storage means is The conversion ratio value smaller than the power value stored in the first power value storage means and stored in the second conversion ratio storage means is equal to the conversion ratio stored in the first conversion ratio storage means. Or when the power value stored in the second power value storage means is greater than or equal to the power value stored in the first power value storage means and stored in the second conversion ratio storage means. When the conversion ratio value is equal to or greater than the conversion ratio value stored in the first conversion ratio storage means, a predetermined adjustment value is added to the conversion ratio value stored in the second conversion ratio storage means. And a second conversion ratio calculation means that uses the added value as a conversion ratio calculated this time and a new mode selection conversion ratio, and the control means includes the first conversion ratio calculation means or the second conversion ratio calculation.
  • the conversion ratio for mode selection calculated by the means Based on this, when the conversion ratio for mode selection is a value within a predetermined mid-range including the initial value stored in the first change ratio storage means, the DC / DC converter circuit is operated in the pass-through mode and The control signal for turning on and off the switching element based on the switching element on-time calculated using the mode selection conversion ratio is output, and the calculated mode selection conversion ratio is adjacent to the mid-range and the mid-range
  • the DC / DC converter circuit is operated in the step-up mode when the value is in a high frequency range larger than the range, and the switching element is turned on / off based on the switching element on-time calculated using the mode selection conversion ratio.
  • the control signal to be output, the calculated mode selection conversion ratio is adjacent to the mid-range and more than the mid-range.
  • a power converter having means for outputting a signal is proposed.
  • the present invention in the power converter, divides the input voltage range into a plurality of regions, with the voltage range including the maximum power point in the characteristic curve as a reference voltage region, and The adjustment value is set for each region, and the adjustment value in each region is separated from the reference voltage region with the adjustment value when the voltage detected by the voltage detection circuit is in the reference voltage region as a reference value. Therefore, a power conversion device set to a large value is proposed.
  • the DC / DC converter circuit is connected to an inductor for storing energy, an input terminal of the inductor, and an output of the power source.
  • a first switching element connected between the positive input terminal, a second switching element connected between the input terminal of the inductor and a negative input terminal connected to the output of the power source, and And a third switching element connected between the output terminal and the positive output terminal and a fourth switching element connected between the output terminal and the negative output terminal of the inductor.
  • the initial value of the mode selection conversion ratio (ConvRatio) is set to 100, the period is T1, and the first switching element is represented by the time represented by the equation (1).
  • the first switching element is turned on for 1 and a predetermined interval td1 is opened before and after the first switching element is turned off, and the second switching element is turned on for a time t1a expressed by equation (2).
  • T1 T1 ⁇ ConvRatio / 100
  • t1a T1 ⁇ t1 ⁇ td1 ⁇ 2
  • the initial value of the mode selection conversion ratio (ConvRatio) is set to 100 and the period is set to T1.
  • the third switching element is turned on for a time t2a expressed by equation (3), and a predetermined interval td2 is opened before and after the third switching element is turned off, and the fourth switching element is represented by equation (4).
  • T2a T1 ⁇ t2 ⁇ td2 ⁇ 2
  • t2 T1 ⁇ (ConvRatio ⁇ 100) / ConvRatio (4)
  • a power converter is proposed.
  • the present invention inputs, as an input voltage, a voltage output from a power generation source having a maximum power point in a characteristic curve representing the relationship between output voltage and output power, and sets a voltage equal to the input voltage.
  • a step-up DC / DC converter circuit that switches between a pass-through mode for outputting and a step-up mode for outputting a voltage higher than the input voltage based on a control signal and that drives a switching element on and off, and the step-up DC from the power source
  • a voltage detection circuit for detecting a voltage input to the DC / DC converter circuit, and a current detection circuit for detecting a current input from the power generation source to the step-up DC / DC converter circuit.
  • a power value calculation means for calculating a power value at a predetermined time interval based on the voltage value detected by the voltage detection circuit and the current value detected by the current detection circuit, and the power value calculated by the power value calculation means A value obtained by setting the conversion ratio based on the above and a value obtained by increasing or decreasing the value of the conversion ratio set this time based on the comparison result between the conversion ratio set last time and the conversion ratio set this time and the change in the power value.
  • Conversion ratio setting means for setting the mode selection conversion ratio, and the mode selection conversion ratio is used to determine the on / off time of the switching element, and the mode selection conversion ratio is within a predetermined mid-range.
  • a control signal for operating the DC / DC converter circuit in the pass-through mode is output, and the mode selection conversion ratio is adjacent to the mid-range and the mid-range
  • a DC / AC inverter circuit for converting the input voltage into an AC voltage, a voltage detection circuit for detecting a voltage output from the DC / AC inverter circuit, and a current output from the DC / AC inverter circuit A power conversion device including a current detection circuit is proposed. *
  • the conversion ratio setting unit stores a first power value storage unit that stores a previously calculated power value and a power value calculated this time.
  • Second power value storage means for storing, first conversion ratio storage means for storing the value of the conversion ratio calculated last time, second conversion ratio storage means for storing the value of the conversion ratio calculated this time, 1 power value storage means, second power value storage means, first conversion ratio storage means, and initialization means for setting an initial value in the second conversion ratio storage means.
  • the second power value storage is based on the conversion ratio value stored in the first and second conversion ratio storage means and the power value stored in the first and second power value storage means.
  • the power value stored in the means is smaller than the power value stored in the first power value storage means, and the value of the conversion ratio stored in the second conversion ratio storage means is the first conversion ratio storage.
  • the power value stored in the second power value storage means is greater than or equal to the power value stored in the first power value storage means and the second
  • the conversion ratio stored in the second conversion ratio storage means The value calculated by subtracting the predetermined adjustment value from the value of A first conversion ratio calculation means for setting a ratio and a new conversion ratio; values of conversion ratios stored in the first and second conversion ratio storage means; and stored in the first and second power value storage means.
  • the power value stored in the second power value storage means is smaller than the power value stored in the first power value storage means and stored in the second conversion ratio storage means.
  • the value of the conversion ratio being used is smaller than the value of the conversion ratio stored in the first conversion ratio storage means, or the power value stored in the second power value storage means is the first power value storage.
  • the conversion ratio value stored in the second conversion ratio storage means is greater than or equal to the conversion ratio value stored in the first conversion ratio storage means.
  • the value of the conversion ratio stored in the second conversion ratio storage means And a second conversion ratio calculation means that uses a value obtained by adding a predetermined adjustment value as a conversion ratio calculated this time and a new conversion ratio, and the control means includes the first conversion ratio calculation means or the second conversion ratio.
  • the DC Based on the conversion ratio for mode selection calculated by the ratio calculation means, the DC when the conversion ratio for mode selection is a value within a predetermined mid-range including the initial value stored in the first change ratio storage means.
  • the DC / DC converter circuit is operated in the boost mode when the conversion ratio is adjacent to the mid-range and is in a high-range range that is larger than the mid-range.
  • the present invention in the power converter, divides the input voltage range into a plurality of regions, with the voltage range including the maximum power point in the characteristic curve as a reference voltage region, and The adjustment value is set for each region, and the adjustment value in each region is separated from the reference voltage region with the adjustment value when the voltage detected by the voltage detection circuit is in the reference voltage region as a reference value. Therefore, a power conversion device set to a large value is proposed.
  • the operation mode of the DC / DC converter circuit can be switched to step-up or step-down based on the mode selection conversion ratio, and the on-time of the switching element can be calculated by the mode selection conversion ratio. Since the control means that operates according to the low-capacity program can be configured, the apparatus configuration can be simplified. Thereby, manufacturing cost can be reduced compared with the past. *
  • the adjustment value when the voltage detected by the voltage detection circuit is in the reference voltage region is set as a reference value, and the adjustment value in each region is set to a value that increases as the distance from the reference voltage region increases. Since the ON time of the switching element is calculated using the mode selection conversion ratio adjusted by the adjustment value, it is possible to follow the maximum power point more quickly than in the past.
  • the figure which shows the output voltage power characteristic of the power source which connects the power converter device of 1st Embodiment of this invention. Control flowchart for explaining the operation in the first embodiment of the present invention. Control flowchart for explaining the operation in the first embodiment of the present invention. Control flowchart for explaining the operation in the first embodiment of the present invention. Control flowchart for explaining the operation in the first embodiment of the present invention. Control flowchart for explaining the operation in the first embodiment of the present invention.
  • FIG. 4 is a waveform diagram for explaining an on / off control digital signal of a switching element during a step-down mode operation according to the first embodiment of the present invention.
  • FIG. 4 is a waveform diagram for explaining an on / off control digital signal of a switching element during a step-down mode operation according to the first embodiment of the present invention. The figure explaining the PWM width calculation at the time of the pressure
  • FIG. 4 is a waveform diagram for explaining an on / off control digital signal of the switching element during the boost mode operation according to the first embodiment of the present invention.
  • FIG. 4 is a waveform diagram for explaining an on / off control digital signal of a switching element during a boost mode operation in the first embodiment of the present invention.
  • Control flowchart for explaining the operation of the second embodiment of the present invention Control flowchart for explaining the operation of the second embodiment of the present invention. Control flowchart for explaining the operation of the second embodiment of the present invention. Control flowchart for explaining the operation of the second embodiment of the present invention. Control flowchart for explaining the operation of the second embodiment of the present invention.
  • the figure explaining the electric power generation amount of the solar power generation device when the photovoltaic power generation panel of a prior art example is connected in series The circuit diagram which shows the power converter device in 3rd Embodiment of this invention.
  • FIG. 25 is an enlarged view of the DC / DC converter unit 20 of FIG. FIG.
  • Control flowchart for explaining the operation of the third embodiment of the present invention Control flowchart for explaining the operation of the third embodiment of the present invention. Control flowchart for explaining the operation of the third embodiment of the present invention. Control flowchart for explaining the operation of the third embodiment of the present invention. Control flowchart for explaining the operation of the third embodiment of the present invention. Control flowchart for explaining the operation of the third embodiment of the present invention.
  • Waveform diagram illustrating an on / off control digital signal of the switching element during the boost mode operation in the third embodiment of the present invention The figure explaining the PWM width calculation at the time of the pressure
  • the circuit diagram which shows the power converter device in 5th Embodiment of this invention. 45 is an enlarged view of the DC / DC converter unit 20 of FIG. 45 is an enlarged view of the DC / AC inverter unit 30 of FIG.
  • FIG. 1 is a circuit diagram showing a power conversion device according to the first embodiment of the present invention.
  • reference numeral 10 denotes a power converter, which comprises a DC / DC converter circuit 11, a drive circuit 12, a control circuit 13, an input current detection circuit 14, an input voltage detection circuit 15, an output current detection circuit 16, and an output voltage detection circuit 17.
  • a power converter which comprises a DC / DC converter circuit 11, a drive circuit 12, a control circuit 13, an input current detection circuit 14, an input voltage detection circuit 15, an output current detection circuit 16, and an output voltage detection circuit 17.
  • the DC / DC converter circuit 11 includes four N-channel FETs (switching elements) (Q1, Q2, Q3, Q4), an energy storage inductor L1, and two capacitors Cin, Cout.
  • the source of the FET (Q1) is connected to the input terminal of the inductor L1 and the drain of the FET (Q2), the drain of the FET (Q1) is connected to one end of the capacitor Cin, and the other end of the capacitor Cin is connected to the ground terminals IN2 and OUT2. It is connected.
  • the source of FET (Q2) is the ground terminal IN2. , Connected to OUT2.
  • the source of the FET (Q3) is connected to the output terminal of the inductor L1 and the drain of the FET (Q4), the drain of the FET (Q3) is connected to one end of the capacitor Cout, and the other end of the capacitor Cout is connected to the ground terminal IN2, Connected to OUT2.
  • the source of the FET (Q4) is connected to the ground terminals IN2 and OUT2.
  • the drive circuit 12 includes an FET drive IC (FETdr), two bootstrap capacitors CB1 and CB2, and two bootstrap diodes DB1 and DB2.
  • FETdr FET drive IC
  • a 14-pin IC is used as the FET driving IC (FETdr).
  • Other specifications include: PWM input: 4, PWM high side output: 2, PWM low side output: 2, high side midpoint potential (HS terminal) withstand voltage: 200V, drive current (Sink / Source): 1A / A satisfying 1A was used. *
  • the first pin of the FET driving IC (FETdr) is connected to the cathode of the diode DB1 and one end of the capacitor CB1, and the voltage Vcc is applied to the anode of the diode DB1.
  • a voltage Vcc is applied to the second pin of the FET driving IC (FETdr).
  • the 3rd to 6th pins of the FET driving IC (FETdr) are connected to the control circuit 13.
  • the 7th pin of the FET driving IC (FETdr) is connected to the ground terminals IN2 and OUT2.
  • the 8th pin of the FET driving IC (FETdr) is connected to the gate of the FET (Q3).
  • the ninth pin of the FET driving IC is connected to one end of the capacitor CB2 and the other end of the inductor L1.
  • the 10th pin of the FET driving IC is connected to the gate of the FET (Q4).
  • the 11th pin of the FET driving IC is connected to the other end of the capacitor CB2 and the cathode of the diode DB2.
  • the 12th pin of the FET driving IC is connected to the gate of the FET (Q2).
  • the 13th pin of the FET driving IC is connected to the other end of the capacitor CB1 and one end of the inductor L1.
  • the 14th pin of the FET driving IC is connected to the gate of the FET (Q1). *
  • the control circuit 13 is composed of a CPU (MCU) composed of a 10-pin IC with a built-in RAM and ROM.
  • the specifications of this CPU (MCU) are: Architecture: 16 bits, ROM: 16 KB, RAM: 2 KB, ADC (AD converter): 10 bits, PWM output: 4 This is enough for a CPU of this level. is there.
  • the drive control program of this apparatus is written in this ROM. *
  • the voltage Vcc is applied to the first pin of the CPU (MCU), and the second pin is connected to the output of the input current detection circuit 14.
  • the third pin of the CPU (MCU) is connected to the output of the input voltage detection circuit 15, and the fourth pin is connected to the ground terminals IN2 and OUT2.
  • the fifth pin of the CPU (MCU) is connected to the output of the output voltage detection circuit 17, and the sixth pin is connected to the output of the output current detection circuit 16.
  • the 7th pin of the CPU (MCU) is connected to the 6th pin of the FET drive IC (FETdr), and the on / off drive signal (PWM2H) of the FET (Q3) is output to the 6th pin.
  • the 8th pin of the CPU (MCU) is connected to the 5th pin of the FET drive IC (FETdr), and the on / off drive signal (PWM2L) of the FET (Q4) is output to the 5th pin.
  • the 9th pin of the CPU (MCU) is connected to the 4th pin of the FET drive IC (FETdr), and the on / off drive signal (PWM1L) of the FET (Q2) is output to the 4th pin.
  • the 10th pin of the CPU (MCU) is connected to the 3rd pin of the FET drive IC (FETdr), and the on / off drive signal (PWM1H) of the FET (Q1) is output to the 3rd pin.
  • the input current detection circuit 14 includes a resistor R1 and an operational amplifier CA1, and one end of the resistor R1 is connected to the input terminal IN1 and the non-inverting input terminal of the operational amplifier CA1, and the other end of the resistor R1 is an FET (Q1 ) And the inverting input terminal of the operational amplifier CA1, and the output terminal of the operational amplifier CA1 is connected to the second pin of the CPU (MCU).
  • a resistor R1 and an operational amplifier CA1 and one end of the resistor R1 is connected to the input terminal IN1 and the non-inverting input terminal of the operational amplifier CA1, and the other end of the resistor R1 is an FET (Q1 )
  • Q1 FET
  • the input voltage detection circuit 15 includes two resistors R2 and R3. One end of the resistor R2 is connected to the input terminal IN1, and the other end of the resistor R2 is one end of the resistor R3 and the third of the CPU (MCU). The other end of the resistor R3 is connected to the ground terminals IN2 and OUT2. *
  • the output current detection circuit 16 includes a resistor R4 and an operational amplifier CA2. One end of the resistor R4 is connected to the output terminal OUT1 and a non-inverting input terminal of the operational amplifier CA2, and the other end of the resistor R4 is an FET (Q3 ) And the inverting input terminal of the operational amplifier CA2, and the output terminal of the operational amplifier CA2 is connected to the 6th pin of the CPU (MCU). *
  • the output voltage detection circuit 17 is composed of two resistors R5 and R6. One end of the resistor R5 is connected to the output terminal OUT1, and the other end of the resistor R5 is one end of the resistor R6 and the fifth CPU (MCU). The other end of the resistor R6 is connected to the ground terminals IN2 and OUT2. *
  • a photovoltaic power generation panel is connected as a power source PV between the input terminal IN1 and the ground terminal IN2, and a load is connected between the output terminal OUT1 and the ground terminal OUT2.
  • a photovoltaic power generation panel of the power source PV having an output voltage power characteristic as shown in FIG. 2 is used. That is, the characteristic of the curve A1 is shown when the solar radiation amount to the photovoltaic power generation panel is 100%, the characteristic of the curve A2 is shown when the solar radiation quantity is 80%, and the characteristic of the curve A3 when the solar radiation quantity is 60%. Indicates. When the solar radiation amount is 50%, the characteristic of the curve A4 is shown. When the solar radiation amount is 40%, the characteristic of the curve A5 is shown. When the solar radiation amount is 20%, the characteristic of the curve A6 is shown. The characteristic of the curve A7 is shown at 10%.
  • the maximum power point is about 82V when the amount of solar radiation is 100%, about 79V when the amount of solar radiation is 80%, about 75V when the amount of solar radiation is 60%, and the amount of solar radiation is 50%. Is about 73V, when the solar radiation amount is 40%, about 71V, when the solar radiation amount is 20%, about 67V, and when the solar radiation amount is 10%, it is about 64V. *
  • the output characteristics of the photovoltaic power generation panel are characteristics in which the output power has a maximum value. Further, when the amount of solar radiation increases, both output power and output voltage increase. Here, it can be seen that the maximum output power varies greatly depending on the amount of solar radiation, while the maximum output power point voltage has a smaller change width compared to the change amount of the maximum output power.
  • the CPU (MCU) of the power converter 10 switches the switching elements (Q1, Q2, Q3 of the DC / DC converter circuit 11). , Q4) are turned on and off to operate the DC / DC converter circuit 11 in either the pass-through mode, the step-down mode or the step-up mode.
  • the CPU sets 100 as the value of the mode selection conversion ratio ConvRatio and the previous conversion ratio ConvRatioMp, stores these values, and sets the maximum power value Pmpp. 0 is set and stored, and 1 is stored as the initial value of the adjustment amount E (SA1). *
  • the pass-through mode operation is an operation in which the input voltage is output from the input terminal IN1 to the output terminal OUT1 without being stepped down or boosted.
  • the CPU (MCU) outputs control signals (PWM1H, PWM1L, PWM2H, PWM2L) for turning on / off the four FETs (Q1, Q2, Q3, Q4) at the timings shown in FIGS.
  • These control signals are output with a period T.
  • the control signal (PWM1H) is a negative pulse signal having a period T and a pulse width (t1 + td1 ⁇ 2).
  • the control signal (PWM1L) is a positive pulse signal having a pulse width t1 output while the control signal (PWM1H) is at a low level.
  • the control signal (PWM2H) is the same as the control signal (PWM1H), and the control signal (PWM2L) is the same as the control signal (PWM1L).
  • the pass-through mode operation is performed by turning on / off the FETs (Q1, Q2, Q3, Q4) by these control signals (PWM1H, PWM1L, PWM2H, PWM2L).
  • the period T is set to 53.9 ⁇ s (18.552 kHz)
  • the pulse width t1 is set to 200 ns
  • td1 is set to 100 ns.
  • the CPU inputs the output of the input current detection circuit 14 and the output of the input voltage detection circuit 15 and acquires the input voltage value Vin and the input current value Iin (SA3).
  • the measurement is performed several times, for example, about four times, and the average value is used as the input voltage value Vin and the input current value Iin.
  • the CPU (MCU) performs INSTART determination (SA4).
  • the INSTART determination it is determined whether or not the detected input current Iin is larger than the INSTART value.
  • the INSTART value is different for each photovoltaic power generation panel, for example, 250 mA is set.
  • SA4 when the input current Iin is less than or equal to the INSTART value, the process proceeds to SA3, and when the input current Iin is greater than the INSTART value, it is determined whether or not the control time has come (SA5).
  • the CPU (MCU) measures the time and determines that the control time has been reached every certain minute time. *
  • the CPU inputs the output of the input current detection circuit 14 and the output of the input voltage detection circuit 15 and inputs the input voltage value Vin and the input current value Iin.
  • measurement is performed about four times, and the average value is used as the input voltage value Vin and the input current value Iin.
  • the CPU uses the acquired input voltage value Vin and input current value Iin and multiplies them to calculate the input power value Pin (SA7), and determines the magnitude of the input power value Pin (S7). SA8).
  • SA7 the input power value Pin
  • SA8 the input power value Pin
  • SA9 the maximum power value Pmpp
  • SA10 the input power value Pin
  • the CPU compares the value of the conversion ratio ConvRatio for mode selection with the value of the previous conversion ratio ConvRatioMp (SA9), and the value of the conversion ratio ConvRatio for mode selection is one previous.
  • SA9 the value of the conversion ratio ConvRatioMp
  • the CPU compares the value of the mode selection conversion ratio ConvRatio with the previous conversion ratio ConvRatioMp (SA10).
  • SA10 the value of the conversion ratio ConvRatio for mode selection is smaller than the value of the previous conversion ratio ConvRatioMp
  • the process proceeds to SA11 described later, and the value of the conversion ratio ConvRatioMp for which the mode selection conversion ratio ConvRatio is the previous value. In the above case, the process proceeds to SA16 described later.
  • the CPU (MCU) checks the lower limit of the value of the mode selection conversion ratio ConvRatio (SA14). That is, the CPU (MCU) compares the value of the mode selection conversion ratio ConvRatio with 20, and when the value of the mode selection conversion ratio ConvRatio is larger than 20, the CPU (MCU) proceeds to the processing of SA21 described later.
  • SA21 the value of the conversion ratio ConvRatio for mode selection is 20 or less
  • the value of the conversion ratio ConvRatio for mode selection is set to 20 and stored (SA15). Thereafter, the process proceeds to SA21 described later.
  • the CPU (MCU) stores the value of the mode selection conversion ratio ConvRatio as the previous conversion ratio ConvRatioMp (SA16). Further, the CPU (MCU) stores the input power value Pin as the maximum power value Pmpp (SA17), and increases the value of the mode selection conversion ratio ConvRatio (SA18). In this calculation process, a value obtained by adding the adjustment value Esa to the value of the mode selection conversion ratio ConvRatio is stored as a new value of the mode selection conversion ratio ConvRatio.
  • the CPU (MCU) checks the upper limit of the value of the mode selection conversion ratio ConvRatio (SA19). That is, the CPU (MCU) compares the value of the mode selection conversion ratio ConvRatio with 400, and when the value of the mode selection conversion ratio ConvRatio is smaller than 400, the CPU (MCU) proceeds to the processing of SA21 described later.
  • SA21 the value of the conversion ratio ConvRatio for mode selection is 400 or more
  • the value of the conversion ratio ConvRatio for mode selection is set to 400 and stored (SA20). Thereafter, the process proceeds to SA21 described later.
  • SA21 it is determined in which range the value of the mode selection conversion ratio ConvRatio is (SA21). That is, when the value of the mode selection conversion ratio ConvRatio is 92 or less, the process proceeds to the process of SA22 described later. When the value of the mode selection conversion ratio ConvRatio is 97 or more and 105 or less, the process proceeds to SA24, which will be described later, and when the value of the mode selection conversion ratio ConvRatio is 110 or more, the process proceeds to SA26, which will be described later. .
  • ConvRatio is larger than 92 and smaller than 97, or if the value of ConvRatio is larger than 105 and smaller than 110, the current operation mode is continued.
  • the operation mode is switched smoothly by providing hysteresis to the conversion ratio ConvRatio for selecting the operation mode.
  • the step-down mode is selected as the operation mode of the DC / DC converter circuit 11 (SA22), and then the PWM pulse width in the step-down mode operation is calculated and set (SA23).
  • the step-down mode operation of the DC / DC converter circuit 11 pulses of control signals (PWM1H, PWM1L, PWM2H, PWM2L) for driving the FETs (Q1, Q2, Q3, Q4) on and off as shown in FIGS. Set. *
  • control signal (PWM1H) is a positive pulse signal having a period T1 and a pulse width t1.
  • the control signal (PWM1L) is a positive pulse signal with a pulse width t1a output with an interval td1 before and after when the control signal (PWM1H) is at a low level.
  • the control signal (PWM2H) is a negative pulse signal with a period T and a pulse width (t2 + td2 ⁇ 2).
  • the falling edge of the control signal (PWM2H) is delayed by time td3 from the rising edge of the control signal (PWM1L). To do.
  • the control signal (PWM2L) is a positive pulse signal having a pulse width t2 output while the control signal (PWM2H) is at a low level.
  • the step-down mode operation is performed by turning on / off the FETs (Q1, Q2, Q3, Q4) by these control signals (PWM1H, PWM1L, PWM2H, PWM2L).
  • the period T is set to 53.9 ⁇ s (18.552 kHz), the period T1 is 7.7 ⁇ s (129.87 kHz)), and the pulse width t1 is 1.54 to 7.3 ⁇ s ( Step-down ratio: 0.200 to 0.948), t2 is set to 200 ns, td1 and td2 are set to 100 ns, and td3 is set to 0 ns.
  • the pulse width t1 is calculated by the following equation (1), and the pulse width t1a is calculated by the equation (2). *
  • t1 T1 x ConvRatio / 100mm
  • t1a T1-t1-td1 x 2
  • the control signals (PWM2H, PWM2L) for driving the FETs (Q3, Q4) on / off are DC / Only the DC converter circuit 11 is refreshed.
  • the aforementioned pass-through mode is selected as the operation mode of the DC / DC converter circuit 11 (SA24), and then the PWM pulse width in the pass-through mode operation is set (SA25).
  • the boost mode is selected as the operation mode of the DC / DC converter circuit 11 (SA26), and then the PWM pulse width in the boost mode operation is calculated and set (SA27).
  • the step-up mode operation of the DC / DC converter circuit 11 as shown in FIGS. 13 to 15, pulses of control signals (PWM1H, PWM1L, PWM2H, PWM2L) for driving each FET (Q1, Q2, Q3, Q4) on and off are generated.
  • control signal (PWM2H) is a positive pulse signal having a period T1 and a pulse width t2a.
  • the control signal (PWM2L) is a positive pulse signal having a pulse width t2 output with an interval td2 before and after when the control signal (PWM2H) is at a low level.
  • the control signal (PWM1H) is a negative pulse signal with a period T and a pulse width (t1 + td1 ⁇ 2).
  • the falling edge of the control signal (PWM1H) is delayed by time td3 from the rising edge of the control signal (PWM2L). To do.
  • the control signal (PWM1L) is a positive pulse signal having a pulse width t1 output while the control signal (PWM1H) is at a low level.
  • the boost mode operation is performed by turning on / off the FETs (Q1, Q2, Q3, Q4) by these control signals (PWM1H, PWM1L, PWM2H, PWM2L).
  • the period T is set to 53.9 ⁇ s (18.552 kHz)
  • the period T1 is 7.7 ⁇ s (129.87 kHz)
  • the pulse width t1 is 200 ns
  • t2 is 200 ns to 5.ns.
  • td1 and td2 are set to 100 ns
  • td3 is set to 0 to 100 ns.
  • the pulse width t2a is calculated by the following equation (3)
  • the pulse width t2 is calculated by the equation (4). *
  • the CPU performs a PWM pulse width change process for changing to the selected operation mode and the set pulse width (SA28), and proceeds to the process of SA5.
  • the power conversion apparatus 10 of the present embodiment can select the operation mode of the DC / DC converter circuit 11 by the mode selection conversion ratio ConvRatio, and can control the pulse width of the control signals (PWM1H, PWM1L, PWM2H, PWM2L). Since it can also be calculated, the program control can be simplified and the capacity of the program can be reduced as compared with the conventional case. As a result, the apparatus configuration can be simplified and sufficient control can be performed even with a 16 KB memory CPU (MCU), so that the manufacturing cost can be reduced as compared with the prior art.
  • MCU 16 KB memory CPU
  • the photovoltaic power generation apparatus which connected the said power converter device 10 for every photovoltaic power generation panel is shown in FIG.
  • the solar panels are connected in series, even if leaves of trees are placed on one of the solar panels and the solar radiation on the panel is reduced, Since the current value is set to be the same as the current value of the other solar power generation panel in which the solar radiation amount has not decreased by the power converter, the power generation amount of the other solar power generation panel in which the other solar radiation amount has not decreased is 100. % Is maintained. In the example of FIG. 16, even if the solar radiation amount of any one of the photovoltaic power generation panels connected in series decreases and the power generation amount decreases to 50%, another photovoltaic power generation panel connected in series to this The power generation amount is maintained at 100%. *
  • a DC / DC converter circuit 11 having an H-bridge type switching circuit is used.
  • a chopper type circuit step-down circuit, step-up circuit, H-bridge circuit
  • flyback circuit forward circuit
  • bridge type is used.
  • the same effect can be obtained by using either a circuit (half-bridge circuit or full-bridge circuit.
  • operational amplifiers CA1 and CA2 used in the input current detection circuit 14 and the output current detection circuit 16 It is preferable to use a high-side current detection amplifier that is resistant to noise.
  • the circuit diagram of the power conversion device in the second embodiment is the same as that of the first embodiment described above, and the solar power generation panel used as the power source PV is also the same as that of the first embodiment described above. *
  • FIGS. 17 to 22 The control flowcharts in the second embodiment are shown in FIGS. 17 to 22, and the power conversion apparatus 10 is driven by this control.
  • the processing of SB1 to SB6 is the same as the processing of SA1 to SA6 in the first embodiment described above
  • the processing of SB13 to SB34 is the same as the processing of SA7 to SA28 in the first embodiment described above.
  • the difference between the first embodiment and the second embodiment is that the processing of SB7 to SB12 is added in the second embodiment. *
  • the maximum power point voltage of a photovoltaic power generation panel tends to be high if the amount of solar radiation is large and conversely low if the amount of solar radiation is small, but compared with the change width of the output short circuit voltage from the output open voltage of the photovoltaic power generation panel, The width is small. Therefore, in the second embodiment, these problems are solved by varying the adjustment value Esa of the conversion ratio ConvRatio for mode selection according to the output voltage of the photovoltaic power generation panel, that is, the input voltage Vin to the power converter 10. I tried to do it. *
  • the input voltage Vin to the power converter 10 is divided into five regions as shown in FIG. 18, and the input voltage Vin is in the reference voltage region with the voltage range including the maximum power point as the reference voltage region.
  • the adjustment value Esa at the time is made equal to the reference value E, and the adjustment value in each region is set to a value that increases as the distance from the reference voltage region increases. That is, since the maximum power point needs to be reached quickly when the operating point is away from the reference voltage region, the adjustment value Esa of the mode selection conversion ratio ConvRatio is increased. On the other hand, when the operating point is close to the reference voltage region, it is necessary to continue to operate near the maximum power point, so the adjustment value Esa of the mode selection conversion ratio ConvRatio is reduced. *
  • the CPU (MCU) makes an INSTART determination (SB4), and when the input current Iin is larger than the INSTART value, it is determined whether or not the control time has come. Determine (SB5).
  • the CPU (MCU) measures the time and determines that the control time has been reached every certain minute time.
  • the CPU determines the value of the input voltage Vin (SB7).
  • the value of the adjustment value Esa is set to 5 times the value of the reference value E (SB8).
  • the value of the adjustment value Esa is set to three times the value of the reference value E (SB9).
  • the adjustment value Esa is set equal to the reference value E (SB10).
  • the value of the adjustment value Esa is set to three times the value of the reference value E (SB11).
  • the value of the adjustment value Esa is set to 5 times the value of the reference value E (SB12).
  • the process proceeds to SB13. *
  • the adjustment value Esa when the input voltage Vin is in the reference voltage region is set as the reference value E, and the adjustment value Esa in each region is set to a value that increases as the distance from the reference voltage region increases.
  • the on / off time of the FET Q1, Q2, Q3, Q4 is calculated using the conversion ratio ConvRatio for mode selection adjusted by the adjustment value Esa, the maximum power point can be followed more quickly than before. .
  • the time required to reach the maximum power point is about five times faster than that in the first embodiment. *
  • FIG. 25 is a circuit diagram showing the power conversion device 10 according to the third embodiment of the present invention.
  • the power conversion device 10 of this embodiment includes a DC / DC converter unit 20 and a DC / AC inverter unit 30.
  • FIG. 26 is an enlarged view of the DC / DC converter unit 20
  • FIG. 27 is an enlarged view of the DC / AC inverter unit 30.
  • the DC / DC converter unit 20 includes a DC / DC converter circuit 21, a DC / DC converter drive circuit 22, a control circuit (MCU) 23, an input current detection circuit 24, an input voltage detection circuit 25, a bridge unit current detection circuit 26,
  • the link voltage detection circuit 27 is configured.
  • the DC / AC inverter unit 30 includes a DC / AC inverter circuit 31, a DC / AC inverter drive circuit 32, an output voltage detection circuit 33, an output current detection circuit 34, and a filter circuit 35.
  • the DC / DC converter circuit 21 includes an N-channel FET (switching element) (Q), an inductor L, a diode D, and two capacitors Cin and C-LINK.
  • the source of the FET (Q) is connected to the ground terminal IN2, and the drain of the FET (Q) is connected to one end of the inductor L and the anode of the diode D.
  • the other end of the inductor L is connected to one end of the capacitor Cin, and the other end of the capacitor Cin is connected to the ground terminal IN2.
  • the cathode of the diode D is connected to one end of the capacitor C-LINK, and the other end of the capacitor C-LINK is connected to the ground terminal IN2. *
  • the DC / DC converter drive circuit 22 includes an NPN transistor Tr1 and a PNP transistor Tr2.
  • a voltage Vcc1 is applied to the collector of the NPN transistor Tr1. In the present embodiment, a voltage of 12V is applied.
  • the emitter of the NPN transistor Tr1 is connected to the emitter of the PNP transistor Tr2.
  • the collector of the PNP transistor Tr2 is connected to the ground terminals IN2 and OUT2.
  • a connection point Vo between the NPN transistor Tr1 and the PNP transistor Tr2 is connected to the gate of the FET (Q).
  • the bases of the NPN transistor Tr1 and the PNP transistor Tr2 are connected to a control circuit (MCU) 23. *
  • the control circuit 23 is composed of a CPU (MCU) composed of a 13-pin IC incorporating a RAM and a ROM.
  • the specifications of this CPU (MCU) are: Architecture: 16 bits, ROM: 16 KB, RAM: 2 KB, ADC (AD converter): 10 bits, PWM output: 5, This level of CPU can be used sufficiently. is there.
  • the drive control program of this apparatus is written in this ROM. *
  • the first pin of the CPU is connected to the output of the link voltage detection circuit 27, the second pin is connected to the bases of the NPN transistor Tr1 and the PNP transistor Tr2, and the voltage Vcc1 is applied to the third pin.
  • the 4th pin is connected to the output of the input current detection circuit 24, the 5th pin is connected to the output of the input voltage detection circuit 25, the 6th pin is connected to the ground terminals IN2 and OUT2, and the 7th pin is the output voltage.
  • the 8th pin is connected to the output of the output current detection circuit 33.
  • the 9th pin of the CPU is connected to the 6th pin of the FET drive IC (FETdr) of the DC / AC inverter drive circuit 32, and the N-channel FET of the DC / AC inverter circuit 31 is connected to the 6th pin.
  • the on / off drive signal (PWM2H) of (Q3) is output.
  • the 10th pin is connected to the 5th pin of the FET driving IC (FETdr), and the on / off driving signal (PWM2L) of the N-channel FET (Q4) of the DC / AC inverter circuit 31 is output to the 5th pin. .
  • the 11th pin is connected to the 4th pin of the FET drive IC (FETdr), and outputs the on / off drive signal (PWM1L) of the N-channel FET (Q2) of the DC / AC inverter circuit 31 to the 4th pin.
  • the 12th pin is connected to the 3rd pin of the FET drive IC (FETdr), and outputs the on / off drive signal (PWM1H) of the N-channel FET (Q1) of the DC / AC inverter circuit 31 to the 3rd pin.
  • the 13th pin is connected to the output of the bridge portion current detection circuit 26. *
  • the input current detection circuit 24 includes a resistor R1 and an operational amplifier CA1, and one end of the resistor R1 is connected to the input terminal IN1 and a non-inverting input terminal of the operational amplifier CA1, and the other end of the resistor R1.
  • the other end of the reactance L of the DC / DC converter circuit 21 is connected to the inverting input terminal of the operational amplifier CA1, and the output terminal of the operational amplifier CA1 is connected to the fourth pin of the CPU (MCU).
  • the input voltage detection circuit 25 includes two resistors R2 and R3. One end of the resistor R2 is connected to the input terminal IN1, and the other end of the resistor R2 is one end of the resistor R3 and 5 of the CPU (MCU). The other end of the resistor R3 is connected to the ground terminal IN2. *
  • the bridge portion current detection circuit 26 includes a resistor R4 and an operational amplifier CA2.
  • One end of the resistor R4 is connected to a DC-AC inverter circuit 31 of the DC / AC inverter portion 30 and a non-inverting input terminal of the operational amplifier CA2.
  • the other end of the resistor R4 is connected to the diode D and capacitor Cin of the DC / DC converter circuit 21, the resistor R5 of the link voltage detection circuit 27, and the inverting input terminal of the operational amplifier CA2.
  • the output terminal of the operational amplifier CA2 is connected to the 13th pin of the CPU (MCU). *
  • the link voltage detection circuit 27 includes two resistors R5 and R6. One end of the resistor R5 is connected to the other end of the resistor R4, the diode D and the capacitor Cin of the DC / DC converter circuit 21, and the resistor R5. The other end of the resistor R6 is connected to one end of the resistor R6 and the first pin of the CPU (MCU), and the other end of the resistor R6 is connected to the ground terminal IN2. *
  • the DC / AC inverter circuit 31 includes four N-channel FETs (switching elements) (Q1, Q2, Q3, Q4).
  • the source of the FET (Q1) is connected to the input terminal of the inductor L1 of the filter circuit 35 and the drain of the FET (Q2), and the drain of the FET (Q1) is connected to one end of the resistor R4 of the bridge current detection circuit 26. ing.
  • the source of the FET (Q2) is connected to the ground terminal IN2.
  • the source of the FET (Q3) is connected to the input terminal of the inductor L2 of the filter circuit 35 and the drain of the FET (Q4), and the drain of the FET (Q3) is connected to one end of the resistor R4 of the bridge current detection circuit 26. It is connected.
  • the source of the FET (Q4) is connected to the ground terminal IN2. *
  • the DC / AC inverter drive circuit 32 includes an FET drive IC (FETdr), two bootstrap capacitors CB1 and CB2, and two bootstrap diodes D1 and D2.
  • FETdr FET drive IC
  • a 14-pin IC is used as the FET driving IC (FETdr).
  • Other specifications include: PWM input: 4, PWM high side output: 2, PWM low side output: 2, high side midpoint potential (HS terminal) withstand voltage: 600V, drive current (Sink / Source): 1A / A satisfying 1A was used. *
  • the first pin of the FET driving IC (FETdr) is connected to the cathode of the diode D1 and one end of the capacitor CB1, and the voltage Vcc is applied to the anode of the diode D1.
  • a voltage Vcc is applied to the second pin of the FET driving IC (FETdr).
  • the 3rd pin of the FET driving IC (FETdr) is the 12th pin of the control circuit 23, the 4th pin is the 11th pin of the control circuit, the 5th pin is the 10th pin of the control circuit, and the 6th pin is the 9th of the control circuit. It is connected to each pin.
  • the 7th pin of the FET driving IC (FETdr) is connected to the ground terminal IN2.
  • the 8th pin of the FET driving IC (FETdr) is connected to the gate of the FET (Q3).
  • the 9th pin of the FET driving IC (FETdr) is connected to the gate of the FET (Q4).
  • the 10th pin of the FET driving IC (FETdr) is connected to one end of the capacitor CB2 and the input end of the inductor L2 of the filter circuit 35.
  • the 11th pin of the FET driving IC (FETdr) is connected to the other end of the capacitor CB2 and the cathode of the diode DB2.
  • the 12th pin of the FET driving IC (FETdr) is connected to the gate of the FET (Q2).
  • the 13th pin of the FET driving IC (FETdr) is connected to the other end of the capacitor CB1 and the input end of the inductor L1 of the filter circuit 35.
  • the 14th pin of the FET driving IC (FETdr) is connected to the gate of the FET (Q1). *
  • the output current detection circuit 33 includes a resistor R7 and an operational amplifier CA.
  • One end of the resistor R7 is connected to the output terminal OUT1, the non-inverting input terminal of the operational amplifier CA, and the diode bridge DB.
  • the other end of the resistor R7 is connected to one end of the capacitor Cout of the filter circuit 35, the other end of the inductor L2, and the inverting input terminal of the operational amplifier CA.
  • the output terminal of the operational amplifier CA is connected to the eighth pin of the CPU (MCU). It is connected. *
  • the output voltage detection circuit 34 includes a diode bridge DB including two resistors R8 and R9 and four diodes D, and one end of the resistor R8 is connected to one output terminal DBout1 of the diode bridge DB.
  • the other end of R8 is connected to one end of resistor R9 and the seventh pin of CPU (MCU), and the other end of resistor R9 and the other output terminal DBout2 of diode bridge DB are connected to ground terminal IN2 .
  • One input terminal DBin1 of the diode bridge DB is connected to the other end of the capacitor Cout of the filter circuit 35 and the output end of the inductor L1.
  • the other input terminal DBin2 of the diode bridge DB is connected to one end of the capacitor Cout of the filter circuit 35 and one end of the inductor L2.
  • the filter circuit 35 removes harmonic noise exceeding 20 kHz, and includes two inductors L1 and L2 and a capacitor Cout.
  • the inductors L1 and L2 are configured by a common mode choke coil made of amorphous or ferrite.
  • the output end of the inductor L1 is connected to the other end of the capacitor Cout, one input terminal DBin1 of the diode bridge DB, and one output terminal OUT1.
  • the output terminal of the inductor L2 is connected to one end of the capacitor Cout and one end of the resistor R7.
  • the photovoltaic power generation panel is connected as the power source PV between the input terminal IN1 and the output terminal IN2, and a load is connected between the output terminal OUT1 and the ground terminal OUT2. Connect LOAD.
  • a photovoltaic power generation panel of the power source PV having an output voltage power characteristic as shown in FIG. 26 is used. That is, the characteristic of the curve A1 is shown when the solar radiation amount to the photovoltaic power generation panel is 100%, the characteristic of the curve A2 is shown when the solar radiation quantity is 80%, and the characteristic of the curve A3 when the solar radiation quantity is 60%. Indicates. When the solar radiation amount is 50%, the characteristic of the curve A4 is shown. When the solar radiation amount is 40%, the characteristic of the curve A5 is shown. When the solar radiation amount is 20%, the characteristic of the curve A6 is shown. The characteristic of the curve A7 is shown at 10%.
  • the maximum power point is about 82V when the amount of solar radiation is 100%, about 79V when the amount of solar radiation is 80%, about 75V when the amount of solar radiation is 60%, and the amount of solar radiation is 50%. Is about 73V, when the solar radiation amount is 40%, about 71V, when the solar radiation amount is 20%, about 67V, and when the solar radiation amount is 10%, it is about 64V. *
  • the output characteristics of the photovoltaic power generation panel are characteristics in which the output power has a maximum value. Further, when the amount of solar radiation increases, both output power and output voltage increase. Here, it can be seen that the maximum output power varies greatly depending on the amount of solar radiation, while the maximum output power point voltage has a smaller change width compared to the change amount of the maximum output power.
  • the CPU (MCU) of the power converter 10 turns on and off the switching element (Q) of the DC / DC converter circuit 21.
  • the DC / DC converter circuit 21 is operated in either the pass-through mode or the boost mode.
  • the CPU sets 100 as the value of the mode selection conversion ratio ConvRatio and the previous conversion ratio ConvRatioMp, stores these values, and sets the maximum power value Pmpp. 0 is set and stored, and 1 is stored as the initial value of the adjustment amount E (SC1). *
  • the pass-through mode operation is an operation in which the input voltage is output from the input terminal IN1 to the cathode side of the diode D without being stepped down or boosted.
  • the C-LINK is charged with a voltage equivalent to the input voltage.
  • the period T is set to 53.9 ⁇ s (18.552 kHz)
  • the pulse width t1 is set to 200 ns
  • td1 is set to 100 ns.
  • the CPU inputs the output of the input current detection circuit 24 and the output of the input voltage detection circuit 25, and acquires the input voltage value Vin and the input current value Iin (SC3).
  • the measurement is performed several times, for example, about four times, and the average value is used as the input voltage value Vin and the input current value Iin.
  • control time it is determined whether or not the control time has come (SC4).
  • the CPU MCU
  • the CPU measures the time and determines that the control time has been reached every certain minute time.
  • the CPU inputs the output of the input current detection circuit 24 and the output of the input voltage detection circuit 25 and inputs the input voltage value Vin and the input current value Iin.
  • measurement is performed about four times, and the average value is used as the input voltage value Vin and the input current value Iin.
  • the CPU uses the acquired input voltage value Vin and input current value Iin and multiplies them to calculate the input power value Pin (SC6), and determines the magnitude of the input power value Pin (S6). SC7).
  • SC6 input power value
  • SC7 determines the magnitude of the input power value Pin
  • the CPU compares the value of the conversion ratio ConvRatio for mode selection with the value of the previous conversion ratio ConvRatioMp (SC8), and the value of the conversion ratio ConvRatio for mode selection is one previous.
  • SC8 the value of the conversion ratio ConvRatioMp
  • the CPU compares the value of the mode selection conversion ratio ConvRatio with the previous conversion ratio ConvRatioMp (SC9).
  • SC9 previous conversion ratio
  • the process proceeds to SC10 described later, and the value of the conversion ratio ConvRatioMp for the mode selection conversion ratio ConvRatio is the value of the previous conversion ratio.
  • the process proceeds to SC15 described later.
  • the CPU (MCU) checks the lower limit of the value of the mode selection conversion ratio ConvRatio (SC13). That is, the CPU (MCU) compares the value of the mode selection conversion ratio ConvRatio with 100, and when the value of the mode selection conversion ratio ConvRatio is larger than 100, the CPU (MCU) proceeds to the process of SC20 described later.
  • the value of the conversion ratio ConvRatio for mode selection is 100 or less, the value of the conversion ratio ConvRatio for mode selection is set to 100 and stored (SC14), and thereafter, the process proceeds to SC20 described later.
  • the CPU (MCU) checks the upper limit of the value of the mode selection conversion ratio ConvRatio (SC18). That is, the CPU (MCU) compares the value of the mode selection conversion ratio ConvRatio with 400, and when the value of the mode selection conversion ratio ConvRatio is smaller than 400, the CPU (MCU) proceeds to the process of SC20 described later.
  • the mode selection conversion ratio ConvRatio is set to 400 and stored (SC19), and thereafter, the process proceeds to SC20 described later.
  • the above-described pass-through mode is selected as the operation mode of the DC / DC converter circuit 21 (SC21), and then the PWM pulse width in the pass-through mode operation is set (SC22).
  • the boost mode is selected as the operation mode of the DC / DC converter circuit 21 (SC23), and then the PWM pulse width in the boost mode operation is calculated and set (SC24).
  • SC23 the operation mode of the DC / DC converter circuit 21
  • PWM_Boost a pulse of a control signal for driving the FET (Q) on and off is set as shown in FIGS. *
  • the CPU performs a PWM pulse width change process for changing to the selected operation mode and the set pulse width (SC25), and proceeds to the process of SC4.
  • the CPU performs a triangular wave modulation for comparing the signal wave detected by the output voltage detection circuit 33 with the triangular wave carrier, and the DC / AC inverter circuit 31 by the generated control signals (PWM1H, PWM1L, PWM2H, PWM2L).
  • FETs Q1, Q2, Q3, Q4 are turned on and off to operate the inverter.
  • FIG. 36 shows the relationship of PWM signals in triangular wave modulation.
  • PWM1H and the negative phase control signal PWM2L on and off of the switching signals of the positive phase control signal PWM1H and the negative phase control signal PWM2L, and the positive phase control signal PWM1L and the negative phase control signal PWM2H based on the frequency at which the detected signal wave intersects the triangular carrier. The timing of off is determined.
  • this modulation when the signal wave becomes large, the pulse widths of the PWM1H and PWM2L control signals are narrowed, and the pulse widths of the PWM1L and PWM2H control signals are widened.
  • FIG. 34 in this embodiment, two triangular wave carriers W1 and W2 having the same amplitude to be synchronized are used.
  • the frequencies of the triangular wave carriers W1 and W2 are both 20 kHz.
  • the triangular wave carrier W1 is used to determine the on and off timings of the positive phase control signal PWM1H and the negative phase control signal PWM2H.
  • the triangular wave carrier W2 is obtained by setting a predetermined amount offset to the triangular wave carrier W1, and is used for determining the on and off timings of the normal phase control signal PWM1L and the negative phase control signal PWM2L.
  • an offset value is set so that the triangular wave carrier W1 is shifted by a predetermined amount in the positive output voltage value direction.
  • the voltage value when the triangular wave carrier W1 and the signal from the output voltage detection circuit 33 first intersect in each carrier period is set as the threshold value in each carrier period.
  • FIG. 37 is a diagram illustrating the relationship between the two triangular wave carriers W1 and W2 and the threshold value and the dead time.
  • the threshold values of two continuous triangular wave carriers are set to the same value for easy illustration and understanding. As shown in FIG.
  • PWM1H and PWM2L are turned on when the signal from the output voltage detection circuit is higher than the threshold, and turned off when the signal from the output voltage detection circuit is lower than the threshold. It is configured.
  • the PWM1L and the PWM2H are configured to be turned on when the signal from the output voltage detection circuit is lower than the threshold value, and to be turned off when the signal from the output voltage detection circuit is higher than the threshold value.
  • PWM1H and PWM2L are turned on with a predetermined time interval (dead time) from both ends of the OFF period of PWM1L and PWM2H.
  • the length of the dead time in this embodiment is proportional to the amount of offset to be set.
  • the dead time is adjusted to be 100 nsec to 200 nsec. By providing such a dead time, it is possible to prevent an abnormal heat generation and damage of the switching element due to a short circuit caused by a simultaneous switching on of the conductor switch ignition elements and a through current flowing therethrough.
  • PWM1H and PWM2L output synchronized waveforms.
  • PWM1L and PWM2H output synchronized waveforms.
  • the output of the DC / AC inverter circuit 31 is 50 Hz or 60 Hz, and can be taken out as a commercial power source. *
  • the DC / AC inverter since the DC / AC inverter inputs a DC voltage and outputs an AC current, a DC voltage that is equal to or higher than the peak voltage of the commercial power supply voltage is required. Therefore, the DC / DC converter only needs to switch between the boost mode and the pass-through mode, so that the program control can be further simplified and the capacity of the program can be reduced. Further, commercial AC power can be taken out by the DC / AC inverter.
  • the circuit diagram of the power conversion device 10 in the fourth embodiment is the same as that of the third embodiment described above, and the solar power generation panel used as the power source PV is also the same as that of the third embodiment described above. *
  • FIGS. 38 to 43 the control flowchart in the fourth embodiment is shown in FIGS. 38 to 43, and the power conversion apparatus 10 is driven by this control.
  • the processing from SD1 to SD5 is the same as the processing from SC1 to SC5 in the third embodiment
  • the processing from SD12 to SD31 is the same as the processing from SC6 to SC25 in the third embodiment.
  • the difference between the third embodiment and the fourth embodiment is that the processing of SD6 to SD11 is added in the fourth embodiment. *
  • the maximum power point voltage of the photovoltaic power generation panel tends to be high if the amount of solar radiation is large and conversely low if the amount of solar radiation is small, but when compared with the change width of the output short circuit voltage from the output open voltage of the solar power generation panel, The width is small. Therefore, in the fourth embodiment, these problems are solved by varying the adjustment value Esa of the conversion ratio ConvRatio for mode selection according to the output voltage of the photovoltaic power generation panel, that is, the input voltage Vin to the power conversion device 10. I tried to do it.
  • the input voltage Vin to the power converter 10 is divided into five regions as shown in FIG. 44, and the input voltage Vin is in the reference voltage region with the voltage range including the maximum power point as the reference voltage region.
  • the adjustment value Esa at the time is made equal to the reference value E, and the adjustment value in each region is set to a value that increases as the distance from the reference voltage region increases. That is, since the maximum power point needs to be reached quickly when the operating point is away from the reference voltage region, the adjustment value Esa of the mode selection conversion ratio ConvRatio is increased. On the other hand, when the operating point is close to the reference voltage region, it is necessary to continue to operate near the maximum power point, so the adjustment value Esa of the mode selection conversion ratio ConvRatio is reduced. *
  • the CPU inputs the output of the input current detection circuit 24 and the output of the input voltage detection circuit 25, and inputs the input voltage value Vin and the input current value Iin.
  • measurement is performed about four times, and the average value is used as the input voltage value Vin and the input current value Iin.
  • the CPU determines the value of the input voltage Vin (SD6).
  • the value of the adjustment value Esa is set to 5 times the value of the reference value D (SD7).
  • the value of the adjustment value Esa is set to three times the value of the reference value D (SD8).
  • the adjustment value Esa is set equal to the reference value E (SD9).
  • the value of the adjustment value Esa is set to three times the value of the reference value E (SD10).
  • the value of the adjustment value Esa is set to 5 times the value of the reference value E (SD11).
  • the process proceeds to SD12. *
  • the adjustment value Esa when the input voltage Vin is in the reference voltage region is set as the reference value E, and the adjustment value Esa in each region is set to a value that increases as the distance from the reference voltage region increases.
  • the on / off time of the FET (Q) is calculated using the mode selection conversion ratio ConvRatio adjusted by the adjustment value Esa, the maximum power point can be followed more quickly than in the prior art.
  • the time required to reach the maximum power point is about five times faster than in the third embodiment. *
  • FIG. 45 is a circuit diagram showing the power converter 10 in the fifth embodiment of the present invention. Similar to the power conversion device in the third embodiment, the power conversion device 10 in the fifth embodiment includes a DC / DC converter circuit 21, a DC / DC converter drive circuit 22, a control circuit (MCU) 23, and an input current detection circuit. 24, a DC / DC converter section 20 comprising an input voltage detection circuit 25, a bridge section current detection circuit 26 and a link voltage detection circuit 27, a DC / AC inverter circuit 31, a DC / AC inverter drive circuit 32, an output current A DC / AC inverter unit 30 including a detection circuit 33, an output voltage detection circuit 34, and a filter circuit 35 is provided.
  • FIG. 46 is an enlarged view of the DC / DC converter unit 20, and FIG. 47 is an enlarged view of the DC / AC inverter unit 30. *
  • a DC / DC converter drive circuit 22 In the fifth embodiment, a DC / DC converter drive circuit 22, a control circuit (MCU) 23, an input current detection circuit 24 and an input voltage detection circuit 25, a bridge portion current detection circuit 26, a link voltage detection circuit 27, a DC / DC
  • the third embodiment is different from the third embodiment in that the AC inverter circuit 31, the DC / AC inverter drive circuit 32, the output current detection circuit 33, the output voltage detection circuit 34, and the filter circuit 35 are insulated.
  • the DC / DC converter circuit 21 of the present embodiment includes an N-channel FET (switching element) (Q), a transformer T1, a diode D, and two capacitors Cin and C-LINK.
  • the N-channel FET (switching element) (Q) and the capacitor Cin, and the diode D and the capacitor C-LINK are insulated by the transformer T1.
  • the voltage input to the DC / DC converter circuit 21 is input to the diode D and the capacitor C-LINK via the transformer T1.
  • the detection results of the bridge portion current detection circuit 26, the link voltage detection circuit 27, the output voltage detection circuit 33, and the output current detection circuit 34 are sent to the control circuit (MCU) via the photocoupler (F1-F4). ) 23. Further, control signals (PWM1H, PWM1L, PWM2H, PWM2L) for controlling the driving of the DC / AC inverter circuit 31 output from the control circuit (MCU) are for the DC / AC inverter through the photocoupler (F5-F8). Input to the drive circuit 32.
  • an insulating circuit is configured by photocouplers (F1-F8). *
  • the solar power generation panel is used as the power source PV.
  • the present invention is not limited to this, and the power source having the maximum value in the output voltage power characteristics, such as a wind power generator and a fuel cell, is described above.
  • the power converter 10 By connecting the power converter 10, the same effect as described above can be obtained.
  • a power source having a maximum value in output voltage power characteristics, such as a solar cell or a solar power generation panel, a wind power generator, a fuel cell, etc.
  • the operation mode of the DC / DC converter circuit can be switched at least to the pass-through mode and the boost mode based on the mode selection conversion ratio, and the on / off time of the switching element can be calculated based on the mode selection conversion ratio.
  • SYMBOLS 10 Power converter 11 ... DC / DC converter circuit 12 ... Drive circuit 13 ... Control circuit, 14 ... Input current detection circuit, 15 ... Input voltage detection circuit, 16 ... Output current detection circuit, 17 ... Output voltage detection circuit, Q1 , Q2, Q3, Q4 ... FET, Cin, Cout, CB1, CB2 ... Capacitor, DB1, DB2 ... Diode, R1-R6 ... Resistor, CA1, CA2 ... Operational amplifier.

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Abstract

　発電源から昇降圧型ＤＣ／ＤＣコンバータ回路へ入力される電圧値と電流値とに基づいて所定時間間隔で算出した電力値に基づいて変換比を設定すると共に、前回設定した変換比と今回設定した変換比との比較結果と電力値の増減変化とに基づいて、今回設定した変換比の値を増減させた値をモード選択用変換比として設定し、モード選択用変換比に基づいてＤＣ／ＤＣコンバータ回路(11)の動作モードをパススルーモード、降圧モード、昇圧モードに切り替え、モード選択用変換比によってＦＥＴ(Q1,Q2,Q3,Q4)のオンオフ時間を算出する。これにより、低容量のプログラムによって動作する制御手段を構成できるため、装置構成を簡略化することができ、製造コストを従来よりも低減することができる。

Description

電力変換装置
本発明は、太陽電池或いは太陽光発電パネル、風力発電機、燃料電池など、出力の電圧電力特性において極大値を持つ電力源に接続し、最大出力電力点で動作するように追尾する電力変換装置に関する。
太陽光発電システムの出力制御方法として、多くの制御方法が提案されている。　
例えば、特開２００９－３０３３１０号公報（特許文献１）に開示される発明では、入力電圧と出力電圧の条件により、昇圧作動、降圧作動、直結回路にスイッチング動作を切り換える最大電力スイッチングコンバーターが開示されている。このように昇降圧型回路を電力変換装置に用いた場合、日射量が多く発電力が多い時には昇圧回路として動作し、日射量が少なく発電量が少ない時には降圧回路として動作する。　
特許第４１７６３１９号公報（特許文献２）に開示される発明では、電力変換装置の入力側電圧（太陽電池の出力電圧）の電圧値に応じて出力側電圧の電圧値を増減する自動電圧調節器について記載されている。自動電圧調節器の入力側に太陽電池の出力電圧（動作電圧）と太陽電池の目標電圧（最大出力電力点電圧）との偏差を入力し、これに対応する該自動電圧調節器の出力でもって上記パワーコンディショナの出力を制御するシステムが構成されている。このシステムの自動電圧調整器において、日射量（日射条件）に合わせて、自動電圧調整器のゲインを変更し、最大出力電力点への追従速度を上げている。　
また、特開２００４－２７２８０３号公報（特許文献３）に開示される発明では、最大出力電力点に関する近似関数を使用することで、追従速度を上げている。
特開２００９－３０３３１０号公報 特許第４１７６３１９号公報 特開２００４－２７２８０３号公報
しかしながら、前述した特許文献１に開示される発明では、太陽光発電パネルに接続される電力変換装置に昇降圧型回路を用いた場合、日射量が多く発電力が多い時には昇圧回路として動作し、日射量が少なく発電量が少ない時には降圧回路として動作する。このため、オン期間を制御するには、常に昇圧回路動作時の条件と降圧回路動作時の条件の両方を取り扱うことが必要である。例えばソフトウェアによるデジタル制御を行った場合、プログラム上の変数が多くなり、プログラム容量が大きくなってしまう。このため、ＲＯＭ容量の大きい演算素子、例えばマイコンが必要になり、小型安価な電力変換装置を構成することが困難であった。また、昇圧回路動作（昇圧モード）すべきか降圧回路動作（降圧モード）すべきかの判断を、電力変換装置の出力電圧より判断する必要がある。　
また、特許文献２に開示される発明では、自動電圧調整器において、日射量（日射条件）に合わせて、自動電圧調整器のゲインを変更し、最大出力電力点への追従速度を上げている。このため、ある日射条件下内での最大出力電力点への追従速度向上には寄与できない。　
また、特許文献３に開示される発明では、近似関数を記憶するデータメモリが別途必要となり、安価な製品設計に繋がらない。　
さらに、パルス幅をある一定の割合で増減させる従来方法の制御では、最大電力点から離れた点で動作しているときには、パルス幅の変更幅が小さすぎて、最大電力点に到達するまでに多くの時間を要してしまう問題があった。一方、最大電力点付近で動作しているときには、パルス幅の変更幅が大きすぎて、安定して最大電力点で動作出来ず、最大電力点追従効率が低下する問題があった。　
また、昇降圧型回路などの自動電圧調整器を用いない場合、図２４に示すように、太陽光発電パネルが直列接続されているとき、同一ストリング中の何れか一つの太陽光発電パネルに、雲影や木の葉などが載ってパネルへの日射量が低下する。そうすると、日射量が低下した太陽光発電パネルの電流値によって他の日射量が低下していない太陽光発電パネルの電流値も低下することになる。このため、これら他の日射量が低下していない太陽光発電パネルの発電量も低下してしまう。図２２の例では直列接続された太陽光発電パネルのうちの何れか１つの日射量が低下してその発電量が５０％に低下すると、これに直列接続された他の太陽光発電パネルの発電量も５０％に低下してしまう。　
本発明の目的は上記の問題点に鑑み、低容量のプログラムによって動作する制御手段を備え、昇圧及び降圧の両方に対応できる電力変換装置を提供することである。　
さらなる本発明の目的は、従来よりも迅速に最大電力点に追従できる電力変換装置を提供することである。
本発明は上記の目的を達成するために、出力電圧と出力電力の関係を表す特性曲線において最大電力点を有する発電源から出力される電圧を入力電圧として入力し、該入力電圧と等しい電圧を出力するパススルーモードと、前記入力電圧よりも低い電圧を出力する降圧モードと、前記入力電圧よりも高い電圧を出力する昇圧モードと、を制御信号に基づいて切り替えると共にスイッチング素子をオンオフ駆動する昇降圧型ＤＣ／ＤＣコンバータ回路と、前記発電源から前記昇降圧型ＤＣ／ＤＣコンバータ回路へ入力される電圧を検出する電圧検出回路と、前記発電源から前記昇降圧型ＤＣ／ＤＣコンバータ回路へ入力される電流を検出する電流検出回路と、前記電圧検出回路によって検出した電圧値と前記電流検出回路によって検出した電流値とに基づいて所定時間間隔で電力値を算出する電力値算出手段と、前記電力値算出手段によって算出した電力値に基づいて変換比を設定すると共に、前回設定した変換比と今回設定した変換比との比較結果と前記電力値の増減変化とに基づいて、前記今回設定した変換比の値を増減させた値をモード選択用変換比として設定する変換比設定手段と、前記モード選択用変換比を用いて前記スイッチング素子のオンオフ時間を決定し、前記モード選択用変換比の値が所定の中域範囲内の値であるときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させる制御信号を出力し、前記モード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させる制御信号を出力し、前記モード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも小さい低域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記降圧モードで動作させる制御信号を出力する制御手段と、を備えている電力変換装置を提案する。　
また、本発明は上記の目的を達成するために、上記電力変換装置において、前記変換比設定手段は、前回算出した電力値を記憶する第１電力値記憶手段と、今回算出した電力値を記憶する第２電力値記憶手段と、前回算出した変換比の値を記憶する第１変換比記憶手段と、今回算出した変換比の値を記憶する第２変換比記憶手段と、動作開始時に前記第１電力値記憶手段と、前記第２電力値記憶手段と、前記第１変換比記憶手段と、前記第２変換比記憶手段に初期値を設定する初期化手段と、前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上のとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいときに、前記第２変換比記憶手段に記憶されている変換比の値から所定の調整値を差し引いた値を今回算出した変換比及び新たなモード選択用変換比とする第１変換比演算手段と、前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上であるときに、前記第２変換比記憶手段に記憶されている変換比の値に所定の調整値を加算した値を今回算出した変換比及び新たなモード選択用変換比とする第２変換比演算手段と、から構成され、前記制御手段は、前記第１変換比演算手段或いは前記第２変換比演算手段によって算出されたモード選択用変換比に基づいて、該モード選択用変換比が前記第１変化比記憶手段に記憶した初期値を含む所定の中域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力し、前記算出されたモード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力し、前記算出されたモード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも小さい低域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記降圧モードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力する手段を有している電力変換装置を提案する。
さらに、本発明は上記の目的を達成するために、上記電力変換装置において、前記特性曲線において前記最大電力点を含む電圧範囲を基準電圧領域として、前記入力電圧範囲を複数の領域に区分し且つそれぞれの領域毎に前記調整値を設定すると共に、前記電圧検出回路による検出電圧が前記基準電圧領域にあるときの前記調整値を基準値としてそれぞれの領域の調整値が前記基準電圧領域から離れるにしたがって大きくなる値に設定されている電力変換装置を提案する。　
さらに、本発明は上記の目的を達成するために、上記電力変換装置において、前記ＤＣ／ＤＣコンバータ回路は、エネルギー蓄積用のインダクタと、前記インダクタの入力端と前記発電源の出力に接続される正極入力端との間に接続された第１スイッチング素子と、前記インダクタの入力端と前記発電源の出力に接続される負極入力端との間に接続された第２スイッチング素子と、前記インダクタの出力端と正極出力端との間に接続された第３スイッチング素子と、前記インダクタの出力端と負極出力端との間に接続された第４スイッチング素子とからなり、前記制御手段は、前記降圧モードのときは、前記モード選択用変換比(ConvRatio)の初期値を１００とすると共に周期をＴ１として、前記第１スイッチング素子を（１）式で表される時間ｔ1の間オンとすると共に前記第１スイッチング素子がオフの間に前後に所定間隔td1を開けて前記第２スイッチング素子を（２）式で表される時間ｔ1aの間オンとし、　ｔ1＝Ｔ１×ConvRatio／100 …（１）　ｔ1a＝Ｔ１－ｔ1－td1×２　…（２）　前記昇圧モードのときは、前記モード選択用変換比(ConvRatio)の初期値を１００とすると共に周期をＴ１として、前記第３スイッチング素子を（３）式で表される時間ｔ2aの間オンとすると共に前記第３スイッチング素子がオフの間に前後に所定間隔td2を開けて前記
第４スイッチング素子を（４）式で表される時間ｔ2の間オンとする　ｔ2a＝Ｔ１－ｔ2－td2×２　…（３）　ｔ2＝Ｔ１×（ConvRatio－100）／ConvRatio  …（４）　電力変換装置を提案する。　
本発明は上記の目的を達成するために、出力電圧と出力電力の関係を表す特性曲線において最大電力点を有する発電源から出力される電圧を入力電圧として入力し、該入力電圧と等しい電圧を出力するパススルーモードと、前記入力電圧よりも高い電圧を出力する昇圧モードとを制御信号に基づいて切り替えると共にスイッチング素子をオンオフ駆動する昇圧型ＤＣ／ＤＣコンバータ回路と、前記発電源から前記昇圧型ＤＣ／ＤＣコンバータ回路へ入力される電圧を検出する電圧検出回路と、前記発電源から前記昇圧型ＤＣ／ＤＣコンバータ回路へ入力される電流を検出する電流検出回路を有する。さらに、前記電圧検出回路によって検出した電圧値と前記電流検出回路によって検出した電流値とに基づいて所定時間間隔で電力値を算出する電力値算出手段と、前記電力値算出手段によって算出した電力値に基づいて変換比を設定すると共に、前回設定した変換比と今回設定した変換比との比較結果と前記電力値の増減変化とに基づいて、前記今回設定した変換比の値を増減させた値をモード選択用変換比として設定する変換比設定手段と、前記モード選択用変換比を用いて前記スイッチング素子のオンオフ時間を決定し、前記モード選択用変換比の値が所定の中域範囲内の値であるときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させる制御信号を出力し、前記モード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させる制御信号を出力する制御手段と、前記昇圧型ＤＣ／ＤＣコンバータ回路から出力される電圧を入力し、前記入力電圧を交流電圧に変換するＤＣ／ＡＣインバータ回路と、前記ＤＣ／ＡＣインバータ回路から出力される電圧を検出する電圧検出回路と、前記ＤＣ／ＡＣインバータ回路から出力される電流を検出する電流検出回路と、を備えている電力変換装置を提案する。　
また、本発明は上記の目的を達成するために、上記電力変換装置において、前記変換比設定手段は、前回算出した電力値を記憶する第１電力値記憶手段と、今回算出した電力値を記憶する第２電力値記憶手段と、前回算出した変換比の値を記憶する第１変換比記憶手段と、今回算出した変換比の値を記憶する第２変換比記憶手段と、動作開始時に前記第１電力値記憶手段と、前記第２電力値記憶手段と、前記第１変換比記憶手段と、前記第２変換比記憶手段とに初期値を設定する初期化手段とを有する。また、前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上のとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいときに、前記第２変換比記憶手段に記憶されている変換比の値から所定の調整値を差し引いた値を今回算出した変換比及び新たな変換比とする第１変換比演算手段と、前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上であるときに、前記第２変換比記憶手段に記憶されている変換比の値に所定の調整値を加算した値を今回算出した変換比及び新たな変換比とする第２変換比演算手段と、から構成され、前記制御手段は、前記第１変換比演算手段或いは前記第２変換比演算手段によって算出されたモード選択用変換比に基づいて、該モード選択用変換比が前記第１変化比記憶手段に記憶した初期値を含む所定の中域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力し、前記算出されたモード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力する手段を有している電力変換装置を提案する。　
さらに、本発明は上記の目的を達成するために、上記電力変換装置において、前記特性曲線において前記最大電力点を含む電圧範囲を基準電圧領域として、前記入力電圧範囲を複数の領域に区分し且つそれぞれの領域毎に前記調整値を設定すると共に、前記電圧検出回路による検出電圧が前記基準電圧領域にあるときの前記調整値を基準値としてそれぞれの領域の調整値が前記基準電圧領域から離れるにしたがって大きくなる値に設定されている電力変換装置を提案する。
本発明によれば、モード選択用変換比に基づいてＤＣ／ＤＣコンバータ回路の動作モードを昇圧或いは降圧に切り替えることができると共にモード選択用変換比によってスイッチング素子のオン時間を算出することができるので、低容量のプログラムによって動作する制御手段を構成できるため、装置構成を簡略化することができる。これにより、製造コストを従来よりも低減することができる。　
さらに、本発明によれば、電圧検出回路による検出電圧が前記基準電圧領域にあるときの前記調整値を基準値として各領域の調整値が前記基準電圧領域から離れるにしたがって大きくなる値に設定され、該調整値によって調整されたモード選択用変換比を用いてスイッチング素子のオン時間が算出されるので、従来よりも迅速に最大電力点に追従することができる。
本発明の第１実施形態における電力変換装置を示す回路図 本発明の第１実施形態の電力変換装置を接続する電力源の出力電圧電力特性を示す図 本発明の第１実施形態における動作を説明する制御フローチャート 本発明の第１実施形態における動作を説明する制御フローチャート 本発明の第１実施形態における動作を説明する制御フローチャート 本発明の第１実施形態における動作を説明する制御フローチャート 本発明の第１実施形態における動作を説明する制御フローチャート 本発明の第１実施形態におけるパススルーモード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第１実施形態におけるパススルーモード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第１実施形態における降圧モード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第１実施形態における降圧モード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第１実施形態における降圧モード動作時のＰＷＭ幅算出を説明する図 本発明の第１実施形態における昇圧モード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第１実施形態における昇圧モード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第１実施形態における昇圧モード動作時のＰＷＭ幅算出を説明する図 本発明の第１実施形態における電力変換装置を接続した太陽光発電パネルを直列接続したときの太陽光発電装置の発電量を説明する図 本発明の第２実施形態における動作を説明する制御フローチャート 本発明の第２実施形態における動作を説明する制御フローチャート 本発明の第２実施形態における動作を説明する制御フローチャート 本発明の第２実施形態における動作を説明する制御フローチャート 本発明の第２実施形態における動作を説明する制御フローチャート 本発明の第２実施形態における動作を説明する制御フローチャート 本発明の第２実施形態における電力源の出力電圧電力特性と調整値との関係を示す図 従来例の太陽光発電パネルを直列接続したときの太陽光発電装置の発電量を説明する図 本発明の第３実施形態における電力変換装置を示す回路図 図２５のＤＣ／ＤＣコンバータ部２０の拡大図 図２５のＤＣ／ＡＣインバータ部３０の拡大図 本発明の第３実施形態の電力変換装置を接続する電力源の出力電圧電力特性を示す図 本発明の第３実施形態における動作を説明する制御フローチャート 本発明の第３実施形態における動作を説明する制御フローチャート 本発明の第３実施形態における動作を説明する制御フローチャート 本発明の第３実施形態における動作を説明する制御フローチャート 本発明の第３実施形態における動作を説明する制御フローチャート 本発明の第３実施形態における昇圧モード動作時のスイッチング素子のオンオフ制御デジタル信号を説明する波形図 本発明の第３実施形態における昇圧モード動作時のＰＷＭ幅算出を説明する図 三角波変調におけるＰＷＭ制御信号の関係 ＰＷＭ制御信号とデッドタイムの関係 本発明の第４実施形態における動作を説明する制御フローチャート 本発明の第４実施形態における動作を説明する制御フローチャート 本発明の第４実施形態における動作を説明する制御フローチャート 本発明の第４実施形態における動作を説明する制御フローチャート 本発明の第４実施形態における動作を説明する制御フローチャート 本発明の第４実施形態における動作を説明する制御フローチャート 本発明の第４実施形態における電力源の出力電圧電力特性と調整値との関係を示す図 本発明の第５実施形態における電力変換装置を示す回路図 図４５のＤＣ／ＤＣコンバータ部２０の拡大図 図４５のＤＣ／ＡＣインバータ部３０の拡大図
図面を参照して本発明の一実施形態を説明する。　
図１は本発明の第１実施形態における電力変換装置を示す回路図である。図において、１０は電力変換装置で、ＤＣ／ＤＣコンバータ回路１１、駆動回路１２、制御回路１３、入力電流検出回路１４、入力電圧検出回路１５、出力電流検出回路１６、出力電圧検出回路１７から構成されている。　
ＤＣ／ＤＣコンバータ回路１１は、４つのＮチャネル型ＦＥＴ（スイッチング素子）(Q1,Q2,Q3,Q4)とエネルギー蓄積用のインダクタL1及び２つのコンデンサCin,Coutとから構成されている。ＦＥＴ(Q1)のソースはインダクタL1の入力端とＦＥＴ(Q2)のドレインに接続され、ＦＥＴ(Q1)のドレインはコンデンサCinの一端に接続され、コンデンサCinの他端は接地端子IN2,OUT2に接続されている。ＦＥＴ(Q2)のソースは接地端子IN2
,OUT2に接続されている。また、ＦＥＴ(Q3)のソースはインダクタL1の出力端とＦＥＴ(Q4)のドレインに接続され、ＦＥＴ(Q3)のドレインはコンデンサCoutの一端に接続され、コンデンサCoutの他端は接地端子IN2,OUT2に接続されている。ＦＥＴ(Q4)のソースは接地端子IN2,OUT2に接続されている。　
駆動回路１２は、ＦＥＴ駆動用ＩＣ（FETdr）と、２つのブートストラップ用のコンデンサCB1,CB2と２つのブートストラップ用のダイオードDB1,DB2とから構成されている。ＦＥＴ駆動用ＩＣ（FETdr）は、例えば本実施形態では１４ピンのＩＣを使用した。その他の仕様としては、ＰＷＭ入力：４本、ＰＷＭハイサイド出力：２本、ＰＷＭローサイド出力：２本、ハイサイド側中点電位（ＨＳ端子）耐圧：２００Ｖ、ドライブ電流（Sink/Source）：１Ａ／１Ａを満足するものを使用した。　
ＦＥＴ駆動用ＩＣ（FETdr）の１番ピンはダイオードDB1のカソードとコンデンサCB1の一端に接続され、ダイオードDB1のアノードには電圧Vccが印加されている。ＦＥＴ駆動用ＩＣ（FETdr）の２番ピンには電圧Vccが印加されている。ＦＥＴ駆動用ＩＣ（FETdr）の３乃至６番ピンは制御回路１３に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の７番ピンは接地端子IN2,OUT2に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の８番ピンはＦＥＴ(Q3)のゲートに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の９番ピンはコンデンサCB2の一端とインダクタL1の他端に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１０番ピンはＦＥＴ(Q4)のゲートに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１１番ピンはコンデンサCB2の他端とダイオードDB2のカソードに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１２番ピンはＦＥＴ(Q2)のゲートに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１３番ピンはコンデンサCB1の他端とインダクタL1の一端に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１４番ピンはＦＥＴ(Q1)のゲートに接続されている。　
なお、ハーフブリッジ回路駆動用ＦＥＴドライバを２つ用いる場合、ＰＷＭ入力：２本、ＰＷＭハイサイド出力：１本、ＰＷＭローサイド出力：１本、ハイサイド側中点電位（ＨＳ端子）耐圧：２００Ｖ、ドライブ電流（Sink/Source）：１Ａ／１Ａの仕様を満足するものであれば、図１に示したと同様に使用することができる。　
制御回路１３はＲＡＭ及びＲＯＭを内蔵した１０ピンのＩＣからなるＣＰＵ(MCU)から構成されている。このＣＰＵ(MCU)の仕様は、Architecture：１６ｂｉｔ、ＲＯＭ：１６ＫＢ、ＲＡＭ：２ＫＢ、ＡＤＣ（ＡＤコンバータ）：１０ｂｉｔ、ＰＷＭの出力：４本であり、この程度のＣＰＵであれば、十分使用可能である。このＲＯＭに本装置の駆動制御プログラムが書き込まれている。　
ＣＰＵ(MCU)の１番ピンには電圧Vccが印加され、２番ピンは入力電流検出回路１４の出力に接続されている。ＣＰＵ(MCU)の３番ピンは入力電圧検出回路１５の出力に接続され、４番ピンは接地端子IN2,OUT2に接続されている。ＣＰＵ(MCU)の５番ピンは出力電圧検出回路１７の出力に接続され、６番ピンは出力電流検出回路１６の出力に接続されている。ＣＰＵ(MCU)の７番ピンはＦＥＴ駆動用ＩＣ(FETdr)の６番ピンに接続され、該６番ピンへＦＥＴ(Q3)のオンオフ駆動用信号(PWM2H)を出力する。ＣＰＵ(MCU)の８番ピンはＦＥＴ駆動用ＩＣ(FETdr)の５番ピンに接続され、該５番ピンへＦＥＴ(Q4)のオンオフ駆動用信号(PWM2L)を出力する。ＣＰＵ(MCU)の９番ピンはＦＥＴ駆動用ＩＣ(FETdr)の４番ピンに接続され、該４番ピンへＦＥＴ(Q2)のオンオフ駆動用信号(PWM1L)を出力する。ＣＰＵ(MCU)の１０番ピンはＦＥＴ駆動用ＩＣ(FETdr)の３番ピンに接続され、該３番ピンへＦＥＴ(Q1)のオンオフ駆動用信号(PWM1H)を出力する。　
入力電流検出回路１４は抵抗器R1と演算増幅器CA1とから構成され、抵抗器R1の一端は入力端子IN1と演算増幅器CA1の非反転入力端子に接続され、抵抗器R1の他端はＦＥＴ(Q1)のドレインと演算増幅器CA1の反転入力端子に接続され、演算増幅器CA1の出力端子はＣＰＵ(MCU)の２番ピンに接続されている。　
入力電圧検出回路１５は２つの抵抗器R2,R3から構成され、抵抗器R2の一端は入力端子IN1に接続され、抵抗器R2の他端は抵抗器R3の一端とＣＰＵ(MCU)の３番ピンに接続され、抵抗器R3の他端は接地端子IN2,OUT2に接続されている。　
出力電流検出回路１６は抵抗器R4と演算増幅器CA2とから構成され、抵抗器R4の一端は出力端子OUT1と演算増幅器CA2の非反転入力端子に接続され、抵抗器R4の他端はＦＥＴ(Q3)のドレインと演算増幅器CA2の反転入力端子に接続され、演算増幅器CA2の出力端子はＣＰＵ(MCU)の６番ピンに接続されている。　
出力電圧検出回路１７は２つの抵抗器R5,R6から構成され、抵抗器R5の一端は出力端子OUT1に接続され、抵抗器R5の他端は抵抗器R6の一端とＣＰＵ(MCU)の５番ピンに接続され、抵抗器R6の他端は接地端子IN2,OUT2に接続されている。　
また、本電力変換装置１０を使用する際には、入力端子IN1と接地端子IN2との間に太陽光発電パネルを電力源PVとして接続し、出力端子OUT1と接地端子OUT2との間には負荷LOADを接続する。　
本実施形態では電力源PVの太陽光発電パネルとして図２に示すような出力電圧電力特性を有するものを使用している。すなわち、太陽光発電パネルへの日射量が１００％のときに曲線Ａ１の特性を示し、日射量が８０％のときに曲線Ａ２の特性を示し、日射量が６０％のときに曲線Ａ３の特性を示す。そして、日射量が５０％のときに曲線Ａ４の特性を示し、日射量が４０％のときに曲線Ａ５の特性を示し、日射量が２０％のときに曲線Ａ６の特性を示し、日射量が１０％のときに曲線Ａ７の特性を示す。これらの曲線で示すように最大電力点は、日射量が１００％のときに約８２Ｖ、日射量が８０％のときに約７９Ｖ、日射量が６０％のときに約７５Ｖ、日射量が５０％のときに約７３Ｖ、日射量が４０％のときに約７１Ｖ、日射量が２０％のときに約６７Ｖ、日射量が１０％のとき約６４Ｖである。　
このように、太陽光発電パネルの出力特性は、出力電力が極大値を持つ特性となっている。また、日射量が増加すると、出力電力、出力電圧ともに増える特性となる。ここで最大出力電力は日射量によって大きく変わるのに対し、最大出力電力点電圧は、最大出力電力の変化量と比較すると、その変化幅が小さいことがわかる。　
次に、本実施形態における電力変換装置１０の動作を、図３乃至図７の制御フローチャート及び図８乃至図１５の波形図を参照して説明する。　
入力端子IN1と接地端子IN2の間に電力源PVが接続され、電力変換装置１０が起動すると、電力変換装置１０のＣＰＵ(MCU)がＤＣ／ＤＣコンバータ回路１１のスイッチング素子(Q1,Q2,Q3,Q4)をオンオフさせて、ＤＣ／ＤＣコンバータ回路１１をパススルーモード或いは降圧モード或いは昇圧モードの何れかで動作させる。　
すなわち、電力変換装置１０が起動すると、ＣＰＵ(MCU)はモード選択用変換比ConvRatioと１つ前の変換比ConvRatioMpの値として１００を設定してこれらの値を記憶すると共に最大電力値Pmppの値として０を設定してこれを記憶し、調整量Ｅの初期値として１を記憶する（ＳＡ１）。　
次に、ＣＰＵ(MCU)はＤＣ／ＤＣコンバータ回路１１をパススルーモードで動作させる（ＳＡ２）。パススルーモード動作とは入力端子IN1から入力電圧を降圧或いは昇圧することなく出力端子OUT1に出力する動作である。このとき、ＣＰＵ(MCU)は図８及び図９に示すタイミングで４つのＦＥＴ(Q1,Q2,Q3,Q4)をオンオフする制御信号(PWM1H,PWM1L,PWM2H,PWM2L)を出力する。これらの制御信号(PWM1H,PWM1L,PWM2H,PWM2L)は周期Ｔで出力される。制御信号(PWM1H)は周期Ｔでパルス幅(t1＋td1×2)の負のパルス信号である。制御信号(PWM1L)は制御信号(PWM1H)がローレベルの間に出力されるパルス幅t1の正のパルス信号である。制御信号(PWM2H)は制御信号(PWM1H)と同じであり、制御信号(PWM2L)は制御信号(PWM1L)と同じである。これらの制御信号(PWM1H,PWM1L,PWM2H,PWM2L)によってＦＥＴ(Q1,Q2,Q3,Q4)をオンオフすることによりパススルーモード動作する。本実施形態ではパススルーモードにおいて、周期Ｔを５３．９μｓ（１８．５５２ｋＨｚ）に設定し、パルス幅t1を２００ｎｓ、td1を１００ｎｓに設定している。　
次に、ＣＰＵ(MCU)は、入力電流検出回路１４の出力と入力電圧検出回路１５の出力とを入力して入力電圧値Ｖinと入力電流値Ｉinを取得する（ＳＡ３）。本実施形態では、ノイズなどの影響を考慮して、数回、例えば４回程度の測定を行い、その平均値を入力電圧値Ｖinと入力電流値Ｉinとして用いている。　
この後、ＣＰＵ(MCU)はINSTART判定を行う（ＳＡ４）。INSTART判定では検出した入力電流ＩinがINSTART値よりも大きいか否かを判定する。本実施形態ではINSTART値として太陽光発電パネルごとに異なるが、例えば２５０ｍＡを設定してある。前記ＳＡ４の判定の結果、入力電流ＩinがINSTART値以下のときは前記ＳＡ３の処理に移行し、入力電流ＩinがINSTART値よりも大きいときは制御時間になったか否かを判定する（ＳＡ５）。本実施形態ではＣＰＵ(MCU)が計時を行い一定微小時間経過毎に制御時間になったと判定する。　
前記ＳＡ５の判定の結果、制御時間になったとき、ＣＰＵ(MCU)は、入力電流検出回路１４の出力と入力電圧検出回路１５の出力とを入力して入力電圧値Ｖinと入力電流値Ｉinを取得する（ＳＡ６）。本実施形態では、ノイズなどの影響を考慮して、例えば４回程度の測定を行い、その平均値を入力電圧値Ｖinと入力電流値Ｉinとして用いている。　
次いで、ＣＰＵ(MCU)は、取得した入力電圧値Ｖinと入力電流値Ｉinとを用い、これらを乗算して入力電力値Ｐinを算出し（ＳＡ７）、入力電力値Ｐinの大きさを判定する（ＳＡ８）。この判定の結果、入力電力値Ｐinが最大電力値Ｐmppよりも小さいときは後述するＳＡ９の処理に移行し、入力電力値Ｐinが最大電力値Ｐmpp以上のときは後述するＳＡ１０の処理に移行する。　
前記ＳＡ９の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と１つ前の変換比ConvRatioMpの値を比較し（ＳＡ９）、モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値以上であるときは後述するＳＡ１１の処理に移行する。続いて、モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値よりも小さいときは後述するＳＡ１６の処理に移行する。　
前記ＳＡ１０の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と１つ前の変換比ConvRatioMpの値を比較する（ＳＡ１０）。モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値よりも小さいときは後述するＳＡ１１の処理に移行し、モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値以上のときは後述するＳＡ１６の処理に移行する。　
前記ＳＡ１１の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値を１つ前の変換比ConvRatioMpの値として記憶する（ＳＡ１１）。さらに、ＣＰＵ(MCU)は、入力電力値Ｐinを最大電力値Ｐmppとして記憶し（ＳＡ１２）、モード選択用変換比ConvRatioの値を減少させる（ＳＡ１３）。この演算処理では、モード選択用変換比ConvRatioの値から調整値Ｅsaを減算した値を新たなモード選択用変換比ConvRatioの値として記憶する。なお、ここでは調整値Ｅsaの値を調整値の初期値Ｅの値と同じ（Ｅsa＝Ｅ）としている。　
次に、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値の下限確認を行う（ＳＡ１４）。すなわち、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と２０とを比較し、モード選択用変換比ConvRatioの値が２０よりも大きいときは後述するＳＡ２１の処理に移行する。モード選択用変換比ConvRatioの値が２０以下のときはモード選択用変換比ConvRatioの値を２０に設定して記憶し（ＳＡ１５）、この後、後述するＳＡ２１の処理に移行する。　
前記Ｓ
Ａ１６の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値を１つ前の変換比ConvRatioMpの値として記憶する（ＳＡ１６）。さらに、ＣＰＵ(MCU)は、入力電力値Ｐinを最大電力値Ｐmppとして記憶し（ＳＡ１７）、モード選択用変換比ConvRatioの値を増加させる（ＳＡ１８）。この演算処理では、モード選択用変換比ConvRatioの値に調整値Ｅsaを加算した値を新たなモード選択用変換比ConvRatioの値として記憶する。なお、ここでは調整値Ｅsaの値を調整値の初期値Ｅの値と同じ（Ｅsa＝Ｅ）としている。　
次に、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値の上限確認を行う（ＳＡ１９）。すなわち、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と４００とを比較し、モード選択用変換比ConvRatioの値が４００よりも小さいときは後述するＳＡ２１の処理に移行する。モード選択用変換比ConvRatioの値が４００以上のときはモード選択用変換比ConvRatioの値を４００に設定して記憶し（ＳＡ２０）、この後、後述するＳＡ２１の処理に移行する。　
前記ＳＡ２１の処理では、モード選択用変換比ConvRatioの値が何れの範囲にあるかを判定する（ＳＡ２１）。すなわち、モード選択用変換比ConvRatioの値が９２以下であるときは後述するＳＡ２２の処理に移行する。モード選択用変換比ConvRatioの値が９７以上且つ１０５以下であるときは後述するＳＡ２４の処理に移行し、モード選択用変換比ConvRatioの値が１１０以上であるときは後述するＳＡ２６の処理に移行する。なお、ConvRatioの値が９２より大きく、９７より小さい場合、あるいは、ConvRatioの値が１０５より大きく、１１０より小さい場合、現在動作中の動作モードを継続する。動作モードを選択する、モード選択用変換比ConvRatioにヒステリシスを持たせることで、動作モードの切替を円滑に行うようにしている。　
ＳＡ２２の処理ではＤＣ／ＤＣコンバータ回路１１の動作モードとして降圧モードを選択し（ＳＡ２２）、次いで降圧モード動作におけるＰＷＭパルス幅を算出して設定する（ＳＡ２３）。ＤＣ／ＤＣコンバータ回路１１の降圧モード動作では、図１０乃至図１２に示すように各ＦＥＴ(Q1,Q2,Q3,Q4)をオンオフ駆動する制御信号(PWM1H,PWM1L,PWM2H,PWM2L)のパルスを設定する。　
すなわち、制御信号(PWM1H)は周期Ｔ１でパルス幅t1の正のパルス信号である。制御信号(PWM1L)は制御信号(PWM1H)がローレベルであるとき前後に間隔td1開けて出力されるパルス幅t1aの正のパルス信号である。制御信号(PWM2H)は周期Ｔでパルス幅(t2＋td2×2)の負のパルス信号であり、制御信号(PWM1L)のパルスの立ち上がりから時間td3遅れて制御信号(PWM2H)のパルスの立ち下がりが位置する。制御信号(PWM2L)は制御信号(PWM2H)がローレベルの間に出力されるパルス幅t2の正のパルス信号である。これらの制御信号(PWM1H,PWM1L,PWM2H,PWM2L)によってＦＥＴ(Q1,Q2,Q3,Q4)をオンオフすることにより降圧モード動作する。なお、本実施形態では降圧モードにおいて、周期Ｔを５３．９μｓ（１８．５５２ｋＨｚ）に設定し、周期Ｔ１を７．７μｓ（１２９．８７ｋHz)）、パルス幅t1を１．５４～７．３μｓ（降圧比：０．２００～０．９４８）、t2を２００ｎｓ、td1,td2を１００ｎｓ、td3を０ｎｓに設定している。また、パルス幅t1は次の（１）式によって算出され、パルス幅t1aは（２）式によって算出される。　
t1＝T1×ConvRatio／100  …（１）　t1a＝T1－t1－td1×２　…（２）　また、ＦＥＴ(Q3,Q4)をオンオフ駆動する制御信号(PWM2H,PWM2L)は上記のようにＤＣ／ＤＣコンバータ回路１１をリフレッシュ動作させるのみのものである。　
ＳＡ２４の処理ではＤＣ／ＤＣコンバータ回路１１の動作モードとして前述したパススルーモードを選択し（ＳＡ２４）、次いでパススルーモード動作におけるＰＷＭパルス幅を設定する（ＳＡ２５）。　
ＳＡ２６の処理では、ＤＣ／ＤＣコンバータ回路１１の動作モードとして昇圧モードを選択し（ＳＡ２６）、次いで昇圧モード動作におけるＰＷＭパルス幅を算出して設定する（ＳＡ２７）。ＤＣ／ＤＣコンバータ回路１１の昇圧モード動作では、図１３乃至図１５に示すように各ＦＥＴ(Q1,Q2,Q3,Q4)をオンオフ駆動する制御信号(PWM1H,PWM1L,PWM2H,PWM2L)のパルスを設定する。　
すなわち、制御信号(PWM2H)は周期Ｔ１でパルス幅t2aの正のパルス信号である。制御信号(PWM2L)は制御信号(PWM2H)がローレベルであるとき前後に間隔td2開けて出力されるパルス幅t2の正のパルス信号である。制御信号(PWM1H)は周期Ｔでパルス幅(t1＋td1×2)の負のパルス信号であり、制御信号(PWM2L)のパルスの立ち上がりから時間td3遅れて制御信号(PWM1H)のパルスの立ち下がりが位置する。制御信号(PWM1L)は制御信号(PWM1H)がローレベルの間に出力されるパルス幅t1の正のパルス信号である。これらの制御信号(PWM1H,PWM1L,PWM2H,PWM2L)によってＦＥＴ(Q1,Q2,Q3,Q4)をオンオフすることにより昇圧モード動作する。なお、本実施形態では昇圧モードにおいて、周期Ｔを５３．９μｓ（１８．５５２ｋＨｚ）に設定し、周期Ｔ１を７．７μｓ（１２９．８７ｋHz)）、パルス幅t1を２００ｎｓ、t2を２００ｎｓ～５．７７５μｓ（昇圧比：１．０２７～４．０００）、td1,td2を１００ｎｓ、td3を０～１００ｎｓに設定している。また、パルス幅t2aは次の（３）式によって算出され、パルス幅t2は（４）式によって算出される。　
ｔ2a＝Ｔ１－ｔ2－td2×２　…（３）　ｔ2＝Ｔ１×（ConvRatio－100）／ConvRatio  …（４）　また、ＦＥＴ(Q1,Q2)をオンオフ駆動する制御信号(PWM1H,PWM1L)は上記のようにＤＣ／ＤＣコンバータ回路１１をリフレッシュ動作させるのみのものである。　
次いで、ＣＰＵ(MCU)は、選択した動作モード及び設定したパルス幅に変更するＰＷＭパルス幅変更処理を行い（ＳＡ２８）、上記ＳＡ５の処理に移行する。　
なお、前記ＳＡ２１の判定の結果、モード選択用変換比ConvRatioが上記範囲内に存在しないときは動作モードの変更は行わないで現状を維持する。　
前述したように本実施形態の電力変換装置１０は、モード選択用変換比ConvRatioによってＤＣ／ＤＣコンバータ回路１１の動作モードの選択が行えると共に制御信号(PWM1H,PWM1L,PWM2H,PWM2L)のパルス幅を算出することもできるので、従来に比べてプログラム制御を簡略化することができると共にプログラムの容量を低減することができる。これにより、装置構成の簡略化を図ることができ１６ＫＢメモリのＣＰＵ(MCU)でも十分な制御を行うことができるので、製造コストを従来に比べて低減することができる。　
また、太陽光発電パネル毎に上記電力変換装置１０を接続した太陽光発電装置を図１６に示す。この場合は、太陽光発電パネルが直列接続されているとき何れか一つの太陽光発電パネルに木の葉などが載ってパネルへの日射量が低下しても、日射量が低下した太陽光発電パネルの電流値は電力変換装置によって他の日射量が低下していない太陽光発電パネルの電流値と同じに設定されるため、これら他の日射量が低下していない太陽光発電パネルの発電量は１００％を維持する。図１６の例では直列接続された太陽光発電パネルのうちの何れか１つの日射量が低下してその発電量が５０％に低下しても、これに直列接続された他の太陽光発電パネルの発電量は１００％に維持される。　
なお、本実施形態ではＤＣ／ＤＣコンバータ回路１１としてＨブリッジ型スイッチング回路を有するものを使用したが、チョッパ方式回路（降圧回路、昇圧回路、Hブリッジ回路）、フライバック回路、フォワード回路、ブリッジ方式回路（ハーフブリッジ回路、フルブリッジ回路の何れを用いても同様の効果を得ることができる。また、入力電流検出回路１４及び出力電流検出回路１６に使用している演算増幅CA1,CA2としては、ノイズに強いハイサイド電流検出アンプなどを用いることが好ましい。　
次に、本発明の第２実施形態を説明する。　
第２実施形態における電力変換装置の回路図は前述した第１実施形態と同様であり、電力源PVとして使用される太陽光発電パネルも前述した第１実施形態と同様である。　
また、第２実施形態における制御フローチャートは図１７～図２２に示すものであり、この制御により電力変換装置１０が駆動される。なお、これらの制御フローにおいてＳＢ１～ＳＢ６の処理は前述した第１実施形態におけるＳＡ１～ＳＡ６の処理と同じであり、ＳＢ１３～ＳＢ３４の処理は前述した第１実施形態におけるＳＡ７～ＳＡ２８の処理と同じであり、第１実施形態と第２実施形態との相違点は、第２実施形態においてはＳＢ７～ＳＢ１２の処理を追加したことである。　
第２実施形態ではＳＢ７～ＳＢ１２の処理を追加することにより第１実施形態に比べて最大電力点での動作に到達するまでに要する時間を短縮した。　
すなわち、太陽光発電パネルの最大電力点電圧は、日射量が多ければ高く、逆に少なければ低い傾向であるが、太陽光発電パネルの出力開放電圧から出力短絡電圧の変化幅と比較すると、その幅は小さい。そこで、第２実施形態では、太陽光発電パネルの出力電圧、つまり電力変換装置１０への入力電圧Ｖinに応じて、モード選択用変換比ConvRatioの調整値Ｅsaを可変させることでこれらの問題を解決するようにした。　
具体的には、電力変換装置１０への入力電圧Ｖinを図１８に示すように５つの領域に区分し、最大電力点を含む電圧範囲を基準電圧領域として、入力電圧Ｖinが基準電圧領域にあるときの調整値Ｅsaを基準値Ｅと等しくし、各領域の調整値を基準電圧領域から離れるにしたがって大きくなる値に設定するようにした。つまり、動作点が基準電圧領域から離れているときは速やかに最大電力点に到達する必要があるので、モード選択用変換比ConvRatioの調整値Ｅsaを大きくする。一方、動作点が基準電圧領域に近いときは最大電力点付近で動作し続ける必要があるので、モード選択用変換比ConvRatioの調整値Ｅsaを小さくする。　
本実施形態の制御フローにおいては図１７～図１８に示すように、ＣＰＵ(MCU)がINSTART判定（ＳＢ４）を行い、入力電流ＩinがINSTART値よりも大きいときは制御時間になったか否かを判定する（ＳＢ５）。本実施形態ではＣＰＵ(MCU)が計時を行い一定微小時間経過毎に制御時間になったと判定する。　
前記ＳＢ５の判定の結果、制御時間になったとき、ＣＰＵ(MCU)は、入力電流検出回路１４の出力と入力電圧検出回路１５の出力とを入力して入力電圧値Ｖinと入力電流値Ｉinを取得する（ＳＢ６）。本実施形態では、ノイズなどの影響を考慮して、例えば４回程度の測定を行い、その平均値を入力電圧値Ｖinと入力電流値Ｉinとして用いている。　
この後、ＣＰＵ(MCU)は、入力電圧Ｖinの値を判定する（ＳＢ７）。この結果、図２３に示すように、入力電圧が５０Ｖ未満のときは調整値Ｅsaの値を基準値Ｅの値の５倍に設定する（ＳＢ８）。入力電圧が５０Ｖ以上６２Ｖ未満のときは調整値Ｅsaの値を基準値Ｅの値の３倍に設定する（ＳＢ９）。入力電圧が６２Ｖ以上８４Ｖ未満のときは調整値Ｅsaの値を基準値Ｅと等しく設定する（ＳＢ１０）。入力電圧が８４Ｖ以上９５Ｖ未満のときは調整値Ｅsaの値を基準値Ｅの値の３倍に設定する（ＳＢ１１）。入力電圧が９５Ｖ以上のときは調整値Ｅsaの値を基準値Ｅの値の５倍に設定する（ＳＢ１２）。この後、ＳＢ１３の処理に移行する。　
上記のように第２実施形態によれば、入力電圧Ｖinが基準電圧領域にあるときの調整値Ｅsaを基準値Ｅとして各領域の調整値Ｅsaが基準電圧領域から離れるにしたがって大きくなる値に設定する。該調整値Ｅsaによって調整されたモード選択用変換比ConvRatioを用いてＦＥＴ(Q1,Q2,Q3,Q4)のオンオフ時間が算出されるので、従来よりも迅速に最大電力点に追従することができる。第２実施形態では、第１実施形態に比べて、最大電力点に到達するまでに要する時間が５倍程度高速になった。　
図２５は本発明の第３実施形態における電力変
換装置１０を示す回路図である。本実施形態の電力変換装置１０は、ＤＣ／ＤＣコンバータ部２０と、ＤＣ／ＡＣインバータ部３０とを備えている。図２６はＤＣ／ＤＣコンバータ部２０の拡大図であり、図２７はＤＣ／ＡＣインバータ部３０の拡大図である。ＤＣ／ＤＣコンバータ部２０は、ＤＣ／ＤＣコンバータ回路２１、ＤＣ／ＤＣコンバータ用駆動回路２２、制御回路（ＭＣＵ）２３、入力電流検出回路２４、入力電圧検出回路２５、ブリッジ部電流検出回路２６、リンク電圧検出回路２７から構成されている。ＤＣ／ＡＣインバータ部３０は、ＤＣ／ＡＣインバータ回路３１、ＤＣ／ＡＣインバータ用駆動回路３２、出力電圧検出回路３３、出力電流検出回路３４、フィルタ回路３５から構成されている。　
ＤＣ／ＤＣコンバータ回路２１は、Ｎチャネル型ＦＥＴ（スイッチング素子）(Q)と、インダクタLと、ダイオードDと２つのコンデンサCin及びC-LINKとから構成されている。ＦＥＴ(Q)のソースは、接地端子IN2に接続され、ＦＥＴ (Q) のドレインは、インダクタLの一端及びダイオードDのアノードに接続されている。インダクタLの他端は、コンデンサCinの一端に接続され、コンデンサCinの他端は接地端子IN2に接続されている。ダイオードDのカソードは、コンデンサC-LINKの一端に接続され、コンデンサC-LINKの他端は接地端子IN2に接続されている。　
ＤＣ／ＤＣコンバータ用駆動回路２２は、ＮＰＮトランジスタTr1及びＰＮＰトランジスタTr2とから構成されている。ＮＰＮトランジスタTr1のコレクタには、電圧Vcc１が印加されている。本実施の形態では、１２Ｖの電圧が印加されている。ＮＰＮトランジスタTr1のエミッタはＰＮＰトランジスタTr2のエミッタに接続される。ＰＮＰトランジスタTr2のコレクタは、接地端子IN2,OUT2に接続されている。ＮＰＮトランジスタTr1とＰＮＰトランジスタTr2の接続点Voは、ＦＥＴ (Q) のゲートに接続されている。ＮＰＮトランジスタTr1及びＰＮＰトランジスタTr2のベースは、制御回路（ＭＣＵ）２３に接続される。　
制御回路２３はＲＡＭ及びＲＯＭを内蔵した１３ピンのＩＣからなるＣＰＵ(MCU)から構成されている。このＣＰＵ(MCU)の仕様は、Architecture：１６ｂｉｔ、ＲＯＭ：１６ＫＢ、ＲＡＭ：２ＫＢ、ＡＤＣ（ＡＤコンバータ）：１０ｂｉｔ、ＰＷＭの出力：５本であり、この程度のＣＰＵであれば、十分使用可能である。このＲＯＭに本装置の駆動制御プログラムが書き込まれている。　
ＣＰＵ(MCU)の１番ピンは、リンク電圧検出回路２７の出力に接続され、２番ピンは、ＮＰＮトランジスタTr1及びＰＮＰトランジスタTr2のベースに接続され、３番ピンには、電圧Vcc1が印加される。４番ピンは、入力電流検出回路２４の出力に接続され、５番ピンは入力電圧検出回路２５の出力に接続され、６番ピンは接地端子IN2,OUT2に接続され、７番ピンは出力電圧検出回路３４の出力に接続され、８番ピンは出力電流検出回路３３の出力に接続されている。ＣＰＵ(MCU)の９番ピンは、ＤＣ／ＡＣインバータ用駆動回路３２のＦＥＴ駆動用ＩＣ(FETdr)の６番ピンに接続され、該６番ピンへＤＣ／ＡＣインバータ回路３１のＮチャネル型ＦＥＴ(Q3)のオンオフ駆動用信号(PWM2H)を出力する。１０番ピンは、ＦＥＴ駆動用ＩＣ(FETdr)の５番ピンに接続され、該５番ピンへＤＣ／ＡＣインバータ回路３１のＮチャネル型ＦＥＴ(Q4)のオンオフ駆動用信号(PWM2L)を出力する。１１番ピンは、ＦＥＴ駆動用ＩＣ(FETdr)の４番ピンに接続され、該４番ピンへＤＣ／ＡＣインバータ回路３１のＮチャネル型ＦＥＴ(Q2)のオンオフ駆動用信号(PWM1L)を出力する。１２番ピンは、ＦＥＴ駆動用ＩＣ(FETdr)の３番ピンに接続され、該３番ピンへＤＣ／ＡＣインバータ回路３１のＮチャネル型ＦＥＴ(Q1)のオンオフ駆動用信号(PWM1H)を出力する。１３番ピンは、ブリッジ部電流検出回路２６の出力に接続される。　
入力電流検出回路２４は、抵抗器R1と演算増幅器CA1とから構成され、抵抗器R1の一端は入力端子IN1と演算増幅器CA1の非反転入力端子に接続され、抵抗器R1の他端は。ＤＣ／ＤＣコンバータ回路２１のリアクタンスLの他端と演算増幅器CA1の反転入力端子に接続され、演算増幅器CA1の出力端子はＣＰＵ(MCU)の４番ピンに接続されている。　
入力電圧検出回路２５は２つの抵抗器R2,R3から構成され、抵抗器R2の一端は入力端子IN1に接続され、抵抗器R2の他端は抵抗器R3の一端とＣＰＵの(MCU)の５番ピンとに接続され、抵抗器R3の他端は接地端子IN2に接続されている。　
ブリッジ部電流検出回路２６は、抵抗器R4と演算増幅器CA2とから構成され、抵抗器R4の一端は、ＤＣ／ＡＣインバータ部３０のＤＣ－ＡＣインバータ回路３１及び演算増幅器CA2の非反転入力端子に接続される。抵抗器R4の他端は、ＤＣ／ＤＣコンバータ回路２１のダイオードD及びコンデンサCinと、リンク電圧検出回路２７の抵抗器R5と、演算増幅器CA2の反転入力端子とに接続される。演算増幅器CA2の出力端子はＣＰＵ(MCU)の１３番ピンに接続されている。　
リンク電圧検出回路２７は２つの抵抗器R5,R6から構成され、抵抗器R5の一端は抵抗器R4の他端と、ＤＣ／ＤＣコンバータ回路２１のダイオードD及びコンデンサCinと接続され、抵抗器R5の他端は、抵抗器R6の一端とＣＰＵ(MCU)の１番ピンに接続され、抵抗器R6の他端は接地端子IN2に接続されている。　
ＤＣ／ＡＣインバータ回路３１は、４つのＮチャネル型ＦＥＴ（スイッチング素子）(Q1,Q2,Q3,Q4)から構成されている。ＦＥＴ(Q1)のソースは、フィルタ回路３５のインダクタL1の入力端とＦＥＴ(Q2)のドレインに接続され、ＦＥＴ(Q1)のドレインは、ブリッジ電流検出回路２６の抵抗器R4の一端に接続されている。ＦＥＴ(Q2)のソースは接地端子IN2に接続されている。また、ＦＥＴ(Q3)のソースは、フィルタ回路３５のインダクタL２の入力端とＦＥＴ(Q4)のドレインに接続され、ＦＥＴ(Q3)のドレインは、ブリッジ電流検出回路２６の抵抗器R4の一端に接続されている。ＦＥＴ(Q4)のソースは接地端子IN2に接続されている。　
ＤＣ／ＡＣインバータ用駆動回路３２は、ＦＥＴ駆動用ＩＣ（FETdr）と、２つのブートストラップ用のコンデンサCB1,CB2と２つのブートストラップ用のダイオードD1,D2とから構成されている。ＦＥＴ駆動用ＩＣ（FETdr）は、例えば本実施形態では１４ピンのＩＣを使用した。その他の仕様としては、ＰＷＭ入力：４本、ＰＷＭハイサイド出力：２本、ＰＷＭローサイド出力：２本、ハイサイド側中点電位（ＨＳ端子）耐圧：６００Ｖ、ドライブ電流（Sink/Source）：１Ａ／１Ａを満足するものを使用した。　
ＦＥＴ駆動用ＩＣ（FETdr）の１番ピンはダイオードD1のカソードとコンデンサCB1の一端に接続され、ダイオードD1のアノードには電圧Vccが印加されている。ＦＥＴ駆動用ＩＣ（FETdr）の２番ピンには電圧Vccが印加されている。ＦＥＴ駆動用ＩＣ（FETdr）の３番ピンは制御回路２３の１２番ピンと、４番ピンは制御回路の１１番ピンと、５番ピンは制御回路の１０番ピンと、６番ピンは制御回路の９番ピンとそれぞれ接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の７番ピンは接地端子IN2に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の８番ピンは、ＦＥＴ(Q3)のゲートに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の９番ピンは、ＦＥＴ(Q4)のゲートに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１０番ピンは、コンデンサCB2の一端とフィルタ回路３５のインダクタL2の入力端に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１１番ピンは、コンデンサCB2の他端とダイオードDB2のカソードに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１２番ピンは、ＦＥＴ(Q2)のゲートに接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１３番ピンは、コンデンサCB1の他端とフィルタ回路３５のインダクタL1の入力端に接続されている。ＦＥＴ駆動用ＩＣ（FETdr）の１４番ピンは、ＦＥＴ(Q1)のゲートに接続されている。　
出力電流検出回路３３は、抵抗器R7と演算増幅器CAとから構成される。抵抗器R7の一端は出力端子OUT1、演算増幅器CAの非反転入力端子及びダイオードブリッジDBに接続されている。抵抗器R7の他端は、フィルタ回路３５のコンデンサCoutの一端及びインダクタL2の他端並びに演算増幅器CAの反転入力端子に接続され、演算増幅器CAの出力端子はＣＰＵ(MCU)の８番ピンに接続されている。　
出力電圧検出回路３４は、２つの抵抗器R8,R9及び４つのダイオードDからなるダイオードブリッジDBから構成され、抵抗器R8の一端は、ダイオードブリッジDBの一方の出力端子DBout1に接続され、抵抗器R8の他端は抵抗器R9の一端とＣＰＵ(MCU)の７番ピンに接続され、抵抗器R9の他端及びダイオードブリッジDBの他方の出力端子DBout2は接地端子IN2に接続されている。ダイオードブリッジDBの一方の入力端子DBin1は、フィルタ回路３５のコンデンサCoutの他端及びインダクタL1の出力端に接続されている。ダイオードブリッジDBの他方の入力端子DBin2は、フィルタ回路３５のコンデンサCoutの一端及びインダクタL2の一端に接続されている。　
フィルタ回路３５は、20ｋHzを超える高調波ノイズを除去するものであり、２つのインダクタL1,L2及びコンデンサCoutとから構成される。インダクタL1及びL2は、アモルファスまたはフェライト等からなるコモンモードチョークコイルにより構成されている。インダクタL1の出力端は、コンデンサCoutの他端、ダイオードブリッジDBの一方の入力端子DBin1及び一方の出力端子OUT1に接続されている。インダクタL2の出力端は、コンデンサCoutの一端、抵抗器R7の一端に接続されている。　
また、本電力変換装置１０を使用する際には、入力端子IN1と出力端子IN2との間に太陽光発電パネルを電力源PVとして接続し、出力端子OUT1と接地端子OUT2との間には負荷LOADを接続する。　
本実施形態では電力源PVの太陽光発電パネルとして図２６に示すような出力電圧電力特性を有するものを使用している。すなわち、太陽光発電パネルへの日射量が１００％のときに曲線Ａ１の特性を示し、日射量が８０％のときに曲線Ａ２の特性を示し、日射量が６０％のときに曲線Ａ３の特性を示す。そして、日射量が５０％のときに曲線Ａ４の特性を示し、日射量が４０％のときに曲線Ａ５の特性を示し、日射量が２０％のときに曲線Ａ６の特性を示し、日射量が１０％のときに曲線Ａ７の特性を示す。これらの曲線で示すように最大電力点は、日射量が１００％のときに約８２Ｖ、日射量が８０％のときに約７９Ｖ、日射量が６０％のときに約７５Ｖ、日射量が５０％のときに約７３Ｖ、日射量が４０％のときに約７１Ｖ、日射量が２０％のときに約６７Ｖ、日射量が１０％のとき約６４Ｖである。　
このように、太陽光発電パネルの出力特性は、出力電力が極大値を持つ特性となっている。また、日射量が増加すると、出力電力、出力電圧ともに増える特性となる。ここで最大出力電力は日射量によって大きく変わるのに対し、最大出力電力点電圧は、最大出力電力の変化量と比較すると、その変化幅が小さいことがわかる。　
次に、本実施形態における電力変換装置１０の動作を、図２９乃至図３３の制御フローチャート及び図３４乃至図３７の波形図を参照して説明する。　
入力端子IN1と接地端子IN2の間に電力源PVが接続され、電力変換装置１０が起動すると、電力変換装置１０のＣＰＵ(MCU)がＤＣ／ＤＣコンバータ回路２１のスイッチング素子(Q)をオンオフさせて、ＤＣ／ＤＣコンバータ回路２１をパススルーモード或いは昇圧モードの何れかで動作させる。　
すなわち、電力変換装置１０が起動すると、ＣＰＵ(MCU)はモード選択用変換比ConvRatioと１つ前の変換比ConvRatioMpの値として１００を設定してこれらの値を記憶すると共に最大電力値Pmppの値として０を設定してこれを記憶し、調整量Ｅの初期値として１を記憶する（ＳＣ１）。　
次に、ＣＰＵ(MCU)はＤＣ／ＤＣコンバータ回路２１をパススルーモードで動作させる（ＳＣ２）。パススルーモード動作とは入力端子IN1から入力電圧を降圧或い
は昇圧することなくダイオードＤのカソード側に出力する動作である。このパススルーモード動作により、C-LINKには、入力電圧と同等の電圧が充電される。本実施形態ではパススルーモードにおいて、周期Ｔを５３．９μｓ（１８．５５２ｋＨｚ）に設定し、パルス幅t1を２００ｎｓ、td1を１００ｎｓに設定している　
次に、ＣＰＵ(MCU)は、入力電流検出回路２４の出力と入力電圧検出回路２５の出力とを入力して入力電圧値Ｖinと入力電流値Ｉinを取得する（ＳＣ３）。本実施形態では、ノイズなどの影響を考慮して、数回、例えば４回程度の測定を行い、その平均値を入力電圧値Ｖinと入力電流値Ｉinとして用いている。　
そして、制御時間になったか否かを判定する（ＳＣ４）。本実施形態ではＣＰＵ(MCU)が計時を行い一定微小時間経過毎に制御時間になったと判定する。　
前記ＳＣ４の判定の結果、制御時間になったとき、ＣＰＵ(MCU)は、入力電流検出回路２４の出力と入力電圧検出回路２５の出力とを入力して入力電圧値Ｖinと入力電流値Ｉinを取得する（ＳＣ５）。本実施形態では、ノイズなどの影響を考慮して、例えば４回程度の測定を行い、その平均値を入力電圧値Ｖinと入力電流値Ｉinとして用いている。　
次いで、ＣＰＵ(MCU)は、取得した入力電圧値Ｖinと入力電流値Ｉinとを用い、これらを乗算して入力電力値Ｐinを算出し（ＳＣ６）、入力電力値Ｐinの大きさを判定する（ＳＣ７）。この判定の結果、入力電力値Ｐinが最大電力値Ｐmppよりも小さいときは後述するＳＣ８の処理に移行し、入力電力値Ｐinが最大電力値Ｐmpp以上のときは後述するＳＣ９の処理に移行する。　
前記ＳＣ８の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と１つ前の変換比ConvRatioMpの値を比較し（ＳＣ８）、モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値以上であるときは後述するＳＣ１０の処理に移行する。続いて、モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値よりも小さいときは後述するＳＣ１５の処理に移行する。　
前記ＳＣ９の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と１つ前の変換比ConvRatioMpの値を比較する（ＳＣ９）。モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値よりも小さいときは後述するＳＣ１０の処理に移行し、モード選択用変換比ConvRatioの値が１つ前の変換比ConvRatioMpの値以上のときは後述するＳＣ１５の処理に移行する。　
前記ＳＣ１０の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値を１つ前の変換比ConvRatioMpの値として記憶する（ＳＣ１０）。さらに、ＣＰＵ(MCU)は、入力電力値Ｐinを最大電力値Ｐmppとして記憶し（ＳＣ１１）、モード選択用変換比ConvRatioの値を減少させる（ＳＣ１２）。この演算処理では、モード選択用変換比ConvRatioの値から調整値Ｅsaを減算した値を新たなモード選択用変換比ConvRatioの値として記憶する。なお、ここでは調整値Ｅsaの値を調整値の初期値Ｅの値と同じ（Ｅsa＝Ｅ）としている。　
次に、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値の下限確認を行う（ＳＣ１３）。すなわち、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と１００とを比較し、モード選択用変換比ConvRatioの値が１００よりも大きいときは後述するＳＣ２０の処理に移行する。モード選択用変換比ConvRatioの値が１００以下のときはモード選択用変換比ConvRatioの値を１００に設定して記憶し（ＳＣ１４）、この後、後述するＳＣ２０の処理に移行する。　
前記ＳＣ１５の処理では、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値を１つ前の変換比ConvRatioMpの値として記憶する（ＳＣ１５）。さらに、ＣＰＵ(MCU)は、入力電力値Ｐinを最大電力値Ｐmppとして記憶し（ＳＣ１６）、モード選択用変換比ConvRatioの値を増加させる（ＳＣ１７）。この演算処理では、モード選択用変換比ConvRatioの値に調整値Ｅsaを加算した値を新たなモード選択用変換比ConvRatioの値として記憶する。なお、ここでは調整値Ｅsaの値を調整値の初期値Ｅの値と同じ（Ｅsa＝Ｅ）としている。　
次に、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値の上限確認を行う（ＳＣ１８）。すなわち、ＣＰＵ(MCU)は、モード選択用変換比ConvRatioの値と４００とを比較し、モード選択用変換比ConvRatioの値が４００よりも小さいときは後述するＳＣ２０の処理に移行する。モード選択用変換比ConvRatioの値が４００以上のときはモード選択用変換比ConvRatioの値を４００に設定して記憶し（ＳＣ１９）、この後、後述するＳＣ２０の処理に移行する。　
前記ＳＣ２０の処理では、モード選択用変換比ConvRatioの値が何れの範囲にあるかを判定する（ＳＣ２０）。モード選択用変換比ConvRatioの値が９７以上且つ１０５以下であるときは後述するＳＣ２１の処理に移行し、モード選択用変換比ConvRatioの値が１１０以上であるときは後述するＳＣ２３の処理に移行する。なお、ConvRatioの値が１０５より大きく、１１０より小さい場合、現在動作中の動作モードを継続する。動作モードを選択する、モード選択用変換比ConvRatioにヒステリシスを持たせることで、動作モードの切替を円滑に行うようにしている。　
前記ＳＣ２１の処理ではＤＣ／ＤＣコンバータ回路２１の動作モードとして前述したパススルーモードを選択し（ＳＣ２１）、次いでパススルーモード動作におけるＰＷＭパルス幅を設定する（ＳＣ２２）。　
前記ＳＣ２３の処理では、ＤＣ／ＤＣコンバータ回路２１の動作モードとして昇圧モードを選択し（ＳＣ２３）、次いで昇圧モード動作におけるＰＷＭパルス幅を算出して設定する（ＳＣ２４）。ＤＣ／ＤＣコンバータ回路２１の昇圧モード動作では、図３４乃至図３５に示すようにＦＥＴ(Q)をオンオフ駆動する制御信号(PWM_Boost)のパルスを設定する。　
本実施形態では昇圧モードにおいて、周期Ｔ１を７．７μｓ（１２９．８７ｋHz)）、パルス幅t1を２００ｎｓ、t2を２００ｎｓ～５．７７５μｓ（昇圧比：１．０２７～４．０００）、に設定している。また、パルス幅t1は（５）式によって算出される。　ｔ1＝Ｔ１×（ConvRatio－100）／ConvRatio　…（５）　
次いで、ＣＰＵ(MCU)は、選択した動作モード及び設定したパルス幅に変更するＰＷＭパルス幅変更処理を行い（ＳＣ２５）、上記ＳＣ４の処理に移行する。　
なお、前記ＳＣ２０の判定の結果、モード選択用変換比ConvRatioが上記範囲内に存在しないときは動作モードの変更は行わないで現状を維持する。　
一方、ＣＰＵ(MCU)は、出力電圧検出回路３３によって検出した信号波と三角波キャリアを比較する三角波変調を行い、て発生する制御信号(PWM1H,PWM1L,PWM2H,PWM2L)によってＤＣ／ＡＣインバータ回路３１のＦＥＴ(Q1,Q2,Q3,Q4)をオンオフしインバータを動作させている。　
図３６に三角波変調におけるＰＷＭ信号の関係を示す。図３６では、検出した信号波が三角キャリアと交わる周波数に基づいて正相の制御信号PWM1H及び逆相の制御信号PWM2L並びに正相の制御信号PWM1L及び逆相の制御信号PWM2Hのスイッチング信号のon及びoffのタイミングを決定している。この変調では信号波が大きくなると、PWM1HとPWM2Lの制御信号のパルス幅が狭く、PWM1LとPWM2Hの制御信号のパルス幅が広くなる関係となっている。図３４に示すように、本実施形態では、同期する同振幅の２つの三角波キャリアＷ１及びＷ２を用いている。三角波キャリアＷ１及びＷ２の周波数はともに20kHzである。三角波キャリアＷ１は、正相の制御信号PWM1H及び逆相の制御信号PWM2Hのon及びoffのタイミングの決定に使用する。三角波キャリアＷ２は、三角波キャリアＷ１に所定の量オフセットを設定したものであり、正相の制御信号PWM1L及び逆相の制御信号PWM2Lのon及びoffのタイミングの決定に使用する。本実施形態の三角波キャリアＷ２には、三角波キャリアＷ１が出力電圧値正の方向に所定の量シフトするようにオフセット値が設定されている。本実施形態では、各キャリア周期において最初に三角波キャリアＷ１と出力電圧検出回路３３からの信号とが交差したときの電圧値を、各キャリア周期における閾値と設定している。　
本実施形態のＤＣ／ＡＣインバータは、フルブリッジ回路であるため半導体スイッチング素子が同時にＯＮすることを防止する必要がある。半導体スイッチング素子、たとえばPWM1Hがゲートに入力されるFET（Q1）とPWM1Lがゲートに入力されるFET（Q2）の組み合わせが同時にＯＮになると、短絡して貫通電流が流れて、スイッチング素子の異常発熱、損傷が発生するためである。図３７は、２つの三角波キャリアＷ１及びＷ２並びに閾値とデッドタイムとの関係を示す図である。なお、図３７においては、図示及び理解を容易にするために、連続する２つの三角波キャリアにおける閾値を同じ値としている。図３５に示すように、PWM1H及びPWM2Lは、出力電圧検出回路からの信号が閾値をよりも高いときにONとなり、出力電圧検出回路からの信号が閾値をよりも低いときにOFFとなるように構成されている。また、PWM1L及びPWM2Hは、出力電圧検出回路からの信号が閾値をよりも低いときにONとなり、出力電圧検出回路からの信号が閾値をよりも高いときにOFFとなるように構成されている。本実施形態では、三角波キャリアＷ２にオフセット値が設定されているため、PWM1H及びPWM2Lは、PWM1L及びPWM2HのOFF期間の両端から所定の時間間隔（デッドタイム）を開けてONになる。本実施形態のデッドタイムの長さは、設定するオフセットの量に比例する。本実施形態では、デッドタイムを１００ｎｓｅｃ～２００ｎｓｅｃになるように調整されている。このようなデッドタイムを設けることにより、導体スイッチイグ素子が同時にＯＮすることにより短絡して貫通電流が流れて、スイッチング素子の異常発熱、損傷が発生することを防止している。本実施形態では、PWM1H及びPWM2Lは同期された波形が出力さる。またPWM1L及びPWM2Hは、同期された波形が出力さる。本実施形態では、ＤＣ／ＡＣインバータ回路３１の出力は、50Hzまたは60Hzとしており、商用電源として取り出すことを可能にしている。　
本実施形態では、ＤＣ／ＡＣインバータが直流電圧を入力して交流電流を出力するため商用電源電圧のピーク電圧以上の直流電圧が必要になる。そのため、ＤＣ／ＤＣコンバータは、昇圧モードとパススルーモードの切り替えのみを行えばよいので、プログラム制御をさらに簡略化することができると共にプログラムの容量を低減することができる。また、ＤＣ／ＡＣインバータにより、商用の交流電力を取り出すことが可能となる。　
次に、本発明の第４実施形態を説明する。　
第４実施形態における電力変換装置１０の回路図は前述した第３実施形態と同様であり、電力源PVとして使用される太陽光発電パネルも前述した第３実施形態と同様である。　
また、第４実施形態における制御フローチャートは図３８～図４３に示すものであり、この制御により電力変換装置１０が駆動される。なお、これらの制御フローにおいてＳＤ１～ＳＤ５の処理は前述した第３実施形態におけるＳＣ１～ＳＣ５の処理と同じであり、ＳＤ１２～ＳＤ３１の処理は前述した第３実施形態におけるＳＣ６～ＳＣ２５の処理と同じであり、第３実施形態と第４実施形態との相違点は、第４実施形態においてはＳＤ６～ＳＤ１１の処理を追加したことである。　
第４実施形態ではＳＤ６～ＳＤ１１の処理を追加することにより第３実施形態に比べて最大電力点での動作に到達するまでに要する時間を短縮した。　
すなわち、太陽光発電パネルの最大電力点電圧は、日射量が多ければ高く、逆に少なければ低い傾向であるが、太陽光発電パネルの出力開放電圧から出力短絡電圧の変化幅と比較すると、その幅は小さい。そこで、第４実施形態では、太陽光発電パネルの出力電圧、つまり電力変換装置１０への入力電圧Ｖinに応じて、モード選択用変換比ConvRatioの調整値Ｅsaを可
変させることでこれらの問題を解決するようにした。　
具体的には、電力変換装置１０への入力電圧Ｖinを図４４に示すように５つの領域に区分し、最大電力点を含む電圧範囲を基準電圧領域として、入力電圧Ｖinが基準電圧領域にあるときの調整値Ｅsaを基準値Ｅと等しくし、各領域の調整値を基準電圧領域から離れるにしたがって大きくなる値に設定するようにした。つまり、動作点が基準電圧領域から離れているときは速やかに最大電力点に到達する必要があるので、モード選択用変換比ConvRatioの調整値Ｅsaを大きくする。一方、動作点が基準電圧領域に近いときは最大電力点付近で動作し続ける必要があるので、モード選択用変換比ConvRatioの調整値Ｅsaを小さくする。　
本実施形態の制御フローにおいては図３８～図３９に示すように、制御時間になったか否かを判定する（ＳＤ４）。本実施形態ではＣＰＵ(MCU)が計時を行い一定微小時間経過毎に制御時間になったと判定する。　
前記ＳＤ４の判定の結果、制御時間になったとき、ＣＰＵ(MCU)は、入力電流検出回路２４の出力と入力電圧検出回路２５の出力とを入力して入力電圧値Ｖinと入力電流値Ｉinを取得する（ＳＤ５）。本実施形態では、ノイズなどの影響を考慮して、例えば４回程度の測定を行い、その平均値を入力電圧値Ｖinと入力電流値Ｉinとして用いている。　
この後、ＣＰＵ(MCU)は、入力電圧Ｖinの値を判定する（ＳＤ６）。この結果、図３９に示すように、入力電圧が５０Ｖ未満のときは調整値Ｅsaの値を基準値Ｄの値の５倍に設定する（ＳＤ７）。入力電圧が５０Ｖ以上６２Ｖ未満のときは調整値Ｅsaの値を基準値Ｄの値の３倍に設定する（ＳＤ８）。入力電圧が６２Ｖ以上８４Ｖ未満のときは調整値Ｅsaの値を基準値Ｅと等しく設定する（ＳＤ９）。入力電圧が８４Ｖ以上９５Ｖ未満のときは調整値Ｅsaの値を基準値Ｅの値の３倍に設定する（ＳＤ１０）。入力電圧が９５Ｖ以上のときは調整値Ｅsaの値を基準値Ｅの値の５倍に設定する（ＳＤ１１）。この後、ＳＤ１２の処理に移行する。　
上記のように第４実施形態によれば、入力電圧Ｖinが基準電圧領域にあるときの調整値Ｅsaを基準値Ｅとして各領域の調整値Ｅsaが基準電圧領域から離れるにしたがって大きくなる値に設定する。該調整値Ｅsaによって調整されたモード選択用変換比ConvRatioを用いてＦＥＴ(Q)のオンオフ時間が算出されるので、従来よりも迅速に最大電力点に追従することができる。第４実施形態では、第３実施形態に比べて、最大電力点に到達するまでに要する時間が５倍程度高速になった。　
図４５は、本発明の第５実施形態における電力変換装置１０を示す回路図である。第５実施形態の電力変換装置１０は、第３実施形態における電力変換装置と同様に、ＤＣ／ＤＣコンバータ回路２１、ＤＣ／ＤＣコンバータ用駆動回路２２、制御回路（ＭＣＵ）２３、入力電流検出回路２４、入力電圧検出回路２５、ブリッジ部電流検出回路２６及びリンク電圧検出回路２７から構成されるＤＣ／ＤＣコンバータ部２０と、ＤＣ／ＡＣインバータ回路３１、ＤＣ／ＡＣインバータ用駆動回路３２、出力電流検出回路３３、出力電圧検出回路３４、フィルタ回路３５から構成されるＤＣ／ＡＣインバータ部３０とを備えている。図４６は、ＤＣ／ＤＣコンバータ部２０の拡大図であり、図４７はＤＣ／ＡＣインバータ部３０の拡大図である。　
第５実施形態では、ＤＣ／ＤＣコンバータ用駆動回路２２、制御回路（ＭＣＵ）２３、入力電流検出回路２４及び入力電圧検出回路２５と、ブリッジ部電流検出回路２６、リンク電圧検出回路２７、ＤＣ／ＡＣインバータ回路３１、ＤＣ／ＡＣインバータ用駆動回路３２、出力電流検出回路３３、出力電圧検出回路３４及びフィルタ回路３５とが絶縁されている点が第３実施形態とは異なる。　
本実施形態のＤＣ／ＤＣコンバータ回路２１は、Ｎチャネル型ＦＥＴ（スイッチング素子）(Q)と、トランスＴ１と、ダイオードDと２つのコンデンサCin及びC-LINKとから構成されている。Ｎチャネル型ＦＥＴ（スイッチング素子）(Q)及びコンデンサCinと、ダイオードD及びコンデンサC-LINKとは、トランスＴ１により絶縁されている。ＤＣ／ＤＣコンバータ回路２１に入力した電圧は、トランスＴ１を介してダイオードD及びコンデンサC-LINKに入力される。　
また、本実施形態では、ブリッジ部電流検出回路２６、リンク電圧検出回路２７、出力電圧検出回路３３及び出力電流検出回路３４の検出結果は、フォトカプラ（Ｆ１－Ｆ４）を介して制御回路（ＭＣＵ）２３に入力される。また、制御回路（ＭＣＵ）から出力されるＤＣ／ＡＣインバータ回路３１の駆動を制御する制御信号(PWM1H,PWM1L,PWM2H,PWM2L)は、フォトカプラ（Ｆ５－Ｆ８）を介してＤＣ／ＡＣインバータ用駆動回路３２に入力される。本実施形態では、フォトカプラ（Ｆ１－Ｆ８）により絶縁回路が構成されている。　
なお、上記実施形態では電力源PVとして太陽光発電パネルを用いたが、これに限定されることはなく、風力発電機、燃料電池など、出力の電圧電力特性において極大値を持つ電力源に上記電力変換装置１０を接続することにより上記と同様の効果を奏することができる。
太陽電池或いは太陽光発電パネル、風力発電機、燃料電池など、出力の電圧電力特性において極大値を持つ電力源に接続する電力変換装置であり、最大出力電力点で動作するように追尾する。さらに、モード選択用変換比に基づいてＤＣ／ＤＣコンバータ回路の動作モードを少なくともパススルーモード、昇圧モードに切り替えることができると共にモード選択用変換比によってスイッチング素子のオンオフ時間を算出することができる。　
それ故、低容量のプログラムによって動作する制御手段を構成できるため、装置構成を簡略化することができる。これにより、製造コストを従来よりも低減することができる。さらにまた、入力電圧に応じて設定される調整値によってモード選択用変換比が調整されるので、従来よりも迅速に最大電力点に追従することができる。
１０…電力変換装置　１１…ＤＣ／ＤＣコンバータ回路　１２…駆動回路　１３…制御回路、　１４…入力電流検出回路、　１５…入力電圧検出回路、　１６…出力電流検出回路、　１７…出力電圧検出回路、　Q1,Q2,Q3,Q4…ＦＥＴ、　Cin,Cout,CB1,CB2…コンデンサ、　DB1,DB2…ダイオード、　R1～R6…抵抗器、　CA1,CA2…演算増幅器。

Claims (7)

  1. 出力電圧と出力電力の関係を表す特性曲線において最大電力点を有する発電源から出力される電圧を入力電圧として入力し、該入力電圧と等しい電圧を出力するパススルーモードと、前記入力電圧よりも低い電圧を出力する降圧モードと、前記入力電圧よりも高い電圧を出力する昇圧モードと、を制御信号に基づいて切り替えると共にスイッチング素子をオンオフ駆動する昇降圧型ＤＣ／ＤＣコンバータ回路と、　前記発電源から前記昇降圧型ＤＣ／ＤＣコンバータ回路へ入力される電圧を検出する電圧検出回路と、　前記発電源から前記昇降圧型ＤＣ／ＤＣコンバータ回路へ入力される電流を検出する電流検出回路と、　前記電圧検出回路によって検出した電圧値と前記電流検出回路によって検出した電流値とに基づいて所定時間間隔で電力値を算出する電力値算出手段と、　前記電力値算出手段によって算出した電力値に基づいて変換比を設定すると共に、前回設定した変換比と今回設定した変換比との比較結果と前記電力値の増減変化とに基づいて、前記今回設定した変換比の値を増減させた値をモード選択用変換比として設定する変換比設定手段と、　前記モード選択用変換比を用いて前記スイッチング素子のオンオフ時間を決定し、前記モード選択用変換比の値が所定の中域範囲内の値であるときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させる制御信号を出力し、前記モード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させる制御信号を出力し、前記モード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも小さい低域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記降圧モードで動作させる制御信号を出力する制御手段と、　を備えている電力変換装置。
  2. 前記変換比設定手段は、　前回算出した電力値を記憶する第１電力値記憶手段と、　今回算出した電力値を記憶する第２電力値記憶手段と、　前回算出した変換比の値を記憶する第１変換比記憶手段と、　今回算出した変換比の値を記憶する第２変換比記憶手段と、　動作開始時に前記第１電力値記憶手段と、前記第２電力値記憶手段と、前記第１変換比記憶手段と、前記第２変換比記憶手段に初期値を設定する初期化手段と、　前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上のとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいときに、前記第２変換比記憶手段に記憶されている変換比の値から所定の調整値を差し引いた値を今回算出した変換比及び新たなモード選択用変換比とする第１変換比演算手段と、　前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上であるとき、第２変換比記憶手段に記憶されている変換比の値に所定の調整値を加算した値を今回算出した変換比及び新たなモード選択用変換比とする第２変換比演算手段と、から構成され、　前記制御手段は、　前記第１変換比演算手段或いは前記第２変換比演算手段によって算出されたモード選択用変換比に基づいて、該モード選択用変換比が前記第１変化比記憶手段に記憶した初期値を含む所定の中域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させると共に、前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力し、前記算出されたモード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させると共に、前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力し、前記算出されたモード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも小さい低域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記降圧モードで動作させると共に、前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力する手段を有している　請求項１に記載の電力変換装置。
  3. 前記特性曲線において前記最大電力点を含む電圧範囲を基準電圧領域として、前記入力電圧範囲を複数の領域に区分し且つそれぞれの領域毎に前記調整値を設定すると共に、前記電圧検出回路による検出電圧が前記基準電圧領域にあるときの前記調整値を基準値としてそれぞれの領域の調整値が前記基準電圧領域から離れるにしたがって大きくなる値に設定されている請求項２に記載の電力変換装置。
  4. 前記ＤＣ／ＤＣコンバータ回路は、　エネルギー蓄積用のインダクタと、　前記インダクタの入力端と前記発電源の出力に接続される正極入力端との間に接続された第１スイッチング素子と、  前記インダクタの入力端と前記発電源の出力に接続される負極入力端との間に接続された第２スイッチング素子と、　前記インダクタの出力端と正極出力端との間に接続された第３スイッチング素子と、　前記インダクタの出力端と負極出力端との間に接続された第４スイッチング素子とからなり、　前記制御手段は、　前記降圧モードのときは、前記モード選択用変換比(ConvRatio)の初期値を１００とすると共に周期をＴ１として、前記第１スイッチング素子を（１）式で表される時間ｔ1の間オンとすると共に前記第１スイッチング素子がオフの間に前後に所定間隔td1を開けて前記第２スイッチング素子を（２）式で表される時間ｔ1aの間オンとし、　ｔ1＝Ｔ１×ConvRatio／100 …（１）　ｔ1a＝Ｔ１－ｔ1－td1×２　…（２）　前記昇圧モードのときは、前記モード選択用変換比(ConvRatio)の初期値を１００とすると共に周期をＴ１として、前記第３スイッチング素子を（３）式で表される時間ｔ2aの間オンとすると共に前記第３スイッチング素子がオフの間に前後に所定間隔td2を開けて前記第４スイッチング素子を（４）式で表される時間ｔ2の間オンとする　ｔ2a＝Ｔ１－ｔ2－td2×２　…（３）　ｔ2＝Ｔ１×（ConvRatio－100）／ConvRatio  …（４）　請求項２又は３に記載の電力変換装置。
  5. 出力電圧と出力電力の関係を表す特性曲線において最大電力点を有する発電源から出力される電圧を入力電圧として入力し、該入力電圧と等しい電圧を出力するパススルーモードと、前記入力電圧よりも高い電圧を出力する昇圧モードとを制御信号に基づいて切り替えると共にスイッチング素子をオンオフ駆動する昇圧型ＤＣ／ＤＣコンバータ回路と、　前記発電源から前記昇圧型ＤＣ／ＤＣコンバータ回路へ入力される電圧を検出する電圧検出回路と、　前記発電源から前記昇圧型ＤＣ／ＤＣコンバータ回路へ入力される電流を検出する電流検出回路と、　前記電圧検出回路によって検出した電圧値と前記電流検出回路によって検出した電流値とに基づいて所定時間間隔で電力値を算出する電力値算出手段と、　前記電力値算出手段によって算出した電力値に基づいて変換比を設定すると共に、前回設定した変換比と今回設定した変換比との比較結果と前記電力値の増減変化とに基づいて、前記今回設定した変換比の値を増減させた値をモード選択用変換比として設定する変換比設定手段と、　前記モード選択用変換比を用いて前記スイッチング素子のオンオフ時間を決定し、前記モード選択用変換比の値が所定の中域範囲内の値であるときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させる制御信号を出力し、前記モード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させる制御信号を出力する制御手段と、　前記昇圧型ＤＣ／ＤＣコンバータ回路から出力される電圧を入力し、前記入力電圧を交流電圧に変換するＤＣ／ＡＣインバータ回路と、前記ＤＣ／ＡＣインバータから出力される電圧を検出する電圧検出回路と、前記ＤＣ／ＡＣインバータから出力される電流を検出する電流検出回路と、を備えている電力変換装置。
  6. 前記変換比設定手段は、　前回算出した電力値を記憶する第１電力値記憶手段と、　今回算出した電力値を記憶する第２電力値記憶手段と、　前回算出した変換比の値を記憶する第１変換比記憶手段と、　今回算出した変換比の値を記憶する第２変換比記憶手段と、　動作開始時に前記第１電力値記憶手段と、前記第２電力値記憶手段と、前記第１変換比記憶手段と、前記第２変換比記憶手段とに初期値を設定する初期化手段と、　前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上のとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいときに、前記第２変換比記憶手段に記憶されている変換比の値から所定の調整値を差し引いた値を今回算出した変換比及び新たな変換比とする第１変換比演算手段と、　前記第１及び第２変換比記憶手段に記憶されている変換比の値と前記第１及び第２電力値記憶手段に記憶されている電力値とに基づいて、前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値よりも小さく且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値よりも小さいとき或いは前記第２電力値記憶手段に記憶されている電力値が前記第１電力値記憶手段に記憶されている電力値以上であり且つ前記第２変換比記憶手段に記憶されている変換比の値が前記第１変換比記憶手段に記憶されている変換比の値以上であるとき、前記第２変換比記憶手段に記憶されている変換比の値に所定の調整値を加算した値を今回算出した変換比及び新たな変換比とする第２変換比演算手段と、　から構成され、　前記制御手段は、　前記第１変換比演算手段或いは前記第２変換比演算手段によって算出されたモード選択用変換比に基づいて、該モード選択用変換比が前記第１変化比記憶手段に記憶した初期値を含む所定の中域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記パススルーモードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力し、前記算出されたモード選択用変換比が前記中域範囲に隣接し前記中域範囲よりも大きい高域範囲内の値のときに前記ＤＣ／ＤＣコンバータ回路を前記昇圧モードで動作させると共に前記モード選択用変換比を用いて算出したスイッチング素子オン時間に基づいて前記スイッチング素子をオンオフさせる前記制御信号を出力する手
    段を有している請求項５に記載の電力変換装置。
  7. 前記特性曲線において前記最大電力点を含む電圧範囲を基準電圧領域として、前記入力電圧範囲を複数の領域に区分し且つそれぞれの領域毎に前記調整値を設定すると共に、前記電圧検出回路による検出電圧が前記基準電圧領域にあるときの前記調整値を基準値としてそれぞれの領域の調整値が前記基準電圧領域から離れるにしたがって大きくなる値に設定されている請求項６に記載の電力変換装置。
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