WO2013136694A1 - 無線通信装置及び無線通信方法 - Google Patents

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WO2013136694A1
WO2013136694A1 PCT/JP2013/001168 JP2013001168W WO2013136694A1 WO 2013136694 A1 WO2013136694 A1 WO 2013136694A1 JP 2013001168 W JP2013001168 W JP 2013001168W WO 2013136694 A1 WO2013136694 A1 WO 2013136694A1
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header
unit
wireless communication
communication device
decoding
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PCT/JP2013/001168
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直也 四十九
吉川　博幸
亨宗 白方
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パナソニック株式会社
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    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure

Definitions

  • the present disclosure relates to a wireless communication apparatus and a wireless communication method for decoding a header in a packet communication system.
  • the header is first demodulated and decoded before the packet data (payload) is demodulated and decoded.
  • the header includes control information necessary for demodulating and decoding the payload. After decoding of the header is completed, demodulation of the payload is started.
  • Non-Patent Document 1 discloses an LDPC decoding method capable of realizing high throughput.
  • payload demodulation does not start until header decoding is complete.
  • the receiver receives the received signal including the header, and then performs demodulation of the header and LDPC code. After decryption, a header as control information is acquired. The receiver can start demodulating the payload after obtaining the header.
  • decoding algorithms for LDPC codes for example, the “sum-product” method and the “min-sum” method are known.
  • the time required for decoding the header becomes long.
  • the receiver must temporarily hold the payload received in the buffer until the decoding of the header is completed.
  • the size of the buffer required to hold the payload increases.
  • the present disclosure has been made in view of the above-described conventional circumstances, and provides a wireless communication device and a wireless communication method that decode a header at high speed and reduce time required for demodulation and decoding of a payload. Objective.
  • the present disclosure is a wireless communication apparatus that receives a frame-format signal having a plurality of header sequences, a demodulator that demodulates the plurality of header sequences, and a decoder that decodes the demodulated header sequences.
  • a decoding unit that acquires header information.
  • the present disclosure is also a wireless communication method for receiving a frame format signal having a plurality of header sequences, the step of demodulating the plurality of header sequences, and decoding the demodulated header sequences to generate the signal Obtaining the header information.
  • FIG. 2 is a block diagram showing a modification of the wireless communication apparatus shown in FIG.
  • FIG. 6 is a time chart showing a specific example of the reception processing timing of the wireless communication device, (a) an example of operation in the wireless communication device of this embodiment, (b) demodulating the last header sequence (-cs2) included in the header And comparative example when decrypting
  • FIG. 8 is a time chart showing a specific example of the reception processing timing of the wireless communication apparatus, (a) an operation example in the wireless communication apparatus of this embodiment, and (b) when the LDPC decoding unit decodes the header,
  • Comparative example A block diagram showing composition of a radio communications apparatus of a 4th embodiment 10 is a time chart showing a specific example of the reception processing timing of the wireless communication apparatus in FIG.
  • FIG. 10 is a time chart showing a specific example of the reception processing timing of the wireless communication apparatus in FIG. 10 is a flowchart showing a reception processing procedure of the wireless communication apparatus in FIG.
  • FIG. 1 shows the format of a physical layer (PHY) frame as a signal used for communication by the wireless communication apparatus of this embodiment. This frame format is used for high-speed decoding of the PHY header.
  • PHY physical layer
  • the PHY frame shown in FIG. 1 includes fields of “Preamble F1”, “Header F2”, “Payload F3”, and “Beam Refinement field F4”.
  • the preamble F1 includes STF (Short Training Field) and CEF (Channel Estimation Field).
  • STF and CEF a known sequence that is predefined in the communication system, for example, a “Golay” sequence is used.
  • the header F2 includes a known sequence called GI (Guard Interval), a block F21 in which control signals “cs1” and “cs2” are connected, and a block in which control signals “ ⁇ cs1” and “ ⁇ cs2” are connected. F22.
  • the header F2 stores information used for communication management.
  • the payload F3 has a plurality of blocks, and more specifically includes a plurality of blocks F31 in which GI and data (data) that is an information signal of the data body are connected.
  • Cs1 is a series of signals in which control information necessary for demodulation and decoding of the PHY frame is error-correction coded.
  • the series cs1 is defined as a “first header series”.
  • error correction coding an LDPC code or a turbo code is used. In the present embodiment, description will be made using an LDPC code.
  • Cs2 is a signal sequence obtained by scrambling the sequence “cs1”.
  • the series “cs2” is defined as a “second header series”.
  • the block F21 connecting “GI”, “cs1”, and “cs2” shown in FIG. 1 is defined as a “first header block”.
  • “second header block” in which “GI”, “ ⁇ cs1”, and “ ⁇ cs2” are connected is connected to “first header block”.
  • the series “ ⁇ cs1” and the series “cs1” have a complementary relationship.
  • the series “ ⁇ cs2” and the series “cs2” have a complementary relationship.
  • the field of the header F2 is configured to be connected to the field of the first header block F21 and the field of the second header block F22.
  • the sequence “ ⁇ cs1” and the sequence “ ⁇ cs2” of the second header block F22 are defined as “third header sequence” and “fourth header sequence”, respectively.
  • bit sequence (data body) transmitted from a transmitter as a wireless communication device to a receiver as a wireless communication device is defined as an “information bit”.
  • the transmitter performs error correction coding on the “information bits” to be transmitted according to the error correction coding method and the error correction coding rate described in the header F2. Further, the transmitter modulates the error correction code bit obtained by the error correction encoding process according to the modulation method described in the header F2.
  • the modulation signal obtained by modulation constitutes “data”, that is, information bits.
  • the transmitter transmits a signal frame (PHY frame) including the payload F3 storing “data” to the receiver as the wireless communication device 10 of the present embodiment.
  • PHY frame signal frame
  • the modulation scheme, error correction coding method (LDPC code), and error correction coding rate described in the header F2 are collectively defined as MCS (Modulation and Coding Scheme).
  • a “Beam Refinement field F4” of the PHY frame shown in FIG. 1 is an optional field, and is used as a training field in beam forming, for example.
  • the option field is not necessarily used in communication, but is used for training of beam forming between a transmitter and a receiver, for example.
  • the transmitter transmits the PHY frame to the receiver by single carrier transmission.
  • FIG. 2 shows the configuration of the wireless communication apparatus 10 of the present embodiment.
  • the physical layer signal frame included in the wireless signal received by the wireless communication device 10 has the same format as the PHY frame described above. That is, a transmitter (not shown) transmits a radio signal including a PHY frame, and the radio communication device 10 illustrated in FIG. 2 receives the radio signal.
  • the radio communication device 10 shown in FIG. 2 can decode the header of the PHY frame of the received signal at high speed.
  • the wireless communication device 10 may have a transmitter function.
  • the synthesizing unit 15, the demodulating unit 17, the LPDC decoding unit 18, and the header analyzing unit 19 constitute a standby time control unit 100.
  • the received signal including the PHY frame is received by the antenna 11 and converted into a baseband signal by the radio unit 12.
  • the baseband signal is converted from an analog signal into a digital signal by an A / D (Analog-to-Digital) converter 13.
  • the synchronization unit 14 performs synchronization processing using the preamble F1 shown in FIG. 1 in the PHY frame of the digital signal obtained as the conversion result of the A / D conversion unit 13. Specifically, the synchronization unit 14 performs synchronization processing for correcting a carrier frequency shift between the transmitter and the receiver based on the known sequence of the preamble F1. In addition, the synchronization unit 14 performs a synchronization process that corrects each sampling frequency shift between the transmitter and the receiver using the known sequence of the preamble F1.
  • the received signal that has been subjected to the synchronization processing in the synchronization unit 14 is input to the synthesis unit 15.
  • the combining unit 15 combines the first header block F21 and the second header block F22 shown in FIG. 1 in the PHY frame of the received signal.
  • a synthesis algorithm in the synthesis unit 15 for example, known maximum ratio synthesis, equal gain synthesis, and selection synthesis are used.
  • the combining unit 15 performs the maximum ratio combining when the change in the radio propagation environment is so small that it can be ignored in one PHY frame.
  • the combining unit 15 estimates the propagation environment using the CEF of the preamble F1.
  • the synthesizer 15 equalizes the fading fluctuation received in the propagation path by, for example, MMSE (Minimum Mean Square Error) or ZF (Zero Forcing). As a result, the synthesizer 15 can reduce distortion generated in the received signal and suppress the influence of fading fluctuation.
  • the synthesizing unit 15 synthesizes the maximum ratio by adding the sequence “cs1” and the sequence “cs2” included in the header F2 after the equalization processing.
  • the synthesizer 15 can scramble the sequence “cs1” and the sequence “cs2” by descrambling the sequence “cs2”, and can synthesize a total of four header sequences.
  • a sequence obtained by descrambling the sequence “cs2” is “cs2 ′”
  • the synthesis in the synthesis unit 15 can be expressed by the following mathematical formula (1). Thereby, the maximum ratio synthesis can be realized.
  • cs1 first header sequence
  • cs2 ′ second header sequence after descrambling ( ⁇ 1) ⁇
  • ⁇ cs1 third header sequence after code inversion ( ⁇ 1) ⁇ ( ⁇ cs2 ′): descrambling and code
  • the wireless communication device 10 can obtain a time diversity effect and improve the SNR (Signal to Noise Ratio) of the header.
  • the header after the synthesis processing in the synthesis unit 15 is input to the demodulation unit 17.
  • the demodulator 17 softly determines the header after the synthesis process.
  • the soft decision result (soft decision value) of the demodulator 17 is input to the LDPC decoder 18.
  • the LDPC decoding unit 18 performs error correction decoding on the soft decision value output from the demodulation unit 17 using an LDPC (Low Density Parity Check) code.
  • LDPC Low Density Parity Check
  • a known iterative decoding process such as “Sum-Product” decoding or “Min-Sum” decoding is used.
  • the number of iterations of the iterative decoding process in the LDPC decoding unit 18 can be made smaller than the predetermined number of iterations because the combining unit 15 has improved the SNR in the header.
  • the predetermined number of iterations represents the number of iterations when the synthesizing unit 15 decodes the payload of the received signal without performing synthesis processing on the header. The reason why the number of iterations in the LDPC decoding unit 18 may be small will be described as follows.
  • FIG. 3 is a graph showing a bit error rate after a transmission signal obtained by modulating BPSK (Binary Phase Shift Keying) information bits encoded with LDPC code propagates through AWGN (Additive White Gaussian Channel).
  • the horizontal axis represents Eb / NO (Energy, bit, to, noise, power, spectral, density, ratio), that is, the ratio of the energy in bits of the modulation signal to the spectral density of noise
  • the vertical axis represents BER (Bit, Error, Rate). That is, it represents the bit error rate.
  • FIG. 3 shows the BER characteristics when the number of iterations in the LPDC decoding unit 18 is 3 times and 5 times.
  • the required Eb / NO for achieving a predetermined bit error rate is smaller in the number of repetitions of 5 than in the number of repetitions of 3. For this reason, when the LDPC code is decoded, the BER characteristic is improved by increasing the number of decoding iterations. However, when the number of repetitions of the decoding process in the LDPC decoding unit 18 increases, the decoding time in the LDPC decoding unit 18 becomes longer.
  • the SNR of the header that is, the Eb / No shown in FIG.
  • the BER characteristic is improved by the improvement of Eb / No, so that the number of iteration decoding in the decoding of the header of the LDPC decoding unit 18 can be reduced.
  • the LDPC decoding part 18 can decode the header F2 at high speed.
  • FIG. 16 is a block diagram illustrating an example of the internal configuration of the LDPC decoding unit 18.
  • the LDPC decoding unit 18 illustrated in FIG. 16 includes a decoding calculation unit 31, a parity check unit 32, and a control unit 33.
  • the decoding operation unit 31 decodes the soft decision value input to the LDPC decoding unit 18.
  • the decoding operation unit 31 outputs a hard decision value that is a result of the decoding process.
  • the parity check unit 32 performs a parity check calculation on the hard decision value output from the decoding calculation unit 31.
  • the parity check unit 32 checks whether a hard decision value includes a determination error or no determination error by a parity check operation.
  • the parity check unit 32 outputs the inspection result to the control unit 33.
  • the control unit 33 If there is a determination error, the control unit 33 outputs an instruction to the decoding operation unit 31 to continue the decoding process. If there is no determination error, the control unit 33 outputs an instruction to the decoding operation unit 31 to stop the decoding process.
  • the SNR is improved by combining headers, and the number of iteration decoding until it is detected that there is no determination error is reduced. Therefore, with the configuration of the LDPC decoding unit 18 shown in FIG. 16, the LDPC decoding unit 18 can stop the decoding process in the decoding calculation unit 31 at an early stage, thereby reducing the power consumption required for the decoding process of the LDPC decoding unit 18. it can.
  • the LDPC decoding unit 18 outputs header information obtained by decoding the header F ⁇ b> 2 of the received signal to the header analysis unit 19.
  • the header analysis unit 19 analyzes the MCS included in the header information, and acquires information on the modulation scheme and the error correction coding rate applied to “data” of the payload.
  • the header analysis unit 19 outputs the analyzed MCS to the buffer 16, the demodulation unit 17, and the LDPC decoding unit 18 (feedback).
  • the buffer 16 stores the signal data of the payload F3 until the header analysis unit 19 completes the MCS analysis. After the MCS is fed back, the buffer 16 starts reading the payload F3 stored in the buffer 16 itself, and outputs the read payload F3 to the demodulator 17. That is, the timing for starting demodulation and decoding of the payload F3 of the received signal is after the timing when the header analysis unit 19 feeds back the analyzed MCS to the buffer 16.
  • the demodulator 17 demodulates the payload F3 according to the MCS fed back from the header analyzer 19 to obtain a soft decision value of the payload F3.
  • the obtained soft decision value is input to the LDPC decoding unit 18.
  • the LDPC decoding unit 18 decodes the soft decision value of the payload F3 according to the error correction coding rate fed back from the header analysis unit 19 and outputs information bits.
  • the PHY frame format including four different header sequences (cs1, cs2, -cs1, and -cs2) shown in FIG. 1 in the header F2 is used as an example.
  • the number of header sequences included in the header F2 may be two or more.
  • the wireless communication device 10 combines a plurality of header sequences in the combining unit 15. Therefore, the SNR of the header is improved. Since the SNR of the header is improved, the LDPC decoding unit 18 can decode the number of iterations in header decoding less than a predetermined number of iterations. Thereby, the time required for decoding the LDPC code of the header can be shortened.
  • the header analysis unit 19 can acquire the MCS earlier than the conventional technology. After obtaining the MCS, the header analysis unit 19 feeds back the MCS to the buffer 16, the demodulation unit 17, and the LDPC decoding unit 18. Demodulation of the payload F3 is started in synchronization with the feedback timing.
  • the wireless communication apparatus 10 decodes the payload F3 from when the head of the payload F3 of the received signal is input to the buffer 16 until the demodulation of the payload F3 is started. Wait. The signal of the payload F3 received during standby is temporarily stored in the buffer 16 and held.
  • the LDPC decoding unit 18 can reduce the waiting time in the buffer 16 by reducing the number of iteration decoding in header decoding. By reducing the waiting time, the memory capacity of the buffer 16 can be reduced.
  • FIG. 5 is a time chart showing a specific example of the reception processing timing of the present embodiment.
  • a time chart shown in FIG. 5A is an operation example of the wireless communication apparatus 10.
  • the time chart shown in FIG. 5B is a comparative example in the case where a predetermined number of iterations is used in header decoding by the LDPC decoding unit 18.
  • FIG. 5B is a comparative example for explaining the operation (see FIG. 5A) and effects of the wireless communication device 10 of the present embodiment.
  • the wireless communication device 10 is the same as that shown in FIG. Does not work.
  • Each unit of the wireless communication device 10 performs the following processing in each section [T1] to [T8] shown in FIG.
  • composition (first time, FIGS. 5A and 5B): The composition unit 15 synthesizes the first header sequence (cs1) and the second header sequence (cs2) of the header.
  • composition (second time, FIGS. 5A and 5B): The composition unit 15 synthesizes the third header sequence ( ⁇ cs1) and the fourth header sequence ( ⁇ cs2) of the header.
  • Header decoding (in the case of the predetermined number of iterations, FIG. 5B):
  • the LDPC decoding unit 18 decodes the header F2 by the predetermined number of iterations.
  • the number of iterations in the LDPC decoding unit 18 is a predetermined number of iterations, that is, the number of iterations is not reduced, so that the time required for decoding by the LDPC decoding unit 18 becomes long.
  • Payload buffering (FIGS. 5A and 5B): The buffer 16 temporarily stores the payload F3 of the received signal after the second combining process of the combining unit 15 (buffering). The buffering is continued until the buffer 16 acquires the MCS from the header analysis unit 19.
  • Header decoding (reduction number reduction, FIG. 5A): The LDPC decoding unit 18 decodes the header F2 by an iterative process. The number of iterations in the section [T6] in the LDPC decoding unit 18 is less than the predetermined number of iterations because the header F2 is synthesized by the synthesis unit 15 and the SNR of the header F2 is improved.
  • the time required to complete the decoding is shortened, and the buffering of the payload in the buffer 16 is completed in a short time. Accordingly, the memory capacity of the buffer 16 is reduced.
  • T7 [T7] Payload demodulation / decoding
  • T8 (T7 is FIG. 5A, T8 is FIG. 5B):
  • the demodulator 17 outputs the payload output from the buffer 16 according to the MCS acquired by the header analyzer 19.
  • F3 is demodulated, and the LDPC decoding unit 18 decodes the demodulation result (soft decision value).
  • the wireless communication apparatus 10 shown in FIG. 2 reduces the time length of the section [T6] in FIG. 5A with respect to the section [T4] in FIG. Can be shortened. Therefore, in the section [T5] in FIG. 5A, the time for the buffer 16 to buffer the payload can be shortened, and the memory capacity of the buffer 16 can be reduced.
  • FIG. 4 A configuration of a wireless communication device 10B according to a modification is shown in FIG. In this modification, it is possible to reduce the memory capacity used for synthesizing a plurality of header sequences. 4, the same elements as those in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted.
  • the standby time control unit 100B includes a demodulation unit 17, a synthesis unit 15B, an LDPC decoding unit 18B, and a header analysis unit 19.
  • the LDPC decoding unit 18B includes a soft decision value storage unit 21 and an LDPC decoding calculation unit 22.
  • the synthesizing unit 15B is connected between the output of the demodulating unit 17 and the input of the LDPC decoding unit 18B.
  • a transmitter (not shown) transmits a signal as follows. That is, the transmitter performs BPSK modulation on the header, or ⁇ / 2-shift BPSK (hereinafter referred to as ⁇ / 2-BPSK) modulation that rotates the BPSK signal point by ⁇ / 2 phase for each symbol. .
  • the synchronization unit 14 applies a phase rotation of ⁇ / 2 for each symbol to the received signal.
  • the signal point output from the synchronization part 14 becomes equivalent to the case where BPSK modulation is used.
  • the demodulator 17 demodulates the signal output from the synchronizer 14 and outputs a soft decision value as a demodulation result to the synthesizer 15B.
  • the combining unit 15B outputs the soft decision value of the first header sequence (cs1) to the LDPC decoding unit 18B.
  • the soft decision value storage unit 21 in the LDPC decoding unit 18B stores the soft decision value of the first header series output from the combining unit 15B.
  • the combining unit 15B When the soft decision value of the second header sequence (cs2) is input from the demodulation unit 17, the combining unit 15B reads the soft decision value of the first header sequence from the soft decision value storage unit 21, and the first header sequence and the second header The soft decision values of the series are synthesized. The combining unit 15B outputs the combined soft decision value to the soft decision value storage unit 21. The soft decision value storage unit 21 stores the input soft decision value.
  • the soft decision value storage unit 21 reads the soft decision value synthesized from the header sequence.
  • the soft decision values of the third header series and the fourth header series are synthesized.
  • the combining unit 15B outputs the combined soft decision value to the soft decision value storage unit 21, and the soft decision value storage unit 21 stores the input soft decision value.
  • the soft decision value storage unit 21 is a storage element (memory) that is used by the LDPC decoding unit 18B to read the soft decision value repeatedly when decoding the LDPC code by iterative processing.
  • the LDPC decoding unit 18B performs row processing and column processing in LDPC decoding in the LDPC decoding calculation unit 22.
  • the LDPC decoding calculation unit 22 reads and calculates a soft decision value from the soft decision value storage unit 21 as necessary in row processing or column processing.
  • the operations of the header analysis unit 19 and the buffer 16 shown in FIG. 4 are the same as those of the wireless communication apparatus 10 of FIG.
  • the combining unit 15B uses a memory for combining the plurality of header sequences. Further, the LDPC decoding unit 18B stores the soft decision value in the memory in the iterative decoding process.
  • the combining unit 15B uses the soft decision value storage unit 21 in the LDPC decoding unit 18B for temporarily storing a part of a plurality of header sequences or a combination result, and the soft decision value storage unit 21. Data is being read from or written to. That is, the memory used for the combining process of the combining unit 15B and the memory used for the LDPC decoding of the LDPC decoding unit 18B are shared. Therefore, the memory capacity of the wireless communication device 10B can be reduced compared to the wireless communication device 10.
  • the soft decision value ⁇ n is expressed by Equation (2).
  • the wireless communication device 10B can share the memory used by the combining unit 15B and the memory used by the LDPC decoding unit 18B. Note that the wireless communication device 10B illustrated in FIG. 4 is compatible with the IEEE802.11ad communication standard.
  • FIG. 6 is a block diagram showing a configuration of the wireless communication device 10C in the present embodiment.
  • the wireless communication device 10C shown in FIG. 6 the same components as those of the wireless communication device 10 shown in FIG.
  • the standby time control unit 100C includes a control unit 23, a demodulation unit 17, an LDPC decoding unit 18, and a header analysis unit 19.
  • the operations of the antenna 11, the radio unit 12, and the A / D conversion unit 13 are the same as the operations of the antenna 11, the radio unit 12, and the A / D conversion unit 13 in the radio communication apparatus 10 of FIG.
  • the wireless communication device 10C illustrated in FIG. 6 receives a PHY frame having the format illustrated in FIG. 1 as a reception signal.
  • the synchronization unit 14B specifies the position of the header in the received PHY frame.
  • the synchronization unit 14 ⁇ / b> B outputs the reception signal subjected to the synchronization process to the buffer 16.
  • the synchronization unit 14B outputs a control signal indicating the specified header position (hereinafter referred to as a header position signal) to the control unit 23.
  • the buffer 16 When the header F2 is input from the synchronization unit 14B, the buffer 16 outputs the header F2 to the demodulation unit 17 without buffering.
  • the control unit 23 indicates one of the first header sequence (cs1), the second header sequence (cs2), and the third header sequence (-cs1) using the header position signal output from the synchronization unit 14B.
  • a control signal (hereinafter referred to as a header sequence control signal) is output.
  • control unit 23 may output a control signal indicating any header sequence among the first to third header sequences.
  • control unit 23 outputs a header sequence control signal indicating the first header sequence that is most effective in reducing the buffer capacity.
  • the demodulator 17 selects and demodulates the header sequence indicated by the header sequence control signal input from the controller 23. Note that the demodulator 17 does not demodulate a header sequence other than the header sequence indicated in the header sequence control signal.
  • the demodulator 17 outputs the demodulated header sequence soft decision value to the LDPC decoder 18.
  • the LDPC decoding unit 18 decodes using the input soft decision value to obtain a header.
  • the header acquired by the LDPC decoding unit 18 is input to the header analysis unit 19.
  • the header analysis unit 19 acquires the MCS from the header and feeds back the acquired MCS to the buffer 16 and the demodulation unit 17.
  • the buffer 16 outputs the payload signal to the demodulator 17 in synchronization with the timing when the MCS is fed back.
  • the demodulator 17 outputs a soft decision value obtained by demodulating the payload to the LDPC decoder 18 in accordance with the fed back MCS.
  • the LDPC decoding unit 18 decodes the payload using the soft decision value output from the demodulation unit 17.
  • the LDPC decoding unit 18 outputs information bits obtained as a decoding result.
  • the synchronization unit 14B performs synchronization processing on the frame of the received signal and specifies the position of each field in the frame.
  • the control unit 23 selects whether to demodulate and decode any one of the header sequences from the first header sequence to the third header sequence based on the specified header position. By selecting the control unit 23, the memory capacity required for the buffer 16 can be reduced. The basis for this will be described below.
  • FIG. 7 is a time chart of the reception process of the wireless communication device 10C shown in FIG.
  • a time chart shown in FIG. 7A is an operation example of the wireless communication device 10C.
  • the time chart shown in FIG. 7B shows a comparative example in the case where the payload is demodulated after the header is obtained by demodulating and decoding the last header sequence (-cs2) included in the header F2.
  • FIG. 7B is a comparative example for explaining the operation (see FIG. 7A) and effects of the wireless communication device 10C of the present embodiment, and the wireless communication device 10C is the same as that shown in FIG. 7B. Does not work.
  • Each part of the wireless communication device 10C performs the following processing in each section [T1] to [T4] shown in FIG.
  • FIG. 7A shows the demodulation / decoding timing of each of the three header sequences (cs1, cs2, -cs1) from the first to the third.
  • FIG. 7B shows the demodulation / decoding timing of the fourth header sequence ( ⁇ cs2).
  • Payload demodulation / decoding (FIGS. 7A and 7B): The demodulation unit 17 demodulates the payload F3, and the LDPC decoding unit 18 decodes the demodulation result of the payload F3.
  • the MCS acquisition timing of the header is the latest in the standby time control unit 100C. This maximizes the memory capacity required for payload buffering.
  • the wireless communication device 10C demodulates / decodes, for example, the first header sequence (cs1) among the first header sequence (cs1) to the third header sequence (-cs1)
  • standby time control is performed.
  • the MCS acquisition timing of the header is the earliest. For this reason, the memory capacity used for buffering the payload is minimized.
  • the radio communication device 10C demodulates and decodes any header sequence other than the last fourth header sequence (-cs2) to acquire MCS, and demodulates and decodes payload F3 using MCS.
  • the memory capacity of the buffer 16 used for F3 buffering can be reduced.
  • FIG. 8 is a block diagram showing a configuration of the wireless communication device 10D of the present embodiment.
  • the same components as those shown in FIG. 2 or 6 are denoted by the same reference numerals, and the description thereof is omitted.
  • the standby time control unit 100D includes a control unit 23B, a synthesis unit 15B, a demodulation unit 17, an LDPC decoding unit 18, and a header analysis unit 19.
  • the operations of the antenna 11, the radio unit 12, and the A / D conversion unit 13 are the same as the operations of the antenna 11, the radio unit 12, and the A / D conversion unit 13 in the radio communication apparatus 10 of FIG.
  • the wireless communication device 10D illustrated in FIG. 8 receives the PHY frame having the format illustrated in FIG. 1 as a reception signal.
  • the synchronization unit 14B uses the preamble F1 of the received signal to perform carrier frequency synchronization and sampling clock synchronization processing. Furthermore, after establishing the frame synchronization, the synchronization unit 14B specifies the position of the header in the received PHY frame. In addition, the synchronization unit 14 ⁇ / b> B outputs the reception signal subjected to the synchronization process to the buffer 16. Further, the synchronization unit 14B outputs the header position signal of the identified header to the control unit 23B.
  • the control unit 23B controls a control signal (hereinafter referred to as a header sequence combination signal) indicating a combination of two or more header sequences among the three header sequences (cs1, cs2, -cs1) from the first to the third. Is output.
  • a header sequence combination signal indicating a combination of two or more header sequences among the three header sequences (cs1, cs2, -cs1) from the first to the third. Is output.
  • the synthesizing unit 15B synthesizes a plurality of header sequences specified by the header sequence combination signal output from the control unit 23B among the headers output from the synchronization unit 14B, and outputs the synthesis result to the demodulation unit 17.
  • the demodulating unit 17 calculates a soft decision value using the combined header sequence output from the combining unit 15B, and outputs the soft decision value to the LDPC decoding unit 18.
  • the LDPC decoding unit 18 decodes the header by iteratively decoding the number of times less than the predetermined number of iterations.
  • the LDPC decoding unit 18 outputs the header obtained by the decoding to the header analysis unit 19.
  • the header analysis unit 19 acquires MCS from the header. Further, after obtaining the MCS, the header analysis unit 19 feeds back the MCS to the buffer 16, the demodulation unit 17, and the LDPC decoding unit 18.
  • the demodulation unit 17 reads the payload from the buffer 16 and demodulates it to calculate the soft decision value of the payload. Further, the LDPC decoding unit 18 decodes the payload based on the soft decision value of the payload output from the demodulation unit 17. Since the demodulation and decoding processes are the same as those in the first embodiment, description thereof is omitted.
  • the synthesizing unit 15B according to the header sequence combination signal output from the control unit 23B, a plurality of header sequences to be synthesized, that is, a plurality of header sequences other than the last header sequence ( ⁇ cs2). Select two or more combinations from the header series.
  • the combining unit 15B combines a plurality of header sequences selected as a combination. Thereby, the SNR of the header sequence can be improved. Therefore, the LDPC decoding unit 18 can reduce the number of iterations when decoding the LDPC code of the header. Thereby, the time required until header information is obtained by the decoding process in the LDPC decoding unit 18 can be shortened.
  • the demodulation and decoding of the header can be completed earlier than in the case of decoding the end header sequence (-cs2). That is, the header decoding can be completed quickly, and the waiting time until the payload demodulation / decoding process is started can be shortened. As a result, the radio communication device 10D can reduce the memory capacity of the buffer 16 used for buffering the payload.
  • FIG. 9 is a time chart of the reception process of the wireless communication device 10D shown in FIG.
  • the time chart shown in FIG. 9A is an operation example of the wireless communication device 10D.
  • the time chart illustrated in FIG. 9B illustrates a comparative example in the case where a predetermined number of iterations is applied in the decoding process of the header F2.
  • FIG. 9B is a comparative example for explaining the operation (see FIG. 9A) and effects of the wireless communication device 10D of the present embodiment.
  • the wireless communication device 10D is the same as that shown in FIG. 9B. Does not work.
  • Each unit of the wireless communication device 10D performs the following processing in each section [T1] to [T7] illustrated in FIG.
  • composition (FIGS. 9A and 9B): The composition unit 15B synthesizes a plurality of header sequences selected from the header sequences other than the end among the plurality of header sequences.
  • the LDPC decoding unit 18 decodes the header F2 by an iterative process.
  • the number of iterations in the LDPC decoding unit 18 of T3 is such that a plurality of header sequences of the header F2 are synthesized by the synthesis unit 15B, so that the SNR of the header F2 is improved and the number of iterations is less than the predetermined number of iterations.
  • the time required to complete the decoding is shortened, and the buffering of the payload in the buffer 16 is completed in a short time. Therefore, the memory capacity used in the buffer 16 is reduced.
  • Payload buffering (FIGS. 9A and 9B): The buffer 16 buffers the payload until the header analysis unit 19 acquires the MCS by header decoding.
  • Header decoding (predetermined number of iterations, FIG. 9B): The LDPC decoding unit 18 decodes the header F2 by an iterative process of the predetermined number of iterations.
  • [T7] buffer reduction capacity: Corresponds to the time reduction of the section [T3] with respect to the section [T6].
  • the memory capacity used in the buffer 16 can be reduced according to the time reduction. That is, the radio communication device 10D illustrated in FIG. 8 can reduce the memory capacity of the buffer 16.
  • ⁇ Fourth embodiment> ⁇ Outline of configuration and operation of wireless communication device> The wireless communication apparatus of this embodiment reduces the probability that a header decoding error will occur even when the SNR of the received signal is low, and reduces the buffer capacity of the payload by completing header decoding early.
  • FIG. 10 is a block diagram showing a configuration of the wireless communication device 10E of the present embodiment.
  • the same components as those of the wireless communication devices of the above-described embodiments are denoted by the same reference numerals, and description thereof is omitted.
  • the standby time control unit 100E includes a synthesis unit 15C, a demodulation unit 17, an LDPC decoding unit 18, and a header analysis unit 19.
  • the operations of the antenna 11, the radio unit 12, and the A / D conversion unit 13 are the same as the operations of the antenna 11, the radio unit 12, and the A / D conversion unit 13 in the radio communication apparatus 10 of FIG.
  • the radio communication device 10E illustrated in FIG. 10 receives the PHY frame having the format illustrated in FIG. 1 as a reception signal.
  • the initial synchronization unit 14C performs initial synchronization with respect to the carrier frequency offset and the sampling clock frequency offset between the transmitter and the receiver using the preamble F1 of the received signal.
  • the initial synchronization unit 14C outputs the signal after the initial synchronization to the tracking unit 24.
  • the wireless communication device 10E performs a synchronization tracking process called tracking in order to maintain a correct synchronization state with the transmitter.
  • the tracking unit 24 performs tracking processing.
  • the known signal sequence “GI” shown in FIG. 1 is included in the boundary position of each field of the received signal. Accordingly, the tracking unit 24 performs tracking processing using “GI” which is a known signal sequence included in the received signal.
  • the tracking unit 24 outputs the received signal after tracking to the selection unit 25.
  • the selection unit 25 outputs the received signal to the synthesis unit 15C or the buffer 16 according to control by the control unit 23C. The contents of control by the control unit 23C will be described later.
  • the synthesis unit 15C has two synthesis functions.
  • the first combining function of the combining unit 15C is a function of combining a plurality of header sequences “cs1” and “cs2” in the first header block F21.
  • the second synthesizing function of the synthesizing unit 15C is a function for synthesizing a plurality of header sequences “ ⁇ cs1” and “ ⁇ cs2” in the second header block F22.
  • the combining unit 15 ⁇ / b> C outputs the combined header to the demodulating unit 17.
  • Buffer 16 buffers the payload until MCS is acquired.
  • the demodulator 17 performs a soft decision on the received signal and outputs the soft decision value calculated as a result of the soft decision to the LDPC decoding unit 18.
  • the LDPC decoding unit 18 decodes the header F2 and the payload F3 based on the soft decision value output from the demodulation unit 17.
  • the header analysis unit 19 analyzes the header information obtained by the decoding of the LDPC decoding unit 18 and outputs the analysis result to the control unit 23C.
  • the header information analysis includes a header information error detection function.
  • the header information error detection function is realized by using, for example, CRC (Cyclic Redundancy Check) coding of header information or a parity check function of an LDPC code.
  • the control unit 23C controls the selection unit 25, the synthesis unit 15C, the buffer 16, the demodulation unit 17, and the LDPC decoding unit 18 using the analysis result of the header information.
  • reception processing timing> 11 and 12 are time charts showing reception processing of the wireless communication device 10E shown in FIG.
  • FIG. 13 is a flowchart showing a reception processing procedure of the wireless communication device 10E shown in FIG.
  • FIG. 11 illustrates an operation example of the wireless communication device 10E when no header error is detected as a result of decoding the header using the first header block F21, and will be described with reference to FIG. 13 as necessary.
  • Each part of the wireless communication device 10E performs the following processing in each section [T1] to [T8] shown in FIG.
  • Tracking 1 The tracking unit 24 performs tracking using “GI” which is a known signal sequence in the first header block F21 (S12).
  • Header decoding 1 The demodulator 17 demodulates the header F2 by using the combined result of the plurality of header sequences in the first header block F21.
  • the LDPC decoding unit 18 decodes the result of the demodulation process of the header F2 (S14).
  • Tracking 2 The tracking unit 24 performs tracking using “GI” which is a known signal sequence in the second header block F22 (S18).
  • the header analysis unit 19 performs error detection on the header information obtained by decoding the header F2 in the section [T4] (S15). In FIG. 11, it is assumed that no header error is detected in the section [T7] (S15, NO). Therefore, the control unit 23C causes the combining unit 15C to stop the “combining 2” process in the section [T6] according to the error detection result in the section [T7].
  • control unit 23C causes the selection unit 25 to select “cs1” and “cs2” of the first header block in the section [T3], and further selects “cs1” and “cs2” of the first header block. It is made to synthesize
  • control unit 23C causes the demodulation unit 17 to demodulate the signal after the first header block synthesis, and causes the LDPC decoding unit 18 to perform LDPC decoding on the result.
  • the control unit 23C starts control of the section [T5] and the section [T6] simultaneously with the section [T4]. That is, the control unit 23C causes the tracking unit 24 to start tracking the second header block in the section [T5], and selects the “ ⁇ cs1” and “ ⁇ cs2” of the second header block in the section [T6]. 25, and the synthesis unit 15C synthesizes “ ⁇ cs1” and “ ⁇ cs2” of the second header block.
  • the control unit 23C stops the synthesis process in the section [T6] in the synthesis unit 15C.
  • control unit 23C causes the demodulation unit 17 and the LDPC decoding unit 18 to demodulate and decode the payload F3 in the section [T8].
  • FIG. 12 shows an operation example of the wireless communication device 10E when a header error is detected as a result of decoding the header using the first header block F21, and will be described with reference to FIG. 13 as necessary.
  • Each unit of the wireless communication device 10E performs the following processing in each section [T1] to [T11] shown in FIG.
  • Tracking 1 The tracking unit 24 performs tracking using “GI” which is a known signal sequence in the first header block F21 (S12).
  • Header decoding 1 The demodulator 17 demodulates the header F2 by using the combined result of the plurality of header sequences in the first header block F21.
  • the LDPC decoding unit 18 decodes the result of the demodulation process of the header F2 (S14).
  • Tracking 2 The tracking unit 24 performs tracking using “GI” which is a known signal sequence in the second header block F22 (S18).
  • Header check 1 The header analysis unit 19 performs error detection on the header information obtained by decoding the header F2 in the section [T4] (S15). In FIG. 12, it is assumed that a header error is detected in section [T7] (S15, YES). Therefore, the control unit 23C causes the combining unit 15C to continue the process of “combining 2” in the section [T6] according to the error detection result in the section [T7].
  • Header decoding 2 The demodulating unit 17 demodulates the header F2 using the combined result of the plurality of header sequences in the second header block F22.
  • the LDPC decoding unit 18 decodes the result of the demodulation process of the header F2 (S20).
  • Payload demodulation / decoding The demodulator 17 demodulates the payload F3 in accordance with the MCS included in the header information acquired by the header analyzer 19 (S22).
  • the LDPC decoding unit 18 decodes the result of the demodulation processing of the payload F3 (S23).
  • Header check 2 The header analysis unit 19 performs error detection on the header information obtained by decoding the header F2 in the section [T8] (S21).
  • control unit 23C causes the selection unit 25 to select “cs1” and “cs2” of the first header block in the section [T3], and further selects “cs1” and “cs2” of the first header block. It is made to synthesize
  • control unit 23C causes the demodulation unit 17 to demodulate the signal after the first header block synthesis, and causes the LDPC decoding unit 18 to perform LDPC decoding on the result.
  • the control unit 23C starts control of the section [T5] and the section [T6] simultaneously with the section [T4]. That is, the control unit 23C causes the tracking unit 24 to start tracking the second header block in the section [T5], and selects the “ ⁇ cs1” and “ ⁇ cs2” of the second header block in the section [T6]. 25, and the synthesis unit 15C synthesizes “ ⁇ cs1” and “ ⁇ cs2” of the second header block.
  • the control unit 23C causes the combining unit 15C to continue the combining process in the section [T6]. . Further, the control unit 23C uses the synthesis result of the section [T6] to cause the demodulation unit 17 to demodulate the combined header F2 in the section [T8], and further, the LDPC decoding unit outputs the soft decision value as the demodulation result. 18 to decrypt.
  • the control unit 23C When the header analysis unit 19 does not detect a header error from the header decoding result of the section [T8], the control unit 23C temporarily stores the payload F3 in the buffer 16, and the payload F3 is demodulated. 17 and the LDPC decoding unit 18 demodulate and decode.
  • control unit 23C causes the demodulation unit 17 and the LDPC decoding unit 18 to stop demodulating and decoding the payload (S24). ).
  • the wireless communication device 10E when the wireless communication device 10E as a receiver tracks using the known signal “GI”, if the SNR of the received signal is low, the tracking performance varies for each “GI”.
  • the tracking performance variation is specifically the following phenomenon.
  • the tracking unit 24 performs tracking processing using the “GI” (hereinafter referred to as the first known sequence) of the first header block, and there is a situation in which the carrier frequency of the receiver and the sample clock frequency are synchronized with the transmitter. is there.
  • the tracking unit 24 performs tracking processing using “GI” (hereinafter referred to as a second known sequence) of the second header block, there is a situation in which synchronization is lost if the SNR of the received signal is low.
  • the wireless communication device 10E illustrated in FIG. 10 combines the first header sequence (cs1) and the second header sequence (cs2) that are being tracked using the first known sequence. This can be implemented without being affected by the tracking process using the second known sequence.
  • the third header sequence (-cs1) and the fourth header sequence (-cs2) are header sequences that have been subjected to tracking processing using the second known sequence. Therefore, the synthesis of the third header sequence and the fourth header sequence reduces the influence of the tracking process using the first known sequence.
  • the wireless communication device 10E can be combined with less influence of variations in tracking performance. Therefore, separately performing LDPC decoding using the synthesis result of the first header block and LDPC decoding using the synthesis result of the second header block leads to reducing the possibility that the header decoding result is erroneous.
  • the LDPC decoding unit 18 can reduce the number of iterations of processing required for decoding the header to be less than a predetermined number. Thereby, the decoding time required for header decoding using the synthesis result of each header block is shortened. By shortening the decoding time, the memory capacity of the payload storage buffer 16 used by the receiver can be reduced.
  • the wireless communication device 10E stops without performing demodulation and decoding of the second header block. As a result, in a situation where the reception environment is relatively good, an effect of reducing the power consumption required for reception on average can be obtained.
  • the decision feedback control has a problem that the synchronization performance or equalization performance deteriorates in a situation where the modulation method used for the payload is unknown.
  • the payload is buffered until MCS is found.
  • the memory capacity used in the buffer 16 increases.
  • ⁇ Description of Wireless Communication Device 10F in FIG. 14> In the wireless communication device 10 ⁇ / b> F illustrated in FIG. 14, a decision feedback equalizer 26 is connected between the output of the tracking unit 24 and the input of the selection unit 25. The rest of the configuration is the same as that of the wireless communication device 10E of FIG.
  • the decision feedback type equalizer 26 is an equalizer that employs decision feedback type control. That is, the decision feedback equalizer 26 estimates the propagation state of the transmission path between the transmitter and the wireless communication device 10F, eliminates the influence of the distortion of the received signal generated on the transmission path, and is the same as that on the transmission side. Restore the signal. Also, the decision feedback equalizer 26 detects the control error by feeding back the output to the input side, and controls the error to be small. However, since the received signal is processed as an unknown signal, the equalization performance deteriorates under circumstances where the payload modulation scheme is unknown.
  • the radio communication device 10F shown in FIG. 14 controls the control unit 23D to give the decision feedback equalizer 26 the MCS obtained by the header analysis unit 19 by decoding the header F2.
  • the decision feedback equalizer 26 can know the modulation method of the payload from the MCS input from the control unit 23D. As a result, a control error in the decision feedback equalizer 26 is reduced, and deterioration of equalization performance is prevented.
  • the time used by the LDPC decoding unit 18 in decoding the header is shorter than before. Therefore, feedback of MCS from the header analysis unit 19 to the decision feedback equalizer 26 can be performed at an early stage of the payload reception process of the received signal. Thereby, deterioration of equalization performance can be suppressed.
  • the wireless communication device 10G illustrated in FIG. 15 includes a determination feedback tracking unit 24B instead of the tracking unit 24 illustrated in FIG.
  • Other configurations are the same as those of the wireless communication device 10E of FIG.
  • the decision feedback tracking unit 24B controls the tracking of the received signal by decision feedback control. That is, the determination feedback tracking unit 24B performs, for example, synchronous control using a modified Costas loop or synchronous control using a hard decision of “Decision-Feedback-Equalizer”. That is, the decision feedback tracking unit 24B detects the synchronization error by feeding back the output to the input side, and controls the error to be small.
  • the received signal is processed as an unknown signal, the synchronization performance deteriorates in a situation where the payload modulation scheme is unknown.
  • control is performed so that the control unit 23E gives the MCS obtained by the header analysis unit 19 to the decision feedback tracking unit 24B by decoding the header.
  • the decision feedback tracking unit 24B can know the payload modulation scheme from the MCS input from the control unit 23E. Thereby, the control error in the decision feedback tracking unit 24B is reduced, and the deterioration of the synchronization performance is prevented.
  • the time required for the LDPC decoding unit 18 to decode the header is shorter than before. Therefore, the MCS feedback from the header analysis unit 19 to the decision feedback tracking unit 24B can be performed in the early stage of the payload reception process of the received signal. As a result, deterioration of the synchronization performance can be suppressed.

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Abstract

　復調部１７は受信信号を復調する。復号部１８は、復調部１７の出力を復号する。バッファ１６は受信信号の一部を一時的に保持する。ヘッダ解析部１９は、受信信号のヘッダＦ２に含まれる複数のヘッダ系列の合成結果、並びに復調部１７及び復号部１８の各処理結果を基に、受信信号のペイロードＦ３の復調及び復号を開始するタイミングをバッファ１６に与える。複数のヘッダ系列の合成によりＳＮＲが改善し、ヘッダＦ２の復号における反復復号回数が少なくなる。

Description

無線通信装置及び無線通信方法
　本開示は、パケット通信システムにおけるヘッダを復号する無線通信装置及び無線通信方法に関する。
　従来、パケット通信システムでは、受信機がパケットを受信した場合に、パケットのデータ（ペイロード）が復調及び復号される前に、ヘッダが先に復調及び復号される。ヘッダには、ペイロードの復調及び復号に必要となる制御情報が含まれている。ヘッダの復号が完了した後、ペイロードの復調が開始される。
　パケット通信システムを用いた無線通信の標準規格として、例えば「ＩＥＥＥ８０２．１１ａｄ」では、パケットのヘッダにＬＤＰＣ（Low Density Parity Check）符号が用いられている（例えば、非特許文献１参照）。非特許文献１では、高いスループットを実現可能なＬＤＰＣ復号方式が開示されている。
　パケット通信システムでは、ペイロードの復調は、ヘッダの復号が完了するまで開始しない。例えば「ＩＥＥＥ８０２．１１ａｄ」規格のように、パケットのヘッダがＬＤＰＣ符号により符号化されている場合では、受信機は、ヘッダが含まれる受信信号を受信した後に、ヘッダの復調、及び、ＬＤＰＣ符号の復号を経た後に、制御情報としてのヘッダを取得する。受信機は、ヘッダを取得した後にペイロードの復調を開始できる。
　ＬＤＰＣ符号の復号アルゴリズムとしては、例えば、「ｓｕｍ－ｐｒｏｄｕｃｔ」方式、「ｍｉｎ－ｓｕｍ」方式が知られている。しかし、これらの復号アルゴリズムは、反復復号方式であるためヘッダの復号に要する時間が大きくなる。受信機は、ヘッダの復号が完了するまでの間に受信されたペイロードを、バッファに一時的に保持しなければならない。ヘッダの復号に要する時間が長くなると、ペイロードを保持するために必要となるバッファのサイズが大きくなる。
　本開示は、上述した従来の事情に鑑みてなされたものであって、ヘッダを高速に復号し、ペイロードの復調及び復号までに要する時間を低減する無線通信装置及び無線通信方法を提供することを目的とする。
　本開示は、複数のヘッダ系列を有するフレームフォーマットの信号を受信する無線通信装置であって、前記複数のヘッダ系列を復調する復調部と、前記復調された前記ヘッダ系列を復号して前記信号のヘッダ情報を取得する復号部と、を備える。
　また、本開示は、複数のヘッダ系列を有するフレームフォーマットの信号を受信する無線通信方法であって、前記複数のヘッダ系列を復調するステップと、前記復調された前記ヘッダ系列を復号して前記信号のヘッダ情報を取得するステップと、を備える。
　本開示によれば、ヘッダを高速に復号し、ペイロードの復調及び復号までに要する時間を低減できる。
受信信号のＰＨＹフレームのフォーマットを示す模式図 第１実施形態の無線通信装置の構成を示すブロック図 ＬＤＰＣ符号ビットをＢＰＳＫ変調した信号がＡＷＧＮを伝搬した場合のビット誤り率を示すグラフ 図２に示した無線通信装置の変形例を示すブロック図 受信処理タイミングの具体例を示すタイムチャート、（ａ）本実施形態の無線通信装置での動作例、（ｂ）ＬＤＰＣ復号部がヘッダを復号する場合に通常反復回数における比較例 第２実施形態の無線通信装置の構成を示すブロック図 図６の無線通信装置の受信処理タイミングの具体例を示すタイムチャート、（ａ）本実施形態の無線通信装置での動作例、（ｂ）ヘッダに含まれる最後のヘッダ系列（－ｃｓ２）を復調及び復号する場合の比較例 第３実施形態の無線通信装置の構成を示すブロック図 図８の無線通信装置の受信処理タイミングの具体例を示すタイムチャート、（ａ）本実施形態の無線通信装置での動作例、（ｂ）ＬＤＰＣ復号部がヘッダを復号する場合に通常反復回数における比較例 第４実施形態の無線通信装置の構成を示すブロック図 図１０の無線通信装置の受信処理タイミングの具体例を示すタイムチャート 図１０の無線通信装置の受信処理タイミングの具体例を示すタイムチャート 図１０の無線通信装置の受信処理手順を示すフローチャート 図１０の無線通信装置の変形例（１）の構成を示すブロック図 図１０の無線通信装置の変形例（２）の構成を示すブロック図 ＬＤＰＣ復号部の内部構成の一例を示すブロック図
　以下、本開示に係る無線通信装置及び無線通信方法の各実施形態について、図面を参照して説明する。以下の各実施形態では、本開示に係る無線通信装置を用いて説明するが、本開示は、無線通信装置の動作を規定した無線通信方法として表現しても良い。
＜第１の実施形態＞
　＜信号のフレームフォーマット＞
　本実施形態の無線通信装置が通信に用いる信号としての物理層（ＰＨＹ）フレームのフォーマットを図１に示す。このフレームフォーマットは、ＰＨＹヘッダの高速復号に用いられる。
　図１に示すＰＨＹフレームは「Ｐｒｅａｍｂｌｅ（プリアンブル）Ｆ１」、「Ｈｅａｄｅｒ（ヘッダ）Ｆ２」、「Ｐａｙｌｏａｄ（ペイロード）Ｆ３」、「Ｂｅａｍ　ＲｅｆｉｎｅｍｅｎｔフィールドＦ４」の各フィールドを含む。
　プリアンブルＦ１は、ＳＴＦ（Short Training Field）及びＣＥＦ（Channel Estimation Field）を含む。ＳＴＦ、ＣＥＦには、通信システムにおいて予め定義される既知系列、例えば「Ｇｏｌａｙ」系列が用いられる。
　ヘッダＦ２は、ＧＩ（Guard Interval）と呼ばれる既知系列と、制御信号である「ｃｓ１」及び「ｃｓ２」が連接したブロックＦ２１と、制御信号である「－ｃｓ１」及び「－ｃｓ２」が連接したブロックＦ２２とを含む。ヘッダＦ２は通信の管理に用いる情報を格納する。
　ペイロードＦ３は、複数のブロックを有し、より具体的には、ＧＩとデータ本体の情報信号であるｄａｔａ（データ）とが連接したブロックＦ３１を複数個含む。
　「ｃｓ１」はＰＨＹフレームの復調及び復号に必要となる制御情報が誤り訂正符号化された信号の系列である。以下、系列ｃｓ１を「第一ヘッダ系列」と定義する。誤り訂正符号化では、ＬＤＰＣ符号或いはターボ符号が用いられる。本実施形態では、ＬＤＰＣ符号を用いて説明する。
　「ｃｓ２」は、系列「ｃｓ１」がスクランブル処理された信号の系列である。以下、系列「ｃｓ２」を「第二ヘッダ系列」と定義する。スクランブル処理には、パケット通信システムにおいて予め規定された固定の既知系列が用いられる。また、図１に示す「ＧＩ」、「ｃｓ１」、「ｃｓ２」を連接したブロックＦ２１を、「第一ヘッダブロック」と定義する。本実施形態のＰＨＹフレームでは、「第一ヘッダブロック」に続き、「ＧＩ」、「－ｃｓ１」、「－ｃｓ２」を連接した「第二ヘッダブロック」が連接される。なお、系列「－ｃｓ１」と系列「ｃｓ１」とは相補関係にある。系列「－ｃｓ２」と系列「ｃｓ２」とは相補関係にある。
　つまり、図１に示すＰＨＹフレームでは、ヘッダＦ２のフィールドは、第一ヘッダブロックＦ２１のフィールドと、第二ヘッダブロックＦ２２のフィールドと連接された構成である。以下、第二ヘッダブロックＦ２２の系列「－ｃｓ１」、系列「－ｃｓ２」を、それぞれ「第三ヘッダ系列」、「第四ヘッダ系列」と定義する。
　以下、無線通信装置としての送信機が無線通信装置としての受信機に伝送するビット系列（データ本体）を、「情報ビット」と定義する。
　送信機は、送信対象の「情報ビット」を、ヘッダＦ２に記載されている誤り訂正符号化方法及び誤り訂正符号化率に従って誤り訂正符号化する。また、送信機は、誤り訂正符号化処理によって得られた誤り訂正符号ビットを、ヘッダＦ２に記載された変調方式に従って変調する。変調により得られた変調信号により「ｄａｔａ」、即ち情報ビットが構成される。送信機は、「ｄａｔａ」を格納したペイロードＦ３を含む信号フレーム（ＰＨＹフレーム）を、本実施形態の無線通信装置１０としての受信機に送信する。
　以下、ヘッダＦ２に記載されている変調方式、誤り訂正符号化方法（ＬＤＰＣ符号）及び誤り訂正符号化率をまとめてＭＣＳ（Modulation and Coding Scheme）と定義する。
　図１に示すＰＨＹフレームの「Beam RefinementフィールドＦ４」はオプションのフィールドであり、例えばビームフォーミングにおけるトレーニングフィールドとして用いられる。オプションフィールドは、通信において必ず用いられるフィールドではなく、例えば送信機及び受信機間においてビームフォーミングのトレーニングに用いられる。
　本実施形態では、送信機は、ＰＨＹフレームを、シングルキャリア伝送により受信機に送信する。
　＜無線通信装置の構成及び動作の概要＞
　本実施形態の無線通信装置１０の構成を図２に示す。無線通信装置１０が受信する無線信号に含まれる物理層の信号フレームは、上述したＰＨＹフレームと同じフォーマットである。即ち、図示しない送信機がＰＨＹフレームを含む無線信号を送信し、図２に示す無線通信装置１０が無線信号を受信する。
　図２に示す無線通信装置１０は受信信号のＰＨＹフレームのヘッダを高速に復号できる。なお、無線通信装置１０は送信機の機能を有しても良い。
　図２に示す無線通信装置１０は、アンテナ１１、無線部１２、Ａ／Ｄ変換部１３、同期部１４、合成部１５、バッファ１６、復調部１７、ＬＤＰＣ復号部１８及びヘッダ解析部１９を含む構成である。合成部１５、復調部１７、ＬＰＤＣ復号部１８及びヘッダ解析部１９は、待機時間制御部１００を構成する。
　ＰＨＹフレームを含む受信信号は、アンテナ１１において受信され、無線部１２においてベースバンド信号に変換される。ベースバンド信号は、Ａ／Ｄ（Analog to Digital）変換部１３においてアナログ信号からデジタル信号に変換される。
　同期部１４は、Ａ／Ｄ変換部１３の変換結果として得られるデジタル信号のＰＨＹフレームのうち、図１に示すプリアンブルＦ１を用いて同期処理を実施する。具体的には、同期部１４は、プリアンブルＦ１の既知系列を基に、送信機及び受信機間における搬送波周波数ずれを補正する同期処理を行う。また、同期部１４は、プリアンブルＦ１の既知系列を用いて、送信機及び受信機の各サンプリング周波数ずれを補正する同期処理を行う。
　同期部１４において同期処理された受信信号は、合成部１５に入力される。合成部１５は、受信信号のＰＨＹフレームのうち、図１に示す第一ヘッダブロックＦ２１と第二ヘッダブロックＦ２２とを合成する。合成部１５における合成のアルゴリズムについては、例えば公知の最大比合成、等利得合成、選択合成が用いられる。
　例えば、合成部１５は、無線伝搬環境の変化が一つのＰＨＹフレーム内において無視できるほど小さい状況である場合に最大比合成する。合成部１５は、プリアンブルＦ１のＣＥＦを用いて、伝搬環境の推定を実施する。合成部１５は、例えば、ＭＭＳＥ（Minimum Mean Square Error）或いはＺＦ（Zero Forcing）によって、伝搬路において受けたフェージング変動を等化する。これにより、合成部１５は、受信信号に生じた歪みを低減でき、フェージング変動の影響を抑制できる。
　合成部１５は、等化処理後のヘッダＦ２に含まれている系列「ｃｓ１」、系列「ｃｓ２」を加算することで、最大比合成する。合成部１５は、系列「ｃｓ２」をデスクランブルすることで、系列「ｃｓ１」と系列「ｃｓ２」とを合成でき、合計４つのヘッダ系列を合成できる。系列「ｃｓ２」をデスクランブルした系列を「ｃｓ２'」とする場合、合成部１５における合成は以下の数式（１）により表せる。これにより最大比合成が実現できる。
Figure JPOXMLDOC01-appb-M000001
　ｃｓ１：第一ヘッダ系列
　ｃｓ２'：デスクランブル後の第二ヘッダ系列
　（－１）×（－ｃｓ１）：符号反転後の第三ヘッダ系列
　（－１）×（－ｃｓ２‘）：デスクランブル及び符号反転後の第四ヘッダ系列
　合成部１５が受信信号におけるＰＨＹフレームの複数のヘッダ系列を合成するため、無線通信装置１０は、時間ダイバーシチ効果が得られ、ヘッダのＳＮＲ（Signal to Noise Ratio）を向上できる。
　合成部１５における合成処理後のヘッダは、復調部１７に入力される。復調部１７は、合成処理後のヘッダを軟判定する。復調部１７の軟判定の結果（軟判定値）は、ＬＤＰＣ復号部１８へ入力される。
　ＬＤＰＣ復号部１８は、復調部１７から出力された軟判定値に対し、ＬＤＰＣ（Low Density Parity Check）符号を用いて誤り訂正復号する。ＬＤＰＣ復号部１８における復号処理については、「Ｓｕｍ－Ｐｒｏｄｕｃｔ」復号或いは「Ｍｉｎ－Ｓｕｍ」復号といった公知の反復復号処理が用いられる。
　ＬＤＰＣ復号部１８における反復復号処理の反復回数は、合成部１５がヘッダにおけるＳＮＲを向上したため、所定反復回数より少なくできる。ここで、所定反復回数とは、合成部１５がヘッダに対して合成処理せずに、受信信号のペイロードを復号処理する場合の反復回数を表す。ＬＤＰＣ復号部１８における反復回数が少なくて良い理由を、以下のとおり説明する。
　図３は、ＬＤＰＣ符号された情報ビットをＢＰＳＫ（Binary Phase Shift Keying）変調した送信信号が、ＡＷＧＮ（Additive White Gaussian Channel）を伝搬した後のビット誤り率を示すグラフである。図３において、横軸はＥｂ／ＮＯ（Energy per bit to Noise power spectral density ratio）、即ち、ノイズのスペクトル密度に対する変調信号のビット単位のエネルギーの割合を表し、縦軸はＢＥＲ（Bit Error Rate）、即ちビットエラーレートを表す。図３には、ＬＰＤＣ復号部１８における反復回数が３回、５回におけるＢＥＲ特性が示されている。
　図３では、反復回数５回の方が、反復回数３回と比較して所定のビット誤り率を達成するための所要Ｅｂ／ＮＯが小さい。このため、ＬＤＰＣ符号を復号する場合、復号処理の反復回数を増やすことによりＢＥＲ特性の改善が見られる。しかし、ＬＤＰＣ復号部１８における復号処理の反復回数が増えると、ＬＤＰＣ復号部１８における復号時間が長くなる。
　本実施形態の無線通信装置１０では、合成部１５がヘッダを合成することで、ヘッダのＳＮＲ、即ち、図３に示すＥｂ／Ｎｏが向上する。その結果、ヘッダを復号する場合、Ｅｂ／Ｎｏの向上によってＢＥＲ特性が向上するため、ＬＤＰＣ復号部１８のヘッダの復号における反復復号回数を減少できる。これにより、ＬＤＰＣ復号部１８は、ヘッダＦ２を高速に復号できる。
　反復復号回数を減少させる方法として、図１６に示す構成をとってもよい。図１６は、ＬＤＰＣ復号部１８の内部構成の一例を示すブロック図である。図１６に示すＬＤＰＣ復号部１８は、復号演算部３１と、パリティチェック部３２と、制御部３３とを含む。
　復号演算部３１は、ＬＤＰＣ復号部１８に入力される軟判定値を復号処理する。復号演算部３１は復号処理結果である硬判定値を出力する。パリティチェック部３２は、復号演算部３１から出力される硬判定値に対してパリティチェック演算を実施する。パリティチェック部３２はパリティチェック演算により硬判定値に判定誤りが含まれているか、判定誤りがないかを検査する。パリティチェック部３２は検査結果を制御部３３に出力する。
　制御部３３は、判定誤りが存在していれば復号演算部３１に復号処理を継続させる指示を出力する。制御部３３は、判定誤りが存在していなければ復号演算部３１に復号処理を停止させる指示を出力する。ヘッダの合成によりＳＮＲが向上しており、判定誤りがないことを検出するまでの反復復号回数が減少する。従って、図１６に示すＬＤＰＣ復号部１８の構成により、ＬＤＰＣ復号部１８は、復号演算部３１における復号処理を早期に停止させることができるため、ＬＤＰＣ復号部１８の復号処理に要する消費電力を低減できる。
　再び図２を参照して説明する。ＬＤＰＣ復号部１８は、受信信号のヘッダＦ２を復号して得られるヘッダ情報をヘッダ解析部１９に出力する。ヘッダ解析部１９は、ヘッダ情報に含まれるＭＣＳを解析し、ペイロードの「ｄａｔａ」に施されている変調方式及び誤り訂正符号化率の情報を取得する。
　ヘッダ解析部１９は、解析後のＭＣＳをバッファ１６、復調部１７及びＬＤＰＣ復号部１８に出力する（フィードバック）。バッファ１６は、ヘッダ解析部１９におけるＭＣＳの解析が完了するまで、ペイロードＦ３の信号データを格納する。バッファ１６は、ＭＣＳがフィードバックされた後に、バッファ１６自身の内部に記憶されていたペイロードＦ３の読み出しを開始し、読み出されたペイロードＦ３を復調部１７へ出力する。つまり、受信信号のペイロードＦ３の復調及び復号を開始するタイミングは、ヘッダ解析部１９が解析後のＭＣＳをバッファ１６にフィードバックしたタイミングの後となる。
　復調部１７は、ヘッダ解析部１９からフィードバックされたＭＣＳに従ってペイロードＦ３を復調してペイロードＦ３の軟判定値を得る。得られた軟判定値は、ＬＤＰＣ復号部１８へ入力される。ＬＤＰＣ復号部１８は、ヘッダ解析部１９からフィードバックされた誤り訂正符号化率に従って、ペイロードＦ３の軟判定値を復号して情報ビットを出力する。
　本実施形態では、図１に示す互いに異なる４つのヘッダ系列（ｃｓ１、ｃｓ２、－ｃｓ１、－ｃｓ２）をヘッダＦ２に含むＰＨＹフレームフォーマットを一例として用いている。ヘッダＦ２に含むヘッダ系列の数は２以上であればよい。
　無線通信装置１０は、合成部１５において複数のヘッダ系列を合成する。従って、ヘッダのＳＮＲが向上する。ヘッダのＳＮＲが向上するため、ＬＤＰＣ復号部１８は、ヘッダ復号における反復復号回数を所定反復回数より少なく復号できる。これにより、ヘッダのＬＤＰＣ符号の復号に要する時間を短くできる。
　上記より、ヘッダ解析部１９はＭＣＳを、従来技術に比べて、早期に取得できる。ヘッダ解析部１９は、ＭＣＳを取得した後に、ＭＣＳをバッファ１６、復調部１７及びＬＤＰＣ復号部１８にフィードバックする。フィードバックのタイミングに同期してペイロードＦ３の復調が開始される。
　ＭＣＳが取得されるまで、ペイロードＦ３は復調されないため、無線通信装置１０は、受信信号のペイロードＦ３の先頭がバッファ１６に入力されてからペイロードＦ３の復調が開始されるまでは、ペイロードＦ３の復号を待機する。待機中に受信されたペイロードＦ３の信号は、一時的にバッファ１６上に記憶され保持される。ＬＤＰＣ復号部１８がヘッダ復号における反復復号回数を減らすことで、バッファ１６における待機時間を減少できる。待機時間が減少することで、バッファ１６のメモリ容量を削減できる。
　＜受信処理タイミングの具体例＞
　バッファ１６のメモリ容量が削減可能であることを、図５を用いて説明する。図５は、本実施形態の受信処理タイミングの具体例を示すタイムチャートである。図５（ａ）に示すタイムチャートが無線通信装置１０の動作例である。また、図５（ｂ）に示すタイムチャートは、ＬＤＰＣ復号部１８によるヘッダ復号において所定反復回数を用いる場合の比較例である。なお、図５（ｂ）は本実施形態の無線通信装置１０の動作（図５（ａ）参照）及び効果を説明するための比較例であって、無線通信装置１０は図５（ｂ）のように動作しない。
　無線通信装置１０の各部は、図５に示す各区間［Ｔ１］～［Ｔ８］においてそれぞれ次のように処理する。
　［Ｔ１］同期（図５（ａ）及び（ｂ））：同期部１４は、受信信号のプリアンブルＦ１を用いて同期処理する。
　［Ｔ２］合成（１回目、図５（ａ）及び（ｂ））：合成部１５は、ヘッダの第一ヘッダ系列（ｃｓ１）と第二ヘッダ系列（ｃｓ２）とを合成する。
　［Ｔ３］合成（２回目、図５（ａ）及び（ｂ））：合成部１５は、ヘッダの第三ヘッダ系列（－ｃｓ１）と第四ヘッダ系列（－ｃｓ２）とを合成する。
　［Ｔ４］ヘッダ復号（所定反復回数の場合、図５（ｂ））：ＬＤＰＣ復号部１８は、所定反復回数によって、ヘッダＦ２を復号する。なお、区間［Ｔ４］では、ＬＤＰＣ復号部１８における反復回数が所定反復回数である、即ち、反復回数が削減されていないため、ＬＤＰＣ復号部１８の復号に要する時間が長くなる。
　［Ｔ５］ペイロードバッファリング（図５（ａ）及び（ｂ））：バッファ１６は、合成部１５の２回目の合成処理の後に、受信信号のペイロードＦ３を一時的に記憶する（バッファリング）。バッファリングは、バッファ１６がヘッダ解析部１９からＭＣＳを取得するまで継続される。
　［Ｔ６］ヘッダ復号（反復回数削減、図５（ａ））：ＬＤＰＣ復号部１８は、ヘッダＦ２を反復処理により復号する。区間［Ｔ６］のＬＤＰＣ復号部１８における反復回数は、ヘッダＦ２が合成部１５において合成処理されてヘッダＦ２のＳＮＲが向上しているため、所定反復回数より少ない反復回数となる。
　即ち、復号完了までの所要時間が短縮され、バッファ１６におけるペイロードのバッファリングも短時間にて終了する。従って、バッファ１６のメモリ容量が削減される。
　［Ｔ７］，［Ｔ８］ペイロード復調・復号（Ｔ７は図５（ａ）、Ｔ８は図５（ｂ））：ヘッダ解析部１９が取得したＭＣＳに従って、復調部１７はバッファ１６から出力されるペイロードＦ３を復調し、ＬＤＰＣ復号部１８は復調結果（軟判定値）を復号する。
　つまり、図２に示す無線通信装置１０は、ヘッダＦ２に対する復号の反復回数を減らすため、図５（ａ）の区間［Ｔ６］の時間長を、図５（ｂ）の区間［Ｔ４］に対して短縮できる。このため、図５（ａ）の区間［Ｔ５］では、バッファ１６がペイロードをバッファリングする時間を短縮でき、バッファ１６のメモリ容量を削減できる。
　＜変形例＞
　上述の無線通信装置１０について、更にバッファのメモリ容量を削減するための変形例を説明する。変形例の無線通信装置１０Ｂの構成を図４に示す。本変形例では、複数のヘッダ系列の合成に用いるメモリ容量の削減を可能にする。なお、図４において、図２と同一の要素は同一の符号を付して示し、その説明を省略する。
　図４では、無線通信装置１０Ｂにおける待機時間制御部１００Ｂの構成が、図２においける待機時間制御部１００の構成と異なる。待機時間制御部１００Ｂは、復調部１７、合成部１５Ｂ、ＬＤＰＣ復号部１８Ｂ及びヘッダ解析部１９を含む構成である。ＬＤＰＣ復号部１８Ｂは、軟判定値記憶部２１及びＬＤＰＣ復号演算部２２を含む構成である。また、合成部１５Ｂは、復調部１７の出力とＬＤＰＣ復号部１８Ｂの入力との間に接続されている。
　本変形例では、図示しない送信機が次のように信号を送信する。即ち、送信機は、ヘッダに対しＢＰＳＫ変調、或いはＢＰＳＫの信号点を１シンボルごとにπ／２位相回転させるπ／２－ｓｈｉｆｔ　ＢＰＳＫ（以降、π／２－ＢＰＳＫと記載する）変調を実施する。
　図４における無線通信装置１０Ｂは、π／２－ＢＰＳＫの変調方式によって送信機から送信された信号（ＰＨＹフレーム）を受信する。
　図４に示す無線部１２、Ａ／Ｄ変換部１３、同期部１４の動作については、図２の無線通信装置１０と同様であるため、説明を省略する。但し、同期部１４は、ヘッダＦ２がπ／２－ＢＰＳＫ変調されている場合には、受信信号に対して１シンボルごとに－π／２の位相回転を与える。これにより、同期部１４から出力される信号点は、ＢＰＳＫ変調を用いている場合と同等となる。
　復調部１７は、同期部１４から出力された信号を復調し、復調結果としての軟判定値を合成部１５Ｂに出力する。合成部１５Ｂは、第一ヘッダ系列（ｃｓ１）の軟判定値をＬＤＰＣ復号部１８Ｂに出力する。ＬＤＰＣ復号部１８Ｂ内の軟判定値記憶部２１は、合成部１５Ｂから出力された第一ヘッダ系列の軟判定値を記憶する。
　合成部１５Ｂは、第二ヘッダ系列（ｃｓ２）の軟判定値を復調部１７から入力すると、軟判定値記憶部２１から第一ヘッダ系列の軟判定値を読み出し、第一ヘッダ系列及び第二ヘッダ系列の各軟判定値を合成する。合成部１５Ｂは合成後の軟判定値を軟判定値記憶部２１に出力する。軟判定値記憶部２１は、入力された軟判定値を記憶する。
　以降、合成部１５Ｂは同様に第三ヘッダ系列（－ｃｓ１）、第四ヘッダ系列（－ｃｓ２）を復調部１７から入力すると、軟判定値記憶部２１からヘッダ系列を合成した軟判定値を読み出し、第三ヘッダ系列及び第四ヘッダ系列の各軟判定値を合成する。合成部１５Ｂは合成後の軟判定値を軟判定値記憶部２１に出力し、軟判定値記憶部２１は入力された軟判定値を記憶する。
　軟判定値記憶部２１は、ＬＤＰＣ復号部１８ＢがＬＤＰＣ符号を反復処理による復号において、繰り返し軟判定値を読み出すために使用する記憶素子（メモリ）である。ＬＤＰＣ復号部１８Ｂは、ＬＤＰＣ復号演算部２２においてＬＤＰＣ復号における行処理及び列処理を実施する。ＬＤＰＣ復号演算部２２は、行処理又は列処理において、必要に応じて軟判定値を軟判定値記憶部２１から読み出して演算する。
　図４に示すヘッダ解析部１９及びバッファ１６の動作は、図２の無線通信装置１０と同様であるため、説明を省略する。
　無線通信装置１０Ｂは異なる時刻に複数のヘッダ系列を受信しているため、合成部１５Ｂは、複数のヘッダ系列の合成処理においてメモリを使用する。更に、ＬＤＰＣ復号部１８Ｂは、反復復号の処理において軟判定値をメモリに記憶する。
　図４に示す無線通信装置１０Ｂでは、合成部１５Ｂは、ＬＤＰＣ復号部１８Ｂ内の軟判定値記憶部２１を複数のヘッダ系列の一部分又は合成結果の一時保存用に用い、軟判定値記憶部２１に対してデータを読み書きしている。つまり、合成部１５Ｂの合成処理に使用するメモリと、ＬＤＰＣ復号部１８ＢのＬＤＰＣ復号に使用するメモリとが共用されている。従って、無線通信装置１０Ｂにおけるメモリ容量を、無線通信装置１０に比べて、削減できる。
　図４に示す無線通信装置１０Ｂでは、ヘッダＦ２がＢＰＳＫ変調され、ＢＰＳＫ変調信号電圧をｙｎ、雑音電力をσ２とすると、軟判定値λｎは数式（２）により示される。
Figure JPOXMLDOC01-appb-M000002
　数式（２）より、ＢＰＳＫ変調信号を軟判定した後に合成した場合と、合成した後に軟判定した場合とにおいて、同一の結果が得られることが分かる。従って、本変形例の無線通信装置１０Ｂにより、合成部１５Ｂによって使用されるメモリとＬＤＰＣ復号部１８Ｂに使用されるメモリとを共用できる。なお、図４に示す無線通信装置１０Ｂは、ＩＥＥＥ８０２．１１ａｄの通信規格に対応できる。
＜第２実施形態＞
　＜無線通信装置の構成及び動作の概要＞
　図６は、本実施形態における無線通信装置１０Ｃの構成を示すブロック図である。図６に示す無線通信装置１０Ｃにおいて、図２に示す無線通信装置１０と同じ構成要素は同一の符号を付し、説明を省略する。
　図６の無線通信装置１０Ｃは、アンテナ１１、無線部１２、Ａ／Ｄ変換部１３、同期部１４Ｂ、バッファ１６及び待機時間制御部１００Ｃを含む。待機時間制御部１００Ｃは、制御部２３、復調部１７、ＬＤＰＣ復号部１８及びヘッダ解析部１９を含む。
　アンテナ１１、無線部１２及びＡ／Ｄ変換部１３の動作は、図２の無線通信装置１０におけるアンテナ１１、無線部１２及びＡ／Ｄ変換部１３の動作と同様である。図６に示す無線通信装置１０Ｃは、受信信号として、図１に示すフォーマットのＰＨＹフレームを受信する。
　図６に示す同期部１４Ｂは、受信信号のプリアンブルＦ１を用いて搬送波の周波数同期、及びサンプリングクロックの同期処理を実施する。更に、同期部１４Ｂは、フレーム同期を確立した後に、受信したＰＨＹフレームのうち、ヘッダの位置を特定する。また、同期部１４Ｂは、同期処理を実施した受信信号をバッファ１６に出力する。また、同期部１４Ｂは、特定したヘッダ位置を示す制御信号（以降、ヘッダ位置信号とする）を制御部２３に出力する。
　バッファ１６は、同期部１４ＢからヘッダＦ２を入力している場合、ヘッダＦ２をバッファリングせずに復調部１７に出力する。制御部２３は、同期部１４Ｂから出力されたヘッダ位置信号を用いて、第一ヘッダ系列（ｃｓ１）、第二ヘッダ系列（ｃｓ２）、第三ヘッダ系列（－ｃｓ１）のうち、いずれかを示す制御信号（以降、ヘッダ系列制御信号とする）を出力する。
　なお、制御部２３は第一から第三までの各ヘッダ系列のうち、どのヘッダ系列を示す制御信号を出力してもよい。ここでは、具体例として、バッファの容量削減に最も効果のある第一ヘッダ系列を示すヘッダ系列制御信号を制御部２３が出力する場合について説明する。
　復調部１７は、制御部２３から入力されたヘッダ系列制御信号に示されるヘッダ系列を選択して復調する。なお、復調部１７は、ヘッダ系列制御信号に示されるヘッダ系列以外のヘッダ系列を復調しない。復調部１７は、復調したヘッダ系列の軟判定値をＬＤＰＣ復号部１８に出力する。ＬＤＰＣ復号部１８は、入力された軟判定値を用いて復号してヘッダを取得する。
　ＬＤＰＣ復号部１８が取得したヘッダは、ヘッダ解析部１９に入力される。ヘッダ解析部１９は、ヘッダからＭＣＳを取得し、取得されたＭＣＳをバッファ１６及び復調部１７にフィードバックする。
　バッファ１６は、ＭＣＳがフィードバックされたタイミングに同期して、ペイロード信号を復調部１７に出力する。復調部１７は、フィードバックされたＭＣＳに従って、ペイロードを復調して得た軟判定値をＬＤＰＣ復号部１８に出力する。ＬＤＰＣ復号部１８は、復調部１７から出力されたペイロードの軟判定値を用いて復号する。ＬＤＰＣ復号部１８は、復号結果として得られた情報ビットを出力する。
　本実施形態では、同期部１４Ｂが受信信号のフレームに対して同期処理し、フレーム内の各フィールドの位置を特定する。制御部２３は、特定されたヘッダの位置に基づき、第一ヘッダ系列から第三ヘッダ系列までの各ヘッダ系列のいずれかを処理対象として復調及び復号するかを選択する。制御部２３の選択により、バッファ１６に必要とされるメモリ容量を削減できる。その根拠について以下に説明する。
　＜受信処理タイミングの具体例＞
　図７は、図６に示す無線通信装置１０Ｃの受信処理のタイムチャートである。図７（ａ）に示すタイムチャートが無線通信装置１０Ｃの動作例である。また、図７（ｂ）に示すタイムチャートは、ヘッダＦ２に含まれる最後のヘッダ系列（－ｃｓ２）を復調及び復号してヘッダを取得した後にペイロードを復調する場合の比較例を示している。なお、図７（ｂ）は本実施形態の無線通信装置１０Ｃの動作（図７（ａ）参照）及び効果を説明するための比較例であって、無線通信装置１０Ｃは図７（ｂ）のように動作しない。
　無線通信装置１０Ｃの各部は、図７に示した各区間［Ｔ１］～［Ｔ４］においてそれぞれ次のように処理する。
　［Ｔ１］同期（図７（ａ）及び（ｂ））：同期部１４Ｂは、受信信号のプリアンブルＦ１を用いて同期処理し、ヘッダ位置を特定する。
　［Ｔ２］ヘッダ復調・復号（図７（ａ）及び（ｂ））：復調部１７がヘッダを復調し、ＬＤＰＣ復号部１８がヘッダの復調結果を復号する。図７（ａ）では、第一から第三までの３つのヘッダ系列（ｃｓ１、ｃｓ２、－ｃｓ１）の各々の復調・復号タイミングを示している。また、図７（ｂ）では、第四のヘッダ系列（－ｃｓ２）の復調・復号タイミングを示している。
　［Ｔ３］ペイロードバッファリング（図７（ａ）及び（ｂ））：ＬＤＰＣ復号部１８によるヘッダＦ２の復号によってヘッダ解析部１９がＭＣＳを取得するまで、バッファ１６は、ペイロードＦ３をバッファリングする。
　［Ｔ４］ペイロード復調・復号（図７（ａ）及び（ｂ））：復調部１７がペイロードＦ３を復調し、ＬＤＰＣ復号部１８がペイロードＦ３の復調結果を復号する。
　図７（ｂ）では、無線通信装置１０Ｃが第四ヘッダ系列（－ｃｓ２）を復調・復号する場合には、待機時間制御部１００Ｃにおいて、ヘッダのＭＣＳ取得のタイミングが最も遅くなる。このため、ペイロードのバッファリングに必要なメモリ容量が最大となる。
　一方、図７（ａ）では、無線通信装置１０Ｃが第一ヘッダ系列（ｃｓ１）～第三ヘッダ系列（－ｃｓ１）のうち例えば第一ヘッダ系列（ｃｓ１）を復調・復号する場合、待機時間制御部１００Ｃにおいて、ヘッダのＭＣＳ取得のタイミングが最も早くなる。このため、ペイロードのバッファリングに使用するメモリ容量は最小になる。
　従って、無線通信装置１０Ｃは、最後の第四ヘッダ系列（－ｃｓ２）以外のいずれかのヘッダ系列を復調・復号してＭＣＳを取得し、ＭＣＳを用いてペイロードＦ３を復調・復号すれば、ペイロードＦ３のバッファリングに使用するバッファ１６のメモリ容量を、削減できる。
＜第３実施形態＞
　＜無線通信装置の構成及び動作の概要＞
　図８は、本実施形態の無線通信装置１０Ｄの構成を示すブロック図である。図８に示す無線通信装置１０Ｄにおいて、図２又は図６に示す構成要素と同一の要素は、同一の符号を付し、その説明を省略する。
　図８に示す無線通信装置１０Ｄは、アンテナ１１、無線部１２、Ａ／Ｄ変換部１３、同期部１４Ｂ、バッファ１６及び待機時間制御部１００Ｄを含む。待機時間制御部１００Ｄは、制御部２３Ｂ、合成部１５Ｂ、復調部１７、ＬＤＰＣ復号部１８及びヘッダ解析部１９を含む。
　アンテナ１１、無線部１２及びＡ／Ｄ変換部１３の動作は、図２の無線通信装置１０におけるアンテナ１１、無線部１２及びＡ／Ｄ変換部１３の動作と同様である。図８に示す無線通信装置１０Ｄは、受信信号として、図１に示したフォーマットのＰＨＹフレームを受信する。
　図８に示す同期部１４Ｂは、受信信号のプリアンブルＦ１を用いて搬送波の周波数同期、及びサンプリングクロックの同期処理を実施する。更に、同期部１４Ｂは、フレーム同期を確立した後に、受信したＰＨＹフレームのうちヘッダの位置を特定する。また、同期部１４Ｂは、同期処理を実施した受信信号をバッファ１６に出力する。また、同期部１４Ｂは、特定したヘッダのヘッダ位置信号を制御部２３Ｂに出力する。
　制御部２３Ｂは、第一から第三までの３つの各ヘッダ系列（ｃｓ１、ｃｓ２、－ｃｓ１）の中で２つ以上のヘッダ系列の組み合わせを示す制御信号（以降、ヘッダ系列組合せ信号とする）を出力する。
　合成部１５Ｂは、同期部１４Ｂから出力されたヘッダのうち、制御部２３Ｂから出力されたヘッダ系列組合せ信号により特定される複数のヘッダ系列を合成し、合成結果を復調部１７に出力する。
　復調部１７は、合成部１５Ｂから出力された合成後のヘッダ系列を用いて軟判定値を算出し、軟判定値をＬＤＰＣ復号部１８に出力する。ＬＤＰＣ復号部１８は、所定反復回数より少ない回数にて反復復号してヘッダを復号する。ＬＤＰＣ復号部１８は、復号により得られたヘッダをヘッダ解析部１９に出力する。ヘッダ解析部１９は、ヘッダからＭＣＳを取得する。また、ヘッダ解析部１９はＭＣＳを取得した後に、ＭＣＳをバッファ１６、復調部１７及びＬＤＰＣ復号部１８にフィードバックする。
　ヘッダ解析部１９がＭＣＳをフィードバックしたタイミングに同期して、復調部１７はバッファ１６からペイロードを読み出して復調してペイロードの軟判定値を算出する。更に、ＬＤＰＣ復号部１８は、復調部１７から出力されたペイロードの軟判定値を基に、ペイロードを復号する。復調及び復号の処理については、第１実施形態と同様であるため、説明を省略する。
　本実施形態では、合成部１５Ｂは、制御部２３Ｂが出力するヘッダ系列組合せ信号に従って、合成対象となる複数のヘッダ系列、即ち、複数のヘッダ系列のうち、末尾のヘッダ系列（－ｃｓ２）以外のヘッダ系列から２つ以上の組み合わせを選択する。合成部１５Ｂは、組み合わせとして選択された複数のヘッダ系列を合成する。これにより、ヘッダ系列のＳＮＲを向上できる。従って、ＬＤＰＣ復号部１８は、ヘッダのＬＤＰＣ符号を復号処理する場合に、反復回数を削減できる。これにより、ＬＤＰＣ復号部１８における復号処理によりヘッダ情報が得られるまでの所要時間が短縮できる。
　また、複数のヘッダ系列のうち、末尾以外のヘッダ系列から組み合わせを選択しているため、末尾のヘッダ系列（－ｃｓ２）を復号する場合と比べて、ヘッダの復調・復号が早期に完了できる。つまり、ヘッダ復号完了を早くでき、ペイロードの復調・復号処理を開始するまでの待機時間を短縮できる。これにより、無線通信装置１０Ｄは、ペイロードのバッファリングに使用するバッファ１６のメモリ容量を削減できる。
　＜受信処理タイミングの具体例＞
　図９は、図８に示す無線通信装置１０Ｄの受信処理のタイムチャートである。図９（ａ）に示すタイムチャートが無線通信装置１０Ｄの動作例である。また、図９（ｂ）に示すタイムチャートは、ヘッダＦ２の復号処理において、所定反復回数を適用する場合の比較例を示している。なお、図９（ｂ）は本実施形態の無線通信装置１０Ｄの動作（図９（ａ）参照）及び効果を説明するための比較例であって、無線通信装置１０Ｄは図９（ｂ）のように動作しない。
　無線通信装置１０Ｄの各部は、図９に示した各区間［Ｔ１］～［Ｔ７］において、それぞれ次のように処理する。
　［Ｔ１］同期（図９（ａ）及び（ｂ））：同期部１４Ｂは、受信信号のプリアンブルＦ１を用いて同期処理を実施する。
　［Ｔ２］合成（図９（ａ）及び（ｂ））：合成部１５Ｂは、複数のヘッダ系列の中において末尾以外のヘッダ系列から選択した複数のヘッダ系列を合成する。
　［Ｔ３］ヘッダ復号（反復回数削減、図９（ａ））：ＬＤＰＣ復号部１８が反復処理によりヘッダＦ２を復号する。Ｔ３のＬＤＰＣ復号部１８における反復回数は、ヘッダＦ２のうち、複数のヘッダ系列が合成部１５Ｂにて合成されているため、ヘッダＦ２のＳＮＲが向上し、所定反復回数より少ない反復回数となる。
　即ち、復号完了までの所要時間が短縮され、バッファ１６におけるペイロードのバッファリングも短時間によって終了する。従って、バッファ１６において使用されるメモリ容量が削減される。
　［Ｔ４］ペイロード復調・復号（図９（ａ）及び（ｂ））：ヘッダ解析部１９から取得したＭＣＳに従って、復調部１７がペイロードを復調する。また、ＬＤＰＣ復号部１８は、ペイロードの復調結果を復号処理する。
　［Ｔ５］ペイロードバッファリング（図９（ａ）及び（ｂ））：バッファ１６は、ヘッダ復号によりヘッダ解析部１９がＭＣＳを取得するまで、ペイロードをバッファリングする。
　［Ｔ６］ヘッダ復号（所定反復回数、図９（ｂ））：ＬＤＰＣ復号部１８は、所定反復回数の反復処理によりヘッダＦ２を復号する。
　［Ｔ７］（バッファ削減容量）：区間［Ｔ６］に対する区間［Ｔ３］の時間短縮分に相当する。時間短縮分に応じて、バッファ１６において使用されるメモリ容量を削減できる。つまり、図８に示す無線通信装置１０Ｄは、バッファ１６のメモリ容量を削減できる。
＜第４実施形態＞
　＜無線通信装置の構成及び動作の概要＞
　本実施形態の無線通信装置は、受信信号のＳＮＲが低い場合でもヘッダ復号誤りが発生する確率を低減し、ヘッダ復号を早期に完了させることで、ペイロードのバッファ容量を削減する。
　図１０は、本実施形態の無線通信装置１０Ｅの構成を示すブロック図である。図１０に示す無線通信装置１０Ｅにおいて、上述した各実施形態の無線通信装置の構成要素と同一の要素は、同一の符号を付し、その説明を省略する。
　図１０に示す無線通信装置１０Ｅは、アンテナ１１、無線部１２、Ａ／Ｄ変換部１３、初期同期部１４Ｃ、トラッキング部２４、選択部２５、バッファ１６及び待機時間制御部１００Ｅを含む。待機時間制御部１００Ｅは、合成部１５Ｃ、復調部１７、ＬＤＰＣ復号部１８及びヘッダ解析部１９を含む。
　アンテナ１１、無線部１２及びＡ／Ｄ変換部１３の動作は、図２の無線通信装置１０におけるアンテナ１１、無線部１２及びＡ／Ｄ変換部１３の動作と同様である。図１０に示す無線通信装置１０Ｅは、受信信号として、図１に示したフォーマットのＰＨＹフレームを受信する。
　初期同期部１４Ｃは、受信信号のプリアンブルＦ１を用いて、送信機及び受信機間の搬送波周波数オフセット、サンプリングクロック周波数オフセットに対する初期同期を施す。初期同期部１４Ｃは、初期同期後の信号をトラッキング部２４に出力する。
　受信信号に対する同期は、初期同期を施しても様々な要因により、徐々に同期がずれていく傾向にある。そのため、無線通信装置１０Ｅは、送信機との間における正しい同期状態を維持するために、トラッキングと呼ばれる同期追従処理を実施する。図１０に示す無線通信装置１０Ｅでは、トラッキング部２４がトラッキング処理を実施する。
　実際には、図１に示す既知信号系列である「ＧＩ」が、受信信号の各フィールドの境界位置に含まれている。従って、トラッキング部２４は、受信信号に含まれている既知信号系列である「ＧＩ」を用いてトラッキング処理を実施する。
　トラッキング部２４は、トラッキング後の受信信号を選択部２５に出力する。選択部２５は、制御部２３Ｃによる制御に従って受信信号を合成部１５Ｃ又はバッファ１６に出力する。制御部２３Ｃによる制御の内容については後述する。
　合成部１５Ｃは２つの合成機能を有する。合成部１５Ｃの１つ目の合成機能は、第一ヘッダブロックＦ２１にある複数のヘッダ系列「ｃｓ１」及び「ｃｓ２」を合成する機能である。合成部１５Ｃの２つ目の合成機能は、第二ヘッダブロックＦ２２にある複数のヘッダ系列「－ｃｓ１」及び「－ｃｓ２」を合成する機能である。合成部１５Ｃは、合成後のヘッダを復調部１７に出力する。
　バッファ１６は、ＭＣＳが取得されるまでペイロードをバッファリングする。復調部１７は、受信信号の軟判定を実施し、軟判定の結果として算出された軟判定値をＬＤＰＣ復号部１８に出力する。ＬＤＰＣ復号部１８は、復調部１７から出力された軟判定値を基にヘッダＦ２、ペイロードＦ３を復号する。
　ヘッダ解析部１９は、ＬＤＰＣ復号部１８の復号により得られたヘッダ情報を解析し、解析結果を制御部２３Ｃに出力する。ヘッダ情報の解析には、ヘッダ情報の誤り検出機能も含まれる。ヘッダ情報の誤り検出機能については、例えば、ヘッダ情報のＣＲＣ（Cyclic Redundancy Check）符号化或いはＬＤＰＣ符号のパリティチェック機能を用いて実現する。
　制御部２３Ｃは、ヘッダ情報の解析結果を用いて、選択部２５、合成部１５Ｃ、バッファ１６、復調部１７及びＬＤＰＣ復号部１８を制御する。
　＜受信処理タイミングの具体例＞
　図１１及び図１２は、図１０に示す無線通信装置１０Ｅの受信処理を示すタイムチャートである。図１３は、図１０に示す無線通信装置１０Ｅの受信処理手順を示すフローチャートである。
　＜図１１、図１３の動作の説明＞
　図１１は、第一ヘッダブロックＦ２１を用いてヘッダを復号した結果、ヘッダ誤りが検出されなかった場合の無線通信装置１０Ｅの動作例を表し、必要に応じて図１３を参照して説明する。
　無線通信装置１０Ｅの各部は、図１１に示した各区間［Ｔ１］～［Ｔ８］においてそれぞれ次のように処理する。
　［Ｔ１］初期同期：初期同期部１４Ｃは、プリアンブルＦ１を用いて初期同期を施す（Ｓ１１）。
　［Ｔ２］トラッキング１：トラッキング部２４は、第一ヘッダブロックＦ２１内の既知信号系列である「ＧＩ」を用いてトラッキングを施す（Ｓ１２）。
　［Ｔ３］合成１：合成部１５Ｃは、第一ヘッダブロックＦ２１内の複数のヘッダ系列（ｃｓ１、ｃｓ２）を合成する（Ｓ１３）。
　［Ｔ４］ヘッダ復号１：復調部１７は、第一ヘッダブロックＦ２１内の複数のヘッダ系列の合成結果を用いて、ヘッダＦ２を復調する。ＬＤＰＣ復号部１８は、ヘッダＦ２の復調処理の結果を復号する（Ｓ１４）。
　［Ｔ５］トラッキング２：トラッキング部２４は、第二ヘッダブロックＦ２２内の既知信号系列である「ＧＩ」を用いてトラッキングを施す（Ｓ１８）。
　［Ｔ６］合成２：合成部１５Ｃは、第二ヘッダブロックＦ２２内の複数のヘッダ系列（－ｃｓ１，－ｃｓ２）を合成する（Ｓ１９）。
　［Ｔ７］ヘッダチェック：ヘッダ解析部１９は、区間［Ｔ４］におけるヘッダＦ２の復号により得られたヘッダ情報について、誤り検出を実施する（Ｓ１５）。なお、図１１では、区間［Ｔ７］ではヘッダ誤りが検出されない場合を想定している（Ｓ１５、ＮＯ）。このため、制御部２３Ｃは、区間［Ｔ７］における誤り検出結果に従って、区間［Ｔ６］の「合成２」の処理を合成部１５Ｃに停止させる。
　［Ｔ８］ペイロード復調・復号：ヘッダ解析部１９が取得したヘッダ情報に含まれるＭＣＳに従って（Ｓ１６）、復調部１７は、ペイロードを復調する。ＬＤＰＣ復号部１８は、ペイロードの復調処理の結果を復号する。これにより、ペイロードＦ３の復号が完了する（Ｓ１７）。
　図１１では、制御部２３Ｃは、区間［Ｔ３］において、第一ヘッダブロックの「ｃｓ１」及び「ｃｓ２」を選択部２５に選択させ、更に、第一ヘッダブロックの「ｃｓ１」及び「ｃｓ２」を合成部１５Ｃに合成させる。
　次に、制御部２３Ｃは、区間［Ｔ４］において、第一ヘッダブロック合成後の信号を復調部１７に復調させ、その結果をＬＤＰＣ復号部１８にＬＤＰＣ復号させる。
　制御部２３Ｃは、区間［Ｔ４］と同時に、区間［Ｔ５］及び区間［Ｔ６］の制御を開始する。即ち、制御部２３Ｃは、区間［Ｔ５］において、第二ヘッダブロックのトラッキングをトラッキング部２４に開始させ、区間［Ｔ６］において、第二ヘッダブロックの「－ｃｓ１」及び「－ｃｓ２」を選択部２５に選択させ、更に、第二ヘッダブロックの「－ｃｓ１」及び「－ｃｓ２」を合成部１５Ｃに合成させる。
　一方、第一ヘッダブロックについてＬＤＰＣ復号の結果得られたヘッダ情報に対し、ヘッダ解析部１９において誤りが検出されなかった場合、制御部２３Ｃは、区間［Ｔ６］における合成処理を合成部１５Ｃに停止させる。
　合成処理を停止した後に得られたＭＣＳに従って、制御部２３Ｃは、区間［Ｔ８］においてペイロードＦ３を、復調部１７及びＬＤＰＣ復号部１８に復調及び復号させる。
　＜図１２、図１３の動作の説明＞
　図１２は、第一ヘッダブロックＦ２１を用いてヘッダを復号した結果、ヘッダ誤りが検出された場合の無線通信装置１０Ｅの動作例を表し、必要に応じて図１３を参照して説明する。
　無線通信装置１０Ｅの各部は、図１２に示した各区間［Ｔ１］～［Ｔ１１］においてそれぞれ次のように処理する。
　［Ｔ１］初期同期：初期同期部１４Ｃは、プリアンブルＦ１を用いて初期同期を施す（Ｓ１１）。
　［Ｔ２］トラッキング１：トラッキング部２４は、第一ヘッダブロックＦ２１内の既知信号系列である「ＧＩ」を用いてトラッキングを施す（Ｓ１２）。
　［Ｔ３］合成１：合成部１５Ｃは、第一ヘッダブロックＦ２１内の複数のヘッダ系列（ｃｓ１、ｃｓ２）を合成する（Ｓ１３）。
　［Ｔ４］ヘッダ復号１：復調部１７は、第一ヘッダブロックＦ２１内の複数ヘッダ系列の合成結果を用いて、ヘッダＦ２を復調する。ＬＤＰＣ復号部１８は、ヘッダＦ２の復調処理の結果を復号する（Ｓ１４）。
　［Ｔ５］トラッキング２：トラッキング部２４は、第二ヘッダブロックＦ２２内の既知信号系列である「ＧＩ」を用いてトラッキングを施す（Ｓ１８）。
　［Ｔ６］合成２：合成部１５Ｃは、第二ヘッダブロックＦ２２内の複数のヘッダ系列（－ｃｓ１，－ｃｓ２）を合成する（Ｓ１９）。
　［Ｔ７］ヘッダチェック１：ヘッダ解析部１９は、区間［Ｔ４］におけるヘッダＦ２の復号により得られたヘッダ情報について、誤り検出を実施する（Ｓ１５）。なお、図１２では、区間［Ｔ７］ではヘッダ誤りが検出された場合を想定している（Ｓ１５、ＹＥＳ）。このため、制御部２３Ｃは、区間［Ｔ７］における誤り検出結果に従って、区間［Ｔ６］の「合成２」の処理を合成部１５Ｃに継続させる。
　［Ｔ８］ヘッダ復号２：復調部１７は、第二ヘッダブロックＦ２２内の複数のヘッダ系列の合成結果を用いて、ヘッダＦ２を復調する。ＬＤＰＣ復号部１８は、ヘッダＦ２の復調処理の結果を復号する（Ｓ２０）。
　［Ｔ９］ペイロード復調・復号：ヘッダ解析部１９が取得したヘッダ情報に含まれるＭＣＳに従って（Ｓ２２）、復調部１７はペイロードＦ３を復調する。ＬＤＰＣ復号部１８は、ペイロードＦ３の復調処理の結果を復号する（Ｓ２３）。
　［Ｔ１０］ペイロードバッファリング：区間［Ｔ８］の復号結果として、バッファ１６は、ＭＣＳが制御部２３Ｃからフィードバックされるまで受信信号のペイロードＦ３をバッファリングする。
　［Ｔ１１］ヘッダチェック２：ヘッダ解析部１９は、区間［Ｔ８］におけるヘッダＦ２の復号により得られたヘッダ情報について、誤り検出を実施する（Ｓ２１）。
　図１２では、制御部２３Ｃは、区間［Ｔ３］において、第一ヘッダブロックの「ｃｓ１」及び「ｃｓ２」を選択部２５に選択させ、更に、第一ヘッダブロックの「ｃｓ１」及び「ｃｓ２」を合成部１５Ｃに合成させる。
　次に、制御部２３Ｃは、区間［Ｔ４］において、第一ヘッダブロック合成後の信号を復調部１７に復調させ、その結果をＬＤＰＣ復号部１８にＬＤＰＣ復号させる。
　制御部２３Ｃは、区間［Ｔ４］と同時に、区間［Ｔ５］及び区間［Ｔ６］の制御を開始する。即ち、制御部２３Ｃは、区間［Ｔ５］において、第二ヘッダブロックのトラッキングをトラッキング部２４に開始させ、区間［Ｔ６］において、第二ヘッダブロックの「－ｃｓ１」及び「－ｃｓ２」を選択部２５に選択させ、更に、第二ヘッダブロックの「－ｃｓ１」及び「－ｃｓ２」を合成部１５Ｃに合成させる。
　一方、第一ヘッダブロックについてＬＤＰＣ復号の結果得られたヘッダ情報に対し、ヘッダ解析部１９において誤りが検出された場合、制御部２３Ｃは、区間［Ｔ６］における合成処理を合成部１５Ｃに継続させる。更に、制御部２３Ｃは、区間［Ｔ６］の合成結果を用いて、区間［Ｔ８］において、合成後のヘッダＦ２を復調部１７に復調させ、更に、復調結果としての軟判定値をＬＤＰＣ復号部１８に復号させる。
　また、ヘッダ解析部１９が区間［Ｔ８］のヘッダ復号結果からヘッダの誤りを検出しなかった場合には、制御部２３Ｃは、ペイロードＦ３をバッファ１６に一時的に格納し、ペイロードＦ３を復調部１７及びＬＤＰＣ復号部１８に復調及び復号させる。
　一方、仮に区間［Ｔ１１］の「ヘッダチェック２」においてヘッダの誤りが検出された場合には、制御部２３Ｃは、ペイロードの復調及び復号を、復調部１７及びＬＤＰＣ復号部１８に停止させる（Ｓ２４）。
　本実施形態では、受信機としての無線通信装置１０Ｅが既知信号「ＧＩ」を用いてトラッキングした場合、受信信号のＳＮＲが低いと、「ＧＩ」毎にトラッキング性能のばらつきが生じる。トラッキング性能のばらつきとは具体的に以下の現象のことである。
　まず、トラッキング部２４が第一ヘッダブロックの「ＧＩ」（以下、第一既知系列と呼ぶ）を用いてトラッキング処理を実施し、受信機の搬送波周波数及びサンプルクロック周波数が送信機と同期する状況がある。一方、トラッキング部２４が第二ヘッダブロックの「ＧＩ」（以下、第二既知系列と呼ぶ）を用いてトラッキング処理を実施した場合に受信信号のＳＮＲが低いと同期がずれる状況がある。
　或いは、トラッキング部２４が第一既知系列を用いてトラッキング処理を実施した場合には同期がはずれていても、第二既知系列を用いてトラッキングを実施した場合には同期が確立する状況もある。このように、ＳＮＲが低いと、トラッキングに用いる「ＧＩ」によっては同期が確立する場合と同期がずれる場合がある。
　このような状況に鑑みて、図１０に示す無線通信装置１０Ｅは、第一既知系列を用いてトラッキング処理が実施されている第一ヘッダ系列（ｃｓ１）と第二ヘッダ系列（ｃｓ２）の合成を、第二既知系列を用いたトラッキング処理の影響を受けずに実施できる。
　一方で、第三ヘッダ系列（－ｃｓ１）及び第四ヘッダ系列（－ｃｓ２）は、第二既知系列を用いたトラッキング処理が実施されたヘッダ系列である。従って第三ヘッダ系列と第四ヘッダ系列の合成は、第一既知系列を用いたトラッキング処理の影響を小さくしたものとなっている。
　以上のヘッダブロックの合成により、無線通信装置１０Ｅは、トラッキング性能のばらつきの影響を小さくした合成が可能となる。従って、第一ヘッダブロックの合成結果を用いたＬＤＰＣ復号と、第二ヘッダブロックの合成結果を用いたＬＤＰＣ復号を別々に行うことは、ヘッダ復号結果が誤る可能性を小さくすることにつながる。
　さらに、合成によるヘッダのＳＮＲの向上により、ＬＤＰＣ復号部１８はヘッダの復号に要する処理の反復回数を所定より少なくできる。これにより各ヘッダブロックの合成結果を用いたヘッダ復号に要する復号時間が短縮される。復号時間短縮により、受信機が使用するペイロード格納用のバッファ１６のメモリ容量を削減できる。
　また、第一ヘッダブロックを用いた復号においてヘッダ誤りが検出されなかった場合には、無線通信装置１０Ｅは、第二ヘッダブロックの復調及び復号は実施せずに中断する。これにより、受信環境が比較的良好な状況においては、受信にかかる消費電力を平均的に低減する効果も得られる。
　＜変形例の説明＞
　受信信号をトラッキングする場合には、図１０に示すトラッキング部２４のように、既知系列「ＧＩ」を用いたトラッキングが多い。
　一方、既知信号を用いたトラッキング制御の他に、例えば、変形コスタスループを用いた同期（Modified Costas, Hard-Limited Costas）制御、「Decision-Feedback-Equalizer」の硬判定を用いた同期制御、又は、ブラインド等化方式も知られている。これらの制御は、未知の情報信号に対して同期、等化を施す方式（以下、判定帰還型制御と呼ぶ）である。
　判定帰還型制御を、例えば、トラッキング部２４の制御に適用することも考えられる。しかし、判定帰還型制御では、ペイロードに用いられている変調方式が不明な状況下では、同期性能又は等化性能が劣化するという課題がある。
　そこで、トラッキングの制御に判定帰還型制御を用いた場合の同期性能の劣化を防ぐために、ペイロードの同期処理を実施する場合に、ＭＣＳが判明するまでペイロードをバッファリングする。しかし、ＭＣＳが判明するまでペイロードをバッファリングする場合には、バッファ１６において使用されるメモリ容量が増大するのは避けられない。
　図１０に示した無線通信装置１０Ｅの変形例として、判定帰還型制御を採用した無線通信装置１０Ｆ、１０Ｇの構成を図１４及び図１５に示す。
　＜図１４の無線通信装置１０Ｆの説明＞
　図１４に示した無線通信装置１０Ｆでは、トラッキング部２４の出力と、選択部２５の入力との間に判定帰還型等化器２６が接続されている。それ以外の構成は図１０の無線通信装置１０Ｅと同一であり、説明を省略する。
　判定帰還型等化器２６は、判定帰還型制御を採用した等化器（Equalizer）である。即ち、判定帰還型等化器２６は、送信機と無線通信装置１０Ｆとの間の伝送路の伝搬状態を推定し、伝送路上において生じた受信信号の歪みの影響を排除し、送信側と同じ信号を復元させる。また、判定帰還型等化器２６は、出力を入力側に帰還して制御誤差を検出し、誤差が小さくなるように制御する。但し、受信信号を未知信号として処理するので、ペイロードの変調方式が不明な状況下では等化性能が劣化する。
　そこで、図１４に示した無線通信装置１０Ｆは、ヘッダＦ２の復号によりヘッダ解析部１９において得られるＭＣＳを、制御部２３Ｄが判定帰還型等化器２６に与えるように制御する。判定帰還型等化器２６は、制御部２３Ｄから入力されるＭＣＳによりペイロードの変調方式を知ることができる。これにより、判定帰還型等化器２６における制御誤差が低減され、等化性能の劣化が防止される。
　無線通信装置１０Ｆは、ＬＤＰＣ復号部１８がヘッダの復号において使用する時間を、従来よりも短縮している。従って、ヘッダ解析部１９から判定帰還型等化器２６へのＭＣＳのフィードバックを、受信信号のペイロード受信処理の早期段階において実施できる。これにより、等化性能の劣化を抑制できる。
　＜図１５の無線通信装置１０Ｇの説明＞
　図１５に示した無線通信装置１０Ｇは、図１０のトラッキング部２４の代わりに、判定帰還型トラッキング部２４Ｂを設けた。それ以外の構成は図１０の無線通信装置１０Ｅと同一であるため、説明を省略する。
　判定帰還型トラッキング部２４Ｂは、判定帰還型制御により受信信号のトラッキングを制御する。即ち、判定帰還型トラッキング部２４Ｂは、例えば、変形コスタスループを用いた同期制御或いは「Decision-Feedback-Equalizer」の硬判定を用いた同期制御を実施する。つまり、判定帰還型トラッキング部２４Ｂは、その出力を入力側に帰還して同期誤差を検出し、誤差が小さくなるように制御する。但し、受信信号を未知信号として処理するので、ペイロードの変調方式が不明な状況下では同期性能が劣化する。
　そこで、図１５に示した無線通信装置１０Ｇにおいては、ヘッダの復号によりヘッダ解析部１９において得られるＭＣＳを、制御部２３Ｅが判定帰還型トラッキング部２４Ｂに与えるように制御する。判定帰還型トラッキング部２４Ｂは、制御部２３Ｅから入力されるＭＣＳによりペイロードの変調方式を知ることができる。これにより、判定帰還型トラッキング部２４Ｂにおける制御誤差が低減され、同期性能の劣化が防止される。
　無線通信装置１０Ｇは、ＬＤＰＣ復号部１８がヘッダを復号するために要する時間を従来よりも短縮している。従って、ヘッダ解析部１９から判定帰還型トラッキング部２４ＢへのＭＣＳフィードバックを、受信信号のペイロード受信処理の早期段階において実施できる。これにより、同期性能の劣化を抑制できる。
　以上、図面を参照して各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
　なお、本出願は、２０１２年３月１３日出願の日本特許出願（特願２０１２－０５６１１５）に基づくものであり、その内容はここに参照として取り込まれる。
　１０，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ　無線通信装置
　１１　アンテナ
　１２　無線部
　１３　Ａ／Ｄ変換部
　１４，１４Ｂ　同期部
　１４Ｃ　初期同期部
　１５，１５Ｂ，１５Ｃ　合成部
　１６　バッファ
　１７　復調部
　１８，１８Ｂ　ＬＤＰＣ復号部
　１９　ヘッダ解析部
　２１　軟判定値記憶部
　２２　ＬＤＰＣ復号演算部
　２３，２３Ｂ，２３Ｃ　制御部
　２４　トラッキング部
　２４Ｂ　判定帰還型トラッキング部
　２５　選択部
　２６　判定帰還型等化器
　１００，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ　待機時間制御部

Claims (18)

  1. 　複数のヘッダ系列を有するフレームフォーマットの信号を受信する無線通信装置であって、
    　前記複数のヘッダ系列を復調する復調部と、
    　前記復調された前記ヘッダ系列を復号して前記信号のヘッダ情報を取得する復号部と、を備える、
    　無線通信装置。
  2. 　請求項１に記載の無線通信装置であって、
    　前記複数のヘッダ系列を合成する合成部と、を更に備え、
    　前記復調部は、
    　前記合成された前記複数のヘッダ系列を復調する、
    　無線通信装置。
  3. 　請求項１又は２に記載の無線通信装置であって、
    　前記ヘッダ系列は、ＬＤＰＣ符号により誤り訂正符号化され、
    　前記復調部は、
    　前記誤り訂正符号化された前記ヘッダ系列の軟判定値を算出し、
    　前記復号部は、
    　前記算出された前記ヘッダ系列の軟判定値を誤り訂正復号する、
    　無線通信装置。
  4. 　請求項３に記載の無線通信装置であって、
    　反復復号により前記ヘッダ情報が取得されるまで前記信号のペイロードを格納するバッファと、を更に備え、
    　前記復調部は、
    　前記格納された前記ペイロードを復調して前記ペイロードの軟判定値を算出し、
    　前記復号部は、
    　前記算出された前記ペイロードの軟判定値を誤り訂正復号して前記ペイロードを出力する、
    　無線通信装置。
  5. 　請求項２に記載の無線通信装置であって、
    　前記復調部は、
    　前記複数のヘッダ系列を復調して前記複数のヘッダ系列の各軟判定値を算出し、
    　前記合成部は、
    　前記算出された前記各軟判定値を合成し、
    　前記復号部は、
    　前記合成された軟判定値を誤り訂正復号して前記ヘッダ情報を出力する、
    　無線通信装置。
  6. 　請求項５に記載の無線通信装置であって、
    　前記復号部は、
    　前記算出された前記各軟判定値を格納する軟判定値格納部と、を更に有し、
    　前記復調部は、
    　前記複数のヘッダ系列のうち、いずれかのヘッダ系列の軟判定値を前記軟判定値格納部に格納し、
    　前記合成部は、
    　前記いずれかのヘッダ系列とは異なるヘッダ系列の軟判定値と前記軟判定値格納部に格納された軟判定値とを合成する、
    　無線通信装置。
  7. 　請求項１に記載の無線通信装置であって、
    　前記復調部は、
    　前記複数のヘッダ系列の先頭から末尾の各ヘッダ系列のうち、前記末尾のヘッダ系列を除くいずれかのヘッダ系列を復調して軟判定値を算出し、
    　前記復号部は、
    　前記算出された前記軟判定値を誤り訂正復号して前記ヘッダ情報を出力する、
    　無線通信装置。
  8. 　請求項２，４～６のうちいずれか一項に記載の無線通信装置であって、
    　前記合成部は、
    　前記複数のヘッダ系列の先頭から末尾の各ヘッダのうち、前記末尾のヘッダ系列を除くいずれかのヘッダ系列から２つ以上のヘッダ系列を選択し、前記選択されたヘッダ系列を合成し、
    　前記復調部は、
    　前記合成されたヘッダ系列を復調して軟判定値を算出し、
    　前記復号部は、
    　前記算出された前記軟判定値を誤り訂正復号して前記ヘッダ情報を出力する、
    　無線通信装置。
  9. 　請求項８に記載の無線通信装置であって、
    　所定の第１既知系列を用いて追従同期処理するトラッキング部と、更に備え、
    　前記合成部は、
    　前記追従同期処理後の前記複数のヘッダ系列のうち第１ヘッダ系列と第２ヘッダ系列を合成し、
    　前記復調部は、
    　前記合成されたヘッダ系列の軟判定値を算出し、
    　前記復号部は、
    　前記算出された軟判定値を誤り訂正復号して得られた前記ヘッダ情報に誤りがあるか否かを検出する、
    　無線通信装置。
  10. 　請求項９に記載の無線通信装置であって、
    　前記復号部は、
    　前記ヘッダ情報に誤りが検出されなかった場合、前記ヘッダ情報を基に、前記信号のペイロードを誤り訂正復号する、
    　無線通信装置。
  11. 　請求項９又は１０に記載の無線通信装置であって、
    　前記トラッキング部は、
    　前記ヘッダ情報に誤りが検出された場合、前記第１既知系列とは異なる第２既知系列を用いて追従同期処理し、
    　前記合成部は、
    　前記追従同期処理後の前記複数のヘッダ系列のうち第３ヘッダ系列と第４ヘッダ系列を合成し、
    　前記復調部は、
    　前記合成されたヘッダ系列の軟判定値を算出し、
    　前記復号部は、
    　前記算出された軟判定値を誤り訂正復号して得られた前記ヘッダ情報に誤りがあるか否かを検出する、
    　無線通信装置。
  12. 　請求項１１に記載の無線通信装置であって、
    　前記復号部は、
    　前記ヘッダ情報に誤りが検出されなかった場合、前記ヘッダ情報を基に、前記信号のペイロードを誤り訂正復号する、
    　無線通信装置。
  13. 　請求項１１又は１２に記載の無線通信装置であって、
    　前記復号部は、
    　前記ヘッダ情報に誤りが検出された場合、前記受信された前記信号を破棄する、
    　無線通信装置。
  14. 　請求項１０又は１２に記載の無線通信装置であって、
    　前記受信された信号と、所定の変調方式に従って変調された信号とを基に、前記受信された信号を判定帰還型等化する判定帰還型等化部と、を更に備え、
    　前記ヘッダ情報は、前記所定の変調方式を含み、
    　前記判定帰還型等化部は、
    　前記ヘッダ情報に含まれる前記所定の変調方式を基に、前記受信された信号を判定帰還型等化する、
    　無線通信装置。
  15. 　請求項１０又は１２に記載の無線通信装置であって、
    　前記ヘッダ情報は、前記所定の変調方式を含み、
    　前記トラッキング部は、
    　前記ヘッダ情報に含まれる前記所定の変調方式を基に、前記信号の受信タイミングのずれを調整する、
    　無線通信装置。
  16. 　請求項１～１５のうちいずれか一項に記載の無線通信装置であって、
    　前記復号部は、
    　前記信号のペイロードの復号における反復回数より少ない反復回数で前記信号のヘッダ系列を復号する、
    　無線通信装置。
  17. 　請求項１～１５のうちいずれか一項に記載の無線通信装置であって、
    　前記復号部は、
    　パリティチェックの結果、判定誤りがあることを検出した場合には復号処理を継続し、判定誤りがないことを検出した場合には復号処理を停止する、
    　無線通信装置。
  18. 　複数のヘッダ系列を有するフレームフォーマットの信号を受信する無線通信方法であって、
    　前記複数のヘッダ系列を復調するステップと、
    　前記復調された前記ヘッダ系列を復号して前記信号のヘッダ情報を取得するステップと、を備える、
    　無線通信方法。
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