WO2012111475A1 - 表示装置およびその駆動方法 - Google Patents
表示装置およびその駆動方法 Download PDFInfo
- Publication number
- WO2012111475A1 WO2012111475A1 PCT/JP2012/052697 JP2012052697W WO2012111475A1 WO 2012111475 A1 WO2012111475 A1 WO 2012111475A1 JP 2012052697 W JP2012052697 W JP 2012052697W WO 2012111475 A1 WO2012111475 A1 WO 2012111475A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- potential
- electrode
- switching element
- pixel
- control wiring
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0833—Several active elements per pixel in active matrix panels forming a linear amplifier or follower
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
- G09G2310/0256—Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
Definitions
- the present invention relates to a display device, and more particularly to an active matrix display device and a driving method thereof.
- an active matrix liquid crystal display device including a thin film transistor (TFT) as a switching element is known.
- the display portion of the active matrix liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines (scanning signal lines), the plurality of source bus lines, and a plurality of gates.
- a plurality of pixel forming portions provided corresponding to the intersections with the bus lines are included. These pixel forming portions are arranged in a matrix to constitute a pixel array.
- FIG. 39 is a circuit diagram showing a configuration of a pixel forming portion of a conventional general active matrix type liquid crystal display device.
- the pixel forming portion includes a thin film transistor T91 having a gate electrode connected to a gate bus line GL passing through a corresponding intersection and a source electrode connected to a source bus line SL passing through the intersection.
- the pixel electrode 92 connected to the drain electrode of the thin film transistor T91, the common electrode (counter electrode) COM and the auxiliary capacitance electrode CS provided in common to the plurality of pixel forming portions, the pixel electrode 92, and the common electrode
- a liquid crystal capacitor Clc formed by COM and an auxiliary capacitor Cstg formed by the pixel electrode 92 and the auxiliary capacitor electrode CS are included.
- a pixel capacitor is formed by the liquid crystal capacitor Clc and the auxiliary capacitor Cstg.
- the auxiliary capacitor Cstg is not necessarily provided.
- the first method is a method of alternately applying a high level potential and a low level potential to the common electrode, that is, a method of alternating driving the common electrode.
- the first method when writing to the pixel capacitor is performed in a state where a high level potential is applied to the common electrode, the polarity of the video signal (polarity with respect to the common electrode potential) is set to a negative polarity.
- the polarity of the video signal is made positive.
- the first technique is employed in display devices such as a VA (Vertical Alignment) mode and an IPS (In-Plane Switching) mode.
- the second method is a method in which the common electrodes are separated one by one and each common electrode is driven like a waveform as shown in FIG.
- Vcom1 to Vcom4 are waveforms of the common electrodes corresponding to the first to fourth rows, respectively.
- the second method when writing to the pixel capacitor is performed in a state where a high level potential is applied to the common electrode, the polarity of the video signal is set to a negative polarity, and the common electrode has a low polarity.
- the polarity of the video signal is set to be positive. Note that the second method is adopted in an IPS mode display device.
- the third method is a method of changing the potential of the auxiliary capacitor electrode after writing to the pixel capacitor from the source bus line. According to the third method, after the writing to the pixel capacitor from the source bus line is performed, the switching element called the pixel TFT or the like (the thin film transistor T91 in FIG. 39) is turned off, and the pixel electrode-common The potential of the auxiliary capacitance electrode is changed so that the voltage between the electrodes increases.
- Japanese Patent Application Laid-Open No. 2009-109600 discloses a liquid crystal display device in which a pixel forming portion is configured as shown in FIG. 41 and driven as follows.
- an on-level potential is applied to the line indicated by reference numeral 9 while an off-level potential is applied to the gate bus line GL.
- the thin film transistors T902 and T903 are turned on.
- the video signal potential (the potential of the source bus line SL) is applied to the node 901
- the potential of the common electrode COM is applied to the node 902.
- an on-level potential is applied to the gate bus line GL while an off-level potential is applied to the line indicated by reference numeral 9. Accordingly, the thin film transistor T901 is turned on. As a result, a video signal potential is applied to the node 902. That is, the potential of the node 902 rises from the common electrode potential to the video signal potential. At this time, since the node 901 is in a floating state, the potential of the node 901 increases via the capacitor C91 as the potential of the node 902 increases. As described above, a larger voltage is applied between the pixel electrode and the common electrode.
- the first to third methods have the following problems.
- the first method is difficult to apply to high-speed driving because a large load is applied to driving the common electrode, and is disadvantageous from the viewpoint of reducing power consumption.
- the second method cannot be applied to a display device other than a display device in a horizontal electric field mode such as the IPS mode.
- the third technique is disadvantageous from the viewpoint of improving the aperture ratio because the auxiliary capacitance electrode is an essential component.
- the common electrode potential is applied to the node 902 (see FIG. 41) during the first half of one horizontal scanning period. That is, precharge using the common electrode potential is performed. Therefore, the pixel electrode potential is amplified according to the difference between the video signal potential and the common electrode potential.
- the common electrode potential cannot be set freely, the difference between the video signal potential and the common electrode potential cannot be sufficiently increased, and the degree of amplification of the pixel electrode potential is not sufficient.
- an object of the present invention is to realize a display device and a driving method thereof that can remarkably reduce the amplitude of a video signal even when a large panel is employed.
- a plurality of video signal lines there are a plurality of video signal lines, a plurality of scanning signal lines intersecting with the plurality of video signal lines, the plurality of video signal lines, and the plurality of scanning signal lines.
- An active matrix type display device having a plurality of pixel forming portions arranged in a matrix corresponding to the intersections with each other and a common electrode provided in common to the plurality of pixel forming portions.
- a non-selection period that is a period other than the selection period
- a constant potential is applied to the corresponding first control wiring, or a constant high level potential and a constant low level potential are alternately applied
- the corresponding second control wiring is supplied with a potential for turning on the second switching element and the third switching element in the first period, and the second switching element in a period other than the first period.
- a potential to turn off the third switching element is provided,
- a corresponding scanning signal line is given a potential for turning on the first switching element in the second period, and a potential for turning off the first switching element in a period other than the second period. It is characterized by being given.
- the high-level potential and the low-level potential are alternately applied to the first control wiring.
- the corresponding first control wiring includes In a selection period in which a potential lower than the potential of the common electrode is to be applied to the pixel electrode, the high level potential is applied, The low level potential is applied in a selection period in which a potential higher than the potential of the common electrode is to be applied to the pixel electrode.
- a potential that is higher than the reference potential by a predetermined magnitude and the predetermined potential above the reference potential A potential having a value obtained by adding a value Vctla calculated by the following formula to each value of the potential that is lower by the magnitude of is applied to the first control wiring as the high-level potential and the low-level potential. It is characterized by.
- Vctla ⁇ Vg ⁇ (Ctr + Clc + Cp) / Ctr
- ⁇ Vg the magnitude of the change in the potential of the pixel electrode caused by the change in the potential of the scanning signal line during the transition from the selection period to the non-selection period
- Clc the capacitance of the first capacitor
- Ctr represents the capacitance value of the second capacitor
- Cp represents the capacitance value of the parasitic capacitance.
- a value Vctla calculated by the following equation is added to the value of the reference potential.
- a potential of a certain value is supplied to the first control wiring as the constant potential.
- Vctla ⁇ Vg ⁇ (Ctr + Clc + Cp) / Ctr
- ⁇ Vg represents the magnitude of the change in the potential of the pixel electrode caused by the change in the potential of the scanning signal line during the transition from the selection period to the non-selection period
- Clc represents the capacitance of the first capacitor.
- Ctr represents the capacitance value of the second capacitor
- Cp represents the capacitance value of the parasitic capacitance.
- the first control wiring is arranged to extend in parallel to the scanning signal line.
- the first control wiring is arranged to extend in parallel with the video signal line.
- a two-layer transparent electrode comprising a first transparent electrode functioning as the pixel electrode and a second transparent electrode including a capacitance forming electrode portion for forming the second capacitance between the pixel electrode and the pixel electrode;
- a ninth aspect of the present invention is the eighth aspect of the present invention,
- the second transparent electrode is formed in a lattice shape so as to have a portion extending in parallel with the scanning signal line and a portion extending in parallel with the video signal line, and is electrically separated from the capacitor forming electrode portion.
- a grid-like electrode portion, The grid electrode portion functions as the first control wiring.
- a tenth aspect of the present invention is the eighth aspect of the present invention,
- the second transparent electrode further includes a shield electrode portion formed in a region between the video signal line and the first transparent electrode and electrically separated from the capacitance forming electrode portion. To do.
- An eleventh aspect of the present invention is the tenth aspect of the present invention,
- the shield electrode portion is formed so as to cover the video signal line.
- a twelfth aspect of the present invention is the tenth aspect of the present invention,
- the shield electrode portion is formed in a region between the video signal line and the capacitance forming electrode portion so as not to overlap the video signal line and in a direction in which the scanning signal line extends.
- a thirteenth aspect of the present invention is the tenth aspect of the present invention,
- the shield electrode part functions as the first control wiring.
- a liquid crystal is provided as a display medium between the pixel electrode and the common electrode, Each pixel forming portion forms a pixel composed of a plurality of regions having different alignment states of the liquid crystal,
- the first control wiring is disposed in a region corresponding to a boundary portion of the plurality of regions.
- the amplification circuit unit includes a plurality of amplification stages, A second conduction terminal of the first switching element is connected to a second conduction terminal of a third switching element included in an amplification stage that is electrically farthest from the pixel electrode among the plurality of amplification stages.
- the pixel electrode is connected to a second conduction terminal of a second switching element included in an amplification stage that is electrically closest to the pixel electrode among the plurality of amplification stages, When attention is paid to two successive amplification stages, the second conduction terminal of the second switching element included in the amplification stage that is electrically arranged far from the pixel electrode is electrically close to the pixel electrode. It is connected to the 2nd conduction terminal of the 3rd switching element contained in the amplification stage arranged.
- a sixteenth aspect of the present invention there are provided a plurality of video signal lines, a plurality of scanning signal lines intersecting with the plurality of video signal lines, and a pixel electrode to which a potential corresponding to an image to be displayed is applied.
- a plurality of pixel forming portions arranged in a matrix corresponding to intersections of the plurality of video signal lines and the plurality of scanning signal lines, respectively, and common to the plurality of pixel forming portions.
- the display device A first control wiring crossing at least one of the plurality of video signal lines or the plurality of scanning signal lines; A second control wiring provided to correspond to the plurality of scanning signal lines on a one-to-one basis;
- Each pixel forming part A first capacitor formed by the pixel electrode and the common electrode;
- An amplification circuit unit for amplifying the potential of the pixel electrode; A control terminal connected to the scanning signal line, a first conduction terminal connected to the video signal line, and a first switching element connected to a second conduction terminal to the amplifier circuit unit,
- the amplifier circuit section is A second switching element having a control terminal connected to the second control wiring and a first conduction terminal connected
- One step In a state where a potential for turning off the second switching element and the third switching element is applied to the corresponding second control wiring, a potential for turning on the first switching element is applied to the corresponding scanning signal line.
- a potential for turning off the first switching element is applied to the corresponding scanning signal line, and the second switching element and the third switching element are turned off to the corresponding second control wiring. It is characterized in that a potential to be brought into a state is given.
- the selection period for changing the pixel electrode potential according to the display image includes the first period and the second period.
- the pixel electrode potential is made equal to the video signal potential in the first period, and then amplified in accordance with the difference between the potential of the first control wiring and the video signal potential in the second period. For this reason, even if the amplitude of the video signal is made smaller than before, it is possible to apply the same potential to the pixel electrode as before. Thereby, power consumption is reduced.
- the pixel electrode potential can be amplified with a relatively small load. Therefore, the power consumption can be reduced by reducing the amplitude of the video signal even in a large panel.
- the relationship between the difference between the video signal potential and the common electrode potential and the transmittance (described later “ The pseudo VT characteristic ”) can be adjusted as appropriate.
- the pixel electrode potential is further amplified. For this reason, the amplitude of the video signal can be made significantly smaller than before, and the power consumption is effectively reduced.
- the value of the pixel electrode potential is not affected by voltage fluctuations called “feedthrough voltage”, “pull-in voltage”, and the like. For this reason, it is possible to set the value of the common electrode potential without considering the influence of the voltage fluctuation.
- the value of the common electrode potential is set without considering the influence of voltage fluctuations called “feedthrough voltage”, “pull-in voltage”, etc. It becomes possible to do.
- the number of necessary first control wirings is reduced as compared with the configuration in which the first control wirings are arranged so as to extend in parallel with the video signal lines. For this reason, the fall of the aperture ratio by providing a 1st control wiring can be suppressed.
- the same timing is provided from one first control wiring to a plurality of third switching elements.
- no precharge potential is applied.
- the load applied to each first control wiring can be reduced.
- the second capacitor is formed by the two layers of transparent electrodes, the capacitance value of the second capacitor can be increased. For this reason, it becomes possible to amplify the pixel electrode potential more greatly. Thereby, the amplitude of the video signal can be remarkably reduced, and the power consumption is more effectively reduced.
- the transparent electrode formed in a lattice shape functions as the first control wiring. For this reason, the resistance of the first control wiring is reduced, and the aperture ratio can be improved.
- the shield electrode portion is provided in the region between the first transparent electrode functioning as the pixel electrode and the video signal line, the influence of the fluctuation of the video signal potential on the pixel electrode potential. Can be reduced.
- the shield electrode portion is formed so as to cover the video signal line, it is possible to effectively reduce the influence of the fluctuation of the video signal potential on the pixel electrode potential. .
- the capacitance formed between the video signal line and the shield electrode portion is relatively small, the fluctuation of the video signal potential is reduced while reducing the wiring capacitance of the video signal line. It is possible to reduce the influence on the pixel electrode potential.
- one electrode functions as both the shield electrode portion and the first control wiring. For this reason, even in a display device having a higher-definition display unit, it is possible to reduce the influence of fluctuations in the video signal potential on the pixel electrode potential.
- a display device (alignment-divided liquid crystal display device) that employs liquid crystal as a display medium and includes pixels composed of a plurality of regions in which the alignment state of the liquid crystal is different from each other, it overlaps with a dark line.
- the first control wiring is formed. For this reason, the fall of the aperture ratio by providing a 1st control wiring is suppressed effectively.
- the pixel electrode potential is amplified in a plurality of stages during the selection period. For this reason, the amplitude of the video signal can be made significantly smaller than before, and the power consumption is greatly reduced as compared with the conventional one.
- the same effect as that of the first aspect of the present invention can be achieved in the display device driving method.
- FIG. 6 is an equivalent circuit diagram illustrating a configuration of a typical pixel formation portion (portion for forming one pixel) in the display device of the present invention. It is a signal waveform diagram for demonstrating operation
- 1 is a block diagram showing an overall configuration of an active matrix liquid crystal display device according to a first embodiment of the present invention. In the said 1st Embodiment, it is a figure which shows the arrangement
- FIG. 6 is a diagram for describing a layout in the vicinity of a pixel formation portion in the first embodiment. It is a signal waveform diagram for demonstrating the drive method in the said 1st Embodiment.
- FIG. 6 is a signal waveform diagram for describing an operation of a pixel formation unit in a selection period in the first embodiment.
- FIG. 6 is a signal waveform diagram for explaining an example of the operation in the pixel formation portion in the first embodiment.
- FIG. 6 is a signal waveform diagram for explaining an example of the operation in the pixel formation portion in the first embodiment. It is a signal waveform diagram for demonstrating the drive method in the 2nd Embodiment of this invention.
- the said 2nd Embodiment it is a signal waveform diagram for demonstrating operation
- it is a signal waveform diagram for demonstrating an example of the operation
- It is a figure which shows the layout of the pixel formation part vicinity in a 1st modification.
- FIG. 10 is a diagram illustrating an arrangement relationship between a pixel formation portion and each line in the first modification example. It is a signal waveform diagram for demonstrating the drive method in the said 1st modification.
- FIG. 17 is an equivalent circuit diagram including a parasitic capacitance between the source bus line and the transparent electrode and a capacitance formed between the shield electrode and the transparent electrode in the seventh modification example. It is a figure which shows the layout of the pixel formation part vicinity in an 8th modification.
- FIG. 31 is a sectional view taken along line AA in FIG. 30. It is a figure which shows the layout of the pixel formation part vicinity in a 9th modification. It is a figure which shows another example of the layout of the pixel formation part vicinity in a 9th modification.
- FIG. 38 is a signal waveform diagram for describing an operation of a pixel formation portion in a selection period in the twelfth modification. It is a circuit diagram which shows the structure of the pixel formation part of the conventional general active matrix type liquid crystal display device. It is a signal waveform diagram for demonstrating an example of the drive method of the common electrode in a prior art example. It is an equivalent circuit diagram which shows an example of a structure of the pixel formation part in a prior art example.
- the term “amplification” is used to mean that the difference between the pixel electrode potential and the common electrode potential is increased.
- FIG. 1 is an equivalent circuit diagram showing a configuration of a typical pixel forming portion (portion for forming one pixel) in the display device of the present invention.
- the pixel forming portion includes three thin film transistors T1, T2, and T3 and two capacitors Clc and Ctr.
- the gate bus line GL and the source bus line SL as a wiring passing through the pixel formation portion, a wiring indicated by a symbol RST (hereinafter referred to as “reset wiring”) and a wiring indicated by a symbol CTL (hereinafter referred to as “control”). Wiring ”) is provided.
- the capacitance Clc is referred to as “first capacitance”, and the capacitance Ctr is referred to as “second capacitance”. Further, regarding the first capacitance Clc and the second capacitance Ctr, the capacitance values thereof are also denoted by the same symbols “Clc” and “Ctr”, respectively.
- the control wiring CTL is shown to extend in parallel to the gate bus line GL, but the present invention is not limited to this.
- the connection relationship between the components in the pixel forming section is as follows.
- the gate electrode is connected to the gate bus line GL
- the source electrode is connected to the source bus line SL
- the drain electrode is connected to one end of the second capacitor Ctr.
- the gate electrode is connected to the reset wiring RST
- the source electrode is connected to the source bus line SL
- the drain electrode is connected to the other end of the second capacitor Ctr and one end of the first capacitor Clc.
- the gate electrode is connected to the reset wiring RST, the source electrode is connected to the control wiring CTL, and the drain electrode is connected to one end of the second capacitor Ctr.
- One end of the first capacitor Clc is connected to the drain electrode of the thin film transistor T2 and the other end of the second capacitor Ctr, and the other end of the first capacitor Clc is connected to the common electrode COM.
- One end of the second capacitor Ctr is connected to the drain electrode of the thin film transistor T1 and the drain electrode of the thin film transistor T3, and the other end of the second capacitor Ctr is connected to the drain electrode of the thin film transistor T2 and one end of the first capacitor Clc.
- the first capacitance Clc corresponds to the liquid crystal capacitance.
- the pixel electrode 101 exists at one end of the first capacitor Clc. That is, the first capacitor Clc is formed by the pixel electrode 101 and the common electrode COM. Further, a capacitor (capacitor for amplifying the pixel electrode potential) is formed at one end of the second capacitor Ctr between the pixel electrode 101 and an electrode electrically connected to the pixel electrode 101.
- An electrode (hereinafter referred to as “amplification electrode”) 102 exists.
- the potential of the pixel electrode 101 (pixel electrode potential) is represented by the symbol Vpix
- the potential of the amplification electrode 102 (amplification electrode potential) is represented by the symbol Vint.
- the first switching element is realized by the thin film transistor T1
- the second switching element is realized by the thin film transistor T2
- the third switching element is realized by the thin film transistor T3, and the first switching element is realized by the control wiring CTL.
- the control wiring is realized, and the second control wiring is realized by the reset wiring RST.
- the gate electrode corresponds to the control terminal
- the source electrode corresponds to the first conduction terminal
- the drain electrode corresponds to the second conduction terminal.
- the amplifying circuit unit 13 for amplifying the pixel electrode potential Vpix is realized by the thin film transistor T2, the thin film transistor T3, and the second capacitor Ctr.
- FIG. 2 is a signal waveform diagram for explaining the operation of the pixel formation section in the selection period (period for writing to the first capacitor Clc in accordance with the image to be displayed in each pixel formation section).
- the length of the selection period typically corresponds to the length of one horizontal scanning period in a conventional display device.
- the symbol Vdata represents the video signal potential (the potential of the source bus line SL)
- the symbol Vctl represents the potential of the control wiring CTL.
- the selection period horizontal scanning period
- the selection period is the first half period (hereinafter referred to as “precharge period”) Ta and the second half period (hereinafter referred to as “amplification period”).
- Tb the first half period
- amplification period the second half period
- one frame period includes a selection period including the precharge period Ta and the amplification period Tb, and a non-selection period that is a period other than the selection period.
- the length of the precharge period Ta and the length of the amplification period Tb are not necessarily equal. Note that since the same operation is performed for a frame in which positive polarity writing is performed and a frame in which negative polarity writing is performed, the following description will be focused on a frame in which positive polarity writing is performed.
- the gate line GL is supplied with an off-level (low level in the example shown in FIG. 2) potential, and the reset wiring RST is on-level (high level in the example shown in FIG. 2). ) Potential.
- the thin film transistor T1 is turned off and the thin film transistors T2 and T3 are turned on.
- the pixel signal 101 is supplied with the video signal potential Vdata, and the amplification electrode 102 is supplied with the control wiring potential Vctl.
- the video signal potential Vdata is a potential determined according to the display image.
- the amplification period Tb an on-level potential is applied to the gate bus line GL while an off-level potential is applied to the reset wiring RST.
- the thin film transistor T1 is turned on and the thin film transistors T2 and T3 are turned off.
- the video signal potential Vdata is applied to the amplification electrode 102. That is, the amplification electrode potential Vint rises from Vctl to Vdata.
- the pixel electrode potential Vpix increases via the second capacitor Ctr as the amplification electrode potential Vint increases.
- the magnitude V1 of the increase in the pixel electrode potential Vpix at this time is expressed by the following equation (1).
- Cp represents the capacitance value of the parasitic capacitance.
- the value of the pixel electrode potential Vpix is “Vdata + V1”.
- the potential of the gate bus line GL changes from the on level to the off level.
- a voltage fluctuation ⁇ Vg called “feedthrough voltage”, “pull-in voltage” or the like occurs in the pixel electrode potential Vpix.
- the pixel electrode potential Vpix has a value represented by the following equation (2). Note that when positive writing is performed, a voltage variation ⁇ Vg is generated so that the difference between the pixel electrode potential and the common electrode potential is small. When negative writing is performed, the pixel electrode potential and the common electrode potential are changed. The voltage fluctuation ⁇ Vg occurs so that the difference becomes large.
- the pixel electrode potential Vpix is maintained at the value expressed by the above equation (2) during the period from the occurrence of the voltage fluctuation ⁇ Vg after the selection period ends until the writing is performed in the next frame (however, the leak current is Ignoring potential fluctuations caused by the above).
- the pixel electrode potential changing step is realized by the operation in the selection period
- the pixel electrode potential maintaining step is realized by the operation in the non-selection period.
- the first step is realized by the operation in the precharge period Ta
- the second step is realized by the operation in the amplification period Tb.
- the pixel electrode potential Vpix is equal to the video signal potential Vdata at the end of the selection period. From this and the above equation (2), according to the display device of the present invention, the pixel electrode potential Vpix at the end of the selection period is (Ctr / (Ctr + Clc + Cp)) ⁇ (Vdata ⁇ Vctl) compared to the conventional display device. It can be seen that only the size of can be increased. Further, from the above equation (2), it is understood that the pixel electrode potential is amplified according to the magnitude of (Vdata ⁇ Vctl) during the amplification period Tb. Furthermore, the above equation (2) can be modified as shown in the following equation (3).
- the pixel signal potential Vpix is based on the potential obtained by amplifying the video signal potential Vdata by (1+ (Ctr / (Ctr + Clc + Cp))) times than the conventional one. It is understood that the value is determined. Further, it is understood that the pixel electrode potential Vpix is offset based not only on the voltage fluctuation ⁇ Vg but on the value of the control wiring potential Vctl.
- control wiring CTL may be DC driving or AC driving.
- AC driving typically, when positive writing is performed (when the video signal potential Vdata is higher than the common electrode potential), the control wiring potential Vctl is set to a low level, and negative writing is performed. Is performed (when the video signal potential Vdata is lower than the common electrode potential), the control wiring potential Vctl is set to the high level. From the above equation (3), it is understood that the pixel electrode potential Vpix is amplified more greatly by driving the control wiring CTL with AC in this way.
- FIG. 3 is a diagram showing the relationship between the difference between the video signal potential and the common electrode potential and the transmittance.
- the characteristic representing the relationship between the liquid crystal applied voltage and the transmittance in the liquid crystal display device is referred to as “VT characteristic”. Therefore, the characteristic representing the relationship shown in FIG. 3 is referred to as “pseudo VT characteristic” for convenience.
- a solid line denoted by reference numeral 71 represents a pseudo VT characteristic in a conventional display device.
- the “difference between the video signal potential and the common electrode potential” necessary to obtain the same transmittance as the conventional one is smaller than the conventional one. Therefore, according to the display device of the present invention, when the control wiring CTL is DC driven, a pseudo VT characteristic represented by, for example, a thick solid line denoted by reference numeral 72 is obtained. Further, the pseudo VT characteristic can be shifted by driving the control wiring CTL with AC. For example, if the control wiring potential Vctl is set to a relatively low level when positive polarity writing is performed, and the control wiring potential Vctl is set to a relatively high level when negative polarity writing is performed, the pixel electrode potential Vpix is increased by the amplification period Tb. It is greatly amplified.
- a pseudo VT characteristic represented by a thick dotted line indicated by reference numeral 73 is obtained.
- the control wiring potential Vctl is set to a relatively high level when positive polarity writing is performed and the control wiring potential Vctl is set to a relatively low level when negative polarity writing is performed, the pixel electrode potential Vpix in the amplification period Tb is set. The degree of amplification is reduced. Thereby, for example, a pseudo VT characteristic represented by a thick dotted line indicated by reference numeral 74 is obtained.
- FIG. 4 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention.
- the liquid crystal display device includes a display unit 100, a display control circuit 200, a gate driver 300, a source driver 400, a reset wiring driver 500, and a control wiring driver 600.
- the display unit 100 is provided corresponding to a plurality of source bus lines SL, a plurality of gate bus lines GL, and intersections of the plurality of source bus lines SL and the plurality of gate bus lines GL. And a plurality of pixel formation portions.
- the display unit 100 includes a reset wiring RST provided to correspond to the gate bus line GL on a one-to-one basis and a control wiring CTL provided to correspond to the gate bus line GL on a one-to-one basis.
- a reset wiring RST provided to correspond to the gate bus line GL on a one-to-one basis
- a control wiring CTL provided to correspond to the gate bus line GL on a one-to-one basis.
- the display control circuit 200 receives the image data DAT and the timing signal group TG, and controls the control signal SG for controlling the operation of the gate driver 300, the control signal SS for controlling the operation of the source driver 400, and the image data DAT.
- a control signal SR for controlling the operation of the reset wiring driver 500, and a control signal SC for controlling the operation of the control wiring driver 600 are output.
- Each control signal is composed of one or a plurality of signals.
- the control signal SG includes a start pulse signal indicating the start timing of the vertical scanning period and a clock signal for controlling the timing of the shift operation in the shift register in the gate driver 300.
- the gate driver 300 drives the gate bus line GL based on the control signal SG.
- the source driver 400 drives the source bus line SL based on the control signal SS.
- the reset wiring driver 500 drives the reset wiring RST based on the control signal SR.
- the control wiring driver 600 drives the control wiring CTL based on the control signal SC.
- FIG. 5 is a diagram illustrating an arrangement relationship between the pixel formation portion and each line (source bus line SL, gate bus line GL, reset wiring RST, and control wiring CTL).
- the supply direction of the video signal from the source bus line SL to the pixel formation portion is indicated by an arrow.
- R, G, and B respectively indicate a red pixel formation portion, a green pixel formation portion, and a blue pixel formation portion.
- the video signal is supplied from the source bus line SL arranged on the same side (left side in this example) in all the pixel forming portions.
- the gate metal forming the gate bus line GL and the source metal forming the source bus line SL are arranged so as to be orthogonal to each other.
- the reset wiring RST and the control wiring CTL are formed of gate metal and are disposed so as to extend in parallel with the gate bus line GL.
- the pixel electrode 101 is provided in a portion other than the region where the reset wiring RST, the gate bus line GL, and the control wiring CTL are disposed in the region between two adjacent source bus lines SL.
- the transparent electrode 11 that functions as is formed.
- the electrode 12 functioning as the amplification electrode 102 described above is formed by gate metal between two adjacent source bus lines SL as shown in FIG.
- the drain electrode of the thin film transistor T1 and the electrode 12 are electrically connected by a source metal denoted by reference numeral SE1 and a contact CT1.
- the drain electrode of the thin film transistor T2 and the transparent electrode 11 are electrically connected by a source metal indicated by reference numeral SE2 and a contact CT2.
- the source electrode of the thin film transistor T3 and the control wiring CTL are electrically connected by a source metal indicated by reference numeral SE3 and a contact CT3.
- the drain electrode of the thin film transistor T3 and the electrode 12 are electrically connected by a source metal indicated by reference numeral SE1 and a contact CT1.
- the second capacitor Ctr is formed by the source metal indicated by reference numeral SE2 and the electrode 12.
- a driving method in the present embodiment will be described.
- a constant potential is applied to the control wiring CTL throughout the operation of the liquid crystal display device (see also FIG. 5). That is, direct current drive is performed for the control wiring CTL.
- a positive video signal and a negative video signal are alternately applied to the source bus line SL every horizontal scanning period.
- FIG. 9 is a signal waveform diagram for explaining the operation of the pixel formation portion in the selection period in the present embodiment.
- the selection period is composed of the precharge period Ta and the amplification period Tb.
- the control wiring potential Vctl is set to a value lower than the common electrode potential Vcom.
- an on-level potential is applied to the reset wiring RST while an off-level potential is applied to the gate bus line GL.
- the thin film transistor T1 is turned off and the thin film transistors T2 and T3 are turned on.
- the transparent electrode 11 that functions as the pixel electrode 101 is supplied with the video signal potential Vdata
- the electrode 12 that functions as the amplification electrode 102 is supplied with the control wiring potential Vctl.
- an on-level potential is applied to the gate bus line GL while an off-level potential is applied to the reset wiring RST.
- the thin film transistor T1 is turned on and the thin film transistors T2 and T3 are turned off.
- the amplification electrode potential Vint rises from Vctl to Vdata.
- the pixel electrode potential Vpix increases by the magnitude V1 shown in the above equation (1).
- the pixel electrode potential Vpix decreases by ⁇ Vg.
- the pixel electrode potential Vpix has a value represented by the above formula (2).
- the control wiring potential Vctl is preferably set to a value Vctla obtained by the following equation (4). More specifically, when the central potential between the maximum potential and the minimum potential that can be applied to the source bus line SL is set as a reference potential, the control wiring potential Vctl is a value obtained by the following formula (4) as the reference potential value. It is preferably set to a value obtained by adding Vctla.
- the control wiring potential Vctl is set to the value Vctla shown in the above equation (4), the above equation (3) is transformed as shown in the following equation (5).
- the value of the pixel electrode potential Vpix is not affected by the voltage fluctuation ⁇ Vg. This eliminates the need for counter adjustment (setting the common electrode potential Vcom in consideration of the voltage fluctuation ⁇ Vg). Therefore, when the control wiring potential Vctl is set to the value represented by the above equation (4), the common electrode potential Vcom is set to the median value of the video signal potential Vdata (the median value of the maximum potential and the minimum potential). It ’s fine.
- the control wiring potential Vctl is set to ⁇ 0.5 V from the above equation (4). It ’s fine.
- the operation in the pixel formation portion is as follows (see FIG. 10).
- the pixel electrode potential Vpix is 3.0 V, and the amplification electrode potential Vint is ⁇ 0.5 V.
- the amplification electrode potential Vint increases from ⁇ 0.5V to 3.0V.
- the pixel electrode potential Vpix increases from 3.0V to 6.5V.
- the pixel electrode potential Vpix decreases from 6.5 V to 6.0 V due to the voltage fluctuation ⁇ Vg.
- the pixel electrode potential Vpix is ⁇ 3.0 V, and the amplification electrode potential Vint is ⁇ 0.5 V.
- the amplification electrode potential Vint decreases from ⁇ 0.5V to ⁇ 3.0V.
- the pixel electrode potential Vpix decreases from ⁇ 3.0V to ⁇ 5.5V.
- the pixel electrode potential Vpix decreases from ⁇ 5.5V to ⁇ 6.0V due to the voltage fluctuation ⁇ Vg.
- the common electrode potential Vcom may be set to 0V as shown in FIG. That is, no facing adjustment is necessary.
- control wiring potential Vctl may be set to 0V.
- the common electrode potential Vcom needs to be set to a value lower by ⁇ Vg than the median value of the video signal potential Vdata by adjusting the facing.
- the pixel electrode potential Vpix is made equal to the video signal potential Vdata during the precharge period Ta, and then amplified according to the difference between the video signal potential Vdata and the control wiring potential Vctl during the amplification period Tb. .
- the pixel electrode potential Vpix can be amplified with a relatively small load. Therefore, the power consumption can be reduced by reducing the amplitude of the video signal even in a large panel.
- the off-level potential Voff1 of the gate bus line GL is set to a value represented by the following equation (6).
- Voff1 VdataL ⁇ Vg ⁇ Vm (6)
- VdataL represents the minimum potential of the video signal
- Vm represents the size of a margin (off margin) for reliably maintaining the thin film transistor in the off state.
- control wiring CTL is disposed so as to extend in parallel with the gate bus line GL.
- the number of gate bus lines GL is smaller than the number of source bus lines SL, so that it is necessary as compared with a configuration in which the control wiring CTL is arranged to extend in parallel to the source bus lines SL.
- the number of control wirings CTL is reduced. For this reason, it is possible to suppress a decrease in the aperture ratio due to the provision of the control wiring CTL.
- Second Embodiment> ⁇ 2.1 Configuration> The configuration of the pixel formation unit, the overall configuration, the arrangement relationship between the pixel formation unit and each line, and the layout in the vicinity of the pixel formation unit are the same as those in the first embodiment, and thus description thereof is omitted (FIGS. 1 and 4). FIG. 5 and FIG. 6).
- a constant high level potential and a constant low level potential are alternately applied to the control wiring CTL every frame (one vertical scanning period). That is, AC driving is performed for the control wiring CTL.
- a positive video signal and a negative video signal are alternately applied to the source bus line SL every horizontal scanning period. At any time, video signals having the same polarity are given to all the source bus lines SL.
- a method called “1H line inversion driving” is adopted for the polarity inversion of the pixel.
- FIG. 13 is a signal waveform diagram for explaining the operation of the pixel formation portion in the selection period in the present embodiment.
- the control wiring potential Vctl is negative.
- the control wiring potential Vctl is positive. In this way, by driving the control wiring CTL with alternating current, the pixel electrode potential Vpix is greatly amplified as compared with the first embodiment.
- the video signal potential Vdata varies between ⁇ 2.0 V and 2.0 V
- the control wiring potential Vctl when the positive writing is performed is
- the control wiring potential Vctl when the negative polarity writing is performed is set to ⁇ 2.0 V and the voltage fluctuation ⁇ Vg is 0.5 V
- the operation of the pixel formation unit in the selection period Is as follows (see FIG. 14).
- the pixel electrode potential Vpix is 2.0 V, and the amplification electrode potential Vint is ⁇ 2.0 V.
- the amplification electrode potential Vint increases from ⁇ 2.0V to 2.0V.
- the pixel electrode potential Vpix rises from 2.0V to 6.0V.
- the pixel electrode potential Vpix decreases from 6.0 V to 5.5 V due to the voltage fluctuation ⁇ Vg.
- the pixel electrode potential Vpix is ⁇ 2.0 V, and the amplification electrode potential Vint is 2.0 V.
- the amplification electrode potential Vint decreases from 2.0V to ⁇ 2.0V.
- the pixel electrode potential Vpix decreases from ⁇ 2.0V to ⁇ 6.0V.
- the pixel electrode potential Vpix decreases from ⁇ 6.0V to ⁇ 6.5V due to the voltage fluctuation ⁇ Vg.
- the pixel electrode 101 is supplied with a potential of ⁇ 6.5V to 5.5V.
- the amplitude of the video signal in order to obtain an amplitude of 12V with respect to the pixel electrode potential Vpix under certain conditions, it is necessary to set the amplitude of the video signal to 6V (see FIGS. 10 and 11).
- the amplitude of the video signal in order to obtain an amplitude of 12V with respect to the pixel electrode potential Vpix under the same conditions as in the first embodiment, the amplitude of the video signal may be 4V.
- the common electrode potential Vcom is ⁇ 0.5 V.
- the control wiring potential Vctl and the negative polarity writing when the positive polarity writing is performed are set to a value lower by 0.5 V, the facing adjustment becomes unnecessary (see FIG. 15). More specifically, when the central potential between the maximum potential and the minimum potential that can be applied to the source bus line SL is set as a reference potential, the potential is higher by a predetermined magnitude (here, 2.0 V) than the reference potential.
- the potential of the value obtained by adding the value Vctla obtained by the above equation (4) to the value is set as the control wiring potential Vctl when the negative polarity writing is performed, and the potential is lower than the reference potential by the predetermined magnitude.
- the pixel electrode potential Vpix can be greatly amplified compared to the first embodiment. For this reason, the amplitude of the video signal can be made significantly smaller than before, and the power consumption is effectively reduced.
- the pixel electrode potential Vpix can be amplified more greatly with a relatively small load. Accordingly, the power consumption can be effectively reduced by significantly reducing the amplitude of the video signal even in a large panel.
- the potential of the gate bus line GL is changed from the on level to the off level by setting the control wiring potential Vctl when the positive polarity writing and the negative polarity writing are respectively set to appropriate values. It becomes possible to cancel the influence of the voltage fluctuation ⁇ Vg. This eliminates the need for facing adjustment, and enables reduction in power consumption and high-speed driving by making the amplitude of the scanning signal smaller than in the prior art. Further, since the control wiring CTL is arranged so as to extend in parallel with the gate bus line GL, a decrease in the aperture ratio due to the provision of the control wiring CTL can be suppressed as in the first embodiment.
- FIG. 16 is a diagram illustrating a layout in the vicinity of the pixel formation portion in the first modification.
- the control wiring CTL is arranged to extend in parallel with the gate bus line GL (see FIG. 6).
- the control wiring CTL extends in parallel to the source bus line SL. It is arranged. Therefore, in the present modification, the control wiring CTL intersects with the gate bus line GL. For this reason, the control wiring CTL is formed not by the gate metal but by the source metal.
- the arrangement relationship between the pixel formation portion and each line is as shown in FIG. 17, for example.
- FIG. 18 is a signal waveform diagram for explaining the driving method in the present modification (see also FIG. 17).
- a positive video signal and a negative video signal are alternately supplied to the source bus line every horizontal scanning period (see FIG. 8).
- video signals having different polarities are applied to two adjacent source bus lines (for example, SL (m) and SL (m + 1)).
- a constant high level potential and a constant low level potential are alternately applied to the control wiring every horizontal scanning period. That is, AC driving is performed for the control wiring.
- two adjacent control wirings for example, CTL (m) and CTL (m + 1) are given different levels of potential.
- each control wiring CTL is connected to a number of thin film transistors T3 equal to the number of source bus lines SL, and all the thin film transistors T3 connected to one control wiring CTL are connected to the control wiring CTL.
- a precharge potential is applied from CTL at the same timing.
- the precharge potential is not applied from the single control wiring CTL to the plurality of thin film transistors T3 at the same timing. Therefore, according to this modification, it is possible to reduce a load applied to one control wiring CTL when precharging is performed.
- FIG. 19 is a diagram showing a layout in the vicinity of the pixel formation portion in the second modification.
- the transparent electrode has one layer (see FIG. 6), but in the present modification, the transparent electrode has two layers. Specifically, an upper transparent layer that functions as the pixel electrode 101 is formed in a portion other than the region where the reset wiring RST, the gate bus line GL, and the control wiring CTL are disposed in the region between the two adjacent source bus lines SL.
- An electrode (first transparent electrode) 11a and a lower transparent electrode (second transparent electrode) 11b functioning as an amplifying electrode (capacitance forming electrode portion) 102 are provided.
- the upper transparent electrode 11a and the lower transparent electrode 11b Two capacitors Ctr are formed.
- the drain electrode of the thin film transistor T1 and the lower transparent electrode 11b are electrically connected by a source metal indicated by reference numeral SE4 and a contact CT4.
- the drain electrode of the thin film transistor T2 and the upper transparent electrode 11a are electrically connected by a source metal indicated by reference numeral SE5 and a contact CT5.
- the source electrode of the thin film transistor T3 and the control wiring CTL are electrically connected by a source metal indicated by reference numeral SE6 and a contact CT6.
- the drain electrode of the thin film transistor T3 and the lower transparent electrode 11b are electrically connected by a source metal indicated by reference numeral SE4 and a contact CT4.
- the second capacitor is formed by the two layers of transparent electrodes (upper layer transparent electrode 11a and lower layer transparent electrode 11b) provided in a relatively wide region of the region between two adjacent source bus lines SL. Ctr is formed. For this reason, the capacitance value of the second capacitor Ctr is larger than in the above embodiments.
- the magnitude V1 of the increase in the pixel electrode potential Vpix in the amplification period Tb is expressed by the above equation (1). From the above equation (1), it is understood that V1 increases as Ctr increases. Thus, according to the present modification, the pixel electrode potential Vpix is amplified more greatly during the amplification period Tb.
- control wiring CTL is arranged so as to extend in parallel with the gate bus line GL, a decrease in the aperture ratio due to the provision of the control wiring CTL is suppressed as in the above embodiments.
- FIG. 20 is a diagram illustrating a layout in the vicinity of the pixel formation portion in the third modification. Similar to the first modification, the control wiring CTL is arranged to extend in parallel with the source bus line SL. Further, as in the second modification, the transparent electrode has two layers. Note that the source electrode of the thin film transistor T3 and the control wiring CTL are directly connected as shown in FIG. With the configuration as described above, as in the first modification, a precharge potential is not applied from one control wiring CTL to a plurality of thin film transistors T3 at the same timing. It is possible to reduce the load applied to the control wiring CTL.
- the capacitance value of the second capacitor Ctr is increased as in the second modification, the pixel electrode potential Vpix is further amplified during the amplification period Tb. For this reason, the amplitude of the video signal can be significantly reduced, and the power consumption is more effectively reduced.
- FIG. 21 is a diagram showing a layout in the vicinity of the pixel formation portion in the fourth modification.
- the lower transparent electrode is divided into two parts as shown in FIG.
- One lower transparent electrode 11b1 functions as the amplification electrode 102
- the other lower transparent electrode 11b2 functions as the control wiring CTL.
- the control wiring CTL is provided in a lattice shape in the display unit 100.
- the source electrode of the thin film transistor T3 and the control wiring CTL are electrically connected by a source metal indicated by reference numeral SE7 and a contact CT7.
- the arrangement relationship between the pixel forming portion and each line is as shown in FIG. 23, for example.
- a capacitance forming electrode portion is realized by the lower transparent electrode 11b1
- a lattice electrode portion is realized by the lower transparent electrode 11b2.
- FIG. 24 is a signal waveform diagram for explaining a driving method in the present modification (see also FIG. 23).
- a positive video signal and a negative video signal are alternately applied to the source bus line SL every horizontal scanning period.
- a constant high level potential and a constant low level potential are alternately applied to the control wiring CTL every horizontal scanning period. That is, AC driving is performed for the control wiring CTL. Focusing on the relationship between the video signal potential and the control wiring potential, when a positive video signal is applied to the source bus line SL, a low level potential is applied to the control wiring CTL, and a negative polarity is applied to the source bus line SL. When a video signal is applied, a high level potential is applied to the control wiring CTL. As described above, in this modification, a method called “1H line inversion driving” is adopted for the polarity inversion of the pixels.
- the control wiring CTL is formed by a transparent electrode. For this reason, the aperture ratio can be improved. Further, since the control wiring CTL is provided in a lattice shape in the display unit 100, the resistance of the control wiring CTL is reduced. Although an example in which the control wiring CTL is AC driven is described here, the control wiring CTL may be DC driven as shown in FIG.
- a fifth modification and a sixth modification described below are liquid crystal display devices (hereinafter referred to as “alignment division type”) including pixels composed of a plurality of regions having different alignment states (inclination directions of liquid crystal molecules) of liquid crystals. Applied to a liquid crystal display device).
- the fifth modification will be described in comparison with the second modification (see FIG. 19), and the sixth modification will be described in comparison with the third modification (see FIG. 20).
- FIG. 25 is a diagram showing a layout in the vicinity of the pixel formation portion in the fifth modification.
- the control wiring CTL is disposed so as not to overlap the transparent electrode in the vertical direction.
- the control wiring CTL is disposed so as to overlap the transparent electrode in the vertical direction.
- the dark line 15 is generated at the boundary of the region in the display unit 100, and the control wiring CTL is overlapped with the dark line 15 generated so as to extend parallel to the gate bus line GL. It is made of gate metal.
- the source electrode of the thin film transistor T3 and the control wiring CTL are electrically connected by the source metal indicated by reference numeral SE8 and the contact CT8.
- control wiring CTL is formed so as to overlap the dark line 15 in the alignment-divided liquid crystal display device, so that the reduction in the aperture ratio due to the provision of the control wiring CTL is effectively suppressed.
- the control wiring CTL may be formed so as to overlap the dark line 15 generated so as to extend parallel to the gate bus line GL. it can.
- FIG. 26 is a diagram showing a layout in the vicinity of the pixel formation portion in the sixth modification.
- the control wiring CTL is arranged so as to overlap the end portion of the lower transparent electrode 11b in the vertical direction.
- the control wiring CTL is disposed so as to overlap the central portion of the lower transparent electrode 11b in the vertical direction.
- the control wiring CTL is formed of a source metal so as to overlap the dark line 15 generated so as to extend in parallel with the source bus line SL.
- the drain electrode of the thin film transistor T1 and the lower transparent electrode 11b are electrically connected by the source metal indicated by reference numeral SE9 and the contact CT9.
- the drain electrode of the thin film transistor T3 and the lower transparent electrode 11b are electrically connected by a source metal indicated by reference numeral SE10 and a contact CT10.
- the control wiring CTL is formed so as to overlap the dark line 15, so that the aperture ratio is reduced by providing the control wiring CTL. Effectively suppressed.
- the control wiring CTL may be formed so as to overlap the dark line 15 generated so as to extend in parallel with the source bus line SL. it can.
- FIG. 27 is a diagram illustrating a layout in the vicinity of the pixel formation portion in the seventh modification.
- the lower transparent electrode reduces the parasitic capacitance formed between the portion 11b1 functioning as the amplification electrode 102, the transparent electrode (upper transparent electrode and lower transparent electrode), and the source bus line SL.
- a portion 11b3 (hereinafter referred to as “shield electrode portion”).
- the configuration of this modification is a configuration in which the shield electrode portion 11b3 is added to the configuration of the second modification (see FIG. 19).
- the common electrode potential Vcom is applied to the shield electrode portion 11b3.
- FIG. 28 is a cross-sectional view taken along line AA in FIG. FIG. 28 also shows an upper transparent electrode and a lower transparent electrode in the pixel formation portion on the right side of the pixel formation portion shown in FIG.
- the shield electrode portion 11b3 is formed in a region between the source bus line SL and the upper transparent electrode 11a. By providing the shield electrode portion 11b3 in this way, the parasitic capacitance C0 between the source bus line and the transparent electrode (transparent electrode excluding the shield electrode portion) is reduced. In this modification, the shield electrode portion 11b3 is formed so as to cover the source bus line SL.
- FIG. 29 is an equivalent circuit diagram including the parasitic capacitance C0 between the source bus line and the transparent electrode and the capacitance CH formed between the shield electrode portion and the transparent electrode.
- the capacitance CH formed between the shield electrode portion and the transparent electrode functions as an auxiliary capacitance, and the influence of the fluctuation of the video signal potential (the potential of the source bus line SL) on the pixel electrode potential Vpix. Can be effectively reduced.
- FIG. 30 is a diagram showing a layout in the vicinity of the pixel formation portion in the eighth modification.
- 31 is a cross-sectional view taken along line AA in FIG.
- the shield electrode portion 11b3 is formed so as to cover the source bus line SL.
- the shield electrode portion is positioned so as to be adjacent to the source bus line SL in plan view. 11b3 is formed.
- a shield electrode portion 11b3 is formed in a region between the source bus line SL and the lower transparent electrode (a portion functioning as the amplification electrode 102) 11b1 so as not to overlap the source bus line SL and in the extending direction of the gate bus line GL.
- the capacitance formed between the source bus line SL and the shield electrode portion 11b3 is reduced as compared with the seventh modification. For this reason, the same effect as the seventh modification can be obtained, and the wiring capacity of the source bus line SL can be reduced.
- FIG. 32 is a diagram showing a layout in the vicinity of the pixel formation portion in the ninth modification.
- the shield electrode portion 11b3 in the seventh modification (see FIG. 27) is configured to function also as the control wiring CTL. Therefore, unlike the seventh modification, the control wiring CTL extending in parallel with the gate bus line GL is not provided.
- the source electrode of the thin film transistor T3 and the shield electrode portion 11b3 (control wiring CTL) are electrically connected by the source metal indicated by reference numeral SE11 and the contact CT11.
- FIG. 34 is a signal waveform diagram for describing a driving method in the tenth modification.
- the arrangement relationship between the pixel formation portion and each line is as shown in FIG. 17, for example.
- a positive video signal and a negative video signal are alternately supplied to the source bus line every frame (one vertical scanning period).
- video signals having different polarities are applied to two adjacent source bus lines (for example, SL (m) and SL (m + 1)).
- a constant high level potential and a constant low level potential are alternately applied to the control wiring every frame (one vertical scanning period). That is, AC driving is performed for the control wiring CTL.
- two adjacent control wirings are given different levels of potential. Focusing on the relationship between the video signal potential and the control wiring potential, when a positive video signal is applied to a certain source bus line, a low level potential is applied to the control wiring corresponding to the source bus line. On the other hand, when a negative video signal is applied to a certain source bus line, a high-level potential is applied to the control wiring corresponding to the source bus line. As described above, a method referred to as “column inversion driving (column inversion driving)” can also be adopted for polarity inversion of pixels.
- the layout near the pixel formation portion is configured as in the first modification (see FIG. 16), the third modification (see FIG. 20), or the sixth modification (see FIG. 26).
- the driving method of this modification can be employed.
- FIG. 35 is a signal waveform diagram for describing a driving method in the eleventh modification.
- the arrangement relationship between the pixel formation portion and each line is as shown in FIG. 36, for example.
- FIG. 36 when attention is paid to one source bus line, pixel formation portions that receive video signals from the source bus line are arranged in a staggered manner on both sides of the source bus line.
- the source bus line is driven as in the tenth modification.
- a constant high level potential and a constant low level potential are alternately applied to the control wiring every horizontal scanning period. That is, AC driving is performed for the control wiring.
- two adjacent control wirings for example, CTL (m) and CTL (m + 1) are given different levels of potential.
- the layout near the pixel formation portion is configured as in the first modification (see FIG. 16), the third modification (see FIG. 20), or the sixth modification (see FIG. 26).
- the driving method of this modification can be employed.
- the source bus lines are driven in the same manner as the column inversion drive, but the occurrence of flicker is suppressed because the pixel forming portions connected to the source bus lines are arranged in a staggered manner. .
- dot inversion driving is employed for pixel polarity inversion (see FIG. 18).
- the layout in the vicinity of the pixel forming portion is configured as in the third modified example (see FIG. 20) or the sixth modified example (see FIG. 26), and the control wiring CTL is AC driven, Similarly, dot inversion driving can be employed.
- FIG. 37 is an equivalent circuit diagram showing the configuration of the pixel formation portion in this modification.
- the amplifier circuit unit 13 includes two amplification stages (a first amplification stage 131 and a second amplification stage 132).
- the first amplification stage 131 includes a thin film transistor T21, a thin film transistor T31, and a first second capacitor Ctr1.
- the second amplification stage 132 includes a thin film transistor T22, a thin film transistor T32, and a second second capacitor Ctr2.
- reset lines RST1 and RST2 and control lines CTL1 and CTL2 are provided as lines that pass through the pixel formation portion.
- the pixel formation portion includes a thin film transistor T1 and a first capacitor Clc.
- the pixel electrode 101 exists at one end of the first capacitor Clc. That is, the first capacitor Clc is formed by the pixel electrode 101 and the common electrode COM.
- an electrode (hereinafter referred to as “first electrode”) is formed at one end of the first second capacitor Ctr1 between the pixel electrode 101 and an electrode electrically connected to the pixel electrode 101.
- Amplifying electrode ") 1021 exists.
- one end of the second second capacitor Ctr2 is used to form a capacitor between the first amplification electrode 1021 and an electrode electrically connected to the first amplification electrode 1021.
- An electrode (hereinafter referred to as “second amplification electrode”) 1022 exists.
- the connection relationship between the components in the pixel forming section is as follows.
- the gate electrode is connected to the gate bus line GL
- the source electrode is connected to the source bus line SL
- the drain electrode is connected to one end of the second second capacitor Ctr2.
- the gate electrode is connected to the reset wiring RST2
- the source electrode is connected to the source bus line SL
- the drain electrode is connected to the other end of the second second capacitor Ctr2.
- the gate electrode is connected to the reset wiring RST2
- the source electrode is connected to the control wiring CTL2
- the drain electrode is connected to one end of the second second capacitor Ctr2.
- the other end of the second second capacitor Ctr2 and the drain electrode of the thin film transistor T22 are connected to one end of the first second capacitor Ctr1 and the drain electrode of the thin film transistor T31.
- the gate electrode is connected to the reset wiring RST1
- the source electrode is connected to the source bus line SL
- the drain electrode is connected to the other end of the first second capacitor Ctr1.
- the gate electrode is connected to the reset wiring RST1
- the source electrode is connected to the control wiring CTL1
- the drain electrode is connected to one end of the first second capacitor Ctr1.
- One end of the first capacitor Clc is connected to the drain electrode of the thin film transistor T21 and the other end of the first second capacitor Ctr1, and the other end of the first capacitor Clc is connected to the common electrode COM.
- FIG. 38 is a signal waveform diagram for explaining the operation of the pixel formation portion in the selection period in the present modification.
- the selection period includes a precharge period Ta, a first amplification period Tb1, and a second amplification period Tb2.
- an on-level potential is applied to the reset wiring RST1 while an off-level potential is applied to the gate bus line GL and the reset wiring RST2.
- the thin film transistors T1, T22, and T32 are turned off and the thin film transistors T21, T31 are turned on.
- the video signal potential Vdata is applied to the pixel electrode 101, and the potential Vctl1 of the control wiring CTL1 is applied to the first amplification electrode 1021.
- the video signal potential Vdata is applied to the first amplification electrode 1021. That is, the potential Vint1 of the first amplification electrode 1021 rises from Vctl1 to Vdata.
- the pixel electrode potential Vpix increases via the first second capacitor Ctr1 as the potential Vint1 of the first amplification electrode 1021 increases. Further, during this period, the potential Vctl2 of the control wiring CTL2 is applied to the second amplification electrode 1022.
- the on-level potential is applied to the gate bus line GL while the off-level potential is applied to the reset lines RST1 and RST2.
- the thin film transistor T1 is turned on, and the thin film transistors T21, T31, T22, and T32 are turned off.
- the video signal potential Vdata is applied to the second amplification electrode 1022. That is, the potential Vint2 of the second amplification electrode 1022 rises from Vctl2 to Vdata.
- the second second capacitor Ctr2 and the first first amplifying electrode 1022 are increased with an increase in the potential Vint2 of the second amplifying electrode 1022.
- the pixel electrode potential Vpix rises through the two capacitors Ctr1.
- the second amplification period Tb2 ends, the pixel electrode potential Vpix decreases by ⁇ Vg.
- the pixel electrode potential Vpix is amplified during the first amplification period Tb1, and then further amplified during the second amplification period Tb2.
- the pixel electrode potential Vpix is amplified in two stages.
- the pixel electrode potential Vpix after the selection period ends and the voltage fluctuation ⁇ Vg occurs is a value represented by the following equation (8).
- Cp1 represents the capacitance value of the parasitic capacitance at the node 16 in FIG. 37
- Cp2 represents the capacitance value of the parasitic capacitance at the node 17 in FIG.
- the pixel electrode potential Vpix is greatly amplified. For this reason, the amplitude of the video signal can be made significantly smaller than before, and the power consumption is greatly reduced as compared with the conventional one.
- the amplification circuit unit 13 may be configured by three or more amplification stages.
- the drain electrode of the thin film transistor T1 is the drain electrode of the thin film transistor that functions as a third switching element among the thin film transistors included in the amplification stage that is electrically farthest from the pixel electrode 101 among the plurality of amplification stages.
- the pixel electrode 101 is connected to a drain electrode of a thin film transistor that functions as a second switching element among the thin film transistors included in the amplification stage that is electrically disposed closest to the pixel electrode 101 among the plurality of amplification stages.
- the drain electrode of the thin film transistor functioning as the second switching element among the thin film transistors included in the amplification stage disposed electrically far from the pixel electrode 101 is electrically It is connected to the drain electrode of a thin film transistor that functions as a third switching element among the thin film transistors included in the amplification stage disposed near the pixel electrode 101.
- control wiring CTL is DC driven as in the first embodiment, any one of “1H line inversion driving”, “dot inversion driving”, and “column inversion driving” is applied to the polarity inversion of the pixel. Also good.
- the liquid crystal display device has been described as an example.
- the present invention is not limited to this, and the present invention can be applied to display devices other than the liquid crystal display device. Further, the present invention is useful in that the display device having a large panel can reduce the power consumption by reducing the amplitude of the video signal. However, the present invention can also be applied to a display device having a small panel. it can.
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Optics & Photonics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
大型パネルが採用されている場合であっても映像信号の振幅を顕著に低減することのできる表示装置およびその駆動方法を実現する。 各画素形成部において、ゲート電極がゲートバスライン(GL)に接続されソース電極がソースバスライン(SL)に接続された薄膜トランジスタ(T1)のドレイン電極に接続された増幅用電極(102)が設けられる。その増幅用電極(102)と画素電極(101)とによって第2容量(Ctr)が形成される。選択期間はプリチャージ期間と増幅期間とで構成される。プリチャージ期間には、画素電極(101)には映像信号電位が与えられ、増幅用電極(102)には制御配線(CTL)の電位が与えられる。増幅期間には、画素電極(101)がフローティングにされた状態で、増幅用電極(102)に映像信号電位が与えられる。
Description
本発明は、表示装置に関し、特に、アクティブマトリクス型の表示装置およびその駆動方法に関する。
従来より、スイッチング素子として薄膜トランジスタ(TFT)を備えるアクティブマトリクス型液晶表示装置が知られている。アクティブマトリクス型液晶表示装置の表示部には、複数本のソースバスライン(映像信号線)と、複数本のゲートバスライン(走査信号線)と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部が含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。
図39は、従来の一般的なアクティブマトリクス型液晶表示装置の画素形成部の構成を示す回路図である。図39に示すように、画素形成部には、対応する交差点を通過するゲートバスラインGLにゲート電極が接続されるとともに当該交差点を通過するソースバスラインSLにソース電極が接続された薄膜トランジスタT91と、その薄膜トランジスタT91のドレイン電極に接続された画素電極92と、上記複数個の画素形成部に共通的に設けられた共通電極(対向電極)COMおよび補助容量電極CSと、画素電極92と共通電極COMとによって形成される液晶容量Clcと、画素電極92と補助容量電極CSとによって形成される補助容量Cstgとが含まれている。また、液晶容量Clcと補助容量Cstgとによって画素容量が形成されている。そして、薄膜トランジスタT91のゲート電極がゲートバスラインGLからアクティブな走査信号を受けたときに当該薄膜トランジスタT91のソース電極がソースバスラインSLから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、補助容量Cstgは必ずしも設けられているわけではない。
ところで、近年、液晶表示装置における表示画像の高精細化の進展が顕著である。高精細化の例としては、テレビ用大型パネルの4K化(解像度:3840×2048)が挙げられる。表示画像が高精細化すると、パネルの駆動に伴う消費電力が増大する。パネルの消費電力については、ソースバスラインの充放電に起因する電力が大半を占めている。ソースバスラインの充放電に起因する消費電力は、(ソースバスラインの本数)×(ソースバスラインの配線容量)×(駆動周波数)×(映像信号の振幅の2乗)で求められる。従って、映像信号の振幅を小さくすることによって、パネルの消費電力を効果的に低減することできる。そこで、ソースバスラインに印加される映像信号の振幅を小さくする手法として、以下のような手法(第1~第3の手法)が提案されている。
第1の手法は、ハイレベル電位とローレベル電位を交互に共通電極に与える手法すなわち共通電極を交流駆動する手法である。第1の手法によると、共通電極にハイレベル電位が与えられている状態で画素容量への書き込みが行われる時には映像信号の極性(共通電極電位を基準とする極性)は負極性にされ、共通電極にローレベル電位が与えられている状態で画素容量への書き込みが行われる時には映像信号の極性は正極性にされる。なお、第1の手法は、VA(Vertical Alignment)モードやIPS(In-Plane Switching)モードなどの表示装置で採用されている。
第2の手法は、共通電極が1行ずつ分離された構成とし、図40に示すよう波形のように各共通電極を駆動する手法である。図40において、Vcom1~Vcom4は、それぞれ1~4行目に対応する共通電極の波形である。第2の手法においても、第1の手法と同様、共通電極にハイレベル電位が与えられている状態で画素容量への書き込みが行われる時には映像信号の極性は負極性にされ、共通電極にローレベル電位が与えられている状態で画素容量への書き込みが行われる時には映像信号の極性は正極性にされる。なお、第2の手法は、IPSモードの表示装置で採用されている。
第3の手法は、ソースバスラインからの画素容量への書き込みが行われた後に補助容量電極の電位を変動させる手法である。第3の手法によると、ソースバスラインからの画素容量への書き込みが行われた後に、画素TFTなどと呼ばれるスイッチング素子(図39の薄膜トランジスタT91)がオフにされている状態で、画素電極-共通電極間の電圧が大きくなるように補助容量電極の電位が変化させられる。
また、日本の特開2009-109600号公報には、画素形成部を図41に示すような構成にして次のような駆動を行う液晶表示装置の発明が開示されている。1水平走査期間の前半の期間には、ゲートバスラインGLにオフレベルの電位が与えられた状態で、符号9で示すラインにオンレベルの電位が与えられる。これにより、薄膜トランジスタT902,T903がオン状態となる。その結果、節点901には映像信号電位(ソースバスラインSLの電位)が与えられ、節点902には共通電極COMの電位が与えられる。その後、1水平走査期間の後半になると、符号9で示すラインにオフレベルの電位が与えられた状態で、ゲートバスラインGLにオンレベルの電位が与えられる。これにより、薄膜トランジスタT901がオン状態となる。その結果、節点902に映像信号電位が与えられる。すなわち、節点902の電位は共通電極電位から映像信号電位に上昇する。このとき、節点901はフローティング状態となっているため、節点902の電位の上昇に伴い、容量C91を介して節点901の電位は上昇する。以上のようにして、より大きな電圧が画素電極-共通電極間に印加される。
ところが、上述した第1~第3の手法によると、共通電極(対向電極)あるいは補助容量電極の電位を直接的に制御する構成となっている。このため、それらの制御のための負荷が大きく、サイズの大きなパネルへの適用が困難であった。また、第1~第3の手法について、それぞれ次のような問題がある。第1の手法については、共通電極の駆動に大きな負荷がかかるため、高速駆動への適用が困難であり、また、低消費電力化を図るという観点では不利である。第2の手法については、IPSモードなどの横電界モードの表示装置以外の表示装置に適用することができない。第3の手法については、補助容量電極が必須の構成要素となるので、開口率の向上を図るという観点では不利である。
また、日本の特開2009-109600号公報に開示された発明においては、1水平走査期間の前半の期間に、節点902(図41参照)に共通電極電位が与えられる。すなわち、共通電極電位を用いたプリチャージが行われる。このため、画素電極電位は、映像信号電位と共通電極電位との差に応じて増幅される。しかしながら、共通電極電位は自由に設定できるものではないので、映像信号電位と共通電極電位との差を充分に大きくすることができず、画素電極電位の増幅の程度は充分ではない。
そこで本発明は、大型パネルが採用されている場合であっても映像信号の振幅を顕著に低減することのできる表示装置およびその駆動方法を実現することを目的とする。
本発明の第1の局面は、複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置であって、
前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第1制御配線と、
前記複数本の走査信号線と1対1で対応するように設けられた第2制御配線と
を備え、
各画素形成部は、
表示すべき画像に応じた電位が与えられるべき画素電極と、
前記画素電極と前記共通電極とによって形成される第1容量と、
前記画素電極の電位を増幅するための増幅回路部と、
前記走査信号線に制御端子が接続され、前記映像信号線に第1導通端子が接続され、前記増幅回路部に第2導通端子が接続された第1スイッチング素子と
を含み、
前記増幅回路部は、
前記第2制御配線に制御端子が接続され、前記映像信号線に第1導通端子が接続された第2スイッチング素子と、
前記第2制御配線に制御端子が接続され、前記第1制御配線に第1導通端子が接続された第3スイッチング素子と、
前記第2スイッチング素子の第2導通端子と前記第3スイッチング素子の第2導通端子との間に設けられた第2容量と
からなる増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記第2スイッチング素子の第2導通端子に接続され、
任意の画素形成部に着目したとき、
1画面分の表示が行われる期間である1フレーム期間は、前記表示すべき画像に応じて前記画素電極の電位を変化させるための期間であって第1期間および第2期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
対応する第1制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
対応する第2制御配線には、前記第1期間には前記第2スイッチング素子および前記第3スイッチング素子をオン状態にする電位が与えられ、前記第1期間以外の期間には前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位が与えられ、
対応する走査信号線には、前記第2期間には前記第1スイッチング素子をオン状態にする電位が与えられ、前記第2期間以外の期間には前記第1スイッチング素子をオフ状態にする電位が与えられることを特徴とする。
前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第1制御配線と、
前記複数本の走査信号線と1対1で対応するように設けられた第2制御配線と
を備え、
各画素形成部は、
表示すべき画像に応じた電位が与えられるべき画素電極と、
前記画素電極と前記共通電極とによって形成される第1容量と、
前記画素電極の電位を増幅するための増幅回路部と、
前記走査信号線に制御端子が接続され、前記映像信号線に第1導通端子が接続され、前記増幅回路部に第2導通端子が接続された第1スイッチング素子と
を含み、
前記増幅回路部は、
前記第2制御配線に制御端子が接続され、前記映像信号線に第1導通端子が接続された第2スイッチング素子と、
前記第2制御配線に制御端子が接続され、前記第1制御配線に第1導通端子が接続された第3スイッチング素子と、
前記第2スイッチング素子の第2導通端子と前記第3スイッチング素子の第2導通端子との間に設けられた第2容量と
からなる増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記第2スイッチング素子の第2導通端子に接続され、
任意の画素形成部に着目したとき、
1画面分の表示が行われる期間である1フレーム期間は、前記表示すべき画像に応じて前記画素電極の電位を変化させるための期間であって第1期間および第2期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
対応する第1制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
対応する第2制御配線には、前記第1期間には前記第2スイッチング素子および前記第3スイッチング素子をオン状態にする電位が与えられ、前記第1期間以外の期間には前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位が与えられ、
対応する走査信号線には、前記第2期間には前記第1スイッチング素子をオン状態にする電位が与えられ、前記第2期間以外の期間には前記第1スイッチング素子をオフ状態にする電位が与えられることを特徴とする。
本発明の第2の局面は、本発明の第1の局面において、
前記第1制御配線には、前記ハイレベル電位と前記ローレベル電位とが交互に与えられることを特徴とする。
前記第1制御配線には、前記ハイレベル電位と前記ローレベル電位とが交互に与えられることを特徴とする。
本発明の第3の局面は、本発明の第2の局面において、
任意の画素形成部に着目したとき、対応する第1制御配線には、
前記共通電極の電位よりも低い電位が前記画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられ、
前記共通電極の電位よりも高い電位が前記画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられることを特徴とする。
任意の画素形成部に着目したとき、対応する第1制御配線には、
前記共通電極の電位よりも低い電位が前記画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられ、
前記共通電極の電位よりも高い電位が前記画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられることを特徴とする。
本発明の第4の局面は、本発明の第2の局面において、
前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記基準電位よりも所定の大きさだけ高い電位および前記基準電位よりも前記所定の大きさだけ低い電位のそれぞれの値に下記の式で算出される値Vctlaを加算して得られる値の電位が、前記ハイレベル電位および前記ローレベル電位として前記第1制御配線に与えられることを特徴とする。
Vctla=-ΔVg・(Ctr+Clc+Cp)/Ctr
ここで、ΔVgは前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記画素電極の電位の変化の大きさを表し、Clcは前記第1容量の容量値を表し、Ctrは前記第2容量の容量値を表し、Cpは寄生容量の容量値を表す。
前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記基準電位よりも所定の大きさだけ高い電位および前記基準電位よりも前記所定の大きさだけ低い電位のそれぞれの値に下記の式で算出される値Vctlaを加算して得られる値の電位が、前記ハイレベル電位および前記ローレベル電位として前記第1制御配線に与えられることを特徴とする。
Vctla=-ΔVg・(Ctr+Clc+Cp)/Ctr
ここで、ΔVgは前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記画素電極の電位の変化の大きさを表し、Clcは前記第1容量の容量値を表し、Ctrは前記第2容量の容量値を表し、Cpは寄生容量の容量値を表す。
本発明の第5の局面は、本発明の第1の局面において、
前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記基準電位の値に下記の式で算出される値Vctlaを加算して得られる値の電位が、前記一定の電位として前記第1制御配線に与えられることを特徴とする。
Vctla=-ΔVg・(Ctr+Clc+Cp)/Ctr
ここで、ΔVgは前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記画素電極の電位の変化の大きさを表し、Clcは前記第1容量の容量値を表し、Ctrは前記第2容量の容量値を表し、Cpは寄生容量の容量値を表す。
前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記基準電位の値に下記の式で算出される値Vctlaを加算して得られる値の電位が、前記一定の電位として前記第1制御配線に与えられることを特徴とする。
Vctla=-ΔVg・(Ctr+Clc+Cp)/Ctr
ここで、ΔVgは前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記画素電極の電位の変化の大きさを表し、Clcは前記第1容量の容量値を表し、Ctrは前記第2容量の容量値を表し、Cpは寄生容量の容量値を表す。
本発明の第6の局面は、本発明の第1の局面において、
前記第1制御配線は、前記走査信号線に平行に延びるように配設されていることを特徴とする。
前記第1制御配線は、前記走査信号線に平行に延びるように配設されていることを特徴とする。
本発明の第7の局面は、本発明の第1の局面において、
前記第1制御配線は、前記映像信号線に平行に延びるように配設されていることを特徴とする。
前記第1制御配線は、前記映像信号線に平行に延びるように配設されていることを特徴とする。
本発明の第8の局面は、本発明の第1の局面において、
前記画素電極として機能する第1透明電極および前記画素電極との間で前記第2容量を形成するための容量形成用電極部を含む第2透明電極からなる2層の透明電極を更に備えることを特徴とする。
前記画素電極として機能する第1透明電極および前記画素電極との間で前記第2容量を形成するための容量形成用電極部を含む第2透明電極からなる2層の透明電極を更に備えることを特徴とする。
本発明の第9の局面は、本発明の第8の局面において、
前記第2透明電極は、前記走査信号線に平行に延びる部分と前記映像信号線に平行に延びる部分とを有するように格子状に形成され前記容量形成用電極部とは電気的に分離されている格子状電極部を更に含み、
前記格子状電極部は、前記第1制御配線として機能することを特徴とする。
前記第2透明電極は、前記走査信号線に平行に延びる部分と前記映像信号線に平行に延びる部分とを有するように格子状に形成され前記容量形成用電極部とは電気的に分離されている格子状電極部を更に含み、
前記格子状電極部は、前記第1制御配線として機能することを特徴とする。
本発明の第10の局面は、本発明の第8の局面において、
前記第2透明電極は、前記映像信号線と前記第1透明電極との間の領域に形成され前記容量形成用電極部とは電気的に分離されているシールド電極部を更に含むことを特徴とする。
前記第2透明電極は、前記映像信号線と前記第1透明電極との間の領域に形成され前記容量形成用電極部とは電気的に分離されているシールド電極部を更に含むことを特徴とする。
本発明の第11の局面は、本発明の第10の局面において、
前記シールド電極部は、前記映像信号線を覆うように形成されていることを特徴とする。
前記シールド電極部は、前記映像信号線を覆うように形成されていることを特徴とする。
本発明の第12の局面は、本発明の第10の局面において、
前記シールド電極部は、前記映像信号線と重ならないように、かつ、前記走査信号線の延びる方向について前記映像信号線と前記容量形成用電極部との間の領域に形成されていることを特徴とする。
前記シールド電極部は、前記映像信号線と重ならないように、かつ、前記走査信号線の延びる方向について前記映像信号線と前記容量形成用電極部との間の領域に形成されていることを特徴とする。
本発明の第13の局面は、本発明の第10の局面において、
前記シールド電極部は、前記第1制御配線として機能することを特徴とする。
前記シールド電極部は、前記第1制御配線として機能することを特徴とする。
本発明の第14の局面は、本発明の第1の局面において、
前記画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
前記複数の領域の境界部に相当する領域に前記第1制御配線が配設されていることを特徴とする。
前記画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
前記複数の領域の境界部に相当する領域に前記第1制御配線が配設されていることを特徴とする。
本発明の第15の局面は、本発明の第1の局面において、
前記増幅回路部は、複数の増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記複数の増幅段のうち電気的に最も前記画素電極から遠くに配置されている増幅段に含まれる第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記複数の増幅段のうち電気的に最も前記画素電極の近くに配置されている増幅段に含まれる第2スイッチング素子の第2導通端子に接続され、
連続する2つの増幅段に着目したとき、電気的により前記画素電極から遠くに配置されている増幅段に含まれる前記第2スイッチング素子の第2導通端子は、電気的により前記画素電極の近くに配置されている増幅段に含まれる第3スイッチング素子の第2導通端子に接続されていることを特徴とする。
前記増幅回路部は、複数の増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記複数の増幅段のうち電気的に最も前記画素電極から遠くに配置されている増幅段に含まれる第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記複数の増幅段のうち電気的に最も前記画素電極の近くに配置されている増幅段に含まれる第2スイッチング素子の第2導通端子に接続され、
連続する2つの増幅段に着目したとき、電気的により前記画素電極から遠くに配置されている増幅段に含まれる前記第2スイッチング素子の第2導通端子は、電気的により前記画素電極の近くに配置されている増幅段に含まれる第3スイッチング素子の第2導通端子に接続されていることを特徴とする。
本発明の第16の局面は、複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、表示すべき画像に応じた電位が与えられるべき画素電極を有し前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置の駆動方法であって、
各画素形成部に関し、
1画面分の表示が行われる期間である1フレーム期間毎に前記表示すべき画像に応じて前記画素電極の電位を変化させる画素電極電位変化ステップと、
前記画素電極の電位を維持する画素電極電位維持ステップと
を含み、
前記表示装置は、
前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第1制御配線と、
前記複数本の走査信号線と1対1で対応するように設けられた第2制御配線と
を備え、
各画素形成部は、
前記画素電極と前記共通電極とによって形成される第1容量と、
前記画素電極の電位を増幅するための増幅回路部と、
前記走査信号線に制御端子が接続され、前記映像信号線に第1導通端子が接続され、前記増幅回路部に第2導通端子が接続された第1スイッチング素子と
を含み、
前記増幅回路部は、
前記第2制御配線に制御端子が接続され、前記映像信号線に第1導通端子が接続された第2スイッチング素子と、
前記第2制御配線に制御端子が接続され、前記第1制御配線に第1導通端子が接続された第3スイッチング素子と、
前記第2スイッチング素子の第2導通端子と前記第3スイッチング素子の第2導通端子との間に設けられた第2容量と
からなる増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記第2スイッチング素子の第2導通端子に接続され、
前記第1制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
任意の画素形成部に着目したとき、
前記画素電極電位変化ステップは、
対応する走査信号線に前記第1スイッチング素子をオフ状態にする電位を与えた状態で、対応する第2制御配線に前記第2スイッチング素子および前記第3スイッチング素子をオン状態にする電位を与える第1ステップと、
対応する第2制御配線に前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位を与えた状態で、対応する走査信号線に前記第1スイッチング素子をオン状態にする電位を与える第2ステップと
を含み、
前記画素電極維持ステップでは、対応する走査信号線には前記第1スイッチング素子をオフ状態にする電位が与えられ、対応する第2制御配線には前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位が与えられることを特徴とする。
各画素形成部に関し、
1画面分の表示が行われる期間である1フレーム期間毎に前記表示すべき画像に応じて前記画素電極の電位を変化させる画素電極電位変化ステップと、
前記画素電極の電位を維持する画素電極電位維持ステップと
を含み、
前記表示装置は、
前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第1制御配線と、
前記複数本の走査信号線と1対1で対応するように設けられた第2制御配線と
を備え、
各画素形成部は、
前記画素電極と前記共通電極とによって形成される第1容量と、
前記画素電極の電位を増幅するための増幅回路部と、
前記走査信号線に制御端子が接続され、前記映像信号線に第1導通端子が接続され、前記増幅回路部に第2導通端子が接続された第1スイッチング素子と
を含み、
前記増幅回路部は、
前記第2制御配線に制御端子が接続され、前記映像信号線に第1導通端子が接続された第2スイッチング素子と、
前記第2制御配線に制御端子が接続され、前記第1制御配線に第1導通端子が接続された第3スイッチング素子と、
前記第2スイッチング素子の第2導通端子と前記第3スイッチング素子の第2導通端子との間に設けられた第2容量と
からなる増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記第2スイッチング素子の第2導通端子に接続され、
前記第1制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
任意の画素形成部に着目したとき、
前記画素電極電位変化ステップは、
対応する走査信号線に前記第1スイッチング素子をオフ状態にする電位を与えた状態で、対応する第2制御配線に前記第2スイッチング素子および前記第3スイッチング素子をオン状態にする電位を与える第1ステップと、
対応する第2制御配線に前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位を与えた状態で、対応する走査信号線に前記第1スイッチング素子をオン状態にする電位を与える第2ステップと
を含み、
前記画素電極維持ステップでは、対応する走査信号線には前記第1スイッチング素子をオフ状態にする電位が与えられ、対応する第2制御配線には前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位が与えられることを特徴とする。
本発明の第1の局面によれば、表示画像に応じて画素電極電位を変化させるための選択期間は、第1期間と第2期間とからなっている。画素電極電位は、第1期間に映像信号電位に等しくされた後、第2期間には第1制御配線の電位と映像信号電位との差に応じて増幅される。このため、映像信号の振幅を従来よりも小さくしても、画素電極に従来と同様の電位を与えることが可能となる。これにより、消費電力が低減される。ここで、本発明の構成においては画素電極の電位や共通電極の電位を直接的に制御するわけではないので、比較的小さな負荷で画素電極電位を増幅することができる。従って、大型パネルにおいても映像信号の振幅を小さくして消費電力を低減することが可能となる。
本発明の第2の局面によれば、第1制御配線に与えるハイレベル電位およびローレベル電位を調整することによって、映像信号電位と共通電極電位との差と透過率との関係(後述の「疑似VT特性」)を適宜に調整することができる。
本発明の第3の局面によれば、選択期間において第1制御配線の電位と映像信号電位との差がより大きくなるので、画素電極電位は、より大きく増幅される。このため、映像信号の振幅を従来よりも顕著に小さくすることができ、消費電力が効果的に低減される。
本発明の第4の局面によれば、画素電極電位の値は、「フィードスルー電圧」,「引き込み電圧」等と呼ばれる電圧変動の影響を受けない。このため、その電圧変動の影響を考慮することなく共通電極電位の値を設定することが可能となる。
本発明の第5の局面によれば、本発明の第4の局面と同様、「フィードスルー電圧」,「引き込み電圧」等と呼ばれる電圧変動の影響を考慮することなく共通電極電位の値を設定することが可能となる。
本発明の第6の局面によれば、第1制御配線を映像信号線に平行に延びるように配設する構成に比べて、必要な第1制御配線の本数が少なくなる。このため、第1制御配線を設けることによる開口率の低下を抑制することができる。
本発明の第7の局面によれば、第1制御配線を走査信号線に平行に延びるように配設する構成とは異なり、1本の第1制御配線から複数の第3スイッチング素子に同じタイミングでプリチャージ用の電位が与えられることはない。このため、プリチャージが行われる際(第1期間)に各第1制御配線に掛かる負荷を小さくすることができる。
本発明の第8の局面によれば、2層の透明電極によって第2容量が形成されるので、第2容量の容量値を大きくすることができる。このため、画素電極電位をより大きく増幅させることが可能となる。これにより、映像信号の振幅を顕著に小さくすることが可能となり、より効果的に消費電力が低減される。
本発明の第9の局面によれば、格子状に形成された透明電極が第1制御配線として機能する。このため、第1制御配線の抵抗が小さくなるとともに、開口率の向上が可能となる。
本発明の第10の局面によれば、画素電極として機能する第1透明電極と映像信号線との間の領域にシールド電極部が設けられるので、映像信号電位の変動が画素電極電位に及ぼす影響を低減することが可能となる。
本発明の第11の局面によれば、シールド電極部は映像信号線を覆うように形成されるので、映像信号電位の変動が画素電極電位に及ぼす影響を効果的に低減することが可能となる。
本発明の第12の局面によれば、映像信号線とシールド電極部との間に形成される容量が比較的小さくなるので、映像信号線の配線容量を低減しつつ、映像信号電位の変動が画素電極電位に及ぼす影響を低減することが可能となる。
本発明の第13の局面によれば、1つの電極がシールド電極部としても第1制御配線としても機能する。このため、より高精細の表示部を有する表示装置においても、映像信号電位の変動が画素電極電位に及ぼす影響を低減することが可能となる。
本発明の第14の局面によれば、表示媒体として液晶が採用され当該液晶の配向状態が互いに異なる複数の領域からなる画素を備えた表示装置(配向分割型液晶表示装置)において、暗線と重なるように第1制御配線が形成される。このため、第1制御配線を設けることによる開口率の低下が効果的に抑制される。
本発明の第15の局面によれば、選択期間中に、画素電極電位は複数段階で増幅する。このため、映像信号の振幅を従来よりも顕著に小さくすることが可能となり、消費電力が従来よりも大幅に低減される。
本発明の第16の局面によれば、本発明の第1の局面と同様の効果を表示装置の駆動方法において奏することができる。
<0.はじめに>
実施形態について説明する前に、本発明の表示装置の基本的な動作原理について説明する。なお、以下の説明においては、画素電極電位について共通電極電位との差が大きくなることを意味するために「増幅」という用語を用いる。
実施形態について説明する前に、本発明の表示装置の基本的な動作原理について説明する。なお、以下の説明においては、画素電極電位について共通電極電位との差が大きくなることを意味するために「増幅」という用語を用いる。
図1は、本発明の表示装置における典型的な画素形成部(1つの画素を形成する部分)の構成を示す等価回路図である。図1に示すように、画素形成部には、3個の薄膜トランジスタT1,T2,およびT3と、2個の容量ClcおよびCtrとが含まれている。また、画素形成部を通過する配線として、ゲートバスラインGLおよびソースバスラインSLに加えて、符号RSTで示す配線(以下、「リセット配線」という。)と符号CTLで示す配線(以下、「制御配線」という。)とが設けられている。以下においては、容量Clcのことを「第1容量」といい、容量Ctrのことを「第2容量」という。また、第1容量Clcおよび第2容量Ctrに関し、それらの容量値も同じ符号“Clc”および“Ctr”でそれぞれ示すものとする。なお、図1では制御配線CTLがゲートバスラインGLに平行に延びるように表されているが、本発明はこれに限定されない。
画素形成部内における構成要素間の接続関係は次のとおりである。薄膜トランジスタT1については、ゲート電極はゲートバスラインGLに接続され、ソース電極はソースバスラインSLに接続され、ドレイン電極は第2容量Ctrの一端に接続されている。薄膜トランジスタT2については、ゲート電極はリセット配線RSTに接続され、ソース電極はソースバスラインSLに接続され、ドレイン電極は第2容量Ctrの他端および第1容量Clcの一端に接続されている。薄膜トランジスタT3については、ゲート電極はリセット配線RSTに接続され、ソース電極は制御配線CTLに接続され、ドレイン電極は第2容量Ctrの一端に接続されている。第1容量Clcの一端は薄膜トランジスタT2のドレイン電極および第2容量Ctrの他端に接続され、第1容量Clcの他端は共通電極COMに接続されている。第2容量Ctrの一端は薄膜トランジスタT1のドレイン電極および薄膜トランジスタT3のドレイン電極に接続され、第2容量Ctrの他端は薄膜トランジスタT2のドレイン電極および第1容量Clcの一端に接続されている。なお、表示装置として液晶表示装置が採用されている場合、第1容量Clcが液晶容量に相当する。
以上のような構成において、第1容量Clcの一端には画素電極101が存在する。すなわち、画素電極101と共通電極COMとによって第1容量Clcが形成されている。また、第2容量Ctrの一端には、画素電極101との間または画素電極101と電気的に接続された電極との間で容量(画素電極電位を増幅するための容量)を形成するための電極(以下、「増幅用電極」という。)102が存在する。以下、画素電極101の電位(画素電極電位)を符号Vpixで表し、増幅用電極102の電位(増幅用電極電位)を符号Vintで表す。
なお、図1に示した構成においては、薄膜トランジスタT1によって第1スイッチング素子が実現され、薄膜トランジスタT2によって第2スイッチング素子が実現され、薄膜トランジスタT3によって第3スイッチング素子が実現され、制御配線CTLによって第1制御配線が実現され、リセット配線RSTによって第2制御配線が実現されている。ゲート電極は制御端子に相当し、ソース電極は第1導通端子に相当し、ドレイン電極は第2導通端子に相当する。また、薄膜トランジスタT2,薄膜トランジスタT3,および第2容量Ctrによって、画素電極電位Vpixを増幅するための増幅回路部13が実現されている。
図2は、選択期間(各画素形成部において表示すべき画像に応じて第1容量Clcへの書き込みを行うための期間)における画素形成部の動作について説明するための信号波形図である。選択期間の長さは、典型的には従来の表示装置における1水平走査期間の長さに相当する。なお、符号Vdataは映像信号電位(ソースバスラインSLの電位)を表し、符号Vctlは制御配線CTLの電位を表している。本発明においては、図2に示すように、選択期間(水平走査期間)は、前半の期間(以下、「プリチャージ期間」という。)Taと後半の期間(以下、「増幅期間」という。)Tbとで構成される。従って、1フレーム期間は、プリチャージ期間Taおよび増幅期間Tbを含む選択期間と、選択期間以外の期間である非選択期間とからなる。プリチャージ期間Taの長さと増幅期間Tbの長さは必ずしも等しくなくても良い。なお、正極性の書き込みが行われるフレームと負極性の書き込みが行われるフレームとで同様の動作がなされるので、以下では正極性の書き込みが行われるフレームに着目して説明する。
まず、プリチャージ期間Taには、ゲートバスラインGLにオフレベル(図2に示す例ではローレベル)の電位が与えられた状態で、リセット配線RSTにオンレベル(図2に示す例ではハイレベル)の電位が与えられる。これにより、薄膜トランジスタT1はオフ状態かつ薄膜トランジスタT2,T3はオン状態となる。その結果、画素電極101には映像信号電位Vdataが与えられ、増幅用電極102には制御配線電位Vctlが与えられる。なお、映像信号電位Vdataは、表示画像に応じて決定される電位である。
次に、増幅期間Tbには、リセット配線RSTにオフレベルの電位が与えられた状態で、ゲートバスラインGLにオンレベルの電位が与えられる。これにより、薄膜トランジスタT1はオン状態かつ薄膜トランジスタT2,T3はオフ状態となる。その結果、増幅用電極102に映像信号電位Vdataが与えられる。すなわち、増幅用電極電位VintはVctlからVdataに上昇する。このとき、画素電極101はフローティング状態となっているため、増幅用電極電位Vintの上昇に伴い、第2容量Ctrを介して画素電極電位Vpixは上昇する。このときの画素電極電位Vpixの上昇の大きさV1は、次式(1)で表される。なお、Cpは寄生容量の容量値を表す。
以上のようにして、増幅期間Tbの終了時点すなわち選択期間の終了時点には、画素電極電位Vpixの値は「Vdata+V1」となる。
増幅期間Tbが終了すると、ゲートバスラインGLの電位がオンレベルからオフレベルに変化する。この電位の変化に伴い、画素電極電位Vpixには「フィードスルー電圧」,「引き込み電圧」等と呼ばれる電圧変動ΔVgが生じる。その結果、画素電極電位Vpixは次式(2)で示す値となる。なお、正極性の書き込みが行われる時には、画素電極電位と共通電極電位との差が小さくなるように電圧変動ΔVgが生じ、負極性の書き込みが行われる時には、画素電極電位と共通電極電位との差が大きくなるように電圧変動ΔVgが生じる。
このようにして、選択期間終了後に電圧変動ΔVgが生じてから次のフレームで書き込みが行われるまでの期間、画素電極電位Vpixは上式(2)で示す値で維持される(但し、リーク電流等に起因する電位の変動を無視している)。
なお、選択期間の動作によって画素電極電位変化ステップが実現され、非選択期間の動作によって画素電極電位維持ステップが実現されている。また、プリチャージ期間Taの動作によって第1ステップが実現され、増幅期間Tbの動作によって第2ステップが実現されている。
従来の表示装置においては、選択期間終了時点には、画素電極電位Vpixは映像信号電位Vdataに等しくなっていた。このことと上式(2)より、本発明の表示装置によれば、選択期間終了時点の画素電極電位Vpixが従来の表示装置と比較して(Ctr/(Ctr+Clc+Cp))・(Vdata-Vctl)の大きさだけ高められることが把握される。また、上式(2)より、増幅期間Tbには画素電極電位が(Vdata-Vctl)の大きさに応じて増幅されることが把握される。さらに、上式(2)は次式(3)に示すように変形することができる。
上式(3)より、本発明の表示装置においては、映像信号電位Vdataを従来よりも(1+(Ctr/(Ctr+Clc+Cp)))倍に増幅することによって得られる電位に基づいて画素電極電位Vpixの値が定まることが把握される。また、画素電極電位Vpixについては上記電圧変動ΔVgのみに基づいてではなく制御配線電位Vctlの値に応じた大きさのオフセットが生じることが把握される。
ところで、制御配線CTLについては直流駆動であっても交流駆動であっても良い。交流駆動を採用する場合、典型的には、正極性の書き込みが行われる時(映像信号電位Vdataが共通電極電位よりも高い時)には制御配線電位Vctlはローレベルとされ、負極性の書き込みが行われる時(映像信号電位Vdataが共通電極電位よりも低い時)には制御配線電位Vctlはハイレベルとされる。上式(3)より、このように制御配線CTLを交流駆動することによって画素電極電位Vpixがより大きく増幅するということが把握される。
図3は、映像信号電位と共通電極電位との差と透過率との関係を示す図である。なお、液晶表示装置における液晶印加電圧と透過率との関係を表す特性のことを「VT特性」というので、図3に示す関係を表す特性のことをここでは便宜上「疑似VT特性」という。図3において、符号71で示す実線は従来の表示装置における疑似VT特性を表している。上述したように、本発明によれば、プリチャージ期間Taに画素電極101に映像信号電位Vdataが与えられた後、増幅期間Tbに画素電極電位Vpixは増幅される。このため、従来と同じ大きさの透過率を得るために必要な「映像信号電位と共通電極電位との差」は、従来よりも小さくなる。従って、本発明の表示装置によると、制御配線CTLが直流駆動される場合には、例えば符号72で示す太実線で表されるような疑似VT特性が得られる。また、制御配線CTLを交流駆動することにより、疑似VT特性をシフトさせることができる。例えば、正極性の書き込みが行われる時には制御配線電位Vctlを比較的低いレベルとし、負極性の書き込みが行われる時には制御配線電位Vctlを比較的高いレベルとすると、画素電極電位Vpixは増幅期間Tbにより大きく増幅される。これにより、例えば符号73で示す太点線で表されるような疑似VT特性が得られる。また、正極性の書き込みが行われる時には制御配線電位Vctlを比較的高いレベルとし、負極性の書き込みが行われる時には制御配線電位Vctlを比較的低いレベルとすると、増幅期間Tbにおける画素電極電位Vpixの増幅の程度は小さくなる。これにより、例えば符号74で示す太一点鎖線で表されるような疑似VT特性が得られる。
以上のことを踏まえ、以下、本発明の実施形態について説明する。
<1.第1の実施形態>
<1.1 全体構成および動作概要>
図4は、本発明の第1の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示部100と表示制御回路200とゲートドライバ300とソースドライバ400とリセット配線ドライバ500と制御配線ドライバ600とを備えている。表示部100には、複数本のソースバスラインSLと、複数本のゲートバスラインGLと、それら複数本のソースバスラインSLと複数本のゲートバスラインGLとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。さらに、表示部100には、ゲートバスラインGLと1対1で対応するように設けられたリセット配線RSTと、ゲートバスラインGLと1対1で対応するように設けられた制御配線CTLとが含まれている。画素形成部の構成については上述したとおりである(図1参照)。
<1.1 全体構成および動作概要>
図4は、本発明の第1の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示部100と表示制御回路200とゲートドライバ300とソースドライバ400とリセット配線ドライバ500と制御配線ドライバ600とを備えている。表示部100には、複数本のソースバスラインSLと、複数本のゲートバスラインGLと、それら複数本のソースバスラインSLと複数本のゲートバスラインGLとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。さらに、表示部100には、ゲートバスラインGLと1対1で対応するように設けられたリセット配線RSTと、ゲートバスラインGLと1対1で対応するように設けられた制御配線CTLとが含まれている。画素形成部の構成については上述したとおりである(図1参照)。
表示制御回路200は、画像データDATやタイミング信号群TGを受け取り、ゲートドライバ300の動作を制御するための制御信号SGと、ソースドライバ400の動作を制御するための制御信号SSと、画像データDATに基づくデジタル映像信号DVと、リセット配線ドライバ500の動作を制御するための制御信号SRと、制御配線ドライバ600の動作を制御するための制御信号SCとを出力する。なお、各制御信号は1または複数の信号によって構成されている。例えば、制御信号SGは、垂直走査期間の開始タイミングを示すスタートパルス信号と、ゲートドライバ300内のシフトレジスタにおけるシフト動作のタイミングを制御するためのクロック信号とによって構成されている。
ゲートドライバ300は、制御信号SGに基づいて、ゲートバスラインGLを駆動する。ソースドライバ400は、制御信号SSに基づいて、ソースバスラインSLを駆動する。リセット配線ドライバ500は、制御信号SRに基づいて、リセット配線RSTを駆動する。制御配線ドライバ600は、制御信号SCに基づいて、制御配線CTLを駆動する。以上のようにしてゲートバスラインGL,ソースバスラインSL,リセット配線RST,および制御配線CTLが駆動されることによって、画像データDATに基づく画像が表示部100に表示される。
<1.2 画素形成部と各ラインとの配置関係>
図5は、画素形成部と各ライン(ソースバスラインSL,ゲートバスラインGL,リセット配線RST,および制御配線CTL)との配置関係を示す図である。図5では、矢印によって、ソースバスラインSLから画素形成部への映像信号の供給方向を示している。なお、R,G,およびBはそれぞれ赤色用の画素形成部,緑色用の画素形成部,および青色用の画素形成部を示している。図5から把握されるように、本実施形態においては、全ての画素形成部において同じ側(この例では左側)に配置されたソースバスラインSLから映像信号が供給される。
図5は、画素形成部と各ライン(ソースバスラインSL,ゲートバスラインGL,リセット配線RST,および制御配線CTL)との配置関係を示す図である。図5では、矢印によって、ソースバスラインSLから画素形成部への映像信号の供給方向を示している。なお、R,G,およびBはそれぞれ赤色用の画素形成部,緑色用の画素形成部,および青色用の画素形成部を示している。図5から把握されるように、本実施形態においては、全ての画素形成部において同じ側(この例では左側)に配置されたソースバスラインSLから映像信号が供給される。
<1.3 レイアウト>
次に、図6を参照しつつ、1つの画素形成部近傍のレイアウトについて説明する。従来の液晶表示装置と同様、ゲートバスラインGLを形成するゲートメタルとソースバスラインSLを形成するソースメタルとが互いに直交するように配設されている。リセット配線RSTおよび制御配線CTLは、ゲートメタルによって形成され、ゲートバスラインGLに平行に延びるように配設されている。隣接する2本のソースバスラインSL間の領域のうちリセット配線RST,ゲートバスラインGL,および制御配線CTLが配設されている領域以外の部分には、図6に示すように、画素電極101として機能する透明電極11が形成されている。また、上述した増幅用電極102として機能する電極12が、隣接する2本のソースバスラインSL間にゲートメタルによって図6に示すように形成されている。
次に、図6を参照しつつ、1つの画素形成部近傍のレイアウトについて説明する。従来の液晶表示装置と同様、ゲートバスラインGLを形成するゲートメタルとソースバスラインSLを形成するソースメタルとが互いに直交するように配設されている。リセット配線RSTおよび制御配線CTLは、ゲートメタルによって形成され、ゲートバスラインGLに平行に延びるように配設されている。隣接する2本のソースバスラインSL間の領域のうちリセット配線RST,ゲートバスラインGL,および制御配線CTLが配設されている領域以外の部分には、図6に示すように、画素電極101として機能する透明電極11が形成されている。また、上述した増幅用電極102として機能する電極12が、隣接する2本のソースバスラインSL間にゲートメタルによって図6に示すように形成されている。
薄膜トランジスタT1のドレイン電極と電極12とは、符号SE1で示すソースメタルとコンタクトCT1とによって電気的に接続されている。薄膜トランジスタT2のドレイン電極と透明電極11とは、符号SE2で示すソースメタルとコンタクトCT2とによって電気的に接続されている。薄膜トランジスタT3のソース電極と制御配線CTLとは、符号SE3で示すソースメタルとコンタクトCT3とによって電気的に接続されている。薄膜トランジスタT3のドレイン電極と電極12とは、符号SE1で示すソースメタルとコンタクトCT1とによって電気的に接続されている。以上のような構成において、符号SE2で示すソースメタルと電極12とによって第2容量Ctrが形成されている。
なお、図1に示した等価回路図上に図6の透明電極11,電極12,符号SE1~SE3で示すソースメタル,およびコンタクトCT1~CT3の位置を示すと、図7に示すとおりとなる。
<1.4 駆動方法>
次に、本実施形態における駆動方法について説明する。本実施形態においては、図8に示すように、制御配線CTLには、この液晶表示装置の動作中を通じて、一定の電位が与えられる(図5も参照)。すなわち、制御配線CTLについては、直流駆動が行われる。ソースバスラインSLには、1水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。
次に、本実施形態における駆動方法について説明する。本実施形態においては、図8に示すように、制御配線CTLには、この液晶表示装置の動作中を通じて、一定の電位が与えられる(図5も参照)。すなわち、制御配線CTLについては、直流駆動が行われる。ソースバスラインSLには、1水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。
図9は、本実施形態において、選択期間における画素形成部の動作について説明するための信号波形図である。ここでは奇数フレームに正極性の書き込みが行われる画素形成部に着目している。上述したように、選択期間はプリチャージ期間Taと増幅期間Tbとで構成されている。なお、図9に示すように、本実施形態においては、制御配線電位Vctlは、共通電極電位Vcomよりも低い値に設定されている。
プリチャージ期間Taには、ゲートバスラインGLにオフレベルの電位が与えられた状態で、リセット配線RSTにオンレベルの電位が与えられる。これにより、薄膜トランジスタT1はオフ状態かつ薄膜トランジスタT2,T3はオン状態となる。その結果、画素電極101として機能する透明電極11には映像信号電位Vdataが与えられ、増幅用電極102として機能する電極12には制御配線電位Vctlが与えられる。増幅期間Tbになると、リセット配線RSTにオフレベルの電位が与えられた状態で、ゲートバスラインGLにオンレベルの電位が与えられる。これにより、薄膜トランジスタT1はオン状態かつ薄膜トランジスタT2,T3はオフ状態となる。その結果、増幅用電極電位VintはVctlからVdataに上昇する。これに伴い、画素電極電位Vpixは上式(1)で示す大きさV1だけ上昇する。増幅期間Tbが終了すると、上述したように、画素電極電位VpixはΔVgだけ低下する。その結果、画素電極電位Vpixは上式(2)で示す値となる。ここでは奇数フレームの動作を説明したが、偶数フレームにおいても同様の動作が行われる。
ところで、映像信号電位Vdataの中央値が0Vであれば、制御配線電位Vctlは、次式(4)で求められる値Vctlaに設定されることが好ましい。より詳しくは、ソースバスラインSLに与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、制御配線電位Vctlは基準電位の値に次式(4)で求められる値Vctlaを加算して得られる値に設定されることが好ましい。
制御配線電位Vctlが上式(4)で示す値Vctlaに設定されると、上式(3)は次式(5)に示すように変形される。
上式(5)より、画素電極電位Vpixの値が電圧変動ΔVgの影響を受けないということが把握される。このため、対向調整(電圧変動ΔVgを考慮して共通電極電位Vcomの設定を行うこと)が不要となる。従って、制御配線電位Vctlを上式(4)で示す値に設定した場合には、共通電極電位Vcomについては、映像信号電位Vdataの中央値(最大電位と最小電位との中央値)に設定すれば良い。
例えば、CtrがClcやCpよりも極めて大きいと仮定して、電圧変動ΔVgが0.5Vとなるような場合には、上式(4)より、制御配線電位Vctlを-0.5Vに設定すれば良い。このとき、或る画素形成部において映像信号電位Vdataが-3.0Vと3.0Vとの間で変動すると仮定すると、当該画素形成部における動作は次のようになる(図10参照)。
まず、奇数フレームにおいて、プリチャージ期間Taには、画素電極電位Vpixは3.0Vとなり、増幅用電極電位Vintは-0.5Vとなる。増幅期間Tbになると、増幅用電極電位Vintが-0.5Vから3.0Vに上昇する。これに伴い、画素電極電位Vpixは3.0Vから6.5Vに上昇する。増幅期間Tbが終了すると、画素電極電位Vpixは上記電圧変動ΔVgによって6.5Vから6.0Vに低下する。次に、偶数フレームにおいて、プリチャージ期間Taには、画素電極電位Vpixは-3.0Vとなり、増幅用電極電位Vintは-0.5Vとなる。増幅期間Tbになると、増幅用電極電位Vintが-0.5Vから-3.0Vに低下する。これに伴い、画素電極電位Vpixは-3.0Vから-5.5Vに低下する。増幅期間Tbが終了すると、画素電極電位Vpixは上記電圧変動ΔVgによって-5.5Vから-6.0Vに低下する。以上のようにして、画素電極101には-6.0Vから6.0Vまでの電位が与えられる。従って、共通電極電位Vcomは図10に示すように0Vに設定されていれば良い。すなわち、対向調整は不要である。
なお、図11に示すように、制御配線電位Vctlを0Vに設定しても良い。但し、この場合、対向調整をして共通電極電位Vcomを映像信号電位Vdataの中央値よりもΔVgだけ低い値に設定する必要がある。
<1.5 効果>
本実施形態によれば、画素電極電位Vpixは、プリチャージ期間Taに映像信号電位Vdataに等しくされた後、増幅期間Tbに映像信号電位Vdataと制御配線電位Vctlとの差に応じて増幅される。このため、映像信号の振幅を従来よりも小さくしても、画素電極101に従来と同様の電位を与えることが可能となる。このように映像信号の振幅を従来よりも小さくすることができるので、消費電力が従来よりも低減される。ここで、本実施形態においては、画素電極101や共通電極COMの電位を直接的に制御するわけではないので、比較的小さな負荷で画素電極電位Vpixを増幅することができる。従って、大型パネルにおいても映像信号の振幅を小さくして消費電力を低減することが可能となる。
本実施形態によれば、画素電極電位Vpixは、プリチャージ期間Taに映像信号電位Vdataに等しくされた後、増幅期間Tbに映像信号電位Vdataと制御配線電位Vctlとの差に応じて増幅される。このため、映像信号の振幅を従来よりも小さくしても、画素電極101に従来と同様の電位を与えることが可能となる。このように映像信号の振幅を従来よりも小さくすることができるので、消費電力が従来よりも低減される。ここで、本実施形態においては、画素電極101や共通電極COMの電位を直接的に制御するわけではないので、比較的小さな負荷で画素電極電位Vpixを増幅することができる。従って、大型パネルにおいても映像信号の振幅を小さくして消費電力を低減することが可能となる。
また、本実施形態によれば、制御配線電位Vctlを適宜の値に設定することにより、ゲートバスラインGLの電位がオンレベルからオフレベルに変化する際の電圧変動ΔVgの影響を打ち消すことが可能となる。このため、対向調整が不要となる。ところで、従来の液晶表示装置においては、ゲートバスラインGLのオフレベルの電位Voff1は次式(6)で示す値に設定されていた。
Voff1=VdataL-ΔVg-Vm ・・・(6)
ここで、VdataLは映像信号の最小の電位を表し、Vmは薄膜トランジスタを確実にオフ状態で維持するためのマージン(オフマージン)の大きさを表す。
これに対し、本実施形態においては、制御配線電位Vctlを適宜の値に設定することによって電圧変動ΔVgの影響が打ち消されるので、ゲートバスラインGLのオフレベルの電位Voff2を次式(7)で示す値に設定することが可能となる。
Voff2=VdataL-Vm ・・・(7)
以上のように、ゲートバスラインGLのオフレベルの電位を従来よりも高い値に設定することができる。これにより、走査信号の振幅を従来よりも小さくすることができ、ゲートバスラインGLの駆動に要する消費電力の低減や高速駆動が可能となる。
Voff1=VdataL-ΔVg-Vm ・・・(6)
ここで、VdataLは映像信号の最小の電位を表し、Vmは薄膜トランジスタを確実にオフ状態で維持するためのマージン(オフマージン)の大きさを表す。
これに対し、本実施形態においては、制御配線電位Vctlを適宜の値に設定することによって電圧変動ΔVgの影響が打ち消されるので、ゲートバスラインGLのオフレベルの電位Voff2を次式(7)で示す値に設定することが可能となる。
Voff2=VdataL-Vm ・・・(7)
以上のように、ゲートバスラインGLのオフレベルの電位を従来よりも高い値に設定することができる。これにより、走査信号の振幅を従来よりも小さくすることができ、ゲートバスラインGLの駆動に要する消費電力の低減や高速駆動が可能となる。
さらに、本実施形態によれば、制御配線CTLはゲートバスラインGLに平行に延びるように配設されている。通常の液晶表示装置ではソースバスラインSLの本数よりもゲートバスラインGLの本数の方が少ないので、制御配線CTLをソースバスラインSLに平行に延びるように配設する構成に比べて、必要な制御配線CTLの本数が少なくなる。このため、制御配線CTLを設けることによる開口率の低下を抑制することができる。
<2.第2の実施形態>
<2.1 構成>
画素形成部の構成,全体構成,画素形成部と各ラインとの配置関係,および画素形成部近傍のレイアウトについては、第1の実施形態と同様であるので説明を省略する(図1,図4,図5,および図6参照)。
<2.1 構成>
画素形成部の構成,全体構成,画素形成部と各ラインとの配置関係,および画素形成部近傍のレイアウトについては、第1の実施形態と同様であるので説明を省略する(図1,図4,図5,および図6参照)。
<2.2 駆動方法>
本実施形態においては、図12に示すように、制御配線CTLには、1フレーム(1垂直走査期間)毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線CTLについては、交流駆動が行われる。ソースバスラインSLには、1水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、任意の時点において、全てのソースバスラインSLには同じ極性の映像信号が与えられている。このように、画素の極性反転に関しては「1Hライン反転駆動」と呼ばれる方法が採用されている。
本実施形態においては、図12に示すように、制御配線CTLには、1フレーム(1垂直走査期間)毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線CTLについては、交流駆動が行われる。ソースバスラインSLには、1水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、任意の時点において、全てのソースバスラインSLには同じ極性の映像信号が与えられている。このように、画素の極性反転に関しては「1Hライン反転駆動」と呼ばれる方法が採用されている。
図13は、本実施形態において、選択期間における画素形成部の動作について説明するための信号波形図である。図13に示すように、本実施形態においては、正極性の書き込みが行われる時(共通電極電位Vcomよりも高い電位が画素電極101に与えられるべき時)には制御配線電位Vctlは負とされ、負極性の書き込みが行われる時(共通電極電位Vcomよりも低い電位が画素電極101に与えられるべき時)には制御配線電位Vctlは正とされている。このように制御配線CTLを交流駆動することによって、第1の実施形態と比較して、画素電極電位Vpixが大きく増幅する。
例えば、CtrがClcやCpよりも極めて大きいと仮定して、映像信号電位Vdataが-2.0Vと2.0Vとの間で変動し、正極性の書き込みが行われる時の制御配線電位Vctlが-2.0Vに設定され、負極性の書き込みが行われる時の制御配線電位Vctlが2.0Vに設定され、電圧変動ΔVgが0.5Vとなるような場合、選択期間における画素形成部の動作は次のようになる(図14参照)。
まず、奇数フレームにおいて、プリチャージ期間Taには、画素電極電位Vpixは2.0Vとなり、増幅用電極電位Vintは-2.0Vとなる。増幅期間Tbになると、増幅用電極電位Vintが-2.0Vから2.0Vに上昇する。これに伴い、画素電極電位Vpixは2.0Vから6.0Vに上昇する。増幅期間Tbが終了すると、画素電極電位Vpixは上記電圧変動ΔVgによって6.0Vから5.5Vに低下する。次に、偶数フレームにおいて、プリチャージ期間Taには、画素電極電位Vpixは-2.0Vとなり、増幅用電極電位Vintは2.0Vとなる。増幅期間Tbになると、増幅用電極電位Vintが2.0Vから-2.0Vに低下する。これに伴い、画素電極電位Vpixは-2.0Vから-6.0Vに低下する。増幅期間Tbが終了すると、画素電極電位Vpixは上記電圧変動ΔVgによって-6.0Vから-6.5Vに低下する。以上のようにして、画素電極101には-6.5Vから5.5Vまでの電位が与えられる。
第1の実施形態においては、或る条件下、画素電極電位Vpixに関して12Vの振幅を得るためには、映像信号の振幅を6Vにする必要があった(図10および図11を参照)。これに対して、本実施形態においては、第1の実施形態と同様の条件下、画素電極電位Vpixに関して12Vの振幅を得るためには、映像信号の振幅を4Vにすれば良い。
なお、図14に示す例では共通電極電位Vcomは-0.5Vとなっているが、上式(4)に基づいて、正極性の書き込みが行われる時の制御配線電位Vctlおよび負極性の書き込みが行われる時の制御配線電位Vctlをそれぞれ0.5V低い値にすることによって、対向調整が不要となる(図15参照)。より詳しくは、ソースバスラインSLに与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、基準電位よりも所定の大きさ(ここでは2.0V)だけ高い電位の値に上式(4)で求められる値Vctlaを加算して得られる値の電位を負極性の書き込みが行われる時の制御配線電位Vctlとし、基準電位よりも上記所定の大きさだけ低い電位の値に上式(4)で求められる値Vctlaを加算して得られる値の電位を正極性の書き込みが行われる時の制御配線電位Vctlとすることによって、対向調整が不要となる。
<2.3 効果>
本実施形態によれば、第1の実施形態と比較して、画素電極電位Vpixを大きく増幅させることができる。このため、映像信号の振幅を従来よりも顕著に小さくすることができ、消費電力が効果的に低減される。ここで、第1の実施形態と同様、画素電極101や共通電極COMの電位を直接的に制御するわけではないので、比較的小さな負荷で画素電極電位Vpixをより大きく増幅することができる。従って、大型パネルにおいても映像信号の振幅を顕著に小さくして消費電力を効果的に低減することが可能となる。
本実施形態によれば、第1の実施形態と比較して、画素電極電位Vpixを大きく増幅させることができる。このため、映像信号の振幅を従来よりも顕著に小さくすることができ、消費電力が効果的に低減される。ここで、第1の実施形態と同様、画素電極101や共通電極COMの電位を直接的に制御するわけではないので、比較的小さな負荷で画素電極電位Vpixをより大きく増幅することができる。従って、大型パネルにおいても映像信号の振幅を顕著に小さくして消費電力を効果的に低減することが可能となる。
また、正極性の書き込みが行われる時および負極性の書き込みが行われる時の制御配線電位Vctlをそれぞれ適宜の値に設定することにより、ゲートバスラインGLの電位がオンレベルからオフレベルに変化する際の電圧変動ΔVgの影響を打ち消すことが可能となる。これにより、対向調整が不要になるとともに、走査信号の振幅を従来よりも小さくすることによる消費電力の低減や高速駆動が可能となる。さらに、制御配線CTLはゲートバスラインGLに平行に延びるように配設されているので、第1の実施形態と同様、制御配線CTLを設けることによる開口率の低下を抑制することができる。
<3.変形例>
以下、画素形成部近傍のレイアウト,画素の極性反転の方法,および画素形成部の構成という3つの観点から上記各実施形態の変形例について説明する。なお、以下においては、主に、第1の実施形態または第2の実施形態と異なる点について説明する。
以下、画素形成部近傍のレイアウト,画素の極性反転の方法,および画素形成部の構成という3つの観点から上記各実施形態の変形例について説明する。なお、以下においては、主に、第1の実施形態または第2の実施形態と異なる点について説明する。
<3.1 画素形成部近傍のレイアウトについて>
<3.1.1 第1の変形例>
図16は、第1の変形例における画素形成部近傍のレイアウトを示す図である。上記各実施形態においては制御配線CTLはゲートバスラインGLに平行に延びるように配設されていたが(図6参照)、本変形例においては制御配線CTLはソースバスラインSLに平行に延びるように配設されている。従って、本変形例においては、制御配線CTLはゲートバスラインGLと交差する。このため、制御配線CTLはゲートメタルではなくソースメタルによって形成されている。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図17に示すようなものとなる。
<3.1.1 第1の変形例>
図16は、第1の変形例における画素形成部近傍のレイアウトを示す図である。上記各実施形態においては制御配線CTLはゲートバスラインGLに平行に延びるように配設されていたが(図6参照)、本変形例においては制御配線CTLはソースバスラインSLに平行に延びるように配設されている。従って、本変形例においては、制御配線CTLはゲートバスラインGLと交差する。このため、制御配線CTLはゲートメタルではなくソースメタルによって形成されている。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図17に示すようなものとなる。
図18は、本変形例における駆動方法について説明するための信号波形図である(図17も参照)。ソースバスラインには、上記各実施形態と同様、1水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる(図8参照)。但し、本変形例においては、隣接する2本のソースバスライン(例えば、SL(m)とSL(m+1))には互いに異なる極性の映像信号が与えられる。制御配線には、1水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線については、交流駆動が行われる。また、隣接する2本の制御配線(例えば、CTL(m)とCTL(m+1))には互いに異なるレベルの電位が与えられる。映像信号電位と制御配線電位との関係に着目すると、或るソースバスラインに正極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはローレベル電位が与えられる。一方、或るソースバスラインに負極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはハイレベル電位が与えられる。以上のように、本変形例においては、画素の極性反転に関しては「ドット反転駆動」と呼ばれる方法が採用されている。
上記各実施形態においては、各制御配線CTLにはソースバスラインSLの本数に等しい数の薄膜トランジスタT3が接続されており、1本の制御配線CTLに接続された全ての薄膜トランジスタT3には当該制御配線CTLから同じタイミングでプリチャージ用の電位が与えられる。これに対して、本変形例においては、1本の制御配線CTLから複数の薄膜トランジスタT3に同じタイミングでプリチャージ用の電位が与えられることはない。従って、本変形例によれば、プリチャージが行われる際に1本の制御配線CTLに掛かる負荷を小さくすることができる。
<3.1.2 第2の変形例>
図19は、第2の変形例における画素形成部近傍のレイアウトを示す図である。上記各実施形態においては透明電極は1層であったが(図6参照)、本変形例においては透明電極は2層になっている。詳しくは、隣接する2本のソースバスラインSL間の領域のうちリセット配線RST,ゲートバスラインGL,および制御配線CTLが配設されている領域以外の部分に、画素電極101として機能する上層透明電極(第1透明電極)11aと増幅用電極(容量形成用電極部)102として機能する下層透明電極(第2透明電極)11bとが設けられ、上層透明電極11aと下層透明電極11bとによって第2容量Ctrが形成されている。
図19は、第2の変形例における画素形成部近傍のレイアウトを示す図である。上記各実施形態においては透明電極は1層であったが(図6参照)、本変形例においては透明電極は2層になっている。詳しくは、隣接する2本のソースバスラインSL間の領域のうちリセット配線RST,ゲートバスラインGL,および制御配線CTLが配設されている領域以外の部分に、画素電極101として機能する上層透明電極(第1透明電極)11aと増幅用電極(容量形成用電極部)102として機能する下層透明電極(第2透明電極)11bとが設けられ、上層透明電極11aと下層透明電極11bとによって第2容量Ctrが形成されている。
薄膜トランジスタT1のドレイン電極と下層透明電極11bとは、符号SE4で示すソースメタルとコンタクトCT4とによって電気的に接続されている。薄膜トランジスタT2のドレイン電極と上層透明電極11aとは、符号SE5で示すソースメタルとコンタクトCT5とによって電気的に接続されている。薄膜トランジスタT3のソース電極と制御配線CTLとは、符号SE6で示すソースメタルとコンタクトCT6とによって電気的に接続されている。薄膜トランジスタT3のドレイン電極と下層透明電極11bとは、符号SE4で示すソースメタルとコンタクトCT4とによって電気的に接続されている。
本変形例によれば、隣接する2本のソースバスラインSL間の領域のうちの比較的広い領域に設けられた2層の透明電極(上層透明電極11aおよび下層透明電極11b)によって第2容量Ctrが形成される。このため、上記各実施形態と比較して、第2容量Ctrの容量値が大きくなる。ところで、上述したように、増幅期間Tbにおける画素電極電位Vpixの上昇の大きさV1は、上式(1)で表される。上式(1)より、Ctrが大きいほどV1も大きくなることが把握される。このように、本変形例によれば、増幅期間Tbに画素電極電位Vpixはより大きく増幅する。このため、映像信号の振幅を顕著に小さくすることが可能となり、より効果的に消費電力が低減される。また、制御配線CTLはゲートバスラインGLに平行に延びるように配設されているので、上記各実施形態と同様、制御配線CTLを設けることによる開口率の低下が抑制される。
<3.1.3 第3の変形例>
図20は、第3の変形例における画素形成部近傍のレイアウトを示す図である。第1の変形例と同様、制御配線CTLはソースバスラインSLに平行に延びるように配設されている。また、第2の変形例と同様、透明電極は2層になっている。なお、薄膜トランジスタT3のソース電極と制御配線CTLとは、図20に示すように直接的に接続されている。以上のような構成により、第1の変形例と同様、1本の制御配線CTLから複数の薄膜トランジスタT3に同じタイミングでプリチャージ用の電位が与えられることはなく、プリチャージが行われる際に1本の制御配線CTLに掛かる負荷を小さくすることができる。また、第2の変形例と同様、第2容量Ctrの容量値が大きくなるので、増幅期間Tbに画素電極電位Vpixはより大きく増幅する。このため、映像信号の振幅を顕著に小さくすることが可能となり、より効果的に消費電力が低減される。
図20は、第3の変形例における画素形成部近傍のレイアウトを示す図である。第1の変形例と同様、制御配線CTLはソースバスラインSLに平行に延びるように配設されている。また、第2の変形例と同様、透明電極は2層になっている。なお、薄膜トランジスタT3のソース電極と制御配線CTLとは、図20に示すように直接的に接続されている。以上のような構成により、第1の変形例と同様、1本の制御配線CTLから複数の薄膜トランジスタT3に同じタイミングでプリチャージ用の電位が与えられることはなく、プリチャージが行われる際に1本の制御配線CTLに掛かる負荷を小さくすることができる。また、第2の変形例と同様、第2容量Ctrの容量値が大きくなるので、増幅期間Tbに画素電極電位Vpixはより大きく増幅する。このため、映像信号の振幅を顕著に小さくすることが可能となり、より効果的に消費電力が低減される。
<3.1.4 第4の変形例>
図21は、第4の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、下層透明電極は図22に示すように2つの部分に分かれている。一方の下層透明電極11b1は増幅用電極102として機能し、他方の下層透明電極11b2は制御配線CTLとして機能する。図22に示すような形状の下層透明電極11b2を制御配線CTLとして用いることにより、本変形例においては、表示部100内に格子状に制御配線CTLが設けられることになる。薄膜トランジスタT3のソース電極と制御配線CTLとは、符号SE7で示すソースメタルとコンタクトCT7とによって電気的に接続されている。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図23に示すようなものとなる。また、本変形例においては、下層透明電極11b1によって容量形成用電極部が実現され、下層透明電極11b2によって格子状電極部が実現されている。
図21は、第4の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、下層透明電極は図22に示すように2つの部分に分かれている。一方の下層透明電極11b1は増幅用電極102として機能し、他方の下層透明電極11b2は制御配線CTLとして機能する。図22に示すような形状の下層透明電極11b2を制御配線CTLとして用いることにより、本変形例においては、表示部100内に格子状に制御配線CTLが設けられることになる。薄膜トランジスタT3のソース電極と制御配線CTLとは、符号SE7で示すソースメタルとコンタクトCT7とによって電気的に接続されている。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図23に示すようなものとなる。また、本変形例においては、下層透明電極11b1によって容量形成用電極部が実現され、下層透明電極11b2によって格子状電極部が実現されている。
図24は、本変形例における駆動方法について説明するための信号波形図である(図23も参照)。ソースバスラインSLには、1水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。制御配線CTLには、1水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線CTLについては、交流駆動が行われる。映像信号電位と制御配線電位との関係に着目すると、ソースバスラインSLに正極性の映像信号が与えられている時には制御配線CTLにはローレベル電位が与えられ、ソースバスラインSLに負極性の映像信号が与えられている時には制御配線CTLにはハイレベル電位が与えられる。以上のように、本変形例においては、画素の極性反転に関しては「1Hライン反転駆動」と呼ばれる方法が採用されている。
本変形例によれば、第2の変形例と同様、第2容量Ctrの容量値が大きくなるので、増幅期間Tbに画素電極電位Vpixはより大きく増幅する。このため、映像信号の振幅を顕著に小さくすることが可能となり、より効果的に消費電力が低減される。また、制御配線CTLが透明電極によって形成されている。このため、開口率の向上が可能となる。さらに、制御配線CTLは表示部100内に格子状に設けられるので、制御配線CTLの抵抗が小さくなる。なお、ここでは制御配線CTLを交流駆動する例を挙げて説明したが、図8に示したように制御配線CTLを直流駆動するようにしても良い。
<3.1.5 第5の変形例>
以下に説明する第5の変形例および第6の変形例は、液晶の配向状態(液晶分子の傾斜方向)が互いに異なる複数の領域からなる画素を備えた液晶表示装置(以下、「配向分割型液晶表示装置」という。)に適用される。なお、第5の変形例については第2の変形例(図19参照)と対比しながら説明し、第6の変形例については第3の変形例(図20参照)と対比しながら説明する。
以下に説明する第5の変形例および第6の変形例は、液晶の配向状態(液晶分子の傾斜方向)が互いに異なる複数の領域からなる画素を備えた液晶表示装置(以下、「配向分割型液晶表示装置」という。)に適用される。なお、第5の変形例については第2の変形例(図19参照)と対比しながら説明し、第6の変形例については第3の変形例(図20参照)と対比しながら説明する。
図25は、第5の変形例における画素形成部近傍のレイアウトを示す図である。第2の変形例においては、制御配線CTLは透明電極とは上下方向に重ならないように配設されていた。これに対して、本変形例においては、制御配線CTLは透明電極と上下方向に重なるように配設されている。詳しくは、配向分割型液晶表示装置では表示部100内において領域の境界部に暗線15が生じるところ、ゲートバスラインGLに平行に延びるように生じている暗線15と重なるように、制御配線CTLがゲートメタルによって形成されている。このような構成において、薄膜トランジスタT3のソース電極と制御配線CTLとは、符号SE8で示すソースメタルとコンタクトCT8とによって電気的に接続されている。
本変形例によれば、配向分割型液晶表示装置において、暗線15と重なるように制御配線CTLが形成されるので、制御配線CTLを設けることによる開口率の低下が効果的に抑制される。なお、上記各実施形態のように透明電極が1層で構成されている場合にも、ゲートバスラインGLに平行に延びるように生じている暗線15と重なるように制御配線CTLを形成することができる。
<3.1.6 第6の変形例>
図26は、第6の変形例における画素形成部近傍のレイアウトを示す図である。第3の変形例においては、制御配線CTLは下層透明電極11bの端部と上下方向に重なるように配設されていた。これに対して、本変形例においては、制御配線CTLは下層透明電極11bの中央部と上下方向に重なるように配設されている。詳しくは、ソースバスラインSLに平行に延びるように生じている暗線15と重なるように、制御配線CTLがソースメタルによって形成されている。このような構成において、薄膜トランジスタT1のドレイン電極と下層透明電極11bとは、符号SE9で示すソースメタルとコンタクトCT9とによって電気的に接続されている。薄膜トランジスタT3のドレイン電極と下層透明電極11bとは、符号SE10で示すソースメタルとコンタクトCT10とによって電気的に接続されている。
図26は、第6の変形例における画素形成部近傍のレイアウトを示す図である。第3の変形例においては、制御配線CTLは下層透明電極11bの端部と上下方向に重なるように配設されていた。これに対して、本変形例においては、制御配線CTLは下層透明電極11bの中央部と上下方向に重なるように配設されている。詳しくは、ソースバスラインSLに平行に延びるように生じている暗線15と重なるように、制御配線CTLがソースメタルによって形成されている。このような構成において、薄膜トランジスタT1のドレイン電極と下層透明電極11bとは、符号SE9で示すソースメタルとコンタクトCT9とによって電気的に接続されている。薄膜トランジスタT3のドレイン電極と下層透明電極11bとは、符号SE10で示すソースメタルとコンタクトCT10とによって電気的に接続されている。
本変形例によれば、第5の変形例と同様、配向分割型液晶表示装置において、暗線15と重なるように制御配線CTLが形成されるので、制御配線CTLを設けることによる開口率の低下が効果的に抑制される。なお、上記各実施形態のように透明電極が1層で構成されている場合にも、ソースバスラインSLに平行に延びるように生じている暗線15と重なるように制御配線CTLを形成することができる。
<3.1.7 第7の変形例>
図27は、第7の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、下層透明電極は、増幅用電極102として機能する部分11b1と、透明電極(上層透明電極および下層透明電極)とソースバスラインSLとの間に形成される寄生容量を低減するための部分(以下、「シールド電極部」という。)11b3とに分かれている。換言すれば、本変形例の構成は、第2の変形例(図19参照)の構成にシールド電極部11b3が付加された構成となっている。なお、シールド電極部11b3には、例えば共通電極電位Vcomが与えられる。
図27は、第7の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、下層透明電極は、増幅用電極102として機能する部分11b1と、透明電極(上層透明電極および下層透明電極)とソースバスラインSLとの間に形成される寄生容量を低減するための部分(以下、「シールド電極部」という。)11b3とに分かれている。換言すれば、本変形例の構成は、第2の変形例(図19参照)の構成にシールド電極部11b3が付加された構成となっている。なお、シールド電極部11b3には、例えば共通電極電位Vcomが与えられる。
図28は、図27のA-A線断面図である。図28には、図27に示す画素形成部の右隣の画素形成部内の上層透明電極および下層透明電極も示している。図28に示すように、シールド電極部11b3は、ソースバスラインSLと上層透明電極11aとの間の領域に形成されている。このようにシールド電極部11b3を設けることによって、ソースバスライン-透明電極(シールド電極部を除く透明電極)間の寄生容量C0が低減されている。なお、本変形例においては、シールド電極部11b3はソースバスラインSLを覆うように形成されている。図29は、ソースバスライン-透明電極間の寄生容量C0およびシールド電極部-透明電極間に形成される容量CHをも含めた等価回路図である。図29から把握されるように、シールド電極部-透明電極間に形成される容量CHは補助容量として機能し、映像信号電位(ソースバスラインSLの電位)の変動が画素電極電位Vpixに及ぼす影響を効果的に低減することが可能となる。
<3.1.8 第8の変形例>
図30は、第8の変形例における画素形成部近傍のレイアウトを示す図である。図31は、図30のA-A線断面図である。第7の変形例においては、ソースバスラインSLを覆うようにシールド電極部11b3が形成されていたが、本変形例においては、平面視でソースバスラインSLの両隣に位置するようにシールド電極部11b3が形成されている。換言すれば、ソースバスラインSLと重ならないように、かつ、ゲートバスラインGLの延びる方向についてソースバスラインSLと下層透明電極(増幅用電極102として機能する部分)11b1との間の領域に、シールド電極部11b3が形成されている。
図30は、第8の変形例における画素形成部近傍のレイアウトを示す図である。図31は、図30のA-A線断面図である。第7の変形例においては、ソースバスラインSLを覆うようにシールド電極部11b3が形成されていたが、本変形例においては、平面視でソースバスラインSLの両隣に位置するようにシールド電極部11b3が形成されている。換言すれば、ソースバスラインSLと重ならないように、かつ、ゲートバスラインGLの延びる方向についてソースバスラインSLと下層透明電極(増幅用電極102として機能する部分)11b1との間の領域に、シールド電極部11b3が形成されている。
本変形例によれば、第7の変形例と比較して、ソースバスラインSLとシールド電極部11b3との間に形成される容量が低減される。このため、第7の変形例と同様の効果が得られるほか、ソースバスラインSLの配線容量の低減が可能となる。
<3.1.9 第9の変形例>
図32は、第9の変形例における画素形成部近傍のレイアウトを示す図である。本変形例では、第7の変形例(図27参照)におけるシールド電極部11b3が制御配線CTLとしても機能する構成となっている。このため、第7の変形例とは異なり、ゲートバスラインGLに平行に延びる制御配線CTLは設けられていない。このような構成において、薄膜トランジスタT3のソース電極とシールド電極部11b3(制御配線CTL)とは、符号SE11で示すソースメタルとコンタクトCT11とによって電気的に接続されている。
図32は、第9の変形例における画素形成部近傍のレイアウトを示す図である。本変形例では、第7の変形例(図27参照)におけるシールド電極部11b3が制御配線CTLとしても機能する構成となっている。このため、第7の変形例とは異なり、ゲートバスラインGLに平行に延びる制御配線CTLは設けられていない。このような構成において、薄膜トランジスタT3のソース電極とシールド電極部11b3(制御配線CTL)とは、符号SE11で示すソースメタルとコンタクトCT11とによって電気的に接続されている。
本変形例によれば、1つの電極がシールド電極部11b3としても制御配線CTLとしても機能するので、より高精細の表示部100を有する表示装置においても第7の変形例と同様の効果を得ることが可能となる。なお、同様の構成を第8の変形例(図30参照)に適用した場合には、画素形成部近傍のレイアウトは図33に示すようなものとなる。
<3.2 画素の極性反転の方法について>
画素の極性反転に関しては、例えば第2の実施形態(図12参照)で採用されている「1Hライン反転駆動」や例えば第1の変形例(図18参照)で採用されている「ドット反転駆動」の他に、以下のような方法を採用することができる。
画素の極性反転に関しては、例えば第2の実施形態(図12参照)で採用されている「1Hライン反転駆動」や例えば第1の変形例(図18参照)で採用されている「ドット反転駆動」の他に、以下のような方法を採用することができる。
<3.2.1 第10の変形例>
図34は、第10の変形例における駆動方法について説明するための信号波形図である。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図17に示すようなものとなる。ソースバスラインには、1フレーム(1垂直走査期間)毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、隣接する2本のソースバスライン(例えば、SL(m)とSL(m+1))には互いに異なる極性の映像信号が与えられる。制御配線には、1フレーム(1垂直走査期間)毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線CTLについては、交流駆動が行われる。また、隣接する2本の制御配線(例えば、CTL(m)とCTL(m+1))には互いに異なるレベルの電位が与えられる。映像信号電位と制御配線電位との関係に着目すると、或るソースバスラインに正極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはローレベル電位が与えられる。一方、或るソースバスラインに負極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはハイレベル電位が与えられる。以上のようにして、画素の極性反転に関して「カラム反転駆動(列反転駆動)」と呼ばれる方法を採用することもできる。
図34は、第10の変形例における駆動方法について説明するための信号波形図である。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図17に示すようなものとなる。ソースバスラインには、1フレーム(1垂直走査期間)毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、隣接する2本のソースバスライン(例えば、SL(m)とSL(m+1))には互いに異なる極性の映像信号が与えられる。制御配線には、1フレーム(1垂直走査期間)毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線CTLについては、交流駆動が行われる。また、隣接する2本の制御配線(例えば、CTL(m)とCTL(m+1))には互いに異なるレベルの電位が与えられる。映像信号電位と制御配線電位との関係に着目すると、或るソースバスラインに正極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはローレベル電位が与えられる。一方、或るソースバスラインに負極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはハイレベル電位が与えられる。以上のようにして、画素の極性反転に関して「カラム反転駆動(列反転駆動)」と呼ばれる方法を採用することもできる。
例えば、画素形成部近傍のレイアウトを第1の変形例(図16参照),第3の変形例(図20参照),または第6の変形例(図26参照)のような構成にして制御配線CTLを交流駆動にするときに、本変形例の駆動方法を採用することができる。
<3.2.2 第11の変形例>
図35は、第11の変形例における駆動方法について説明するための信号波形図である。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図36に示すようなものとなる。図36に示すように、1本のソースバスラインに着目すると、当該ソースバスラインから映像信号の供給を受ける画素形成部は、当該ソースバスラインの両側に千鳥状に配置されている。ソースバスラインについては、第10の変形例と同様に駆動される。制御配線には、1水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線については、交流駆動が行われる。また、隣接する2本の制御配線(例えば、CTL(m)とCTL(m+1))には互いに異なるレベルの電位が与えられる。
図35は、第11の変形例における駆動方法について説明するための信号波形図である。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図36に示すようなものとなる。図36に示すように、1本のソースバスラインに着目すると、当該ソースバスラインから映像信号の供給を受ける画素形成部は、当該ソースバスラインの両側に千鳥状に配置されている。ソースバスラインについては、第10の変形例と同様に駆動される。制御配線には、1水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線については、交流駆動が行われる。また、隣接する2本の制御配線(例えば、CTL(m)とCTL(m+1))には互いに異なるレベルの電位が与えられる。
例えば、画素形成部近傍のレイアウトを第1の変形例(図16参照),第3の変形例(図20参照),または第6の変形例(図26参照)のような構成にして制御配線CTLを交流駆動にするときに、本変形例の駆動方法を採用することができる。
本変形例によれば、ソースバスラインはカラム反転駆動と同様に駆動されるが、各ソースバスラインに接続された画素形成部が千鳥状に配置されているため、フリッカの発生が抑制される。
<3.2.3 その他>
第1の実施形態および第2の実施形態では、画素の極性反転に関して1Hライン反転駆動が採用されている例を示している(図8および図12参照)。これに関し、例えば、画素形成部近傍のレイアウトを第2の変形例(図19参照)または第5の変形例(図25参照)のような構成にした場合にも、同様にして1Hライン反転駆動を採用することができる。
第1の実施形態および第2の実施形態では、画素の極性反転に関して1Hライン反転駆動が採用されている例を示している(図8および図12参照)。これに関し、例えば、画素形成部近傍のレイアウトを第2の変形例(図19参照)または第5の変形例(図25参照)のような構成にした場合にも、同様にして1Hライン反転駆動を採用することができる。
また、第1の変形例では、画素の極性反転に関してドット反転駆動が採用されている例を示している(図18参照)。これに関し、例えば、画素形成部近傍のレイアウトを第3の変形例(図20参照)または第6の変形例(図26参照)のような構成にして制御配線CTLを交流駆動にするときに、同様にしてドット反転駆動を採用することができる。
<3.3 画素形成部の構成について>
<3.3.1 第12の変形例>
図37は、本変形例における画素形成部の構成を示す等価回路図である。本変形例においては、図37に示すように、増幅回路部13が2つの増幅段(第1の増幅段131および第2の増幅段132)で構成されている。第1の増幅段131には、薄膜トランジスタT21,薄膜トランジスタT31,および第1の第2容量Ctr1が含まれている。第2の増幅段132には、薄膜トランジスタT22,薄膜トランジスタT32,および第2の第2容量Ctr2が含まれている。また、画素形成部を通過する配線として、ゲートバスラインGLおよびソースバスラインSLに加えて、リセット配線RST1,RST2および制御配線CTL1,CTL2が設けられている。さらに、第1の実施形態と同様、画素形成部には薄膜トランジスタT1および第1容量Clcが含まれている。
<3.3.1 第12の変形例>
図37は、本変形例における画素形成部の構成を示す等価回路図である。本変形例においては、図37に示すように、増幅回路部13が2つの増幅段(第1の増幅段131および第2の増幅段132)で構成されている。第1の増幅段131には、薄膜トランジスタT21,薄膜トランジスタT31,および第1の第2容量Ctr1が含まれている。第2の増幅段132には、薄膜トランジスタT22,薄膜トランジスタT32,および第2の第2容量Ctr2が含まれている。また、画素形成部を通過する配線として、ゲートバスラインGLおよびソースバスラインSLに加えて、リセット配線RST1,RST2および制御配線CTL1,CTL2が設けられている。さらに、第1の実施形態と同様、画素形成部には薄膜トランジスタT1および第1容量Clcが含まれている。
以上のような構成において、第1容量Clcの一端には画素電極101が存在する。すなわち、画素電極101と共通電極COMとによって第1容量Clcが形成されている。また、第1の第2容量Ctr1の一端には、画素電極101との間または画素電極101と電気的に接続された電極との間で容量を形成するための電極(以下、「第1の増幅用電極」という。)1021が存在する。さらに、第2の第2容量Ctr2の一端には、第1の増幅用電極1021との間または第1の増幅用電極1021と電気的に接続された電極との間で容量を形成するための電極(以下、「第2の増幅用電極」という。)1022が存在する。
画素形成部内における構成要素間の接続関係は次のとおりである。薄膜トランジスタT1については、ゲート電極はゲートバスラインGLに接続され、ソース電極はソースバスラインSLに接続され、ドレイン電極は第2の第2容量Ctr2の一端に接続されている。薄膜トランジスタT22については、ゲート電極はリセット配線RST2に接続され、ソース電極はソースバスラインSLに接続され、ドレイン電極は第2の第2容量Ctr2の他端に接続されている。薄膜トランジスタT32については、ゲート電極はリセット配線RST2に接続され、ソース電極は制御配線CTL2に接続され、ドレイン電極は第2の第2容量Ctr2の一端に接続されている。第2の第2容量Ctr2の他端および薄膜トランジスタT22のドレイン電極は、第1の第2容量Ctr1の一端および薄膜トランジスタT31のドレイン電極と接続されている。薄膜トランジスタT21については、ゲート電極はリセット配線RST1に接続され、ソース電極はソースバスラインSLに接続され、ドレイン電極は第1の第2容量Ctr1の他端に接続されている。薄膜トランジスタT31については、ゲート電極はリセット配線RST1に接続され、ソース電極は制御配線CTL1に接続され、ドレイン電極は第1の第2容量Ctr1の一端に接続されている。第1容量Clcの一端は薄膜トランジスタT21のドレイン電極および第1の第2容量Ctr1の他端に接続され、第1容量Clcの他端は共通電極COMに接続されている。
図38は、本変形例において、選択期間における画素形成部の動作について説明するための信号波形図である。ここでは奇数フレームに正極性の書き込みが行われる画素形成部に着目している。本変形例においては、選択期間はプリチャージ期間Taと第1増幅期間Tb1と第2増幅期間Tb2とで構成されている。
まず、プリチャージ期間Taには、ゲートバスラインGLおよびリセット配線RST2にオフレベルの電位が与えられた状態で、リセット配線RST1にオンレベルの電位が与えられる。これにより、薄膜トランジスタT1,T22,およびT32はオフ状態かつ薄膜トランジスタT21,T31はオン状態となる。その結果、画素電極101には映像信号電位Vdataが与えられ、第1の増幅用電極1021には制御配線CTL1の電位Vctl1が与えられる。
次に、第1増幅期間Tb1には、ゲートバスラインGLおよびリセット配線RST1にオフレベルの電位が与えられた状態で、リセット配線RST2にオンレベルの電位が与えられる。これにより、薄膜トランジスタT1,T21,およびT31はオフ状態かつ薄膜トランジスタT22,T32はオン状態となる。その結果、第1の増幅用電極1021に映像信号電位Vdataが与えられる。すなわち、第1の増幅用電極1021の電位Vint1はVctl1からVdataに上昇する。このとき、画素電極101はフローティング状態となっているため、第1の増幅用電極1021の電位Vint1の上昇に伴い、第1の第2容量Ctr1を介して画素電極電位Vpixは上昇する。また、この期間には、第2の増幅用電極1022には制御配線CTL2の電位Vctl2が与えられる。
次に、第2増幅期間Tb2には、リセット配線RST1,RST2にオフレベルの電位が与えられた状態で、ゲートバスラインGLにオンレベルの電位が与えられる。これにより、薄膜トランジスタT1はオン状態かつ薄膜トランジスタT21,T31,T22,およびT32はオフ状態となる。その結果、第2の増幅用電極1022に映像信号電位Vdataが与えられる。すなわち、第2の増幅用電極1022の電位Vint2はVctl2からVdataに上昇する。このとき、画素電極101および第1の増幅用電極1021はフローティング状態となっているため、第2の増幅用電極1022の電位Vint2の上昇に伴い、第2の第2容量Ctr2および第1の第2容量Ctr1を介して画素電極電位Vpixは上昇する。第2増幅期間Tb2が終了すると、画素電極電位VpixはΔVgだけ低下する。
本変形例によれば、画素電極電位Vpixは、第1増幅期間Tb1に増幅した後、第2増幅期間Tb2に更に増幅する。このように、画素電極電位Vpixは2段階で増幅する。その結果、選択期間が終了して電圧変動ΔVgが生じた後の画素電極電位Vpixは、次式(8)で示す値となる。
ここで、Cp1は図37の節点16における寄生容量の容量値を表し、Cp2は図37の節点17における寄生容量の容量値を表す。
以上のように、画素電極電位Vpixは大きく増幅する。このため、映像信号の振幅を従来よりも顕著に小さくすることが可能となり、消費電力が従来よりも大幅に低減される。
以上のように、画素電極電位Vpixは大きく増幅する。このため、映像信号の振幅を従来よりも顕著に小さくすることが可能となり、消費電力が従来よりも大幅に低減される。
なお、ここでは増幅回路部13が2つの増幅段で構成されている例を挙げて説明したが、増幅回路部13は3つ以上の増幅段で構成されていても良い。この場合、薄膜トランジスタT1のドレイン電極は、複数の増幅段のうち電気的に最も画素電極101から遠くに配置されている増幅段に含まれる薄膜トランジスタのうちの第3スイッチング素子として機能する薄膜トランジスタのドレイン電極に接続される。また、画素電極101は、複数の増幅段のうち電気的に最も画素電極101の近くに配置されている増幅段に含まれる薄膜トランジスタのうちの第2スイッチング素子として機能する薄膜トランジスタのドレイン電極に接続される。さらに、連続する2つの増幅段に着目すると、電気的により画素電極101から遠くに配置されている増幅段に含まれる薄膜トランジスタのうちの第2スイッチング素子として機能する薄膜トランジスタのドレイン電極は、電気的により画素電極101の近くに配置されている増幅段に含まれる薄膜トランジスタのうちの第3スイッチング素子として機能する薄膜トランジスタのドレイン電極に接続される。
<4.その他>
例えば第1の実施形態のように制御配線CTLを直流駆動する場合には、画素の極性反転に関しては「1Hライン反転駆動」,「ドット反転駆動」,「カラム反転駆動」のいずれを適用しても良い。
例えば第1の実施形態のように制御配線CTLを直流駆動する場合には、画素の極性反転に関しては「1Hライン反転駆動」,「ドット反転駆動」,「カラム反転駆動」のいずれを適用しても良い。
上記各実施形態および上記各変形例においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されず、液晶表示装置以外の表示装置にも本発明を適用することができる。また、本発明は大型パネルを有する表示装置において映像信号の振幅を小さくして消費電力を低減することができる点で有用であるが、小型パネルを有する表示装置にも本発明を適用することができる。
11…透明電極
12…電極(増幅用電極として機能する電極)
13…増幅回路部
100…表示部
101…画素電極
102…増幅用電極
COM…共通電極
T1…薄膜トランジスタ(第1スイッチング素子)
T2…薄膜トランジスタ(第2スイッチング素子)
T3…薄膜トランジスタ(第3スイッチング素子)
Clc…第1容量
Ctr…第2容量
GL…ゲートバスライン
SL…ソースバスライン
CTL…制御配線
RST…リセット配線
Vctl…制御配線電位
Vcom…共通電極電位
Vdata…映像信号電位
Vint…増幅用電極電位
Vpix…画素電極電位
12…電極(増幅用電極として機能する電極)
13…増幅回路部
100…表示部
101…画素電極
102…増幅用電極
COM…共通電極
T1…薄膜トランジスタ(第1スイッチング素子)
T2…薄膜トランジスタ(第2スイッチング素子)
T3…薄膜トランジスタ(第3スイッチング素子)
Clc…第1容量
Ctr…第2容量
GL…ゲートバスライン
SL…ソースバスライン
CTL…制御配線
RST…リセット配線
Vctl…制御配線電位
Vcom…共通電極電位
Vdata…映像信号電位
Vint…増幅用電極電位
Vpix…画素電極電位
Claims (16)
- 複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置であって、
前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第1制御配線と、
前記複数本の走査信号線と1対1で対応するように設けられた第2制御配線と
を備え、
各画素形成部は、
表示すべき画像に応じた電位が与えられるべき画素電極と、
前記画素電極と前記共通電極とによって形成される第1容量と、
前記画素電極の電位を増幅するための増幅回路部と、
前記走査信号線に制御端子が接続され、前記映像信号線に第1導通端子が接続され、前記増幅回路部に第2導通端子が接続された第1スイッチング素子と
を含み、
前記増幅回路部は、
前記第2制御配線に制御端子が接続され、前記映像信号線に第1導通端子が接続された第2スイッチング素子と、
前記第2制御配線に制御端子が接続され、前記第1制御配線に第1導通端子が接続された第3スイッチング素子と、
前記第2スイッチング素子の第2導通端子と前記第3スイッチング素子の第2導通端子との間に設けられた第2容量と
からなる増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記第2スイッチング素子の第2導通端子に接続され、
任意の画素形成部に着目したとき、
1画面分の表示が行われる期間である1フレーム期間は、前記表示すべき画像に応じて前記画素電極の電位を変化させるための期間であって第1期間および第2期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
対応する第1制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
対応する第2制御配線には、前記第1期間には前記第2スイッチング素子および前記第3スイッチング素子をオン状態にする電位が与えられ、前記第1期間以外の期間には前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位が与えられ、
対応する走査信号線には、前記第2期間には前記第1スイッチング素子をオン状態にする電位が与えられ、前記第2期間以外の期間には前記第1スイッチング素子をオフ状態にする電位が与えられることを特徴とする、表示装置。 - 前記第1制御配線には、前記ハイレベル電位と前記ローレベル電位とが交互に与えられることを特徴とする、請求項1に記載の表示装置。
- 任意の画素形成部に着目したとき、対応する第1制御配線には、
前記共通電極の電位よりも低い電位が前記画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられ、
前記共通電極の電位よりも高い電位が前記画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられることを特徴とする、請求項2に記載の表示装置。 - 前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記基準電位よりも所定の大きさだけ高い電位および前記基準電位よりも前記所定の大きさだけ低い電位のそれぞれの値に下記の式で算出される値Vctlaを加算して得られる値の電位が、前記ハイレベル電位および前記ローレベル電位として前記第1制御配線に与えられることを特徴とする、請求項2に記載の表示装置:
Vctla=-ΔVg・(Ctr+Clc+Cp)/Ctr
ここで、ΔVgは前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記画素電極の電位の変化の大きさを表し、Clcは前記第1容量の容量値を表し、Ctrは前記第2容量の容量値を表し、Cpは寄生容量の容量値を表す。 - 前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記基準電位の値に下記の式で算出される値Vctlaを加算して得られる値の電位が、前記一定の電位として前記第1制御配線に与えられることを特徴とする、請求項1に記載の表示装置:
Vctla=-ΔVg・(Ctr+Clc+Cp)/Ctr
ここで、ΔVgは前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記画素電極の電位の変化の大きさを表し、Clcは前記第1容量の容量値を表し、Ctrは前記第2容量の容量値を表し、Cpは寄生容量の容量値を表す。 - 前記第1制御配線は、前記走査信号線に平行に延びるように配設されていることを特徴とする、請求項1に記載の表示装置。
- 前記第1制御配線は、前記映像信号線に平行に延びるように配設されていることを特徴とする、請求項1に記載の表示装置。
- 前記画素電極として機能する第1透明電極および前記画素電極との間で前記第2容量を形成するための容量形成用電極部を含む第2透明電極からなる2層の透明電極を更に備えることを特徴とする、請求項1に記載の表示装置。
- 前記第2透明電極は、前記走査信号線に平行に延びる部分と前記映像信号線に平行に延びる部分とを有するように格子状に形成され前記容量形成用電極部とは電気的に分離されている格子状電極部を更に含み、
前記格子状電極部は、前記第1制御配線として機能することを特徴とする、請求項8に記載の表示装置。 - 前記第2透明電極は、前記映像信号線と前記第1透明電極との間の領域に形成され前記容量形成用電極部とは電気的に分離されているシールド電極部を更に含むことを特徴とする、請求項8に記載の表示装置。
- 前記シールド電極部は、前記映像信号線を覆うように形成されていることを特徴とする、請求項10に記載の表示装置。
- 前記シールド電極部は、前記映像信号線と重ならないように、かつ、前記走査信号線の延びる方向について前記映像信号線と前記容量形成用電極部との間の領域に形成されていることを特徴とする、請求項10に記載の表示装置。
- 前記シールド電極部は、前記第1制御配線として機能することを特徴とする、請求項10に記載の表示装置。
- 前記画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
前記複数の領域の境界部に相当する領域に前記第1制御配線が配設されていることを特徴とする、請求項1に記載の表示装置。 - 前記増幅回路部は、複数の増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記複数の増幅段のうち電気的に最も前記画素電極から遠くに配置されている増幅段に含まれる第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記複数の増幅段のうち電気的に最も前記画素電極の近くに配置されている増幅段に含まれる第2スイッチング素子の第2導通端子に接続され、
連続する2つの増幅段に着目したとき、電気的により前記画素電極から遠くに配置されている増幅段に含まれる前記第2スイッチング素子の第2導通端子は、電気的により前記画素電極の近くに配置されている増幅段に含まれる第3スイッチング素子の第2導通端子に接続されていることを特徴とする、請求項1に記載の表示装置。 - 複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、表示すべき画像に応じた電位が与えられるべき画素電極を有し前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置の駆動方法であって、
各画素形成部に関し、
1画面分の表示が行われる期間である1フレーム期間毎に前記表示すべき画像に応じて前記画素電極の電位を変化させる画素電極電位変化ステップと、
前記画素電極の電位を維持する画素電極電位維持ステップと
を含み、
前記表示装置は、
前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第1制御配線と、
前記複数本の走査信号線と1対1で対応するように設けられた第2制御配線と
を備え、
各画素形成部は、
前記画素電極と前記共通電極とによって形成される第1容量と、
前記画素電極の電位を増幅するための増幅回路部と、
前記走査信号線に制御端子が接続され、前記映像信号線に第1導通端子が接続され、前記増幅回路部に第2導通端子が接続された第1スイッチング素子と
を含み、
前記増幅回路部は、
前記第2制御配線に制御端子が接続され、前記映像信号線に第1導通端子が接続された第2スイッチング素子と、
前記第2制御配線に制御端子が接続され、前記第1制御配線に第1導通端子が接続された第3スイッチング素子と、
前記第2スイッチング素子の第2導通端子と前記第3スイッチング素子の第2導通端子との間に設けられた第2容量と
からなる増幅段を含み、
前記第1スイッチング素子の第2導通端子は、前記第3スイッチング素子の第2導通端子に接続され、
前記画素電極は、前記第2スイッチング素子の第2導通端子に接続され、
前記第1制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
任意の画素形成部に着目したとき、
前記画素電極電位変化ステップは、
対応する走査信号線に前記第1スイッチング素子をオフ状態にする電位を与えた状態で、対応する第2制御配線に前記第2スイッチング素子および前記第3スイッチング素子をオン状態にする電位を与える第1ステップと、
対応する第2制御配線に前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位を与えた状態で、対応する走査信号線に前記第1スイッチング素子をオン状態にする電位を与える第2ステップと
を含み、
前記画素電極維持ステップでは、対応する走査信号線には前記第1スイッチング素子をオフ状態にする電位が与えられ、対応する第2制御配線には前記第2スイッチング素子および前記第3スイッチング素子をオフ状態にする電位が与えられることを特徴とする、駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/985,271 US9111503B2 (en) | 2011-02-14 | 2012-02-07 | Display device and method for driving same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011028809 | 2011-02-14 | ||
JP2011-028809 | 2011-12-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2012111475A1 true WO2012111475A1 (ja) | 2012-08-23 |
Family
ID=46672403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2012/052697 WO2012111475A1 (ja) | 2011-02-14 | 2012-02-07 | 表示装置およびその駆動方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9111503B2 (ja) |
WO (1) | WO2012111475A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013065529A1 (ja) * | 2011-10-31 | 2013-05-10 | シャープ株式会社 | 薄膜トランジスタアレイ基板及び液晶表示装置 |
JP6699298B2 (ja) * | 2016-04-04 | 2020-05-27 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の制御方法および電子機器 |
JP2019184856A (ja) * | 2018-04-12 | 2019-10-24 | シャープ株式会社 | 表示装置およびその駆動方法 |
CN109360536B (zh) * | 2018-12-12 | 2021-06-01 | 惠科股份有限公司 | 显示驱动方法和显示装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009109600A (ja) * | 2007-10-29 | 2009-05-21 | Hitachi Displays Ltd | 液晶表示装置 |
JP2011027893A (ja) * | 2009-07-23 | 2011-02-10 | Seiko Epson Corp | 電気光学装置,電子機器,ならびに電気光学装置の駆動方法および駆動回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3413043B2 (ja) * | 1997-02-13 | 2003-06-03 | 株式会社東芝 | 液晶表示装置 |
JP2010511185A (ja) * | 2006-11-28 | 2010-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アクティブ・マトリックス・アレイ装置 |
JP5206397B2 (ja) * | 2008-02-19 | 2013-06-12 | 株式会社Jvcケンウッド | 液晶表示装置及び液晶表示装置の駆動方法 |
KR101147424B1 (ko) * | 2010-03-18 | 2012-05-23 | 삼성모바일디스플레이주식회사 | 표시 장치 및 그 구동 방법 |
-
2012
- 2012-02-07 US US13/985,271 patent/US9111503B2/en not_active Expired - Fee Related
- 2012-02-07 WO PCT/JP2012/052697 patent/WO2012111475A1/ja active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009109600A (ja) * | 2007-10-29 | 2009-05-21 | Hitachi Displays Ltd | 液晶表示装置 |
JP2011027893A (ja) * | 2009-07-23 | 2011-02-10 | Seiko Epson Corp | 電気光学装置,電子機器,ならびに電気光学装置の駆動方法および駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
US20130314397A1 (en) | 2013-11-28 |
US9111503B2 (en) | 2015-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2012111476A1 (ja) | 表示装置およびその駆動方法 | |
US8537094B2 (en) | Shift register with low power consumption and liquid crystal display having the same | |
US8633884B2 (en) | Liquid crystal display having data lines disposed in pairs at both sides of the pixels | |
US9858879B2 (en) | Driving circuit with a feed through voltage compensation and array substrate | |
US20080062342A1 (en) | Liquid crystal display panel | |
TWI397734B (zh) | 液晶顯示器及其驅動方法 | |
JP4873760B2 (ja) | 液晶表示装置およびその駆動方法 | |
JP5426167B2 (ja) | 表示装置 | |
CN104238220B (zh) | 液晶显示面板 | |
KR101953805B1 (ko) | 표시 장치 | |
JP2002055325A (ja) | スイング共通電極を利用した液晶表示装置及びその駆動方法 | |
US8072409B2 (en) | LCD with common voltage driving circuits | |
US9548037B2 (en) | Liquid crystal display with enhanced display quality at low frequency and driving method thereof | |
WO2013018596A1 (ja) | 液晶表示装置および補助容量線の駆動方法 | |
WO2012111475A1 (ja) | 表示装置およびその駆動方法 | |
WO2013163870A1 (zh) | 阵列基板、液晶面板和显示装置 | |
WO2013018637A1 (ja) | 液晶表示装置 | |
TWI398849B (zh) | 顯示面板的驅動方法 | |
JP2007140192A (ja) | アクティブマトリクス型液晶表示装置 | |
JP4639702B2 (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
WO2013069559A1 (ja) | 表示装置およびその駆動方法 | |
WO2013031552A1 (ja) | 液晶表示装置およびその駆動方法 | |
JP2008233283A (ja) | 液晶表示装置およびその駆動方法 | |
JP2009008869A (ja) | 液晶表示装置ならびにその駆動回路および駆動方法 | |
JP2010128004A (ja) | 液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 12746615 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13985271 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 12746615 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: JP |