WO2012105106A1 - 固体撮像素子の製造方法、固体撮像素子、撮像装置 - Google Patents
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Definitions
- a plurality of light receiving portions having a pixel electrode, a counter electrode facing the pixel electrode, and a light receiving layer including a photoelectric conversion layer provided between the pixel electrode and the counter electrode are arranged above the semiconductor substrate.
- the present invention relates to a solid-state imaging device, a method for manufacturing the solid-state imaging device, and an imaging device including the solid-state imaging device.
- a light receiving unit including a pair of electrodes and a photoelectric conversion layer sandwiched between them is stacked above a semiconductor substrate, and the photoelectric conversion layer of the light receiving unit is formed on the semiconductor substrate.
- a charge storage unit for storing the generated charge and a signal readout circuit for converting the charge stored in the charge storage unit into a signal and reading the signal to the outside are provided.
- One of the pair of electrodes constituting the light receiving unit and the charge storage unit are electrically connected by a conductive plug formed above the semiconductor substrate, and the charge generated in the photoelectric conversion layer passes through the conductive plug and is charged. Accumulated in the accumulator.
- Patent Documents 1 and 2 disclose a pnp structure as a structure of an electric junction region for connecting a charge storage portion in a semiconductor substrate and a conductive plug.
- the pnp structure has a low-concentration n-type impurity layer constituting a charge storage portion, a p-type impurity layer formed on the surface of the low-concentration n-type impurity layer, and a low penetration through the p-type impurity layer.
- a high-concentration n-type impurity layer reaching the high-concentration n-type impurity layer is formed, and a conductive plug is connected to the high-concentration n-type impurity layer.
- Patent Documents 1 and 2 In order to minimize the area of the high-concentration n-type impurity layer, in Patent Documents 1 and 2, after forming an interlayer insulating film on the semiconductor substrate, an opening for embedding a conductive plug is formed in the interlayer insulating film. Discloses a method of forming a high-concentration n-type impurity layer by implanting ions into a semiconductor substrate through the opening, and then filling a conductive material in the opening to form a conductive plug.
- the areas of the high-concentration n-type impurity layer and the conductive plug can be made substantially the same, and the area of the high-concentration n-type impurity layer can be reduced.
- the high-concentration n-type impurity layer is ion-implanted after the formation of the interlayer insulating film, the high-concentration n-type impurity layer is not sufficiently formed deep in the semiconductor substrate. The variation in the size increases and the yield decreases.
- a high concentration n-type impurity layer is formed by ion implantation before forming the interlayer insulating film, and then an interlayer insulating film is formed on the high concentration n-type impurity layer. It is considered that a method of forming an opening above the high-concentration n-type impurity layer of the interlayer insulating film and embedding a conductive material in the opening to form a conductive plug is considered to be adopted.
- Such a problem is not limited to the pnp structure, but includes a connection portion (including a case where charge is accumulated in the connection portion itself) for forming an ohmic contact between the conductive plug and the semiconductor substrate in the semiconductor substrate. It occurs when it is provided.
- a connection portion including a case where charge is accumulated in the connection portion itself
- how to reduce the dark current generated near the connection part is a practical use of a high-sensitivity and high-resolution stacked solid-state image sensor. It becomes important in becoming.
- the present invention has been made in view of the above circumstances, and provides a manufacturing method of a stacked solid-state imaging device capable of high yield and reduction of dark current, a solid-state imaging device, and an imaging apparatus including the same. Objective.
- the solid-state imaging device manufacturing method of the present invention includes a pixel electrode, a counter electrode facing the pixel electrode, and a light receiving layer including a photoelectric conversion layer provided between the pixel electrode and the counter electrode.
- a method of manufacturing a plurality of solid-state imaging devices arranged above a semiconductor substrate wherein the solid-state imaging device is formed above the semiconductor substrate and electrically connected to the pixel electrode, and the semiconductor A connection portion formed on the surface of the substrate and formed of an impurity layer that forms an ohmic contact with the conductive plug; and a charge generated in the light receiving layer and transferred to the connection portion through the pixel electrode and the conductive plug.
- a signal readout portion formed on the semiconductor substrate for reading out a corresponding signal, and the connection portion is formed on the surface of the semiconductor substrate by impurity implantation using a mask. And forming an insulating layer above the semiconductor substrate on which the signal readout section and the connection section are formed, and forming an opening in the insulating layer that is smaller than the area of the connection section and reaches the connection section.
- a step of forming the conductive plug by embedding a conductive material in the opening, and a step of forming the pixel electrode on the conductive plug. The distance from the end of the opening to the end of the connection in all directions that coincides with the center and is parallel to the surface of the semiconductor substrate and passes through the center of the connection is the opening in the direction.
- the opening and the connecting portion are formed so as to be 20% or more and 50% or less of the width.
- This method can achieve both improvement in yield and reduction in dark current.
- a light receiving unit including a pixel electrode, a counter electrode facing the pixel electrode, and a light receiving layer including a photoelectric conversion layer provided between the pixel electrode and the counter electrode is a semiconductor substrate.
- a plurality of solid-state imaging devices arranged above, a conductive plug formed above the semiconductor substrate and electrically connected to the pixel electrode, and formed on the surface of the semiconductor substrate, the ohmic contact with the conductive plug Formed on the semiconductor substrate for reading out a signal corresponding to the electric charge generated in the light receiving layer and transferred to the connection through the pixel electrode and the conductive plug.
- the area of the conductive plug is smaller than the area of the connection part, and the conductive plug is disposed inside the connection part.
- the average value of the distance from the other end of the connecting portion in the direction to the other end of the conductive plug is 20% to 50% of the width of the conductive plug in the direction. Is.
- This configuration can achieve both improvement in yield and reduction in dark current.
- the imaging device of the present invention includes the solid-state imaging device.
- the present invention it is possible to provide a method for manufacturing a stacked solid-state imaging device capable of high yield and reduction of dark current, a solid-state imaging device, and an imaging apparatus including the same.
- FIG. 1 is a schematic cross-sectional view illustrating a schematic configuration of one pixel 100 of a stacked solid-state imaging device for explaining an embodiment of the present invention.
- the figure which shows the shape and positional relationship in the planar view of the connection part 11 of the pixel 100 in the design of the solid-state image sensor shown in FIG. The figure explaining the manufacturing process of the solid-state image sensor shown in FIG.
- FIG. 1 is a diagram showing the relationship between the ratio of the spread d to the width h of the conductive plug 20 and the dark current in the solid-state imaging device shown in FIG.
- FIG. 1 is a schematic cross-sectional view showing a schematic configuration of one pixel 100 of a stacked solid-state imaging device for explaining an embodiment of the present invention.
- the stacked solid-state imaging device is used by being mounted on an imaging device such as a digital camera or a digital video camera, an imaging module mounted on an electronic endoscope, a camera-equipped mobile phone, or the like. Further, this stacked solid-state imaging device has a configuration in which a plurality of pixels 100 shown in FIG. 1 are arranged in a one-dimensional or two-dimensional manner.
- a light receiving portion P is formed on a p-type silicon substrate 1 common to all the pixels 100 via an insulating layer 2.
- the light receiving portion P includes a pixel electrode 3 formed above the p-type silicon substrate 1, a counter electrode 5 formed above the pixel electrode 3, and a light receiving layer 4 provided between the pixel electrode 3 and the counter electrode 5. including.
- the counter electrode 5 Light enters the counter electrode 5 from above. Since the counter electrode 5 needs to make light incident on the light receiving layer 4, the counter electrode 5 is made of a conductive material such as ITO that is transparent to the incident light.
- the counter electrode 5 has a single configuration common to all the pixels 100 of the solid-state imaging device, but may be provided separately for each pixel 100.
- the pixel electrode 3 is a thin film electrode divided for each pixel 100 and is made of a transparent or opaque conductive material (ITO, aluminum, titanium nitride, or the like).
- ITO transparent or opaque conductive material
- the light receiving layer 4 is a layer including at least a photoelectric conversion layer configured to include an organic or inorganic photoelectric conversion material that absorbs a specific wavelength region of incident light and generates a charge corresponding to the absorbed light amount. is there.
- the light receiving layer 4 is suppressed from injecting electric charges from the electrodes into the photoelectric conversion layer between the photoelectric conversion layer and the counter electrode 5 included therein or between the photoelectric conversion layer and the pixel electrode 3.
- a charge blocking layer may be provided. Further, the light receiving layer 4 may be provided with other functional layers.
- the light receiving layer 4 has a single configuration common to all the pixels 100 of the solid-state imaging device.
- a bias voltage is applied to the counter electrode 5 so that electrons out of the charges generated in the light receiving layer 4 move to the pixel electrode 3 and holes move to the counter electrode 5.
- the configuration of the light receiving layer 4 and the bias voltage to be applied may be set so that holes move to the pixel electrode 3 and electrons move to the counter electrode 5.
- connection portion 11 made of a high-concentration n-type impurity layer that is electrically connected to the pixel electrode 3 of the light-receiving portion P is formed.
- a conductive plug 20 made of a conductive material that penetrates the insulating layer 2 is formed on the connection portion 11. The concentration of the connection portion 11 is adjusted so as to form an ohmic contact with the conductive plug 20.
- the pixel electrode 3 is formed, and the conductive plug 20 and the pixel electrode 3 are electrically connected.
- the charge generated in the light receiving layer 4 and moved to the connection portion 11 via the pixel electrode 3 and the conductive plug 20 is accumulated at a position slightly separated from the surface of the p-type silicon substrate 1. Therefore, a charge storage portion 13 made of an n-type impurity layer having a lower concentration than the connection portion 11 is formed.
- the charge storage unit 13 is in contact with the connection unit 11, and the charge that has moved to the connection unit 11 is stored in the charge storage unit 13.
- the connection portion 11 is formed inside the charge storage portion 13.
- a p-type impurity layer is used.
- a dark current reducing layer 12 is provided.
- the connection part 11 is formed so as to penetrate the dark current reduction layer 12 and to contact the charge storage part 13.
- a floating diffusion (FD) 16 made of an n-type impurity to which the accumulated charge of the charge accumulation unit 13 is transferred is formed on the right side of the dark current reducing layer 12.
- a gate electrode 15 is formed on the p-type silicon substrate 1 between the dark current reducing layer 12 and the FD 16 via a gate insulating film (not shown). The gate electrode 15 functions as a charge transfer unit that transfers the accumulated charge of the charge accumulation unit 13 to the FD 16.
- a MOS circuit 17 is formed as a signal reading unit for outputting a signal according to the amount of charge transferred to the FD 16 to the outside.
- the MOS circuit 17 includes a reset transistor that resets the FD 16, an output transistor that outputs a signal corresponding to the potential of the FD 16, and a selection transistor that selectively outputs an output signal of the output transistor to an output signal line.
- FIG. 2 is a diagram showing the shape and positional relationship in plan view when the connection portion 11 and the conductive plug 20 of the pixel 100 shown in FIG. 1 are designed without deviation.
- the connecting portion 11 and the conductive plug 20 have a rectangular shape (in the example of FIG. 2, a square shape) in plan view, and the conductive plug 20 has a smaller area than the connecting portion 11 and the center of the connecting portion 11. Arranged to coincide with the center.
- the distance from one end portion (left end portion or upper end portion) of the connection portion 11 to the one end portion (left end portion or upper end portion) of the conductive plug 20 in the left-right direction or the vertical direction passing through the center of the connection portion 11 The distance from the other end (right end or lower end) of the connecting portion 11 in the direction to the other end (right end or lower end) of the conductive plug 20 is d. Further, the width of the conductive plug 20 in the horizontal direction or the vertical direction in FIG. 2 is h.
- the distance d is referred to as a spread d of the connecting portion 11 from the conductive plug 20.
- FIG. 3 is a diagram for explaining a manufacturing process of the solid-state imaging device shown in FIG.
- a dark current reduction layer 12 a charge storage unit 13, a gate electrode 15, an FD 16, a MOS circuit 17, and an element isolation layer are usually provided on a p-type silicon substrate 1 on which a gate insulating film such as a silicon oxide film is formed.
- a gate insulating film such as a silicon oxide film is formed.
- the CMOS process is used.
- the dark current reduction layer 12 and the charge storage unit 13 are selectively formed using a photomask having openings at positions where the dark current reduction layer 12 and the charge storage unit 13 are to be formed above the p-type silicon substrate 1. It is formed by performing ion implantation (FIG. 3A).
- connection portion 11 on the charge storage portion 13 is to be formed (a position inside the charge storage portion 13 in plan view) above the p-type silicon substrate 1.
- a photomask having an opening at a position where the connection portion 11 on the charge storage portion 13 is to be formed (a position inside the charge storage portion 13 in plan view) above the p-type silicon substrate 1.
- the connecting portion 11 is salicided.
- the gate electrode 15, the FD 16, the MOS circuit 17, and the element isolation layer are formed first, and finally the connection portion 11 is formed.
- the order is not limited. It is desirable to form these circuits by an appropriate procedure according to the CMOS process.
- an insulating layer 2 is formed above the p-type silicon substrate 1, and an opening k is formed by etching on the connecting portion 11 of the insulating layer 2 (FIG. 3C).
- the opening k takes into account misalignment with the connecting portion 11, and the relationship with the connecting portion 11 is the same as the shape and positional relationship in plan view of the connecting portion 11 and the conductive plug 20 shown in FIG. 2. Designed and formed as follows.
- a conductive material is formed on the insulating layer 2, the conductive material is embedded in the opening k, and excess conductive material that has not been embedded in the opening k is removed by planarization, and the conductive plug 20 is removed. Is formed (FIG. 3D).
- the pixel electrode 3 is formed on the conductive plug 20, the light receiving layer 4 and the counter electrode 5 are sequentially formed to provide the light receiving portion P on the insulating layer 2 to complete the solid-state imaging device. .
- the conductive plug 20 at a distance between the connection portion 11 and the conductive plug 20 in all directions passing through the center of the connection portion 11. Even if a solid-state imaging device is manufactured by any process rule, the area and the formation position of the connection portion 11 and the conductive plug 20 are designed so that the ratio (spreading ratio) to the width of the solid-state imaging device is 50% or less. It has been found that the current can be reduced.
- the area of the connection portion 11 (for forming the connection portion 11) is set so that the ratio of the spread d to the width h of the conductive plug 20 (unit:%; hereinafter referred to as spread ratio) is 50% or less.
- Opening area of the photomask), the area of the opening k (the opening area of the photolithographic mask when forming the hard mask for forming the opening k (synonymous with the area of the conductive plug 20)), the connection portion 11 and the conductivity By designing the position where the plug 20 is formed, the dark current can be reduced when the solid-state imaging device is manufactured by any process rule.
- the spread ratio is preferably as small as possible from the viewpoint of dark current. However, if the spread ratio is too small, the connection portion 11 causes the dark current reduction layer 12 and the charge accumulation due to misalignment between the connection portion 11 and the conductive plug 20. It protrudes to the outside of the part 13, and the yield in manufacturing decreases. As a result of the study, the inventor has found that a reduction in yield can be prevented by designing and forming the connection portion 11 and the conductive plug 20 with the lower limit of the spread ratio being 20%.
- FIG. 4 is a diagram showing a result of studying the relationship between the spread d of the connecting portion 11 and the dark current of the solid-state imaging device.
- FIG. 4 shows the examination result of the change in dark current when the spread d is changed for three types of solid-state imaging devices having different process rules.
- the width h of the conductive plug 20 is uniquely determined according to the process rule.
- a process rule three generations in which the width h of the conductive plug 20 is 0.12 ⁇ m, 0.18 ⁇ m, and 0.24 ⁇ m were examined.
- the plane area of the connection part 11 in the solid-state image sensor with the small width h of the conductive plug 20 is larger than the plane area of the connection part 11 in the solid-state image sensor with the large width h of the conductive plug 20. small.
- the dark current is lower in the solid-state imaging device having a smaller plane area of the connection portion 11, but this is not the case in the result of FIG. This is considered to be caused by the fact that the process rule with a narrower minimum line width has a higher concentration of the connecting portion 11 and more defects.
- the inventor found that the dark current of the solid-state imaging device is not the plane area of the connection portion 11 and the size of the connection portion 11 and the conductive plug 20 regardless of the process rule. We thought that it was decided by the relationship of size.
- the relationship between the spreading ratio and the dark current is almost the same for any process rule. Therefore, from the result shown in FIG. 5, if the connection portion 11 and the conductive plug 20 are formed by designing the spread ratio to be 50% or less, the dark current is at a level that does not cause a problem in practice regardless of the process rule. It was found that it can be reduced.
- FIG. 7 is a diagram showing the results of studying the relationship between the spread ratio and the yield of the solid-state imaging device.
- FIG. 7 shows the results of examining the yield when the spread ratio is changed for three types of solid-state imaging devices having different process rules in which the width h of the conductive plug 20 is 0.12 ⁇ m, 0.18 ⁇ m, and 0.24 ⁇ m. Show.
- the solid-state imaging device is NG (failed) as a product, and the conductive plug 20 is formed inside the connection portion 11. If so, the solid-state imaging device was determined as OK (accepted) as a product, and the yield was determined.
- the spread ratio is designed to be 20% or more and 50% or less to form the connection portion 11 and the conductive plug 20, so that the solid-state imaging device can be formed by any process rule. It can be seen that even when manufactured, both low dark current and high yield can be achieved.
- connection portion 11 Even when a solid-state imaging device is manufactured by designing the spread ratio to 20% or more and 50% or less, the positional relationship between the connection portion 11 and the conductive plug 20 is as designed as shown in FIG. 2 due to manufacturing variations. May not be the value of. However, in a solid-state imaging device that is OK as a product, the conductive plug 20 is formed inside the connection portion 11.
- the distance A from one end (left end) of the conductive plug 20 to one end (left end) of the conductive plug 20 and the other end (right end) of the connecting portion 11 in the direction to the other end of the conductive plug 20 The ratio of the average value D ((A + B) / 2) of the distance B to the part (right end part) is 20% or more and 50% or less.
- a solid-state imaging device that has passed as a product in which the ratio of the average value D to the width H in all directions passing through the center of the conductive plug 20 in a plan view is 20% to 50%. It can be manufactured with a high yield.
- FIG. 8 is a schematic cross-sectional view of a pixel 200 which is a modification of the pixel 100 shown in FIG. In FIG. 8, the same components as those in FIG.
- the pixel 200 shown in FIG. 8 is arranged so that the charge storage unit 13 and the connection part 11 partially overlap with each other in a plan view without the charge storage part 13 being completely overlapped with the connection part 11. Except for this point, the configuration is the same as that of the pixel 100 shown in FIG. With the pixel configuration shown in FIG. 8, the area on the left side of the connection portion 11 can be narrowed, and the pixel size can be reduced.
- planar view shapes of the conductive plug 20 and the connection portion 11 are rectangular, but the planar view shapes of the conductive plug 20 and the connection portion 11 are not limited thereto.
- the conductive plug 20 and the connecting portion 11 may have a circular shape in plan view, one may be a rectangle, and the other may be a circle.
- the charge accumulated in the charge accumulating unit 13 may be read out to the CCD, the charge is transferred to the output amplifier by the CCD, and a signal corresponding to the charge is output from the output amplifier.
- holes may be stored and a signal corresponding to the amount of holes may be read out.
- the polarity of the signal readout circuit may be changed as appropriate.
- the disclosed method for manufacturing a solid-state imaging device includes a pixel electrode, a counter electrode facing the pixel electrode, and a light receiving layer including a photoelectric conversion layer provided between the pixel electrode and the counter electrode.
- a method of manufacturing a plurality of solid-state imaging devices arranged above a semiconductor substrate wherein the solid-state imaging device is formed above the semiconductor substrate and electrically connected to the pixel electrode, and the semiconductor A connection portion formed on the surface of the substrate and formed of an impurity layer that forms an ohmic contact with the conductive plug; and a charge generated in the light receiving layer and transferred to the connection portion through the pixel electrode and the conductive plug.
- the opening and the connecting portion are formed so as to be 20% or more and 50% or less of the width.
- This method can achieve both improvement in yield and reduction in dark current.
- the disclosed method for manufacturing a solid-state imaging device does not salicide the connecting portion in the step of forming the connecting portion.
- This method can further reduce the dark current.
- the solid-state imaging device has the same conductivity type as the connection portion formed in contact with the connection portion in the semiconductor substrate and has a lower concentration than the connection portion.
- the connection portion is formed by implanting impurities into the semiconductor substrate on which the impurity layer having the opposite conductivity type to the charge storage portion is formed.
- connection portion in the step of forming the connection portion, is formed inside the charge storage portion in plan view, and the charge storage portion and the surface of the semiconductor substrate are formed. It is formed so as to penetrate through the impurity layer of the opposite conductivity type formed between and in contact with the charge storage portion.
- This method improves the sensitivity because the charges move smoothly from the connection portion to the charge storage portion.
- the signal readout unit includes a transfer transistor that transfers charges accumulated in the charge accumulation unit, and a second charge accumulation unit that accumulates charges transferred by the transfer transistor. Is included.
- the charge can be completely transferred from the charge storage unit to the second charge storage unit, and the occurrence of afterimage can be suppressed.
- a light receiving unit including a pixel electrode, a counter electrode facing the pixel electrode, and a light receiving layer including a photoelectric conversion layer provided between the pixel electrode and the counter electrode is a semiconductor substrate.
- a plurality of solid-state imaging devices arranged above, a conductive plug formed above the semiconductor substrate and electrically connected to the pixel electrode, and formed on the surface of the semiconductor substrate, the ohmic contact with the conductive plug Formed on the semiconductor substrate for reading out a signal corresponding to the electric charge generated in the light receiving layer and transferred to the connection through the pixel electrode and the conductive plug.
- the area of the conductive plug is smaller than the area of the connection part in plan view, and the conductive plug is arranged on the inner side of the connection part.
- the average value of the distance from the other end of the connecting portion in the direction to the other end of the conductive plug is 20% to 50% of the width of the conductive plug in the direction. Is.
- This configuration can achieve both improvement in yield and reduction in dark current.
- the disclosed solid-state imaging device is one in which the connecting portion is not salicided.
- This configuration can further reduce the dark current.
- the disclosed solid-state imaging device is an impurity layer having the same conductivity type as the connection portion formed in contact with the connection portion in the semiconductor substrate and having a lower concentration than the connection portion, and has moved to the connection portion A charge storage section for storing charge; and an impurity layer having a conductivity type opposite to the charge storage section formed between the charge storage section and the surface of the semiconductor substrate.
- connection portion is formed inside the charge storage portion in a plan view, and the impurity layer of the opposite conductivity type formed between the charge storage portion and the surface of the semiconductor substrate is provided. It is formed so as to penetrate and contact the charge storage portion.
- This configuration improves the sensitivity because the charges move smoothly from the connection portion to the charge storage portion.
- the signal readout unit includes a transfer transistor that transfers the charge accumulated in the charge accumulation unit, and a second charge accumulation unit that accumulates the charge transferred by the transfer transistor. It is a waste.
- the disclosed imaging device includes the solid-state imaging device.
- the present invention it is possible to provide a method for manufacturing a stacked solid-state imaging device capable of high yield and reduction of dark current, a solid-state imaging device, and an imaging apparatus including the same.
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Abstract
高歩留まりと低暗電流の積層型の固体撮像素子の製造方法を提供する。 固体撮像素子は、画素電極３と電気的に接続されるプラグ２０と、プラグ２０と接続される接続部１１と、受光層４で発生し接続部１１に移動した電荷に応じた信号を読みだす信号読み出し部とを備える。基板１表面に接続部１１を形成する工程と、信号読み出し部及び接続部１１を形成した基板１上方に絶縁膜２を形成し、平面視において接続部１１よりも内側の位置に接続部１１よりも小さい開口ｋを絶縁膜２に形成する工程と、開口ｋに導電性材料を埋め込んでプラグ２０を形成する工程と、プラグ２０上に画素電極３を形成する工程とを含み、設計上、開口ｋと接続部１１の中心が一致しかつ当該中心を通る全ての方向における開口ｋの端部から接続部１１の端部までの距離が、当該方向における開口ｋの幅の２０％以上５０％以下になるように、開口ｋ及び接続部１１を形成する。
Description
本発明は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子、その固体撮像素子の製造方法、及びその固体撮像素子を備える撮像装置に関する。
近年、固体撮像素子の微細化が進んでおり、解像度や感度の限界が近づいてきている。そこで、高感度化や高解像度化を更に図ることが可能な積層型の固体撮像素子が注目されている。
この積層型の固体撮像素子は、一般的に、一対の電極とこれらに挟まれる光電変換層とを含む受光部が半導体基板上方に積層され、当該半導体基板には、受光部の光電変換層で発生した電荷を蓄積する電荷蓄積部と、この電荷蓄積部に蓄積された電荷を信号に変換して外部に読みだすための信号読出し回路とが設けられる。受光部を構成する一対の電極の一方と電荷蓄積部とは、半導体基板上方に形成された導電性プラグによって電気的に接続され、光電変換層で発生した電荷がこの導電性プラグを通って電荷蓄積部に蓄積される。
特許文献１、２では、半導体基板内の電荷蓄積部と導電性プラグとを接続するための電気接合領域の構造としてｐｎｐ構造を開示している。このｐｎｐ構造は、電荷蓄積部を構成する低濃度のｎ型不純物層と、この低濃度のｎ型不純物層の表面に形成されたｐ型不純物層と、このｐ型不純物層を貫通して低濃度のｎ型不純物層まで達する高濃度のｎ型不純物層とにより構成され、この高濃度のｎ型不純物層に導電性プラグが接続されるものである。
このようなｐｎｐ構造によれば、低濃度のｎ型不純物層の表面に設けたｐ型不純物層によって低濃度のｎ型不純物層がピニングされるため、低濃度のｎ型不純物層に起因する暗電流を低減することができる。また、高濃度のｎ型不純物層に導電性プラグが接続されることでオーミックコンタクトが取れるため、光電変換層から電荷蓄積部に信号電荷を円滑に輸送することができる。
しかしながら、上述したｐｎｐ構造では、導電性プラグと接続される高濃度のｎ型不純物層の表面欠陥に起因して暗電流が発生しがちである。この暗電流を低減するには、高濃度のｎ型不純物層の面積を小さくすることが有効と考えられる。
高濃度のｎ型不純物層の面積を最小化するために、特許文献１、２では、半導体基板上に層間絶縁膜を形成後、この層間絶縁膜に導電性プラグを埋め込むための開口を形成し、この開口を介して半導体基板にイオン注入を行って高濃度のｎ型不純物層を形成し、その後、この開口内に導電性材料を埋めて導電性プラグを形成する方法を開示している。
この方法によれば、高濃度のｎ型不純物層と導電性プラグの面積をほぼ同じにすることができ、高濃度のｎ型不純物層の面積を小さくすることができる。しかし、この方法では、層間絶縁膜形成後に高濃度のｎ型不純物層のイオン注入を行うため、高濃度のｎ型不純物層が半導体基板の深くまで十分に形成されない等の製造工程に起因する特性のバラツキが大きくなり、歩留まりが低下する。
このような歩留まりの低下を防止するためには、層間絶縁膜形成前に、イオン注入により高濃度のｎ型不純物層を形成し、その後、高濃度のｎ型不純物層の上に層間絶縁膜を形成し、この層間絶縁膜の高濃度のｎ型不純物層上方に開口を形成し、この開口に導電性材料を埋め込んで導電性プラグを形成するといった方法を採用するのがよいと考えられる。
しかし、この方法では、高濃度のｎ型不純物層と導電性プラグとの位置あわせずれを考慮して、高濃度のｎ型不純物層の面積を導電性プラグよりも大きくする必要があり、暗電流をいかに低減させるかが課題になる。
なお、このような課題は、ｐｎｐ構造に限らず、半導体基板内に、導電性プラグと半導体基板とのオーミックコンタクトを形成するための接続部（接続部自体に電荷を蓄積する場合も含む）を設ける場合に発生するものである。このような導電性プラグとオーミックコンタクトを形成する接続部を有する固体撮像素子において、接続部付近で発生する暗電流をいかに低減させるかが、高感度及び高解像度の積層型の固体撮像素子を実用化する上で重要になる。
本発明は、上記事情に鑑みてなされたものであり、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することを目的とする。
本発明の固体撮像素子の製造方法は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の２０％以上５０％以下になるように、前記開口及び前記接続部を形成するものである。
この方法により、歩留まりの向上と暗電流の低減を両立させることができる。
本発明の固体撮像素子は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の２０％以上５０％以下になっているものである。
この構成により、歩留まりの向上と暗電流の低減を両立させることができる。
本発明の撮像装置は、前記固体撮像素子を備えるものである。
本発明によれば、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することができる。
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を説明するための積層型の固体撮像素子の１つの画素１００の概略構成を示す断面模式図である。この積層型の固体撮像素子は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。また、この積層型の固体撮像素子は、図１に示す画素１００を、一次元状又は二次元状に複数個配列した構成となっている。
図１に示すように、全ての画素１００で共通のｐ型シリコン基板１上には、絶縁層２を介して受光部Ｐが形成されている。
受光部Ｐは、ｐ型シリコン基板１上方に形成された画素電極３と、画素電極３上方に形成された対向電極５と、画素電極３と対向電極５の間に設けられた受光層４とを含む。
対向電極５には、その上方から光が入射される。対向電極５は、受光層４に光を入射させる必要があるため、入射光に対して透明なＩＴＯ等の導電性材料で構成される。対向電極５は、固体撮像素子の全ての画素１００で共通の一枚構成であるが、画素１００毎に分割して設けられていても良い。
画素電極３は、画素１００毎に分割された薄膜電極であり、透明又は不透明の導電性材料（ＩＴＯやアルミニウムや窒化チタン等）で構成される。
受光層４は、入射光のうちの特定の波長域を吸収し、当該吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された光電変換層を少なくとも含む層である。受光層４には、そこに含まれる光電変換層と対向電極５の間、又は、当該光電変換層と画素電極３の間に、それら電極から当該光電変換層に電荷が注入されるのを抑制する電荷ブロッキング層が設けられていてもよい。また、受光層４には、その他の機能性層を設けてもよい。受光層４は、固体撮像素子の全ての画素１００で共通の一枚構成である。
本実施形態では、受光層４で発生した電荷のうちの電子が画素電極３に移動し、正孔が対向電極５に移動するように、対向電極５にはバイアス電圧が印加される。画素電極３に正孔が移動し、対向電極５に電子が移動するように、受光層４の構成及び印加するバイアス電圧を設定してもよい。
ｐ型シリコン基板１表面には、上記受光部Ｐの画素電極３と電気的に接続される高濃度のｎ型不純物層からなる接続部１１が形成されている。接続部１１上には、絶縁層２を貫通する導電性材料からなる導電性プラグ２０が形成されている。接続部１１は、導電性プラグ２０とオーミックコンタクトを形成するように、その濃度が調整されている。導電性プラグ２０上には、画素電極３が形成されて導電性プラグ２０と画素電極３との電気的接続がなされている。
ｐ型シリコン基板１内においてｐ型シリコン基板１の表面から少し離間した位置には、受光層４で発生して画素電極３及び導電性プラグ２０を介して接続部１１に移動した電荷を蓄積するための、接続部１１よりも低濃度のｎ型不純物層からなる電荷蓄積部１３が形成されている。電荷蓄積部１３は接続部１１と接触しており、接続部１１に移動した電荷が電荷蓄積部１３に蓄積されるようになっている。平面視において、接続部１１は電荷蓄積部１３の内側に形成されている。
電荷蓄積部１３の接続部１１と接している領域以外の領域とｐ型シリコン基板１表面との間には、電荷蓄積部１３表面で発生する暗電流を防止するために、ｐ型不純物層からなる暗電流低減層１２が設けられている。接続部１１は、この暗電流低減層１２を貫通して電荷蓄積部１３に接するように形成されている。
暗電流低減層１２の右隣には、電荷蓄積部１３の蓄積電荷が転送されるｎ型不純物からなるフローティングディフュージョン（ＦＤ）１６が形成されている。暗電流低減層１２とＦＤ１６との間のｐ型シリコン基板１上には、図示しないゲート絶縁膜を介してゲート電極１５が形成されている。このゲート電極１５は、電荷蓄積部１３の蓄積電荷をＦＤ１６に転送する電荷転送部として機能する。
ｐ型シリコン基板１には、ＦＤ１６に転送された電荷量に応じた信号を外部に出力するための信号読出し部としてＭＯＳ回路１７が形成されている。ＭＯＳ回路１７は、ＦＤ１６をリセットするリセットトランジスタ、ＦＤ１６の電位に応じた信号を出力する出力トランジスタ、出力トランジスタの出力信号を選択的に出力信号線に出力する選択トランジスタによって構成される。
図２は、図１に示す画素１００の接続部１１と導電性プラグ２０を設計した通りに、ずれなく形成したときの平面視における形状及び位置関係を示す図である。接続部１１と導電性プラグ２０の平面視形状は矩形（図２の例では正方形）であり、導電性プラグ２０は、接続部１１よりもその面積が小さく、かつ、その中心が接続部１１の中心と一致するように配置されている。
図２において、接続部１１の中心を通る全ての方向における接続部１１の一方の端部から導電性プラグ２０の一方の端部までの距離と、当該全ての方向における接続部１１の他方の端部から導電性プラグ２０の他方の端部までの距離は同じになっている。
例えば、接続部１１の中心を通る左右方向又は上下方向における接続部１１の一方の端部（左端部又は上端部）から導電性プラグ２０の一方の端部（左端部又は上端部）までの距離と、当該方向における接続部１１の他方の端部（右端部又は下端部）から導電性プラグ２０の他方の端部（右端部又は下端部）までの距離はそれぞれｄとなっている。また、図２の左右方向又は上下方向における導電性プラグ２０の幅はｈとなっている。以下では、上記距離ｄを、導電性プラグ２０からの接続部１１の広がりｄという。
図３は、図１に示した固体撮像素子の製造工程を説明する図である。
まず、酸化シリコン膜等のゲート絶縁膜が表面に形成されたｐ型シリコン基板１に、暗電流低減層１２、電荷蓄積部１３、ゲート電極１５、ＦＤ１６、ＭＯＳ回路１７、及び素子分離層を通常のＣＭＯＳプロセスによって形成する。
例えば、暗電流低減層１２及び電荷蓄積部１３は、ｐ型シリコン基板１上方に、暗電流低減層１２及び電荷蓄積部１３を形成すべき位置に開口を有するフォトマスクを用いて、選択的にイオン注入を行うことにより形成される（ＦＩＧ３Ａ）。
次に、ｐ型シリコン基板１上方に、電荷蓄積部１３上の接続部１１を形成すべき位置（平面視において電荷蓄積部１３の内側の位置）に開口を有するフォトマスクを用いて、選択的にイオン注入を行って接続部１１を形成する（ＦＩＧ３Ｂ）。他の高濃度不純物領域同様に接続部１１を形成した後、接続部１１をサリサイド化する。
なお、上記説明では、便宜上、ゲート電極１５、ＦＤ１６、ＭＯＳ回路１７、及び素子分離層を先に形成し、最後に接続部１１を形成するものとしたが、この順番には限定されない。ＣＭＯＳプロセスに則って、適切な手順でこれらの回路を形成することが望ましい。
次に、ｐ型シリコン基板１上方に、絶縁層２を形成し、この絶縁層２の接続部１１上にエッチングによって開口ｋを形成する（ＦＩＧ３Ｃ）。この開口ｋは、接続部１１との位置あわせずれを考慮し、接続部１１との関係が、図２に示される接続部１１と導電性プラグ２０の平面視における形状及び位置関係と同じになるように設計して形成される。
次に、絶縁層２上に導電性材料を成膜して開口ｋに当該導電性材料を埋め込み、開口ｋに埋め込まれなかった余分な導電性材料を平坦化により除去して、導電性プラグ２０を形成する（ＦＩＧ３Ｄ）。
この後は、導電性プラグ２０上への画素電極３の形成、受光層４の形成、対向電極５の形成を順次行うことにより絶縁層２上に受光部Ｐを設けて固体撮像素子を完成させる。
発明者は、上記のようなプロセスで積層型の固体撮像素子を製造するにあたり、接続部１１の中心を通る全ての方向における、接続部１１と導電性プラグ２０の間の距離の導電性プラグ２０の幅に対する比（広がり比）が５０％以下になるように、接続部１１と導電性プラグ２０の面積及び形成位置を設計することで、いかなるプロセスルールで固体撮像素子を製造した場合でも、暗電流を低減できることを見出した。
例えば、図２において、導電性プラグ２０の幅ｈに対する広がりｄの比（単位は％。以下、広がり比と呼ぶ）が５０％以下になるように、接続部１１の面積（接続部１１形成用のフォトマスクの開口面積）と、開口ｋの面積（開口ｋ形成用のハードマスクを形成する際のフォトリソマスクの開口面積（導電性プラグ２０の面積と同義））と、接続部１１と導電性プラグ２０の形成位置とを設計することで、いかなるプロセスルールで固体撮像素子を製造した場合でも、暗電流を低減することができる。
なお、上記広がり比は、暗電流の観点から言えば小さいほどよいが、あまり小さくすると、接続部１１と導電性プラグ２０との位置あわせずれにより、接続部１１が暗電流低減層１２及び電荷蓄積部１３の外部まではみ出してしまい、製造における歩留まりが低下する。発明者は、検討の結果、広がり比の下限値を２０％として接続部１１と導電性プラグ２０を設計し、形成することで、歩留まりの低下を防げることを見出した。
以下、本発明における広がり比の数値範囲の根拠について説明する。
図４は、接続部１１の広がりｄと固体撮像素子の暗電流との関係を検討した結果を示す図である。図４では、プロセスルールの異なる３種類の固体撮像素子について、広がりｄを変化させたときの暗電流の変化の検討結果を示した。なお、導電性プラグ２０の幅ｈは、プロセスルールにしたがって一意に決まる。ここでは、プロセスルールとして、導電性プラグ２０の幅ｈが、０．１２μｍ、０．１８μｍ、０．２４μｍとなる３つの世代について検討した。
図４に示す結果から、同じ広がりｄにおける暗電流を比較すると、導電性プラグ２０の幅ｈが小さいものの方が、暗電流が大きくなることが分かる。
広がりｄが同じであれば、導電性プラグ２０の幅ｈが小さい固体撮像素子における接続部１１の平面積は、導電性プラグ２０の幅ｈが大きい固体撮像素子における接続部１１の平面積よりも小さい。
そのため、接続部１１の平面積が小さい固体撮像素子の方が暗電流は低くなると考えられるが、図４の結果ではそうなっていない。これは、最小線幅が狭いプロセスルールの方が接続部１１の濃度が高く、欠陥も多いことに起因していると考えられる。
このような結果から、単純に接続部１１の幅だけを小さくしても、プロセスルールによっては暗電流がむしろ高くなることがわかる。
発明者は、図４のグラフを検討した結果、いずれのプロセスルールであっても、固体撮像素子の暗電流は、接続部１１の平面積ではなく、接続部１１の大きさと導電性プラグ２０の大きさの関係によって決まると考えた。
そこで、接続部１１と導電性プラグ２０の大きさを規定する指標として、導電性プラグ２０の幅ｈに対する広がりｄの比（上記広がり比＝（ｄ／ｈ）×１００）を算出し、図４に示すグラフの横軸をこの広がり比に置き換えた図５を作成した。なお、図５には、固体撮像素子として一般的に実用上問題にならない暗電流の基準レベルを破線で示してある。
図５のグラフでは、いずれのプロセスルールであっても広がり比と暗電流との関係がほぼ一致している。したがって、この図５に示す結果から、広がり比を５０％以下に設計して接続部１１及び導電性プラグ２０を形成すれば、プロセスルールに関わらずに、暗電流を実用上問題にならないレベルにまで低減させられることがわかった。
次に、導電性プラグ２０の幅ｈが０．１８μｍの固体撮像素子について、接続部１１をサリサイド化した場合とサリサイド化しない場合とで暗電流に差がでるかどうかを検討した。サリサイド化しないことで、動作速度が低下する懸念はあるが、暗電流を低減する効果が期待できる。検討した結果を図６に示す。横軸に広がり比、縦軸に暗電流をプロットした。
図６に示す結果から、接続部１１をサリサイド化しないことで、サリサイド化した場合よりも暗電流を低減できることが分かる。このような非サリサイド効果は、導電性プラグ２０の幅ｈが０．１２μｍ、０．２４μｍの固体撮像素子についても同様に得られる。なお、図４，５のグラフは、接続部１１をサリサイド化した場合について得られたものである。
図７は、広がり比と固体撮像素子の歩留まりとの関係を検討した結果を示す図である。図７では、導電性プラグ２０の幅ｈが０．１２μｍ、０．１８μｍ、０．２４μｍのプロセスルールが異なる３種類の固体撮像素子について、広がり比を変化させたときの歩留まりを検討した結果を示している。
平面視において、導電性プラグ２０が接続部１１の内側からはみ出して形成された場合には、その固体撮像素子は製品としてＮＧ（不合格）とし、導電性プラグ２０が接続部１１の内側に形成されていれば、その固体撮像素子は製品としてＯＫ（合格）として、歩留まりを求めた。
図７のグラフから、広がり比を２０％以上に設計して接続部１１及び導電性プラグ２０を形成することで、固体撮像素子製造において一般的に求められる（受け入れられる）高い歩留まりを得られることが分かる。なお、歩留まりについては、接続部１１をサリサイド化しない場合でも、サリサイド化した場合と変わらないシミュレーション結果となった。
以上のように、図５，７に示す結果から、広がり比を２０％以上５０％以下に設計して接続部１１及び導電性プラグ２０を形成することで、いずれのプロセスルールで固体撮像素子を製造した場合でも、低暗電流と高い歩留まりを両立させられることがわかる。
なお、広がり比を２０％以上５０％以下に設計して固体撮像素子を製造した場合でも、接続部１１と導電性プラグ２０の位置関係は、製造ばらつきにより、図２に示したような設計通りの値にはならない場合がある。しかし、製品としてＯＫになった固体撮像素子では、導電性プラグ２０が接続部１１の内側に形成されている。
つまり、製品としてＯＫになった固体撮像素子では、平面視において導電性プラグ２０の中心を通る全ての方向（例えば左右方向）における導電性プラグ２０の幅Ｈに対する、当該方向における接続部１１の一方の端部（左端部）から導電性プラグ２０の一方の端部（左端部）までの距離Ａと当該方向における接続部１１の他方の端部（右端部）から導電性プラグ２０の他方の端部（右端部）までの距離Ｂの平均値Ｄ（（Ａ＋Ｂ）／２）の比が、２０％以上５０％以下になる。
したがって、本発明の製造方法により、平面視において導電性プラグ２０の中心を通る全ての方向における幅Ｈに対する平均値Ｄの比が２０％以上５０％以下である、製品として合格の固体撮像素子を高い歩留まりで製造することができる。
図８は、図２に示す画素１００の変形例である画素２００の断面模式図である。図８において、図１と同じ構成には同一符号を付してある。
図８に示す画素２００は、平面視において、電荷蓄積部１３が接続部１１と完全に重なるように配置されずに、電荷蓄積部１３と接続部１１が一部だけ重なるように配置されている点を除いては、図１に示した画素１００の構成と同じである。図８に示した画素構成であれば、接続部１１の左隣の領域を狭めることができ、画素サイズを縮小することが可能になる。
以上説明した実施態様では、導電性プラグ２０と接続部１１の平面視形状は矩形であるが、導電性プラグ２０と接続部１１の平面視形状はこれに限られるものではない。例えば、導電性プラグ２０と接続部１１の平面視形状が円形であってもよいし、一方が矩形、他方が円形であってもよい。
また、電荷蓄積部１３に蓄積された電荷をＣＣＤに読出し、このＣＣＤにて電荷を出力アンプまで転送し、この出力アンプから当該電荷に応じた信号を出力する構成としてもよい。
また、電荷蓄積部１３に電子を蓄積するものとしたが、正孔を蓄積して、正孔量に応じた信号を読みだす構成にしてもよい。この場合、信号読み出し回路の極性を適宜変更すればよい。
以上説明してきたように、本明細書には次の事項が開示されている。
開示された固体撮像素子の製造方法は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の２０％以上５０％以下になるように、前記開口及び前記接続部を形成するものである。
この方法により、歩留まりの向上と暗電流の低減を両立させることができる。
開示された固体撮像素子の製造方法は、前記接続部を形成する工程では、前記接続部をサリサイド化しないものである。
この方法により、暗電流を更に低減することができる。
開示された固体撮像素子の製造方法は、前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成するものである。
この方法により、電荷蓄積部と半導体基板表面の間に設けられた不純物層によって電荷蓄積部がピニングされるため、電荷蓄積部に起因する暗電流を低減することができる。また、電荷蓄積部から他の部分に電荷を転送する場合に完全転送が可能になるため、残像の発生を抑制することができる。
開示された固体撮像素子の製造方法は、前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成するものである。
この方法により、接続部から電荷蓄積部へスムーズに電荷が移動するため、感度が向上する。
開示された固体撮像素子の製造方法は、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含むものである。
この方法により、電荷蓄積部から第二の電荷蓄積部へ完全に電荷を転送することができ、残像の発生を抑制することができる。
開示された固体撮像素子は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の２０％以上５０％以下になっているものである。
この構成により、歩留まりの向上と暗電流の低減を両立させることができる。
開示された固体撮像素子は、前記接続部がサリサイド化されていないものである
この構成により、暗電流を更に低減することができる。
開示された固体撮像素子は、前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備えるものである。
この構成により、電荷蓄積部と半導体基板表面の間に設けられた不純物層によって電荷蓄積部がピニングされるため、電荷蓄積部に起因する暗電流を低減することができる。また、電荷蓄積部から他の部分に電荷を転送する場合に完全転送が可能になるため、残像の発生を抑制することができる。
開示された固体撮像素子は、前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されているものである。
この構成により、接続部から電荷蓄積部へスムーズに電荷が移動するため、感度が向上する。
開示された固体撮像素子は、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含むものである。
この構成により、電荷蓄積部から第二の電荷蓄積部へ完全に電荷を転送することができ、残像の発生を抑制することができる。
開示された撮像装置は、前記固体撮像素子を備えるものである。
本発明によれば、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することができる。
本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
本出願は、２０１１年２月４日出願の日本出願（特願２０１１－２３４１１）に基づくものであり、その内容はここに参照として取り込まれる。
本出願は、２０１１年２月４日出願の日本出願（特願２０１１－２３４１１）に基づくものであり、その内容はここに参照として取り込まれる。
１００ 画素
１ ｐ型シリコン基板
２ 絶縁層
３ 画素電極
４ 受光層
５ 対向電極
１１ 接続部
１２ 暗電流低減層
１３ 電荷蓄積部
２０ 導電性プラグ
ｋ 開口
Ｐ 受光部
１ ｐ型シリコン基板
２ 絶縁層
３ 画素電極
４ 受光層
５ 対向電極
１１ 接続部
１２ 暗電流低減層
１３ 電荷蓄積部
２０ 導電性プラグ
ｋ 開口
Ｐ 受光部
Claims (11)
- 画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、
前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、
マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、
前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、
前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、
前記導電性プラグ上に前記画素電極を形成する工程とを含み、
設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の２０％以上５０％以下になるように、前記開口及び前記接続部を形成する固体撮像素子の製造方法。 - 請求項１記載の固体撮像素子の製造方法であって、
前記接続部を形成する工程では、前記接続部をサリサイド化しない固体撮像素子の製造方法。 - 請求項１又は２記載の固体撮像素子の製造方法であって、
前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、
前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成する固体撮像素子の製造方法。 - 請求項３記載の固体撮像素子の製造方法であって、
前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成する固体撮像素子の製造方法。 - 請求項３又は４記載の固体撮像素子の製造方法であって、
前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含む固体撮像素子の製造方法。 - 画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、
前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、
前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、
前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、
平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、
前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の２０％以上５０％以下になっている固体撮像素子。 - 請求項６記載の固体撮像素子であって、
前記接続部がサリサイド化されていない固体撮像素子。 - 請求項６又は７記載の固体撮像素子であって、
前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備える固体撮像素子。 - 請求項８記載の固体撮像素子であって、
前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されている固体撮像素子。 - 請求項８又は９記載の固体撮像素子であって、
前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含む固体撮像素子。 - 請求項６～１０のいずれか１項記載の固体撮像素子を備える撮像装置。
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