JP5501262B2 - 固体撮像素子の製造方法、固体撮像素子、撮像装置 - Google Patents

Description

本発明は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子、その固体撮像素子の製造方法、及びその固体撮像素子を備える撮像装置に関する。

近年、固体撮像素子の微細化が進んでおり、解像度や感度の限界が近づいてきている。そこで、高感度化や高解像度化を更に図ることが可能な積層型の固体撮像素子が注目されている。

この積層型の固体撮像素子は、一般的に、一対の電極とこれらに挟まれる光電変換層とを含む受光部が半導体基板上方に積層され、当該半導体基板には、受光部の光電変換層で発生した電荷を蓄積する電荷蓄積部と、この電荷蓄積部に蓄積された電荷を信号に変換して外部に読みだすための信号読出し回路とが設けられる。受光層を構成する一対の電極の一方と電荷蓄積部とは、半導体基板上方に形成された導電性プラグによって電気的に接続され、光電変換層で発生した電荷がこの導電性プラグを通って電荷蓄積部に蓄積される。

特許文献１、２では、半導体基板内の電荷蓄積部と導電性プラグとを接続するための電気接合領域の構造としてｐｎｐ構造を開示している。このｐｎｐ構造は、電荷蓄積部を構成する低濃度のｎ型不純物層と、この低濃度のｎ型不純物層の表面に形成されたｐ型不純物層と、このｐ型不純物層を貫通して低濃度のｎ型不純物層まで達する高濃度のｎ型不純物層とにより構成され、この高濃度のｎ型不純物層に導電性プラグが接続されるものである。

このようなｐｎｐ構造によれば、低濃度のｎ型不純物層の表面に設けたｐ型不純物層によって低濃度のｎ型不純物層がピニングされるため、低濃度のｎ型不純物層に起因する暗電流を低減することができる。また、高濃度のｎ型不純物層に導電性プラグが接続されることでオーミックコンタクトが取れるため、光電変換層から電荷蓄積部に信号電荷を円滑に輸送することができる。

特開２００９−１６４６０４号公報 特開２００９−１１７８０２号公報

しかしながら、上述したｐｎｐ構造では、導電性プラグと接続される高濃度のｎ型不純物層の表面欠陥に起因して暗電流が発生しがちである。この暗電流を低減するには、高濃度のｎ型不純物層の面積を小さくすることが有効と考えられる。

高濃度のｎ型不純物層の面積を最小化するために、特許文献１、２では、半導体基板上に層間絶縁膜を形成後、この層間絶縁膜に導電性プラグを埋め込むための開口を形成し、この開口を介して半導体基板にイオン注入を行って高濃度のｎ型不純物層を形成し、その後、この開口内に導電性材料を埋めて導電性プラグを形成する方法を開示している。

この方法によれば、高濃度のｎ型不純物層と導電性プラグの面積をほぼ同じにすることができ、高濃度のｎ型不純物層の面積を小さくすることができる。しかし、この方法では、層間絶縁膜形成後に高濃度のｎ型不純物層のイオン注入を行うため、高濃度のｎ型不純物層が半導体基板の深くまで十分に形成されない等の製造工程に起因する特性のバラツキが大きくなり、歩留まりが低下する。

このような歩留まりの低下を防止するためには、層間絶縁膜形成前に、イオン注入により高濃度のｎ型不純物層を形成し、その後、高濃度のｎ型不純物層の上に層間絶縁膜を形成し、この層間絶縁膜の高濃度のｎ型不純物層上方に開口を形成し、この開口に導電性材料を埋め込んで導電性プラグを形成するといった方法を採用するのがよいと考えられる。

しかし、この方法では、高濃度のｎ型不純物層と導電性プラグとの位置あわせずれを考慮して、高濃度のｎ型不純物層の面積を導電性プラグよりも大きくする必要があり、暗電流をいかに低減させるかが課題になる。

なお、このような課題は、ｐｎｐ構造に限らず、半導体基板内に、導電性プラグと半導体基板とのオーミックコンタクトを形成するための接続部（接続部自体に電荷を蓄積する場合も含む）を設ける場合に発生するものであり、このような導電性プラグとオーミックコンタクトを形成する接続部を有する固体撮像素子において、接続部付近で発生する暗電流をいかに低減させるかが、高感度及び高解像度の積層型の固体撮像素子を実用化する上で重要になる。

本発明は、上記事情に鑑みてなされたものであり、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することを目的とする。

本発明の固体撮像素子の製造方法は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の２０％以上５０％以下になるように、前記開口及び前記接続部を形成し、前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成し、前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成するものである。

この方法により、歩留まりの向上と暗電流の低減を両立させることができる。

本発明の固体撮像素子は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の２０％以上５０％以下になっており、前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを更に備え、前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されているものである。

この構成により、歩留まりの向上と暗電流の低減を両立させることができる。

本発明の撮像装置は、前記固体撮像素子を備えるものである。

本発明によれば、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することができる。

本発明の一実施形態を説明するための積層型の固体撮像素子の１つの画素１００の概略構成を示す断面模式図 図１に示す固体撮像素子の設計上での画素１００の接続部１１と導電性プラグ２０の平面視における形状及び位置関係を示す図 図１に示した固体撮像素子の製造工程を説明する図 図１に示した固体撮像素子における接続部１１の広がりｄと固体撮像素子の暗電流との関係を示す図 図１に示した固体撮像素子における導電性プラグ２０の幅ｈに対する広がりｄの比と固体撮像素子の暗電流との関係を示す図 図１に示した固体撮像素子において、接続部１１をサリサイド化した場合としない場合とにおける、導電性プラグ２０の幅ｈに対する広がりｄの比と暗電流との関係を示す図 図１に示した固体撮像素子における、上記広がり比と製造歩留まりとの関係を示す図 図１に示す画素の変形例を示す図

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態を説明するための積層型の固体撮像素子の１つの画素１００の概略構成を示す断面模式図である。この積層型の固体撮像素子は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。また、この積層型の固体撮像素子は、図１に示す画素１００を、一次元状又は二次元状に複数個配列した構成となっている。

図１に示すように、全ての画素１００で共通のｐ型シリコン基板１上には、絶縁層２を介して受光部Ｐが形成されている。

受光部Ｐは、ｐ型シリコン基板１上方に形成された画素電極３と、画素電極３上方に形成された対向電極５と、画素電極３と対向電極５の間に設けられた受光層４とを含む。

対向電極５には、その上方から光が入射される。対向電極５は、受光層４に光を入射させる必要があるため、入射光に対して透明なＩＴＯ等の導電性材料で構成される。対向電極５は、固体撮像素子の全ての画素１００で共通の一枚構成であるが、画素１００毎に分割して設けられていても良い。

画素電極３は、画素１００毎に分割された薄膜電極であり、透明又は不透明の導電性材料（ＩＴＯやアルミニウムや窒化チタン等）で構成される。

受光層４は、入射光のうちの特定の波長域を吸収し、当該吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された光電変換層を少なくとも含む層である。受光層４には、そこに含まれる光電変換層と対向電極５の間、又は、当該光電変換層と画素電極３の間に、それら電極から当該光電変換層に電荷が注入されるのを抑制する電荷ブロッキング層が設けられていてもよい。また、受光層４には、その他の機能性層を設けてもよい。受光層４は、固体撮像素子の全ての画素１００で共通の一枚構成である。

本実施形態では、受光層４で発生した電荷のうちの電子が画素電極３に移動し、正孔が対向電極５に移動するように、対向電極５にはバイアス電圧が印加される。画素電極３に正孔が移動し、対向電極５に電子が移動するように、受光層４の構成及び印加するバイアス電圧を設定してもよい。

ｐ型シリコン基板１表面には、上記受光部Ｐの画素電極３と電気的に接続される高濃度のｎ型不純物層からなる接続部１１が形成されている。接続部１１上には、絶縁層２を貫通する導電性材料からなる導電性プラグ２０が形成されている。接続部１１は、導電性プラグ２０とオーミックコンタクトを形成するように、その濃度が調整されている。導電性プラグ２０上には、画素電極３が形成されて導電性プラグ２０と画素電極３との電気的接続がなされている。

ｐ型シリコン基板１内においてｐ型シリコン基板１の表面から少し離間した位置には、受光層４で発生して画素電極３及び導電性プラグ２０を介して接続部１１に移動した電荷を蓄積するための、接続部１１よりも低濃度のｎ型不純物層からなる電荷蓄積部１３が形成されている。電荷蓄積部１３は接続部１１と接触しており、接続部１１に移動した電荷が電荷蓄積部１３に蓄積されるようになっている。平面視において、接続部１１は電荷蓄積部１３の内側に形成されている。

電荷蓄積部１３の接続部１１と接している領域以外の領域とｐ型シリコン基板１表面との間には、電荷蓄積部１３表面で発生する暗電流を防止するために、ｐ型不純物層からなる暗電流低減層１２が設けられている。接続部１１は、この暗電流低減層１２を貫通して電荷蓄積部１３に接するように形成されている。

暗電流低減層１２の右隣には、電荷蓄積部１３の蓄積電荷が転送されるｎ型不純物からなるフローティングディフュージョン（ＦＤ）１６が形成されている。暗電流低減層１２とＦＤ１６との間のｐ型シリコン基板１上には、図示しないゲート絶縁膜を介してゲート電極１５が形成されている。このゲート電極１５は、電荷蓄積部１３の蓄積電荷をＦＤ１６に転送する電荷転送部として機能する。

ｐ型シリコン基板１には、ＦＤ１６に転送された電荷量に応じた信号を外部に出力するための信号読出し部としてＭＯＳ回路１７が形成されている。ＭＯＳ回路１７は、ＦＤ１６をリセットするリセットトランジスタ、ＦＤ１６の電位に応じた信号を出力する出力トランジスタ、出力トランジスタの出力信号を選択的に出力信号線に出力する選択トランジスタによって構成される。

図２は、図１に示す画素１００の接続部１１と導電性プラグ２０を設計した通りに、ずれなく形成したときの平面視における形状及び位置関係を示す図である。接続部１１と導電性プラグ２０の平面視形状は矩形（図２の例では正方形）であり、導電性プラグ２０は、接続部１１よりもその面積が小さく、かつ、その中心が接続部１１の中心と一致するように配置されている。

図２において、接続部１１の中心を通る全ての方向における接続部１１の一方の端部から導電性プラグ２０の一方の端部までの距離と、当該全ての方向における接続部１１の他方の端部から導電性プラグ２０の他方の端部までの距離は同じになっている。

例えば、接続部１１の中心を通る左右方向又は上下方向における接続部１１の一方の端部（左端部又は上端部）から導電性プラグ２０の一方の端部（左端部又は上端部）までの距離と、当該方向における接続部１１の他方の端部（右端部又は下端部）から導電性プラグ２０の他方の端部（右端部又は下端部）までの距離はそれぞれｄとなっている。また、図２の左右方向又は上下方向における導電性プラグ２０の幅はｈとなっている。以下では、上記距離ｄを、導電性プラグ２０からの接続部１１の広がりｄという。

図３は、図１に示した固体撮像素子の製造工程を説明する図である。

まず、酸化シリコン膜等のゲート絶縁膜が表面に形成されたｐ型シリコン基板１に、暗電流低減層１２、電荷蓄積部１３、ゲート電極１５、ＦＤ１６、ＭＯＳ回路１７、及び素子分離層を通常のＣＭＯＳプロセスによって形成する。

例えば、暗電流低減層１２及び電荷蓄積部１３は、ｐ型シリコン基板１上方に、暗電流低減層１２及び電荷蓄積部１３を形成すべき位置に開口を有するフォトマスクを用いて、選択的にイオン注入を行うことにより形成される（ＦＩＧ３Ａ）。

次に、ｐ型シリコン基板１上方に、電荷蓄積部１３上の接続部１１を形成すべき位置（平面視において電荷蓄積部１３の内側の位置）に開口を有するフォトマスクを用いて、選択的にイオン注入を行って接続部１１を形成する（ＦＩＧ３Ｂ）。他の高濃度不純物領域同様に接続部１１を形成した後、接続部１１をサリサイド化する。

なお、上記説明では、便宜上、ゲート電極１５、ＦＤ１６、ＭＯＳ回路１７、及び素子分離層を先に形成し、最後に接続部１１を形成するものとしたが、この順番には限定されない。ＣＭＯＳプロセスに則って、適切な手順でこれらの回路を形成することが望ましい。

次に、ｐ型シリコン基板１上方に、絶縁層２を形成し、この絶縁層２の接続部１１上にエッチングによって開口ｋを形成する（ＦＩＧ３Ｃ）。この開口ｋは、接続部１１との位置あわせずれを考慮し、接続部１１との関係が、図２に示される接続部１１と導電性プラグ２０の平面視における形状及び位置関係と同じになるように設計して形成される。

次に、絶縁層２上に導電性材料を成膜して開口ｋに当該導電性材料を埋め込み、開口ｋに埋め込まれなかった余分な導電性材料を平坦化により除去して、導電性プラグ２０を形成する（ＦＩＧ３Ｄ）。

この後は、導電性プラグ２０上への画素電極３の形成、受光層４の形成、対向電極５の形成を順次行うことにより絶縁層２上に受光部Ｐを設けて固体撮像素子を完成させる。

発明者は、上記のようなプロセスで積層型の固体撮像素子を製造するにあたり、接続部１１の中心を通る全ての方向における、接続部１１と導電性プラグ２０の間の距離の導電性プラグ２０の幅に対する比（広がり比）が５０％以下になるように、接続部１１と導電性プラグ２０の面積及び形成位置を設計することで、いかなるプロセスルールで固体撮像素子を製造した場合でも、暗電流を低減できることを見出した。

例えば、図２において、導電性プラグ２０の幅ｈに対する広がりｄの比（単位は％。以下、広がり比と呼ぶ）が５０％以下になるように、接続部１１の面積（接続部１１形成用のフォトマスクの開口面積）と、開口ｋの面積（開口ｋ形成用のハードマスクを形成する際のフォトリソマスクの開口面積（導電性プラグ２０の面積と同義））と、接続部１１と導電性プラグ２０の形成位置とを設計することで、いかなるプロセスルールで固体撮像素子を製造した場合でも、暗電流を低減することができる。

なお、上記広がり比は、暗電流の観点から言えば小さいほどよいが、あまり小さくすると、接続部１１と導電性プラグ２０との位置あわせずれにより、接続部１１が暗電流低減層１２及び電荷蓄積部１３の外部まではみ出してしまい、製造における歩留まりが低下する。発明者は、検討の結果、広がり比の下限値を２０％として接続部１１と導電性プラグ２０を設計し、形成することで、歩留まりの低下を防げることを見出した。

以下、本発明における広がり比の数値範囲の根拠について説明する。

図４は、接続部１１の広がりｄと固体撮像素子の暗電流との関係を検討した結果を示す図である。図４では、プロセスルールの異なる３種類の固体撮像素子について、広がりｄを変化させたときの暗電流の変化の検討結果を示した。なお、導電性プラグ２０の幅ｈは、プロセスルールにしたがって一意に決まる。ここでは、プロセスルールとして、導電性プラグ２０の幅ｈが、０．１２μｍ、０．１８μｍ、０．２４μｍとなる３つの世代について検討した。

図４に示す結果から、同じ広がりｄにおける暗電流を比較すると、導電性プラグ２０の幅ｈが小さいものの方が、暗電流が大きくなることが分かる。

広がりｄが同じであれば、導電性プラグ２０の幅ｈが小さい固体撮像素子における接続部１１の平面積は、導電性プラグ２０の幅ｈが大きい固体撮像素子における接続部１１の平面積よりも小さい。

そのため、接続部１１の平面積が小さい固体撮像素子の方が暗電流は低くなると考えられるが、図４の結果ではそうなっていない。これは、最小線幅が狭いプロセスルールの方が接続部１１の濃度が高く、欠陥も多いことに起因していると考えられる。

このような結果から、単純に接続部１１の幅だけを小さくしても、プロセスルールによっては暗電流がむしろ高くなることがわかる。

発明者は、図４のグラフを検討した結果、いずれのプロセスルールであっても、固体撮像素子の暗電流は、接続部１１の平面積ではなく、接続部１１の大きさと導電性プラグ２０の大きさの関係によって決まると考えた。

そこで、接続部１１と導電性プラグ２０の大きさを規定する指標として、導電性プラグ２０の幅ｈに対する広がりｄの比（上記広がり比＝（ｄ／ｈ）×１００）を算出し、図４に示すグラフの横軸をこの広がり比に置き換えた図５を作成した。なお、図５には、固体撮像素子として一般的に実用上問題にならない暗電流の基準レベルを破線で示してある。

図５のグラフでは、いずれのプロセスルールであっても広がり比と暗電流との関係がほぼ一致している。したがって、この図５に示す結果から、広がり比を５０％以下に設計して接続部１１及び導電性プラグ２０を形成すれば、プロセスルールに関わらずに、暗電流を実用上問題にならないレベルにまで低減させられることがわかった。

次に、導電性プラグ２０の幅ｈが０．１８μｍの固体撮像素子について、接続部１１をサリサイド化した場合とサリサイド化しない場合とで暗電流に差がでるかどうかを検討した。サリサイド化しないことで、動作速度が低下する懸念はあるが、暗電流を低減する効果が期待できる。検討した結果を図６に示す。横軸に広がり比、縦軸に暗電流をプロットした。

図６に示す結果から、接続部１１をサリサイド化しないことで、サリサイド化した場合よりも暗電流を低減できることが分かる。このような非サリサイド効果は、導電性プラグ２０の幅ｈが０．１２μｍ、０．２４μｍの固体撮像素子についても同様に得られる。なお、図４，５のグラフは、接続部１１をサリサイド化した場合について得られたものである。

図７は、広がり比と固体撮像素子の歩留まりとの関係を検討した結果を示す図である。図７では、導電性プラグ２０の幅ｈが０．１２μｍ、０．１８μｍ、０．２４μｍのプロセスルールが異なる３種類の固体撮像素子について、広がり比を変化させたときの歩留まりを検討した結果を示している。

平面視において、導電性プラグ２０が接続部１１の内側からはみ出して形成された場合には、その固体撮像素子は製品としてＮＧ（不合格）とし、導電性プラグ２０が接続部１１の内側に形成されていれば、その固体撮像素子は製品としてＯＫ（合格）として、歩留まりを求めた。

図７のグラフから、広がり比を２０％以上に設計して接続部１１及び導電性プラグ２０を形成することで、固体撮像素子製造において一般的に求められる（受け入れられる）高い歩留まりを得られることが分かる。なお、歩留まりについては、接続部１１をサリサイド化しない場合でも、サリサイド化した場合と変わらないシミュレーション結果となった。

以上のように、図５，７に示す結果から、広がり比を２０％以上５０％以下に設計して接続部１１及び導電性プラグ２０を形成することで、いずれのプロセスルールで固体撮像素子を製造した場合でも、低暗電流と高い歩留まりを両立させられることがわかる。

なお、広がり比を２０％以上５０％以下に設計して固体撮像素子を製造した場合でも、接続部１１と導電性プラグ２０の位置関係は、製造ばらつきにより、図２に示したような設計通りの値にはならない場合がある。しかし、製品としてＯＫになった固体撮像素子では、導電性プラグ２０が接続部１１の内側に形成されている。

つまり、製品としてＯＫになった固体撮像素子では、平面視において導電性プラグ２０の中心を通る全ての方向（例えば左右方向）における導電性プラグ２０の幅Ｈに対する、当該方向における接続部１１の一方の端部（左端部）から導電性プラグ２０の一方の端部（左端部）までの距離Ａと当該方向における接続部１１の他方の端部（右端部）から導電性プラグ２０の他方の端部（右端部）までの距離Ｂの平均値Ｄ（（Ａ＋Ｂ）／２）の比が、２０％以上５０％以下になる。

したがって、本発明の製造方法により、平面視において導電性プラグ２０の中心を通る全ての方向における幅Ｈに対する平均値Ｄの比が２０％以上５０％以下である、製品として合格の固体撮像素子を高い歩留まりで製造することができる。

図８は、図２に示す画素１００の変形例である画素２００の断面模式図である。図８において、図１と同じ構成には同一符号を付してある。

図８に示す画素２００は、平面視において、電荷蓄積部１３が接続部１１と完全に重なるように配置されずに、電荷蓄積部１３と接続部１１が一部だけ重なるように配置されている点を除いては、図１に示した画素１００の構成と同じである。図８に示した画素構成であれば、接続部１１の左隣の領域を狭めることができ、画素サイズを縮小することが可能になる。

以上説明した実施態様では、導電性プラグ２０と接続部１１の平面視形状は矩形であるが、導電性プラグ２０と接続部１１の平面視形状はこれに限られるものではない。例えば、導電性プラグ２０と接続部１１の平面視形状が円形であってもよいし、一方が矩形、他方が円形であってもよい。

また、電荷蓄積部１３に蓄積された電荷をＣＣＤに読出し、このＣＣＤにて電荷を出力アンプまで転送し、この出力アンプから当該電荷に応じた信号を出力する構成としてもよい。

また、電荷蓄積部１３に電子を蓄積するものとしたが、正孔を蓄積して、正孔量に応じた信号を読みだす構成にしてもよい。この場合、信号読み出し回路の極性を適宜変更すればよい。

以上説明してきたように、本明細書には次の事項が開示されている。

開示された固体撮像素子の製造方法は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の２０％以上５０％以下になるように、前記開口及び前記接続部を形成するものである。

この方法により、歩留まりの向上と暗電流の低減を両立させることができる。

開示された固体撮像素子の製造方法は、前記接続部を形成する工程では、前記接続部をサリサイド化しないものである。

この方法により、暗電流を更に低減することができる。

開示された固体撮像素子の製造方法は、前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成するものである。

この方法により、電荷蓄積部と半導体基板表面の間に設けられた不純物層によって電荷蓄積部がピニングされるため、電荷蓄積部に起因する暗電流を低減することができる。また、電荷蓄積部から他の部分に電荷を転送する場合に完全転送が可能になるため、残像の発生を抑制することができる。

開示された固体撮像素子の製造方法は、前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成するものである。

この方法により、接続部から電荷蓄積部へスムーズに電荷が移動するため、感度が向上する。

開示された固体撮像素子の製造方法は、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含むものである。

この方法により、電荷蓄積部から第二の電荷蓄積部へ完全に電荷を転送することができ、残像の発生を抑制することができる。

開示された固体撮像素子は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の２０％以上５０％以下になっているものである。

この構成により、歩留まりの向上と暗電流の低減を両立させることができる。

開示された固体撮像素子は、前記接続部がサリサイド化されていないものである

この構成により、暗電流を更に低減することができる。

開示された固体撮像素子は、前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備えるものである。

この構成により、電荷蓄積部と半導体基板表面の間に設けられた不純物層によって電荷蓄積部がピニングされるため、電荷蓄積部に起因する暗電流を低減することができる。また、電荷蓄積部から他の部分に電荷を転送する場合に完全転送が可能になるため、残像の発生を抑制することができる。

開示された固体撮像素子は、前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されているものである。

この構成により、接続部から電荷蓄積部へスムーズに電荷が移動するため、感度が向上する。

開示された固体撮像素子は、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含むものである。

この構成により、電荷蓄積部から第二の電荷蓄積部へ完全に電荷を転送することができ、残像の発生を抑制することができる。

開示された撮像装置は、前記固体撮像素子を備えるものである。

１００ 画素
１ ｐ型シリコン基板
２ 絶縁層
３ 画素電極
４ 受光層
５ 対向電極
１１ 接続部
１２ 暗電流低減層
１３ 電荷蓄積部
２０ 導電性プラグ
ｋ 開口
Ｐ 受光部

Claims (7)

1. 画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、
   前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、
   マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、
   前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、
   前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、
   前記導電性プラグ上に前記画素電極を形成する工程とを含み、
   設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の２０％以上５０％以下になるように、前記開口及び前記接続部を形成し、
   前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、
   前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成し、
   前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成する固体撮像素子の製造方法。
2. 請求項１記載の固体撮像素子の製造方法であって、
   前記接続部を形成する工程では、前記接続部をサリサイド化しない固体撮像素子の製造方法。
3. 請求項１又は２記載の固体撮像素子の製造方法であって、
   前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含む固体撮像素子の製造方法。
4. 画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、
   前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、
   前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、
   前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、
   平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、
   前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の２０％以上５０％以下になっており、
   前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、
   前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを更に備え、
   前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されている固体撮像素子。
5. 請求項４記載の固体撮像素子であって、
   前記接続部がサリサイド化されていない固体撮像素子。
6. 請求項４又は５記載の固体撮像素子であって、
   前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含む固体撮像素子。
7. 請求項４〜６のいずれか１項記載の固体撮像素子を備える撮像装置。

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