WO2012023398A1 - 映像制御装置および映像制御方法 - Google Patents

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WO2012023398A1
WO2012023398A1 PCT/JP2011/067149 JP2011067149W WO2012023398A1 WO 2012023398 A1 WO2012023398 A1 WO 2012023398A1 JP 2011067149 W JP2011067149 W JP 2011067149W WO 2012023398 A1 WO2012023398 A1 WO 2012023398A1
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frame
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PCT/JP2011/067149
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英樹 相羽
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日本ビクター株式会社
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    • G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel

Definitions

  • the present invention relates to a video control apparatus and a video control method that involve a change in frame rate.
  • an image display device As an image display device, as represented by a display device using a cathode ray tube (CRT: Cathode-Ray Tube), an impulse that causes a user to visually recognize the light at a moment when the image is displayed is strongly emitted.
  • Type display device and hold that holds the written display state from the time the image is written until the next frame image is written, as represented by an active matrix type display device having a memory function for each pixel.
  • an active matrix type display device There is a type display device.
  • a liquid crystal display device using a thin film transistor TFT: Thin Film Transistor
  • TFT Thin Film Transistor
  • a motion vector is detected from frame data of an input video signal and frame data obtained by delaying the video signal, and an intermediate between the two frame data based on the motion vector.
  • Interpolated frame data corresponding to a video is generated and inserted between two frame data.
  • the frame rate is double that at the time of input.
  • a frame memory is required to generate frame data and to temporarily hold the frame data when rate conversion is performed on the generated frame data.
  • An object of the present invention is to provide a video control device and a video control method capable of suppressing the above-described problem.
  • a video control apparatus includes a data acquisition unit that acquires first frame data constituting a frame in which a predetermined number of pixels are arranged in a matrix at a first frame rate; Based on the detected motion vector, a delay vector that temporarily holds one frame data, a first frame data, and a motion vector detection unit that detects a motion vector from the second frame data output from the delay memory , One or a plurality of interpolation units that respectively generate one or a plurality of interpolation frame data for interpolating the first frame data and the second frame data, and the first frame data or the one or a plurality of interpolation frame data are different from each other.
  • Each pixel data is quantized using a logical expression, and a plurality of first reduced frames are deleted by deleting a lower predetermined number of bits.
  • a frame control unit that sequentially outputs 1-reduction frame data.
  • the total number of the plurality of quantization portions, when the number of lower predetermined number of bits to be deleted was M, may be at least 2 M pieces.
  • the ratio of the second frame rate to the first frame rate may be at least 2 M , where M is the number of the lower predetermined number of bits to be deleted.
  • Quantization unit the logical expression has L respectively by 2 L or a positive integer, it may be switched in accordance with a first frame rate formulas.
  • the logical expression of the quantization unit may have different conditions for rounding up bits.
  • another video control apparatus of the present invention includes a data acquisition unit that acquires first frame data in which a predetermined number of pixels are arranged in a matrix at a first frame rate, and a first frame.
  • a pre-quantizer that quantizes each pixel data using a predetermined logical expression and generates second reduced frame data in which a predetermined number of lower bits are deleted, and temporarily holds the second reduced frame data
  • a motion vector detector that detects a motion vector from the delay memory, the second reduced frame data, and the third reduced frame data output from the delay memory; and a second reduced frame data based on the detected motion vector;
  • each pixel data is quantized using a logical expression different from a predetermined logical expression for one or a plurality of interpolated frame data, and a plurality of fourth reduced frame data is generated by deleting a lower predetermined number
  • a plurality of subsequent quantization units a frame memory that temporarily stores a plurality of fourth reduced frame data or one or a plurality of interpolated frame data, and a second frame rate that is higher than the first frame rate are stored in the frame memory.
  • a frame control unit that sequentially outputs a plurality of fourth reduction frame data and one or a plurality of interpolation frame data.
  • the total number of the preceding-stage quantization unit and the one or more subsequent-stage quantization units may be at least 2 M , where M is the number of lower predetermined number of bits to be deleted.
  • the ratio of the second frame rate to the first frame rate may be at least 2 M , where M is the number of the lower predetermined number of bits to be deleted.
  • a logical expression different from the predetermined logical expression may use a lower predetermined number of bits of the acquired frame data as a reference value.
  • the latter-stage quantization unit may have 2 L logical expressions each having L being a positive integer, and may switch the logical expressions according to the first frame rate.
  • the logical expressions of the pre-stage quantization unit and the post-stage quantization unit may be different in conditions for rounding up bits.
  • the video control method of the present invention obtains first frame data constituting a frame in which a predetermined number of pixels are arranged in a matrix at a first frame rate, and the first frame data is obtained.
  • a motion vector is temporarily stored in the delay memory, and a motion vector is detected from the first frame data and the second frame data output from the delay memory.
  • the first frame data and the second frame data 1 or a plurality of interpolated frame data are interpolated, and each pixel data is quantized using different logical expressions for the first frame data or the one or a plurality of interpolated frame data, and a predetermined number of lower bits Are deleted to generate a plurality of first reduced frame data, and the plurality of first reduced frame data are temporarily stored in the frame memory.
  • Held, at higher second frame rate than the first frame rate characterized by sequentially repeatedly outputs a first reduction frame data of a plurality held on a frame memory.
  • another video control method of the present invention acquires first frame data in which a predetermined number of pixels are arranged in a matrix at a first frame rate, and performs predetermined processing on the first frame data.
  • Each pixel data is quantized using the following logical formula to generate second reduced frame data from which a predetermined lower number of bits are deleted, the second reduced frame data is temporarily held in the delay memory, and the second reduced frame data And a third reduced frame data output from the delay memory, and one or a plurality of interpolated frames for interpolating the second reduced frame data and the third reduced frame data based on the detected motion vector
  • Each of the data is generated, and each of the first frame data or one or a plurality of interpolated frame data is determined using a logical expression different from a predetermined logical expression.
  • Quantize the raw data delete a predetermined number of lower-order bits, generate a plurality of fourth reduced frame data, and temporarily store the plurality of fourth reduced frame data or one or a plurality of interpolated frame data in the frame memory
  • a plurality of fourth reduced frame data and one or a plurality of interpolated frame data held in the frame memory are sequentially output at a second frame rate higher than the first frame rate.
  • the motion blur caused by the hold-type display is improved and the multi-gradation is realized without increasing the number of bits carelessly, and the increase of the frame memory capacity is avoided to add the memory. It is possible to suppress an increase in cost due to the power consumption, and to suppress an increase in power and a heat generation countermeasure and an increase in the cost of the power supply circuit.
  • FIG. 1 is an explanatory diagram showing a schematic relationship between each device constituting the display system 100.
  • the display system 100 includes a video control device 110 and a liquid crystal display device 120.
  • the video control device 110 is, for example, a video from a broadcasting station 112 through broadcast radio waves, from a server device 116 through a communication network 114 such as the Internet, a LAN, a dedicated line, or from a storage medium 118 such as a DVD, BD, or USB memory.
  • the signal is acquired, the frame rate is converted, and transmitted to the liquid crystal display device 120.
  • the frame refers to one image in which a predetermined number of pixels constituting a video in a video signal is arranged in a matrix, and the image data is frame data.
  • the frame rate refers to the number of frames updated per unit time.
  • the liquid crystal display device 120 is formed by sealing a liquid crystal composition in two glass plates and displays a video signal whose frame rate has been converted by the video control device 110.
  • each functional unit constituting the video control apparatus 110 will be described, and then a video control method using the video control apparatus 110 will be described in detail.
  • FIG. 2 is a functional block diagram illustrating a schematic function of the video control apparatus 110 according to the first embodiment.
  • the video control apparatus 110 includes a data acquisition unit 150, a delay memory 152, a motion vector detection unit 154, an interpolation unit 156, a frame memory 158, and a quantization unit 160 (160a in FIG. 2). 160b) and a frame control unit 162.
  • the data acquisition unit 150 acquires frame data (first frame data) at a first frame rate (for example, a frame rate of 60 Hz), and sends it to the delay memory 152, the motion vector detection unit 154, the interpolation unit 156, and the quantization unit 160a. Output.
  • first frame rate for example, a frame rate of 60 Hz
  • the latest frame data acquired by the data acquisition unit 150 is referred to as frame data F0.
  • the delay memory 152 is configured by a RAM such as an SDRAM, and the frame data that is temporally past (here, the previous frame period) from the frame data F0 acquired by the data acquisition unit 150 is converted into a motion vector detection unit 154 or an interpolation.
  • the frame data F0 acquired by the data acquisition unit 150 at the first frame rate is temporarily held.
  • the frame data (second frame data) immediately before the latest frame data F0 output from the delay memory 152 is referred to as frame data F2.
  • the motion vector detection unit 154 detects a motion vector from the frame data F0 acquired by the data acquisition unit 150 and the frame data F2 output from the delay memory 152 (the value immediately before the frame data F0). Since various existing techniques can be adopted for the process of detecting the motion vector, detailed description thereof is omitted here.
  • the interpolation unit 156 is an interpolation that should be positioned between the frame data F0 acquired by the data acquisition unit 150 and the frame data F2 output from the delay memory 152.
  • Frame data F1 is generated.
  • an example of a frame rate double speed in which one frame data is interpolated within 1/60 second, which is a frame period, is given.
  • one interpolation unit 156 may be prepared.
  • the frame rate is quadruple speed
  • three frame data are interpolated during the frame period. Therefore, at least three interpolation units 156 must be prepared. Since seven frame data are interpolated at the same time, at least seven interpolation units 156 are required.
  • Such one or a plurality of interpolated frame data F1 is equally distributed in the time direction between the frame data F0 acquired by the data acquisition unit 150 and the frame data F2 output from the delay memory 152, and the interpolated frame data F1.
  • the position of the subject on the data F1 is linearly interpolated according to the motion vector.
  • Moving image blur may occur at the edge in the image.
  • the interpolating unit 156 described above inserts one or a plurality of interpolated frame data between the frame data, and multiplies the frame rate (here, twice), so that the video control apparatus 110 is accompanied by a change in brightness.
  • the frame period can be shortened to suppress blurring of moving images, and the problem of flicker can be avoided.
  • the frame memory 158 is configured by a RAM such as SDRAM, and temporarily holds the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F1 generated by the interpolation unit 156.
  • the delay memory 152 and the frame memory 158 are controlled by a dedicated controller, and are arbitrated so that data writing and reading do not compete.
  • the data acquisition unit 150 acquires frame data composed of 9-bit pixel data
  • the frame is simply maintained while maintaining the pixel data at 9 bits.
  • the capacity of the frame memory 158 increases. In particular, memory often handles data in units of 8 bits (1 byte). If the data length is 9 bits and the data length is extended by 1 bit, the 9-bit data occupies an area of 16 bits (2 bytes), for example. End up. Then, the memory capacity is insufficient and the addition of the frame memory is forced, or the addition of 1 bit increases the frame data transfer rate, the data throughput (bandwidth) is insufficient, and the addition of the frame memory is also necessary. It was necessary.
  • the delay memory 152 and the frame memory 158 are controlled by a dedicated controller as described above. For this reason, as the number of bits increases, the number of terminals for transmitting and receiving data and addresses increases, leading to an increase in package cost. Furthermore, an increase in data throughput (bandwidth) between the memory control circuit that controls the frame memory 158 and the frame memory 158 increases the power, which leads to a heat generation countermeasure and an increase in the cost of the power supply circuit.
  • the lower predetermined number of bits of the data is quantized, and for example, 9 bits are converted into 8 bits and then held.
  • the object of the frame memory 158 can be frame data composed of pixel data in units of 8 bits (1 byte), so that the manufacturing cost can be increased without inadvertently increasing the number of bits. It becomes possible to suppress.
  • an increase in data throughput (bandwidth) with respect to the frame memory can be suppressed, it is possible to suppress an increase in power, a heat generation countermeasure associated therewith, and an increase in cost of the power supply circuit.
  • a plurality of quantization units 160 are prepared and use different logical expressions for the current frame data F0 acquired by the data acquisition unit 150 or one or a plurality of interpolated frame data F1. Then, each pixel data is quantized and a predetermined number of lower bits are deleted.
  • the total number of quantization units 160 is at least 2 M , where M is the number of the lower predetermined number of bits to be deleted (M is an integer). Therefore, when the frame data acquired by the data acquisition unit 150 is composed of 9 bits, if the frame memory 158 holds 8 bits, the lower 1 bit that is the difference is deleted, and the quantization unit 160 becomes at least 2 one need. Therefore, in the example of FIG. 2, two quantization units 160a and 160b are prepared.
  • the plurality of quantization units 160a and 160b quantize the pixel data of the frame data F0 and F1 input using different logical expressions.
  • the logical expression of the quantization unit 160 is different in conditions for rounding up bits.
  • the quantization units 160a and 160b perform processing through different logical expressions according to the value of the low-order bits (LSB (LeastBSignificant Bit) to a predetermined number of bits) to be deleted from the pixel data, Finally, the lower bits are reduced.
  • LSB LocalBSignificant Bit
  • the two quantizing units 160a and 160b do not carry (round down) both if the lower 1 bit is “0”. If one bit is “1”, one is moved up and the other is discarded. Then, as a result, one quantization unit 160a only needs to carry out the process of raising the lower 1-bit value to the upper and adding, and the other quantization unit 160b does not depend on the lower 1-bit value. Only the process of truncating the lower 1 bit needs to be performed.
  • FIG. 3 is an explanatory diagram illustrating in detail the operation of the quantization unit 160 described above.
  • the quantization unit 160a raises “0” to the upper bits. Addition, in other words, the lower 1 bit is truncated. Accordingly, the pixel data is 8 bits and becomes “80h”.
  • the quantization unit 160b truncates the lower 1 bit regardless of the value. Accordingly, the pixel data is 8 bits and becomes “80h”.
  • the quantization unit 160a performs the upper bit, that is, the lower 2 “1” is carried up to the bit and the sum is used as new frame data (first reduced frame data in which the lower 1 bit is deleted and the bits are reduced from 9 bits to 8 bits).
  • the quantization unit 160b truncates the lower 1 bit regardless of the value. Accordingly, the pixel data is “81h” and “80h” in 8 bits, respectively.
  • the quantization unit 160 replaces the lower n bits of the frame data at an arbitrary timing, here 1 bit, with the upper bits on the assumption that the high rate processing is performed, and performs the FRC processing.
  • the frame data input to the quantization units 160a and 160b have the same value, even if the lower 1 bit of the 9-bit pixel data is “0”, even if it is converted to 8 bits (the lower 1 bit is Even if it is deleted, there is no effect.
  • the lower 1 bit of the 9-bit pixel data is “1” and converted to 8 bits, a new lower 1 bit (before conversion) of the frame data of the quantization units 160a and 160b "1" is added to one side and not the other.
  • the frame data (first reduced frame data) obtained by quantizing the frame data F0 and the interpolated frame data F1 are alternately output continuously in the time direction, so that the least significant bit in the time direction is given to the user. “0” and “1” are visually mixed and recognized, and in the time average, the perception is perceived as if the intermediate gradation exists.
  • FIG. 4 is an explanatory diagram for explaining a change in the time direction of the data quantized by the quantization unit 160.
  • the pixel data of the frame data is composed of 9 bits
  • both the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F1 generated by the interpolation unit 156 are also configured of 9 bits.
  • the lower bit is “0”
  • the quantization unit 160a transmits the lower bit “ “0” is incremented and output, and “80h” is output as the frame data F0 ′.
  • the quantization unit 160b discards the lower bits “0” and outputs “80h” as the interpolated frame data F1 ′.
  • Such “80h” corresponds to a half value of “100h”.
  • the frame data Fout that has been rate-converted and alternately output in predetermined time units from the frame memory 158 continuously outputs “80h”.
  • the quantization unit 160a sets “ 1 ”is incremented, and“ 81h ”is output as frame data F0 ′.
  • the quantization unit 160b truncates the lower bits and outputs “80h” as the interpolated frame data F1 ′.
  • the frame data Fout output alternately from the frame memory 158 in predetermined time units repeats “81h” and “80h” alternately as shown in FIG.
  • the user feels “80.8h” that is an average value for 1/60 seconds visually. This is a value corresponding to 1/2 of “101h” in 9 bits.
  • both the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F1 generated by the interpolation unit 156 are “102h”, the lower bits are “0”, and the quantization is performed as in the case of “100h”.
  • the unit 160a raises and adds the lower bit “0”, the quantization unit 160b truncates the lower bit “0”, and both the quantization units 160a and 160b output “81h”.
  • both the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F1 generated by the interpolation unit 156 are “103h”
  • the frame data Fout output alternately from the frame memory 158 in a predetermined time unit. Repeats “82h” and “81h” alternately. By visually recognizing “82h” and “81h” alternately at 120 Hz, the user feels “81.8h” corresponding to 1/2 of “103h” in 9 bits.
  • the interpolation unit 156 on the premise that high rate conversion processing is performed through the interpolation unit 156, by applying FRC processing to the frame data converted to the high rate, the lower bits deleted by quantization are converted into upper bits. In the time direction. Therefore, although the number of bits is compressed to 8 bits, the pixel data acquired with 9 bits is not deteriorated.
  • the FRC process is performed, the high-rate conversion process is also performed at the same time, so that the moving image is not blurred and the problem of flicker can be avoided.
  • FIG. 5 and 6 are explanatory diagrams for explaining another example of the video control device 110.
  • the four quantizing units 160a, 160b, 160c, and 160d perform the frame data F0 acquired by the data acquiring unit 150 or a plurality of interpolated frame data F1 (indicated by F11, F12, and F13 in the drawing).
  • Each pixel data is quantized using different logical expressions. Specifically, each of the quantization units 160a, 160b, 160c, and 160d adds different numerical values “11”, “01”, “10”, and “00” to the lower 2 bits, and further deletes the lower 2 bits. Perform the process.
  • the total number of the quantization units 160 is required to be at least 2 M
  • the second frame for the first frame rate is set so as not to cause flicker.
  • a rate ratio (second frame rate / first frame rate), that is, a multiplication of the frame rate is set to at least 2 M
  • a 2 M ⁇ 1 interpolating unit 156 is prepared. For example, when deleting the lower 1 bit before holding the frame data in the frame memory 158, as described above, 2 quantization units 160 and 1 interpolation unit 156 are required, and when deleting the lower 2 bits, Four quantization units 160 and three interpolation units 156 are required.
  • the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F11, F12, F13 generated by the interpolation unit 156 are obtained.
  • the lower 2 bits change to “0h”, “1h”, “2h”, and “3h”, respectively, and the frame data Fout that is alternately output from the frame memory 158 in a predetermined time unit is shown in FIG.
  • “81h” and “80h” are alternately repeated.
  • the quantization unit 160 is provided in the previous stage of the frame memory 158, and the number of bits of the pixel data of the frame data is compressed to 8 bits. The number can be maintained. In addition, it improves motion blur caused by hold-type display and realizes multi-gradation without inadvertently increasing the number of bits, thereby suppressing an increase in cost due to the addition of memory, increasing power, and accompanying heat generation It becomes possible to suppress an increase in the cost of countermeasures and power supply circuits.
  • the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F1 (F11, F12, F13) generated by the interpolation unit 156 are the same.
  • the main purpose of the high-rate conversion processing by the interpolation unit 156 is to process moving image blur, so that the data changes.
  • this embodiment applies to an image with no change or very little. If there is an effect, it is enough. This is because, in human vision, when a moving image is switched violently, a high gradation accuracy is not required, and the moving image is stationary or slowly moved, that is, acquired by the data acquisition unit 150. This is because highly accurate gradation representation is required only for data in which the frame data F0 and the interpolated frame data F1 (F11, F12, F13) generated by the interpolating unit 156 are not changed or little changed.
  • the frame control unit 162 is acquired by the data acquisition unit 150 held in the frame memory 158 at a second frame rate (60 Hz ⁇ n) that is a multiplication (n times: n is an integer) of the first frame rate (60 Hz).
  • the frame data F0 ′ and one or a plurality of interpolated frame data F11 ′, F12 ′, and F13 ′ are sequentially output repeatedly.
  • an example to twice or four times the high rate conversion circuit is not limited to such further 2 K times (K is an integer) may be a.
  • 2K times by setting 2K times in this way, deletion of K bits can be realized.
  • the number of quantization units 160 may be limited to 4 and the reduction may be performed by 2 bits.
  • the designer can freely change the number of bits to be reduced, the frame conversion multiple, the arrangement of the quantization circuit (which quantization logical expression is assigned to which interpolation frame data), etc., depending on the required specifications, circuit scale, and the like.
  • 2006-337448 which is a prior document, shows a method for rationally combining a double speed conversion circuit and a time axis emphasizing circuit, and although detailed description thereof is omitted, the present embodiment describes these methods. Combining technologies is also effective.
  • a storage medium such as a computer-readable flexible disk, magneto-optical disk, ROM, EPROM, EEPROM, CD, DVD, or BD on which the program is recorded.
  • the program refers to data processing means described in an arbitrary language or description method.
  • FIG. 7 is a flowchart showing the overall flow of the video control method.
  • the data acquisition unit 150 of the video control apparatus 110 acquires frame data at the first frame rate (60 Hz) and outputs the frame data to the delay memory 152, the motion vector detection unit 154, the interpolation unit 156, and the quantization unit 160a (S200).
  • the motion vector detection unit 154 detects a motion vector based on the frame data acquired by the data acquisition unit 150 and the previous frame data held in the delay memory 152 (S202), and the interpolation unit 156 Based on the motion vector detected by the vector detection unit 154, one or a plurality of interpolated frame data to be positioned between the frame data acquired by the data acquisition unit 150 and the frame data output from the delay memory 152 are generated. (S204).
  • the plurality of quantization units 160 quantize each pixel data using different logical expressions for the current frame data acquired by the data acquisition unit 150 or one or a plurality of interpolation frame data.
  • the lower predetermined number of bits is deleted and held in the frame memory 158 (S206).
  • the frame control unit 162 uses the second frame rate (60 Hz ⁇ n) that is a multiplication (n times) of the first frame rate (60 Hz) to store the frame acquired by the data acquisition unit 150 and held in the frame memory 158.
  • Data and one or a plurality of interpolated frame data are sequentially output repeatedly (S208).
  • the motion blur caused by the hold-type display is improved, and multi-gradation is realized without inadvertently increasing the number of bits, thereby avoiding an increase in the capacity of the frame memory. While suppressing an increase in cost, it is possible to suppress an increase in electric power and the accompanying heat generation countermeasures and an increase in the cost of the power supply circuit.
  • an increase in the capacity of the frame memory 158 is avoided by providing the quantization unit 160 in the previous stage of the frame memory 158.
  • the quantizing unit (previous quantization unit) 160 quantizes the frame data at the previous stage, thereby adding the delay memory in addition to the frame memory 158. Even an increase in the capacity of 152 is avoided.
  • FIG. 8 is a functional block diagram showing a schematic function of the video control apparatus 310 in the second embodiment.
  • the video control apparatus 310 includes a data acquisition unit 150, a delay memory 152, a motion vector detection unit 154, an interpolation unit 156, a frame memory 158, a quantization unit 160, and a frame control unit. 162.
  • the quantization unit 160a functions as a post-stage quantization unit
  • the quantization unit 160b functions as a pre-stage quantization unit.
  • the constituent elements of the video control apparatus 310 in the second embodiment are substantially the same in function as the constituent elements already described in the first embodiment, except for the connection relationship. Only components having different connection relationships will be described.
  • a quantization unit 160b as a previous-stage quantization unit is arranged in the previous stage of the delay memory 152, and the number of bits is compressed at the stage of holding the frame data F0 acquired by the data acquisition unit 150 in the delay memory 152. I do. Therefore, even when the data acquisition unit 150 acquires frame data composed of 9-bit pixel data, the quantization unit 160b deletes the lower 1 bit, and the pixel data is reduced to 8 bits.
  • the configured frame data (second reduced frame data) F0 ′ is held in the delay memory 152.
  • FIG. 9 is an explanatory diagram for explaining a change in the time direction of the data quantized by the quantization unit 160. If the pixel data of the frame data is configured with 9 bits, the frame data F0 acquired by the data acquisition unit 150 is configured with 9 bits, but the quantization unit 160b reduces 1 bit, The frame data F0 ′ is output. Therefore, as shown in FIG. 9, in the second embodiment, since the pixel data of the frame data (third reduced frame data) F2 ′ output from the delay memory 152 is 8 bits, the interpolation unit 156 generates the pixel data.
  • the interpolated frame data F1 ′ is composed of 8 bits without any processing.
  • the quantization unit 160a as the subsequent quantization unit truncates the lower bits and, as shown in the frame data F0 ′, “ “80h” corresponding to 1 ⁇ 2 of “100h” is output.
  • the quantization unit 160b determines whether the value of the lower bits before holding the frame data F0 in the delay memory 152. Truncate it.
  • the interpolation frame data F1 ′ generated by the interpolation unit 156 is 8 bits “80h” corresponding to 9 bits “100h”, the frame data output alternately from the frame memory 158 in a predetermined time unit. (Fourth reduction frame data) Fout continuously outputs “80h”.
  • the quantization unit 160a increments the upper bit by adding “1”. "81h” is output. Since the quantization unit 160b truncates the lower bits, the interpolation frame data F1 'is "80h”.
  • the frame data Fout alternately output from the frame memory 158 in a predetermined time unit alternately repeats “81h” and “80h”. By visually recognizing “80h” alternately at 120 Hz, the average value of 1/60 seconds is visually felt as “80.8h” corresponding to 1/2 of 9 bits “101h”.
  • the high rate conversion process through the interpolation unit 156 is performed.
  • the lower bits deleted by quantization are absorbed in the time direction in the upper bits. Therefore, although the number of bits is compressed to 8 bits, the pixel data acquired with 9 bits is not deteriorated.
  • the motion blur caused by the hold-type display is improved and multi-gradation is realized without inadvertently increasing the number of bits, the increase in the capacity of the frame memory 158 and the delay memory 152 is avoided, and the memory is added. While suppressing an increase in cost, it is possible to suppress an increase in electric power and the accompanying heat generation countermeasures and an increase in the cost of the power supply circuit.
  • the sensitivity of the lower bits is dull and the importance is lowered with respect to a moving image that is affected by the time difference.
  • the capacity of the delay memory 152 can be prevented from increasing, which is very advantageous in terms of cost.
  • the second embodiment is applied to the example in which the lower 2 bits described with reference to FIG. 5 in the first embodiment are deleted. Therefore, an increase in the capacity of the delay memory 152 in addition to the frame memory 158 can be avoided.
  • FIG. 10 is a functional block diagram showing a schematic function of the video control device 410 in the third embodiment.
  • the video controller 410 includes a data acquisition unit 150, a delay memory 152, a motion vector detection unit 154, an interpolation unit 156 (156a, 156b, and 156c in FIG. 10), a frame memory 158,
  • the quantization unit 160 and the frame control unit 162 are included.
  • the quantization units 160a, 160b, and 160c function as post-stage quantization units
  • the quantization unit 160d functions as a pre-stage quantization unit.
  • the constituent elements of the video control apparatus 410 in the third embodiment are the same as those in the first embodiment shown in FIG. The description is omitted, and only components having different connection relationships and functions will be mainly described.
  • the 10 includes three interpolation units 156a, 156b, and 156c, and four quantization units 160a, 160b, 160c, and 160d, as in FIG. That is, the total number of the front-stage quantization unit and the one or more rear-stage quantization units is at least 2 M , where M is the number of the lower predetermined number of bits to be deleted, and the second frame rate with respect to the first frame rate.
  • one quantization unit 160d of the four quantization units 160 is arranged as the previous quantization unit in the previous stage of the delay memory 152, and the data acquisition unit 150 acquires the same.
  • the number of bits is compressed when the frame data F0 is held in the delay memory 152. Therefore, even when the data acquisition unit 150 acquires frame data composed of 10-bit pixel data, the quantization unit 160d simply truncates the lower 2 bits to generate a frame composed of 8-bit pixel data.
  • Data F0 ′ is held in the delay memory 152.
  • the interpolated frame data F11 'and F12' are already composed of 8 bits by the quantizing unit 160d, and the information of the lower 2 bits is lost. Therefore, in the third embodiment, only the low-order 2 bits of the frame data F0 acquired by the data acquisition unit 150 are used as reference values only for the logical expressions of the quantization units 160b and 160c.
  • the three quantizing units 160a, 160b, and 160c as post-stage quantizing units other than the quantizing unit 160d have different numerical values “11” and “01” in the lower 2 bits of the frame data F0 acquired by the data acquiring unit 150. , “10” is added, and “1” is added to the lower 3 bits of the frame data F0 or the interpolated frame data F11 ′ and F12 ′ only when a carry bit is generated.
  • the quantization units 160b and 160c obtain the lower 2 bits of information from the frame data F0, thereby equalizing the quantization opportunities. Further, as described above, the quantization unit 160d always truncates the lower 2 bits.
  • FIG. 11 is an explanatory diagram for explaining a change in the time direction of the data quantized by the quantization unit 160.
  • the video control apparatus 410 shown in FIG. 11 When the video control apparatus 410 shown in FIG. 11 is operated, as shown in FIG. 11, when the frame data F0 acquired by the data acquisition unit 150 is “200h”, the interpolation frame generated by the interpolation unit 156 is generated.
  • the data F11 ′, F12 ′, and F13 ′ are “80h” corresponding to “200h”.
  • the frame data F0 acquired by the data acquisition unit 150 changes as “201h”, “202h”, and “203h”.
  • the lower 2 bits change to “0h”, “1h”, “2h”, and “3h”, respectively, and the frame data Fout output alternately from the frame memory 158 in a predetermined time unit is as shown in FIG. , “81h” and “80h” are repeated alternately.
  • the user visually determines an average value of 1/60 seconds as 1/4 of “200h”, “201h”, “202h”, “203h”.
  • the total number of quantization units 160 is at least 2M .
  • a plurality of logical expressions are further borne in the quantization unit 160, and the lower predetermined number of bits to be reduced is increased without changing the frame rate.
  • FIG. 12 is a functional block diagram showing schematic functions of the video control apparatus 510 according to the fourth embodiment.
  • the video control device 510 includes a data acquisition unit 150, a delay memory 152, a motion vector detection unit 154, an interpolation unit 156, a frame memory 158, a frame control unit 162, and an inverted signal generation.
  • the unit 564 includes a quantization unit 560 (560a and 560b in FIG. 12).
  • the constituent elements of the video control apparatus 510 in the fourth embodiment are substantially the same in function as the constituent elements already described as constituent elements in the first embodiment, and thus redundant description is omitted. Here, the constituent elements are different.
  • the inverted signal generation unit 564 and the quantization unit 560 that perform the processing will be mainly described.
  • the inverted signal generation unit 564 refers to the first frame rate when the data acquisition unit 150 acquires the frame data, here the frame rate of 60 Hz, and inverts the signal between “0” and “1” according to the first frame rate.
  • the inverted signal to be generated is generated and transmitted to the quantization units 560a and 560b. Further, when a numerical value L (L is a positive integer) to be described later is 2 or more, the inverted signal may indicate 2 L states according to the number.
  • Quantization unit 560a, 560b has further different formulas one by 2 L pieces respectively switched by the first frame rate in response to the inverted signal of the logical expressions. Therefore, the FRC process circulates in 2 L frames.
  • L corresponds to the number of bits to be further deleted in the present embodiment
  • L is Takes the value of (number of bits to be deleted ⁇ M). Therefore, for example, even when frame data composed of 10-bit pixel data is acquired, in addition to the reduction of the lower 1 bit of the first embodiment, the lower 1 bit is further added in the quantization units 560a and 560b. It is possible to reduce the total number of bits to 2 to form frame data composed of 8-bit pixel data.
  • the quantization units 560a and 560b perform processing of adding different numerical values “11”, “10”, “01”, and “00” to the lower 2 bits, and further deleting the lower 2 bits.
  • the quantization unit 560a adds a numerical value “11” to the lower 2 bits of the frame data F0 while the inverted signal indicates “0”, deletes the lower 2 bits, and sets the inverted signal to “1”. While shown, the numerical value “10” is added to the lower 2 bits of the frame data F0, and the lower 2 bits are further deleted.
  • the quantization unit 560b adds the numerical value “01” to the lower 2 bits of the interpolation frame data F1, further deletes the lower 2 bits, and the inverted signal is “1”. , “00” is added to the lower 2 bits of the interpolation frame data F1, and the lower 2 bits are further deleted. Therefore, the quantization unit 560b truncates the lower 2 bits regardless of the value of the lower 2 bits while the inverted signal is “1”.
  • FIG. 13 is an explanatory diagram for explaining a change in the time direction of the data quantized by the quantization unit 560.
  • the frame data F0 acquired by the data acquisition unit 150 and the interpolation frame data F1 generated by the interpolation unit 156 are both “200h”, “201h”, “202h”, “203h”, that is, the lower 2 bits are “ Assume that the values have changed to 0h, 1h, 2h, and 3h.
  • the quantization units 560a and 560b respectively receive frame data F0 ′ composed of 8 bits and a plurality of pieces of data according to the above-described different logical expressions in accordance with the inverted signal (first frame rate of 60 Hz). Interpolated frame data F1 ′ is generated.
  • the quantization unit 560a outputs “80h” as the frame data F0 ′ only when both the frame data F0 and the interpolated frame data F1 are “200h”. 81h "is output. While the inverted signal indicates “1”, “80h” is output when both the frame data F0 and the interpolated frame data F1 are “200h” and “201h”, and “202h” and “203h” 81h “is output. While the inverted signal indicates “0”, the quantization unit 560b outputs “81h” as the interpolated frame data F1 ′ only when the frame data F0 and the interpolated frame data F1 are both “203h”, but otherwise “80h”. ”And“ 80h ”is output regardless of the values of the lower 2 bits of the frame data F0 and the interpolated frame data F1.
  • the values of the frame data F0 'and the plurality of interpolated frame data F1' can be changed every 1/60 seconds.
  • the frame data Fout that is alternately output from the frame memory 158 in predetermined time units repeats “81h” and “80h” alternately as shown in FIG.
  • the user visually determines an average value of 1/30 second as 1/4 of “200h”, “201h”, “202h”, “203h”.
  • the FRC cycle is 120 Hz and 4 frames are cyclic. Therefore, the flicker problem may occur.
  • the frame data Fout that is alternately output in a predetermined time unit is set to “81h”.
  • the logical expressions are assembled so that “80h” is alternately arranged every 1/120 seconds.
  • different logical expressions for the quantizers 560a and 560b described above are not limited to the examples described above, and can be assembled in various ways.
  • the motion blur caused by the hold-type display is improved, and not only the number of bits is inadvertently increased but also the multi-gradation is realized, and the number of bits can be further reduced as compared with the first embodiment. Since this is possible, an increase in the capacity of the frame memory 158 can be avoided and an increase in cost can be suppressed.
  • flicker can be avoided as shown in FIG. Opportunities (frequency) are very low. Furthermore, even if flicker occurs at the time of the frame data Fout, it is possible to avoid flicker by performing dithering in the spatial direction at the subsequent stage.
  • the number of bits of pixel data of an acquired video signal can be grasped, and when the number of bits to be held in the frame memory 158 is determined, the difference The number of bits is the number of bits to be deleted.
  • the number of cyclic frames is increased within the quantization unit 560 by the number of remaining bits obtained by subtracting the number of bits that can be borne by the high-rate conversion circuit. For example, when the pixel data of the acquired video signal is 11 bits and is stored in the frame memory 158 with 8 bits, if the 4 ⁇ frame rate can be performed, first, 4 bits for 2 bits are used.
  • the (2 2 ) quantization unit 560 bears, and for the remaining 1 bit, the FRC process for the first frame rate of 2 frames is added in the quantization unit 560.
  • the second embodiment is applied to the example of deleting the lower 2 bits described in the fourth embodiment. Therefore, an increase in the capacity of the delay memory 152 in addition to the frame memory 158 can be avoided.
  • FIG. 14 is a functional block diagram showing schematic functions of the video control apparatus 610 according to the fifth embodiment.
  • the video control apparatus 610 includes a data acquisition unit 150, a delay memory 152, a motion vector detection unit 154, an interpolation unit 156, a frame memory 158, a quantization unit 660, and a frame control unit. 162.
  • the quantization units 660 a and 660 b function as a post-stage quantization unit
  • the quantization unit 660 c functions as a pre-stage quantization unit.
  • the constituent elements of the video control apparatus 610 in the fifth embodiment are substantially the same in function as the constituent elements already described as constituent elements in the fourth embodiment, so the duplicated explanation is omitted. Here, the constituent elements are different.
  • the quantization unit 660 that performs this will be mainly described.
  • a video control device 610 in FIG. 14 is obtained by applying the configuration of the previous quantization unit in the second embodiment to the video control device 510 in the fourth embodiment, and includes a quantization unit 660c as a previous quantization unit, , And quantizers 660a and 660b as subsequent quantizers.
  • the quantization unit 660c serving as the previous-stage quantization unit compresses the number of bits when the frame data F0 acquired by the data acquisition unit 150 is held in the delay memory 152. Therefore, even when the data acquisition unit 150 acquires frame data composed of 10-bit pixel data, the quantization unit 660c deletes the lower 2 bits, and the frame data is composed of 8-bit pixel data.
  • F0 ′ is held in the delay memory 152.
  • the two quantizing units 660a and 660b as the latter-stage quantizing units other than the quantizing unit 660c have 2 L different logical expressions as in the fourth embodiment (L is a positive integer). ), The logical expression is switched at the first frame rate according to the inverted signal.
  • the quantization unit 660b the interpolation frame data F1 ′ is already composed of 8 bits by the quantization unit 660c, and the information of the lower 2 bits is lost. Therefore, only for the logical expression of the quantization unit 660b, the lower 2 bits of the frame data F0 acquired by the data acquisition unit 150 are used as a reference value.
  • the quantization units 660a and 660b add different numerical values “11”, “10”, “01”, and “00” to the lower two bits of the frame data F0 acquired by the data acquisition unit 150, and carry bits. Only when this occurs, “1” is added to the lower third bit of the frame data F0 or the least significant bit of the interpolated frame data F1 ′. Therefore, the quantization unit 660b obtains the lower 2 bits of information from the frame data F0, thereby equalizing the quantization opportunities.
  • the quantization unit 660a adds a numerical value “11” to the lower 2 bits of the frame data F0 while the inverted signal indicates “0”, deletes the lower 2 bits, and the inverted signal is “1”. "Is added to the lower 2 bits of the frame data F0, the numerical value" 10 "is added, and the lower 2 bits are deleted. Also, the quantizing unit 660b adds the numerical value “01” to the lower 2 bits of the frame data F0 while the inverted signal indicates “0”, and when the carry to the lower 3 bits occurs, “1”. Is added to the least significant bit of the interpolation frame data F1 ′.
  • the quantization unit 660c since the quantization unit 660c has already truncated the lower 2 bits, there is no need to delete the lower 2 bits.
  • the quantization unit 660b adds a numerical value “00” to the lower 2 bits of the frame data F0 while the inverted signal indicates “1”. This corresponds to performing no processing.
  • FIG. 15 is an explanatory diagram for explaining a change in the time direction of data quantized by the quantization unit 660.
  • the frame memory 158 alternates in predetermined time units.
  • the frame data Fout output to “81h” alternately repeats “81h” and “80h”.
  • the user visually recognizes “81h” and “80h” alternately, so that “80.0h” corresponding to 1 ⁇ 4 of “200h”, “201h”, “202h”, and “203h” visually. , “80.4h”, “80.8h”, and “80.Ch”.
  • the FRC cycle is 120 Hz and 4 frames are cyclic, there may be a flicker problem, but there is almost no effect on the lower bits.
  • the motion blur caused by the hold-type display is improved and multi-gradation is realized without inadvertently increasing the number of bits, and the number of bits can be further reduced as compared with the first embodiment. Since this is possible, an increase in the capacity of the frame memory 158 can be avoided and an increase in cost can be suppressed. Further, when both the frame data F0 and the interpolated frame data F1 are “200h” and “202h”, flicker can be avoided as shown in FIG. Opportunities (frequency) are very low. Furthermore, even if flicker occurs at the time of the frame data Fout, it is possible to avoid flicker by performing dithering in the spatial direction at the subsequent stage.
  • each step of the video control method of the present specification does not necessarily have to be processed in time series in the order described in the flowchart, and may include processing in parallel or by a subroutine.
  • the present invention can be used in a video control apparatus and a video control method that involve a change in frame rate.
  • DESCRIPTION OF SYMBOLS 100 ... Display system 110,310,410,510,610 ... Video control apparatus 120 ... Liquid crystal display device 150 ... Data acquisition part 152 ... Delay memory 154 ... Motion vector detection part 156 ... Interpolation part 158 ... Frame memory 160,560,660 ... Quantization unit 162 ... Frame control unit 564 ... Inverted signal generation unit

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Abstract

【課題】ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現して、コストの増大を抑制する。 【解決手段】映像制御装置１１０は、動きベクトルに基づいて、取得されたフレームデータ（第１フレームデータ）Ｆ０と遅延メモリ１５２に保持されている過去のフレームデータ（第２フレームデータ）Ｆ２とを補間する補間フレームデータＦ１を生成する補間部１５６と、フレームデータＦ０または補間フレームデータＦ１に対しそれぞれ相異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除する複数の量子化部１６０と、フレームデータＦ０'、Ｆ１'を一時的に保持するフレームメモリ１５８と、フレームメモリに保持されたフレームデータＦ０'、Ｆ１'を順次繰り返して出力するフレーム制御部１６２とを備える。

Description

映像制御装置および映像制御方法
　本発明は、フレームレートの変更を伴う映像制御装置および映像制御方法に関する。
　画像の表示装置としては、陰極線管（ＣＲＴ：Cathode-Ray Tube）を用いた表示装置に代表されるように、画像を表示するタイミングで瞬間的に強く発光させ、その光をユーザに視認させるインパルス型表示装置と、画素毎にメモリ機能を有するアクティブマトリクス型表示装置に代表されるように、画像が書き込まれてから次のフレームの画像が書き込まれるまで、その書き込まれた表示状態を保持するホールド型表示装置とがある。かかるアクティブマトリクス型表示装置としては、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いた液晶表示装置が知られている。液晶表示装置では、画素毎に配置されたＴＦＴとコンデンサとによって画素に書き込まれた画像を所定時間保持している。
　このような液晶表示装置は応答速度が遅いことによる動画像の劣化に加え、ホールド型表示に起因した視覚系積分の影響による動画像のぼやけ感（以下、動画ぼやけ）の問題が顕在している。このホールド型表示による問題点に対する解決策の一例として、画像のホールド時間を短くし、インパルス型の表示に近づける方法と、動き補償回路を通じて映像信号のフレームレートを逓倍に高速化する方法とが提案されている（例えば、非特許文献１）。インパルス型表示に近づける前者の方法は、輝度の低下とフリッカの課題が顕在するのに対し、フレームレートを高速化する後者の方法では、動き補償技術を用いてフレームレートを高める変換回路（高レート変換回路）の複雑化と回路規模の増大化が課題となっている。しかし、近年、動き補償回路技術の進歩に伴い、後者の方法を採用するケースが増えつつある。
　後者の方法では、まず、入力された映像信号のフレームデータと、その映像信号を遅延させたフレームデータとから、動きベクトルを検出し、その動きベクトルに基づいてその２つのフレームデータの中間的な映像にあたる補間フレームデータを生成し、２つのフレームデータの間に挿入する。こうすることで、フレームレートが入力時の２倍になる。しかし、フレームデータを生成するため、および、生成されたフレームデータをレート変換する際に一時的にフレームデータを保持するために、フレームメモリが必要となる。
　ところで、近年の高画質化の流れから映像信号の多階調化が進み、各画素のＲＧＢ各色に関し８ビットを超えた階調で表現する表示装置が求められている。液晶表示装置の場合、デジタルの階調で表された映像信号は、ソースドライバを通じてアナログ電圧に変換されソース電極に供給される。このときソースドライバに用いられるデジタル－アナログ変換器（ＤＡＣ）の分解能は、パーソナルコンピュータでは６ビット、テレビジョンでは８ビットが主流である。かかるデジタル－アナログ変換器自体の分解能を上げることなく、見かけ上の中間階調を増やす方法として、フレーム単位で下位ビット分を上げ下げするＦＲＣ（Frame Rate Control）方式がしばしば用いられる。
　また、特許文献１の技術のように、フレームレートを倍速化した後のフレームデータに対してディザ法を利用し、空間方向の各画素の分解能を上げることなく、見かけ上の中間階調を増やす技術も開示されている。
特開平５－１１３７６７号公報
栗田泰市郎、「液晶ディスプレイで生じる原理的な動画質劣化とその改善法」信学技報ＥＩＤ２０００－４７（２０００－０９）ｐ．１３－１８
　近年の高画質化の流れを受けて映像信号の多階調化を実現すべくデータを多ビット化し、さらに高レート変換回路を採用すると、フレームメモリの容量および端子数の増大や、フレームメモリを制御するメモリ制御回路とフレームメモリ間のデータスループット（バンド幅）の増大を招く。さらに、フレームメモリの端子数の増加によってパッケージコストの増大化が生じ、バンド幅の増大によってデータの速度を高めると、電力増加に伴う発熱対策や電源回路のコストの増大化が生じることとなる。これに反して、近年は、液晶表示装置の低価格化の要求が強く、より低コストで高レート変換回路を実現しなければならない。
　そこで、本発明は、このような課題に鑑み、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数（ビット長）を増やすことなく多階調化を実現して、コストの増大を抑制することが可能な映像制御装置および映像制御方法を提供することを目的としている。
　上記課題を解決するために、本発明の映像制御装置は、第１フレームレートで、所定数の画素がマトリクス状に配されたフレームを構成する第１フレームデータを取得するデータ取得部と、第１フレームデータを一時的に保持する遅延メモリと、第１フレームデータと、遅延メモリより出力される第２フレームデータとによって動きベクトルを検出する動きベクトル検出部と、検出された動きベクトルに基づいて、第１フレームデータと第２フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成する１または複数の補間部と、第１フレームデータまたは１もしくは複数の補間フレームデータに対しそれぞれ相異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第１削減フレームデータを生成する複数の量子化部と、複数の第１削減フレームデータを一時的に保持するフレームメモリと、第１フレームレートより高い第２フレームレートで、フレームメモリに保持された複数の第１削減フレームデータを順次繰り返して出力するフレーム制御部とを備える。
　複数の量子化部の総数は、削除される下位所定数のビットの数をＭとしたとき、少なくとも２Ｍ個であってもよい。
　第１フレームレートに対する第２フレームレートの比は、削除される下位所定数のビットの数をＭとしたとき、少なくとも、２Ｍであってもよい。
　量子化部は、論理式をそれぞれＬが正の整数である２Ｌ個ずつ有し、論理式を第１フレームレートに従って切り換えてもよい。
　量子化部の論理式は、ビットを切り上げる条件が異なっているとしてもよい。
　上記課題を解決するために、本発明の他の映像制御装置は、第１フレームレートで、所定数の画素がマトリクス状に配された第１フレームデータを取得するデータ取得部と、第１フレームデータに対し所定の論理式を用いて各画素データを量子化し、下位所定数のビットを削除した第２削減フレームデータを生成する前段量子化部と、第２削減フレームデータを一時的に保持する遅延メモリと、第２削減フレームデータと、遅延メモリより出力される第３削減フレームデータとによって動きベクトルを検出する動きベクトル検出部と、検出された動きベクトルに基づいて、第２削減フレームデータと第３削減フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成する１または複数の補間部と、第１フレームデータまたは１もしくは複数の補間フレームデータに対し所定の論理式と異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第４削減フレームデータを生成する１または複数の後段量子化部と、複数の第４削減フレームデータまたは１もしくは複数の補間フレームデータを一時的に保持するフレームメモリと、第１フレームレートより高い第２フレームレートで、フレームメモリに保持された複数の第４削減フレームデータおよび１または複数の補間フレームデータを順次繰り返して出力するフレーム制御部とを備える。
　前段量子化部と１または複数の後段量子化部との総数は、削除される下位所定数のビットの数をＭとしたとき、少なくとも２Ｍ個であってもよい。
　第１フレームレートに対する第２フレームレートの比は、削除される下位所定数のビットの数をＭとしたとき、少なくとも、２Ｍであってもよい。
　後段量子化部が複数設けられている場合、所定の論理式と異なる論理式は、取得されたフレームデータの下位所定数のビットを参照値としてもよい。
　後段量子化部は、論理式をそれぞれＬが正の整数である２Ｌ個ずつ有し、論理式を第１フレームレートに従って切り換えてもよい。
　前段量子化部および後段量子化部の論理式は、ビットを切り上げる条件が異なっているとしてもよい。
　上記課題を解決するために、本発明の映像制御方法は、第１フレームレートで、所定数の画素がマトリクス状に配されたフレームを構成する第１フレームデータを取得し、第１フレームデータを遅延メモリに一時的に保持し、第１フレームデータと、遅延メモリより出力される第２フレームデータとによって動きベクトルを検出し、検出した動きベクトルに基づいて、第１フレームデータと第２フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成し、第１フレームデータまたは１もしくは複数の補間フレームデータに対しそれぞれ相異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第１削減フレームデータを生成し、複数の第１削減フレームデータをフレームメモリに一時的に保持し、第１フレームレートより高い第２フレームレートで、フレームメモリに保持している複数の第１削減フレームデータを順次繰り返して出力することを特徴とする。
　上記課題を解決するために、本発明の他の映像制御方法は、第１フレームレートで、所定数の画素がマトリクス状に配された第１フレームデータを取得し、第１フレームデータに対し所定の論理式を用いて各画素データを量子化し、下位所定数のビットを削除した第２削減フレームデータを生成し、第２削減フレームデータを遅延メモリに一時的に保持し、第２削減フレームデータと、遅延メモリより出力される第３削減フレームデータとによって動きベクトルを検出し、検出した動きベクトルに基づいて、第２削減フレームデータと第３削減フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成し、第１フレームデータまたは１もしくは複数の補間フレームデータに対し所定の論理式と異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第４削減フレームデータを生成し、複数の第４削減フレームデータまたは１もしくは複数の補間フレームデータをフレームメモリに一時的に保持し、第１フレームレートより高い第２フレームレートで、フレームメモリに保持している複数の第４削減フレームデータおよび１または複数の補間フレームデータを順次繰り返して出力することを特徴とする。
　以上のように本発明では、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現し、フレームメモリの容量の増大を回避して、メモリ追加によるコストの増大を抑制すると共に、電力の増加およびそれに伴う発熱対策や電源回路のコストの増大を抑制することが可能となる。
表示システムを構成する各装置の概略的な関係を示した説明図である。 第１の実施形態における映像制御装置の概略的な機能を示した機能ブロック図である。 量子化部の動作を詳細に説明する説明図である。 量子化部によって量子化されたデータの時間方向の変化を説明するための説明図である。 映像制御装置の他の例を説明するための説明図である。 映像制御装置の他の例を説明するための説明図である。 映像制御方法の全体的な流れを示したフローチャートである。 第２の実施形態における映像制御装置の概略的な機能を示した機能ブロック図である。 量子化部によって量子化されたデータの時間方向の変化を説明するための説明図である。 第３の実施形態における映像制御装置の概略的な機能を示した機能ブロック図である。 量子化部によって量子化されたデータの時間方向の変化を説明するための説明図である。 第４の実施形態における映像制御装置の概略的な機能を示した機能ブロック図である。 量子化部によって量子化されたデータの時間方向の変化を説明するための説明図である。 第５の実施形態における映像制御装置の概略的な機能を示した機能ブロック図である。 量子化部によって量子化されたデータの時間方向の変化を説明するための説明図である。
　以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
（表示システム１００）
　図１は、表示システム１００を構成する各装置の概略的な関係を示した説明図である。表示システム１００は、映像制御装置１１０と、液晶表示装置１２０とを含んで構成される。映像制御装置１１０は、例えば、放送電波を通じて放送局１１２から、もしくは、インターネット、ＬＡＮ、専用回線等の通信網１１４を通じてサーバ装置１１６から、または、ＤＶＤ、ＢＤ、ＵＳＢメモリといった記憶媒体１１８から、映像信号を取得し、フレームレートを変換して液晶表示装置１２０に送信する。ここで、フレームは、映像信号中の映像を構成する、所定数の画素がマトリクス状に配された１の画像をいい、その画像データをフレームデータとする。また、フレームレートは、単位時間あたりに更新されるフレーム数を指す。
　液晶表示装置１２０は、液晶組成物を２枚のガラス板に封入して形成され、映像制御装置１１０でフレームレートが変換された映像信号を表示する。以下、映像制御装置１１０を構成する各機能部について説明し、その後、当該映像制御装置１１０を用いた映像制御方法を詳述する。
（第１の実施形態：映像制御装置１１０）
　図２は、第１の実施形態における映像制御装置１１０の概略的な機能を示した機能ブロック図である。図２に示すように、映像制御装置１１０は、データ取得部１５０と、遅延メモリ１５２と、動きベクトル検出部１５４と、補間部１５６と、フレームメモリ１５８と、量子化部１６０（図２中１６０ａと１６０ｂ）と、フレーム制御部１６２とを含んで構成される。
　データ取得部１５０は、第１フレームレート（例えば、６０Ｈｚのフレームレート）でフレームデータ（第１フレームデータ）を取得し、遅延メモリ１５２、動きベクトル検出部１５４、補間部１５６、量子化部１６０ａに出力する。ここでは、説明の便宜のため、データ取得部１５０によって取得された最新のフレームデータをフレームデータＦ０とする。
　遅延メモリ１５２は、ＳＤＲＡＭ等のＲＡＭで構成され、データ取得部１５０が取得したフレームデータＦ０より時間的に過去（ここでは１つ前のフレーム周期）のフレームデータを、動きベクトル検出部１５４や補間部１５６に参照させるため、第１フレームレートでデータ取得部１５０に取得されたフレームデータＦ０を一時的に保持する。かかる遅延メモリ１５２より出力される、最新のフレームデータＦ０に対して１つ前のフレームデータ（第２フレームデータ）を、フレームデータＦ２とする。
　動きベクトル検出部１５４は、データ取得部１５０が取得したフレームデータＦ０と、遅延メモリ１５２より出力されるフレームデータＦ２（フレームデータＦ０の１つ前の値）とによって動きベクトルを検出する。動きベクトルを検出する処理は、既存の様々な技術を採用することができるので、ここではその詳細な説明を省略する。
　補間部１５６は、動きベクトル検出部１５４で検出された動きベクトルに基づいて、データ取得部１５０が取得したフレームデータＦ０と、遅延メモリ１５２より出力されるフレームデータＦ２との中間に位置すべき補間フレームデータＦ１を生成する。ここでは、フレーム周期である１／６０秒中にフレームデータを１つ補間するフレームレート２倍速の例を挙げており、この場合、補間部１５６を１つ準備すればよい。また、例えば、フレームレート４倍速のときは、フレーム周期中に３つのフレームデータを補間するので、少なくとも３つの補間部１５６を準備しなければならず、フレームレート８倍速のときは、フレーム周期中に７つのフレームデータを補間するので、少なくとも７つの補間部１５６が必要となる。このような１または複数の補間フレームデータＦ１は、データ取得部１５０が取得したフレームデータＦ０と遅延メモリ１５２より出力されるフレームデータＦ２との間に、時間方向に均等に配され、その補間フレームデータＦ１上の被写体の位置は、動きベクトルに従って線形補間される。
　ところで、人の眼は、所定の時間をかけて積分した光を明るさとして感じる特性（視覚系積分）を有し、フレーム単位でその表示状態を保持するホールド型表示装置の画像を視認すると、画像中のエッジ部に動画ぼやけが生じる場合がある。上述した補間部１５６が、１または複数の補間フレームデータをフレームデータ間に挿入し、フレームレートを逓倍（ここでは２倍）にすることで、映像制御装置１１０では、明るさの変更を伴うことなく、フレーム期間を短縮して動画ぼやけを抑制すると共に、フリッカの問題も回避することが可能となる。
　フレームメモリ１５８は、遅延メモリ１５２同様、ＳＤＲＡＭ等のＲＡＭで構成され、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１を一時的に保持する。具体的に、遅延メモリ１５２やフレームメモリ１５８は、専用のコントローラによって制御され、データの書き込みと読み出しとが競合しないようにアービトレーションされている。
　例えば、データ取得部１５０が、９ビットの画素データで構成されたフレームデータを取得した場合に、映像信号の多階調化を実現するため、画素データを９ビットに維持したまま、単純にフレームメモリ１５８にその９ビットのフレームデータを記憶すると、フレームメモリ１５８の容量が増大する。特に、メモリはデータを８ビット単位（１バイト）で扱う場合が多く、データ長を９ビットとして１ビットでも延ばすと、その９ビットのデータが例えば１６ビット（２バイト）分の領域を占有してしまう。そうすると、メモリ容量が不足してフレームメモリの追加を余儀なくされたり、１ビット追加されたためにフレームデータの転送レートが高くなってしまい、データスループット（バンド幅）が不足し、やはりフレームメモリの追加が必要となっていた。
　また、遅延メモリ１５２やフレームメモリ１５８は、上述したように専用のコントローラによって制御されている。このため、ビット数の増加に伴い、データやアドレスを送受する端子数が増大してパッケージコストの増大化を招いてしまう。さらに、フレームメモリ１５８を制御するメモリ制御回路とフレームメモリ１５８間のデータスループット（バンド幅）の増大によって、電力が増加し、それに伴う発熱対策や電源回路のコストの増大化も招くこととなる。
　そこで、本実施形態では、以下の量子化部１６０によって、フレームメモリ１５８に記録される前の段階で、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１の画素データの下位所定数のビットを量子化し、例えば、９ビットを８ビットに変換してから保持することとする。こうすることで、フレームメモリ１５８の対象を、８ビット（１バイト）単位の画素データで構成されたフレームデータとすることができるので、不用意にビット数を増やすことなく、製造コストの増大を抑制することが可能となる。また、フレームメモリに対するデータスループット（バンド幅）の増大も抑制できるので、電力の増加や、それに伴う発熱対策や電源回路のコストの増大化も抑えることが可能となる。
　量子化部１６０（図２における１６０ａおよび１６０ｂ）は、複数準備され、データ取得部１５０が取得した現在のフレームデータＦ０、または、１もしくは複数の補間フレームデータＦ１に対しそれぞれ相異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除する。量子化部１６０の総数は、削除される下位所定数のビットの数をＭ（Ｍは整数）としたとき、少なくとも２Ｍ個である。したがって、データ取得部１５０が取得したフレームデータが９ビットで構成されているときに、フレームメモリ１５８に８ビットで保持する場合、その差分である下位１ビットを削除することとなり、量子化部１６０は、少なくとも２１個必要となる。そこで、図２の例では、２つの量子化部１６０ａ、１６０ｂが準備されている。
　複数の量子化部１６０ａ、１６０ｂは、それぞれ相異なる論理式を用いて入力された各フレームデータＦ０、Ｆ１の画素データを量子化する。ここで、量子化部１６０の論理式は、ビットを切り上げる条件が異なる。具体的に、量子化部１６０ａ、１６０ｂは、画素データの削除対象となっている下位ビット（ＬＳＢ（Least Significant Bit）から所定数のビット）の値に応じて、相異なる論理式を通じて処理し、最終的にその下位ビットを削減する。
　例えば、９ビットで入力された画素データの下位１ビットを削除する場合、２つの量子化部１６０ａ、１６０ｂは、下位１ビットが「０」であれば、いずれも繰り上げなし（切り捨て）とし、下位１ビットが「１」であれば、一方を繰り上げ、他方を切り捨てることとする。そうすると、結果的に、一方の量子化部１６０ａは、下位１ビットの値を上位へ繰り上げて加算する処理のみを行えばよく、他方の量子化部１６０ｂは、下位１ビットの値に拘わらず、その下位１ビットを切り捨てる処理のみを行えばよいこととなる。
　ただし、データ取得部１５０が取得したフレームデータＦ０の画素データ、および、補間部１５６が生成した補間フレームデータＦ１の画素データが、９ビットのデータにおいて最大値である「１ＦＦｈ」の場合、いずれのビットに「１」を加算してもオーバーフローしてしまうので、この場合は「１ＦＦｈ」に固定するリミット処理を行う。ここで、「ｈ」はその値が１６進数であることを示し、「ｈ」がついていない数値は２進数であることを示す。以下でも、かかる形式で数値を表す。
　図３は、上述した量子化部１６０の動作を詳細に説明する説明図である。例えば、図３（ａ）のようにフレームデータ中の画素データが９ビットで「１００ｈ」であり、下位１ビットが「０」のとき、量子化部１６０ａは、「０」を上位ビットへ繰り上げ加算する、換言すれば下位１ビットを切り捨てている。したがって、画素データは８ビットで「８０ｈ」となる。量子化部１６０ｂは、その値の如何に関わらず、下位１ビットを切り捨てる。したがって、画素データは８ビットで「８０ｈ」となる。
　また、図３（ｂ）のように、フレームデータ中の画素データが９ビットで「１０１ｈ」であり、下位１ビットが「１」のとき、量子化部１６０ａは、上位ビット、即ち、下位２ビット目へ「１」を繰り上げ、その和を新たなフレームデータ（下位１ビットを削除して９ビットから８ビットにビットが削減された第１削減フレームデータ）とする。また、量子化部１６０ｂは、下位１ビットが「０」である場合同様、その値の如何に関わらず、下位１ビットを切り捨てる。したがって、画素データは、それぞれ８ビットで「８１ｈ」、「８０ｈ」となる。このように、量子化部１６０は、任意のタイミングにおけるフレームデータの下位ｎビット、ここでは、１ビット分を、高レート処理を行うことを前提に上位ビットに置き換え、ＦＲＣ処理を遂行する。
　即ち、量子化部１６０ａ、１６０ｂに入力されるフレームデータが同じ値であると仮定すると、９ビット画素データの下位１ビットが「０」のとき、８ビットに変換されても（下位１ビットが削除されても）影響はなく、９ビット画素データの下位１ビットが「１」のとき、８ビットに変換されると、量子化部１６０ａ、１６０ｂのフレームデータの新たな下位１ビット（変換前の下位２ビット目）には、一方に「１」が足され、他方には足されない。すると、フレームデータＦ０と補間フレームデータＦ１とをそれぞれ量子化したフレームデータ（第１削減フレームデータ）は、時間方向に連続して交互に出力されるので、ユーザに対し、時間方向に最下位ビットの「０」と「１」が視覚的に混合して認識され、その時間平均では、恰もその中間階調が存在するかの如く知覚される。
　図４は、量子化部１６０によって量子化されたデータの時間方向の変化を説明するための説明図である。フレームデータの画素データが９ビットで構成されていると、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１も共に９ビットで構成されることになる。ここで、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１が共に「１００ｈ」であると、下位ビットは「０」となり、量子化部１６０ａは、下位ビット「０」を繰り上げて加算し、フレームデータＦ０’として「８０ｈ」を出力し、量子化部１６０ｂは、下位ビット「０」を切り捨て、補間フレームデータＦ１’として「８０ｈ」を出力する。かかる「８０ｈ」は「１００ｈ」の半分の値に相当する。このとき、フレームメモリ１５８から、後述するように、レート変換され所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、「８０ｈ」を連続して出力することとなる。
　しかし、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１が共に「１０１ｈ」であると、下位ビットは「１」となり、量子化部１６０ａは、上位ビットに「１」を繰り上げて加算し、フレームデータＦ０’として「８１ｈ」を出力する。また、量子化部１６０ｂは、下位ビットを切り捨て、補間フレームデータＦ１’として「８０ｈ」を出力する。このとき、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、図４の如く、「８１ｈ」と「８０ｈ」とを交互に繰り返すこととなる。ユーザは、かかる「８１ｈ」と「８０ｈ」を１２０Ｈｚで交互に視認することで、視覚上、１／６０秒間の平均値である「８０．８ｈ」として感じることとなる。これは、９ビットにおける「１０１ｈ」の１／２に相当する値である。
　続いて、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１が共に「１０２ｈ」であると、下位ビットは「０」となり、「１００ｈ」の場合同様、量子化部１６０ａは下位ビット「０」を繰り上げて加算し、量子化部１６０ｂは下位ビット「０」を切り捨て、いずれの量子化部１６０ａ、１６０ｂも「８１ｈ」を出力する。このとき、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、「８１ｈ」を連続して出力する。
　また、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１が共に「１０３ｈ」であると、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、「８２ｈ」と「８１ｈ」とを交互に繰り返す。ユーザは、かかる「８２ｈ」と「８１ｈ」を１２０Ｈｚで交互に視認することで、９ビットにおける「１０３ｈ」の１／２に相当する「８１．８ｈ」として感じることとなる。
　本実施形態では、補間部１５６を通じた高レート変換処理を行うことを前提に、その高レートに変換したフレームデータにＦＲＣ処理を適用することで、量子化によって削除された下位ビットを、上位ビットにおいて時間方向に吸収させている。したがって、ビット数を８ビットに圧縮しているにも拘わらず、９ビットで取得された画素データは劣化していない。ここでは、ＦＲＣ処理は行っているものの、同時に、高レート変換処理も施されているので、動画ぼやけが生じず、フリッカの問題も回避することができる。
　図５および図６は、映像制御装置１１０の他の例を説明するための説明図である。図５における映像制御装置１１０は、３つの補間部１５６ａ、１５６ｂ、１５６ｃと、４つの量子化部１６０ａ、１６０ｂ、１６０ｃ、１６０ｄとを有している。かかる映像制御装置１１０は、３つの補間部１５６ａ、１５６ｂ、１５６ｃにより６０Ｈｚのフレームレートを４倍、即ち２４０Ｈｚに変換することができるので、量子化部１６０によってｌｏｇ２４＝２ビット削減することができる。そこで、４つの量子化部１６０ａ、１６０ｂ、１６０ｃ、１６０ｄは、データ取得部１５０が取得したフレームデータＦ０、または複数の補間フレームデータＦ１（図中、Ｆ１１、Ｆ１２、Ｆ１３で示す。）に対し、それぞれ相異なる論理式を用いて各画素データを量子化する。具体的に、量子化部１６０ａ、１６０ｂ、１６０ｃ、１６０ｄは、それぞれ、下位２ビットに異なる数値「１１」、「０１」、「１０」、「００」を加算して、さらに下位２ビットを削除する処理を行う。
　このように、削除される下位所定数のビットの数をＭとしたとき、量子化部１６０の総数は、少なくとも２Ｍ個必要となり、フリッカを生じないように、第１フレームレートに対する第２フレームレートの比（第２フレームレート／第１フレームレート）、すなわちフレームレートの逓倍を、少なくとも２Ｍとして、２Ｍ－１の補間部１５６を準備する。例えば、フレームメモリ１５８にフレームデータを保持する前に下位１ビットを削除する場合、上述したように量子化部１６０を２、補間部１５６を１必要とし、また、下位２ビットを削除する場合、量子化部１６０を４、補間部１５６を３必要とする。
　ここで、図５に示した映像制御装置１１０を動作させた場合、図６に示すように、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１１、Ｆ１２、Ｆ１３が共に「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」のように変化すると（図４では９ビット「１００ｈ」であったが、ここでは、１０ビットなので相対的に「２００ｈ」となる。）、下位２ビットがそれぞれ「０ｈ」、「１ｈ」、「２ｈ」、「３ｈ」と変化し、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、図６の如く、「８１ｈ」と「８０ｈ」とを交互に繰り返すこととなる。ユーザは、かかる「８１ｈ」と「８０ｈ」を交互に視認することで、１／６０秒間の平均値として、視覚上、「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」の１／４に相当する「８０．０ｈ」、「８０．４ｈ」、「８０．８ｈ」、「８０．Ｃｈ」として順次感じることとなる。
　多階調化によって単純にビット数を増やすと、上述したように、メモリ容量が増大するだけでなく、消費電力の増加や、それに伴う発熱対策や電源回路のコストの増大化も招く。本実施形態によれば、フレームメモリ１５８の前段階に量子化部１６０を設け、そのフレームデータの画素データのビット数を８ビットに圧縮しているので、フレームメモリ１５８のビット数の削減もしくはビット数の維持を図ることができる。また、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現して、メモリ追加によるコストの増大を抑制すると共に、電力の増加およびそれに伴う発熱対策や電源回路のコストの増大を抑制することが可能となる。
　ところで、上述した例では、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１（Ｆ１１、Ｆ１２、Ｆ１３）が同一となる例を挙げている。本来、補間部１５６による高レート変換処理は、動画ぼやけを処理することが主目的なので、データが変化していくものであるが、本実施形態は、変化のないまたは非常に少ない画像に対して効果があれば足りる。これは、人間の視覚上、現実的に、動画像が激しく切り換わっているときには高い階調精度を要さず、また、静止しているかもしくはゆっくりとした動き、すなわち、データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１（Ｆ１１、Ｆ１２、Ｆ１３）の変化がない、または変化が少ないデータに対してこそ高精度な階調表現が要求されるからである。
　フレーム制御部１６２は、第１フレームレート（６０Ｈｚ）の逓倍（ｎ倍：ｎは整数）の第２フレームレート（６０Ｈｚ×ｎ）で、フレームメモリ１５８に保持された、データ取得部１５０が取得したフレームデータＦ０’および１または複数の補間フレームデータＦ１１’、Ｆ１２’、Ｆ１３’を順次繰り返して出力する。
　ここでは、高レート変換回路を２倍もしくは４倍とする例を挙げたが、かかる場合に限られず、さらに２Ｋ倍（Ｋは整数）とすることが可能である。そして、このように２Ｋ倍とすることで、Ｋビットの削除が実現できる。もちろん、例えば、８倍速変換を実現するときに、必ずしも３ビット削減する必要はなく、量子化部１６０を４つに留めて、２ビット分だけ削減としてもよい。削減ビット数、フレーム変換の倍数、量子化回路の配置（どの量子化の論理式をどの補間フレームデータに割り当てるか）などは、要求される仕様、回路規模などによって設計者が自由に変更できる。また、先行文献である特開２００６－３３７４４８号公報にて、倍速変換回路と時間軸強調回路を合理的に組み合わせる方法について示されており、詳細な説明は省略するが、本実施形態にこれらの技術を組み合わせることも効果的である。
　また、コンピュータを、映像制御装置１１０として機能させるプログラムや当該プログラムを記録した、コンピュータで読み取り可能なフレキシブルディスク、光磁気ディスク、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＤ、ＤＶＤ、ＢＤ等の記憶媒体も提供される。ここで、プログラムは、任意の言語や記述方法にて記述されたデータ処理手段をいう。
（映像制御方法）
　次に、上述した映像制御装置１１０を用いて、映像信号を制御する映像制御方法を説明する。図７は、映像制御方法の全体的な流れを示したフローチャートである。映像制御装置１１０のデータ取得部１５０は、第１フレームレート（６０Ｈｚ）でフレームデータを取得し、遅延メモリ１５２、動きベクトル検出部１５４、補間部１５６、量子化部１６０ａに出力する（Ｓ２００）。
　続いて、動きベクトル検出部１５４は、データ取得部１５０が取得したフレームデータと遅延メモリ１５２に保持されている１つ前のフレームデータによって動きベクトルを検出し（Ｓ２０２）、補間部１５６は、動きベクトル検出部１５４で検出された動きベクトルに基づいて、データ取得部１５０が取得したフレームデータと、遅延メモリ１５２より出力されるフレームデータとの中間に位置すべき１または複数の補間フレームデータを生成する（Ｓ２０４）。
　そして、複数の量子化部１６０は、データ取得部１５０が取得した現在のフレームデータ、または１もしくは複数の補間フレームデータに対しそれぞれ相異なる論理式を用いて各画素データを量子化し、予め定められた下位所定数のビットを削除してフレームメモリ１５８に保持する（Ｓ２０６）。最後に、フレーム制御部１６２は、第１フレームレート（６０Ｈｚ）の逓倍（ｎ倍）の第２フレームレート（６０Ｈｚ×ｎ）で、フレームメモリ１５８に保持された、データ取得部１５０が取得したフレームデータおよび１または複数の補間フレームデータを順次繰り返して出力する（Ｓ２０８）。
　かかる映像制御方法によっても、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現し、フレームメモリの容量の増大を回避して、メモリ追加によるコストの増大を抑制すると共に、電力の増加およびそれに伴う発熱対策や電源回路のコストの増大を抑制することが可能となる。
（第２の実施形態：映像制御装置３１０）
　上述した第１の実施形態においては、フレームメモリ１５８の前段に量子化部１６０を設けることで、フレームメモリ１５８の容量の増大を回避した。本実施形態では、さらに遅延メモリ１５２にも着目し、フレームメモリ１５８同様、その前段において量子化部（前段量子化部）１６０にフレームデータを量子化させることで、フレームメモリ１５８に加えて遅延メモリ１５２の容量の増大までも回避する。
　図８は、第２の実施形態における映像制御装置３１０の概略的な機能を示した機能ブロック図である。図８に示すように、映像制御装置３１０は、データ取得部１５０と、遅延メモリ１５２と、動きベクトル検出部１５４と、補間部１５６と、フレームメモリ１５８と、量子化部１６０と、フレーム制御部１６２とを含んで構成される。特に、図８中、量子化部１６０ａは後段量子化部として、量子化部１６０ｂは前段量子化部として機能する。第２の実施形態における映像制御装置３１０の構成要素は、第１の実施形態において既に述べた構成要素と、その接続関係が異なるだけで、実質的に機能が同一なので重複説明を省略し、主として、接続関係が異なる構成要素のみ説明する。
　第２の実施形態では、遅延メモリ１５２の前段に前段量子化部としての量子化部１６０ｂを配置し、データ取得部１５０が取得したフレームデータＦ０を遅延メモリ１５２に保持する段階でビット数の圧縮を行う。したがって、データ取得部１５０が、９ビットの画素データで構成されたフレームデータを取得した場合においても、量子化部１６０ｂが下位１ビットを削除して、８ビットにビットが削減された画素データで構成されたフレームデータ（第２削減フレームデータ）Ｆ０’を遅延メモリ１５２に保持する。
　図９は、量子化部１６０によって量子化されたデータの時間方向の変化を説明するための説明図である。フレームデータの画素データが９ビットで構成されていると、データ取得部１５０が取得したフレームデータＦ０は９ビットで構成されることになるが、量子化部１６０ｂが１ビット削減し、８ビットのフレームデータＦ０’を出力する。したがって、図９に示すように、第２の実施形態においては、遅延メモリ１５２より出力されるフレームデータ（第３削減フレームデータ）Ｆ２’の画素データは８ビットであるため、補間部１５６が生成した補間フレームデータＦ１’は何らの処理を施さなくとも８ビットで構成されることになる。
　ここで、データ取得部１５０が取得したフレームデータＦ０が９ビットの「１００ｈ」であると、後段量子化部としての量子化部１６０ａは下位ビットを切り捨て、フレームデータＦ０’に示すように、「１００ｈ」の１／２に相当する「８０ｈ」を出力する。また、量子化部１６０ｂは、データ取得部１５０が取得したフレームデータＦ０が９ビットの「１００ｈ」であると、フレームデータＦ０を遅延メモリ１５２に保持する前に、下位ビットの値の如何に拘わらず切り捨てる。したがって、補間部１５６が生成した補間フレームデータＦ１’が９ビットの「１００ｈ」に相当する８ビットの「８０ｈ」であると、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータ（第４削減フレームデータ）Ｆｏｕｔは、「８０ｈ」を連続して出力する。
　また、同様に、データ取得部１５０が取得したフレームデータＦ０が９ビットの「１０１ｈ」であると、下位ビットは「１」なので、量子化部１６０ａは、上位ビットに「１」を繰り上げて加算し「８１ｈ」を出力する。量子化部１６０ｂは、下位ビットを切り捨てるので、補間フレームデータＦ１’は「８０ｈ」となる。このとき、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、図９の如く、「８１ｈ」と「８０ｈ」とを交互に繰り返し、ユーザは、かかる「８１ｈ」と「８０ｈ」を１２０Ｈｚで交互に視認することで、１／６０秒間の平均値として、視覚上、９ビット「１０１ｈ」の１／２に相当する「８０．８ｈ」として感じることとなる。
　したがって、第２の実施形態においても、量子化を実行する下位ビットの反映に関しては、例えば１／１２０秒程度の時間差はあるものの、第１の実施形態同様、補間部１５６を通じた高レート変換処理を行うことを前提に、その高レートに変換したフレームデータにＦＲＣ処理を適用することで、量子化によって削除された下位ビットを、上位ビットにおいて時間方向に吸収させている。したがって、ビット数を８ビットに圧縮しているにも拘わらず、９ビットで取得された画素データは劣化していない。こうして、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現し、フレームメモリ１５８および遅延メモリ１５２の容量の増大を回避して、メモリ追加によるコストの増大を抑制すると共に、電力の増加およびそれに伴う発熱対策や電源回路のコストの増大を抑制することが可能となる。
　また、量子化部１６０の配置に基づく時間差に関しては、時間差の影響がある、動きが激しい動画像に対して下位ビットの感度が鈍り重要度が下がるので、実質的な影響はほとんどない。それよりも、本実施形態においては、遅延メモリ１５２までも容量の増大を回避することができるので、コスト面で非常に優位である。
（第３の実施形態：映像制御装置４１０）
　第３の実施形態は、第１の実施形態において図５を用いて説明した下位２ビットを削除する例に第２の実施形態を応用したものである。したがって、フレームメモリ１５８に加えて遅延メモリ１５２の容量の増大までも回避できる。
　図１０は、第３の実施形態における映像制御装置４１０の概略的な機能を示した機能ブロック図である。図１０に示すように、映像制御装置４１０は、データ取得部１５０と、遅延メモリ１５２と、動きベクトル検出部１５４と、補間部１５６（図１０中１５６ａ、１５６ｂ、１５６ｃ）と、フレームメモリ１５８と、量子化部１６０と、フレーム制御部１６２とを含んで構成される。特に、図１０中、量子化部１６０ａ、１６０ｂ、１６０ｃは後段量子化部として、量子化部１６０ｄは前段量子化部として機能する。第３の実施形態における映像制御装置４１０の構成要素は、第１の実施形態における図５の構成要素として既に述べた構成要素と、その接続関係が異なるだけで、実質的に機能が同一なので重複説明を省略し、主として、接続関係や機能が異なる構成要素のみ説明する。
　図１０における映像制御装置４１０は、図５同様、３つの補間部１５６ａ、１５６ｂ、１５６ｃと、４つの量子化部１６０ａ、１６０ｂ、１６０ｃ、１６０ｄとを有している。即ち、前段量子化部と１または複数の後段量子化部の総数は、削除される下位所定数のビットの数をＭとしたとき、少なくとも２Ｍ個となり、第１フレームレートに対する第２フレームレートの比（第２フレームレート／第１フレームレート）は、少なくとも２Ｍとなる。かかる映像制御装置４１０は、３つの補間部１５６ａ、１５６ｂ、１５６ｃにより６０Ｈｚのフレームレートを４倍、即ち２４０Ｈｚに変換することができるので、量子化部１６０によってｌｏｇ２４＝２ビット削減することができる。そこで、４つの量子化部１６０ａ、１６０ｂ、１６０ｃ、１６０ｄは、それぞれ相異なる論理式を用いて各画素データの下位２ビットを量子化して削除する。
　第３の実施形態では、第２の実施形態同様、遅延メモリ１５２の前段に４つの量子化部１６０のうちの１の量子化部１６０ｄを前段量子化部として配置し、データ取得部１５０が取得したフレームデータＦ０を遅延メモリ１５２に保持する段階でビット数の圧縮を行う。したがって、データ取得部１５０が、１０ビットの画素データで構成されたフレームデータを取得した場合においても、量子化部１６０ｄが下位２ビットを単純に切り捨てて、８ビットの画素データで構成されたフレームデータＦ０’を遅延メモリ１５２に保持させる。
　ただし、量子化部１６０ｂ、１６０ｃに関しては、量子化部１６０ｄによって補間フレームデータＦ１１’、Ｆ１２’がすでに８ビットで構成されており、下位２ビットの情報が失われている。そこで、第３の実施形態では、量子化部１６０ｂ、１６０ｃの論理式に関してのみ、データ取得部１５０で取得したフレームデータＦ０の下位２ビットを参照値として用いることとする。
　したがって、量子化部１６０ｄ以外の後段量子化部としての３つの量子化部１６０ａ、１６０ｂ、１６０ｃは、データ取得部１５０が取得したフレームデータＦ０の下位２ビットに異なる数値「１１」、「０１」、「１０」を加算し、繰り上げビットが生じたときのみ、フレームデータＦ０または補間フレームデータＦ１１’、Ｆ１２’の下位３ビット目に「１」を加算することとする。このように、量子化部１６０ｂ、１６０ｃは、フレームデータＦ０から下位２ビットの情報をもらうことで、量子化の機会を均等にしている。また、量子化部１６０ｄは、上述したように、常に下位２ビットを切り捨てている。
　図１１は、量子化部１６０によって量子化されたデータの時間方向の変化を説明するための説明図である。図１１に示した映像制御装置４１０を動作させた場合、図１１に示すように、データ取得部１５０が取得したフレームデータＦ０が「２００ｈ」であった場合に、補間部１５６が生成した補間フレームデータＦ１１’、Ｆ１２’、Ｆ１３’が「２００ｈ」に相当する「８０ｈ」となる。ここで、データ取得部１５０が取得したフレームデータＦ０が「２０１ｈ」、「２０２ｈ」、「２０３ｈ」のように変化したとする。
　すると、下位２ビットがそれぞれ「０ｈ」、「１ｈ」、「２ｈ」、「３ｈ」と変化し、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、図１１の如く、「８１ｈ」と「８０ｈ」とを交互に繰り返すこととなる。ユーザは、かかる「８１ｈ」と「８０ｈ」を交互に視認することで、１／６０秒間の平均値として、視覚上、「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」の１／４に相当する、「８０．０ｈ」、「８０．４ｈ」、「８０．８ｈ」、「８０．Ｃｈ」として順次感じることとなる。即ち、第３の実施形態では、２ビット分のＦＲＣ効果を得ることができる。
（第４の実施形態：映像制御装置５１０）
　上述した第１の実施形態においては、削減される下位所定数のビットの数をＭとしたとき、量子化部１６０の総数を少なくとも２Ｍ個とした。本実施形態では、量子化部１６０内でさらに複数の論理式を負担し、フレームレートを変更することなく、削減する下位所定数のビットを増やしている。
　図１２は、第４の実施形態における映像制御装置５１０の概略的な機能を示した機能ブロック図である。図１２に示すように、映像制御装置５１０は、データ取得部１５０と、遅延メモリ１５２と、動きベクトル検出部１５４と、補間部１５６と、フレームメモリ１５８と、フレーム制御部１６２と、反転信号生成部５６４と、量子化部５６０（図１２中、５６０ａ、５６０ｂ）とを含んで構成される。第４の実施形態における映像制御装置５１０の構成要素は、第１の実施形態における構成要素として既に述べた構成要素と、実質的に機能が同一なので重複説明を省略し、ここでは、構成が相違する反転信号生成部５６４と、量子化部５６０とを主に説明する。
　反転信号生成部５６４は、データ取得部１５０でフレームデータを取得する際の第１フレームレート、ここでは６０Ｈｚのフレームレートを参照し、第１フレームレートに従って信号を「０」と「１」で反転する反転信号を生成して、量子化部５６０ａ、５６０ｂに送信する。また、後述する数値Ｌ（Ｌは正の整数）が２以上の場合は、その数に応じて反転信号を２Ｌ個の状態を示すようにするとよい。
　量子化部５６０ａ、５６０ｂは、さらに相異なる論理式をそれぞれ２Ｌ個ずつ有し、論理式を反転信号に応じて第１フレームレートで切り換える。したがって、２Ｌフレームで巡回するＦＲＣ処理となる。ここで、量子化部５６０がそれぞれ有する２Ｌ個の論理式に関し、Ｌは、本実施形態においてさらに削除されるビット数に相当し、量子化部１６０が２Ｍ個ある場合に、Ｌは、（削除されるビット数－Ｍ）の値をとる。したがって、例えば、１０ビットの画素データで構成されたフレームデータを取得した場合においても、第１の実施形態の下位１ビットの削減に加え、量子化部５６０ａ、５６０ｂ内において、さらに下位１ビットを削減し、合計２ビットを削減して、８ビットの画素データで構成されたフレームデータを形成することができる。
　具体的に、量子化部５６０ａ、５６０ｂは、下位２ビットに異なる数値「１１」、「１０」、「０１」、「００」を加算して、さらに下位２ビットを削除する処理を行う。例えば、量子化部５６０ａは、反転信号が「０」を示す間、フレームデータＦ０の下位２ビットに数値「１１」を加算して、さらに下位２ビットを削除し、反転信号が「１」を示す間、フレームデータＦ０の下位２ビットに数値「１０」を加算して、さらに下位２ビットを削除する。また、量子化部５６０ｂは、反転信号が「０」を示す間、補間フレームデータＦ１の下位２ビットに数値「０１」を加算して、さらに下位２ビットを削除し、反転信号が「１」を示す間、補間フレームデータＦ１の下位２ビットに数値「００」を加算して、さらに下位２ビットを削除する。したがって、量子化部５６０ｂは、反転信号が「１」の間、下位２ビットの値に拘わらず、下位２ビットを切り捨てることとなる。
　ただし、データ取得部１５０が取得したフレームデータＦ０の画素データ、および、補間部１５６が生成した補間フレームデータＦ１の画素データが、１０ビットにおいて最大値である「３ＦＦｈ」の場合、いずれのビットに「１」を加算してもオーバーフローしてしまうので、この場合は「３ＦＦｈ」に固定するリミット処理を行う。
　このような量子化部５６０ａ、５６０ｂを用いることで、さらなるビット削減が可能となる。ただし、補間部１５６を通じた高レート変換処理を行うことを前提に、その高レートに変換したフレームデータにＦＲＣ処理を適用させてはいるものの、量子化部５６０ａ、５６０ｂ内で切り換える量子化は、量子化によって削除された下位ビットを、上位ビットにおいてさらに時間方向に吸収させることとなるので、ビット数を不用意に多数削除すべきではない。
　図１３は、量子化部５６０によって量子化されたデータの時間方向の変化を説明するための説明図である。データ取得部１５０が取得したフレームデータＦ０および補間部１５６が生成した補間フレームデータＦ１が共に「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」のように、即ち、下位２ビットがそれぞれ「０ｈ」、「１ｈ」、「２ｈ」、「３ｈ」と変化したとする。ここで、量子化部５６０ａ、５６０ｂは、図１３の如く、それぞれ、反転信号（６０Ｈｚの第１フレームレート）に応じ、上述した異なる論理式を通じて８ビットで構成されるフレームデータＦ０’および複数の補間フレームデータＦ１’を生成する。
　例えば、量子化部５６０ａは、反転信号が「０」を示す間、フレームデータＦ０および補間フレームデータＦ１が共に「２００ｈ」のときのみフレームデータＦ０’として「８０ｈ」を出力するが、他では「８１ｈ」を出力する。また、反転信号が「１」を示す間、フレームデータＦ０および補間フレームデータＦ１が共に「２００ｈ」、「２０１ｈ」のときに「８０ｈ」を出力し、「２０２ｈ」、「２０３ｈ」のときに「８１ｈ」を出力する。量子化部５６０ｂは、反転信号が「０」を示す間、フレームデータＦ０および補間フレームデータＦ１が共に「２０３ｈ」のときのみ補間フレームデータＦ１’として「８１ｈ」を出力するが、他では「８０ｈ」を出力し、反転信号が「１」を示す間、フレームデータＦ０および補間フレームデータＦ１の下位２ビットの値に拘わらず「８０ｈ」を出力している。
　したがって、フレームデータＦ０’および複数の補間フレームデータＦ１’は１／６０秒毎に値が変更され得る。こうして、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、図１３の如く、「８１ｈ」と「８０ｈ」とを交互に繰り返すこととなる。ユーザは、かかる「８１ｈ」と「８０ｈ」を交互に視認することで、１／３０秒間の平均値として、視覚上、「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」の１／４に相当する、「８０．０ｈ」、「８０．４ｈ」、「８０．８ｈ」、「８０．Ｃｈ」として順次感じることとなる。ただし、本実施形態においては、ＦＲＣ周期が１２０Ｈｚで４フレーム巡回となるため、フリッカの問題が生じ得るが、上述したように、下位ビットに関して影響はほとんど生じない。
　また、ここでは、フリッカを極力生じさせないように、例えば、フレームデータＦ０および補間フレームデータＦ１が共に「２０２ｈ」の場合に、所定の時間単位で交互に出力されたフレームデータＦｏｕｔを「８１ｈ」と「８０ｈ」とが１／１２０秒毎に交互に配されるように、論理式を組み立てている。このように、フレームデータＦｏｕｔが交互となりさえすれば、上述した量子化部５６０ａ、５６０ｂ毎の相異なる論理式は、上述した例に限らず、様々に組み立てることができる。
　ここでは、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現するのみならず、第１の実施形態と比較してさらなるビット数の削減が可能なので、さらに、フレームメモリ１５８の容量の増大を回避してコストの増大を抑制することが可能となる。また、フレームデータＦ０および補間フレームデータＦ１が共に「２００ｈ」、「２０２ｈ」の場合は、図１３の如くフリッカを回避できるので、全時間においてはフリッカの問題が生じ得る場合であっても、その機会（頻度）は非常に少なくなる。さらに、フレームデータＦｏｕｔの時点でフリッカが生じたとしても、その後段で、空間方向のディザリングを施すことで、フリッカを回避することも可能である。
　このような第４の実施形態の利用例として、例えば、取得される映像信号の画素データのビット数を把握でき、また、フレームメモリ１５８に保持するときのビット数が決定されると、その差分ビット数が削除すべきビット数となり、そのうち、高レート変換回路で負担できるビット数を減算した残りのビット数分だけ当該量子化部５６０の内部で巡回フレーム数を増やして対応することとなる。例えば、取得される映像信号の画素データが１１ビットであり、フレームメモリ１５８に８ビットで保持する場合において、４倍速のフレームレートを行うことが可能であれば、まず、２ビット分を４つ（２２）の量子化部５６０で負担し、残りの１ビット分、量子化部５６０内で、第１フレームレート２フレーム分のＦＲＣ処理を追加する。このように、第１の実施形態と第４の実施形態とを応用すれば、様々なビット操作に対応することが可能となる。
（第５の実施形態：映像制御装置６１０）
　第５の実施形態は、第４の実施形態において説明した下位２ビットを削除する例に、第２の実施形態を応用したものである。したがって、フレームメモリ１５８に加えて遅延メモリ１５２の容量の増大までも回避できる。
　図１４は、第５の実施形態における映像制御装置６１０の概略的な機能を示した機能ブロック図である。図１４に示すように、映像制御装置６１０は、データ取得部１５０と、遅延メモリ１５２と、動きベクトル検出部１５４と、補間部１５６と、フレームメモリ１５８と、量子化部６６０と、フレーム制御部１６２とを含んで構成される。特に、図１４中、量子化部６６０ａ、６６０ｂは後段量子化部として、量子化部６６０ｃは前段量子化部として機能する。第５の実施形態における映像制御装置６１０の構成要素は、第４の実施形態における構成要素として既に述べた構成要素と、実質的に機能が同一なので重複説明を省略し、ここでは、構成が相違する量子化部６６０を主に説明する。
　図１４における映像制御装置６１０は、第４の実施形態における映像制御装置５１０に第２の実施形態における前段量子化部の構成を適用したものであり、前段量子化部としての量子化部６６０ｃと、後段量子化部としての量子化部６６０ａ、６６０ｂとを有している。このように、前段量子化部としての量子化部６６０ｃは、データ取得部１５０が取得したフレームデータＦ０を遅延メモリ１５２に保持する段階でビット数の圧縮を行う。したがって、データ取得部１５０が、１０ビットの画素データで構成されたフレームデータを取得した場合においても、量子化部６６０ｃが下位２ビットを削除して、８ビットの画素データで構成されたフレームデータＦ０’を遅延メモリ１５２に保持させる。
　そして、量子化部６６０ｃ以外の、後段量子化部としての２つの量子化部６６０ａ、６６０ｂは、第４の実施形態同様、相異なる論理式をそれぞれ２Ｌ個ずつ有し（Ｌは正の整数）、論理式を、反転信号に応じて第１フレームレートで切り換える。ただし、量子化部６６０ｂに関しては、量子化部６６０ｃによって補間フレームデータＦ１’が、すでに８ビットで構成されており、下位２ビットの情報が失われている。そこで、量子化部６６０ｂの論理式に関してのみ、データ取得部１５０で取得したフレームデータＦ０の下位２ビットを参照値として用いることとする。
　具体的に、量子化部６６０ａ、６６０ｂは、データ取得部１５０が取得したフレームデータＦ０の下位２ビットに異なる数値「１１」、「１０」、「０１」、「００」を加算し、繰り上げビットが生じたときのみ、フレームデータＦ０の下位３ビット目または補間フレームデータＦ１’の最下位ビットに「１」を加算することとする。したがって、量子化部６６０ｂは、フレームデータＦ０から下位２ビットの情報をもらうことで、量子化の機会を均等にしている。
　さらに具体的に、量子化部６６０ａは、反転信号が「０」を示す間、フレームデータＦ０の下位２ビットに数値「１１」を加算して、下位２ビットを削除し、反転信号が「１」を示す間、フレームデータＦ０の下位２ビットに数値「１０」を加算して、下位２ビットを削除する。また、量子化部６６０ｂは、反転信号が「０」を示す間、フレームデータＦ０の下位２ビットに数値「０１」を加算して、下位３ビット目への繰り上がりが生じたら、「１」を補間フレームデータＦ１’の最下位ビットに加算する。ここでは、量子化部６６０ｃが既に下位２ビットを切り捨てているので、下位２ビットを削除する必要はない。また、量子化部６６０ｂは、反転信号が「１」を示す間、フレームデータＦ０の下位２ビットに数値「００」を加算するのだが、これは、何らの処理を行わないことに相当するので、ここでは、入力された補間フレームデータＦ１’をそのまま出力する。
　図１５は、量子化部６６０によって量子化されたデータの時間方向の変化を説明するための説明図である。図１５に示すように、データ取得部１５０が取得したフレームデータＦ０が「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」のように変化すると、フレームメモリ１５８から、所定の時間単位で交互に出力されたフレームデータＦｏｕｔは、図１３同様、「８１ｈ」と「８０ｈ」とを交互に繰り返すこととなる。ユーザは、かかる「８１ｈ」と「８０ｈ」を交互に視認することで、視覚上、「２００ｈ」、「２０１ｈ」、「２０２ｈ」、「２０３ｈ」の１／４に相当する、「８０．０ｈ」、「８０．４ｈ」、「８０．８ｈ」、「８０．Ｃｈ」として順次感じることとなる。ただし、本実施形態においても、第４の実施形態同様、ＦＲＣ周期が１２０Ｈｚで４フレーム巡回となるため、フリッカの問題が生じ得るが、下位ビットに関して影響はほとんど生じない。
　ここでも、ホールド型表示に起因する動画ぼやけを改善すると共に不用意にビット数を増やすことなく多階調化を実現するのみならず、第１の実施形態と比較してさらなるビット数の削減が可能なので、さらに、フレームメモリ１５８の容量の増大を回避してコストの増大を抑制することが可能となる。また、フレームデータＦ０および補間フレームデータＦ１が共に「２００ｈ」、「２０２ｈ」の場合は、図１５の如くフリッカを回避できるので、全時間においてはフリッカの問題が生じ得る場合であっても、その機会（頻度）は非常に少なくなる。さらに、フレームデータＦｏｕｔの時点でフリッカが生じたとしても、その後段で、空間方向のディザリングを施すことで、フリッカを回避することも可能である。
　以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる実施形態に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
　なお、本明細書の映像制御方法の各工程は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいはサブルーチンによる処理を含んでもよい。
　本発明は、フレームレートの変更を伴う映像制御装置および映像制御方法に利用することができる。
１００  …表示システム
１１０、３１０、４１０、５１０、６１０  …映像制御装置
１２０  …液晶表示装置
１５０  …データ取得部
１５２  …遅延メモリ
１５４  …動きベクトル検出部
１５６  …補間部
１５８  …フレームメモリ
１６０、５６０、６６０  …量子化部
１６２  …フレーム制御部
５６４  …反転信号生成部

Claims (13)

  1. 　第１フレームレートで、所定数の画素がマトリクス状に配されたフレームを構成する第１フレームデータを取得するデータ取得部と、
    　前記第１フレームデータを一時的に保持する遅延メモリと、
    　前記第１フレームデータと、前記遅延メモリより出力される第２フレームデータとによって動きベクトルを検出する動きベクトル検出部と、
    　検出された前記動きベクトルに基づいて、前記第１フレームデータと前記第２フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成する１または複数の補間部と、
    　前記第１フレームデータまたは１もしくは複数の前記補間フレームデータに対しそれぞれ相異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第１削減フレームデータを生成する複数の量子化部と、
    　複数の前記第１削減フレームデータを一時的に保持するフレームメモリと、
    　前記第１フレームレートより高い第２フレームレートで、前記フレームメモリに保持された複数の前記第１削減フレームデータを順次繰り返して出力するフレーム制御部と、
    を備えることを特徴とする映像制御装置。
  2. 　前記複数の量子化部の総数は、削除される前記下位所定数のビットの数をＭとしたとき、少なくとも２Ｍ個であることを特徴とする、請求項１に記載の映像制御装置。
  3. 　前記第１フレームレートに対する前記第２フレームレートの比は、削除される前記下位所定数のビットの数をＭとしたとき、少なくとも、２Ｍであることを特徴とする、請求項１または２に記載の映像制御装置。
  4. 　前記量子化部は、前記論理式をそれぞれＬが正の整数である２Ｌ個ずつ有し、前記論理式を前記第１フレームレートに従って切り換えることを特徴とする請求項１から３のいずれか１項に記載の映像制御装置。
  5. 　前記量子化部の論理式は、ビットを切り上げる条件が異なることを特徴とする請求項１から４のいずれか１項に記載の映像制御装置。
  6. 　第１フレームレートで、所定数の画素がマトリクス状に配された第１フレームデータを取得するデータ取得部と、
    　前記第１フレームデータに対し所定の論理式を用いて各画素データを量子化し、下位所定数のビットを削除した第２削減フレームデータを生成する前段量子化部と、
    　前記第２削減フレームデータを一時的に保持する遅延メモリと、
    　前記第２削減フレームデータと、前記遅延メモリより出力される第３削減フレームデータとによって動きベクトルを検出する動きベクトル検出部と、
    　検出された前記動きベクトルに基づいて、前記第２削減フレームデータと前記第３削減フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成する１または複数の補間部と、
    　前記第１フレームデータまたは１もしくは複数の前記補間フレームデータに対し前記所定の論理式と異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第４削減フレームデータを生成する１または複数の後段量子化部と、
    　複数の前記第４削減フレームデータまたは１もしくは複数の前記補間フレームデータを一時的に保持するフレームメモリと、
    　前記第１フレームレートより高い第２フレームレートで、前記フレームメモリに保持された複数の前記第４削減フレームデータおよび１または複数の前記補間フレームデータを順次繰り返して出力するフレーム制御部と、
    を備えることを特徴とする映像制御装置。
  7. 　前記前段量子化部と１または複数の前記後段量子化部との総数は、削除される前記下位所定数のビットの数をＭとしたとき、少なくとも２Ｍ個であることを特徴とする、請求項６に記載の映像制御装置。
  8. 　前記第１フレームレートに対する前記第２フレームレートの比は、削除される前記下位所定数のビットの数をＭとしたとき、少なくとも、２Ｍであることを特徴とする、請求項６または７に記載の映像制御装置。
  9. 　前記後段量子化部が複数設けられている場合、前記所定の論理式と異なる論理式は、前記取得されたフレームデータの下位所定数のビットを参照値とすることを特徴とする請求項６から８のいずれか１項に記載の映像制御装置。
  10. 　前記後段量子化部は、前記論理式をそれぞれＬが正の整数である２Ｌ個ずつ有し、前記論理式を前記第１フレームレートに従って切り換えることを特徴とする請求項６から９のいずれか１項に記載の映像制御装置。
  11. 　前記前段量子化部および前記後段量子化部の論理式は、ビットを切り上げる条件が異なることを特徴とする請求項６から１０のいずれか１項に記載の映像制御装置。
  12. 　第１フレームレートで、所定数の画素がマトリクス状に配されたフレームを構成する第１フレームデータを取得し、
    　前記第１フレームデータを遅延メモリに一時的に保持し、
    　前記第１フレームデータと、前記遅延メモリより出力される第２フレームデータとによって動きベクトルを検出し、
    　検出した前記動きベクトルに基づいて、前記第１フレームデータと前記第２フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成し、
    　前記第１フレームデータまたは１もしくは複数の前記補間フレームデータに対しそれぞれ相異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第１削減フレームデータを生成し、
    　複数の前記第１削減フレームデータをフレームメモリに一時的に保持し、
    　前記第１フレームレートより高い第２フレームレートで、前記フレームメモリに保持している複数の前記第１削減フレームデータを順次繰り返して出力することを特徴とする映像制御方法。
  13. 　第１フレームレートで、所定数の画素がマトリクス状に配された第１フレームデータを取得し、
    　前記第１フレームデータに対し所定の論理式を用いて各画素データを量子化し、下位所定数のビットを削除した第２削減フレームデータを生成し、
    　前記第２削減フレームデータを遅延メモリに一時的に保持し、
    　前記第２削減フレームデータと、前記遅延メモリより出力される第３削減フレームデータとによって動きベクトルを検出し、
    　検出した前記動きベクトルに基づいて、前記第２削減フレームデータと前記第３削減フレームデータとを補間する１または複数の補間フレームデータをそれぞれ生成し、
    　前記第１フレームデータまたは１もしくは複数の前記補間フレームデータに対し前記所定の論理式と異なる論理式を用いて各画素データを量子化し、下位所定数のビットを削除して複数の第４削減フレームデータを生成し、
    　複数の前記第４削減フレームデータまたは１もしくは複数の前記補間フレームデータをフレームメモリに一時的に保持し、
    　前記第１フレームレートより高い第２フレームレートで、前記フレームメモリに保持している複数の前記第４削減フレームデータおよび１または複数の前記補間フレームデータを順次繰り返して出力することを特徴とする映像制御方法。
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