WO2011158400A1 - 半導体装置及びその製造方法 - Google Patents

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WO2011158400A1
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semiconductor device
substrate
spacer
offset spacer
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亀井政幸
生駒大策
山下恭司
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パナソニック株式会社
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a MIS type field effect transistor (Metal-Insulator-Semiconductor Field Effect Transistor: MISFET) having a salicide structure and a manufacturing method thereof.
  • MISFET Metal-Insulator-Semiconductor Field Effect Transistor
  • a stress applying film has been formed so as to cover the entire gate electrode and the surface of the source / drain region.
  • a laminated sidewall spacer comprising an L-shaped sidewall spacer made of an oxide film formed on the side surface of the gate electrode and an outer sidewall spacer made of a nitride film formed so as to cover the L-shaped sidewall spacer.
  • a disposable sidewall spacer process is being adopted in which stress is applied in the channel direction by forming the stress applying film after removing the outer sidewall spacer.
  • a metal (eg, Ti, Co, Ni, etc.) film is formed so as to cover the gate electrode and the source / drain region in order to reduce the resistance of the high-concentration impurity diffusion layer that becomes the gate electrode and the source / drain region constituting the transistor.
  • a metal-Si reaction film is formed on the gate electrode and the source / drain regions. The salicide process to be formed tends to be used.
  • Patent Document 1 an example of a conventional method for manufacturing a semiconductor device employing a disposable sidewall spacer process and a salicide process (see, for example, Patent Document 1) will be described with reference to FIGS. 8 (a) to 8 (c).
  • a gate electrode is formed on the semiconductor substrate 10 via a gate insulating film 12. 13 is formed.
  • the silicon nitride film is subjected to anisotropic etching, whereby an offset spacer 14 is formed on the side surface of the gate electrode 13.
  • an n-type extension region 15 is formed by implanting an n-type impurity outside the offset spacer 14 as viewed from the gate electrode 13 on the surface portion of the semiconductor substrate 10.
  • an L-shaped sidewall spacer 16 made of a silicon oxide film and having an L-shaped cross-sectional shape is formed on the side surface of the gate electrode 13 with the offset spacer 14 interposed therebetween, and then the outer surface of the L-shaped sidewall spacer 16 is formed.
  • An outer side wall spacer 17 made of a silicon nitride film is formed so as to cover the (side surface opposite to the offset spacer 14) and the bottom surface (the upper surface of the flat bottom).
  • n-type source / drain regions 18 are formed by implanting n-type impurities outside the sidewall spacers 16 and 17 when viewed from the gate electrode 13 on the surface portion of the semiconductor substrate 10.
  • the n-type source / drain region 18 is formed deeper than the n-type extension region 15.
  • heat treatment for activating the n-type impurities contained in the n-type extension region 15 and the n-type source / drain region 18 is performed.
  • the n-type impurity in the n-type extension region 15 is diffused so as to overlap the end of the gate electrode 13, and the n-type impurity in the n-type source / drain region 18 is diffused into the L-shaped sidewall spacer 16. And spread to overlap.
  • the outer side wall spacer 17 is removed by etching.
  • a metal film (not shown) on the semiconductor substrate 10 so as to cover the top of the gate electrode 13 and the surface of the n-type source / drain region 18, the metal in the metal film and the gate electrode 13 are formed.
  • the silicon contained in each of the top portion and the surface portion of the n-type source / drain region 18 is reacted by heat treatment, and then the unreacted metal film is removed.
  • a first silicide layer 19 is formed on the gate electrode 13 and a second silicide layer 20 is formed on the n-type source / drain region 18.
  • an interlayer insulating film 22 is formed on the buffer layer 21 by a well-known technique, and then the surface of the interlayer insulating film 22 is planarized. To do.
  • a contact hole reaching the n-type source / drain region 18 is formed in the interlayer insulating film 22 and the buffer layer 21, and then a barrier metal 23 is formed on the wall surface and the bottom surface of the contact hole. The hole is filled with the metal film 24.
  • a contact plug 25 made of the barrier metal 23 and the metal film 24 and connected to the n-type source / drain region 18 is formed.
  • a conductive film is formed on the interlayer insulating film 22 including the contact plug 25, and then the conductive film is patterned to form a wiring 26 connected to the contact plug 25.
  • the height of the gate electrode is higher than the height of the L-shaped sidewall spacer made of an oxide film, Since the salicide process is performed in this state, the silicide layer formed on the gate electrode has a protruding shape. For this reason, the problem that the short circuit margin between the contact formed in the gate electrode vicinity and a gate electrode will reduce arises.
  • the short-circuit margin between the gate electrode 13 and the contact plug 25 decreases. Further, the larger the taper-shaped angle of the contact plug 25 (the inclination of the side wall surface of the contact plug 25 with respect to the substrate normal direction), the smaller the short-circuit margin. As a result, when there is a large misalignment in the exposure process when the contact hole is opened, a short circuit occurs between the silicide layer 19 on the gate electrode 13 and the contact plug 25 as shown in FIG.
  • an object of the present invention is to prevent a short circuit between a gate electrode and a source / drain contact in a semiconductor device including a MIS field effect transistor having a salicide structure.
  • a semiconductor device is a semiconductor device having a first MIS type field effect transistor on a substrate, and the first MIS type field effect transistor is on the substrate.
  • a first gate insulating film formed on the first gate insulating film; a first gate electrode formed on the first gate insulating film; a first offset spacer formed on a side surface of the first gate electrode; A first extension region formed on a side of and below the first offset spacer in the substrate, and a first extension region sandwiched between the first offset spacer on a side surface of the first gate electrode.
  • a first source / drain region formed on a side and below the first sidewall spacer of the substrate.
  • a silicide layer is formed on the first electrode, and the upper surface of the silicide layer is lowered from the center of the silicide layer toward both ends, and the height of the upper surface of the silicide layer at both ends is 1 or less of the height of the offset spacer.
  • the substrate may be a semiconductor substrate, or an insulating substrate having a semiconductor layer on the surface portion.
  • the upper surface of the silicide layer formed on the first gate electrode is lowered from the center of the silicide layer toward both ends, and the height of the upper surface of the silicide layer at both ends is The height of the first offset spacer is less than or equal to. For this reason, for example, even when misalignment occurs in the formation of a tapered source / drain contact, a short circuit between the first gate electrode and the source / drain contact via the silicide layer is prevented. Can do.
  • the upper surface of the first gate electrode may be lowered from the center of the first gate electrode toward both ends.
  • the upper surface of the silicide layer formed on the first gate electrode is also lowered from the center of the silicide layer toward both ends, so that the above-described effect can be reliably obtained.
  • a silicide layer may be formed on the first source / drain region.
  • the first sidewall spacer may be an L-shaped sidewall spacer.
  • an outer side wall spacer may be formed on the side surface of the first gate electrode with the first offset spacer and the L-shaped side wall spacer interposed therebetween.
  • a buffer layer functioning as a stressor may be formed on the substrate so as to cover the first MIS field effect transistor. In this way, the driving capability of the transistor can be improved.
  • an interlayer insulating film is formed on the substrate so as to cover the first MIS field effect transistor, and is connected to the first source / drain region in the interlayer insulating film.
  • a contact plug may be formed as described above.
  • the semiconductor device further includes a second MIS field effect transistor on the substrate, and the second MIS field effect transistor has a second gate insulation formed on the substrate.
  • a second gate electrode formed on the second gate insulating film, a second offset spacer formed on a side surface of the second gate electrode, and the second offset in the substrate
  • a second extension region formed on the side and under the spacer; a second sidewall spacer formed on the side surface of the second gate electrode with the second offset spacer interposed therebetween; and
  • a second source / drain region formed laterally and below the second sidewall spacer, and on the second gate electrode and the second source region.
  • No silicide layer is formed on the drain / drain region, and the upper surface of the second gate electrode is lowered from the center of the second gate electrode toward both ends, and the second gate electrode at the both ends
  • the height of the upper surface of the gate electrode may be not more than the height of the second offset spacer. In this way, it is possible to obtain a semiconductor device having the MISFET having the salicide structure and the MISFET having no salicide structure on the same substrate and exhibiting the above-described effects.
  • a third offset spacer formed on the side surface of the resistor, and the upper surface of the resistor is lowered from the center of the resistor toward both ends, and the height of the upper surface of the resistor at the both ends. May be less than or equal to the height of the third offset spacer. In this way, it is possible to obtain a semiconductor device having the salicide structure MISFET and the resistor on the same substrate and exhibiting the above-described effects.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having a first MIS field effect transistor on a substrate, wherein the first gate insulating film is provided on the substrate via a first gate insulating film.
  • the upper surface of the first gate electrode is lowered from the center of the first gate electrode toward both ends, and the height of the upper surface at the center of the first gate electrode is the first.
  • the salicide process is performed. Therefore, the amount of protrusion of the silicide layer formed on the first gate electrode from the first offset spacer can be reduced, and the lateral spread of the silicide layer can be suppressed, so that the first gate electrode and the source A sufficient short-circuit margin between the drain contact can be secured, thereby preventing a short circuit between the two.
  • the step (h) may include a step of forming a silicide layer on the first source / drain region.
  • the first sidewall spacer is an L-shaped sidewall spacer
  • the first gate is interposed between the step (f) and the step (g).
  • a step (i) of forming a buffer layer functioning as a stressor so as to cover the first MIS field effect transistor on the substrate. May be further provided. In this way, the driving capability of the transistor can be improved.
  • step (h) In the method of manufacturing a semiconductor device according to the present invention, after the step (h), forming an interlayer insulating film on the substrate so as to cover the first MIS field effect transistor; And a step of forming a contact plug so as to be connected to the first source / drain region.
  • the semiconductor device further includes a second MIS field effect transistor on the substrate, and the step (a) includes a second gate on the substrate. Forming a second gate electrode through an insulating film, wherein the step (b) is such that the upper surface of the second gate electrode is lowered from the center of the second gate electrode toward both ends.
  • step (c) includes forming a second offset spacer on a side surface of the second gate electrode, and the step (d) Processing the second gate electrode so that the height of the upper surface at the center of the second gate electrode is equal to or lower than the height of the second offset spacer, and the step (e) Said first offset Forming a first extension region laterally and below the spacer, wherein the step (f) includes a second sidewall sandwiching the second offset spacer on a side surface of the second gate electrode.
  • a step of forming a spacer wherein the step (g) includes a step of forming a second source / drain region on a side and under the second sidewall spacer in the substrate, and the step (g) And a step (h) further comprising a step of forming a silicidation preventing insulating film on the substrate so as to cover the second MIS field effect transistor, and the step (h)
  • a step of selectively forming the silicide layer on the first gate electrode using an anti-oxidation insulating film as a mask may be included. In this way, it is possible to obtain a semiconductor device having the MISFET having the salicide structure and the MISFET having no salicide structure on the same substrate and exhibiting the above-described effects.
  • the method further includes the step of forming an element isolation region on the substrate before the step (a), wherein the step (a) includes the step of forming the element isolation region on the element isolation region.
  • the step (c) includes a step of forming a third offset spacer on the side surface of the resistor, and the step (d) includes a step of measuring the height of the upper surface at the center of the resistor.
  • the method may include a step of processing the resistor so as to be equal to or less than a height of the third offset spacer, and the silicidation preventing insulating film may be formed to cover the resistor. In this way, it is possible to obtain a semiconductor device having the salicide structure MISFET and the resistor on the same substrate and exhibiting the above-described effects.
  • a short circuit between a gate electrode and a source / drain contact can be prevented.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • 2A and 2B are cross-sectional views showing the respective steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIGS. 3A and 3B are cross-sectional views showing respective steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • 4A and 4B are cross-sectional views showing the respective steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • 5A and 5B are cross-sectional views showing the respective steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 6A and 6B are cross-sectional views showing the respective steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • 7A and 7B are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the embodiment of the present invention.
  • 8A to 8C are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.
  • FIG. 9 is a diagram showing problems in a conventional method for manufacturing a semiconductor device.
  • FIG. 1 is a cross-sectional view of the semiconductor device of this embodiment.
  • the semiconductor device includes a silicided NMISFET region 100 and a non-silicided NMISFT region 110 surrounded by an element isolation region 140 in a semiconductor substrate 125, and a non-element located in the element isolation region 140. It has a silicided resistor region 120.
  • a p-type well (well) diffusion layer 130 is formed in the semiconductor substrate 125 surrounded by the element isolation region 140.
  • a gate electrode 175 made of, for example, polysilicon into which an n-type impurity is implanted is formed on the semiconductor substrate 125 via a gate insulating film 150.
  • the upper surface of the gate electrode 175 is lowered from the center of the gate electrode 175 toward both ends. In other words, the gate electrode 175 has a convex cross-sectional shape.
  • An offset spacer 180 is formed on the side surface of the gate electrode 175.
  • An L-shaped sidewall spacer 200 having an L-shaped cross section is formed on the side surface of the gate electrode 175 with the offset spacer 180 interposed therebetween.
  • An n-type extension region 190 is formed on the side of and below the offset spacer 180 in the semiconductor substrate 125 in the silicided NMISFET region 100.
  • n-type source / drain regions 220 are formed on the side of the L-shaped side wall spacer 200 (on the opposite side of the offset spacer 180) and below the semiconductor substrate 125 in the silicided NMISFET region 100.
  • a first metal silicide layer 230 is formed on the gate electrode 175 and a second metal silicide layer 235 is formed on the n-type source / drain region 220.
  • the upper surface of the first metal silicide layer 230 is lowered from the center of the first metal silicide layer 230 toward both ends.
  • the first metal silicide layer 230 has a convex cross-sectional shape.
  • the height of the upper surface at both ends of the first metal silicide layer 230 is equal to or less than the height of the offset spacer 180.
  • the semiconductor substrate 125 in the silicided NMISFET region 100 is covered so as to cover the first metal silicide layer 230, the offset spacer 180, the L-shaped sidewall spacer 200, and the second metal silicide layer 235.
  • a buffer layer 240 that applies stress to the film is formed. Thereby, the driving capability of the MISFET can be improved.
  • the buffer layer 240 is made of, for example, a silicon nitride film.
  • an insulating film that exhibits high embedding properties even between the finely processed gate electrodes, for example, an interlayer insulating film 250 made of a silicon oxide film is formed.
  • a contact plug 270 is formed in the interlayer insulating film 250 and the buffer layer 240 so as to be connected to the second metal silicide layer 235, that is, the n-type source / drain region 220.
  • the contact plug 270 fills the contact hole with the barrier metal film 260 covering the wall surface and bottom surface of the contact hole formed so as to penetrate the interlayer insulating film 250 and the buffer layer 240, and the barrier metal film 260 interposed therebetween.
  • the metal film 265 is formed.
  • a wiring 280 is formed on the interlayer insulating film 250 so as to be connected to the contact plug 270. Note that a contact plug connected to the gate electrode 175 may be formed in the interlayer insulating film 250 and the buffer layer 240.
  • the first on the gate electrode 175 is included.
  • Components other than the first metal silicide layer 230 and the second metal silicide layer 235 on the n-type source / drain region 220 are formed.
  • the upper surface of the gate electrode 175 in the non-silicided NMISFET region 110 is lowered from the center of the gate electrode 175 toward both ends, and the height of the upper surface of the gate electrode 175 at the both ends is the height of the offset spacer 180.
  • a silicidation preventing insulating film 225 is formed below the buffer layer 240 described above.
  • the element isolation region 140 is made of the same material (polysilicon in the present embodiment) as the gate electrode 175 of the silicided NMISFET region 100 and has a resistance.
  • a gate electrode 175 that functions as a body is formed.
  • the upper surface of the gate electrode 175 in the non-silicided resistor region 120 is also lowered from the center of the gate electrode 175 toward both ends.
  • the gate electrode 175 of the non-silicided resistor region 120 also has a convex cross-sectional shape.
  • the height of the upper surface at both ends of the gate electrode 175 in the non-silicided resistor region 120 is equal to or less than the height of the offset spacer 180.
  • An L-shaped sidewall spacer 200 having an L-shaped cross section is also formed on the side surface of the gate electrode 175 in the non-silicided resistor region 120 with the offset spacer 180 interposed therebetween.
  • the silicidation preventing insulating film 225 is formed so as to cover the gate electrode 175, the offset spacer 180, the L-shaped side wall spacer 200, and the element isolation region 140, A buffer layer 240 and the aforementioned interlayer insulating film 250 are formed.
  • the upper surface of the first metal silicide layer 230 formed on the gate electrode 175 in the silicidated NMISFET region 100 extends from the center of the first metal silicide layer 230 to both ends.
  • the height of the upper surface of the first metal silicide layer 230 at both ends is equal to or lower than the height of the offset spacer 180. For this reason, for example, even when misalignment occurs in the formation of the contact plug (source / drain contact) 270 having a tapered shape, the gate electrode 175 and the contact plug 270 between the first metal silicide layer 230 and the like. A short circuit between them can be prevented.
  • an outer side wall spacer may be formed on the side surface of the gate electrode 175 in each of the regions 100, 110, and 120 with the offset spacer 180 and the L-shaped side wall spacer 200 interposed therebetween.
  • FIG. 2 (a), (b), FIG. 3 (a), (b), FIG. 4 (a), (b), FIG. 5 (a), (b), FIG. 6 (a), (b), 7A and 7B are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the present embodiment.
  • an element isolation region 140 on a semiconductor substrate 125 made of silicon, for example, a silicided NMISFET region 100, a non-silicided NMISFT region 110, and an element isolation region 140 are formed. And the non-silicided resistor region 120 located in the region.
  • a p-type impurity for example, boron (B)
  • B boron
  • the gate insulating film 150 made of a thermal oxide film having a thickness of about 0.5 nm to 4 nm, for example, on each of the silicided NMISFET region 100 and the non-silicided NMISFT region 110 on the semiconductor substrate 125, the gate insulating film A polysilicon film 160 having a thickness of, for example, about 80 nm to 150 nm is formed on the entire surface of the semiconductor substrate 125 including 150.
  • ISSG In Situ Steam Generation
  • RTO Rapid Thermal Oxidation
  • thermal oxidation using an oxidation furnace may be used to form the thermal oxide film (SiO 2 ) to be the gate insulating film 150.
  • an n-type impurity 165 (for example, phosphorus (P) or arsenic (As)) is implanted into the polysilicon film 160 at a dose of about 1 ⁇ 10 15 / cm 2 .
  • an organic resist film 170 patterned into a gate electrode shape is formed on the polysilicon film 160, and then the polysilicon film 160 is dried using the organic resist film 170 as a mask.
  • a gate electrode 175 is formed in each of the silicided NMISFET region 100, the non-silicided NMISFT region 110, and the non-silicided resistor region 120.
  • the gate electrode 175 of the non-silicided resistor region 120 functions as a resistor.
  • the gate insulating film 150 outside each gate electrode 175 is thinned during gate patterning.
  • each gate electrode 175 is formed.
  • the upper part is processed into a convex shape.
  • each gate electrode 175 is processed so that the upper surface of each gate electrode 175 becomes lower from the center of each gate electrode 175 toward both ends.
  • the convex shape is controlled so that the angle formed between the upper surface of the gate electrode 175 and the offset spacer 180 formed on the side surface of the gate electrode 175 in a later step is 20 to 70 degrees, for example. It is desirable.
  • an insulating film for offset spacer made of, for example, a silicon oxide film or a silicon nitride film having a thickness of about 1 nm to 3 nm is formed on the entire surface of the semiconductor substrate 125 including the upper surface and side surfaces of the gate electrode 175. Then, the entire surface of the insulating film for offset spacer is dry-etched. Thereby, as shown in FIG. 4A, the offset spacer 180 is formed on the side surface of each gate electrode 175.
  • the center (top) of the upper surface of each gate electrode 175 is further rounded.
  • each gate electrode 175 is set to the overall height. Back to about 30 nm.
  • the height of the center (top) of the upper surface of each gate electrode 175 is equal to or less than the height of the offset spacer 180.
  • the height of the center (top) of the upper surface is about 20 nm lower than the height of the offset spacer 180.
  • an n-type impurity (for example, arsenic (As)) 185 is dosed to the semiconductor substrate 125 using each gate electrode 175 and the offset spacer 180 formed on the side surface as a mask. Inject about 1 ⁇ 10 15 / cm 2 .
  • n-type extension regions 190 are formed on the side and below the offset spacer 180 in the semiconductor substrate 125 in the silicided NMISFET region 100 and the non-silicided NMISFT region 110.
  • a silicon oxide film having a thickness of, for example, about 10 to 30 nm and a silicon nitride film having a thickness of, for example, about 30 to 50 nm are sequentially formed on the entire surface of the semiconductor substrate 125, and then the silicon nitride film and the silicon oxide film are formed. And dry-etch the entire surface.
  • an L-shaped side wall spacer 200 made of a silicon oxide film and having an L-shaped cross section is formed on the side surface of each gate electrode 175 with the offset spacer 180 interposed therebetween.
  • an outer sidewall spacer 210 made of a silicon nitride film is formed so as to cover the outer surface (the side opposite to the surface in contact with the offset spacer 180) and the bottom surface (the upper surface of the flat bottom) of the L-shaped sidewall spacer 200. To do.
  • the semiconductor substrate 125 is formed using each gate electrode 175 and the offset spacer 180, L-shaped sidewall spacer 200, and outer sidewall spacer 210 sequentially formed on the side surfaces thereof as a mask.
  • An n-type impurity (for example, arsenic (As)) 215 is implanted at a dose of about 1 ⁇ 10 15 / cm 2 .
  • n-type source / drain regions 220 are formed on the side of the sidewall spacers 200 and 210 in the semiconductor substrate 125 in the silicided NMISFET region 100 and the non-silicided NMISFT region 110.
  • heat treatment for activating the n-type impurities contained in the n-type extension region 190 and the n-type source / drain region 220 is performed.
  • the n-type impurity in the n-type extension region 190 diffuses so as to overlap with the end of the gate electrode 175, and the n-type impurity in the n-type source / drain region 220 is diffused into the L-shaped sidewall spacer 200. And spread to overlap.
  • the outer sidewall spacer 210 on the side surface of each gate electrode 175 is removed by, for example, wet etching.
  • an anti-silicidation insulating film 225 made of, for example, a silicon oxide film is formed so as to cover the semiconductor substrate 125 in the non-silicided NMISFET region 110 and the non-silicided resistor region 120.
  • a silicide metal (for example, Ti, Co, Ni, NiPt, etc.) film and, if necessary, a cap metal (for example, TiN) film are sequentially deposited on the entire surface of the semiconductor substrate 125. Thereafter, after performing the first high-speed annealing at a temperature in the range of 200 ° C.
  • the unreacted silicide metal film is removed by, for example, wet etching, and then further at a temperature in the range of, for example, 300 to 800 ° C. Then, the second high-speed annealing is performed.
  • the first metal silicide layer 230 is formed on the gate electrode 175 of the silicided NMISFET region 100 and the n-type source / drain region 220 of the silicided NMISFET region 100 is formed.
  • a second metal silicide layer 235 is formed thereon.
  • the upper surface of the first metal silicide layer 230 formed on the gate electrode 175 in the silicided NMISFET region 100 is lowered from the center of the first metal silicide layer 230 toward both ends.
  • the first metal silicide layer 230 has a convex cross-sectional shape.
  • the height of the center (top) of the upper surface of the first metal silicide layer 230 is, for example, about 0 nm to 15 nm higher than the height of the offset spacer 180, but this height is the case of the prior art (for example, FIG. For example, it is lower by 15 nm to 30 nm.
  • the height of the upper surface at both ends of the first metal silicide layer 230 is equal to or less than the height of the offset spacer 180 on both sides of the first metal silicide layer 230.
  • the entire surface of the semiconductor substrate 125 functions as a stressor so as to cover the gate electrode 175, the offset spacer 180, and the L-shaped sidewall spacer 200 (for example, on the semiconductor substrate 125).
  • a buffer layer 240 is formed (which applies stress).
  • the buffer layer 240 is made of, for example, a silicon nitride film. Thereby, the driving capability of the transistor can be improved.
  • an insulating film that exhibits high embedding property even between the finely processed gate electrodes for example, an interlayer insulating film 250 made of a silicon oxide film is formed, and then the upper surface of the interlayer insulating film 250 is formed. Perform flattening.
  • a contact hole exposing the second metal silicide layer 235 on the n-type source / drain region 220 of the silicided NMISFET region 100 is formed in the interlayer insulating film 250 and the buffer layer 240, and then the wall surface of the contact hole is formed.
  • a barrier metal (eg, TiN) film 260 having a thickness of, for example, about 3 nm to 10 nm is formed so as to cover the bottom surface, and then the contact hole is buried with a metal (eg, W) film 265.
  • a contact plug 270 made of the barrier metal film 260 and the metal film 265 and electrically connected to the n-type source / drain region 220 of the silicided NMISFET region 100 is formed.
  • contact plugs connected to the gate electrodes 175 of the regions 100, 110, and 120 may be formed.
  • the metal material film is patterned to form a wiring 280 connected to the contact plug 270. In this way, the semiconductor device of this embodiment shown in FIG. 1 is completed.
  • the top of the gate electrode 175 is retracted in advance so that the height of the gate electrode 175 is lower than the height of the offset spacer 180 formed on the side surface. Therefore, the height of the gate electrode 175 is about the same as the height of the offset spacer 180 formed on the side surface even after the entire surface dry etching for forming the side wall spacer and the wet etching in the disposable side wall spacer process. Or lower.
  • the first metal silicide layer 230 is formed by siliciding the upper portion of the gate electrode 175 in the silicided NMISFET region 100 in the subsequent salicide process, the first metal silicide is higher than the height of the upper surface of the original gate electrode 175.
  • the protruding amount of the first metal silicide layer 230 from the offset spacer 180 can be reduced.
  • at least the first metal silicide layer 230 corresponding to the width of the offset spacer 180 can also be prevented from spreading laterally (silicide growth in the lateral direction). Therefore, the short-circuit margin between the contact plug 270 formed on the side of the gate electrode 175 and the gate electrode 175 can be expanded, thereby preventing a short circuit between them.
  • the angle formed between the upper surface of the gate electrode and the offset spacer formed on the side surface of the gate electrode is 90 degrees as in the prior art, the direction is 45 degrees with respect to the upper surface of the gate electrode during the salicide process. Due to the shrinkage force, there is a concern that the silicide metal film or the cap metal film may be peeled off and the resulting increase in resistance of the silicide or abnormal growth of the silicide may occur.
  • the upper surface of the gate electrode 175 is lowered from the center of the gate electrode 175 toward both ends, that is, the cross-sectional shape of the upper part of the gate electrode 175 becomes a convex shape. As described above, since the salicide process is performed after the gate electrode 175 is processed, there is no such concern.
  • an insulating substrate having a semiconductor layer on the surface portion may be used instead of the semiconductor substrate 125.
  • the gate electrode 175 of the silicidated NMISFET region 100 may be fully silicided.
  • a semiconductor device having an n-type MIS field effect transistor (NMISFET) and a method for manufacturing the same are shown as an example, but the impurity implanted into the well diffusion layer is changed from p-type to n-type, Even when a p-type MIS field effect transistor is provided by changing the impurity implanted into each of the extension region, the source / drain region, and the gate polysilicon from n-type to p-type, the same effect as that of the present embodiment is obtained. be able to.
  • the semiconductor device and the manufacturing method thereof according to the present invention can prevent a short circuit between the gate electrode and the source / drain contact in the MIS field effect transistor having the salicide structure, and are useful. is there.

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Abstract

　ＭＩＳ型電界効果トランジスタ（１００）は、基板（１２５）上に形成されたゲート絶縁膜（１５０）と、ゲート絶縁膜（１５０）上に形成されたゲート電極（１７５）と、ゲート電極（１７５）の側面上に形成されたオフセットスペーサ（１８０）と、ゲート電極（１７５）の側面上にオフセットスペーサ（１８０）を挟んで形成されたサイドウォールスペーサ（２００）とを備えている。ゲート電極（１７５）上にはシリサイド層（２３０）が形成されている。シリサイド層（２３０）の上面は、シリサイド層（２３０）の中央から両端に向けて低くなっており、当該両端におけるシリサイド層（２３０）の上面の高さは、オフセットスペーサ（１８０）の高さ以下である。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法、特に、サリサイド構造を有するＭＩＳ型電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor ：ＭＩＳＦＥＴ）を備えた半導体装置及びその製造方法に関する。
　近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳ型電界効果トランジスタの微細化が進み、ゲート長が短く（例えば３０ｎｍ程度に）なると共にゲート絶縁膜の厚さは薄く（例えば２ｎｍ程度に）なる傾向にある。
　また、トランジスタの駆動能力改善のためにゲート電極全体及びソース・ドレイン領域表面を覆うようにストレス付与膜が形成されるようになってきている。特に、ゲート電極側面上に形成された酸化膜よりなるＬ字型サイドウォールスペーサとこのＬ字型サイドウォールスペーサを覆うように形成された窒化膜よりなる外側サイドウォールスペーサとからなる積層サイドウォールスペーサのうち、外側サイドウォールスペーサを除去してからストレス付与膜を形成することにより、チャネル方向に効果的にストレスを与えるディスポーザブルサイドウォールスペーサプロセスが採用されつつある。
　さらに、トランジスタを構成するゲート電極やソース・ドレイン領域となる高濃度不純物拡散層の低抵抗化のために、ゲート電極やソース・ドレイン領域を覆うように金属（例えばＴｉ、Ｃｏ、Ｎｉ等）膜を成膜して熱処理を行うことにより当該金属とシリコンとを反応させた後、未反応金属を除去することによって、ゲート電極上やソース・ドレイン領域上に金属－Ｓｉ反応膜（シリサイド層）を形成するサリサイド工程が用いられる傾向にある。
　以下、ディスポーザブルサイドウォールスペーサプロセス及びサリサイド工程を採用した従来の半導体装置の製造方法の一例（例えば特許文献１参照）について、図８（ａ）～（ｃ）を参照しながら説明する。
　まず、図８（ａ）に示すように、公知技術を用いてシリコンよりなる半導体基板１０内にｐ型井戸拡散層１１を形成した後、半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３を形成する。次に、ゲート電極１３上を含む半導体基板１０上の全面にシリコン窒化膜を形成した後、当該シリコン窒化膜に対して異方性エッチングを行うことにより、ゲート電極１３の側面上にオフセットスペーサ１４を形成する。次に、半導体基板１０の表面部におけるゲート電極１３から見てオフセットスペーサ１４の外側にｎ型不純物を注入することによってｎ型エクステンション領域１５を形成する。次に、ゲート電極１３の側面上にオフセットスペーサ１４を挟んでシリコン酸化膜よりなり且つＬ字断面形状を持つＬ字型サイドウォールスペーサ１６を形成した後、Ｌ字型サイドウォールスペーサ１６の外側面（オフセットスペーサ１４の反対側の側面）及び底面（平坦な底部の上面）を覆うようにシリコン窒化膜よりなる外側サイドウォールスペーサ１７を形成する。次に、半導体基板１０の表面部におけるゲート電極１３から見てサイドウォールスペーサ１６及び１７の外側にｎ型不純物を注入することによってｎ型ソース・ドレイン領域１８を形成する。ここで、ｎ型ソース・ドレイン領域１８は、ｎ型エクステンション領域１５よりも深く形成されている。
　次に、図８（ｂ）に示すように、ｎ型エクステンション領域１５及びｎ型ソース・ドレイン領域１８にそれぞれ含まれているｎ型不純物を活性化させるための熱処理を行う。これにより、ｎ型エクステンション領域１５中のｎ型不純物がゲート電極１３の端部とオーバーラップするように拡散すると共に、ｎ型ソース・ドレイン領域１８中のｎ型不純物がＬ字型サイドウォールスペーサ１６とオーバーラップするように拡散する。次に、外側サイドウォールスペーサ１７をエッチングによって除去する。
　次に、半導体基板１０上にゲート電極１３の頂部及びｎ型ソース・ドレイン領域１８の表面部を覆うように金属膜（図示省略）を形成した後、当該金属膜中の金属とゲート電極１３の頂部及びｎ型ソース・ドレイン領域１８の表面部のそれぞれに含まれるシリコンとを熱処理によって反応させ、その後、未反応の金属膜を除去する。これにより、図８（ｃ）に示すように、ゲート電極１３上に第１のシリサイド層１９が形成されると共にｎ型ソース・ドレイン領域１８上に第２のシリサイド層２０が形成される。その後、半導体基板１０上の全面にストレッサとして機能するバッファ層２１を堆積した後、周知の技術によって、バッファ層２１上に層間絶縁膜２２を形成し、その後、層間絶縁膜２２の表面を平坦化する。次に、層間絶縁膜２２及びバッファ層２１に、ｎ型ソース・ドレイン領域１８に達するコンタクトホールを形成した後、当該コンタクトホールの壁面上及び底面上にバリアメタル２３を形成し、その後、当該コンタクトホールを金属膜２４によって埋め込む。これにより、バリアメタル２３及び金属膜２４からなり且つｎ型ソース・ドレイン領域１８と接続するコンタクトプラグ２５が形成される。その後、コンタクトプラグ２５上を含む層間絶縁膜２２上に導電膜を形成した後、当該導電膜をパターニングすることにより、コンタクトプラグ２５と接続する配線２６を形成する。
特開２００７－０４９１６６号公報
　しかしながら、ディスポーザブルサイドウォールスペーサプロセス及びサリサイド工程を採用した前述の従来の半導体装置の製造方法においては、酸化膜よりなるＬ字型サイドウォールスペーサの高さと比較してゲート電極の高さが高くなり、その状態でサリサイド工程を実施するため、ゲート電極上に形成されるシリサイド層が突出した形状を有するようになる。このため、ゲート電極近傍に形成されるコンタクトとゲート電極との間の短絡マージンが減少してしまうという問題が生じる。
　具体的には、図８（ｂ）に示すように、外側サイドウォールスペーサ１７をエッチングによって除去した際に、オフセットスペーサ１４及びＬ字型サイドウォールスペーサ１６のそれぞれの上部も除去されてしまう。その結果、ゲート電極１３の上部はオフセットスペーサ１４やＬ字型サイドウォールスペーサ１６の高さを超えて上方に突出してしまう。このため、図８（ｃ）に示すように、サリサイド工程でゲート電極１３上にサリサイド構造（シリサイド層１９）を形成した際に、オフセットスペーサ１４やＬ字型サイドウォールスペーサ１６からのシリサイド層１９の突出量はさらに大きくなってしまう。
　一方、ゲート電極１３上のシリサイド層１９の突き出しが大きくなるほど、ゲート電極１３とコンタクトプラグ２５との間の短絡マージンは減少する。また、コンタクトプラグ２５のテーパー形状の角度（基板法線方向に対するコンタクトプラグ２５の側壁面の傾き）が大きいほど、短絡マージンは小さい。その結果、コンタクトホール開口時の露光工程においてアライメントのズレが大きい場合には、図９に示すように、ゲート電極１３上のシリサイド層１９とコンタクトプラグ２５との間で短絡が生じてしまう。
　前記に鑑み、本発明は、サリサイド構造を有するＭＩＳ型電界効果トランジスタを備えた半導体装置において、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止することを目的とする。
　前記の目的を達成するために、本発明に係る半導体装置は、基板上に第１のＭＩＳ型電界効果トランジスタを有する半導体装置であって、前記第１のＭＩＳ型電界効果トランジスタは、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された第１のオフセットスペーサと、前記基板における前記第１のオフセットスペーサの側方及び下方に形成された第１のエクステンション領域と、前記第１のゲート電極の側面上に前記第１のオフセットスペーサを挟んで形成された第１のサイドウォールスペーサと、前記基板における前記第１のサイドウォールスペーサの側方及び下方に形成された第１のソース・ドレイン領域とを備え、前記第１のゲート電極上にはシリサイド層が形成されており、前記シリサイド層の上面は、前記シリサイド層の中央から両端に向けて低くなっており、当該両端における前記シリサイド層の上面の高さは、前記第１のオフセットスペーサの高さ以下である。
　尚、本願において、基板は半導体基板であってよいし、又は半導体層を表面部に有する絶縁性基板等であってもよい。
　本発明に係る半導体装置によると、第１のゲート電極上に形成されたシリサイド層の上面は、シリサイド層の中央から両端に向けて低くなっており、当該両端におけるシリサイド層の上面の高さは、第１のオフセットスペーサの高さ以下である。このため、例えば、テーパー形状のソース・ドレインコンタクトの形成においてアライメントずれが生じたような場合にも、シリサイド層を介した第１のゲート電極とソース・ドレインコンタクトとの間の短絡を防止することができる。
　本発明に係る半導体装置において、前記第１のゲート電極の上面は、前記第１のゲート電極の中央から両端に向けて低くなっていてもよい。このようにすると、第１のゲート電極上に形成されるシリサイド層の上面も、シリサイド層の中央から両端に向けて低くなるので、前述の効果を確実に得ることができる。
　本発明に係る半導体装置において、前記第１のソース・ドレイン領域上にシリサイド層が形成されていてもよい。
　本発明に係る半導体装置において、前記第１のサイドウォールスペーサは、Ｌ字型サイドウォールスペーサであってもよい。この場合、前記第１のゲート電極の側面上に前記第１のオフセットスペーサ及び前記Ｌ字型サイドウォールスペーサを挟んで外側サイドウォールスペーサが形成されていてもよい。
　本発明に係る半導体装置において、前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように、ストレッサとして機能するバッファ層が形成されていてもよい。このようにすると、トランジスタの駆動能力を改善することができる。
　本発明に係る半導体装置において、前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように層間絶縁膜が形成されており、前記層間絶縁膜中に前記第１のソース・ドレイン領域と接続するようにコンタクトプラグが形成されていてもよい。
　本発明に係る半導体装置において、前記基板上に第２のＭＩＳ型電界効果トランジスタをさらに有しており、前記第２のＭＩＳ型電界効果トランジスタは、前記基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成された第２のオフセットスペーサと、前記基板における前記第２のオフセットスペーサの側方及び下方に形成された第２のエクステンション領域と、前記第２のゲート電極の側面上に前記第２のオフセットスペーサを挟んで形成された第２のサイドウォールスペーサと、前記基板における前記第２のサイドウォールスペーサの側方及び下方に形成された第２のソース・ドレイン領域とを備え、前記第２のゲート電極上及び前記第２のソース・ドレイン領域上にはシリサイド層は形成されておらず、前記第２のゲート電極の上面は、前記第２のゲート電極の中央から両端に向けて低くなっており、当該両端における前記第２のゲート電極の上面の高さは、前記第２のオフセットスペーサの高さ以下であってもよい。このようにすると、サリサイド構造を有するＭＩＳＦＥＴとサリサイド構造のないＭＩＳＦＥＴとを同一基板上に持ち、且つ前述の効果を奏する半導体装置を得ることができる。
　本発明に係る半導体装置において、前記基板上に形成された素子分離領域と、前記素子分離領域上に形成されており、且つ前記第１のゲート電極と同一材料からなる抵抗体と、前記抵抗体の側面上に形成された第３のオフセットスペーサとをさらに備え、前記抵抗体の上面は、前記抵抗体の中央から両端に向けて低くなっており、当該両端における前記抵抗体の上面の高さは、前記第３のオフセットスペーサの高さ以下であってもよい。このようにすると、サリサイド構造を有するＭＩＳＦＥＴと抵抗体とを同一基板上に持ち、且つ前述の効果を奏する半導体装置を得ることができる。
　また、本発明に係る半導体装置の製造方法は、基板上に第１のＭＩＳ型電界効果トランジスタを有する半導体装置の製造方法であって、前記基板上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程（ａ）と、前記第１のゲート電極の上面が前記第１のゲート電極の中央から両端に向けて低くなるように前記第１のゲート電極を加工する工程（ｂ）と、前記工程（ｂ）の後、前記第１のゲート電極の側面上に第１のオフセットスペーサを形成する工程（ｃ）と、前記第１のゲート電極の中央における上面の高さが前記第１のオフセットスペーサの高さ以下になるように前記第１のゲート電極を加工する工程（ｄ）と、前記基板における前記第１のオフセットスペーサの側方及び下方に第１のエクステンション領域を形成する工程（ｅ）と、前記工程（ｅ）の後、前記第１のゲート電極の側面上に前記第１のオフセットスペーサを挟んで第１のサイドウォールスペーサを形成する工程（ｆ）と、前記基板における前記第１のサイドウォールスペーサの側方及び下方に第１のソース・ドレイン領域を形成する工程（ｇ）と、前記工程（ｇ）の後、前記第１のゲート電極上にシリサイド層を形成する工程（ｈ）とを備え、前記シリサイド層の上面は、前記シリサイド層の中央から両端に向けて低くなっており、当該両端における前記シリサイド層の上面の高さは、前記第１のオフセットスペーサの高さ以下である。
　本発明に係る半導体装置の製造方法によると、第１のゲート電極の上面が第１のゲート電極の中央から両端に向けて低くなり、且つ第１のゲート電極の中央における上面の高さが第１のオフセットスペーサの高さ以下になるように、第１のゲート電極を加工してから、サリサイド工程を実施する。このため、第１のゲート電極上に形成されるシリサイド層の第１のオフセットスペーサからの突き出し量を低減できると共に当該シリサイド層の横広がりも抑制することができるので、第１のゲート電極とソース・ドレインコンタクトとの間の短絡マージンを十分に確保でき、それにより、両者の短絡を防止することができる。
　本発明に係る半導体装置の製造方法において、前記工程（ｈ）は、前記第１のソース・ドレイン領域上にシリサイド層を形成する工程を含んでいてもよい。
　本発明に係る半導体装置の製造方法において、前記第１のサイドウォールスペーサは、Ｌ字型サイドウォールスペーサであり、前記工程（ｆ）と前記工程（ｇ）との間に、前記第１のゲート電極の側面上に前記第１のオフセットスペーサ及び前記Ｌ字型サイドウォールスペーサを挟んで外側サイドウォールスペーサを形成する工程をさらに備えていてもよい。この場合、前記工程（ｇ）の後に、前記外側サイドウォールスペーサを除去する工程をさらに備えていてもよい。
　本発明に係る半導体装置の製造方法において、前記工程（ｈ）の後に、前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように、ストレッサとして機能するバッファ層を形成する工程（ｉ）をさらに備えていてもよい。このようにすると、トランジスタの駆動能力を改善することができる。
　本発明に係る半導体装置の製造方法において、前記工程（ｈ）の後に、前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記第１のソース・ドレイン領域と接続するようにコンタクトプラグを形成する工程とをさらに備えていてもよい。
　本発明に係る半導体装置の製造方法において、前記半導体装置は、前記基板上に第２のＭＩＳ型電界効果トランジスタをさらに有しており、前記工程（ａ）は、前記基板上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程を含み、前記工程（ｂ）は、前記第２のゲート電極の上面が前記第２のゲート電極の中央から両端に向けて低くなるように前記第２のゲート電極を加工する工程を含み、前記工程（ｃ）は、前記第２のゲート電極の側面上に第２のオフセットスペーサを形成する工程を含み、前記工程（ｄ）は、前記第２のゲート電極の中央における上面の高さが前記第２のオフセットスペーサの高さ以下になるように前記第２のゲート電極を加工する工程を含み、前記工程（ｅ）は、前記基板における前記第１のオフセットスペーサの側方及び下方に第１のエクステンション領域を形成する工程を含み、前記工程（ｆ）は、前記第２のゲート電極の側面上に前記第２のオフセットスペーサを挟んで第２のサイドウォールスペーサを形成する工程を含み、前記工程（ｇ）は、前記基板における前記第２のサイドウォールスペーサの側方及び下方に第２のソース・ドレイン領域を形成する工程を含み、前記工程（ｇ）と前記工程（ｈ）との間に、前記基板上に前記第２のＭＩＳ型電界効果トランジスタを覆うようにシリサイド化防止絶縁膜を形成する工程をさらに備え、前記工程（ｈ）は、前記シリサイド化防止絶縁膜をマスクとして、前記第１のゲート電極上に前記シリサイド層を選択的に形成する工程を含んでいてもよい。このようにすると、サリサイド構造を有するＭＩＳＦＥＴとサリサイド構造のないＭＩＳＦＥＴとを同一基板上に持ち、且つ前述の効果を奏する半導体装置を得ることができる。
　本発明に係る半導体装置の製造方法において、前記工程（ａ）の前に、前記基板上に素子分離領域を形成する工程をさらに備え、前記工程（ａ）は、前記素子分離領域上に、前記第１のゲート電極と同一材料からなる抵抗体を形成する工程を含み、前記工程（ｂ）は、前記抵抗体の上面が前記抵抗体の中央から両端に向けて低くなるように前記抵抗体を加工する工程を含み、前記工程（ｃ）は、前記抵抗体の側面上に第３のオフセットスペーサを形成する工程を含み、前記工程（ｄ）は、前記抵抗体の中央における上面の高さが前記第３のオフセットスペーサの高さ以下になるように前記抵抗体を加工する工程を含み、前記シリサイド化防止絶縁膜は前記抵抗体を覆うように形成されていてもよい。このようにすると、サリサイド構造を有するＭＩＳＦＥＴと抵抗体とを同一基板上に持ち、且つ前述の効果を奏する半導体装置を得ることができる。
　本発明によると、サリサイド構造を有するＭＩＳ型電界効果トランジスタを備えた半導体装置において、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止することができる。
図１は本発明の実施形態に係る半導体装置の構成を示す断面図である。 図２（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図７（ａ）及び（ｂ）は本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）～（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。 図９は従来の半導体装置の製造方法における問題点を示す図である。
　以下、本発明の一実施形態に係る半導体装置について、ｎ型ＭＩＳ型電界効果トランジスタ（ＮＭＩＳＦＥＴ）を有する半導体装置を例として、図面を参照しながら説明する。図１は本実施形態の半導体装置の断面図である。
　図１に示すように、本実施形態に係る半導体装置は、半導体基板１２５における素子分離領域１４０に囲まれたシリサイド化ＮＭＩＳＦＥＴ領域１００及び非シリサイド化ＮＭＩＳＥＦＴ領域１１０、並びに素子分離領域１４０に位置する非シリサイド化抵抗体領域１２０を有している。
　シリサイド化ＮＭＩＳＦＥＴ領域１００においては、素子分離領域１４０に囲まれた半導体基板１２５にｐ型井戸（ウェル）拡散層１３０が形成されている。また、半導体基板１２５上にゲート絶縁膜１５０を介して、例えばｎ型不純物が注入されたポリシリコンからなるゲート電極１７５が形成されている。ゲート電極１７５の上面は、ゲート電極１７５の中央から両端に向けて低くなっている。言い換えると、ゲート電極１７５は凸型の断面形状を有している。ゲート電極１７５の側面上にはオフセットスペーサ１８０が形成されている。また、ゲート電極１７５の側面上にはオフセットスペーサ１８０を挟んで、Ｌ字形状の断面を持つＬ字型サイドウォールスペーサ２００が形成されている。シリサイド化ＮＭＩＳＦＥＴ領域１００の半導体基板１２５におけるオフセットスペーサ１８０の側方及び下方にはｎ型エクステンション領域１９０が形成されている。また、シリサイド化ＮＭＩＳＦＥＴ領域１００の半導体基板１２５におけるＬ字型サイドウォールスペーサ２００の側方（オフセットスペーサ１８０の反対側）及び下方にはｎ型ソース・ドレイン領域２２０が形成されている。ゲート電極１７５上には第１の金属シリサイド層２３０が形成されていると共にｎ型ソース・ドレイン領域２２０上には第２の金属シリサイド層２３５が形成されている。第１の金属シリサイド層２３０の上面は、第１の金属シリサイド層２３０の中央から両端に向けて低くなっている。言い換えると、第１の金属シリサイド層２３０は、凸型の断面形状を有している。ここで、第１の金属シリサイド層２３０の両端における上面の高さは、オフセットスペーサ１８０の高さ以下である。
　また、シリサイド化ＮＭＩＳＦＥＴ領域１００の半導体基板１２５上には、第１の金属シリサイド層２３０、オフセットスペーサ１８０、Ｌ字型サイドウォールスペーサ２００及び第２の金属シリサイド層２３５を覆うように、半導体基板１２５に応力を与えるバッファ層２４０が形成されている。これにより、ＭＩＳＦＥＴの駆動能力を改善することができる。バッファ層２４０は例えばシリコン窒化膜からなる。バッファ層２４０上には、微細加工されたゲート電極同士の間でも高い埋め込み性を発揮する絶縁膜、例えばシリコン酸化膜からなる層間絶縁膜２５０が形成されている。層間絶縁膜２５０及びバッファ層２４０中には、第２の金属シリサイド層２３５つまりｎ型ソース・ドレイン領域２２０と接続するようにコンタクトプラグ２７０が形成されている。コンタクトプラグ２７０は、層間絶縁膜２５０及びバッファ層２４０を貫通するように形成されたコンタクトホールの壁面及び底面を覆うバリアメタル膜２６０と、当該バリアメタル膜２６０を挟んで当該コンタクトホールを埋めるように形成された金属膜２６５とからなる。層間絶縁膜２５０上には、コンタクトプラグ２７０と接続するように配線２８０が形成されている。尚、層間絶縁膜２５０及びバッファ層２４０に、ゲート電極１７５と接続するコンタクトプラグが形成されていてもよい。
　また、シリサイド化ＮＭＩＳＦＥＴ領域１００との間に素子分離領域１４０を介して設けられた非シリサイド化ＮＭＩＳＦＥＴ領域１１０においては、以上に説明したシリサイド化ＮＭＩＳＦＥＴ領域１００の構成要素うち、ゲート電極１７５上の第１の金属シリサイド層２３０とｎ型ソース・ドレイン領域２２０上の第２の金属シリサイド層２３５とを除いた構成要素が形成されている。尚、非シリサイド化ＮＭＩＳＦＥＴ領域１１０のゲート電極１７５の上面は、当該ゲート電極１７５の中央から両端に向けて低くなっており、当該両端におけるゲート電極１７５の上面の高さは、オフセットスペーサ１８０の高さ以下である。また、非シリサイド化ＮＭＩＳＦＥＴ領域１１０及び非シリサイド化抵抗体領域１２０においては、前述のバッファ層２４０の下側にシリサイド化防止絶縁膜２２５が形成されている。
　また、素子分離領域１４０に位置する非シリサイド化抵抗体領域１２０においては、素子分離領域１４０上に、シリサイド化ＮＭＩＳＦＥＴ領域１００のゲート電極１７５と同一材料（本実施形態ではポリシリコン）からなり且つ抵抗体として機能するゲート電極１７５が形成されている。非シリサイド化抵抗体領域１２０のゲート電極１７５の上面も、当該ゲート電極１７５の中央から両端に向けて低くなっている。言い換えると、非シリサイド化抵抗体領域１２０のゲート電極１７５も凸型の断面形状を有している。また、非シリサイド化抵抗体領域１２０のゲート電極１７５の両端における上面の高さは、オフセットスペーサ１８０の高さ以下である。また、非シリサイド化抵抗体領域１２０のゲート電極１７５の側面上にもオフセットスペーサ１８０を挟んで、Ｌ字形状の断面を持つＬ字型サイドウォールスペーサ２００が形成されている。さらに、非シリサイド化抵抗体領域１２０の半導体基板１２５上には、ゲート電極１７５、オフセットスペーサ１８０、Ｌ字型サイドウォールスペーサ２００及び素子分離領域１４０を覆うようにシリサイド化防止絶縁膜２２５、前述のバッファ層２４０及び前述の層間絶縁膜２５０が形成されている。
　以上に説明した本実施形態の半導体装置によると、シリサイド化ＮＭＩＳＦＥＴ領域１００のゲート電極１７５上に形成された第１の金属シリサイド層２３０の上面は、第１の金属シリサイド層２３０の中央から両端に向けて低くなっており、当該両端における第１の金属シリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。このため、例えばテーパー形状を有するコンタクトプラグ（ソース・ドレインコンタクト）２７０の形成においてアライメントずれが生じたような場合にも、第１の金属シリサイド層２３０を介したゲート電極１７５とコンタクトプラグ２７０との間の短絡を防止することができる。
　尚、本実施形態において、各領域１００、１１０及び１２０のゲート電極１７５の側面上にオフセットスペーサ１８０及びＬ字型サイドウォールスペーサ２００を挟んで外側サイドウォールスペーサが形成されていてもよい。
　以下、本実施形態に係る半導体装置の製造方法について、ＮＭＩＳＦＥＴを有する半導体装置の製造方法を例として、図面を参照しながら説明する。図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、及び図７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
　まず、図２（ａ）に示すように、例えばシリコンよりなる半導体基板１２５上に素子分離領域１４０を形成することにより、シリサイド化ＮＭＩＳＦＥＴ領域１００と、非シリサイド化ＮＭＩＳＥＦＴ領域１１０と、素子分離領域１４０に位置する非シリサイド化抵抗体領域１２０とを区画する。次に、半導体基板１２５内にｐ型不純物（例えばホウ素(Ｂ)）をドーズ量１×１０13／ｃｍ2 程度注入することによって、シリサイド化ＮＭＩＳＦＥＴ領域１００及び非シリサイド化ＮＭＩＳＥＦＴ領域１１０のそれぞれにｐ型井戸拡散層１３０を形成する。次に、半導体基板１２５上におけるシリサイド化ＮＭＩＳＦＥＴ領域１００及び非シリサイド化ＮＭＩＳＥＦＴ領域１１０のそれぞれに例えば厚さ０．５ｎｍ～４ｎｍ程度の熱酸化膜よりなるゲート絶縁膜１５０を形成した後、ゲート絶縁膜１５０上を含む半導体基板１２５上の全面に、例えば厚さ８０ｎｍ～１５０ｎｍ程度のポリシリコン膜１６０を形成する。尚、ゲート絶縁膜１５０となる熱酸化膜（ＳｉＯ2 ）の形成には、例えばＩＳＳＧ（In Situ Steam Generation）、ＲＴＯ（Rapid Thermal Oxidation ）、又は酸化炉を用いた熱酸化等を用いてもよい。
　次に、図２（ｂ）に示すように、ポリシリコン膜１６０にｎ型不純物１６５（例えばリン（Ｐ）又は砒素（Ａｓ））をドーズ量１×１０15／ｃｍ2 程度注入する。
　次に、図３（ａ）に示すように、ポリシリコン膜１６０上に、ゲート電極形状にパターニングされた有機レジスト膜１７０を形成した後、当該有機レジスト膜１７０をマスクとしてポリシリコン膜１６０をドライエッチングによりパターニングすることによって、シリサイド化ＮＭＩＳＦＥＴ領域１００、非シリサイド化ＮＭＩＳＥＦＴ領域１１０及び非シリサイド化抵抗体領域１２０のそれぞれにゲート電極１７５を形成する。尚、非シリサイド化抵抗体領域１２０のゲート電極１７５は抵抗体として機能する。また、各ゲート電極１７５の外側のゲート絶縁膜１５０はゲートパターニングの際に薄くなる。
　次に、図３（ｂ）に示すように、例えば酸素プラズマ等を用いて有機レジスト膜１７０を幅５～１０ｎｍ程度スリミングした後、短時間のポリシリコンエッチングを行うことにより、各ゲート電極１７５の上部を凸型形状に加工する。言い換えると、各ゲート電極１７５の上面が各ゲート電極１７５の中央から両端に向けて低くなるように、各ゲート電極１７５を加工する。ここで、当該凸型形状は、ゲート電極１７５の上面と、後工程でゲート電極１７５の側面上に形成されるオフセットスペーサ１８０との為す角度が例えば２０～７０度になるように制御されていることが望ましい。
　次に、有機レジスト膜１７０を除去した後、ゲート電極１７５の上面及び側面を含む半導体基板１２５上の全面に例えば厚さ１ｎｍ～３ｎｍ程度のシリコン酸化膜又はシリコン窒化膜よりなるオフセットスペーサ用絶縁膜を形成した後、当該オフセットスペーサ用絶縁膜に対して全面ドライエッチングを行う。これにより、図４（ａ）に示すように、各ゲート電極１７５の側面上にオフセットスペーサ１８０が形成される。ここで、各ゲート電極１７５の上面から前記オフセットスペーサ絶縁膜を除去する際に、各ゲート電極１７５の上面中央（頂部）がさらに丸められる。
　次に、図４（ｂ）に示すように、各ゲート電極１７５の側面上にオフセットスペーサ１８０が形成された状態で、再度ポリシリコンエッチングを行うことによって、各ゲート電極１７５の高さを全体的に３０ｎｍ程度後退させる。この結果、各ゲート電極１７５の上面中央（頂部）の高さは、オフセットスペーサ１８０の高さと同等又はそれ以下になる。例えば、ゲート電極１７５の凸型形状おけるゲート電極１７５端部の傾斜を持つ幅が１０ｎｍであり、且つゲート電極１７５の上面とオフセットスペーサ１８０とのなす角が４５度である場合、ゲート電極１７５の上面中央（頂部）の高さは、オフセットスペーサ１８０の高さと比較して２０ｎｍ程度低くなる。
　次に、図５（ａ）に示すように、各ゲート電極１７５及びその側面上に形成されたオフセットスペーサ１８０をマスクとして、半導体基板１２５にｎ型不純物（例えば砒素（Ａｓ））１８５をドーズ量１×１０15／ｃｍ2 程度注入する。これにより、シリサイド化ＮＭＩＳＦＥＴ領域１００及び非シリサイド化ＮＭＩＳＥＦＴ領域１１０の半導体基板１２５におけるオフセットスペーサ１８０の側方及び下方にｎ型エクステンション領域１９０が形成される。
　次に、半導体基板１２５上の全面に例えば膜厚１０～３０ｎｍ程度のシリコン酸化膜及び例えば膜厚３０～５０ｎｍ程度のシリコン窒化膜を順次形成した後、当該シリコン窒化膜及び当該シリコン酸化膜に対して全面ドライエッチングを行う。これにより、図５（ｂ）に示すように、各ゲート電極１７５の側面上にオフセットスペーサ１８０を挟んで、シリコン酸化膜からなり且つＬ字断面形状を持つＬ字型サイドウォールスペーサ２００を形成すると共に、Ｌ字型サイドウォールスペーサ２００の外側面（オフセットスペーサ１８０と接する面の反対側の側面）及び底面（平坦な底部の上面）を覆うようにシリコン窒化膜よりなる外側サイドウォールスペーサ２１０を形成する。
　次に、図６（ａ）に示すように、各ゲート電極１７５並びにその側面上に順次形成されたオフセットスペーサ１８０、Ｌ字型サイドウォールスペーサ２００及び外側サイドウォールスペーサ２１０をマスクとして、半導体基板１２５にｎ型不純物（例えば砒素（Ａｓ））２１５をドーズ量１×１０15／ｃｍ2 程度注入する。これにより、シリサイド化ＮＭＩＳＦＥＴ領域１００及び非シリサイド化ＮＭＩＳＥＦＴ領域１１０の半導体基板１２５におけるサイドウォールスペーサ２００及び２１０の側方にｎ型ソース・ドレイン領域２２０を形成する。
　次に、図６（ｂ）に示すように、ｎ型エクステンション領域１９０及びｎ型ソース・ドレイン領域２２０にそれぞれ含まれているｎ型不純物を活性化させるための熱処理を行う。これにより、ｎ型エクステンション領域１９０中のｎ型不純物がゲート電極１７５の端部とオーバーラップするように拡散すると共に、ｎ型ソース・ドレイン領域２２０中のｎ型不純物がＬ字型サイドウォールスペーサ２００とオーバーラップするように拡散する。次に、各ゲート電極１７５の側面上の外側サイドウォールスペーサ２１０を例えばウェットエッチングにより除去する。
　次に、図７（ａ）に示すように、非シリサイド化ＮＭＩＳＦＥＴ領域１１０及び非シリサイド化抵抗体領域１２０の半導体基板１２５を覆うように、例えばシリコン酸化膜よりなるシリサイド化防止絶縁膜２２５を形成した後、半導体基板１２５上の全面にシリサイド金属（例えばＴｉ、Ｃｏ、Ｎｉ又はＮｉＰｔ等）膜及び必要に応じてキャップ金属（例えばＴｉＮ）膜を順次堆積する。その後、例えば２００℃～６００℃の範囲の温度で１回目の高速アニールを行った後、未反応のシリサイド金属膜を例えばウェットエッチングによって除去し、その後、更に、例えば３００～８００℃の範囲の温度で２回目の高速アニールを行う。これにより、図７（ａ）に示すように、シリサイド化ＮＭＩＳＦＥＴ領域１００のゲート電極１７５上に第１の金属シリサイド層２３０が形成されると共に、シリサイド化ＮＭＩＳＦＥＴ領域１００のｎ型ソース・ドレイン領域２２０上に第２の金属シリサイド層２３５が形成される。ここで、シリサイド化ＮＭＩＳＦＥＴ領域１００のゲート電極１７５上に形成された第１の金属シリサイド層２３０の上面は、第１の金属シリサイド層２３０の中央から両端に向けて低くなっている。言い換えると、第１の金属シリサイド層２３０は、凸型の断面形状を有している。また、第１の金属シリサイド層２３０の上面中央（頂部）の高さはオフセットスペーサ１８０の高さよりも例えば０ｎｍ～１５ｎｍ程度高くなるものの、この高さは、従来技術の場合（例えば図８（ｃ）参照）と比較して例えば１５ｎｍ～３０ｎｍ程度低くなっている。また、第１の金属シリサイド層２３０の両端における上面の高さは、第１の金属シリサイド層２３０両側のオフセットスペーサ１８０の高さ以下である。
　次に、図７（ｂ）に示すように、ゲート電極１７５、オフセットスペーサ１８０及びＬ字型サイドウォールスペーサ２００を覆うように半導体基板１２５上の全面に、ストレッサとして機能する（例えば半導体基板１２５に応力を与える）バッファ層２４０を形成する。バッファ層２４０は例えばシリコン窒化膜からなる。これにより、トランジスタの駆動能力を改善することができる。次に、バッファ層２４０上に、微細加工されたゲート電極同士の間でも高い埋め込み性を発揮する絶縁膜、例えばシリコン酸化膜からなる層間絶縁膜２５０を形成した後、層間絶縁膜２５０の上面の平坦化を行う。その後、層間絶縁膜２５０及びバッファ層２４０中に、シリサイド化ＮＭＩＳＦＥＴ領域１００のｎ型ソース・ドレイン領域２２０上の第２の金属シリサイド層２３５を露出するコンタクトホールを形成した後、当該コンタクトホールの壁面及び底面を覆うように例えば膜厚３ｎｍ～１０ｎｍ程度のバリアメタル（例えばＴｉＮ）膜２６０を形成し、その後、金属（例えばＷ）膜２６５によって当該コンタクトホールを埋め込む。これにより、バリアメタル膜２６０及び金属膜２６５からなり且つシリサイド化ＮＭＩＳＦＥＴ領域１００のｎ型ソース・ドレイン領域２２０と電気的に接続するコンタクトプラグ２７０が形成される。ここで、図示は省略しているが、各領域１００、１１０及び１２０のゲート電極１７５と接続するコンタクトプラグを形成してもよい。その後、コンタクトプラグ２７０上を含む層間絶縁膜２５０上に金属材料（例えばＣｕ、Ａｌ）膜を堆積した後、当該金属材料膜をパターニングして、コンタクトプラグ２７０と接続する配線２８０を形成する。このようにして、図１に示す本実施形態の半導体装置が完成する。
　以上に説明した本実施形態の製造方法によると、ゲート電極１７５の高さがその側面上に形成したオフセットスペーサ１８０の高さよりも低くなるようにゲート電極１７５の頂部を予め後退させている。このため、その後のサイドウォールスペーサ形成のための全面ドライエッチングやディスポーザブルサイドウォールスペーサプロセスにおけるウェットエッチング等を経ても、ゲート電極１７５の高さはその側面上に形成したオフセットスペーサ１８０の高さと同等程度か又はそれよりも低くなる。その結果、続くサリサイド工程でシリサイド化ＮＭＩＳＦＥＴ領域１００のゲート電極１７５の上部をシリサイド化して第１の金属シリサイド層２３０を形成した際に元のゲート電極１７５の上面の高さよりも第１の金属シリサイド層２３０の上面の高さが多少高くなったとしても、第１の金属シリサイド層２３０のオフセットスペーサ１８０からの突き出し量を小さくすることができる。また、それに伴って、少なくともオフセットスペーサ１８０の幅に相当する第１の金属シリサイド層２３０の横広がり（横方向のシリサイド成長）も抑制することができる。従って、ゲート電極１７５の側方に形成されるコンタクトプラグ２７０とゲート電極１７５との間の短絡マージンを拡大することができ、それにより、両者の短絡を防止することができる。
　また、従来技術のように、ゲート電極の上面と、ゲート電極の側面上に形成されたオフセットスペーサとのなす角度が９０度である場合、サリサイド工程時におけるゲート電極の上面に対して４５度方向の収縮力に起因して、シリサイド金属膜若しくはキャップ金属膜の剥離及びそれに伴うシリサイド高抵抗化、又はシリサイドの異常成長が発生する懸念がある。それに対して、本実施形態の製造方法によると、ゲート電極１７５の上面がゲート電極１７５の中央から両端に向けて低くなるように、つまり、ゲート電極１７５の上部の断面形状が凸型形状になるように、ゲート電極１７５を加工してから、サリサイド工程を実施するので、前述の懸念は無い。
　尚、本実施形態において、半導体基板１２５に代えて、半導体層を表面部に有する絶縁性基板等を用いてもよい。
　また、本実施形態において、シリサイド化ＮＭＩＳＦＥＴ領域１００のゲート電極１７５はフルシリサイド化されていてもよい。
　また、本実施形態において、ｎ型ＭＩＳ電界効果トランジスタ（ＮＭＩＳＦＥＴ）を有する半導体装置及びその製造方法を例として示しているが、井戸拡散層に注入する不純物をｐ型からｎ型に変更すると共に、エクステンション領域、ソース・ドレイン領域及びゲートポリシリコンのそれぞれに注入する不純物をｎ型からｐ型に変更することによって、ｐ型ＭＩＳ電界効果トランジスタを設ける場合にも、本実施形態と同様の効果を得ることができる。
　以上に説明したように、本発明に係る半導体装置及びその製造方法は、サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいてゲート電極とソース・ドレインコンタクトとの間の短絡を防止することができ、有用である。
　１００　　シリサイド化ＮＭＩＳＦＥＴ領域
　１１０　　非シリサイド化ＮＭＩＳＦＥＴ領域
　１２０　　非シリサイド化抵抗体領域
　１２５　　半導体基板
　１３０　　ｐ型井戸拡散層
　１４０　　素子分離領域
　１５０　　ゲート絶縁膜
　１６０　　ポリシリコン膜
　１６５　　ｎ型不純物
　１７０　　有機レジスト膜
　１７５　　ゲート電極
　１８０　　オフセットスペーサ
　１８５　　ｎ型不純物
　１９０　　ｎ型エクステンション領域
　２００　　Ｌ字型サイドウォールスペーサ
　２１０　　外側サイドウォールスペーサ
　２１５　　ｎ型不純物
　２２０　　ｎ型ソース・ドレイン領域
　２２５　　シリサイド化防止絶縁膜
　２３０　　第１の金属シリサイド層
　２３５　　第２の金属シリサイド層
　２４０　　バッファ層
　２５０　　層間絶縁膜
　２６０　　バリアメタル膜
　２６５　　金属膜
　２７０　　コンタクトプラグ
　２８０　　配線

Claims (17)

  1. 　基板上に第１のＭＩＳ型電界効果トランジスタを有する半導体装置であって、
    　前記第１のＭＩＳ型電界効果トランジスタは、
    　前記基板上に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    　前記第１のゲート電極の側面上に形成された第１のオフセットスペーサと、
    　前記基板における前記第１のオフセットスペーサの側方及び下方に形成された第１のエクステンション領域と、
    　前記第１のゲート電極の側面上に前記第１のオフセットスペーサを挟んで形成された第１のサイドウォールスペーサと、
    　前記基板における前記第１のサイドウォールスペーサの側方及び下方に形成された第１のソース・ドレイン領域とを備え、
    　前記第１のゲート電極上にはシリサイド層が形成されており、
    　前記シリサイド層の上面は、前記シリサイド層の中央から両端に向けて低くなっており、当該両端における前記シリサイド層の上面の高さは、前記第１のオフセットスペーサの高さ以下であることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極の上面は、前記第１のゲート電極の中央から両端に向けて低くなっていることを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記第１のソース・ドレイン領域上にシリサイド層が形成されていることを特徴とする半導体装置。
  4. 　請求項１～３のうちのいずれか１項に記載の半導体装置において、
    　前記第１のサイドウォールスペーサは、Ｌ字型サイドウォールスペーサであることを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第１のゲート電極の側面上に前記第１のオフセットスペーサ及び前記Ｌ字型サイドウォールスペーサを挟んで外側サイドウォールスペーサが形成されていることを特徴とする半導体装置。
  6. 　請求項１～５のうちのいずれか１項に記載の半導体装置において、
    　前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように、ストレッサとして機能するバッファ層が形成されていることを特徴とする半導体装置。
  7. 　請求項１～６のうちのいずれか１項に記載の半導体装置において、
    　前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように層間絶縁膜が形成されており、
    　前記層間絶縁膜中に前記第１のソース・ドレイン領域と接続するようにコンタクトプラグが形成されていることを特徴とする半導体装置。
  8. 　請求項１～７のうちのいずれか１項に記載の半導体装置において、
    　前記基板上に第２のＭＩＳ型電界効果トランジスタをさらに有しており、
    　前記第２のＭＩＳ型電界効果トランジスタは、
    　前記基板上に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    　前記第２のゲート電極の側面上に形成された第２のオフセットスペーサと、
    　前記基板における前記第２のオフセットスペーサの側方及び下方に形成された第２のエクステンション領域と、
    　前記第２のゲート電極の側面上に前記第２のオフセットスペーサを挟んで形成された第２のサイドウォールスペーサと、
    　前記基板における前記第２のサイドウォールスペーサの側方及び下方に形成された第２のソース・ドレイン領域とを備え、
    　前記第２のゲート電極上及び前記第２のソース・ドレイン領域上にはシリサイド層は形成されておらず、
    　前記第２のゲート電極の上面は、前記第２のゲート電極の中央から両端に向けて低くなっており、当該両端における前記第２のゲート電極の上面の高さは、前記第２のオフセットスペーサの高さ以下であることを特徴とする半導体装置。
  9. 　請求項１～８のうちのいずれか１項に記載の半導体装置において、
    　前記基板上に形成された素子分離領域と、
    　前記素子分離領域上に形成されており、且つ前記第１のゲート電極と同一材料からなる抵抗体と、
    　前記抵抗体の側面上に形成された第３のオフセットスペーサとをさらに備え、
    　前記抵抗体の上面は、前記抵抗体の中央から両端に向けて低くなっており、当該両端における前記抵抗体の上面の高さは、前記第３のオフセットスペーサの高さ以下であることを特徴とする半導体装置。
  10. 　基板上に第１のＭＩＳ型電界効果トランジスタを有する半導体装置の製造方法であって、
    　前記基板上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程（ａ）と、
    　前記第１のゲート電極の上面が前記第１のゲート電極の中央から両端に向けて低くなるように前記第１のゲート電極を加工する工程（ｂ）と、
    　前記工程（ｂ）の後、前記第１のゲート電極の側面上に第１のオフセットスペーサを形成する工程（ｃ）と、
    　前記第１のゲート電極の中央における上面の高さが前記第１のオフセットスペーサの高さ以下になるように前記第１のゲート電極を加工する工程（ｄ）と、
    　前記基板における前記第１のオフセットスペーサの側方及び下方に第１のエクステンション領域を形成する工程（ｅ）と、
    　前記工程（ｅ）の後、前記第１のゲート電極の側面上に前記第１のオフセットスペーサを挟んで第１のサイドウォールスペーサを形成する工程（ｆ）と、
    　前記基板における前記第１のサイドウォールスペーサの側方及び下方に第１のソース・ドレイン領域を形成する工程（ｇ）と、
    　前記工程（ｇ）の後、前記第１のゲート電極上にシリサイド層を形成する工程（ｈ）とを備え、
    　前記シリサイド層の上面は、前記シリサイド層の中央から両端に向けて低くなっており、当該両端における前記シリサイド層の上面の高さは、前記第１のオフセットスペーサの高さ以下であることを特徴とする半導体装置の製造方法。
  11. 　請求項１０に記載の半導体装置の製造方法において、
    　前記工程（ｈ）は、前記第１のソース・ドレイン領域上にシリサイド層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  12. 　請求項１０又は１１に記載の半導体装置の製造方法において、
    　前記第１のサイドウォールスペーサは、Ｌ字型サイドウォールスペーサであり、
    　前記工程（ｆ）と前記工程（ｇ）との間に、前記第１のゲート電極の側面上に前記第１のオフセットスペーサ及び前記Ｌ字型サイドウォールスペーサを挟んで外側サイドウォールスペーサを形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  13. 　請求項１２に記載の半導体装置の製造方法において、
    　前記工程（ｇ）の後に、前記外側サイドウォールスペーサを除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  14. 　請求項１０～１３のいずれか１項に記載の半導体装置の製造方法において、
    　前記工程（ｈ）の後に、前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように、ストレッサとして機能するバッファ層を形成する工程（ｉ）をさらに備えていることを特徴とする半導体装置の製造方法。
  15. 　請求項１０～１４のいずれか１項に記載の半導体装置の製造方法において、
    　前記工程（ｈ）の後に、前記基板上に前記第１のＭＩＳ型電界効果トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記第１のソース・ドレイン領域と接続するようにコンタクトプラグを形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
  16. 　請求項１０～１５のいずれか１項に記載の半導体装置の製造方法において、
    　前記半導体装置は、前記基板上に第２のＭＩＳ型電界効果トランジスタをさらに有しており、
    　前記工程（ａ）は、前記基板上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程を含み、
    　前記工程（ｂ）は、前記第２のゲート電極の上面が前記第２のゲート電極の中央から両端に向けて低くなるように前記第２のゲート電極を加工する工程を含み、
    　前記工程（ｃ）は、前記第２のゲート電極の側面上に第２のオフセットスペーサを形成する工程を含み、
    　前記工程（ｄ）は、前記第２のゲート電極の中央における上面の高さが前記第２のオフセットスペーサの高さ以下になるように前記第２のゲート電極を加工する工程を含み、
    　前記工程（ｅ）は、前記基板における前記第１のオフセットスペーサの側方及び下方に第１のエクステンション領域を形成する工程を含み、
    　前記工程（ｆ）は、前記第２のゲート電極の側面上に前記第２のオフセットスペーサを挟んで第２のサイドウォールスペーサを形成する工程を含み、
    　前記工程（ｇ）は、前記基板における前記第２のサイドウォールスペーサの側方及び下方に第２のソース・ドレイン領域を形成する工程を含み、
    　前記工程（ｇ）と前記工程（ｈ）との間に、前記基板上に前記第２のＭＩＳ型電界効果トランジスタを覆うようにシリサイド化防止絶縁膜を形成する工程をさらに備え、
    　前記工程（ｈ）は、前記シリサイド化防止絶縁膜をマスクとして、前記第１のゲート電極上に前記シリサイド層を選択的に形成する工程を含むことを特徴とする半導体装置の製造方法。
  17. 　請求項１６に記載の半導体装置の製造方法において、
    　前記工程（ａ）の前に、前記基板上に素子分離領域を形成する工程をさらに備え、
    　前記工程（ａ）は、前記素子分離領域上に、前記第１のゲート電極と同一材料からなる抵抗体を形成する工程を含み、
    　前記工程（ｂ）は、前記抵抗体の上面が前記抵抗体の中央から両端に向けて低くなるように前記抵抗体を加工する工程を含み、
    　前記工程（ｃ）は、前記抵抗体の側面上に第３のオフセットスペーサを形成する工程を含み、
    　前記工程（ｄ）は、前記抵抗体の中央における上面の高さが前記第３のオフセットスペーサの高さ以下になるように前記抵抗体を加工する工程を含み、
    　前記シリサイド化防止絶縁膜は前記抵抗体を覆うように形成されていることを特徴とする半導体装置の製造方法。
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