WO2011142452A1 - Ａ／ｄ変換器 - Google Patents

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WO2011142452A1
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conversion circuit
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川人　祥二
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国立大学法人静岡大学
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    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present invention relates to an A / D converter that converts a signal from an image sensor into a digital value of N + M bits (N ⁇ 2, M ⁇ 2).
  • Patent Document 1 describes a two-stage A / D converter for an image sensor.
  • Patent Document 2 describes a one-stage cyclic A / D converter arranged in a column of an image sensor.
  • Patent Document 3 a digital value of the above bit is obtained using a parallel A / D converter at the first stage, and a parallel type A at a subsequent stage that performs D / A conversion of the digital value to generate a digital value of a lower bit.
  • Patent Document 4 discloses a parallel A / D converter and a 1-bit cell for obtaining a lower bit by A / D converting a subtraction result obtained by performing D / A conversion on a parallel A / D conversion result and subtracting from an input signal.
  • Non-Patent Document 1 describes a cyclic A / D converter.
  • Non-Patent Document 2 describes a SA (Successive Application) -A / D converter applied to a CMOS image sensor.
  • Non-Patent Document 3 describes a single slope A / D converter applied to a CMOS image sensor.
  • JP 2004-304413 A Patent 4069203
  • JP 2005-136540 A Patent No. 396788
  • JP-A 64-67034 Japanese Patent Application Laid-Open No. 07-202700
  • Patent Document 1 an amplifier is used to reduce noise of an image sensor and an A / D conversion function is provided.
  • this circuit in order to exhibit the effect sufficiently, it is necessary to increase the gain of the amplifier and to have a necessary A / D conversion resolution corresponding to the gain (for example, 16 bits of gain and 4 bits). is there. This complicates the circuit scale.
  • Patent Documents 3 and 4 a serial-parallel A / D converter is used in the first stage, and the residual value is provided from the first stage A / D converter to the A / D converter in the subsequent stage.
  • Non-patent documents 2 and 3 do not disclose a cyclic A / D converter circuit.
  • the cyclic A / D conversion circuit can provide low noise and a wide dynamic range by a single conversion circuit.
  • a single cyclic A / D conversion is achieved by connecting a cyclic A / D conversion circuit in series with another A / D conversion circuit or another cyclic A / D conversion circuit. Further advantages can be gained along with circuit features.
  • the present invention has been made for such a background, and uses an A / D conversion circuit for the upper and lower digits of the A / D conversion and adopts a cyclic A / D conversion system for the upper digits.
  • Another object of the present invention is to provide an A / D converter capable of reducing A / D conversion accuracy in an A / D conversion circuit of a lower digit.
  • One aspect of the present invention is an A / D converter that provides a signal from an image sensor to a digital value of N + M bits (N ⁇ 2, M ⁇ 2).
  • the A / D converter is arranged in the column of the image sensor.
  • the A / D converter includes: (a) a first cyclic A / D conversion circuit that receives an analog value and generates an upper N-bit first digital value and residual value indicating the analog value; (B) an A / D conversion circuit that receives the residual value and generates a second M-bit second digital value indicating the residual value.
  • the first cyclic A / D conversion circuit includes a sub A / D conversion circuit, a logic circuit, a D / A conversion circuit, and an arithmetic unit.
  • the sub A / D conversion circuit generates a part of the first digital value of N bits of N1 bits (N1 ⁇ N) for each cycle.
  • the logic circuit receives the digital value from the sub A / D conversion circuit.
  • the D / A conversion circuit generates a D / A conversion value in response to a signal from the logic circuit.
  • the arithmetic unit includes an input, an output providing the residual value, and a feedback path for cyclic A / D conversion by connecting the output and the input.
  • the arithmetic unit amplifies an input value received at the input, generates a difference between the amplified input value and the D / A conversion value, and provides the difference to the output.
  • the upper N bits are generated by L cycles (L is 2 or more) in the first cyclic A / D converter circuit.
  • the first stage A / D conversion circuit can provide a residual component amplified by 2 L times by L cyclic operations in the cyclic A / D conversion. This amplified residual component is provided to the A / D conversion circuit for the lower bits. Therefore, the conversion accuracy in the second-stage A / D conversion circuit can be relaxed to 1/2 L compared to the conversion accuracy in the first-stage A / D conversion circuit. Therefore, an A / D conversion circuit with lower accuracy than that of the first stage A / D conversion circuit can be applied to the second stage A / D conversion circuit.
  • the A / D conversion circuit may perform any one of a cyclic A / D conversion, an integral A / D conversion, and a successive approximation A / D conversion. it can.
  • the first stage A / D conversion circuit performs cyclic A / D conversion, so the accuracy required for the second stage A / D conversion is higher than that of the first stage. Can be lowered.
  • the A / D conversion circuit includes an integration type A / D conversion such as a single scope type A / D conversion circuit.
  • an integration type A / D conversion such as a single scope type A / D conversion circuit.
  • this A / D converter when the A / D conversion circuit at the second stage performs single slope A / D conversion, it is possible to provide A / D conversion with good linearity. While this circuit has the advantage that the circuit configuration is very simple, a long conversion time is required to obtain high resolution. Since the first-stage A / D conversion circuit performs cyclic A / D conversion, the accuracy required for the second-stage A / D conversion can be lower than that of the first stage. Therefore, the second stage A / D conversion circuit can be operated at high speed, and the advantage of the single slope type A / D conversion can be utilized.
  • the A / D conversion circuit preferably includes a successive approximation A / D conversion circuit.
  • the A / D conversion circuit at the second stage performs the successive approximation type A / D conversion
  • the number of parts (for example, resistors and capacitors) constituting the / D conversion circuit increases exponentially.
  • the second-stage A / D conversion circuit performs the successive approximation A / D conversion, the accuracy required for the successive approximation A / D conversion circuit is not high. Therefore, the circuit scale of the second stage A / D conversion circuit can be reduced, and the advantage of successive approximation can be utilized.
  • the A / D conversion circuit includes a cyclic A / D conversion circuit.
  • the second-stage cyclic A / D conversion circuit since the first-stage A / D conversion circuit performs cyclic A / D conversion, the second-stage cyclic A / D conversion circuit does not require high conversion accuracy. Therefore, the second-stage cyclic A / D converter circuit can be configured with a smaller capacitor and / or a smaller-sized transistor than the first-stage cyclic A / D converter circuit. The power consumption in the / D conversion circuit can also be greatly reduced.
  • the A / D conversion circuit holds the residual value and performs A / D conversion for generating the second digital value.
  • the first cyclic A / D converter circuit provides the residual value to the A / D converter circuit, and then performs a cyclic A / D conversion of the next analog signal.
  • the second-stage A / D conversion circuit holds the residual value, so that after the holding, the first-stage A / D conversion circuit processes the next signal from the image sensor.
  • the integration type A / D conversion circuit and the successive approximation type A / D conversion circuit in the second stage A / D conversion circuit may include, for example, a sample / hold circuit.
  • the first cyclic A / D converter circuit may convert each of the N bits into a digital value in each cycle for A / D conversion processing.
  • a redundant code can be generated.
  • the output value of the sub A / D converter circuit is not affected by the offset in the sub A / D converter circuit in the first stage A / D converter circuit.
  • the first cyclic A / D conversion circuit generates a non-redundant code having a binary digital value in each cycle for A / D conversion processing.
  • the input range of the A / D conversion circuit is preferably larger than the voltage range of the input range of the first cyclic A / D conversion circuit.
  • the second stage A / D converter circuit has an overrange characteristic, and therefore the offset in the sub A / D converter circuit of the first cyclic A / D converter circuit is N + M bits. The influence on the A / D conversion value can be reduced.
  • the A / D converter may further include a correlated double sampling circuit connected between the image sensor and the first cyclic A / D conversion circuit.
  • the pixel circuit of the image sensor generates a first signal level including a noise component and a second signal level including a signal component superimposed on the noise component, and the correlated double sampling circuit includes the first and second correlated double sampling circuits.
  • the analog signal is generated in response to the signal level, and the analog signal indicates a difference between the first signal level and the second signal level.
  • the correlated double sampling circuit can receive a signal from another pixel circuit of the image sensor after providing the analog signal to the first cyclic A / D converter circuit.
  • correlated double sampling can be performed on an analog signal before A / D conversion.
  • the correlated double sampling circuit receives the signal from another pixel circuit of the image sensor after providing the analog signal to the first cyclic A / D conversion circuit. Therefore, pipeline processing can be applied to the signal from the image sensor.
  • the A / D conversion circuit may include a second cyclic A / D conversion circuit.
  • the first cyclic A / D conversion circuit includes a first capacitor, a second capacitor, and a first operational amplifier circuit for sampling an input signal to the first cyclic A / D conversion circuit.
  • the ratio of the capacitance of the first capacitor to the capacitance of the second capacitor defines an amplification factor in amplification using the first operational amplifier circuit.
  • the second cyclic A / D converter circuit includes a third capacitor, a fourth capacitor, and a second operational amplifier circuit for sampling an input signal to the second cyclic A / D converter circuit.
  • the ratio of the capacitance of the third capacitor to the capacitance of the fourth capacitor defines an amplification factor in amplification by the second operational amplifier circuit. At least one of the following is satisfied: the size of the third and fourth capacitors is smaller than the size of the first and second capacitors, respectively; and the size of the first operational amplifier circuit is the second operation Smaller than the size of the amplifier circuit.
  • the conversion accuracy of the second cyclic A / D conversion circuit may be lower than the conversion accuracy of the first cyclic A / D conversion circuit, and accordingly the second cyclic A / D conversion circuit
  • the circuit configuration of the type A / D conversion circuit can be simplified.
  • the A / D conversion circuit is used for the upper and lower digits of the A / D conversion, and the cyclic A / D conversion method is adopted for the upper digits.
  • an A / D converter capable of reducing the A / D conversion accuracy in the A / D conversion circuit of the lower digit is provided.
  • FIG. 1 is a diagram schematically showing an A / D converter for converting a signal from an image sensor into a digital value of N + M bits according to the present embodiment.
  • FIG. 2 is a diagram schematically showing an example of a circuit block of the CMOS image sensor circuit including the A / D converter shown in FIG. 1 and an A / D conversion characteristic at the first stage.
  • FIG. 3 is a diagram illustrating an example of a first cyclic A / D conversion circuit.
  • FIG. 4 is a diagram schematically showing circuit connections in main operation steps of the cyclic A / D converter shown in FIG.
  • FIG. 5 schematically shows a comparator of a single scope type A / D conversion circuit.
  • FIG. 1 is a diagram schematically showing an A / D converter for converting a signal from an image sensor into a digital value of N + M bits according to the present embodiment.
  • FIG. 2 is a diagram schematically showing an example of a circuit block of the CMOS image sensor circuit including the A /
  • FIG. 6 is a drawing schematically showing a timing chart of an A / D converter including a combination of a cyclic A / D conversion circuit and a single scope A / D conversion circuit.
  • FIG. 7 is a diagram schematically showing a cyclic A / D conversion circuit that generates a partial A / D conversion value using a single comparator.
  • FIG. 8 is a diagram showing conversion characteristics (with offset and without offset) in a cyclic A / D conversion circuit that generates a partial A / D conversion value using a single comparator.
  • FIG. 9 is a diagram schematically showing a data conversion circuit.
  • FIG. 10 is a diagram showing a circuit connection for analog processing of correlated double sampling and a timing chart for analog processing of correlated double sampling in the first-stage cyclic A / D conversion circuit.
  • FIG. 11 shows a second-stage successive approximation A / D conversion circuit.
  • FIG. 12 is a diagram showing two cyclic A / D conversion circuits connected in series.
  • FIG. 13 is a diagram showing the analog CDS operation and the operation of the first-stage cyclic A / D conversion circuit.
  • FIG. 14 shows the operation of the second-stage cyclic A / D converter circuit.
  • FIG. 15 is a timing chart showing the operation of two cyclic A / D converter circuits connected in series.
  • FIG. 16 is a diagram showing pipeline processing in the operation of two cyclic A / D conversion circuits connected in series.
  • FIG. 1 is a diagram schematically showing an A / D converter for converting a signal from an image sensor into a digital value of N + M bits (N is 2 or more and M is 2 or more) according to the present embodiment.
  • a one-dimensional array of the A / D converter 101 is arranged in the column of the image sensor.
  • the A / D converter 101 in the array is connected to the column line COL of the image sensor, and processes a signal from a pixel circuit connected to the column line COL.
  • the A / D converter 101 includes a first cyclic A / D conversion circuit 103 and an A / D conversion circuit 105.
  • the A / D converter 101 can include a recording circuit 107 that stores the conversion results from the A / D conversion circuits 103 and 105.
  • the recording circuit 107 includes, for example, an upper bit storage circuit 107a that stores upper bits and a lower bit storage circuit 107b that stores lower bits.
  • the cyclic A / D conversion circuit 103 receives the analog value SA, and generates an upper N-bit first digital value SD1 and a residual value RD indicating the analog value SA.
  • the A / D conversion circuit 105 receives the residual value RD and generates a lower M-bit second digital value SD2 indicating the residual value RD.
  • the first cyclic A / D conversion circuit 103 includes a sub A / D conversion circuit 27, a logic circuit 29, a D / A conversion circuit 21, and an arithmetic unit 35.
  • the sub A / D conversion circuit 27 generates a part of the first digital value of N bits, that is, the digital value D of N1 bits (N1 ⁇ N) for each cycle.
  • FIG. 1 shows functional blocks for the first cyclic A / D conversion circuit 103.
  • the logic circuit 29 receives the digital value D from the sub A / D conversion circuit 27.
  • the D / A conversion circuit 33 generates a D / A conversion value SDA in response to the signal from the logic circuit 29.
  • the calculation unit 35 includes an input 35a, an output 35b, and a calculation unit 35c.
  • the output 35b is connected to the input 35a by a feedback path FB for cyclic A / D conversion. In the computing unit 35, the output 35b provides the final residual value RD.
  • Input 35a receives the current residual value RD or analog value SA for the next cycle.
  • the analog value SA is provided to the input 35a via the switch ⁇ s.
  • Current residual value RD is provided to the input 35a via a switch phi 3 on the feedback path FB.
  • Switch ⁇ s and phi 3 are never conducting simultaneously.
  • the switch in the A / D converter 101 is configured by, for example, a MIS transistor.
  • the arithmetic unit 35 amplifies the input value at the input 35a, generates a difference between the amplified input value and the D / A converted value SDA, and provides the difference to the output 35b and the feedback path FB.
  • the arithmetic unit 35 performs an operation for cyclic A / D conversion, that is, amplification, difference generation according to the D / A conversion value SDA, and a sample / hold operation.
  • the upper N bits are generated by L cycles in the first cyclic A / D conversion circuit 103.
  • the first-stage A / D conversion circuit 103 can provide a residual component amplified by 2 L times by L cyclic operations in the cyclic A / D conversion. This amplified residual component is provided to the A / D conversion circuit 105 for the lower bits. Therefore, the conversion accuracy in the second-stage A / D conversion circuit 105 can be reduced to 1/2 L compared to the conversion accuracy in the first-stage A / D conversion circuit 103. Therefore, an A / D conversion circuit with lower accuracy than the A / D conversion circuit 103 in the first stage can be applied to the A / D conversion circuit 105 in the second stage.
  • the A / D conversion circuit 105 can perform any of integral A / D conversion, cyclic A / D conversion, and successive approximation A / D conversion. According to the A / D converter 101, since the first-stage A / D conversion circuit 103 performs cyclic A / D conversion, the accuracy required for the second-stage A / D conversion is compared with that in the first stage. Can be lowered.
  • the second-stage A / D conversion circuit 105 holds the residual value RD and generates an M-bit second digital value SD2.
  • the first cyclic A / D conversion circuit 103 provides the residual value RD to the A / D conversion circuit 105
  • the first cyclic A / D conversion of the next analog signal can be performed.
  • the A / D converter 101 since the A / D conversion circuit 105 on the second stage surface holds the residual value RD, after the holding, the A / D conversion circuit 103 on the first stage receives from the image sensor.
  • the following signal processing can be performed to provide pipeline processing.
  • the integration type A / D conversion circuit and the successive approximation type A / D conversion circuit in the A / D conversion circuit 105 in the second stage can include, for example, a sample / hold circuit.
  • the N-bit partial bit string of the upper A / D conversion circuit 103 and the M bit partial bit string of the lower A / D conversion circuit 105 are obtained.
  • the data conversion circuit 109 generates an M + N-bit digital signal from these bit strings.
  • FIG. 2 is a diagram schematically showing a circuit block of a CMOS image sensor circuit including the A / D converter shown in FIG.
  • the vertical shift register 11 supplies control signals Ri, Si, and TXi supplied to the pixels 13 constituting the image array 12, and the signals based on the photocharges obtained in the pixels 13 are arrayed in the cyclic A / D converter 103. 14 for transmission.
  • the array 14 includes a plurality of basic circuits shown in FIG. 1, and can process signals from the respective pixels 13 in parallel.
  • the A / D conversion result for each IH in the A / D conversion is stored in the data register 15 and is read out after A / D conversion by horizontal scanning by a control signal from the horizontal shift register 16.
  • the digital value is an expression having three values, that is, a redundant expression
  • the digital value of the redundant expression is converted into a binary number of the non-redundant expression by the redundant expression-non-redundant expression conversion circuit 17 after being read by horizontal scanning.
  • the A / D converter 101 is used in an image sensor circuit including pixels arranged in an array.
  • the pixel 13 includes a sensor circuit 13a including a photodiode PDi and an amplifier circuit 13b that amplifies a sensor signal from the sensor circuit 13a.
  • the pixel 13 receives the reset signal and initializes the internal state. After this initialization, the pixel 13 provides an electrical signal corresponding to the light received by the photodiode PDi.
  • the electrical signal includes not only significant signal components but also noise components such as reset noise.
  • Each pixel 13 includes a photodiode PDi for converting light into electric charge and several MOS transistors T1 to T4.
  • the movement of charge is controlled by the transistor T1 responding to the control signal TXi
  • the initialization of the charge is controlled by the transistor T2 responding to the control signal Ri
  • the selection of the pixel is controlled by the transistor T3 responding to the control signal Si.
  • the Transistor T4 responds to the potential at node J1 between transistors T1 and T2.
  • reset noise is generated in response to the reset operation.
  • the voltage output from each pixel 13 includes fixed pattern noise unique to each pixel. Random noise is generated by an element connected to the input of the A / D converter 101.
  • Each pixel 13 is arranged in a matrix, and a signal from the pixel 13 includes a first signal level signal including a noise component and a second signal level signal including a signal component superimposed on the noise component (see FIG. 6). Are transmitted to the array 14 of the A / D converter 101 via a signal line connected to the amplifier circuit 13b.
  • FIG. 3 is a diagram illustrating an example of a circuit that provides the first cyclic A / D conversion circuit 103.
  • FIG. 4 is a diagram schematically showing circuit connections in main operation steps of the cyclic A / D converter shown in FIG.
  • the cyclic A / D converter 103 includes a gain stage 25, a sub A / D conversion circuit 27, a logic circuit 29, and a D / A conversion circuit 21.
  • the gain stage 25 includes an input 25a for receiving the analog signal V IN to be converted to a digital value, and an output 25b to provide one cyclic every calculation value (residual value for each cyclic) V OP.
  • the gain stage 25 includes a single-ended operational amplifier circuit 23 and first to third capacitors 26, 28, and 30.
  • the operational amplifier circuit 23 has a first input 23a, an output 23b, and a second input 23c, and the phase of the signal of the output 23b is inverted from the phase of the signal applied to the first input 23a.
  • the first and second inputs 23a and 23c are an inverting input terminal and a non-inverting input terminal, respectively, and the output 23b is a non-inverting output terminal.
  • a second input 23c of the operational amplifier circuit 23 is connected to a reference potential line L COM, also receives a reference voltage V COM.
  • the sub A / D conversion circuit 27 generates a digital signal D in accordance with the signal V OP from the output 25b of the gain stage 25.
  • the A / D conversion circuit 27 can include, for example, two comparators 27a and 27b.
  • the comparators 27a and 27b respectively compare the input analog signal with respective predetermined reference signals V RCL and V RCH and provide comparison result signals DP0 and DP1 as shown in FIG.
  • the reference signals V RCH and V RCL in the A / D conversion circuit 27 are provided by voltage sources 37a and 37b, respectively.
  • the digital signal D indicates an A / D conversion value for each round.
  • the digital signal D has, for example, 2 bits (DP0, DP1), and each bit (DP0, DP1) can take “1” or “0”.
  • the logic circuit 29 generates a control signal V CONT (for example, ⁇ DH , ⁇ DL , ⁇ DS ) corresponding to the digital signal D. If necessary, in sub A / D converter circuit 27, for example using one comparator a time-sharing, the operation value V OP while compared with the reference signal, it can provide a signal DP0, DP1 indicating the comparison result.
  • the gain stage 25 can include a calculation operation and a holding operation.
  • the calculation operation the calculation value V OP is generated by the calculation amplifier circuit 23 and the first to third capacitors 26, 28, and 30.
  • the holding operation the calculated value V OP is held in the first and second capacitors 26 and 28.
  • the first and second capacitors 26 and 28 are connected to the first and second outputs 21a and 21b of the D / A conversion circuit 21, respectively.
  • the switch circuit 31 of the D / A conversion circuit 21 can provide at least one of the voltage signals V RH and V RL to the first output 21a in response to the control signal V CONT , and the voltage signal V RH , At least one of the V RL can be provided to the second output 21b. Therefore, in the calculation operation, the gain stage 25 is switched from the D / A conversion circuit 21 to three types by switching and applying the voltage signals V RH and V RL to one end of the capacitors 26 and 28 using the switch circuit 31. Operates like receiving a voltage signal.
  • a voltage signal VRH is provided.
  • D / A conversion circuit 21, in response to a third value of the digital signal (DP0, DP1) (D 0), provides a voltage signal V RL to the capacitor 26.
  • the cyclic A / D conversion circuit 103 when the first and second voltage signals of the D / A conversion circuit are provided to the capacitors 26 and 28, respectively, two kinds of voltage signals are passed through the capacitors 26 and 28. Are synthesized.
  • Part (b) of FIG. 2 is a diagram showing conversion characteristics between the calculated value VOP and the digital value for each round. Range of digital signal operation value VOP .
  • V RCL V OP .
  • D 1, V RCH ⁇ V OP ⁇ V RCL .
  • D 2
  • V OP V RCH (1). It becomes.
  • the sub A / D conversion circuit 27 compares the calculated value VOP from the gain stage 25 with two predetermined reference signals to generate a redundant code (a ternary digital signal).
  • the D / A conversion circuit 21 provides the gain stage 25 with at least one of the first and second voltage signals V RH and V RL in response to the control signal V CONT .
  • the D / A conversion circuit 21 includes first and second outputs 21 a and 21 b and a switch circuit 31.
  • the switch circuit 31 provides either the first or second voltage signal V RH or V RL to the first output 21 a and the first and second voltages to the second output 21 b.
  • One of the two voltage signals V RH and V RL is provided.
  • the voltage signals V RH and V RL are provided by the first and second voltage sources 33 and 34.
  • the first voltage source 33 provides a voltage VRH .
  • the second voltage source 34 provides the voltage VRL .
  • the output 33 a of the first voltage source 33 is connected to the output 21 a through the switch 31 a in the switch circuit 31 and is connected to the output 21 b through the switches 31 a and 31 c in the switch circuit 31.
  • the output 34 a of the second voltage source 34 is connected to the output 21 a via the switches 31 b and 31 c in the switch circuit 31 and is connected to the output 21 b via the switch 31 b in the switch circuit 31.
  • the first and second outputs 21a and 21b of the D / A conversion circuit 21 are connected to one ends 26a and 28a of the first and second capacitors 26 and 28, respectively. Opening and closing of the switches 31a to 31c is controlled by control signals ⁇ DH , ⁇ DS , ⁇ DL from the logic circuit 29, respectively, so that the values of the digital signals DP0, DP1 are control signals ⁇ DH , ⁇ DS , ⁇ DL Determine which of these will be active.
  • the D / A conversion circuit 21 provides a value as shown in FIG. Relationship (2).
  • the gain stage 25 includes a plurality of switches for connecting the capacitors 26, 28 and 30 and the operational amplifier circuit 23. Although these switches are shown in FIG. 3, the arrangement of the switches 43, 47, 49, 51, 53, 55 is an example. These switches 43, 47, 49, 51, 53, 55 are controlled by the clock generator 41.
  • an initial storage operation is performed.
  • the analog signal VIN is stored in the capacitors 26, 28, and 30. Capacitors 26, 28, 30 are connected in parallel to each other for storage. Further, the initial analog signal VIN is provided to the sub A / D conversion circuit 27.
  • the cyclic A / D converter 103 includes first switch means for storing the analog signal VIN in the capacitors 26, 28 and 30. The first analog signal VIN is supplied to the A / D conversion circuit 27 by the first switch means.
  • the A / D conversion circuit 27 generates a digital signal D. This signal D is provided to the logic circuit 29, and the logic circuit 29 generates a control signal V CONT for controlling the D / A conversion circuit 21.
  • the terminal 26a of the capacitor 26 is connected to the input 25a via the switch 43, and the terminal 28a of the capacitor 28 is connected to the input 25a via the switches 31c and 43.
  • the terminal 30a of the capacitor 30 is connected to the input 25a via the switches 43 and 51, and the reference potential is supplied to the terminals 26b and 28b of the capacitors 26 and 28 via the switches 49 and 53.
  • a reference potential is supplied to 30b via a switch 53.
  • the terminal 30a and the output 23b of the capacitor 30 are separated by the switch 55, and the output 23b is separated from the input 25a by the switch 55.
  • the gain stage 25 connects the input 23 a and the output 23 b of the operational amplifier circuit 23 to each other, the reference potential V COM is generated at the output 23 b of the operational amplifier circuit 23.
  • the sub A / D conversion circuit 27 receives the original analog signal VIN and generates a digital signal D in response to the clock ⁇ c.
  • the terminal 26a of the capacitor 26 and the terminal 28a of the capacitor 28 are connected via a switch 31c, a separate switch can be provided for this connection.
  • step S102 of part (b) and part (c) of FIG. 4 an arithmetic operation is performed.
  • the gain stage 25 generates the arithmetic value V OP by the operational amplifier circuit 23 and the capacitors 26, 28 and 30.
  • the capacitor 30 is connected between the output 23b and the input 23a of the operational amplifier circuit 23, and the capacitors 26 and 28 are connected between the D / A conversion circuit 21 and the input 23a.
  • Cyclic A / D converter 101 includes second switch means for arithmetic operations. Depending on the value of the control signal V CONT , the D / A conversion circuit 21 provides the voltage signal V DA1 and / or V DA2 to the gain stage 25.
  • V OP (1 + C 1 / C 2 ) ⁇ V IN ⁇ V R (3).
  • C 1 C 1a + C 1b (4). It is.
  • V R (C 1a ⁇ V RH + C 1b ⁇ V RL ) / C 2 .
  • V R (C 1a + C 1b ) ⁇ V RL / C 2 .
  • V OP 2 ⁇ V IN ⁇ V R (6).
  • the relationship (3) is also rewritten as the relationship (7) as follows.
  • V R V RH .
  • V R (V RH + V RL ) / 2.
  • V R V RL . That is, the D / A conversion circuit 21 generates three values of V RH , V RL, or a voltage at the midpoint (V RH + V RL ) / 2 with respect to the ternary A / D conversion value.
  • the deviation of the absolute values of the reference voltages V RH and V RL does not affect the linearity of the A / D conversion characteristics, and only the accuracy of generating the midpoint voltage affects the linearity.
  • the capacitance ratio accuracy of the capacitor defines this midpoint voltage. In the semiconductor integrated circuit, the accuracy of the capacitance ratio is much higher than the accuracy of the resistance ratio, and a highly accurate A / D converter 103 can be provided.
  • step S103 of part (d) of FIG. 4 a storing operation is performed.
  • the calculated value V OP on the output 23 b of the operational amplifier circuit 23 is stored in the first and second capacitors 26 and 28.
  • Capacitors 26, 28 are connected in parallel to each other for storage.
  • Cyclic A / D conversion circuit 103 includes third switch means for storing operation value VOP . Further, the operation value V OP is provided to the A / D conversion circuit 27 as an analog signal by the third switch means.
  • the terminal 26a of the capacitor 26 is connected to the output 23b via the switches 51 and 55, and the terminal 28a of the capacitor 28 is output via the switches 31c, 51 and 55.
  • the reference potential is supplied to the terminals 26b and 28b of the capacitors 26 and 28 through the switch 47.
  • Terminals 26a, 28a of capacitors 26, 28 are separated from input 25a by switch 43, and terminals 26b, 28b of capacitors 26, 28 are separated from input 23a by switch 49.
  • the input 23a of the operational amplifier circuit 23 becomes the reference potential VCOM .
  • the calculated value V OP is provided to the sub A / D conversion circuit 27 by the third switch means (switch 55 in this embodiment).
  • step S104 of FIG. 4E steps S102 and S103 are repeated to generate a digital signal sequence. This repetition is performed until an A / D conversion result having a predetermined number of bits is obtained. For example, if L cycles are performed, a resolution corresponding to approximately L + 1 bits can be obtained.
  • a subsequent A / D conversion circuit will be described.
  • the A / D conversion circuit 105 can include integral A / D conversion.
  • the A / D conversion circuit (in this embodiment, a single scope type A / D conversion circuit) 105 will be described.
  • the single scope type A / D conversion circuit includes a ramp signal generation circuit 61, a comparator 63, a Gray code counter 65, and a data latch 67.
  • the data latch 67 receives the count value of the Gray code counter 65.
  • the comparator 63 compares an input 63a that receives the final residual value RD of the first stage A / D conversion circuit 103 and an input 63b that receives the ramp signal V RAMP from the ramp signal generation circuit 61, and compares these signals. It has an output 63c that provides the result. Comparator 63 compares residual value RD with ramp signal V RAMP and provides a decision signal to storage control input LOAD of data latch 67. In response to this latch signal, the data latch 67 latches the gray code count value at that time. The latched gray code count value indicates the lower A / D conversion value.
  • the comparator 63 includes a capacitor 71, an inverting amplifier 72, a capacitor 73, an inverting amplifier 74, and an inverting amplifier 75, and these circuit elements 71 to 75 are connected in series.
  • the switch S3 is connected to the input 72a and the output 72b of the inverting amplifier 72
  • the switch S4 is connected to the input 73a and the output 73b of the inverting amplifier 73.
  • One end of the capacitor 71 is connected to the input 63a via the switch S1, and the output 75b of the inverting amplifier 75 is connected to the output 63c.
  • the input 75a of the inverting amplifier 75 is connected to the output 74b.
  • One end of the capacitor 71 is connected to the ramp signal generation circuit 61 via the switch S2, and receives signals V RH and V RL via the switches S5 and S6, respectively.
  • MIS type transistors can be used as these switches.
  • the switch S1 is turned on, the final residual value RD is received from the input 63a of the comparator 63, and the comparison level of the comparator is sampled. This sample is performed by first turning on the switches S3 and S4 and then turning off the switches S3 and S4. However, in order to reduce an error caused by charge injection by the switch S3, the switch S3 is turned off first and the switch S4 is turned off. It is better to turn it off after a slight delay. Thereafter, the switch S2 is turned on and connected to the ramp signal generator 61.
  • the comparator output 63c is inverted, and the time is measured using a counter to obtain a lower-order A / D conversion value.
  • the Gray code counter 65 is operated, and the content of the data latch 67 changes according to the output of the counter. Since the output 63c of the comparator 63 is connected to the control input LOAD of the data latch, the output of the counter 65 is stored in the data latch by the inversion of the output value of the comparator 63.
  • a reference signal V RH is provided via the switch S5 and a reference signal V RL is provided via the switch S6 to the comparator 63 in order.
  • a / D conversion is performed. These A / D conversions may be performed during a period when the image sensor is not operated or during a vertical blanking period of the image sensor.
  • Codes NS, NH, and NL are generated for the residual value RD, the reference signal V RH , and the reference signal V RL , respectively.
  • NF (NS-NL) / (NH-NS). Represents a standardized A / D conversion value. Since this NF ideally takes a value from 0 to 1, a high resolution can be obtained by combining the lower A / D conversion value represented by M bits and the upper cyclic A / D conversion value. Get the output.
  • the second-stage A / D conversion circuit 105 When the second-stage A / D conversion circuit 105 performs single slope A / D conversion, it is possible to provide A / D conversion with good linearity.
  • the single slope type A / D conversion circuit has an advantage that the circuit configuration is very simple, but a long conversion time is required to obtain high resolution.
  • the first stage A / D conversion circuit 103 performs cyclic A / D conversion. Therefore, the resolution required for the second stage A / D conversion can be made lower than that of the first stage. Therefore, the second stage A / D conversion circuit can be operated at high speed, and the advantages of the single slope type A / D conversion can be utilized.
  • a ramp signal generation circuit 61 may be provided for each column of the image sensor. According to this A / D converter, the ramp waveform can be prevented from being temporally shifted at the right end and the left end of the column in time. Alternatively, the ramp signal generation circuit 61 may be provided in common for all columns of the image sensor. This A / D converter can be realized with a small area.
  • FIG. 6 is a drawing schematically showing a timing chart of an A / D converter including a combination of a cyclic A / D converter circuit and a single scope A / D converter circuit.
  • four cycles are performed in the cyclic A / D conversion.
  • the switch is turned on by the control signal ⁇ s and the reset level VR is sampled (S1 in FIG. 6).
  • the sampling signal is A / D converted (A1 in FIG. 6) to generate a partial A / D conversion value and a first residual value.
  • the switch is turned on by the control signal ⁇ 3 to sample the first residual value (S2 in FIG. 6).
  • sampling signal is subjected to A / D conversion (A2 in FIG. 6) to generate a partial A / D conversion value and a second residual value. Subsequently, sampling (S3 and S4 in FIG. 6) and A / D conversion (A3 and A4 in FIG. 6) are performed to obtain a total of four high-order bits.
  • the residual value in the final cycle (A4) is sampled by the single slope type A / D conversion circuit 105 during the sampling period SP for the lower A / D conversion circuit. Thereafter, the single slope type A / D conversion on the lower side is performed in the period ADC. An interval is provided between the period SP and the period ADC to avoid performing A / D conversion on the lower side during the period in which the pixel transfer gate signal TX changes. If not necessary, A / D conversion on the lower side can be started without this period.
  • the residual value from the cyclic A / D conversion circuit 103 is once sampled in the comparator of the single slope A / D conversion circuit, it is used for the cyclic operation for the next signal VS in the higher-order A / D conversion circuit. Sampling can begin.
  • the A / D conversion circuit 105 on the lower side is performing single slope type A / D conversion for the reset level VR, the transfer transistor T1 in the pixel 13 is operated, and the signal level VS is applied to the column line.
  • this signal is sampled to the A / D conversion circuit 103 on the upper side in parallel. Thereafter, cyclic A / D conversion of the signal level VS is performed.
  • the single slope A / D conversion of the reset level VR has been completed. Therefore, the residual value of the signal level VS is sampled during the single slope A / D conversion period SP. This A / D conversion is performed in a period during which the reset level VR of the next pixel circuit is sampled by the cyclic A / D conversion circuit in the next cycle.
  • the two A / D converter circuits 103 and 105 can be operated in parallel at the same time. High-speed conversion can be realized.
  • the lower side A / D conversion is performed in the period after the A / D conversion A1 period in addition to the period S1 of the cyclic A / D conversion. You may go.
  • the cyclic A / D conversion circuit shown in FIG. 3 generates a ternary redundant code for each cyclic A / D conversion output.
  • a ternary redundant code for each cyclic A / D conversion output.
  • the cyclic A / D conversion circuit 103 a shown in FIG. 7 can be used in place of the cyclic A / D conversion circuit 103.
  • the cyclic A / D conversion circuit 103a has the conversion characteristics shown in part (a) of FIG. 8 when the comparator 27c has no offset.
  • the cyclic A / D conversion circuit 103a receives a sub-A / D conversion circuit including a single comparator 27c, a D / A conversion circuit 22c, and a control signal for the D / A conversion circuit 22c as a 1-bit partial conversion value. And a logic circuit 29c generated from the above.
  • the circuit configuration of the cyclic A / D converter used in this method is simpler than the circuit configuration shown in FIG.
  • the comparator 27c of the sub A / D conversion circuit Even when there is a slight offset, it is possible to prevent an error (offset error) caused by the offset from affecting the lower-order A / D conversion value.
  • the offset error is amplified at an amplification factor of the capacitor ratio (twice) each time the cycle in the upper A / D conversion is repeated.
  • the data conversion circuit 109 receives a bit string from the storage circuit 107.
  • the N bit partial bit string of the upper A / D conversion circuit 103 and the M bit partial bit string of the lower A / D conversion circuit 105 are provided to the data conversion circuit 109.
  • 9A shows a data conversion circuit 109a that generates an M + N-bit digital signal from an N-bit redundant partial bit string and an M-bit partial bit string. It is expressed as follows as the input analog value N + M digital values X 0 bits.
  • X 0 D 0 ⁇ 2 ⁇ 1 + D 1 ⁇ 2 ⁇ 2 + D 2 ⁇ 2 ⁇ 3 + ..
  • D i 1, 2, 3,... N ⁇ 1).
  • the array of full adders generates signals (A 0 , A 1 , A 2 , A 3 to A N-1 ) indicating the converted bit string.
  • the full adder 81a generates a bit string (A 0 , A 1 ). Bit A 0 is the output of the carry c, and bit A 1 is the output of the added value s.
  • the carry signal propagates from the full adder 81n to the arrangement direction of the full adder 81a.
  • the full adder 81n is augend D1 (N-1), subjected to D2 (N-1) and the carry input B 0.
  • the bit strings B 1 , B 2 to B M ⁇ 1 from the lower A / D conversion circuit are not substantially processed by the data conversion circuit 109a, and the bit strings A N ⁇ 2 , A N ⁇ 3 to A N + M Provided as -1 .
  • FIG. 9B shows a data conversion circuit 109b that generates an M + N-bit digital signal from an N-bit non-redundant partial bit string and an over-range M-bit partial bit string.
  • a single slope type A / D conversion is performed on the residual value after N cyclic operations and a normalization process is performed on the output value to obtain an M-bit A / D conversion value.
  • the residual value X N is in the range from -0.5 to +1.5, when performing A / D conversion process to the value of this range, it is expressed as: it can.
  • X 0 D 0 ⁇ 2 ⁇ 1 + D 1 ⁇ 2 ⁇ 2 + D 2 ⁇ 2 ⁇ 3 +... + X N ⁇ 2 ⁇ (N ⁇ 1) .
  • X N ⁇ B 0 + (1 + B 1 ) ⁇ 2 ⁇ 1 + B 2 ⁇ 2 ⁇ 2 +... + B M ⁇ 1 ⁇ 2 ⁇ (M ⁇ 1) .
  • the data conversion circuit 109b includes n full adders 82a, 82b, 82c to 82n, and a half adder 83.
  • Each full adder 82a to 82n generates an addition value s and a carry c.
  • the array of full adders generates signals (A 0 , A 1 , A 2 , A 3 to A N-1 ) indicating the converted bit string.
  • the half adder 83 receives the fixed input 1 and the lower partial bit value B 1 and generates an added value A N ⁇ 2 .
  • the remaining bit strings B 2 to B M ⁇ 1 from the A / D conversion circuit on the lower side are provided as bit strings A N ⁇ 3 to A N + M ⁇ 1 without being substantially processed by the data conversion circuit 109b.
  • the cyclic A / D conversion circuit 103 can perform correlated double sampling using an analog signal. By the correlated double sampling, the component of the reset level VR can be removed from the signal level VS from the pixel 13.
  • FIG. 10 is a diagram showing a circuit connection and timing chart for analog processing of correlated double sampling.
  • the reset level VR is applied to the capacitors 26 and 28 for the period SR (CDS ).
  • the signal levels VS are sampled in the capacitors 26 and 28 in the period SS (CDS).
  • a difference value VR ⁇ VS
  • This difference value can be A / D converted by a 1-bit method or a 1.5-bit method.
  • the cyclic A / D conversion circuit 103 on the upper side performs four cyclic operations (S1, A1, S2, A2, S3, A3, S4). , A4) and the residual value in the fourth round is provided to the lower A / D conversion circuit 105 in the period SP.
  • the lower A / D conversion circuit 105 performs lower A / D conversion in the period ADC.
  • FIG. 11 is a diagram showing a successive approximation A / D conversion circuit for A / D conversion at the second stage.
  • the successive approximation A / D conversion circuit 91 receives the residual RD from the first-stage cyclic A / D conversion circuit 103.
  • the successive approximation A / D conversion circuit 91 performs 4-bit A / D conversion.
  • the successive approximation A / D conversion circuit 91 includes an array of capacitors 92a, 92b, 92c, 92d, and 92e for sampling the residual value RD from the first-stage cyclic A / D conversion circuit 103.
  • the capacitor 92e has the same capacitance as the capacitor 92d. Sampling is performed by switches 93a, 93b, 93c, 93d, and 93e connected between the input line connected to the cyclic A / D converter circuit 103 and one ends of the capacitors 92a, 92b, 92c, 92d, and 92e, respectively.
  • switches 93a to 93e are controlled by a control signal ⁇ sd.
  • Capacitors 92a, 92b, 92c, to one end of the 92d, the switch 94a, 94b, 94c, are connected to the reference signal V RH through 94d.
  • Capacitors 92a, 92b, 92c, 92d, to one end of the 92e, switches 95a, 95b, 95c, 95d, are connected to the reference signal V RL through 95e. Opening and closing of the switches 95a to 95e is controlled by an inverted signal (denoted as _ ⁇ sd) of the control signal ⁇ sd.
  • Opening and closing of the switches 94a to 94d is controlled by the successive approximation register 96.
  • the other ends of the capacitors 92a to 92e are connected to an input 97a (for example, an inverting input) of an amplifier (comparator) 97, and the other input 97b (for example, a non-inverting input) is connected to a virtual ground (for example, GND).
  • the output 97c (for example, non-inverted output) of the amplifier 97 is connected to the input 96a of the successive approximation register 96 and controls the successive approximation register 96.
  • a switch 98 is connected between an input 97a and an output 97c of the amplifier 97, and is controlled by a control signal ⁇ s.
  • the amplifier 97 operates in response to the clock ⁇ c.
  • the switches 93a to 93e are closed, and the residual value RD is sampled into an array of capacitors 92a to 92e.
  • the input 97a of the amplifier 97 is grounded or is short-circuited using the switch 98 to set the virtual contact potential.
  • this virtual ground potential is set to 0 volts.
  • the switches 98, 93a to 93e (clocks ⁇ s, ⁇ sd) are opened, and a 4-bit code is set in the 4-bit successive approximation register 96.
  • the capacitor array D / A converter is operated by this 4-bit code.
  • DD3 “1”
  • D3L Set to “0”.
  • D3H "0”
  • D3L "1”.
  • the net charge on the input 97a of the amplifier 97 when the residual value RD is sampled into the capacitor array is the net charge on the input 97a of the amplifier 97 when the capacitor array is connected to the reference power sources VRH and VRL under the control of the register 96.
  • This charge is referred to as Q NET ).
  • the second-stage A / D conversion circuit 105 When the second-stage A / D conversion circuit 105 performs successive approximation A / D conversion, the resolution required for the successive approximation A / D conversion circuit is not high. Therefore, the second-stage A / D conversion circuit can have a small circuit scale, and the advantage of successive approximation can be utilized. In general, in order to obtain high resolution in a successive approximation A / D converter circuit, the number of parts (for example, resistors and capacitors) constituting the A / D converter circuit increases exponentially. The second-stage A / D conversion circuit 105 performs successive approximation A / D conversion, but an A / D conversion circuit with high resolution is not required.
  • the overrange method can also be applied when the second-stage A / D conversion circuit 105 performs successive approximation A / D conversion.
  • cyclic A / D conversion circuits are provided for the upper digit and the lower digit, respectively, and a pipeline operation is performed, thereby increasing the conversion speed and reducing the power consumption.
  • the second-stage A / D conversion circuit performs cyclic A / D conversion
  • the first-stage A / D conversion circuit performs cyclic A / D conversion
  • the second-stage cyclic A / D conversion The circuit does not require high conversion accuracy. Therefore, the second-stage cyclic A / D converter circuit is smaller than the first-stage cyclic A / D converter circuit, for example, a 1/2 L size capacitor and / or a smaller size. The power consumption in the second stage A / D conversion circuit can be greatly reduced.
  • FIG. 12 is a drawing showing two cyclic A / D conversion circuits connected in series.
  • the two cyclic A / D conversion circuits 103 and 104 have the same circuit connection with each other except that the element sizes are different.
  • the circuit elements 121, 123, 126, 127, 128, 129, and 130 are used corresponding to the circuit elements 21, 23, 26, 27, 28, 29, and 30 in the first-stage A / D conversion circuit.
  • a correlated double sampling circuit (CDS circuit) 102 including an analog correlated double sampling (CDS) capacitor and a buffer circuit is connected to the input of the cyclic A / D conversion circuit 103.
  • CDS circuit correlated double sampling circuit
  • FIG. 13 is a diagram showing an analog CDS operation and an operation of the first-stage cyclic A / D conversion circuit.
  • FIG. 14 shows the operation of the second-stage cyclic A / D converter circuit.
  • FIG. 15 is a diagram showing timing for operating the array of A / D converters shown in FIG. 11 in a column of a CMOS image sensor.
  • the reset level VR from the pixel is sampled in the CDS capacitor CCDS .
  • FIG. 13B after the CDS capacitor CCDS is connected to the operational amplifier circuit 23, the signal level VS from the pixel is sampled.
  • V O (VR ⁇ VS) ⁇ C CDS / C 2 .
  • the sub A / D conversion circuit 27 converts the partial A / D conversion value to this CDS value, as shown in the part (c) of FIG. Generate.
  • the D / A conversion value is added to one end of the capacitors 26 and 28 in accordance with the partial A / D conversion value to perform amplification and residual generation. After the necessary number of cyclic operations are performed in the first-stage A / D conversion circuit, the residual value is provided to the second-stage cyclic A / D conversion circuit 104.
  • FIG. 14 shows the operation
  • the D / A conversion value is added to one end of the capacitors 126 and 128 according to the partial A / D conversion value as shown in FIG. 14B by the same operation as the first stage. Amplification and residual generation.
  • the second-stage cyclic A / D conversion circuit 104 samples the residual value, and generates the partial A / D converted value of the residual value. Indicates. The necessary number of cyclic operations are performed in the second-stage A / D conversion circuit.
  • FIG. 16 is a diagram showing the timing of pipeline processing in the operation of two cyclic A / D conversion circuits connected in series.
  • the pipeline operation shown in the timing diagrams of FIGS. 15 and 16 exceeds the horizontal readout period (1H) of the image sensor, A / D conversion can be performed. In addition, the conversion speed can be increased.
  • the second-stage cyclic A / D conversion circuit 104 the requirements for conversion accuracy and noise are greatly eased. For example, in the first-stage cyclic A / D converter circuit, if four cycles (that is, amplification) are performed, the conversion operation at the second stage is 1/16 the conversion accuracy compared to the operation at the first stage. And the requirement for noise is relaxed. Therefore, the size of the capacitor used in the second-stage circuit can be reduced, and the bias current and transistor size of the amplifier can be reduced. Can be relaxed.
  • the overrange method can also be applied when the second-stage A / D conversion circuit 104 performs cyclic A / D conversion.
  • the A / D conversion circuit is used for the upper and lower digits of the A / D conversion, and the cyclic A / D conversion method is adopted for the upper digits.
  • An A / D converter capable of reducing A / D conversion accuracy in a digit A / D conversion circuit is provided.
  • Successive comparison type A / D conversion circuit 92a to 92d Capacitor 93a to 93e Switch 94a to 94d Switch 95a to 95e Switch 97 ...

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Abstract

　複数のＡ／Ｄ変換回路を用いると共に、その上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路のＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器を提供することを目的とする。Ａ／Ｄ変換器１０１は、第１の巡回型Ａ／Ｄ変換回路１０３とＡ／Ｄ変換回路１０５とを備える。Ａ／Ｄ変換器１０１は、Ａ／Ｄ変換回路１０３及び１０５からの変換結果を格納する記録回路１０７を含む。記録回路１０７は、上位ビット記憶回路１０７ａ及び下位ビット記憶回路１０７ｂを含む。巡回型Ａ／Ｄ変換回路１０３は、アナログ値ＳＡを受けて、このアナログ値ＳＡを示す上位のＮビットの第１デジタル値ＳＤ１及び残差値ＲＤを生成する。Ａ／Ｄ変換回路１０５は、残差値ＲＤを受けて、該残差値ＲＤを示す下位のＭビットの第２デジタル値ＳＤ２を生成する。Ａ／Ｄ変換回路１０５における変換精度をＡ／Ｄ変換回路１０３における変換精度に比べて１／２Ｌに緩和できる。

Description

Ａ／Ｄ変換器
　本発明は、イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器に関する。
　特許文献１には、イメージセンサ用２段階Ａ／Ｄ変換器が記載されている。特許文献２には、イメージセンサのカラムに配置された一段階巡回型Ａ／Ｄ変換器が記載されている。特許文献３には、初段の並列型Ａ／Ｄ変換器を用いて上記ビットのデジタル値を求めると共に、このデジタル値をＤ／Ａ変換して下位ビットのデジタル値を生成する後段の並列型Ａ／Ｄ変換器を含む。特許文献４は、並列型Ａ／Ｄ変換器と、並列型Ａ／Ｄ変換結果をＤ／Ａ変換して入力信号から減算した減算結果をＡ／Ｄ変換して下位ビットを求めるための１ビットセル・パイプライン型Ａ／Ｄ変換器と、並列型Ａ／Ｄ変換器の出力と１ビットセル・パイプライン型Ａ／Ｄ変換器の出力とからアナログ入力信号に対応したデジタルコードを決定する加算器とを開示する。
　非特許文献１には巡回型Ａ／Ｄ変換器が記載されている。非特許文献２には、ＣＭＯＳイメージセンサに適用されたＳＡ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ）－Ａ／Ｄ変換器が記載されている。非特許文献３には、ＣＭＯＳイメージセンサに適用されたシングルスロープ型Ａ／Ｄ変換器が記載されている。
特開２００４－３０４４１３号公報（特許４０６９２０３号） 特開２００５－１３６５４０号公報（特許３９６２７８８号） 特開昭６４－６７０３４号公報 特開平０７－２０２７００号公報
K.Nagaraj,"Efficient circuit configuration for algorithmic analog to digital converters," IEEE Trans. Circuits and Systems II,vol.40， No.12， pp.777-785，1993 S.Matsuo et al., "A very low column FPN and row temporal noise 8.9M-Pixel,60fps CMOS image sensor with 14bit column parallel SA-ADC," Dig. Tech. Papers, Symp. VLSI Circuits, pp.138-139,2008 F. Snoeij, et al., "A CMOS image sensor with a column-parallel multiple-ramp single-slope ADC," Dig. Tech. Papers, ISSCC, pp.506-506、2007
　特許文献１では、アンプを用いてイメージセンサのノイズを低減すると共に、Ａ／Ｄ変換機能を提供する。この回路では、その効果を十分発揮するためには、アンプの利得を高くすることと共に、その利得に対応した必要なＡ／Ｄ変換の分解能（例えば、１６倍のゲインで４ビット）が必要である。これ故に、回路規模が複雑になる。特許文献３及び４では、初段に直並列型Ａ／Ｄ変換器が使用され、初段のＡ／Ｄ変換器から残差値が後段のＡ／Ｄ変換器に提供される。非特許文献２及び３は巡回型Ａ／Ｄ変換回路を開示しない。巡回型Ａ／Ｄ変換回路は、単一の変換回路により低ノイズ及び広ダイナミックレンジを提供可能である。発明者の知見によれば、巡回型Ａ／Ｄ変換回路を他のＡ／Ｄ変換回路或いは別の巡回型Ａ／Ｄ変換回路と直列に接続することにより、単一の巡回型Ａ／Ｄ変換回路の特徴を得ると共に更に利点を得ることができる。
　本発明は、このような背景により為されたものであり、Ａ／Ｄ変換の上位桁及び下位桁用にＡ／Ｄ変換回路を用いると共に、上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路におけるＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器を提供することを目的とする。
　本発明に係る一側面は、イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に提供するＡ／Ｄ変換器である。該Ａ／Ｄ変換器は前記イメージセンサのカラムに配置されている。このＡ／Ｄ変換器は、（ａ）アナログ値を受けると共に、前記アナログ値を示す上位のＮビットの第１デジタル値及び残差値を生成する第１の巡回型Ａ／Ｄ変換回路と、（ｂ）前記残差値を受けると共に、前記残差値を示す下位のＭビットの第２デジタル値を生成するＡ／Ｄ変換回路とを備える。前記第１の巡回型Ａ／Ｄ変換回路は、サブＡ／Ｄ変換回路、論理回路、Ｄ／Ａ変換回路及び演算部を含む。前記サブＡ／Ｄ変換回路は巡回毎にＮ１ビット（Ｎ１＜Ｎ）のデジタル値Ｎビットの第１デジタル値の一部を生成する。前記論理回路は、前記サブＡ／Ｄ変換回路から前記デジタル値を受ける。前記Ｄ／Ａ変換回路は、前記論理回路から信号に応答したＤ／Ａ変換値を生成する。前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型Ａ／Ｄ変換のための帰還経路とを有する。前記演算部は、該入力に受けた入力値を増幅すると共に、該増幅された入力値と前記Ｄ／Ａ変換値との差分を生成して前記出力に提供する。
　このＡ／Ｄ変換器によれば、第１の巡回型Ａ／Ｄ変換回路におけるＬ回（Ｌは２以上）の巡回により、上位のＮビットが生成される。１段目のＡ／Ｄ変換回路は、巡回型Ａ／Ｄ変換におけるＬ回の巡回動作により、２Ｌ倍に増幅された残差成分を提供できる。この増幅された残差成分が下位ビットのためのＡ／Ｄ変換回路に提供される。これ故に、２段目のＡ／Ｄ変換回路における変換精度を1段目のＡ／Ｄ変換回路における変換精度に比べて１／２Ｌまで緩和できる。したがって、２段目のＡ／Ｄ変換回路に、１段目のＡ／Ｄ変換回路より低精度のＡ／Ｄ変換回路を適用できる。
　本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換、積分型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行うことができる。このＡ／Ｄ変換器によれば、１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目のＡ／Ｄ変換に求められる精度は、１段目に比べて低くできる。
　本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、シングルスコープ型Ａ／Ｄ変換回路といった積分型Ａ／Ｄ変換を含むことが好ましい。このＡ／Ｄ変換器においては、２段目のＡ／Ｄ変換回路がシングルスロープ型Ａ／Ｄ変換を行うとき、良好な線形性のＡ／Ｄ変換を提供できる。この回路では、その回路構成が非常に簡単という利点がある一方で、高い分解能を得るためには長い変換時間が必要である。１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目のＡ／Ｄ変換に求められる精度は、１段目に比べて低くできる。これ故に、２段目のＡ／Ｄ変換回路を高速に動作させることができ、シングルスロープ型Ａ／Ｄ変換の利点を利用できる。
　また、本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、逐次比較型Ａ／Ｄ変換回路を含むことが好ましい。このＡ／Ｄ変換器によれば、２段目のＡ／Ｄ変換回路が、逐次比較型Ａ／Ｄ変換を行うとき、逐次比較型Ａ／Ｄ変換回路に高い精度を得るためには、Ａ／Ｄ変換回路を構成する部品数（例えば抵抗やキャパシタ）が指数関数的に増える。しかしながら、２段目のＡ／Ｄ変換回路が、逐次比較Ａ／Ｄ変換を行うとき、この逐次比較Ａ／Ｄ変換回路に求められる精度は高くない。これ故に、２段目のＡ／Ｄ変換回路の回路規模は小さくでき、逐次比較の利点を利用できる。
　さらに、本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換回路を含むことが好ましい。このＡ／Ｄ変換器によれば、１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目の巡回型Ａ／Ｄ変換回路に高い変換精度が必要とされない。これ故に、２段目の巡回型Ａ／Ｄ変換回路は、１段目の巡回型Ａ／Ｄ変換回路に比べて、小さいキャパシタ及び／又は小さいサイズのトランジスタにより構成でき、また２段目のＡ／Ｄ変換回路における消費電力も大きく低減できる。
　本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、前記残差値を保持すると共に、前記第２デジタル値を生成するＡ／Ｄ変換を行う。前記第１の巡回型Ａ／Ｄ変換回路は前記残差値を前記Ａ／Ｄ変換回路に提供した後に、次のアナログ信号の巡回型Ａ／Ｄ変換を行う。このＡ／Ｄ変換器では、２段目のＡ／Ｄ変換回路が残差値を保持するので、保持後に、１段目のＡ／Ｄ変換回路は、イメージセンサからの次の信号の処理を行ってパイプライン処理を提供できる。２段目のＡ／Ｄ変換回路における積分型Ａ／Ｄ変換回路及び逐次比較型Ａ／Ｄ変換回路は例えばサンプル／ホールド回路を含むことができる。
　本発明に係る一側面のＡ／Ｄ変換器では、前記第１の巡回型Ａ／Ｄ変換回路は、Ａ／Ｄ変換処理のために各巡回で前記Ｎビットの各々が３値のデジタル値を有する冗長コードを生成することができる。このＡ／Ｄ変換器によれば、サブＡ／Ｄ変換回路の出力値は１段目のＡ／Ｄ変換回路におけるサブＡ／Ｄ変換回路におけるオフセットの影響を受けない。
　本発明に係る一側面のＡ／Ｄ変換器では、前記第１の巡回型Ａ／Ｄ変換回路は、Ａ／Ｄ変換処理のために各巡回で２値のデジタル値を有する非冗長コードを生成し、前記Ａ／Ｄ変換回路の入力レンジは、前記第１の巡回型Ａ／Ｄ変換回路の入力レンジの電圧範囲より大きいことが好ましい。このＡ／Ｄ変換器によれば、２段目のＡ／Ｄ変換回路はオーバーレンジ特性を有するので、第１の巡回型Ａ／Ｄ変換回路のサブＡ／Ｄ変換回路におけるオフセットがＮ＋ＭビットのＡ／Ｄ変換値に影響することを低減できる。
　本発明に係る一側面のＡ／Ｄ変換器は、前記イメージセンサと前記第１の巡回型Ａ／Ｄ変換回路との間に接続された相関二重サンプリング回路を更に備えることができる。前記イメージセンサの画素回路は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルと生成し、前記相関二重サンプリング回路は前記第１及び第２の信号レベルを受けて、前記アナログ信号を生成し、前記アナログ信号は前記第１の信号レベルと前記第２の信号レベルとの差分を示す。前記相関二重サンプリング回路は前記アナログ信号を前記第１の巡回型Ａ／Ｄ変換回路に提供した後に、前記イメージセンサの別の画素回路からの信号を受けることができる。
　このＡ／Ｄ変換器によれば、Ａ／Ｄ変換前のアナログ信号に対して相関二重サンプリングを行うことできる。この相関二重サンプリングに関して、相関二重サンプリング回路は、当該アナログ信号を第１の巡回型Ａ／Ｄ変換回路に提供した後に、イメージセンサの別の画素回路からの信号を受ける。これ故に、イメージセンサからの信号にパイプライン処理を適用できる。
　本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は第２の巡回型Ａ／Ｄ変換回路を含むことができる。前記第１の巡回型Ａ／Ｄ変換回路は、当該第１の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第１のキャパシタ、第２のキャパシタ、及び第１の演算増幅回路を含み、前記第１のキャパシタのキャパシタンスと前記第２のキャパシタのキャパシタンスとの比は、前記第１の演算増幅回路を用いた増幅における増幅率を規定する。前記第２の巡回型Ａ／Ｄ変換回路は、該第２の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第３のキャパシタ、第４のキャパシタ、及び第２の演算増幅回路を含み、前記第３のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとの比は、前記第２の演算増幅回路による増幅における増幅率を規定する。以下の少なくとも一方が満たされる：前記第３及び第４のキャパシタのサイズがそれぞれ前記第１及び第２のキャパシタのサイズより小さいこと；及び前記第１の演算増幅回路のサイズが前記第２の演算増幅回路のサイズより小さい。このＡ／Ｄ変換器によれば、第２の巡回型Ａ／Ｄ変換回路の変換精度は第１の巡回型Ａ／Ｄ変換回路の変換精度より低くて良いので、それに応じて第２の巡回型Ａ／Ｄ変換回路の回路構成を簡素にできる。
　以上説明したように、本発明に係る上記の側面よれば、Ａ／Ｄ変換の上位桁及び下位桁用にＡ／Ｄ変換回路を用いると共に、上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路におけるＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器が提供される。
図１は、本実施の形態に係る、イメージセンサからの信号をＮ＋Ｍビットのデジタル値に変換するＡ／Ｄ変換器を概略的に示す図面である。 図２は、図１に示されたＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の回路ブロック、及び１段目のＡ／Ｄ変換特性の一例を概略的に示す図面である。 図３は、第１の巡回型Ａ／Ｄ変換回路の一例を示す図面である。 図４は、図３に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。 図５はシングルスコープ型Ａ／Ｄ変換回路の比較器を概略的に示す図面である。 図６は、巡回型Ａ／Ｄ変換回路及びシングルスコープ型Ａ／Ｄ変換回路の組み合わせを含むＡ／Ｄ変換器のタイミングチャートを概略的に示す図面である。 図７は、単一の比較器を用いて部分Ａ／Ｄ変換値を生成する巡回型Ａ／Ｄ変換回路を概略的に示す図面である。 図８は、単一の比較器を用いて部分Ａ／Ｄ変換値を生成する巡回型Ａ／Ｄ変換回路における変換特性（オフセット有り、オフセット無し）を示す図面である。 図９は、データ変換回路を概略的に示す図面である。 図１０は、１段目の巡回型Ａ／Ｄ変換回路における相関二重サンプリングのアナログ処理のための回路接続、及び相関二重サンプリングのアナログ処理のためのタイミングチャートを示す図面である。 図１１は２段目の逐次比較型Ａ／Ｄ変換回路を示す図面である。 図１２に、直列に接続された２つの巡回型Ａ／Ｄ変換回路を示す図面である。 図１３はアナログＣＤＳ動作と初段の巡回型Ａ／Ｄ変換回路の動作を示す図面である。 図１４は、２段目の巡回型Ａ／Ｄ変換回路の動作を示す図面である。 図１５は、直列に接続された２つの巡回型Ａ／Ｄ変換回路の動作のタイミングチャートを示す図面である。 図１６は、直列に接続された２つの巡回型Ａ／Ｄ変換回路の動作におけるパイプライン処理を示す図面である。
　引き続いて、添付図面を参照しながら、イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
　図１は、本実施の形態に係る、イメージセンサからの信号をＮ＋Ｍビット（Ｎが２以上、Ｍは２以上）のデジタル値に変換するＡ／Ｄ変換器を概略的に示す図面である。このＡ／Ｄ変換器１０１の一次元アレイがイメージセンサのカラムに配置されている。アレイにおけるＡ／Ｄ変換器１０１は、イメージセンサのカラム線ＣＯＬに接続されており、カラム線ＣＯＬに接続された画素回路からの信号を処理する。このＡ／Ｄ変換器１０１は、第１の巡回型Ａ／Ｄ変換回路１０３と、Ａ／Ｄ変換回路１０５とを備える。Ａ／Ｄ変換器１０１は、Ａ／Ｄ変換回路１０３及び１０５からの変換結果を格納する記録回路１０７を含むことができる。記録回路１０７は、例えば、上位ビットを格納する上位ビット記憶回路１０７ａ及び下位ビットを格納する下位ビット記憶回路１０７ｂを含む。巡回型Ａ／Ｄ変換回路１０３は、アナログ値ＳＡを受けると共に、このアナログ値ＳＡを示す上位のＮビットの第１デジタル値ＳＤ１及び残差値ＲＤを生成する。Ａ／Ｄ変換回路１０５は、残差値ＲＤを受けると共に、この残差値ＲＤを示す下位のＭビットの第２デジタル値ＳＤ２を生成する。第１の巡回型Ａ／Ｄ変換回路１０３は、サブＡ／Ｄ変換回路２７、論理回路２９、Ｄ／Ａ変換回路２１及び演算部３５を含む。サブＡ／Ｄ変換回路２７は、巡回毎に、Ｎビットの第１デジタル値の一部、つまりＮ１ビット（Ｎ１＜Ｎ）のデジタル値Ｄを生成する。図１には、第１の巡回型Ａ／Ｄ変換回路１０３のための機能ブロックが示されている。論理回路２９は、サブＡ／Ｄ変換回路２７からデジタル値Ｄを受ける。Ｄ／Ａ変換回路３３は、論理回路２９から信号に応答したＤ／Ａ変換値ＳＤＡを生成する。演算部３５は、入力３５ａ、出力３５ｂ、及び演算部３５ｃを含む。出力３５ｂは、巡回型Ａ／Ｄ変換のための帰還経路ＦＢによって入力３５ａに接続される。演算部３５では、出力３５ｂは最終の残差値ＲＤを提供する。入力３５ａは、次の巡回のための現残差値ＲＤ又はアナログ値ＳＡを受ける。アナログ値ＳＡはスイッチφｓを介して入力３５ａに提供される。現残差値ＲＤは、帰還経路ＦＢ上のスイッチφ３を介して入力３５ａに提供される。スイッチφｓ及びφ３は同時に導通することはない。Ａ／Ｄ変換器１０１におけるスイッチは例えばＭＩＳ型トランジスタによって構成される。演算部３５は、入力３５ａにおける入力値を増幅すると共に、該増幅された入力値とＤ／Ａ変換値ＳＤＡとの差分を生成して出力３５ｂ及び帰還経路ＦＢに提供する。演算部３５は、巡回型Ａ／Ｄ変換のための動作、つまり、増幅、Ｄ／Ａ変換値ＳＤＡに応じた差分生成、及びサンプル／ホールド動作を行う。
　このＡ／Ｄ変換器１０１によれば、第１の巡回型Ａ／Ｄ変換回路１０３におけるＬ回の巡回により、上位のＮビットが生成される。１段目のＡ／Ｄ変換回路１０３は、巡回型Ａ／Ｄ変換におけるＬ回の巡回動作により、２Ｌ倍に増幅された残差成分を提供できる。この増幅された残差成分が下位ビットのためのＡ／Ｄ変換回路１０５に提供される。これ故に、２段目のＡ／Ｄ変換回路１０５における変換精度を1段目のＡ／Ｄ変換回路１０３における変換精度に比べて１／２Ｌに緩和できる。したがって、２段目のＡ／Ｄ変換回路１０５に、１段目のＡ／Ｄ変換回路１０３より低精度のＡ／Ｄ変換回路を適用できる。
　Ａ／Ｄ変換器１０１では、Ａ／Ｄ変換回路１０５は、積分型Ａ／Ｄ変換、巡回型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行うことができる。このＡ／Ｄ変換器１０１によれば、１段目のＡ／Ｄ変換回路１０３が巡回型Ａ／Ｄ変換を行うので、２段目のＡ／Ｄ変換に求められる精度を１段目に比べて低くできる。
　２段目のＡ／Ｄ変換回路１０５は、残差値ＲＤを保持すると共に、Ｍビットの第２デジタル値ＳＤ２を生成する。第１の巡回型Ａ／Ｄ変換回路１０３は残差値ＲＤをＡ／Ｄ変換回路１０５に提供した後に、次のアナログ信号の巡回型Ａ／Ｄ変換を行うことができる。このＡ／Ｄ変換器１０１によれば、２段面のＡ／Ｄ変換回路１０５が残差値ＲＤを保持するので、保持後に、１段目のＡ／Ｄ変換回路１０３は、イメージセンサからの次の信号の処理を行って、パイプライン処理を提供できる。２段目のＡ／Ｄ変換回路１０５における積分型Ａ／Ｄ変換回路及び逐次比較型Ａ／Ｄ変換回路は、例えばサンプル／ホールド回路を含むことができる。
　上記のような２段のＡ／Ｄ変換により、上位側のＡ／Ｄ変換回路１０３のＮビットの部分ビット列及び下位側のＡ／Ｄ変換回路１０５のＭビットの部分ビット列が得られる。データ変換回路１０９は、これらのビット列からＭ＋Ｎビットのデジタル信号を生成する。
　図２は、図１に示されたＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の回路ブロックを概略的に示す図面である。垂直シフトレジスタ１１は、イメージアレイ１２を構成する画素１３に与えられる制御信号Ｒｉ、Ｓｉ、ＴＸｉを供給し、各画素１３において得られた光電荷による信号を巡回型Ａ／Ｄ変換器１０３のアレイ１４へ伝送する。アレイ１４は、図１に示される複数の基本回路を含み、また各画素１３からの信号を並列して処理できる。Ａ／Ｄ変換におけるＩＨごとのＡ／Ｄ変換結果は、データレジスタ１５に格納され、水平シフトレジスタ１６からの制御信号により水平走査によってＡ／Ｄ変換後に読み出される。そのデジタル値が３値を取る表現、すなわち冗長表現であるとき、水平走査で読み出した後に、冗長表現のデジタル値は、冗長表現－非冗長表現変換回路１７によって非冗長表現の２進数に変換される。
　図２の（ａ）部を参照すると、Ａ／Ｄ変換器１０１が、アレイ状に配置された画素を含むイメージセンサ回路に用いられている。画素１３は、フォトダイオードＰＤｉを含むセンサ回路１３ａと、センサ回路１３ａからのセンサ信号を増幅する増幅回路１３ｂとを含む。画素１３は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素１３は、フォトダイオードＰＤｉが受けた光に対応する電気信号を提供する。電気信号は、有意な信号成分だけでなくリセットノイズ等のノイズ成分も含む。各画素１３は光を電荷に変換するためのフォトダイオードＰＤｉと、いくつかのＭＯＳトランジスタＴ１～Ｔ４とを備える。また、制御信号ＴＸｉに応答するトランジスタＴ１より電荷の移動が制御され、制御信号Ｒｉに応答するトランジスタＴ２より電荷の初期化が制御され、制御信号Ｓｉに応答するトランジスタＴ３より画素の選択が制御される。トランジスタＴ４はトランジスタＴ１とＴ２との接続点Ｊ１の電位に応答する。各画素１３では、リセット動作に応答してリセットノイズが発生される。また、各画素１３から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、Ａ／Ｄ変換器１０１の入力に接続される素子等により発生される。各画素１３はマトリクス状に配置され、画素１３からの信号は、ノイズ成分を含む第１の信号レベルの信号と該ノイズ成分に重畳した信号成分を含む第２の信号レベルの信号（図６に示される信号ＶＲ、ＶＳ）であり、増幅回路１３ｂに接続された信号線を介してＡ／Ｄ変換器１０１のアレイ１４に伝送される。
　図３は、第１の巡回型Ａ／Ｄ変換回路１０３を提供する回路の一例を示す図面である。図４は、図３に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。巡回型Ａ／Ｄ変換器１０３は、ゲインステージ２５と、サブＡ／Ｄ変換回路２７と、論理回路２９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ２５は、デジタル値に変換されるアナログ信号ＶＩＮを受ける入力２５ａ、及び一巡回毎の演算値（各巡回毎の残差値）ＶＯＰを提供する出力２５ｂを含む。また、ゲインステージ２５は、シングルエンド型の演算増幅回路２３、及び第１～第３のキャパシタ２６、２８、３０を含む。演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを有し、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転している。例えば、第１及び第２の入力２３ａ、２３ｃは、それぞれ、反転入力端子及び非反転入力端子であり、出力２３ｂは、非反転出力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線ＬＣＯＭに接続され、また基準電位ＶＣＯＭを受ける。サブＡ／Ｄ変換回路２７は、ゲインステージ２５の出力２５ｂからの信号ＶＯＰに応じてデジタル信号Ｄを生成する。
　Ａ／Ｄ変換回路２７は、例えば２つのコンパレータ２７ａ、２７ｂを含むことができる。コンパレータ２７ａ、２７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号ＶＲＣＬ、ＶＲＣＨと比較すると共に、図１に示されるように、比較結果信号ＤＰ０、ＤＰ１を提供する。Ａ／Ｄ変換回路２７における基準信号ＶＲＣＨ、ＶＲＣＬは、それぞれ、電圧源３７ａ、３７ｂによって提供される。デジタル信号Ｄは、一巡回毎のＡ／Ｄ変換値を示す。デジタル信号Ｄは、例えば２ビット（ＤＰ０、ＤＰ１）を有しており、各ビット（ＤＰ０、ＤＰ１）は、「１」または「０」を取りうる。巡回型Ａ／Ｄ変換器１０３は、ビット（ＤＰ０、ＤＰ１）の組み合わせにより一巡回毎のデジタル値は第１～第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。論理回路２９は、デジタル信号Ｄに応じた制御信号ＶＣＯＮＴ（例えばφＤＨ、φＤＬ、φＤＳ）を生成する。必要な場合には、サブＡ／Ｄ変換回路２７では、例えば１つのコンパレータを時分割で用いて、演算値ＶＯＰを基準信号と比較すると共に、比較結果を示す信号ＤＰ０、ＤＰ１を提供できる。
　ゲインステージ２５は、演算動作及び保持動作を含むことができる。演算動作では、演算増幅回路２３及び第１～第３のキャパシタ２６、２８、３０により演算値ＶＯＰを生成する。保持動作では、演算値ＶＯＰを第１及び第２のキャパシタ２６、２８に保持する。
　この巡回型Ａ／Ｄ変換器１０３によれば、第１及び第２のキャパシタ２６、２８は、それぞれ、Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂに接続されている。また、Ｄ／Ａ変換回路２１のスイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、電圧信号ＶＲＨ、ＶＲＬの少なくともいずれかを第１の出力２１ａに提供できると共に、電圧信号ＶＲＨ、ＶＲＬの少なくともいずれかを第２の出力２１ｂに提供できる。これ故に、演算動作において、スイッチ回路３１を用いて電圧信号ＶＲＨ、ＶＲＬをキャパシタ２６、２８の一端に切り換えて印加することによって、ゲインステージ２５は、Ｄ／Ａ変換回路２１から３種の電圧信号を受けたように動作する。具体的には、巡回型Ａ／Ｄ変換器１０３では、Ｄ／Ａ変換回路２１は、デジタル信号（ＤＰ０、ＤＰ１）の第１の値（Ｄ＝２）に応答して、キャパシタ２６、２８に電圧信号ＶＲＨを提供する。Ｄ／Ａ変換回路２１は、デジタル信号（ＤＰ０、ＤＰ１）の第２の値（Ｄ＝１）に応答して、キャパシタ２６、２８にそれぞれ電圧信号ＶＲＨ及びＶＲＬを提供する。Ｄ／Ａ変換回路２１は、デジタル信号（ＤＰ０、ＤＰ１）の第３の値（Ｄ＝０）に応答して、キャパシタ２６、２８に電圧信号ＶＲＬを提供する。この巡回型Ａ／Ｄ変換回路１０３によれば、キャパシタ２６、２８にそれぞれＤ／Ａ変換回路の第１及び第２の電圧信号を提供するとき、２種の電圧信号がキャパシタ２６、２８を介して合成される。
　図２の（ｂ）部は、演算値ＶＯＰと一巡回毎のデジタル値との変換特性を示す図面である。
デジタル信号　演算値ＶＯＰの範囲。
Ｄ＝０のとき、ＶＲＣＬ＞ＶＯＰ。
Ｄ＝１のとき、ＶＲＣＨ≧ＶＯＰ≧ＶＲＣＬ。
Ｄ＝２のとき、ＶＯＰ＞ＶＲＣＨ、　　　　　　　　　　　　　　（１）。
となる。サブＡ／Ｄ変換回路２７がゲインステージ２５からの演算値ＶＯＰを所定の２つの基準信号と比較することによって冗長コード（３値のデジタル信号）を生成している。
　Ｄ／Ａ変換回路２１は、制御信号ＶＣＯＮＴに応答してゲインステージ２５に第１及び第２の電圧信号ＶＲＨ、ＶＲＬの少なくともいずれか一方を提供する。このために、Ｄ／Ａ変換回路２１は、第１及び第２の出力２１ａ、２１ｂ、並びにスイッチ回路３１を含む。スイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、第１の出力２１ａに第１及び第２の電圧信号ＶＲＨ、ＶＲＬのいずれかを提供すると共に第２の出力２１ｂに第１及び第２の電圧信号ＶＲＨ、ＶＲＬのいずれかを提供する。
　Ｄ／Ａ変換回路２１では、電圧信号ＶＲＨ、ＶＲＬは第１及び第２の電圧源３３、３４によって提供される。第１の電圧源３３は電圧ＶＲＨを提供する。第２の電圧源３４は電圧ＶＲＬを提供する。第１の電圧源３３の出力３３ａは、スイッチ回路３１内のスイッチ３１ａを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ａ、３１ｃを介して出力２１ｂに接続される。第２の電圧源３４の出力３４ａは、スイッチ回路３１内のスイッチ３１ｂ、３１ｃを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ｂを介して出力２１ｂに接続される。Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂは、それぞれ、第１及び第２のキャパシタ２６、２８の一端２６ａ、２８ａに接続されている。スイッチ３１ａ～３１ｃの開閉は、それぞれ、論理回路２９からの制御信号φＤＨ、φＤＳ、φＤＬによって制御されるので、デジタル信号ＤＰ０、ＤＰ１の値は、制御信号φＤＨ、φＤＳ、φＤＬのうちのいずれがアクティブになるかを決定する。
　Ｄ／Ａ変換回路２１は、論理回路２９からの制御信号に応答して、例えば図２に示されるような値を提供する。
関係（２）。
条件Ｄ＝２が満たされるとき、ＶＤＡ１＝ＶＤＡ２＝ＶＲＨを提供する。
条件Ｄ＝１が満たされるとき、ＶＤＡ１＝ＶＲＨ、ＶＤＡ２＝ＶＲＬを提供する。
条件Ｄ＝０が満たされるとき、ＶＤＡ１＝ＶＤＡ２＝ＶＲＬを提供する。
　ゲインステージ２５は、キャパシタ２６、２８、３０及び演算増幅回路２３の接続を行うための複数のスイッチを含む。これらのスイッチが図３に示されているけれども、スイッチ４３、４７、４９、５１、５３、５５の配置は一例である。これらのスイッチ４３、４７、４９、５１、５３、５５の制御は、クロック発生器４１によって行われる。
　図４の（ａ）部のステップＳ１０１における接続では、初期格納動作を行う。初期格納動作モードでは、アナログ信号ＶＩＮをキャパシタ２６、２８、３０に格納する。格納のために、キャパシタ２６、２８、３０が互いに並列に接続される。また、当初のアナログ信号ＶＩＮをサブＡ／Ｄ変換回路２７に提供する。巡回型Ａ／Ｄ変換器１０３は、アナログ信号ＶＩＮをキャパシタ２６、２８、３０に格納するための第１のスイッチ手段を含む。第１のスイッチ手段によって、当初のアナログ信号ＶＩＮがＡ／Ｄ変換回路２７に提供される。Ａ／Ｄ変換回路２７は、デジタル信号Ｄを生成する。この信号Ｄは論理回路２９に提供され、論理回路２９は、Ｄ／Ａ変換回路２１を制御する制御信号ＶＣＯＮＴを生成する。
　アナログ信号ＶＩＮをキャパシタ２６、２８、３０に格納するために、スイッチ４３を介してキャパシタ２６の端子２６ａを入力２５ａに接続し、スイッチ３１ｃ、４３を介してキャパシタ２８の端子２８ａを入力２５ａに接続し、キャパシタ３０の端子３０ａをスイッチ４３、５１を介して入力２５ａに接続すると共に、キャパシタ２６、２８の端子２６ｂ、２８ｂにスイッチ４９、５３を介して基準電位を供給し、キャパシタ３０の端子３０ｂにスイッチ５３を介して基準電位を供給する。第１のスイッチ手段において、クロック信号（φＤＳ＝１、φＳ＝１、φ２＝１、φＲ＝１）によってスイッチ３１ｃ、４３、４９、５３を導通にすると共に、クロック信号（φ１＝０、φ４＝０）によってスイッチ４７、５５を非導通にする。キャパシタ３０の端子３０ａと出力２３ｂとはスイッチ５５によって分離され、出力２３ｂは入力２５ａからスイッチ５５によって分離される。ゲインステージ２５は、演算増幅回路２３の入力２３ａと出力２３ｂとを互いに接続するとき、演算増幅回路２３の出力２３ｂには基準電位ＶＣＯＭが発生される。この接続において、サブＡ／Ｄ変換回路２７は当初のアナログ信号ＶＩＮを受けて、クロックφｃに応答してデジタル信号Ｄを生成する。なお、キャパシタ２６の端子２６ａとキャパシタ２８の端子２８ａとをスイッチ３１ｃを介して接続しているけれども、この接続のために別途のスイッチを設けることができる。
　図４の（ｂ）部及び（ｃ）部のステップＳ１０２では、演算動作が行われる。演算動作モードでは、ゲインステージ２５は、演算増幅回路２３及びキャパシタ２６、２８、３０により演算値ＶＯＰを生成する。演算動作では、キャパシタ３０が演算増幅回路２３の出力２３ｂと入力２３ａとの間に接続されると共にキャパシタ２６、２８がＤ／Ａ変換回路２１と入力２３ａとの間に接続される。巡回型Ａ／Ｄ変換器１０１は、演算動作のための第２のスイッチ手段を含む。制御信号ＶＣＯＮＴの値に応じて、Ｄ／Ａ変換回路２１はゲインステージ２５に電圧信号ＶＤＡ１及び／又はＶＤＡ２を提供する。電圧信号ＶＤＡ１、ＶＤＡ２の印加に応答して、演算値ＶＯＰがゲインステージ２５の出力２５ｂに生成される。
演算値ＶＯＰは以下の式で表される。
ＶＯＰ＝（１＋Ｃ１／Ｃ２）×ＶＩＮ－ＶＲ　　（３）。
Ｃ１＝Ｃ１ａ＋Ｃ１ｂ　　　　　　　　　　　（４）。
である。また、値ＶＲはＤ／Ａ変換回路２１からの電圧信号ＶＤＡ１、ＶＤＡ２によって規定されており、以下のように表される。
関係（５）。
条件Ｄ＝２が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＨ／Ｃ２である。
条件Ｄ＝１が満たされるとき、ＶＲ＝（Ｃ１ａ×ＶＲＨ＋Ｃ１ｂ×ＶＲＬ）／Ｃ２である。
条件Ｄ＝０が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＬ／Ｃ２である。
　関係Ｃ１ａ＝Ｃ１ｂ＝Ｃ２／２が満たされるとき、式（３）及び関係（５）は以下のように書き換えられる。
ＶＯＰ＝２×ＶＩＮ－ＶＲ　　　　　　　　　　　（６）。
また、関係（３）も以下のように関係（７）として書き換えられる。
条件Ｄ＝２が満たされるとき、ＶＲ＝ＶＲＨである。
条件Ｄ＝１が満たされるとき、ＶＲ＝（ＶＲＨ＋ＶＲＬ）／２である。
条件Ｄ＝０が満たされるとき、ＶＲ＝ＶＲＬである。
すなわち、Ｄ／Ａ変換回路２１は、３値のＡ／Ｄ変換値に対してＶＲＨ、ＶＲＬ又はその中点の電圧（ＶＲＨ＋ＶＲＬ）／２の３値を生成する。
　この動作において、参照電圧ＶＲＨ、ＶＲＬの絶対値のずれは、Ａ／Ｄ変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。半導体集積回路では、容量比の精度は、抵抗比の精度に比べてはるかに高く、高精度なＡ／Ｄ変換器１０３を提供できる。
　演算値ＶＯＰの生成のために、スイッチ４９を介してキャパシタ２６、２８の端子２６ｂ、２６ｂを入力２３ａに接続し、キャパシタ３０の端子３０ａをスイッチ５５を介して出力２３ｂに接続する。第２のスイッチ手段において、クロック信号（φ２＝１、φ４＝１）によってスイッチ４９、５５を導通にすると共に、クロック信号（φＳ＝０、φ１＝０、φ３＝０、φＲ＝０）によってスイッチ４３、４７、５１、５３を非導通にする。キャパシタ２６、２８の端子２６ｂ、２８ｂは、スイッチ４７によって基準電位線ＶＣＯＭから分離され、キャパシタ２６、２８の端子２６ａ、２８ａは、スイッチ５１によって出力２３ｂから分離される。入力２３ａと出力２３ｂはスイッチ５３によって分離される。
　図４の（ｄ）部のステップＳ１０３では、格納動作が行われる。格納動作モードでは、演算増幅回路２３の出力２３ｂ上の演算値ＶＯＰを第１及び第２のキャパシタ２６、２８に格納する。格納のために、キャパシタ２６、２８が互いに並列に接続される。巡回型Ａ／Ｄ変換回路１０３は、演算値ＶＯＰの格納のための第３のスイッチ手段を含む。また、第３のスイッチ手段によって、演算値ＶＯＰがアナログ信号としてＡ／Ｄ変換回路２７に提供される。演算値ＶＯＰをキャパシタ２６、２８に格納するために、スイッチ５１、５５を介してキャパシタ２６の端子２６ａを出力２３ｂに接続し、スイッチ３１ｃ、５１、５５を介してキャパシタ２８の端子２８ａを出力２３ｂに接続すると共に、スイッチ４７を介してキャパシタ２６、２８の端子２６ｂ、２８ｂに基準電位を供給する。第３のスイッチ手段において、クロック信号（φＤＳ＝１、φ１＝１、φ３＝１、φ４＝１）によってスイッチ３１ｃ、４７、５１、５５を導通にすると共に、クロック信号（φＳ＝０、φ２＝０、φＲ＝０）によってスイッチ４３、４９、５３を非導通にする。キャパシタ２６、２８の端子２６ａ、２８ａはスイッチ４３によって入力２５ａから分離され、キャパシタ２６、２８の端子２６ｂ、２８ｂはスイッチ４９によって入力２３ａから分離される。ゲインステージ２５の演算動作モードにおいて、演算増幅回路２３の入力２３ａは基準電位ＶＣＯＭになる。また、第３のスイッチ手段（本実施例では、スイッチ５５）によって、演算値ＶＯＰがサブＡ／Ｄ変換回路２７に提供される。
　図４の（ｅ）部のステップＳ１０４では、ステップＳ１０２及びＳ１０３を繰り返して、デジタル信号の列を生成する。この繰り返しは、所定のビット数のＡ／Ｄ変換結果が得られるまで行われる。例えば、Ｌ回巡回すれば、ほぼＬ＋１ビットに相当する分解能が得られる。
　後段のＡ／Ｄ変換回路について説明する。既に説明したように、Ａ／Ｄ変換回路１０５は積分型Ａ／Ｄ変換を含むことができる。再び図１を参照しながら、Ａ／Ｄ変換回路（本実施例では、シングルスコープ型Ａ／Ｄ変換回路）１０５を説明する。シングルスコープ型Ａ／Ｄ変換回路は、ランプ信号発生回路６１、比較器６３、グレイコード計数器６５、及びデータラッチ６７を含む。データラッチ６７は、グレイコード計数器６５のカウント値を受ける。比較器６３は、１段目のＡ／Ｄ変換回路１０３の最終の残差値ＲＤを受ける入力６３ａと、ランプ信号発生回路６１からのランプ信号ＶＲＡＭＰを受ける入力６３ｂと、これらの信号の比較結果を提供する出力６３ｃを有する。比較器６３は、残差値ＲＤをランプ信号ＶＲＡＭＰと比較して、判定信号をデータラッチ６７の記憶制御入力ＬＯＡＤに提供する。このラッチ信号に応答して、データラッチ６７は、そのときのグレイコード計数値をラッチする。ラッチされたグレイコード計数値は、下位側のＡ／Ｄ変換値を示す。
　図５に示されるように、比較器６３は、キャパシタ７１、反転増幅器７２、キャパシタ７３、反転増幅器７４及び反転増幅器７５を含み、これらの回路素子７１～７５は直列に接続されている。反転増幅器７２の入力７２ａ及び出力７２ｂにはスイッチＳ３が接続され、反転増幅器７３の入力７３ａ及び出力７３ｂにはスイッチＳ４が接続される。キャパシタ７１の一端はスイッチＳ１を介して入力６３ａに接続され、反転増幅器７５の出力７５ｂは出力６３ｃに接続される。反転増幅器７５の入力７５ａは出力７４ｂに接続される。キャパシタ７１の一端は、スイッチＳ２を介してランプ信号発生回路６１に接続され、またスイッチＳ５、Ｓ６を介してそれぞれ信号ＶＲＨ、ＶＲＬを受ける。これらのスイッチとして例えばＭＩＳ型トランジスタを使用できる。
　シングルスロープ型Ａ／Ｄ変換回路の動作を以下に示す。まず、スイッチＳ１をオンにして、最終の残差値ＲＤを比較器６３の入力６３ａから受けて、比較器の比較レベルのサンプルを行う。このサンプルは、まずスイッチＳ３、Ｓ４をオンにし、その後にスイッチＳ３、Ｓ４をオフにすることにより行うが、スイッチＳ３による電荷注入による誤差を低減するため、スイッチＳ３を先にオフにし、スイッチＳ４をわずかに遅らせてからオフにすることが良い。その後に、スイッチＳ２をオンにして、ランプ信号発生器６１に接続する。ランプ信号ＶＲＡＭＰを変化させ、この信号ＶＲＡＭＰが残差値ＲＤを超えると比較器出力６３ｃが反転するので、その時間をカウンタを用いて測って、下位側のＡ／Ｄ変換値を得る。このために、グレイコード計数器６５を動作させ、データラッチ６７の内容はそのカウンタの出力に応じて変化している。比較器６３の出力６３ｃがデータラッチの制御入力ＬＯＡＤに接続されているので、比較器６３の出力値の反転により、カウンタ６５の出力がデータラッチに記憶される。
　そのカウント数の正規化のために、残差値ＲＤに替えて、スイッチＳ５を介して参照信号ＶＲＨを、及びスイッチＳ６を介して参照信号ＶＲＬを、順に比較器６３に提供して、同様にＡ／Ｄ変換を行う。これらのＡ／Ｄ変換は、イメージセンサを動作させていない期間、或いは、イメージセンサの垂直ブランキング期間に行っても良い。残差値ＲＤ、参照信号ＶＲＨ、及び参照信号ＶＲＬに対して、それぞれ、コードＮＳ、ＮＨ、ＮＬが生成される。
ＮＦ＝（ＮＳ―ＮＬ）／（ＮＨ－ＮＳ）。
が規格化されたＡ／Ｄ変換値を表す。このＮＦは、理想的には０から１までの値をとるので、これをMビットで表した下位側のＡ／Ｄ変換値と上位側の巡回Ａ／Ｄ変換値とを組み合わせて高分解能の出力を得る。
　２段目のＡ／Ｄ変換回路１０５がシングルスロープ型Ａ／Ｄ変換を行うとき、良好な線形性のＡ／Ｄ変換を提供できる。シングルスロープ型Ａ／Ｄ変換回路では、その回路構成が非常に簡単という利点がある一方で、高い分解能を得るためには長い変換時間が必要である。１段目のＡ／Ｄ変換回路１０３が巡回型Ａ／Ｄ変換を行う。これ故に、２段目のＡ／Ｄ変換に求められる分解能は１段目に比べて低くできる。したがって、２段目のＡ／Ｄ変換回路を高速に動作させることができ、シングルスロープ型Ａ／Ｄ変換の利点を利用できる。
　ランプ信号発生回路６１をイメージセンサのカラム毎に設けてもよい。このＡ／Ｄ変換器によれば、ランプ波形がカラムの右端と左端で時間的に時間的にずれることを避けることができる。或いは、ランプ信号発生回路６１は、イメージセンサの全カラムに共通に設けられていてもよい。このＡ／Ｄ変換器によれば、小面積で実現できる。
　図６は、巡回型Ａ／Ｄ変換回路及びはシングルスコープ型Ａ／Ｄ変換回路の組み合わせを含むＡ／Ｄ変換器のタイミングチャートを概略的に示す図面である。図６に示された動作では、巡回型Ａ／Ｄ変換において4回の巡回を行っている。まず、画素１３のリセットレベルのＡ／Ｄ変換のために、制御信号φｓによりスイッチをオンしてリセットレベルＶＲのサンプリング（図６におけるＳ１）を行う。このサンプリング信号のＡ／Ｄ変換（図６におけるＡ１）を行って、部分Ａ／Ｄ変換値及び第１残差値を生成する。次いで、制御信号φ３によりスイッチをオンして第１残差値のサンプリング（図６におけるＳ２）を行う。このサンプリング信号のＡ／Ｄ変換（図６におけるＡ２）を行って、部分Ａ／Ｄ変換値及び第２残差値を生成する。引き続き、サンプリング（図６におけるＳ３、Ｓ４）及びＡ／Ｄ変換（図６におけるＡ３、Ａ４）を行って、全部で４桁の上位ビットを得る。最終の巡回（Ａ４）における残差値を、下位側のＡ／Ｄ変換回路のためのサンプリング期間ＳＰにシングルスロープ型Ａ／Ｄ変換回路１０５にサンプリングする。この後に、期間ＡＤＣに、下位側のシングルスロープ型Ａ／Ｄ変換を行う。期間ＳＰと期間ＡＤＣとの間に間隔を設けて、画素の転送ゲート信号ＴＸが変化する期間に下位側のＡ／Ｄ変換を行うことを避けている。必要がない場合は、この期間なしに下位側のＡ／Ｄ変換を始めることができる。
　巡回型Ａ／Ｄ変換回路１０３から残差値をシングルスロープ型Ａ／Ｄ変換回路の比較器にいったんサンプリングした後には、上位側のＡ／Ｄ変換回路における次の信号ＶＳに対する巡回動作のためのサンプリングを始めることができる。このとき、下位側のＡ／Ｄ変換回路１０５がリセットレベルＶＲに対するシングルスロープ型Ａ／Ｄ変換を行っているときに、画素１３内の転送トランジスタＴ１を動作させて、カラム線に信号レベルＶＳを提供すると共に、この信号を上位側のＡ／Ｄ変換回路１０３へのサンプリングを並行して行う。その後、信号レベルＶＳの巡回Ａ／Ｄ変換を行う。信号レベルＶＳの巡回Ａ／Ｄ変換の完了までに、リセットレベルＶＲのシングルスロープ型Ａ／Ｄ変換は完了している。これ故に、信号レベルＶＳの残差値は、シングルスロープ型Ａ／Ｄ変換の期間ＳＰにサンプリングされる。このＡ／Ｄ変換は、その次の周期において、次の画素回路のリセットレベルＶＲを巡回Ａ／Ｄ変換回路にサンプリングしている期間に行う。
　このように、巡回型Ａ／Ｄ変換回路とシングルスロープ型Ａ／Ｄ変換回路をカスケードに接続することによって、２つのＡ／Ｄ変換回路１０３、１０５を同時に並列して動作させて、Ａ／Ｄ変換の高速化を実現できる。シングルスロープ型Ａ／Ｄ変換のために長い時間が必要なとき、巡回型Ａ／Ｄ変換のサンプリングＳ１の期間に加えてＡ／Ｄ変換Ａ１の期間以降の期間に下位側のＡ／Ｄ変換を行ってもよい。
　図３に示された巡回型Ａ／Ｄ変換回路は、Ａ／Ｄ変換出力の各巡回毎に、３値をとる冗長コードを生成する。これによって、比較的大きな入力オフセットを有するコンパレータ２７ａ、２７ｂを用いても、このオフセットに起因する誤差が発生しないが、サブＡ／Ｄ変換回路２７に２個のコンパレータが必要である。また、この方式（１．５ｂｉｔ方式）は冗長表現であるので、巡回毎に２ビットの記憶回路が記憶回路１０７に必要となる。上位側の回路規模を小さくするために、巡回型Ａ／Ｄ変換回路を用いて１ｂｉｔ方式のＡ／Ｄ変換で行って２値をとる非冗長コードを生成しても良い。Ａ／Ｄ変換器の一実施例では、図７に示された巡回型Ａ／Ｄ変換回路１０３ａを巡回型Ａ／Ｄ変換回路１０３に替えて用いることができる。巡回型Ａ／Ｄ変換回路１０３ａは、コンパレータ２７ｃにオフセットがないとき、図８の（ａ）部に示された変換特性を有する。巡回型Ａ／Ｄ変換回路１０３ａは、単一のコンパレータ２７ｃを含むサブＡ／Ｄ変換回路と、Ｄ／Ａ変換回路２２ｃと、Ｄ／Ａ変換回路２２ｃのための制御信号を１ｂｉｔの部分変換値から生成する論理回路２９ｃとを含む。
　この方式に用いる巡回型Ａ／Ｄ変換器の回路構成は、図３に示される回路構成より簡素である。サブＡ／Ｄ変換回路は単一のコンパレータ２７ｃを含み、Ｄ／Ａ変換回路２２ｃはより少ないスイッチから構成され、演算部はキャパシタ３０、３２を含む。キャパシタ３０はキャパシタンスＣ２を有し、キャパシタ３２はキャパシタンスＣ１（＝Ｃ１ａ＋Ｃ１ｂ）を有するので、全キャパシタの数も低減される。
　この１ｂｉｔ方式は、図８の（ｂ）部に示すようにコンパレータ２７ｃにオフセットが生じると、Ａ／Ｄ変換値は大きな非線形誤差を有する。この誤差を低減するために、オーバーレンジの変換特性を有するＡ／Ｄ変換回路を下位側に用いることができる。参照電圧の範囲(ＶＲＬからＶＲＨまでの範囲)を超える入力信号に対して線形に応答して変換値を生成するＡ／Ｄ変換回路を用いるとき、つまりこのオーバーレンジの範囲まで後段のＡ／Ｄ変換回路１０５の入力レンジが広いとき、サブＡ／Ｄ変換回路２７における単一のコンパレータ２７ｃのオフセット電圧に起因する誤差を低減することができる。
　しかしながら、単一のコンパレータ２７ｃにオフセットがあるとき、図８の（ｂ）部に示すように、サブＡ／Ｄ変換回路の入力電圧が（ＶＲＬ＋ＶＲＨ）／２の付近の値であるとき、サブＡ／Ｄ変換回路の出力電圧がＶＲＬからＶＲＨまでの範囲を超える。その結果、次段への入力値も、ＶＲＬからＶＲＨまでの範囲を超える。下位側のＡ／Ｄ変換特性の入力レンジが、ＶＲＬからＶＲＨまでの電圧範囲Ｒ１より大きい電圧範囲Ｒ２において線形な演算結果を生成できるとき、サブＡ／Ｄ変換回路のコンパレータ２７ｃが多少のオフセットを有するときにも、そのオフセットに起因する誤差（オフセット誤差）が下位側のＡ／Ｄ変換値に影響しないようにすることができる。シングルスロープ型Ａ／Ｄ変換においては、オーバーレンジの範囲は、図５に示された参照値ＶＲＨ、ＶＲＬを変更すること、つまりＲ２＞Ｒ１＝ＶＲＨ－ＶＲＬとなるように新たな参照値を設定することよって行われる。
　オフセット誤差は、上位側のＡ／Ｄ変換における巡回を繰り返す毎にキャパシタ比（２倍）の増幅率で増幅される。Ｎ回巡回のとき、サブＡ／Ｄ変換回路のコンパレータに許容されるオフセット誤差（オフセット電圧ＶＯＦＦ）の許容値は以下のように表わされる。
ＡＢＳ（ＶＯＦＦ）＝（Ｒ２－Ｒ１）／２Ｎ＋１、ここで絶対値を「ＡＢＳ」で表す。
例えば（Ｒ２－Ｒ１）=０．５ボルトであるとき、4回の巡回動作ではオフセット電圧の許容値は１５．５ｍＶ以下にする必要がある。
　次いで、データ変換回路の説明を行う。図１において、データ変換回路１０９は、記憶回路１０７からビット列を受ける。上位側のＡ／Ｄ変換回路１０３のＮビットの部分ビット列及び下位側のＡ／Ｄ変換回路１０５のＭビットの部分ビット列がデータ変換回路１０９に提供される。図９の（ａ）部は、Ｎビットの冗長部分ビット列及びＭビットの部分ビット列から、Ｍ＋Ｎビットのデジタル信号を生成するデータ変換回路１０９ａを示す。入力されたアナログ値をＮ＋Ｍビットのデジタル値Ｘ０として以下のように表される。
Ｘ０＝Ｄ０×２－１＋Ｄ１×２－２＋Ｄ２×２－３＋・・＋ＤＮ－１×２－（Ｎ－１）＋
ＸＮ×２－（Ｎ－１）。
ＸＮ＝Ｂ０＋Ｂ１×２－１＋Ｂ２×２－２＋・・・＋ＢＭ－１×２－（Ｍ－１）。
Ｘｉ（ｉ＝１、２、３・・・Ｎ－１）は０から２までの範囲の値を取る。前段の各巡回において生成された値を「Ｄｉ」（ｉ＝１、２、３・・・Ｎ－１）と記す。Ｄｉ（ｉ＝１、２、３・・・Ｎ－１）は０、１、２のいずれかの値を取る。後段のＡ／Ｄ変換により得られ値を「Ｂｊ」（ｊ＝１、２、３・・・Ｍ－１）と記す。Ｂｊ（ｊ＝１、２、３・・・Ｍ－１）は０、１のいずれかの値を取る。２ビットの信号Ｄ０＝（Ｄ１（０）、Ｄ２（０））、Ｄ１＝（Ｄ１（１）、Ｄ２（１））～、ＤＮ－１＝（Ｄ１（Ｎ－１）、Ｄ２（Ｎ－１））は部分変換値を示す。データ変換回路１０９ａは、ｎ個の全加算器８１ａ、８１ｂ、８１ｃ～８１ｎを含む。全加算器８１ａ～８１ｎの各々における２つの入力は、各巡回の部分ビット列Ｄ１（ｉ）、Ｄ２（ｉ）（ｉ＝０～Ｎ－１）を受け、各全加算器は、２つの被加算値及び桁上がり入力を受けて、加算値ｓ及び桁上がりｃを生成する。全加算器のアレイは、変換されたビット列を示す信号（Ａ０、Ａ１、Ａ２、Ａ３～ＡＮ－１）を生成する。全加算器８１ａはビット列（Ａ０、Ａ１）を生成する。ビットＡ０は桁上がりｃの出力であり、ビットＡ１は加算値ｓの出力である。桁上がり信号は、全加算器８１ｎから全加算器８１ａの配列方向に伝搬する。また、全加算器８１ｎは被加算値Ｄ１（Ｎ－１）、Ｄ２（Ｎ－１）及び桁上がり入力Ｂ０を受ける。下位側のＡ／Ｄ変換回路からのビット列Ｂ１、Ｂ２～ＢＭ－１は、データ変換回路１０９ａでは実質的に処理されることなく、ビット列ＡＮ－２、ＡＮ－３～ＡＮ＋Ｍ－１として提供される。
　図９の（ｂ）部は、Ｎビットの非冗長部分ビット列及びオーバーレンジのＭビットの部分ビット列から、Ｍ＋Ｎビットのデジタル信号を生成するデータ変換回路１０９ｂを示す。Ｎ回の巡回動作の後に残差値にシングルスロープ型Ａ／Ｄ変換を行うと共にその出力値に正規化処理を行って、MビットのＡ／Ｄ変換値を得ることができる。そのオーバーレンジを考慮して、残差値ＸＮが－０．５から＋１．５までの範囲であり、この範囲の値に対するＡ／Ｄ変換処理を行うとき、次式のように表わすことができる。ここで、前段の各巡回において生成された値を「Ｄｉ」（ｉ＝１、２、３・・・Ｎ－１）は１ビットからなる。
Ｘ０＝Ｄ０×２－１＋Ｄ１×２－２＋Ｄ２×２－３＋・・・＋ＸＮ×２－（Ｎ－１）。
ＸＮ＝－Ｂ０＋（１＋Ｂ１）×２－１＋Ｂ２×２－２＋・・・＋ＢＭ－１×２－（Ｍ－１）。
Ｄｉ（ｉ＝１、２、３・・・Ｎ－１）は０、１のいずれかの値を取る。Ｘｉ（ｉ＝１、２、３・・・Ｎ－１）は０から１までの範囲の値を取る。Ｂｊ（ｊ＝１、２、３・・・Ｍ－１）は０、１のいずれかの値を取る。１ビットの成分Ｄ（０）、Ｄ（１）、Ｄ（２）～Ｄ（Ｎ－１）は上位側の部分変換値を示す。データ変換回路１０９ｂは、ｎ個の全加算器８２ａ、８２ｂ、８２ｃ～８２ｎ及び半加算器８３を含む。全加算器８２ａ、８２ｂ、８２ｃ～８２ｎの各々における２つの入力の一方は、各巡回の部分ビット列Ｄ（ｉ）（ｉ＝０～Ｎ－１）を受け、２つの入力の他方は下位側の部分ビット値Ｂ０を受ける。各全加算器８２ａから８２ｎは加算値ｓ及び桁上がりｃを生成する。全加算器のアレイは、変換されたビット列を示す信号（Ａ０、Ａ１、Ａ２、Ａ３～ＡＮ－１）を生成する。半加算器８３は、固定入力１と下位側の部分ビット値Ｂ１を受けて、加算値ＡＮ－２を生成する。下位側のＡ／Ｄ変換回路からの残りのビット列Ｂ２～ＢＭ－１は、データ変換回路１０９ｂでは実質的に処理されずに、ビット列ＡＮ－３～ＡＮ＋Ｍ－１として提供される。
　次いで、相関二重サンプリングを説明する。巡回型Ａ／Ｄ変換回路１０３は、アナログ信号を用いて相関二重サンプリングを行うことができる。相関二重サンプリングにより、画素１３からの信号レベルＶＳからリセットレベルＶＲの成分を除くことができる。
　図１０は、相関二重サンプリングのアナログ処理のための回路接続及びタイミングチャートを示す図面である。図１０の（ａ）部に示されるように、ゲインステージ２５において、演算増幅回路２３の入力２３ａ及び出力２３ｂをリセットスイッチ５３により接続した後に、キャパシタ２６、２８にリセットレベルＶＲを期間ＳＲ（ＣＤＳ）においてサンプリングする。次いで、図１０の（ｂ）部に示されるように、リセットスイッチ５３の開いた後に、キャパシタ２６、２８に信号レベルＶＳを期間ＳＳ（ＣＤＳ）においてサンプリングする。このとき、ゲインステージ２５において、差分値（ＶＲ－ＶＳ）が演算増幅回路２３の出力２３ｂに生成される。この差分値を１ｂｉｔ方式又は１．５ｂｉｔ方式によりＡ／Ｄ変換することができる。
　図１０の（ｃ）部を参照すると、アナログ相関二重サンプリングの後に、上位側の巡回型Ａ／Ｄ変換回路１０３において４回の巡回動作（Ｓ１、Ａ１、Ｓ２、Ａ２、Ｓ３、Ａ３、Ｓ４、Ａ４）を行うと共に４回目の巡回における残差値を下位側のＡ／Ｄ変換回路１０５に期間ＳＰにおいて提供する。下位側のＡ／Ｄ変換回路１０５は、期間ＡＤＣに下位側のＡ／Ｄ変換を行う。
　次いで、下位側のＡ／Ｄ変換回路１０５として逐次比較Ａ／Ｄ変換回路を用いる実施例を説明する。図１１は、２段目のＡ／Ｄ変換のための逐次比較型Ａ／Ｄ変換回路を示す図面である。この逐次比較型Ａ／Ｄ変換回路９１は、初段の巡回型Ａ／Ｄ変換回路１０３からの残差ＲＤを受ける。逐次比較型Ａ／Ｄ変換回路９１は、４ビットのＡ／Ｄ変換を行う。逐次比較型Ａ／Ｄ変換回路９１は、初段の巡回型Ａ／Ｄ変換回路１０３からの残差値ＲＤをサンプリングするためのキャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅのアレイを含む。キャパシタ９２ａ～９２ｄは、単位キャパシタンスＣに対して１／２Ｐで重み付けられる（Ｐ＝０、１、２、３）。また、キャパシタ９２ｅは、キャパシタ９２ｄと同じキャパシタンスを有する。サンプリングは、巡回型Ａ／Ｄ変換回路１０３に接続された入力線とキャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅの一端との間にそれぞれ接続されたスイッチ９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅによって行われる。これらのスイッチ９３ａ～９３ｅは制御信号φｓｄによって制御される。キャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄの一端には、スイッチ９４ａ、９４ｂ、９４ｃ、９４ｄを介して参照信号ＶＲＨに接続される。キャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅの一端には、スイッチ９５ａ、９５ｂ、９５ｃ、９５ｄ、９５ｅを介して参照信号ＶＲＬに接続される。スイッチ９５ａ～９５ｅの開閉は、制御信号φｓｄの反転信号（＿φｓｄと記す）によって制御される。スイッチ９４ａ～９４ｄの開閉は、逐次近似レジスタ９６によって制御される。キャパシタ９２ａ～９２ｅの他端はアンプ（比較器）９７の入力９７ａ（例えば反転入力）に接続されており、他の入力９７ｂ（例えば非反転入力）は仮想接地（例えばＧＮＤ）に接続される。アンプ９７の出力９７ｃ（例えば非反転出力）は逐次近似レジスタ９６の入力９６ａに接続され、逐次近似レジスタ９６を制御する。アンプ９７の入力９７ａと出力９７ｃとの間にはスイッチ９８が接続されており、制御信号φｓによって制御される。また、アンプ９７はクロックφｃに応答して動作する。
　逐次比較型Ａ／Ｄ変換回路９１の動作を説明する。まず、スイッチ９３ａから９３ｅを閉じて、残差値ＲＤをキャパシタ９２ａ～９２ｅのアレイにサンプリングする。このとき、アンプ９７の入力９７ａを接地するか、或いはスイッチ９８を用いて短絡して仮想接電位に設定する。本実施例では、この仮想接地電位を０ボルトに設定する。次いで、スイッチ９８、９３ａ～９３ｅ（クロックφｓ,φｓd）を開いて、４ビット逐次比較レジスタ９６に４ビットコードを設定する。この４ビットコードによってキャパシタアレイＤ／Ａ変換器を動作させる。
　具体的には、４ビットコードをＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３（ＤＤｉ=０または１、ＤＤ０がＭＳＢ）とし、例えば、ＤＤ３＝”1”であるとき、Ｄ３Ｈ＝=”1”及びＤ３Ｌ＝”０”とする。ＤＤ３＝”０”であるとき、Ｄ３Ｈ＝”０”及びＤ３Ｌ＝”１”とする。なお、φｓｄ＝”1”（導通）において残差値ＲＤをサンプリングしているときは、Ｄ３Ｈ＝”０”及びＤ３Ｌ=”０”としておく。残差値ＲＤをキャパシタアレイにサンプリングしたときにおけるアンプ９７の入力９７ａ上の正味の電荷は、キャパシタアレイをレジスタ９６の制御によって参照電源ＶＲＨ、ＶＲＬに接続したときにおけるアンプ９７の入力９７ａ上の正味の電荷と同じである（この電荷ＱＮＥＴと記す）。この電荷保存則を用いて、アンプ９７の反転入力９７ａの電圧ＶＳ、入力電圧ＲＤ（残差）及び参照電源との関係は以下のように示される。
ＱＮＥＴ＝２×Ｃ×（０－ＲＤ）。
＝Ｃ×（ＶＳ－ＶＲＬ）／８＋Ｃ×（ＶＳ－ＤＤ３×△ＶＲ－ＶＲＬ）／８＋Ｃ×（ＶＳ－ＤＤ２×△ＶＲ－ＶＲＬ）／４＋Ｃ×（ＶＳ－ＤＤ１×△ＶＲ－ＶＲＬ）／２＋Ｃ×（ＶＳ－ＤＤ０×△ＶＲ－ＶＲＬ）、ここで、△ＶＲ＝ＶＲＨ－ＶＲＬである。
この値は以下のように表される。
ＱＮＥＴ＝ＶＲＬ＋（ＤＤ０×２－１＋ＤＤ１×２－２＋ＤＤ２×２－３＋ＤＤ３×２－４）×△ＶＲ－ＲＤ。
これは、入力電圧ＲＤと４ビットのキャパシタアレイＤ／Ａ変換回路の出力と差によって、アンプ９７の入力上の電位ＶＳが規定されることを示す。逐次比較レジスタ９６は、動作を進めるに従って分解能が1ビットずつ向上するように設定される。例えば、第1のステップでは、（ＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３）＝（１、０、０、０）とする。このときは、入力値Ｖｉｎ（例えばＲＤ）をＶＲＬ＋０．５×△ＶＲ＝（ＶＲＬ＋ＶＲＨ）／２と比較する。つまり、Ａ／Ｄ変換範囲を参照値ＶＲＨからＶＲＬまでとして、その中央の値と入力値Ｖｉｎを比較する。もし、入力値が（ＶＲＬ＋ＶＲＨ）／２よりも大きければ、Ｄ０＝”１”が確定する。逆に、小さければＤ０＝”０”としてＤ０が確定する。次いで、もしＤ０=”１”であるとき、第２のステップでは、（ＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３）＝（１、１、０、０）とする。これによって、入力値をＶＲＬ＋０．７５×△ＶＲ＝（０．２５×ＶＲＬ＋０．７５×ＶＲＨ）と比較して、２ビット目を確定する。このような動作を繰り返すことで、４ビットの分解能をもった逐次比較Ａ／Ｄ変換が行われる。
　２段目のＡ／Ｄ変換回路１０５が、逐次比較Ａ／Ｄ変換を行うとき、この逐次比較Ａ／Ｄ変換回路に求められる分解能は高くない。これ故に、２段目のＡ／Ｄ変換回路は小さな回路規模を有することができ、逐次比較の利点を利用できる。一般に、逐次比較型Ａ／Ｄ変換回路において高い分解能を得るためには、Ａ／Ｄ変換回路を構成する部品数（例えば抵抗やキャパシタ）が指数関数的に増える。２段目のＡ／Ｄ変換回路１０５が逐次比較型Ａ／Ｄ変換を行うが、これに高い分解能のＡ／Ｄ変換回路は求められない。
　２段目のＡ／Ｄ変換回路１０５が、逐次比較Ａ／Ｄ変換を行うときにも、オーバーレンジ方式を適用できる。この方式では、逐次比較Ａ／Ｄ変換回路９１における参照信号をオーバーレンジ用にＲ２＞Ｒ１＝ＶＲＨ－ＶＲＬとなるように参照信号に変更する。
　引き続く実施例では、上位桁用と下位桁用にそれぞれ別の巡回型Ａ／Ｄ変換回路を設け、パイプライン動作をさせることにより、変換速度の高速化と消費電力の低減を得ることができる。２段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うとき、１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目の巡回型Ａ／Ｄ変換回路に高い変換精度が必要とされない。これ故に、２段目の巡回型Ａ／Ｄ変換回路は、１段目の巡回型Ａ／Ｄ変換回路に比べて、小さいキャパシタ、例えば例えば１／２Ｌのサイズキャパシタ、及び／又は、小さいサイズのトランジスタにより構成でき、また２段目のＡ／Ｄ変換回路における消費電力も大きく低減される。
　図１２に、直列に接続された２つの巡回型Ａ／Ｄ変換回路を示す図面である。本実施の形態では、２つの巡回型Ａ／Ｄ変換回路１０３及び１０４は、素子サイズが異なることを除いて、互いに同じ回路接続を有する。１段目のＡ／Ｄ変換回路における回路素子２１、２３、２６、２７、２８、２９、３０に対応して回路素子１２１、１２３、１２６、１２７、１２８、１２９、１３０が用いられる。図１２に示された実施例では、巡回型Ａ／Ｄ変換回路１０３の入力には、アナログ相関二重サンプリング（ＣＤＳ）用キャパシタ及びバッファ回路を含む相関二重サンプリング回路（ＣＤＳ回路）１０２が接続されている。回路構成では、ＣＤＳ動作と初段の巡回Ａ／Ｄ変換のパイプライン動作を行うことができる。図１３は、アナログＣＤＳ動作と初段の巡回型Ａ／Ｄ変換回路の動作を示す図面である。図１４は、２段目の巡回型Ａ／Ｄ変換回路の動作を示す図面である。図１５は図１１に示されたＡ／Ｄ変換器のアレイをＣＭＯＳイメージセンサのカラムに配置して動作させるためのタイミングを示す図面である。
　図１３の（ａ）部に示されるように、ＣＤＳ用キャパシタＣＣＤＳに、画素からのリセットレベルＶＲをサンプリングする。次いで、図１３の（ｂ）部に示されるように、ＣＤＳ用キャパシタＣＣＤＳを演算増幅回路２３に接続した後に、画素からの信号レベルＶＳをサンプリングする。この結果、演算増幅回路２３の出力に以下の値が生成される。
ＶＯ＝（ＶＲ－ＶＳ）×ＣＣＤＳ／Ｃ２。
次いで、図４を参照しながら既に説明したように、このＣＤＳ値に対して、図１３の（ｃ）部に示されるように、サブＡ／Ｄ変換回路２７において、部分Ａ／Ｄ変換値を生成する。図１３の（ｄ）部に示されるように、この部分Ａ／Ｄ変換値に応じてＤ／Ａ変換値をキャパシタ２６及び２８の一端に加えて、増幅及び残差生成を行う。必要な回数の巡回動作を第１段目のＡ／Ｄ変換回路において行った後に、残差値を２段目の巡回型Ａ／Ｄ変換回路１０４に提供される。
　図１４の（ａ）部は、２段目の巡回型Ａ／Ｄ変換回路１０４が残差値をサンプリングする動作、及びこの残差値の部分Ａ／Ｄ変換値を生成する動作を示す。この後に、１段目と同様の動作により、図１４の（ｂ）部に示されるように、この部分Ａ／Ｄ変換値に応じてＤ／Ａ変換値をキャパシタ１２６及び１２８の一端に加えて、増幅及び残差生成を行う。図１４の（ｃ）部に示されるように、２段目の巡回型Ａ／Ｄ変換回路１０４が残差値をサンプリングする動作、及びこの残差値の部分Ａ／Ｄ変換値を生成する動作を示す。必要な回数の巡回動作を２段目のＡ／Ｄ変換回路において行う。
　図１５に示されるタイミングチャートでは、１段目における巡回動作は４回であり、２段目における巡回動作は７回である。図１６は、直列に接続された２つの巡回型Ａ／Ｄ変換回路の動作におけるパイプライン処理のタイミングを示す図面である。
　このように巡回型Ａ／Ｄ変換回路を２段構成にすることによる利点として、図１５及び図１６のタイミング図に示すパイプライン動作により、イメージセンサの１水平読み出し周期（１Ｈ）を超えて、Ａ／Ｄ変換を行うことができる。また、変換速度を高速化することができる。また、２段目の巡回型Ａ／Ｄ変換回路１０４に対しては、変換精度やノイズに対する要求が大幅に緩和される。例えば、１段目の巡回型Ａ／Ｄ変換回路において、４回の巡回（つまり、増幅）を行えば、２段目における変換動作では、１段目の動作に比べて１／１６に変換精度及びノイズに対する要求が緩和される。これ故に、２段目の回路に用いるキャパシタのサイズを小さくすることができ、アンプのバイアス電流やトランジスタサイズを小さくすることができるので、面積や消費電力について、２段構成にすることのオーバーヘッドを緩和することができる。
　２段目のＡ／Ｄ変換回路１０４が、巡回型Ａ／Ｄ変換を行うときにも、オーバーレンジ方式を適用できる。この方式では、巡回型Ａ／Ｄ変換回路１０４におけるＤ／Ａ変換回路１２１の参照信号をオーバーレンジ用にＲ２＞Ｒ１＝ＶＲＨ－ＶＲＬとなるように参照信号に変更する。
　以上説明したように、本実施の形態によれば、Ａ／Ｄ変換の上位桁及び下位桁用にＡ／Ｄ変換回路を用いると共に、上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路におけるＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器が提供される。
１１…垂直シフトレジスタ、１２…イメージアレイ、１３…画素、１４…巡回型Ａ／Ｄ変換器のアレイ、１５…データレジスタ、１６…水平シフトレジスタ、１７…冗長表現－非冗長表現変換回路、Ｒｉ、Ｓｉ、ＴＸｉ…制御信号、１０１…Ａ／Ｄ変換器、１０３…巡回型Ａ／Ｄ変換回路、１０５…Ａ／Ｄ変換回路、２１、１２１…Ｄ／Ａ変換回路、２３、１２３…演算増幅回路、２３ａ、２３ｃ…演算増幅回路の入力、２３ｂ…演算増幅回路の出力、２５、１２５…ゲインステージ、２７、１２７…サブＡ／Ｄ変換回路、２７ａ、２７ｂ、２７ｃ…コンパレータ、２９、１２９…論理回路、２６、２８、３０、３２、１２６、１２８、１３０…キャパシタ、ＬＣＯＭ…基準電位線、ＶＣＯＭ…基準電位、ＶＯＰ…演算値（残差）、Ｄ…デジタル値、ＤＰ０、ＤＰ１…デジタル信号、ＶＲＣＨ、ＶＲＣＬ…基準信号、６１…ランプ信号発生回路、６３…比較器、６５…グレイコード計数機、６７…データラッチ、７１…キャパシタ、７２…反転増幅器、７３…キャパシタ、７４…反転増幅器、７５…反転増幅器、９１…逐次比較型Ａ／Ｄ変換回路、９２ａ～９２ｄ…キャパシタ、９３ａ～９３ｅ…スイッチ、９４ａ～９４ｄ…スイッチ、９５ａ～９５ｅ…スイッチ、９７…アンプ（比較器）、９８…スイッチ、１０１…Ａ／Ｄ変換器、１０３…第１の巡回型Ａ／Ｄ変換回路、１０５…Ａ／Ｄ変換回路、１０７…記録回路。

Claims (8)

  1. 　イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器であって、該Ａ／Ｄ変換器は前記イメージセンサのカラムに配置されており、
    　アナログ値を受けると共に、前記アナログ値を示す上位のＮビットの第１デジタル値及び残差値を生成する第１の巡回型Ａ／Ｄ変換回路と、
    　前記残差値を受けると共に、前記残差値を示す下位のＭビットの第２デジタル値を生成するＡ／Ｄ変換回路と、を備え、
    　前記第１の巡回型Ａ／Ｄ変換回路は、サブＡ／Ｄ変換回路、論理回路、Ｄ／Ａ変換回路及び演算部を含み、
    　前記サブＡ／Ｄ変換回路は巡回毎にＮ１ビット（Ｎ１＜Ｎ）のデジタル値を生成し、
    　前記論理回路は、前記サブＡ／Ｄ変換回路から前記デジタル値を受け、
    　前記Ｄ／Ａ変換回路は、前記論理回路から信号に応答したＤ／Ａ変換値を生成し、
    　前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型Ａ／Ｄ変換のための帰還経路とを有し、
    　前記演算部は、前記入力に受けた入力値を増幅すると共に、該増幅された入力値と前記Ｄ／Ａ変換値との差分を生成する、Ａ／Ｄ変換器。
  2. 　前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換、積分型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行う、請求項１に記載されたＡ／Ｄ変換器。
  3. 　前記Ａ／Ｄ変換回路は、前記残差値を保持すると共に、前記第２デジタル値を生成するＡ／Ｄ変換を行い、
    　前記第１の巡回型Ａ／Ｄ変換回路は前記残差値を前記Ａ／Ｄ変換回路に提供した後に、パイプライン処理のために次のアナログ信号の巡回型Ａ／Ｄ変換を行う、請求項１又は請求項２に記載されたＡ／Ｄ変換器。
  4. 　前記第１の巡回型Ａ／Ｄ変換回路は、前記Ｎビットの各々が２値のデジタル値を有する非冗長コードを生成し、
    　前記Ａ／Ｄ変換回路の入力レンジは、前記第１の巡回型Ａ／Ｄ変換回路の入力レンジの電圧範囲より大きい、請求項１～請求項３のいずれか一項に記載されたＡ／Ｄ変換器。
  5. 　前記イメージセンサと前記第１の巡回型Ａ／Ｄ変換回路との間に接続された相関二重サンプリング回路を更に備え、
    　前記イメージセンサの画素回路は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを生成し、
    　前記相関二重サンプリング回路は前記第１及び第２の信号レベルを受けて、前記アナログ信号を生成し、
    　前記アナログ信号は前記第１の信号レベルと前記第２の信号レベルとの差分を示し、
    　前記相関二重サンプリング回路は前記アナログ信号を前記第１の巡回型Ａ／Ｄ変換回路に提供した後に、パイプライン処理のため前記イメージセンサの別の画素回路からの信号を受ける、請求項１～請求項４のいずれか一項に記載されたＡ／Ｄ変換器。
  6. 　前記Ａ／Ｄ変換回路は第２の巡回型Ａ／Ｄ変換回路を含み、
    　前記第１の巡回型Ａ／Ｄ変換回路は、当該第１の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第１のキャパシタ、第２のキャパシタ及び第１の演算増幅回路を含み、前記第１のキャパシタのキャパシタンスと前記第２のキャパシタのキャパシタンスとの比は、前記第１の演算増幅回路による増幅における増幅率を規定し、
    　前記第２の巡回型Ａ／Ｄ変換回路は、該第２の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第３のキャパシタ、第４のキャパシタ及び第２の演算増幅回路を含み、前記第３のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとの比は、前記第２の演算増幅回路による増幅における増幅率を規定し、
    　以下の少なくとも一方が満たされる：前記第３及び第４のキャパシタのサイズはそれぞれ前記第１及び第２のキャパシタのサイズより小さいこと；及び前記第１の演算増幅回路のサイズが前記第２の演算増幅回路のサイズより小さい、請求項１～請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
  7. 　前記Ａ／Ｄ変換回路は逐次比較型Ａ／Ｄ変換回路を含み、
    　前記Ａ／Ｄ変換回路の変換精度は前記第１の巡回型Ａ／Ｄ変換回路の変換精度より低い、請求項１～請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
  8. 　前記Ａ／Ｄ変換回路はシングルスコープ型Ａ／Ｄ変換回路を含み、
    　前記Ａ／Ｄ変換回路の変換精度は前記第１の巡回型Ａ／Ｄ変換回路の変換精度より低い、請求項１～請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015231107A (ja) * 2014-06-04 2015-12-21 日本放送協会 イメージセンサ用ａｄ変換回路
US9264064B2 (en) 2014-03-07 2016-02-16 Panasonic Intellectual Property Management Co., Ltd. Analog-to-digital conversion apparatus and analog-to-digital conversion method
JP2016129331A (ja) * 2014-12-26 2016-07-14 株式会社半導体エネルギー研究所 半導体装置
WO2016147523A1 (ja) * 2015-03-19 2016-09-22 パナソニックＩｐマネジメント株式会社 イメージセンサおよびそれを備えた撮像装置
JP2017005332A (ja) * 2015-06-05 2017-01-05 日本放送協会 巡回型ａｄ変換器、並びに巡回型ａｄ変換器用のデジタル補正器及びその方法
WO2017029984A1 (ja) * 2015-08-19 2017-02-23 国立大学法人 鹿児島大学 アナログデジタル変換器
JP2017135616A (ja) * 2016-01-28 2017-08-03 日本放送協会 アナログ・デジタル変換回路
WO2018070220A1 (ja) * 2016-10-11 2018-04-19 学校法人東京理科大学 Ａ／ｄ変換器
WO2018088476A1 (ja) * 2016-11-11 2018-05-17 国立大学法人静岡大学 Ａ／ｄ変換器
WO2020095393A1 (ja) * 2018-11-07 2020-05-14 株式会社ブルックマンテクノロジ Ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2696506A1 (en) * 2012-08-09 2014-02-12 Innovaciones Microelectronicas S.L. Two-stage analog-to-digital converter for high-speed image sensor
JP6037878B2 (ja) * 2013-02-13 2016-12-07 オリンパス株式会社 撮像装置
JP2014239289A (ja) * 2013-06-06 2014-12-18 ソニー株式会社 Ａｄ変換器、信号処理方法、固体撮像装置、および電子機器
JP5886806B2 (ja) 2013-09-17 2016-03-16 キヤノン株式会社 固体撮像装置
KR102170658B1 (ko) * 2014-04-21 2020-10-27 삼성전자주식회사 축차근사형 아날로그-디지털 변환 장치 및 그 아날로그-디지털 변환 방법
JP6317622B2 (ja) * 2014-05-13 2018-04-25 浜松ホトニクス株式会社 固体撮像装置
KR101710773B1 (ko) * 2015-01-06 2017-02-27 한양대학교 산학협력단 아날로그-디지털 변환 제어 장치 및 그 제어 방법
US9357151B1 (en) 2015-03-27 2016-05-31 Teledyne Scientific & Imaging, Llc Shared counter circuit with low-voltage signal output for a column-parallel single slope ADC
US10979065B1 (en) * 2020-04-01 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Signal processing circuit, in-memory computing device and control method thereof
DE102021108693B4 (de) 2020-04-14 2022-02-03 Ifm Electronic Gmbh Vorrichtung und Verfahren zur Ermittlung von mindestens zwei referenzwertbezogenen Pixel-Signalwerten eines oder mehrerer LOFIC Pixel per korrelierter Doppelabtastung
DE102022124675A1 (de) 2022-09-26 2024-03-28 Ifm Electronic Gmbh PMD-Sensor mit mehreren Halbleiterebenen

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6467034A (en) 1987-09-08 1989-03-13 Toshiba Corp Serial-parallel type a/d converting device
JPH0469203B2 (ja) 1988-07-21 1992-11-05 Nippon Steel Corp
JPH07202700A (ja) 1993-12-28 1995-08-04 Nec Corp Ａ／ｄ変換装置
JP2004304413A (ja) 2003-03-31 2004-10-28 Shoji Kawahito イメージセンサ用２段階ａ／ｄ変換器
JP2005109747A (ja) * 2003-09-29 2005-04-21 Sanyo Electric Co Ltd アナログデジタル変換器
JP2005136540A (ja) 2003-10-29 2005-05-26 National Univ Corp Shizuoka Univ Ａ／ｄ変換アレイ及びイメージセンサ
JP2008028820A (ja) * 2006-07-24 2008-02-07 Sharp Corp Ａ／ｄコンバータ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0527290A (ja) * 1991-07-24 1993-02-05 Ricoh Co Ltd 光ａ／ｄコンバータ
GB2333191A (en) * 1998-01-08 1999-07-14 Fujitsu Microelectronics Ltd DAC current switch with reduced crossover noise
US6195032B1 (en) * 1999-08-12 2001-02-27 Centillium Communications, Inc. Two-stage pipelined recycling analog-to-digital converter (ADC)
US7289055B2 (en) * 2004-02-05 2007-10-30 Sanyo Electric Co., Ltd. Analog-digital converter with gain adjustment for high-speed operation
US7598896B2 (en) * 2005-09-07 2009-10-06 National University Corporation Shizuoka University A/D converter with noise cancel function
EP2037583B1 (en) * 2006-06-08 2012-08-08 National University Corporation Shizuoka University Converter circuit, analog/digital converter, and method for generating digital signals corresponding to analog signals
US7889111B2 (en) * 2006-06-08 2011-02-15 National University Corporation Shizuoka University Analog digital converter, A/D conversion stage, method for generating digital signal corresponding to analog signal, and method for generating signal indicating conversion error in the A/D conversion stage
JP5339454B2 (ja) * 2008-01-09 2013-11-13 国立大学法人静岡大学 巡回型アナログ・ディジタル変換器
US8581171B2 (en) * 2008-10-17 2013-11-12 National University Corporation Shizuoka University Cyclic A/D converter, image sensor device, and method for generating digital signal from analog signal

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6467034A (en) 1987-09-08 1989-03-13 Toshiba Corp Serial-parallel type a/d converting device
JPH0469203B2 (ja) 1988-07-21 1992-11-05 Nippon Steel Corp
JPH07202700A (ja) 1993-12-28 1995-08-04 Nec Corp Ａ／ｄ変換装置
JP2004304413A (ja) 2003-03-31 2004-10-28 Shoji Kawahito イメージセンサ用２段階ａ／ｄ変換器
JP2005109747A (ja) * 2003-09-29 2005-04-21 Sanyo Electric Co Ltd アナログデジタル変換器
JP2005136540A (ja) 2003-10-29 2005-05-26 National Univ Corp Shizuoka Univ Ａ／ｄ変換アレイ及びイメージセンサ
JP3962788B2 (ja) 2003-10-29 2007-08-22 国立大学法人静岡大学 Ａ／ｄ変換アレイ及びイメージセンサ
JP2008028820A (ja) * 2006-07-24 2008-02-07 Sharp Corp Ａ／ｄコンバータ

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
F. SNOEIJ ET AL.: "A CMOS image sensor with a column-parallel multiple-ramp single-slope ADC", DIG. TECH. PAPERS, ISSCC, 2007, pages 506 - 506
K.NAGARAJ: "Efficient circuit configuration for algorithmic analog to digital converters", IEEE TRANS. CIRCUITS AND SYSTEMS II, vol. 40, no. 12, 1993, pages 777 - 785
S.MATSUO ET AL.: "A very low column FPN and row temporal noise 8.9M-Pixel,60fps CMOS image sensor with 14bit column parallel SA-ADC", DIG. TECH. PAPERS, SYMP. VLSI CIRCUITS, 2008, pages 138 - 139
See also references of EP2571169A4

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9264064B2 (en) 2014-03-07 2016-02-16 Panasonic Intellectual Property Management Co., Ltd. Analog-to-digital conversion apparatus and analog-to-digital conversion method
JP2015231107A (ja) * 2014-06-04 2015-12-21 日本放送協会 イメージセンサ用ａｄ変換回路
JP2016129331A (ja) * 2014-12-26 2016-07-14 株式会社半導体エネルギー研究所 半導体装置
US9961288B2 (en) 2015-03-19 2018-05-01 Panasonic Intellectual Property Management Co., Ltd. Image sensor and imaging device comprising oversampling AD converter and recursive AD converter
WO2016147523A1 (ja) * 2015-03-19 2016-09-22 パナソニックＩｐマネジメント株式会社 イメージセンサおよびそれを備えた撮像装置
JPWO2016147523A1 (ja) * 2015-03-19 2018-03-01 パナソニックＩｐマネジメント株式会社 イメージセンサおよびそれを備えた撮像装置
JP2017005332A (ja) * 2015-06-05 2017-01-05 日本放送協会 巡回型ａｄ変換器、並びに巡回型ａｄ変換器用のデジタル補正器及びその方法
WO2017029984A1 (ja) * 2015-08-19 2017-02-23 国立大学法人 鹿児島大学 アナログデジタル変換器
US10263634B2 (en) 2015-08-19 2019-04-16 Kagoshima University Analog-digital converter
JP2017135616A (ja) * 2016-01-28 2017-08-03 日本放送協会 アナログ・デジタル変換回路
JP2018064157A (ja) * 2016-10-11 2018-04-19 学校法人東京理科大学 Ａ／ｄ変換器
WO2018070220A1 (ja) * 2016-10-11 2018-04-19 学校法人東京理科大学 Ａ／ｄ変換器
WO2018088476A1 (ja) * 2016-11-11 2018-05-17 国立大学法人静岡大学 Ａ／ｄ変換器
US10715757B2 (en) 2016-11-11 2020-07-14 National University Corporation Shizuoka University A/D converter
WO2020095393A1 (ja) * 2018-11-07 2020-05-14 株式会社ブルックマンテクノロジ Ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法

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