WO2011125043A1 - Ldmos -transistoren für cmos - technologien sowie ein zugehöriges herstellverfahren - Google Patents

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WO2011125043A1
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drain
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semiconductor device
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Thomas Uhlig
Lutz Steinbeck
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X-Fab Semiconductor Foundries Ag
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    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Definitions

  • the invention relates to lateral DMOS transistors producible in CMOS processes
  • LDMOS low-density metal-oxide-semiconductor
  • a field effect transistor generally includes so-called drain and source regions separated by a channel region, which in turn is controlled by a gate electrode, to form a controllable current flow between the drain region and the source region.
  • a power field effect transistor is to be understood hereinafter as a field effect transistor which is operated at voltages of 15 V or more and / or at forward currents of approximately 500 mA or more.
  • field effect transistors are also referred to as MOS transistors, regardless of which material is actually used in the gate electrode.
  • CMOS process is to be understood as a process strategy in which complementary field effect transistors, i. p-channel transistors and n-channel transistors, in and over the active semiconductor layer. In the CMOS fabrication strategy, therefore, processes are required that enable the generation of p-type drain and source regions and the generation of n-type drain and source regions.
  • n- and p-type LDMOS transistors both n- and p-type LDMOS transistors (nLDMOS transistors, pLDMOS transistors) required.
  • nLDMOS transistors, pLDMOS transistors Both n- and p-type LDMOS transistors required.
  • the low-cost optimization of both types of lines at the same time presents a special challenge.
  • Breakdown voltage in the locked state (off-breakdown BV 0 ff) and low
  • a special class here are the so-called superjunction transistors, in which extraordinarily high conductivities in the drift region are achieved at high BV 0 ff by means of n / p multilayers.
  • LDMOS transistors have buried (buried) drift paths under the trench isolation region, benefiting from the high quality isolation material of the trench isolation as the upper boundary of the current path.
  • the gate and drain-side involvement of the drift region of such transistors usually requires special design measures, since the current path here without restrictions of
  • WO 2007/103610 A2 Freescale proposes that the drift path of an LD MOS transistor be led only under the trench isolation region on the gate side and the silicization in the thus extended drain side To prevent active area by using a silicide blocker.
  • FIG. 1 shows a schematic sectional view of the conventional power field-effect transistor (LDMOS) 150 from this document WO 2007/103610 A2 in the form of an n-channel transistor having lower-lying p / n layers, which are designated 102, 104 and 106, respectively. That is, layer 102 is n-doped while layers 106, 104 are p-doped. Furthermore, in the slightly p-doped region 106, a p-well 110 is formed, which thus represents the p-doped body region of the transistor 100. In the p-well 110, a heavily n-doped source region 118 is formed in conjunction with a heavily p-doped region 120, which serves as a body terminal.
  • LDMOS conventional power field-effect transistor
  • a drain drift region 108 is provided in conjunction with a heavily doped drain region 122, wherein, as previously explained, a trench isolation region 112 is embedded in the drain drift region 108. Further, over the p-well and a part of the drain drift region 108 and the trench isolation region 112, a gate electrode structure 114 is provided with a
  • Gate dielectric 116 is provided. A silicide formation on exposed
  • the consequence of the structure of the power field effect transistor 150 shown in FIG. 1 is a widened and less steepening current path towards the drain region 122, as a result of which RDS on is reduced. At the same time, due to the reduced current density, the tendency for impact ionization (avalanche) also decreases. Thus, with the same drain current, less bulk current, ie, current in the lower layers of the transistor 150, is generated. This delays the switching on of the internal parasitic bipolar transistor (snap-back in nLDMOS) and thus achieves a higher on-breakdown voltage.
  • the doping profile of the drift zone 108 can not be tailored exclusively to a type of transistor, in this solution due to incomplete depletion in the environment of Drain responsibles 122 often BV 0ff too low.
  • the invention is based, in a semiconductor device, the task
  • a semiconductor device having a lateral power field effect transistor.
  • the lateral power field effect transistor comprises a source region of a first conductivity type, a drain region of the first conductivity type, a drain drift region of the first conductivity type, a trench isolation region at least partially embedded in the drain drift region, and a doped field conduction region of a second, first conductivity type inverse conductivity type.
  • Trench isolation region and in particular the embedded in the drain drift region doped field guide region for a more favorable electric field distribution i. there is a forced guidance of the potential lines in the vicinity of the drain region, without, however, taking place pronounced disturbances of the field profile in the deeper layers of the semiconductor device.
  • RESURF areas remain almost unaffected by the field guidance area and no electrically-chargeable zones are generated.
  • a doped field-guiding region or field-guiding region is to be understood as a region which is counter-doped to the drain drift region and therefore forms a pn junction with it and influences the course of the electric field within the drain drift region.
  • the doped field guide region is provided as an area with freely adjustable potential without electrical connection.
  • a field guide area without electrical connection is also referred to as floating. In this way, there is no influence on the field line guidance by external voltages.
  • At least one further field conduction region of the second conductivity type is provided in the drain drift region.
  • one of the field guiding regions can be directly attached to the
  • Trench isolation area adjacent to an edge which faces the drain area. This measure results in a very favorable field profile, since first the Bottom of the trench isolation area as an efficient means of adjusting the
  • Field course is used and then allows the field guide area a gradual expansion of the electric field in the upper region of the drain drift region.
  • no metal silicide is provided in the surface of the drain drift region. In this way, the advantageous field profile described in connection with FIG. 1 can be improved in such a way that partially depleted regions in the vicinity of the drain region are avoided and thus the breakdown voltage is increased.
  • the lateral power field-effect transistor has a doped body connection region of the second conductivity type adjacent to
  • Source region wherein the field guide region and the doped body lead region have a same dopant profile in the depth direction. So they can
  • the maximum dopant concentration of the field guide region is greater than a maximum dopant concentration of
  • Field control area associated with its size and also with the number of field guide areas can thus achieve an effective control of the field profile in the drain drift area, although standard implantation processes can still be applied. For example, the increased maximum
  • Dopant concentration can be generated by the fact that the field guide area is subjected to at least one implantation process more than about the body connection area in the context of the required implantation processes.
  • the semiconductor device includes a small signal transistor having deep drain and source regions and shallow drain and source extension regions.
  • a small signal transistor is to be understood as a transistor which is designed for operation at voltages of less than (or equal to) 15V. These highly doped regions of the small signal transistor can be almost identical
  • the field guide region can be produced during an implantation for producing shallow drain and source regions, while in other cases the field guide region can be generated when generating deep drain regions. and source regions of the small signal transistor is generated, wherein, if necessary, in the field guide region previously also the implantation for the shallow drain and source regions may have been performed.
  • the small signal transistor has a
  • Gate electrode with a gate length of 200 nm (nanometers) or less.
  • the power field effect transistor can be made on the basis of a technology that can handle very demanding control tasks by providing small signal transistors of the dimensions given above
  • a second lateral power field effect transistor is provided, which is of complementary conductivity type in comparison to the already provided field effect transistor.
  • the above object is achieved by a method for manufacturing a semiconductor device with a lateral power field effect transistor.
  • the method includes generating a trench isolation region and a drain drift region of a first conductivity type such that the trench isolation region is at least partially embedded in the drain drift region.
  • the method further comprises performing one or more ion implantation processes to create deep drain and source regions and / or drain and source extension regions in a small signal transistor of a second conductivity type inverse to the first conductivity type.
  • the method further comprises generating one or more field guide regions in the drain drift region through at least one of the one or more ion implantation processes.
  • Power transistor using implantation processes which are also used for the production of heavily doped areas in small signal transistors. This results in a very efficient production process, since no additional process steps are required.
  • the implantation processes and associated masking schemes for generating complementary small signal transistors can be efficiently used to also create suitable field-guiding regions for complementary power transistors.
  • suitable photolithography masks may be provided which release surface areas of the drain drift region during the respective implantation processes, see above that thereby the lateral structure of the field guidance areas can be adjusted efficiently.
  • the desired field profile in the drain drift region can be determined by default
  • Mask openings which thus determine the number and the lateral shape of the field guide areas, for the particular application set specifically, without requiring a change in the process parameters of the associated implantation processes would be required or other process steps are added.
  • FIG. 1 is a sectional view of a conventional LDMOS
  • FIG. 2 is a sectional view of a semiconductor device during FIG.
  • FIG. 3 is a schematic sectional view of FIG.
  • FIG. 4 is a schematic sectional view of a part of FIG.
  • FIG. 5 is a sectional view of a complementary power field effect transistor that is alternative or in addition to the
  • FIG. 2 shows a schematic sectional view of a semiconductor component 90 which has a small-signal transistor 50K and a lateral power field-effect transistor or DMOS transistor 50P.
  • the component 90 comprises a substrate 30 on which suitable semiconductor layers, for example epitaxially grown silicon layers, are applied.
  • a lightly n-doped layer 4 is provided which serves as the body region of the transistor 50P, thus constituting a p-channel transistor.
  • a p-type body region 10 of the transistor 50K is formed, which is thus an n-channel transistor.
  • the lateral dimension of the small signal transistor 50K is defined by corresponding trench isolation regions 12.
  • a corresponding trench isolation region 12 is also provided in a drain drift region 8 in order thus to obtain a more favorable potential profile, as already explained in connection with the transistor 150 from FIG.
  • the drain Drift region 8 is thus a correspondingly p-doped region in which a heavily doped drain region is to be generated in further manufacturing processes.
  • transistors 50K and 50P have gate electrode structures 14K and 14, respectively, which include respective isolation layers 16K and 16, respectively.
  • an implantation mask 26 is provided which leaves the transistor 50K open in order to generate flat n-doped drain and source extension regions 23 in the body region 10.
  • Field lead region 28E is generated in the drain drift region 8, wherein the lateral size and position of the region 28E are predetermined by the mask opening 27.
  • the lateral dimension 27L of the opening 27 can be suitably adjusted, as shown in dashed lines, in order to produce suitable field guidance or bending of the potential lines depending on the doping profile achieved by an implantation process 25.
  • the implantation process 25 is thus considered a
  • Implantation mask 26 accomplished with the opening 27.
  • the semiconductor device 90 can therefore be fabricated based on standard CMOS processes. That is, before or after the formation of the trench isolation regions 12 based on well-known techniques, the implantation processes for deeper regions of the device 90 such as the drain drift region 8 and the body region 10 may be made appropriate as needed
  • Gate electrode structures 14K and 14 produce.
  • process technologies can be used with which the gate electrode structure 14K is structured with a gate length of 200 nm or less.
  • the mask 26 is produced by suitable lithography processes.
  • FIG. 3 shows the semiconductor device 90 in a more advanced form
  • Manufacturing phase in which a further implantation process 29 is performed on the basis of a mask 30.
  • a further implantation process 29 is performed on the basis of a mask 30.
  • deep drain and source regions 32 are generated in the transistor 50K, which in cooperation with the
  • the mask 30 includes an opening 31 defining the lateral location and size and thus also the shape of a field guide region 28 created by the implantation process 29 in the drain drift region 8.
  • the regions 32 and 28 thus have an approximately equal doping profile in one
  • Depth direction T which is to be understood as the vertical direction in Figure 3.
  • the entire vertical dopant profile is also determined by region 28E due to previously introduced dopants to form region 28E, while in other embodiments (not shown) the dopant profile of region 28 is determined solely by implant 29 or
  • a mask opening 33 may also be provided if a heavily n-doped body connection region 20 is also during the default
  • Implantation process 29 is to be generated. If necessary, a corresponding
  • Opening may also be provided in the implantation process 25 of FIG. 2 if a dopant concentration higher at least on the surface is desired, as is the case for the combination of the regions 23 and 32. So if same
  • Figure 4 shows the semiconductor device 90 in a more advanced
  • Drain region 22 is formed in the p-doped drain drift region 8. Furthermore, one or more field guide regions 28 or 28A are provided in a region of the drift region 8 with a suitable lateral position, size and shape, in order thus to achieve the desired potential line profile in the drift region 8, as also explained above. On the surface of the heavily doped drain region 18, the heavily doped
  • Body connection region 20 the heavily doped source region 22 and, in the embodiment shown, the heavily doped field guide region 28 are corresponding
  • Metal silicide 18S, 20S, 22S, 28 S formed. Further, a metal silicide 14S is also present in the gate electrode structure 14. Furthermore, surface regions of the drift region 8, on which no metal silicide is to be formed, are prevented by a silicide
  • Blocking mask 24 covered.
  • the semiconductor device 90 shown in FIG. 4 can be manufactured on the basis of standard CMOS processes, in particular the heavily doped drain and Source region 18, 22 can be generated in connection with implantation process for p-type small signal transistors, as shown for example for the n-channel transistor 50K in Figures 2, 3 for the generation of the regions 28, 28A and 20, which are inversely doped to That is, the regions 18 and 22 are formed by covering the remaining surface of the region 8 by standard implantation processes for p-channel transistors, while on the other hand, the heavily doped field guide regions 28 and 28A and also the strong doped body connection region 20 are generated during one or more corresponding implantation processes, in which the heavily doped drain and
  • Source regions of n-channel transistors are produced.
  • Silicide blocking mask 24 can be prepared by standard deposition techniques, lithographic processes, and patterning techniques. For this purpose, materials such as silicon dioxide, silicon nitride and the like are suitable. Subsequently, metal silicide is prepared by, for example, depositing a suitable refractory metal and reacting with the silicon in the exposed semiconductor surfaces. After removal of excess metal, the structure shown in Figure 4 is formed.
  • FIG. 5 schematically shows the semiconductor device 90, wherein a transistor 50N is provided, which is manufactured in addition or alternatively to the transistor 50P (see Figures 2-4).
  • the transistor 50 a is an n-channel transistor and is thus one of the
  • the drift region 8 is an n-doped region, while the body region 4 is a p-doped region.
  • the heavily doped drain and source regions 18, 22 are heavily n-doped regions, while the body connection region 20 is a heavily p-doped region. Accordingly, the heavily doped field guide region 28 is a p-doped region.
  • the transistor 50N may also be fabricated based on standard CMOS processes, wherein upon implantation of drain and source regions and / or extension regions of p-type low power transistors, the one or more regions 28 may be partially or fully co-located with the region 20 are generated. Similar processes as previously explained for the transistor 50P may be used, however, the doping modes introduced during the respective implantation processes are to be correspondingly switched.
  • the LDMOS transistors 50P, 50N shown in FIGS. 2 to 4, on the one hand, and FIG. 5, on the other hand, are similar in construction, but differ from each other in the manner of the FIGS. 2 to 4, on the one hand, and FIG. 5, on the other hand, are similar in construction, but differ from each other in the manner of the FIGS. 2 to 4, on the one hand, and FIG. 5, on the other hand, are similar in construction, but differ from each other in the manner of the FIGS. 2 to 4, on the one hand, and FIG. 5, on the other hand, are similar in construction, but differ from each other in the manner
  • nLDMOS 50N is the
  • Drift path from the corresponding part of the n-well 8 and the body region 4 is formed as a well in the drift region 8.
  • Both LDMOS transistors have drift paths that extend partially below the STI region 12, wherein in a preferred embodiment
  • Embodiment at the drain region 22 facing STI edge 12A each one
  • Field guide area 28 is arranged so that a suitable field guidance results in the direction of the surface and the drain region 22.
  • the floating regions 28, 28A ensure suitable field guidance, ie a forced guidance of the potential lines (bending) in the vicinity of the drain region 22, without disturbing the RESURF equilibrium in the depth or forming electrically rechargeable zones.
  • suitable field guidance ie a forced guidance of the potential lines (bending) in the vicinity of the drain region 22, without disturbing the RESURF equilibrium in the depth or forming electrically rechargeable zones.

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Abstract

In einem Halbleiterbauelement wird ein lateraler Leistungs-Feldeffekttransistor als LDMOS-Transistor, so hergestellt, dass im Zusammenwirken mit einem Grabenisolationsgebiet (12) und einem stark dotierten Feldführungsgebiet (28, 28A) ein verbesserter Potenzialverlauf in einem Drain-Driftgebiet (8) des Transistors erreicht wird. Dazu können in vorteilhaften Ausführungsformen standardmäßige Implantationsprozesse der CMOS-Technologie eingesetzt werden, ohne dass zusätzliche Verfahrensschritte erforderlich sind.

Description

LDMOS -TRANSISTOREN FUER CMOS - TECHNOLOGIEN SOWIE EIN ZUGEHOERIGES HERSTELLVERFAHREN
Die Erfindung betrifft in CMOS-Prozessen herstellbare laterale DMOS-Transistoren
(LDMOS) mit verbesserten Eigenschaften und ein zugehöriges Herstellverfahren.
Leistungs-Feldeffekttransistoren in Form von DMOS-Transistoren (ursprünglich: Double Diffused MOS) sind in den letzten Jahren zu unverzichtbaren Bauelementen in Halbleiter-
Hochvolt (HV)- und Power- Prozessen geworden. Ein Feldeffekttransistor enthält im Allgemeinen so genannte Drain- und Sourcegebiete, die durch einen Kanalbereich getrennt sind, der seinerseits durch eine Gateelektrode gesteuert ist, so dass sich ein steuerbarer Stromfluss zwischen dem Draingebiet und dem Sourcegebiet ausbildet. Ein Leistungs- Feldeffekttransistor soll im Weiteren als ein Feldeffekttransistor verstanden werden, der mit Spannungen von 15 V oder mehr und/oder bei Durchlassströmen von ca. 500 mA oder mehr betrieben wird. Im Weiteren werden Feldeffekttransistoren auch als MOS- Transistoren bezeichnet, unabhängig davon, welches Material in der Gateelektrode tatsächlich verwendet ist.
Das Wirkprinzip der lateralen DMOS-Transistoren beruht auf verlängerten Draingebieten, über denen ein Teil der zu verarbeitenden (hohen) Spannung abfällt, die ohne
Spannungsabfall den Gatebereich schädigen würde und daher nicht in voller Höhe an der Gateelektrode anliegen darf. Bei lateralen DMOS-Transistoren (LDMOS) ist dieser verlängerte Bereich des Draingebiets, der als Drain-Extension- oder Driftgebiet bezeichnet wird, parallel zur Oberfläche der aktiven Halbleiterschicht des Chips angeordnet, was eine einfache Integration in vorhandene CMOS-Prozesse ermöglicht. Ein CMOS-Prozess ist als eine Prozessstrategie zu verstehen, in der komplementäre Feldeffekttransistoren, d.h. p- Kanaltransistoren und n-Kanaltransistoren, in und über der aktiven Halbleiterschicht hergestellt werden. In der CMOS-Fertigungsstrategie sind also Prozesse erforderlich, die das Erzeugen von Drain-und Sourcegebieten mit p-Leitfähigkeit und das Erzeugen von Drain- und Sourcegebieten mit n-Leitfähigkeit ermöglichen.
Dazu werden in der Regel geeignete Implantationstechniken angewendet, wobei ein geeignetes Maskierungsschema Anwendung findet, um die dotierten Gebiete mit unterschiedlicher Leistungsart herzustellen. Oftmals werden in solchen HVCMOS-Prozessen, also in CMOS-Prozessen, in denen
Feldeffekttransistoren für hohe Leistungen oder hohe Spannungen ausgelegt werden, sowohl n- wie p-leitende LDMOS-Transistoren (nLDMOS-Transistoren, pLDMOS- Transistoren) benötigt. Die aufwandsarme Optimierung beider Leitungstypen zugleich stellt dann eine besondere Herausforderung dar.
Diese Problematik ist Gegenstand der WO 2008/116880 AI (X-Fab), die dort jedoch nur unzureichend gelöst wurde. Die jüngste Entwicklung bei DMOS-Transistoren ist durch die konsequente Nutzung des
RESURF-Prinzips (Reduced Electrical Surface Field) gekennzeichnet, wobei es immer besser gelingt, den charakteristischen Widerspruch zwischen möglichst hoher
Durchbruchsspannung im gesperrten Zustand (off-breakdown BV0ff) und geringem
Einschaltwiderstand (drain-source on-resistance RDSon) zu lösen. Eine besondere Klasse bilden hierbei die sogenannten Superjunction-Transistoren, bei denen außerordentlich hohe Leitfähigkeiten im Drift-Gebiet bei hohen BV0ff mittels n/p-Mehrfachschichten erreicht werden.
Mit der Forderung nach größeren digitalen Schaltungsanteilen in HVCMOS-Anwendungen hat sich ein Trend zu kleineren Strukturmaßen der jeweiligen Basisprozesse ergeben.
HVCMOS-Entwicklungen finden typischerweise heute in 0.35 bis O.l^m-Prozessen statt, d.h. in Prozessen, in denen Kleinsignaltransistoren mit kritischen Abmessungen, etwa der Gatelänge, von etwa 200 nm bis etwa 65 nm hergestellt werden, deren Feldisolation fast ausschließlich auf flachen Gräben bzw. Trenches mit geeignetem isolierenden Füllmaterial (shallow trench Isolation STI) beruht. Die Mehrzahl der in solchen Prozessen entwickelten
LDMOS-Transistoren besitzt unter dem Grabenisolationsgebiet verlaufende (vergrabene) Drift-Strecken, wobei man von dem hochwertigen Isoliermaterial der Grabenisolation als oberer Begrenzung des Strompfades profitiert. Allerdings bedarf die Gate- und Drain- seitige Einbindung des Drift-Gebietes solcher Transistoren in der Regel besonderer konstruktiver Maßnahmen, da der Strompfad hier ohne Einschränkungen der
Bauelemente-Zuverlässigkeit aus dem Gebiet unter dem Grabenisolationsgebiet zurück an die Oberfläche geführt werden muss. Darüber hinaus soll natürlich auch in diesen
Bereichen ein optimales Verhältnis von Potentialabfall und Leitfähigkeit bestehen. Als konstruktive Lösung der Gate-seitigen Einbindung des Drift-Gebietes wurden unter anderem Split-Gate-Transistoren vorgeschlagen, die eine vom Kanalfeld unabhängige Manipulation des Gate-nahen elektrischen Feldes am Beginn der Drift-Strecke gestatten. Zur Konstruktion der Drain-seitigen Einbindung wird andererseits in der Veröffentlichung WO 2007/103610 A2 (Freescale) vorgeschlagen, die Drift-Strecke eines LD MOS-Transistors nur Gate-seitig unter dem Grabenisolationsgebiet zu führen und die Silizierung in dem mithin verlängerten Drain-seitigen Aktiv-Gebiet durch Verwendung eines Silizid-Blockers zu verhindern.
Figur 1 zeigt eine schematische Schnittansicht des konventionellen Leistungs- Feldeffekttransistors (LDMOS) 150 aus dieser Schrift WO 2007/103610 A2 in Form eines n-Kanaltransistors, der tiefer liegende p/n-Schichten aufweist, die mit 102,104 bzw. 106 bezeichnet sind. D.h., die Schicht 102 ist n-dotiert, während die Schichten 106, 104 p- dotiert sind. Ferner ist in dem leicht p-dotierten Gebiet 106 eine p-Wanne 110 ausgebildet, die somit das p-dotierte Körpergebiet des Transistors 100 darstellt. In den der p-Wanne 110 ist ein stark n-dotiertes Sourcegebiet 118 in Verbindung mit einem stark p-dotierten Gebiet 120, das als Körperanschluss dient, ausgebildet. Des Weiteren ist ein Drain- Driftgebiet 108 in Verbindung mit einem stark dotierten Draingebiet 122 vorgesehen, wobei, wie zuvor erläutert es, ein Grabenisolationsgebiet 112 in dem Drain-Driftgebiet 108 eingebettet ist. Ferner ist über der p-Wanne und einem Teil des Drain-Driftgebiets 108 sowie des Grabenisolationsgebiets 112 eine Gateelektrodenstruktur 114 mit einem
Gatedielektrikum 116 vorgesehen. Eine Silizid-Bildung auf freiliegenden
Oberflächenbereichen des Drain-Driftgebiets 108 wird durch eine dielektrische Schicht 124 verhindert.
Die Folge des in Figur 1 gezeigten Aufbaus des Leistungs-Feldeffekttransistors 150 ist ein verbreiterter und unter geringerem Anstieg verlaufender Strompfad zum Draingebiet 122 hin, wodurch sich RDSon verringert. Gleichzeitig nimmt infolge der verringerten Stromdichte auch die Neigung zur Stoßionisation (Avalanche) ab. Somit wird bei gleichem Drainstrom weniger Bulkstrom, also Strom in den tieferen Schichten des Transistors 150, generiert. Dadurch wird das Einschalten des internen parasitären Bipolartransistors (Snap-back beim nLDMOS) verzögert und damit eine höhere on-Durchbruchspannung erreicht.
Insbesondere dann, wenn - wie in kostengünstigen Prozessen mit Mehrfachnutzung von Masken typisch - das Dotierungsprofil der Drift-Zone 108 nicht ausschließlich auf einen Transistortyp zugeschnitten werden kann, ist bei dieser Lösung infolge unvollständiger Verarmung in der Umgebung des Draingebiets 122 oftmals BV0ff zu gering. Der Erfindung liegt die Aufgabe zugrunde, in einem Halbleiterbauteil die
Durchbruchspannung als BV0ff bei LDMOS-Transistoren mit einem Drain-Driftgebiet zu erhöhen, wobei eine möglichst effiziente Herstellung von n- und/oder p-leitenden LDMOS- Transistoren in dem Halbleiterbauteil in einem CMOS-Prozess möglich sein soll.
Gemäß einem Aspekt der vorliegenden Erfindung wird diese Aufgabe gelöst durch ein Halbleiterbauelement, das einen lateralen Leistungs-Feldeffekttransistor aufweist. Der laterale Leistungs-Feldeffekttransistor umfasst ein Sourcegebiet eines ersten Leitungstyps, ein Draingebiet des ersten Leitungstyps, ein Drain-Driftgebiet des ersten Leitungstyps, ein Grabenisolationsgebiet, das zumindest teilweise in dem Drain-Driftgebiet eingebettet ist, und ein dotiertes Feldführungsgebiet eines zweiten, zum ersten Leitungstyp inversen Leitungstyps.
In dem erfindungsgemäßen Leistungs-Feldeffekttransistors führen das
Grabenisolationsgebiet und insbesondere das in dem Drain-Driftgebiet eingebettete dotierte Feldführungsgebiet zu einer günstigeren elektrischen Feldverteilung, d.h. es erfolgt eine Zwangsführung der Potenziallinien in der Umgebung des Draingebiets, ohne dass dabei jedoch ausgeprägte Störungen des Feldverlaufs in den tieferen Schichten des Halbleiterbauelements stattfinden. Beispielsweise bleiben RESURF-Gebiete nahezu unbeeinflusst von dem Feldführungsgebiet und es werden auch keine elektrisch aufladbaren Zonen erzeugt. Ein dotiertes feldführendes Gebiet oder Feldführungsgebiet ist in diesem Zusammenhang als ein Bereich zu verstehen, der zu dem Drain-Driftgebiet gegen-dotiert ist und daher mit diesem einen pn-Übergang bildet und den Verlauf des elektrischen Feldes innerhalb des Drain-Driftgebiets beeinflusst.
Dazu ist in einer vorteilhaften Ausführungsform das dotierte Feldführungsgebiet als ein Gebiet mit frei einstellbarem Potenzial ohne elektrischen Anschluss vorgesehen. Ein Feldführungsgebiet ohne elektrischen Anschluss wird auch als schwebend bzw. floatend bezeichnet. Auf diese Weise erfolgt kein Einfluss auf die Feldlinienführung durch externe Spannungen.
In vorteilhaften Ausführungsformen ist zumindest ein weiteres Feldführungsgebiet des zweiten Leitungstyps in dem Drain-Driftgebiet vorgesehen. Auf diese Weise ist es möglich, auf der Grundlage eines grundlegenden Dotierprofils dennoch eine gewünschte Steuerung des Feldverlaufs in dem Drain-Driftgebiet zu erreichen, indem die Größe und/oder die
Anzahl der Feldführungsgebiete geeignet ausgewählt werden. Dabei kann in einigen vorteilhaften Ausführungsvarianten eines der Feldführungsgebiete direkt an dem
Grabenisolationsgebiet an einer Kante angrenzen, die dem Draingebiet zugewandt ist. Durch diese Maßnahme ergibt sich ein sehr günstiger Feldverlauf, da zunächst die Unterseite des Grabenisolationsgebiets als effizientes Mittel zur Anpassung des
Feldverlaufs dient und im Anschluss daran das Feldführungsgebiet eine allmähliche Aufweitung des elektrischen Feldes in den oberen Bereich des Drain-Driftgebiets ermöglicht.
In weiteren vorteilhaften Ausführungsformen ist in der Oberfläche des Drain-Driftgebiets kein Metallsilizid vorgesehen. Auf diese Weise kann der vorteilhafte Feldverlauf, der im Zusammenhang mit der Figur 1 beschrieben ist, dahingehend verbessert werden, dass auch teilweise verarmte Gebiete in der Nähe des Draingebiets vermieden werden und damit die Durchbruchsspannung erhöht wird.
In einer vorteilhaften Ausführungsform besitzt der laterale Leistungs-Feldeffekttransistor ein dotiertes Körperanschlussgebiet des zweiten Leitungstyps angrenzend zu dem
Sourcegebiet, wobei das Feldführungsgebiet und das dotierte Körperanschlussgebiet ein gleiches Dotierstoffprofil in der Tiefenrichtung aufweisen. Damit können diese
entsprechenden dotierten Gebiete, die eine inverse Dotierungsart im Vergleich zu den Drain- und Sourcegebieten aufweisen, in einer gemeinsamen Implantationssequenz hergestellt werden. In einer weiteren vorteilhaften Ausführungsform ist die maximale Dotierstoffkonzentration des Feldführungsgebiets größer als eine maximale Dotierstoffkonzentration des
Körperanschlussgebiets. Durch geeignete Wahl der Dotierstoffkonzentration des
Feldführungsgebiets im Zusammenhang mit seiner Größe und auch mit der Anzahl der Feldführungsgebiete lässt sich somit eine wirksame Steuerung des Feldverlaufs in dem Drain-Driftgebiet erreichen, wobei dennoch standardmäßige Implantationsprozesse angewendet werden können. Beispielsweise kann die erhöhte maximale
Dotierstoffkonzentration dadurch erzeugt werden, dass das Feldführungsgebiet im Rahmen der erforderlichen Implantationsprozesse mindestens einem Implantationsprozess mehr unterzogen wird als etwa das Körperanschlussgebiet.
In weiteren Ausführungsformen weist das Halbleiterbauelement einen Kleinsignaltransistor auf, der tiefe Drain-und Sourcegebiete und flache Drain- und Source-Erweiterungsgebiete aufweist. Ein Kleinsignaltransistor soll dabei als ein Transistor verstanden werden, der bei für den Betrieb bei Spannungen von kleiner (oder gleich) 15V ausgelegt ist. Diese hoch dotierten Gebiete des Kleinsignaltransistors können dabei nahezu identische
Dotierstoffprofile wie das Feldführungsgebiet aufweisen, da diese während der gleichen Implantationssequenz erzeugt werden. Beispielsweise kann das Feldführungsgebiet während einer Implantation zur Erzeugung flache Drain-und Sourcegebiete hergestellt werden, während in anderen Fällen das Feldführungsgebiet bei der Erzeugung tiefer Drain- und Sourcegebiete des Kleinsignaltransistors erzeugt wird, wobei, bei Bedarf, in dem Feldführungsgebiet zuvor auch die Implantation für die flachen Drain- und Sourcegebiete durchgeführt worden sein kann. In einigen vorteilhaften Ausführungsformen weist der Kleinsignaltransistor eine
Gateelektrode mit einer Gatelänge von 200 nm (Nanometer) oder weniger auf. Auf diese Weise kann der Leistungs-Feldeffekttransistor auf der Grundlage einer Technologie hergestellt werden, mit der auch sehr anspruchsvolle Steuerungsaufgaben durch das vorsehen von Kleinsignaltransistoren mit den zuvor angegebenen Abmessungen
implementiert werden können.
Im weiteren vorteilhaften Ausführungsformen ist ein zweiter lateraler Leistungs- Feldeffekttransistor vorgesehen, der von komplementärem Leitungstyp im Vergleich zu dem bereits vorgesehenen Feldeffekttransistor ist.
Gemäß einem weiteren Aspekt der beanspruchten Erfindung wird die zuvor genannte Aufgabe durch ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem lateralen Leistungs-Feldeffekttransistor gelöst. Das Verfahren umfasst das Erzeugen eines Grabenisolationsgebiets und eines Drain-Driftgebiets eines ersten Leitungstyps derart, dass das Grabenisolationsgebiet zumindest teilweise in dem Drain-Driftgebiet eingebettet ist.
Das Verfahren umfasst ferner das Ausführen eines oder mehrerer lonenimplantations- Prozesse zur Erzeugung von tiefen Drain- und Sourcegebieten und/oder von Drain-und Source-Erweiterungsgebiete in einem Kleinsignaltransistor eines zweiten Leitungstyps, der invers ist zu dem ersten Leitungstyp. Das Verfahren umfasst ferner das Erzeugen eines oder mehrerer Feldführungsgebiet in dem Drain-Driftgebiet durch mindestens einen des einen oder der mehreren lonenimplantationsprozesse.
Auf diese Weise kann eine geeignete Feldführung in dem Drain-Driftgebiet des
Leistungstransistors unter Anwendung von Implantationsprozessen erfolgen, die auch zur Herstellung stark dotierter Gebiete in Kleinsignaltransistoren angewendet werden. Daraus ergibt sich ein sehr effizienter Fertigungsablauf, da keine zusätzlichen Prozessschritte erforderlich sind. Dazu können die Implantationsprozesse für die Erzeugung der flachen Drain-und Source-Erweiterungsgebiete und/oder die Implantationsprozesse für die
Erzeugung der tiefen Drain-und Sourcegebiete verwendet werden. Insbesondere können die Implantationsprozesse und zugehörigen Maskierungsschemata für die Erzeugung komplementär Kleinsignaltransistoren effizient verwendet werden, um auch geeignete Feldführungsgebiete für komplementäre Leistungstransistoren zu erzeugen. Zu diesem Zweck können geeignete Fotolithographiemasken bereitgestellt werden, die bei den jeweiligen Implantationsprozesse Oberflächenbereiche des Drain-Driftgebiets freilassen, so dass damit die laterale Struktur der Feldführungsgebiete effizient eingestellt werden kann. Somit lässt sich auf der Grundlage der standardmäßigen Implantationsprozesse der gewünschte Feldverlauf in dem Drain-Driftgebiet durch Vorgabe geeigneter
Maskenöffnungen, die somit die Anzahl und die laterale Form der Feldführungsgebiete festlegen, für die jeweilige Anwendung speziell einstellen, ohne dass dazu eine Änderung der Prozessparameter zugehöriger Implantationsprozesse erforderlich wäre oder auch weitere Prozessschritte hinzuzufügen sind.
Generell können mit der beanspruchten Erfindung höhere Off-Durchbruchspannungen bei geringem On-Widerstand und speziell beim nLDMOS-Transistor gleichzeitig höhere On-Durchbruchspannungen als bei bekannten Lösungen erreicht werden, ohne dass zusätzliche Maskenschritte bei der Herstellung benötigt werden.
Weitere vorteilhafte Ausführungsformen sind von den abhängigen Ansprüchen erfasst.
Die folgende detaillierte Beschreibung zeigt Beispiele und eine Erläuterung und Ergänzung der beanspruchten Erfindung. Sie ist mit Bezug auf die Zeichnungen fachmännisch zu lesen.
Figur 1 ist eine Schnittdarstellung eines konventionellen LDMOS-
Transistors, wie er in WO 2007/103610 beschrieben ist.
Figur 2 ist eine Schnittansicht eines Halbleiterbauelements während
einer Fertigungsphase, in der ein Implantationsprozess zur
Erzeugung flacher Drain-und Source-Erweiterungsgebiete
durchgeführt wird, wobei bei Bedarf auch ein
Feldführungsgebiet in einem Leistungstransistor erzeugt
wird.
Figur 3 ist eine schematische Schnittansicht des
Halbleiterbauelements, wobei ein Implantationsprozess zur
Erzeugung tiefer Drain-und Sourcegebiete ausgeführt wird.
Figur 4 ist eine schematische Schnittansicht eines Teils des
Halbleiterbauelements, nachdem ein Silizid-Prozess
ausgeführt wurde.
Figuren 5 ist eine Schnittansicht eines komplementären Leistungs- Feldeffekttransistors, der alternativ oder zusätzlich zu dem
Transistor aus den Figuren 2 bis 4 im Halbleiterbauelement
vorgesehen ist.
Figur 2 zeigt eine schematische Schnittansicht eines Halbleiterbauelements 90, das einen Kleinsignaltransistor 50K und einen lateralen Leistungs-Feldeffekttransistor oder DMOS- Transistor 50P aufweist. Das Bauelemente 90 umfasst ein Substrat 30, auf welchem geeignete Halbleiterschichten, z.B. epiktaktisch aufgewachsene Siliziumschichten aufgebracht sind. In dem gezeigten Ausführungsbeispiel ist eine leicht n-dotierte Schicht 4 vorgesehen, die als Körpergebiet des Transistors 50P dient, der somit einen p- Kanaltransistor darstellt. Andererseits ist in der Schicht 4 ein p-dotiertes Körpergebiet 10 des Transistors 50K ausgebildet, der somit ein n-Kanaltransistor ist. Die laterale Abmessung des Kleinsignaltransistors 50K ist durch entsprechende Grabenisolationsgebiete 12 festgelegt. Ein entsprechendes Grabenisolationsgebiet 12 ist auch in einem Drain- Driftgebiet 8 vorgesehen, um damit einen günstigeren Potenzialverlauf zu erhalten, wie dies bereits im Zusammenhang mit dem Transistor 150 aus Figur 1 erläutert ist. Das Drain- Driftgebiet 8 ist somit ein entsprechend p-dotiertes Gebiet, in welchem in weiteren Fertigungsprozessen ein stark dotiertes Draingebiet zu erzeugen ist.
In der gezeigten Fertigungsphase weisen die Transistoren 50K und 50P Gateelektroden- Strukturen 14K bzw. 14 auf, die jeweilige Isolationsschichten 16K bzw. 16 enthalten. Des
Weiteren ist eine Implantationsmaske 26 vorgesehen, die den Transistor 50K freilässt, um im Körpergebiet 10 flache n-dotierte Drain-und Source-Erweiterungsgebiete 23 zu erzeugen. In der gezeigten Ausführungsform ist in der Implantationsmaske 26, die etwa als Lackmaske vorgesehen ist, auch eine geeignete Öffnung 27 enthalten, so dass ein
Feldführungsgebiet 28E in dem Drain-Driftgebiet 8 erzeugt wird, wobei die laterale Größe und Lage des Gebiets 28E durch die Maskenöffnung 27 vorgegeben sind. Beispielsweise kann die laterale Abmessung 27L der Öffnung 27 geeignet eingestellt werden, wie dies gestrichelt dargestellt ist, um damit in Abhängigkeit des Dotierprofils, das durch einen Implantationsprozess 25 erreicht wird, eine geeignete Feldführung bzw. eine Verbiegung der Potenziallinien zu erzeugen. Der Implantationsprozess 25 wird somit als ein
standardmäßiger Implantationsprozess ausgeführt, wie er zur Erzeugung der Gebiete 23 im Transistor 50K erforderlich ist. Die geeignete Anpassung des feldführenden Verhaltens des Gebiets 28E wird also durch konstruktive Maßnahmen, d.h. die Erzeugung der
Implantationsmaske 26 mit der Öffnung 27 bewerkstelligt.
Das Halbleiterbauelement 90, wie es in Figur 2 gezeigt ist, kann daher auf der Grundlage standardmäßige CMOS-Prozesse hergestellt werden. D.h., vor oder nach der Herstellung der Grabenisolationsgebiete 12 auf der Grundlage gut bekannter Techniken werden bei Bedarf die Implantationsprozesse für tiefer liegende Bereiche des Bauelements 90, etwa das Drain-Driftgebiet 8 und das Körpergebiet 10 unter Anwendung geeigneter
Maskierungsverfahren ausgeführt, woran sich Prozesse anschließen, um die
Gateelektroden-Strukturen 14K bzw. 14 herzustellen. Dabei können Prozesstechnologien eingesetzt werden, mit der die Gateelektroden-Struktur 14K mit einer Gatelänge von 200nm oder weniger strukturiert wird. Daraufhin wird die Maske 26 durch geeignete Lithographieprozesse hergestellt.
Figur 3 zeigt das Halbleiterbauelement 90 in einer weiter fortgeschrittenen
Fertigungsphase, in der ein weiterer Implantationsprozess 29 auf der Grundlage einer Maske 30 ausgeführt wird. Während des Implantationsprozesses 29 werden in dem Transistor 50K tiefe Drain-und Sourcegebiete 32 erzeugt, die im Zusammenwirken mit den
Gebieten 23 das gewünschte Dotierprofil für den Transistor 50K nach Durchführung entsprechender Ausheizprozesse ergeben. In der dargestellten Ausführungsform enthält die Maske 30 eine Öffnung 31, die die laterale Lage und Größe und damit auch die Form eines Feldführungsgebiets 28 festgelegt, das durch den Implantationsprozess 29 in dem Drain-Driftgebiet 8 erzeugt wird. Die Gebiete 32 und 28 besitzen somit ein annähernd gleiches Dotierprofil in einer
Tiefenrichtung T, die als die vertikale Richtung in Figur 3 zu verstehen ist. In der dargestellten Ausführungsform ist das gesamte vertikale Dotierstoffprofil auch durch das Gebiet 28E aufgrund der bereits zuvor eingebrachten Dotiermittel zur Erzeugung des Gebiets 28E bestimmt, während in anderen Ausführungsformen (nicht gezeigt) das Dotierstoffprofil des Gebiets 28 ausschließlich durch die Implantation 29 oder
ausschließlich durch die Implantation 25 aus Figur 2, d.h. in Form des Gebietes 28E, gebildet ist. Auch die Implantation 29 sowie die Erzeugung der Maske 30 erfolgen auf der Grundlage standardisierter Prozesstechnologien. Wie gezeigt, kann in anschaulichen Ausführungsformen auch eine Maskenöffnung 33 vorgesehen sein, wenn ein stark n- dotiertes Körperanschlussgebiet 20 ebenfalls während des standardmäßigen
Implantationsprozesses 29 erzeugt werden soll. Bei Bedarf kann eine entsprechende
Öffnung auch beim Implantationsprozess 25 aus Figur 2 vorgesehen werden, falls eine zumindest an der Oberfläche höhere Dotierstoffkonzentration gewünscht ist, wie dies für die Kombination der Gebiete 23 und 32 der Fall ist. Wenn also gleiche
Implantationsbedingungen für die Gebiete 20 und 28 angewendet werden, besitzen diese Gebiete nahezu identische Dotierstoffprofile in der Tiefenrichtung T.
Figur 4 zeigt das Halbleiterbauelement 90 in einer weiter fortgeschrittenen
Fertigungsphase, wobei der Einfachheit halber lediglich der Transistor 50P dargestellt ist. In der gezeigten Fertigungsphase sind ein stark dotiertes Sourcegebiet 18 und das dazu invers und stark dotierte Körperanschlussgebiet 20 vorgesehen, während ein stark dotiertes
Draingebiet 22 in dem p-dotierten Drain-Driftgebiet 8 ausgebildet ist. Ferner sind ein oder mehrere Feldführungsgebiete 28 bzw. 28A in einem Bereich des Driftgebiets 8 mit geeigneter lateraler Position, Größe und Form vorgesehen, um damit den gewünschten Potenziallinienverlauf in dem Driftgebiet 8 zu erreichen, wie dies auch zuvor erläutert ist. An der Oberfläche des stark dotierten Draingebiets 18, des stark dotierten
Körperanschlussgebiets 20, des stark dotierten Sourcegebiets 22 sowie, in der gezeigten Ausführungsform, des stark dotierten Feldführungsgebiets 28 sind entsprechende
Metallsilizidmaterialien 18S, 20S, 22S, 28 S ausgebildet. Ferner ist ein Metallsilizid 14S auch in der Gateelektrodenstruktur 14 vorhanden. Des Weiteren sind Oberflächenbereiche des Driftgebiets 8, auf weichen kein Metallsilizid entstehen soll, durch eine Silizid-
Blockiermaske 24 abgedeckt.
Das in Figur 4 gezeigte Halbleiterbauelement 90 kann auf der Grundlage standardmäßiger CMOS-Prozesse hergestellt werden, wobei insbesondere die stark dotierten Drain-und Sourcegebiet 18, 22 im Zusammenhang mit Implantationsprozess für p- Kleinsignaltransistoren erzeugt werden können, wie dies stellvertretend für beispielsweise für den n-Kanaltransistor 50K in Figuren 2, 3 gezeigt ist für die Erzeugung der Gebiete 28, 28A und 20, die invers dotiert sind zu den Drain- und Sourcegebieten 22, 18. D.h., die Gebiete 18 und 22 werden unter Abdeckung der restlichen Oberfläche des Gebiets 8 durch standardmäßige Implantationsprozesse für p-Kanaltransistoren hergestellt, während andererseits das oder die stark dotierten Feldführungsgebiete 28 bzw. 28A und auch das stark dotierte Körperanschlussgebiet 20 während eines oder mehrerer entsprechender Implantationsprozesse erzeugt werden, in welchem die stark dotierten Drain- und
Sourcegebiete von n-Kanaltransistoren hergestellt werden . In Ausführungsformen, in denen die Gebiete 20 und 28 bzw. 28A unter gleichen Prozessbedingungen hergestellt wurden, besitzen diese Gebiete auch nahezu identische Dotierstoffprofile in der
Tiefenrichtung, d.h. in Figur 4 der vertikalen Richtung. Nach der Erzeugung der jeweiligen Dotierstoffprofile werden geeignete Ausheizverfahren ausgeführt, um die endgültige laterale und vertikale Profilierung dieser dotierten Gebiete einzustellen. Daraufhin kann die
Silizid-Blockiermaske 24 durch standardmäßige Abscheidetechniken, Lithographieprozesse und Strukturierungstechniken hergestellt werden. Dazu eignen sich Materialien wie Siliziumdioxid, Siliziumnitrid und dergleichen. Daraufhin wird Metallsilizid hergestellt, indem etwa ein geeignetes hochschmelzendes Metall aufgebracht und mit dem Silizium in den freiliegenden Halbleiteroberflächen zur Reaktion gebracht wird. Nach dem Entfernen von überschüssigem Metall entsteht die in Figur 4 gezeigte Struktur.
Figur 5 zeigt schematisch das Halbleiterbauelement 90, wobei ein Transistor 50N vorgesehen ist, der zusätzlich oder alternativ zu dem Transistor 50P (siehe Figuren 2-4) hergestellt wird. Der Transistor 50 ein ist ein n-Kanaltransistor und ist damit ein zu dem
Transistor 50P komplementärer Transistor. In diesem Falle ist das Driftgebiet 8 ein n- dotiertes Gebiet, während das Körpergebiet 4 ein p-dotiertes Gebiet ist. Analog sind die stark dotierten Drain-und Sourcegebiete 18, 22 stark n-dotierte Gebiete, während das Körperanschlussgebiet 20 ein stark p-dotiertes Gebiet ist. Entsprechend ist das stark dotierte Feldführungsgebiet 28 ein p-dotiertes Gebiet.
Der Transistor 50N kann ebenfalls auf der Grundlage standardmäßige CMOS-Prozesse hergestellt werden, wobei bei der Implantation von Drain-und Sourcegebieten und/oder Erweiterungsgebieten von Kleinleistungstransistoren mit p-Leitung das eine oder die mehreren Gebiete 28, teilweise oder auch vollständig zusammen mit dem Gebiet 20 erzeugt werden. Es können ähnliche Prozesse angewendet werden, wie sie zuvor für den Transistor 50P erläutert sind, wobei jedoch die Dotierarten, die während der jeweiligen Implantationsprozesse eingebracht werden entsprechend zu vertauschen sind. Die in Fig. 2 bis 4 einerseits und Fig. 5 andererseits gezeigten LDMOS-Transistoren 50P, 50N sind vom Aufbau her ähnlich, unterscheiden sich untereinander aber in der Art des
Leitfähigkeitstyps und darin, dass das beim pLDMOS 50P die Driftstrecke bildende
Implantationsgebiet 8 unter dem Gate 14 endet. Beim nLDMOS 50N besteht die
Driftstrecke aus dem entsprechenden Teil der n-Wanne 8 und das Körpergebiet 4 ist als Wanne in dem Driftgebiet 8 ausgebildet. Beide LDMOS-Transistoren besitzen Driftstrecken, die teilweise unter dem STI-Gebiet 12 verlaufen, wobei in einer bevorzugten
Ausführungsform an der dem Draingebiet 22 zugewandten STI-Kante 12A je ein
Feldführungsgebiet 28 angeordnet ist, so dass sich eine geeignete Feldführung in Richtung zur Oberfläche und zu dem Draingebiet 22 ergibt.
Durch Einsatz der gleichen Verfahren, d.h. auch gleiche Maskenebenen für die Transistoren 50K, 50P, 50N ergibt sich eine kostengünstige und zuverlässige Fertigung. In einem
Ausführungsbeispiel werden für die hochdotierten Gebiete 28, 28A ausschließlich die im Standard-CMOS Prozess vorhandenen Implantationsschritte für Source- und Draingebiet benutzt, so dass keine zusätzlichen Maskenschritte benötigt werden. Dabei gewährleisten die erfindungsgemäßen floatenden Gebiete 28, 28A eine geeignete Feldführung, also eine Zwangsführung der Potentiallinien (Bending) in der Umgebung des Draingebiets 22, ohne das RESURF-Gleichgewicht in der Tiefe zu stören oder elektrisch aufladbare Zonen zu bilden. Von besonderem Vorteil ist die Einstellbarkeit der Ziel-Geometrie und/oder der Ziel- Konzentration der erfindungsgemäßen floatenden Gebiete 28, 28A durch
Zusammenwirken von STI-Kante 12A und Implantationsmasken, z.B. die Masken 26 und 30.
Verzeichnis der Bezugszeichen (Auszug)
102 n-Schicht
104, 106 p-Schicht
108 n-dotierter Driftbereich (extended Drain)
110 p-dotiertes Gebiet (Bulk)
112 Grabenisolationsgebiet (STI)
114 Gate-Elektrode
116 Gate-Isolator
118 n+ -Source
120 p+ -Bulk-Anschluß bzw. Körpergebietsanschluß
122 n+ -Drain
124 dielektrische Isolierschicht (Silizid-Blocker)
150 n-LDMOS Transistor
4 Körpergebiet
8 p oder n-Driftgebiet
12 STI
14, 14K Gate
16, 16K Gate-Isolierschicht
18 Source 20 Bulk-Anschluß
22 Drain
23 Drain- und Sourceerweiterungsgebiet
24 Silizid-Blocker
25 Erweiterungsimplantation für flache Drain- und Sourceerweiterungsgebiete
(LDD Implantation)
26 Lackmaske
27 Maskenöffnung
27L laterale Abmessung der Maskenöffnung
28, 28A hochdotiertes Gebiet mit gegenüber Source und Drain
entgegengesetztem Leitungstyp
29 tiefe Drain- und Source-Implantation
30 Lackmaske Maskenöffnung
tiefe Drain- und Sourcegebiete
Maskenöffnung K Kleinsignaltransistor (Spannungsbereich <= 15V)
P p-Kanal-Leistungstransistor (Spannungsbereich über 15V)N n-Kanal-Leistungstransistor (Spannungsbereich über 15V)
Halbleiterbauelement

Claims

Ansprüche.
1. Halbleiterbauelement mit einem lateralen Leistungs-Feldeffekttransistor (50P,50P) mit einem Sourcegebiet (18) eines ersten Leitungstyps, einem Draingebiet (22) des ersten Leitungstyps, einem Drain-Driftgebiet (8) des ersten Leitungstyps, einem Grabenisolationsgebiet (12), das zumindest teilweise in dem Drain-Driftgebiet (8) eingebettet ist, und mit einem dotierten Feldführungsgebiet (28, 28A) eines zweiten, zum ersten Leitungstyp inversen Leitungstyps.
2. Halbleiterbauelement (90) nach Anspruch 1, wobei das dotierte Feldführungsgebiet als ein Gebiet mit frei einstellbarem Potential ohne elektrischen Anschluss vorgesehen ist.
3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei zumindest ein weiteres
Feldführungsgebiet (28A) des zweiten Leitungstyps in dem Drain-Driftgebiet (8) vorgesehen ist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei das
Feldführungsgebiet (28) direkt an dem Grabenisolationsgebiet (12) an einer Kante (12A) angrenzt, die dem Draingebiet (22) zugewandt ist.
5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei eine
Oberfläche des Drain-Driftgebiets (8) ohne Metallsilizid vorgesehen ist.
6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der
laterale Leistungs-Feldeffekttransistor (50P, 50N) ferner ein dotiertes
Körperanschlussgebiet (20) des zweiten Leitungstyps angrenzend zu dem
Sourcegebiet (18) aufweist.
7. Halbleiterbauelement nach Anspruch 6, wobei das dotierte Körperanschlussgebiet (20) und das Feldführungsgebiet (28, 28A) ein gleiches Dotierstoffprofil in der Tiefenrichtung (T) aufweisen.
8. Halbleiterbauelement nach Anspruch 6, wobei eine maximale
Dotierstoffkonzentration des Feldführungsgebiets (28, 28A) größer ist als eine maximale Dotierstoffkonzentration des Körperanschlussgebiets (20). Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das ferner einen Kleinsignaltransistor (50K) aufweist, der tiefe Drain- und Sourcegebiete (32) und flache Drain- und Source-Erweiterungsgebiete (23) des zweiten Leitungstyps aufweist.
Halbleiterbauelement nach Anspruch 9, wobei die Drain- und Source- Erweiterungsgebiete (23) und das Feldführungsgebiet (28, 28A) ein gleiches
Dotierstoffprofil in der Tiefenrichtung (T) aufweisen. 11. Halbleiterbauelement nach Anspruch 9, wobei die tiefen Drain- und Sourcegebiete
(32) und das Feldführungsgebiet (28, 28A) ein gleiches Dotierstoffprofil in der Tiefenrichtung (T) aufweisen.
12. Halbleiterbauelement nach Anspruch 9, wobei der Kleinsignaltransistor (50K) eine Gateelektrode (14K) mit einer Gatelänge von 200 nm (Nanometer) oder weniger aufweist.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei ein zweiter lateraler Leistungs-Feldeffekttransistor (50N) mit einem zweiten Sourcegebiet (18) des zweiten Leitungstyps, einem zweiten Draingebiet (22) des zweiten Leitungstyps, einem zweiten Drain-Driftgebiet (8) des zweiten Leitungstyps, einem zweiten
Grabenisolationsgebiet (12), das zumindest teilweise in dem zweiten Drain- Driftgebiet (8) eingebettet ist, und einem oder mehreren zweiten dotierten
Feldführungsgebieten (28, 28A) des ersten Leitungstyps.
Verfahren zur Herstellung eines Halbleiterbauelements (90) mit einem lateralen Leistungs-Feldeffekttransistor (50P, 50N), wobei das Verfahren umfasst
Erzeugen eines Grabenisolationsgebiets (12) und eines Drain-Driftgebiet (8) eines ersten Leitungstyps des lateralen Leistungs-Feldeffekttransistors wobei das Grabenisolationsgebiet zumindest teilweise in dem Drain-Driftgebiet eingebettet ist oder wird;
Ausführen eines oder mehrerer lonenimplantationsprozesse(s) (25, 29) zur Erzeugung von tiefem Drain- und Sourcegebiet (32) und/oder von Drain- und Source-Erweiterungsgebiet (23) in einem Kleinsignaltransistor (50K) eines zweiten Leitungstyps, der invers ist zu dem ersten Leitungstyp;
Erzeugen eines oder mehrerer Feldführungsgebiete (28, 28A) in dem Drain- Driftgebiet durch mindestens einen des/der lonenimplantationsprozesse(s) (25,29).
15. Verfahren nach Anspruch 14, wobei die Erzeugung des einen oder der mehreren Feldführungsgebiete einen Implantationsprozess zur Erzeugung der Drain- und Source-Erweiterungsgebiete einschließt. 16. Verfahren nach Anspruch 14 oder 15, wobei die Erzeugung des einen oder der
mehreren Feldführungsgebiete einen Implantationsprozess zur Erzeugung der tiefen Drain- und Sourcegebiete einschließt.
17. Verfahren nach einem der Ansprüche 14 bis 16, wobei eines des einen oder der mehreren Feldführungsgebiete angrenzend an das Grabenisolationsgebiet erzeugt wird.
18. Verfahren nach Anspruch 17, wobei das eine des einen oder der mehreren
Feldführungsgebiete angrenzend zu einer Kante des Grabenisolationsgebiets erzeugt wird, die einem Draingebiet des lateralen Leistungs-Feldeffekttransistors zugewandt ist.
19. Verfahren nach einem der Ansprüche 14 bis 18, das ferner umfasst: Ausführen eines Silizierungsprozesses unter Maskierung zumindest freiliegender Oberflächen des Drain-Driftgebiets.
20. Verfahren nach einem der Ansprüche 14 bis 19, wobei mehrere
lonenimplantationsprozesse zur Erzeugung von tiefen Drain- und Sourcegebieten und/oder von Drain- und Source-Erweiterungsgebieten in einem zweiten
Kleinsignaltransistor des ersten Leitungstyps ausgeführt werden und wobei ein oder mehrere Feldführungsgebiete eines zweiten lateralen Leistungs-Feldeffekttransistors des ersten Leitungstyps erzeugt werden.
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