WO2011118013A1 - マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラム - Google Patents

マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラム Download PDF

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WO2011118013A1
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WO
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port
address space
software
cpu
physical address
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PCT/JP2010/055289
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浩一郎 山下
早川　文彦
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富士通株式会社
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    • G11C—STATIC STORES
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    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
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    • G—PHYSICS
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
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    • G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements

Definitions

  • the present invention relates to a multi-core processor system for controlling a memory controller, a memory controller control method, and a memory controller control program.
  • a memory controller As a memory accessed from a plurality of CPUs (Central Processing Units), a multi-port memory technology having a plurality of memory banks capable of storing data and a plurality of input / output ports enabling data input / output It has been known.
  • a technique using a memory controller is also known as a device for controlling a memory when the CPU reads and writes data in the memory.
  • As a function of the memory controller there is a technology that provides a buffer mechanism between the memory and the bus or between the CPU and the bus, temporarily holds data in the buffer, and has a function of automatically branching to the branch destination port (See, for example, Patent Document 1 below).
  • the latency on the path can be minimized by setting a high clock between the memory and the buffer and between the bus and the buffer.
  • the technique according to Patent Document 1 has a problem that the power consumption is increased by using a high clock.
  • the technology according to Patent Document 2 has a problem that access contention continues even if the request and response paths are separated.
  • Patent Document 3 has a problem in that access conflict occurs when two pieces of software having different functions access the same address space. Further, it is necessary to prepare a port for each function type, and as the function type increases, the number of ports also increases, resulting in a problem that power consumption increases.
  • An object of the present invention is to provide a multi-core processor system, a memory controller control method, and a memory controller control program that can avoid access contention in order to solve the above-described problems caused by the prior art.
  • a plurality of cores a memory controller having a plurality of ports corresponding to the cores, a shared memory having a physical address space divided for each port, and software for each software
  • the number of cores to which the execution target software is allocated is obtained from a database that stores the number of cores to be allocated, and the execution target software is determined based on the number of cores to which the acquired execution target software is allocated and the usage status of the plurality of cores.
  • the address range accessed by the CPU is different from the address range accessed by another CPU, and an access conflict can be avoided.
  • FIG. 2 is a block diagram showing a part of hardware and software of the multi-core processor system 100.
  • FIG. It is explanatory drawing which shows the example of the division
  • FIG. 2 is a block diagram for explaining the relationship between each part in the multi-core processor system 100.
  • 3 is a block diagram of a port connector 203.
  • FIG. 6 is an explanatory diagram showing a software execution state and a setting state of a memory controller 202 at a timing t3. It is explanatory drawing which shows the state of the memory controller 202 in the timing t3. It is a flowchart which shows a scheduling process. It is a flowchart which shows an address space conversion process.
  • FIG. 1 is a block diagram of hardware of the multi-core processor system according to the embodiment.
  • a multi-core processor system 100 includes CPUs 101 on which a plurality of CPUs are mounted, a ROM (Read-Only Memory) 102, and a RAM (Random Access Memory) 103.
  • the multi-core processor system 100 includes a flash ROM 104, a flash ROM controller 105, and a flash ROM 106.
  • the multi-core processor system 100 includes a display 107, an I / F (Interface) 108, and a keyboard 109 as input / output devices for a user and other devices. Each unit is connected by a bus 110.
  • CPUs 101 are responsible for overall control of the multi-core processor system 100.
  • CPUs 101 refers to all CPUs in which single-core processors are connected in parallel. Details of the CPUs 101 will be described later with reference to FIG.
  • a multi-core processor system is a computer system including a processor having a plurality of cores.
  • the present embodiment is premised on a TCMP (Tightly Coupled Multi Processor) architecture that shares a memory, regardless of the CPU connection method.
  • TCMP Transmissionly Coupled Multi Processor
  • the ROM 102 stores a program such as a boot program.
  • the RAM 103 is used as a work area for the CPUs 101.
  • the flash ROM 104 stores system software such as an OS (Operating System), application software, and the like. For example, when updating the OS, the multi-core processor system 100 receives the new OS through the I / F 108 and updates the old OS stored in the flash ROM 104 to the received new OS.
  • OS Operating System
  • the flash ROM controller 105 controls reading / writing of data with respect to the flash ROM 106 under the control of the CPUs 101.
  • the flash ROM 106 stores data written under the control of the flash ROM controller 105. Specific examples of the data include image data and video data acquired by the user using the multi-core processor system 100 through the I / F 108.
  • As the flash ROM 106 for example, a memory card, an SD card, or the like can be adopted.
  • the display 107 displays data such as a document, an image, and function information as well as a cursor, an icon, or a tool box.
  • a TFT liquid crystal display can be adopted as the display 107.
  • the I / F 108 is connected to a network 111 such as a LAN (Local Area Network), a WAN (Wide Area Network), and the Internet through a communication line, and is connected to another device via the network 111.
  • the I / F 108 controls an internal interface with the network 111 and controls data input / output from an external device.
  • a modem or a LAN adapter can be employed as the I / F 108.
  • the keyboard 109 has keys for inputting numbers, various instructions, etc., and inputs data.
  • the keyboard 109 may be a touch panel type input pad or a numeric keypad.
  • FIG. 2 is a block diagram showing a part of hardware and software of the multi-core processor system 100.
  • the hardware shown in FIG. 2 is the shared memory 201, the memory controller 202, and the CPUs # 1 to # 4 included in the CPUs 101.
  • the memory controller 202 and the CPUs # 1 to # 4 are connected by a bus 110.
  • the codes attached with any of # 1 to # 4 mean codes corresponding to the CPUs # 1 to # 4, respectively.
  • the shared memory 201 is a storage area accessible through the memory controller 202.
  • the storage area is, for example, the ROM 102, the RAM 103, and the flash ROM 104.
  • the shared memory 201 has ports # 1 to # 4 that are accessible lines.
  • the CPUs # 1 to # 4 can access any of the ports # 1 to # 4. In this embodiment, CPU # 1 controls port # 1, CPU # 2 controls port # 2, CPU # 3 controls port # 3, and CPU # 4 controls port # 4. To do.
  • the shared memory 201 is divided into shared memory block # 1 to shared memory block # 4 in which the physical address space is divided for each port # 1 to port # 4.
  • the shared memory block # 1 to shared memory block # 4 may have a continuous physical address space or may be separated from each other.
  • the shared memory 201 may exist as one memory bank, or one shared memory block may exist as one memory bank.
  • port # 1 can access shared memory block # 1.
  • port # 2 to port # 4 can access shared memory block # 2 to shared memory block # 4, respectively.
  • one port may be able to access a plurality of shared memory blocks by setting the port.
  • the port # 1 may be accessible to the shared memory block # 1 and the shared memory block # 2 by changing the setting of the port # 1.
  • the memory controller 202 has a function of controlling reading and writing of data to the shared memory 201.
  • the memory controller 202 controls the access to the shared memory 201 by the CPUs # 1 to # 4 by changing the settings of the ports # 1 to # 4 that access the shared memory 201.
  • the port connector 203 exists inside the memory controller 202 and connects or disconnects the ports # 1 to # 4. In the example of FIG. 2, the port connector 203 does not connect the port # 3 on the bus 110 side.
  • the address converter 204 exists inside the memory controller 202 and performs address conversion of the port # 1 to port # 4. An example of the conversion method will be described later with reference to FIG. CPU # 1 to CPU # 4 are equipped with cache memory # 1 to cache memory # 4.
  • the software shown in FIG. 2 is scheduler # 1 to scheduler # 4 and software 205-1 to software 205-4. Further, there are cache memory blocks 206-1 to 206-4 and shared memory blocks 207-1 to 207-4 as storage areas accessed by the software.
  • Scheduler # 1-Scheduler # 4 determines on which CPU the OS or software requested to be activated by the user is executed based on the usage status of CPU # 1-CPU # 4. For example, the scheduler # 1 to the scheduler # 4 determine the least used CPU among the CPUs # 1 to # 4 as the CPU for which the activation request has been made. Further, the scheduler # 1 to the scheduler # 4 notify the setting to the port connector 203 and the address converter 204 based on the software requested to be activated.
  • Software 205-1 is executed by CPU # 1.
  • the CPU # 1 accesses the cache memory block 206-1 by the software 205-1 and also when the necessary data does not exist in the cache memory block 206-1, the shared memory block 207-1 is passed through the port # 1. To access.
  • Software 205-2 is executed by CPU # 2 and CPU # 3.
  • the CPU # 2 accesses the cache memory block 206-2-1 by the software 205-2, and when there is no necessary data in the cache memory block 206-2-1, the shared memory block via the port # 2 Access to 207-2.
  • the CPU # 3 also accesses the shared memory block via the port # 2 when the necessary data does not exist in the cache memory block 206-2-2. Access to 207-2.
  • Software 205-3 and software 205-4 are executed by CPU # 4.
  • the CPU # 4 accesses the cache memory block 206-3 and the cache memory block 206-4 corresponding to the software by the software 205-3 and the software 205-4.
  • the CPU # 4 accesses the shared memory block 207-3 and the shared memory block 207-4 via the port # 4.
  • FIG. 3 is an explanatory diagram showing an example of the division of the physical address space and the combination of the logical address space.
  • the physical address spaces of the shared memory block # 1 to the shared memory block # 4 including the shared memory 201 are set as follows.
  • the physical address space of the shared memory block # 1 is 0x0000 to 0x00ff.
  • the physical address space of the shared memory block # 2 is 0x1000 to 0x10ff.
  • the physical address space of the shared memory block # 3 is 0x2000 to 0x20ff.
  • the physical address space of the shared memory block # 4 is 0x3000 to 0x30ff.
  • the logical address space accessed by the software 205-1 is 0x0000 to 0x00ff in the above state.
  • CPU # 1 uses port connector 203 to place port # 1 in a connected state.
  • the CPU # 1 sets the address converter 204 to address through.
  • the address through setting is a setting for accessing the shared memory 201 using a logical address as a physical address without conversion.
  • the logical address space accessed by the software 205-2 is 0x0000 to 0x01ff. It is assumed that the master thread of software 205-2 executed by CPU # 2 also accesses 0x0000 to 0x01ff as a logical address. In order to access the port # 2, the CPU # 2 sets the port # 2 in the connected state by the port connector 203.
  • the CPU # 2 notifies the address converter 204 to convert the logical address space and the physical address spaces of the shared memory block # 2 and the shared memory block # 3.
  • the port # 2 converts the logical addresses 0x0000 to 0x00ff into the physical addresses 0x1000 to 0x10ff, and converts the logical addresses 0x0100 to 0x01ff into the physical addresses 0x2000 to 0x20ff.
  • the address converter 204 converts it to a physical address that is 0x1010.
  • the address converter 204 can provide the physical address space that is not continuous to the software as a continuous logical space.
  • the CPU # 4 notifies the address converter 204 to convert the logical address space and the physical address space of the shared memory block # 4.
  • the port # 4 converts the logical address 0x0000 to 0x00ff into the physical address 0x3000 to 0x30ff.
  • the address converter 204 converts the address in the initial conversion state. You may make it do.
  • FIG. 4 is a block diagram for explaining the relationship between the components in the multi-core processor system 100.
  • the multi-core processor system 100 includes, for example, an acquisition unit 402, a determination unit 403, a setting unit 404, an address notification unit 405, a selection unit 406, a release notification unit 407, an aggregation unit 408, a detection unit 409, An execution start notification unit 410.
  • the CPUs 101 execute programs stored in the storage device. Examples of the storage device include the ROM 102, the RAM 103, and the flash ROM 104 shown in FIG. Alternatively, another CPU may execute it via the I / F 108.
  • the multi-core processor system 100 includes a memory controller 202 having a plurality of cores and a plurality of ports corresponding to the cores, and a shared memory 201 having a physical address space divided for each port.
  • the plurality of cores may be all CPUs belonging to the CPUs 101, or may be a part of the CPUs 101 to which the present embodiment is applied.
  • the plurality of ports corresponding to the core are specific ports accessed by the CPU. For example, port # 1 for CPU # 1, port # 2 for CPU # 2, and so on. The port has been determined. In FIG. 4, since the number of CPUs and the number of ports are the same, the CPUs and the ports are in a one-to-one correspondence. .
  • Each port is set to be accessible to a physical address space obtained by dividing the physical address space of the shared memory 201. For example, when the physical address space of the shared memory 201 is 0x0000 to 0x01ff, port # 1 can access the physical address space of 0x0000 to 0x00ff, and port # 2 can access the physical address space of 0x0100 to 0x01ff. To do. As described above, the physical address space may be divided equally for each port as described above, or may be divided unevenly.
  • the multi-core processor system 100 can access the parallelism information table 401 as a database that stores the number of cores to which target software is assigned for each software.
  • the software 205-1 is registered as distributed software for assigning one CPU
  • the software 205-2 is registered as parallel software for assigning two CPUs. Details of the parallelism information table 401 will be described later with reference to FIG.
  • the acquisition unit 402 has a function of acquiring the number of cores to which the execution target software is allocated from the parallelism information table 401.
  • the execution target software is software that has been activated by the user or the OS, or software that is about to be executed by the scheduler again after the CPU is deallocated after execution by the scheduler.
  • the acquisition unit 402 acquires from the parallelism information table 401 that the number of CPUs to be allocated is two.
  • the acquired data is stored in a storage area such as the RAM 103 and the flash ROM 104.
  • the determining unit 403 has a function of determining the core to which the execution target software is allocated based on the number of cores to which the execution target software acquired by the acquisition unit 402 is allocated and the usage status of the plurality of cores.
  • the determination unit 403 determines the CPUs # 2 and # 3 as low-load CPUs from the CPUs 101 as CPUs to which the software 205-2 is assigned. Note that the determined CPU information is stored in a storage area such as the RAM 103 or the flash ROM 104.
  • the setting unit 404 acquires a physical address space accessible by a specific port corresponding to the core determined by the determination unit 403 among the plurality of ports. From the acquired physical address space, the setting unit 404 has a function of setting a physical address space corresponding to the logical address space defined by the execution target software for each determined core. The setting unit 404 may set the physical address space aggregated by the aggregation unit 408 as a physical address space that can be newly accessed by the port selected by the selection unit 406.
  • the determined cores are CPU # 2 and CPU # 3, and the ports corresponding to the aforementioned CPU are port # 2 and port # 3. Subsequently, it is assumed that the physical address space in which port # 2 can access the shared memory 201 is 0x1000 to 0x10ff, and the physical address space in which port # 3 can access the shared memory 201 is 0x2000 to 0x20ff.
  • the setting unit 404 sets the physical address space corresponding to the logical address space defined by the execution target software for each determined CPU from the physical address spaces 0x1000 to 0x10ff and 0x2000 to 0x20ff. If the specified logical address space is 0x0000 to 0x01ff, the logical address space 0x0000 to 0x00ff is set in association with the physical address space 0x1000 to 0x10ff when the CPU # 2 accesses the port # 2. Similarly, when CPU # 3 accesses port # 3, logical address space 0x0100 to 0x01ff is set in association with physical address space 0x2000 to 0x20ff. The set address correspondence information is stored in a storage area such as the RAM 103 and the flash ROM 104.
  • the address notification unit 405 has a function of notifying a specific port of the physical address space set by the setting unit 404 and the logical address space corresponding to the set physical address space.
  • the address notification unit 405 may notify the port selected by the selection unit 406 of the newly accessible physical address space set by the setting unit 404.
  • the address notification unit 405 notifies the address correspondence information set by the CPU # 2 to the port # 2 of the address converter 204. Further, it is assumed that the physical address space aggregated by the aggregation unit 408 is 0x0000 to 0x01ff, and the port # 2 is selected by the selection unit 406. At this time, the address notification unit 405 notifies the port # 2 of 0x0000 to 0x01ff as a physical address space that can be newly accessed by the port # 2.
  • a configurable pattern may be prepared. For example, when there are four ports and the physical address space of the shared memory 201 is divided into four, the divided physical address space may be associated with the bit string in the register. The logical address space may be associated with the address space starting from 0x0000.
  • the address notification unit 405 may notify the upper limit value and lower limit value of the physical address space, the upper limit value and lower limit value of the logical address, or prepares a settable pattern, thereby notifying processing. May be simplified.
  • the setting unit 404 sets the bit of the register corresponding to the physical address space 0x0200 to 0x02ff to “1”, and sets the physical address space 0x0200 to 0x02ff and the logical address space 0x0000 to 0x00ff in association with each other.
  • the address notification unit 405 may notify the set register value.
  • the address notification unit may notify the corresponding bit “0b1010”. Good.
  • the notified address correspondence information may be stored in a storage area such as the RAM 103 or the flash ROM 104.
  • the selection unit 406 has a function of selecting an arbitrary port among the specific ports when there are a plurality of specific ports corresponding to the core determined by the determination unit 403. For example, when CPU # 2 and CPU # 3 are determined by determining unit 403 and there are a plurality of corresponding ports such as port # 2 and port # 3, port # 2 is selected as an arbitrary port.
  • the port selection criteria may be performed in any way. For example, a port corresponding to the CPU executing the master thread of the execution target software may be selected. Also, if the performance of multiple existing ports is asymmetric and the capabilities of a specific port outperform the capabilities of other ports, you can select a port that performs better than others. .
  • the selected port information is stored in a storage area such as the RAM 103 or the flash ROM 104.
  • the release notification unit 407 has a function of notifying the remaining ports of a notification for releasing the connection of the remaining ports excluding the port selected by the selection unit 406 among the specific ports. For example, when the port # 2 and the port # 3 are selected as the specific ports and the port # 2 is selected by the selection unit 406, the port connector 203 notifies the remaining port # 3 of the release of the port connection. To port # 3.
  • the notified connection release information may be stored in a storage area such as the RAM 103 or the flash ROM 104.
  • the aggregating unit 408 has a function of aggregating physical address spaces accessible by a plurality of specific ports. For example, assume that the specific ports are port # 2 and port # 3, and the physical address spaces of port # 2 and port # 3 are 0x0000 to 0x00ff and 0x0100 to 0x01ff, respectively. In the above state, the aggregating unit 408 sets the aggregated physical address space to 0x0000 to 0x01ff.
  • the aggregated physical address information is stored in a storage area such as the RAM 103 and the flash ROM 104.
  • the detecting unit 409 has a function of detecting a start time for simultaneously executing the execution target software among the determined cores when there are a plurality of cores determined by the determining unit 403. Further, the detection unit 409 detects the time when the address notification unit 405 has completed notification to a specific port as the start time. For example, if the determined CPUs are CPU # 2 and CPU # 3 and the specific port is port # 2, CPU # 2 or CPU # 3 has completed execution of address notification unit 405 at port # 2 The time can be detected as the start time of the execution target software. Information indicating that the detection has been performed is stored in a storage area such as the RAM 103 or the flash ROM 104.
  • the execution start notification unit 410 has a function of notifying the execution target software of the execution start after notifying a specific port by the address notification unit 405.
  • the execution start notifying unit 410 may notify the execution target software of the execution start after the detection unit 409 detects the start time.
  • the CPU # 2 can notify the execution target software of the execution start. Further, when the determined CPUs are CPU # 2 and CPU # 3, after the start time is detected by the detection unit 409, the CPU # 2 and CPU # 3 notify the execution target software of the execution start. be able to.
  • the execution start notification may be stored in a storage area such as the RAM 103 and the flash ROM 104.
  • FIG. 5 is a block diagram of the port connector 203.
  • the port connector 203 is a form of the memory controller 202 and exists between the bus 110 and the address converter 204 and controls connection / disconnection of each port. Connection / disconnection of each port is controlled by a setting register 501 accessed by the CPUs # 1 to # 4.
  • the setting register 501 includes setting registers 501 # 1 to 501 # 4, and controls connection / disconnection of each port.
  • the setting register 501 # 1 controls the switch # 1 to set connection / non-connection of the port # 1.
  • the setting register 501 # 1 connects the port # 1 if the setting value is “1”, and disconnects the port # 1 if the setting value is “0”.
  • the setting registers 501 # 2 to 501 # 4 connect and disconnect the ports # 2 to # 4, respectively.
  • the disconnected port is not supplied with power to the connection within the port. As a result, the power saving effect can be obtained by disconnecting the port when the port is unnecessary.
  • FIG. 6 is an explanatory diagram showing an example of the address converter 204 and settings.
  • the explanatory diagram denoted by reference numeral 601 shows the address converter 204.
  • the address converter 204 is a form of the memory controller 202 and exists between the port connector 203 and the shared memory 201, and converts the logical address and physical address of each port. The conversion between the logical address and the physical address of each port is controlled by conversion registers 603 # 1 to 603 # 4 accessed by CPU # 1 to CPU # 4.
  • the conversion register 603 # 1 controls a TLB (Translation Lookaside Buffer) # 1.
  • the controlled TLB # 1 converts the logical address space and physical address space of the port # 1.
  • the explanatory diagram denoted by reference numeral 602 is an explanatory diagram illustrating an example of the relationship between the conversion register 603 # 1 and the TLB # 1.
  • the content set in TLB # 1 changes according to the setting of conversion register 603 # 1. For example, when the CPU # 1 sets the conversion register 603 # 1 to “0b0000”, the setting of the TLB # 1 is not set and the address through is set.
  • the TLB # 1 setting 604-1 designates the logical address space 0x0000 to 0x00ff as the physical address space of the shared memory block # 1.
  • the setting of the TLB # 1 becomes the TLB # 1 setting 604-2.
  • the TLB # 1 setting 604-2 designates the logical address space 0x0000 to 0x01ff as the physical address space of the shared memory block # 1 and the shared memory block # 2.
  • TLB # 1 setting 604-3 designates the logical address space 0x0000 to 0x01ff as the physical addresses of the shared memory block # 1 and the shared memory block # 3.
  • TLB # 1 setting 604-4 designates the logical address space 0x0000 to 0x02ff as the physical addresses of the shared memory block # 1 to the shared memory block # 3.
  • the address translation method is designated by the translation register 603 # 2 to translation register 603 # 4.
  • the content of the TLB is specified by the conversion register 603.
  • the content of the TLB may be directly described by the conversion register 603.
  • FIG. 7 is an explanatory diagram showing an example of the stored contents of the parallel degree information table 401.
  • the parallel degree information table 401 includes, for example, three fields: software name, parallel degree information, and parallel number P.
  • the software name field stores the name of the software. For example, a process start address corresponding to software is set, and the CPU can execute processing with reference to the process start address.
  • the parallel degree information field stores an identifier indicating whether each CPU is distributed to process software or a plurality of CPUs operate in parallel to process software.
  • the stored identifiers are “distributed” and “parallel”.
  • the “distributed” identifier indicates that the software stored in the name field is distributed software executed by one CPU.
  • the “parallel” identifier indicates that the software stored in the name field is parallel software executed by two or more CPUs.
  • the parallel number P field indicates the number of CPUs when the software stored in the name field is executed. For example, the UI processing is distributed software and is executed by one CPU.
  • the web browser is parallel software and is executed by three CPUs.
  • FIG. 8 is an explanatory diagram showing a state in which distributed software and parallel software are mixedly loaded.
  • the multicore processor system 100 executes parallel software P1, parallel software P2, and distributed software S1 to distributed software S6 as software.
  • the CPUs # 1 to # 4 access the shared memory 201 through the memory controller 202.
  • the CPU # 1 sequentially executes the master thread P1, the distributed software S2, and the distributed software S3 of the parallel software P1 by the OS # 1.
  • the CPU # 2 sequentially executes the slave thread P1-1 of the parallel software P1, the master thread P2 of the parallel software P2, and the distributed software S4 by the OS # 2.
  • the CPU # 3 sequentially executes the slave thread P1-2 of the parallel software P1, the slave thread P2-1 of the parallel software P2, and the distributed software S5 by the OS # 3.
  • the CPU # 4 sequentially executes the distributed software S1, the slave thread P2-2 of the parallel software P2, and the distributed software S6 by the OS # 4.
  • FIG. 9 is an explanatory diagram showing a dispatch cycle pattern of the CPU in FIG.
  • the CPUs # 1 to # 4 periodically notify the settings of the memory controller 202 to the ports # 1 to # 4 by the converter setting process.
  • the converter setting process is a process for setting the setting register 501 of the port connector 203 and setting the conversion register 603 of the address converter 204.
  • distributed software can be set by the converter setting process u # 1-1.
  • the converter setting process u # 2-1 is performed for the port # 2
  • the converter setting process u # 3-1 is performed for the port # 3
  • the port # 4 is processed.
  • the distributed software is set by the converter setting process u # 4-1.
  • the setting process there are connection setting and release setting performed for the port connector 203, logical single space setting and logical continuous space setting performed for the address converter 204. By setting the logical continuous space, the physical address space accessible by a plurality of ports is aggregated into the physical address space accessible by one port.
  • the settings of port # 1 to port # 4 are updated by converter setting processing u # 1-2 to converter setting processing u # 4-2.
  • the port # 1 is updated to the distributed software setting by the converter setting process u # 1-2.
  • Ports # 2 to # 4 are updated to the settings of the parallel software P2 by the converter setting process u # 2-2 to the converter setting process u # 4-2.
  • the CPU controlling the port # 2 to port # 4 can execute the barrier synchronization code 903-1 to barrier synchronization code 903-3.
  • the barrier synchronization code is a code that waits for the processing of all CPUs that require synchronization to end.
  • CPU # 2 controls port # 2
  • CPU # 3 controls port # 3
  • CPU # 4 controls port # 4. Therefore, after the CPU # 2 performs the converter setting process U # 2-2, the CPU # 2 executes the barrier synchronization code 903-1 and stands by.
  • CPU # 3 and CPU # 4 execute the converter setting process, execute the barrier synchronization code, and wait.
  • the CPU # 2 to CPU # 4 execute the barrier synchronization code
  • the CPU detects the start time for starting execution of the software, and the CPU that has been waiting returns to execute the parallel software P2.
  • the CPU # 2 to CPU # 4 can simultaneously access the parallel software P2.
  • the synchronization code 901 with the parallel software P1 is a code for the parallel software P1 to access a continuous logical address space. For example, at timing t1, the synchronization code 901 sets the parallel software P1 by the converter setting process u # 1-3 to converter setting process u # 3-3 and the barrier synchronization code 904-1 to barrier synchronization code 904-3. Do.
  • the synchronization code 902 with the parallel software P2 is a code for the parallel software P2 to access a continuous logical address space.
  • the synchronization code 902 sets the parallel software P2 by the converter setting process u # 2-5 to the converter setting process u # 4-5 and the barrier synchronization code 905-1 to the barrier synchronization code 905-3.
  • the execution state of software in the multi-core processor system 100 and the setting state of the memory controller 202 from timing t1 to timing t3 are shown in FIGS.
  • FIG. 10 is an explanatory diagram showing a software execution state and a setting state of the memory controller 202 at the timing t1.
  • the CPU # 1 to CPU # 3 execute the parallel software P1
  • the CPU # 4 executes the distributed software S1.
  • the port # 1 becomes a master port
  • the port # 1 accesses the shared memory 201 by executing the parallel software P1 in the CPUs # 1 to # 3.
  • Port # 2 and port # 3 are not connected.
  • Port # 4 also becomes a master port, and port # 4 accesses shared memory 201 by execution of distributed software S1 in CPU # 4.
  • FIG. 11 is an explanatory diagram showing the state of the memory controller 202 at the timing t1.
  • the diagram denoted by reference numeral 1101 shows the state of the port connector 203 and the state of the address converter 204.
  • a table group denoted by reference numeral 1102 indicates a setting state of TLB # 1 and TLB # 4.
  • port # 1 “1” is set in the setting register 501-1 by the converter setting process u # 1-3.
  • port # 1 is connected.
  • the converter setting process u # 1-3 sets the conversion register 603 # 1 to “0b1110”, whereby the TLB # 1 setting 1103 is set to the TLB # 1.
  • the port # 1 can access the shared memory block # 1 to the shared memory block # 3, and provide the continuous logical address space 0x0000 to 0x02ff to the parallel software P1.
  • port # 2 In port # 2, “0” is set in the setting register 501-2 by the converter setting process u # 2-3. As a result, the port # 2 is disconnected. Similarly, at port # 3, “0” is set in the setting register 501-3 by the converter setting process u # 3-3. As a result, port # 3 is also disconnected. At port # 4, “1” is set in the setting register 501-4 by the converter setting process u # 4-3. As a result, the port # 4 is connected. Subsequently, in the port # 4, the TLB # 4 setting 1104 is set in the TLB # 4 by the converter setting process u # 4-3. As a result, the port # 4 can access the shared memory block # 4 and provide the logical address space converted from the physical address space to the distributed software S1.
  • FIG. 12 is an explanatory diagram showing a software execution state and a setting state of the memory controller 202 at the timing t2.
  • the multi-core processor system 100 at the timing t2 executes the distributed software S3 on the CPU # 1.
  • the CPU # 2 executes the distributed software S4
  • the CPU # 3 executes the distributed software S5
  • the CPU # 4 executes the distributed software S6.
  • the port # 1 to the port # 4 become master ports and access to the shared memory 201 is performed.
  • FIG. 13 is an explanatory diagram showing the state of the memory controller 202 at the timing t2.
  • the diagram denoted by reference numeral 1301 shows the state of the port connector 203 and the state of the address converter 204.
  • a table group denoted by reference numeral 1302 indicates the setting states of TLB # 1 to TLB # 4.
  • port # 1 “1” is set in the setting register 501-1 by the converter setting process u # 1-4.
  • port # 1 is connected.
  • TLB # 1 setting 1303 is set in TLB # 1 by converter setting processing u # 1-4.
  • the port # 1 can access the shared memory block 201 # 1 and provide the logical address space converted from the physical address space to the distributed software S3.
  • Port # 2 is connected by converter setting processing u # 2-4, accesses shared memory block 201 # 2, TLB # 2 is set to TLB # 2 setting 1304, and logical address space is set to distributed software S4. provide.
  • Port # 3 is connected by the converter setting process u # 3-4, accesses the shared memory block 201 # 3, TLB # 3 setting 1305 is set in TLB # 3, and the logical address space is set in the distributed software S5. provide.
  • the port # 4 is connected by the converter setting process u # 4-4, accesses the shared memory block 201 # 4, the TLB # 4 setting 1306 is set in the TLB # 4, and the logical address space is set in the distributed software S6. provide.
  • FIG. 14 is an explanatory diagram showing a software execution state and a setting state of the memory controller 202 at the timing t3.
  • the multi-core processor system 100 at the timing t3 executes the distributed software S2 at the CPU # 1, and executes the parallel software P2 at the CPUs # 2 to # 4.
  • the port # 1 becomes a master port, and the port # 1 accesses the shared memory 201 by executing the distributed software S2 in the CPU # 1.
  • Port # 2 is also a master port, and port # 2 accesses the shared memory 201 by executing parallel software P2 in CPU # 2 to CPU # 4.
  • Port # 3 and port # 4 are not connected.
  • FIG. 15 is an explanatory diagram showing the state of the memory controller 202 at the timing t3.
  • the diagram indicated by reference numeral 1501 shows the state of the port connector 203 and the state of the address converter 204.
  • a table group denoted by reference numeral 1502 indicates a setting state of TLB # 1 and TLB # 2.
  • TLB # 1 setting 1503 is set in TLB # 1 by setting conversion register 603 # 1 to “0b1000” by converter setting processing u # 1-5.
  • the port # 1 can access the shared memory block 201 # 1 and provide the logical address space converted from the physical address space to the distributed software S2.
  • port # 2 “1” is set in the setting register 501-2 by the converter setting process u # 2-5. As a result, port # 2 is connected. Subsequently, in the port # 2, the TLB # 2 setting 1504 is set in the TLB # 2 by the converter setting process u # 2-5. Thereby, the port # 2 can access the shared memory block 201 # 2 to the shared memory block 201 # 4 and provide the continuous logical address space 0x0000 to 0x02ff to the parallel software P2.
  • port # 3 “0” is set in the setting register 501-3 by the converter setting process u # 3-5. As a result, the port # 3 is disconnected.
  • port # 4 “0” is set in the setting register 501-4 by the converter setting process u # 4-5. As a result, port # 4 is also disconnected.
  • FIG. 16 is a flowchart showing the scheduling process.
  • the scheduling process is executed by scheduler # 1 to scheduler # 4 as a function when the software is activated.
  • Steps S1601 to S1604, S1610, and S1611 are executed by a specific CPU among the CPUs 101, and steps S1605 to S1609 are executed by the CPU detected in step S1603.
  • the specific CPU described above is CPU # 1.
  • CPU # 1 receives a request to activate the target software (step S1601).
  • the activation request is issued by the user operating the UI, for example.
  • CPU # 1 obtains the parallel degree information and the parallel number P of the target software from the parallel degree information table 401 (step S1602).
  • CPU # 1 detects P CPUs having a low load in parallel (step S1603).
  • the CPU # 1 can detect P CPUs from the CPU having a low load according to the usage state of the CPU from the information of the scheduler # 1 to the scheduler # 4.
  • CPU # 1 selects the first CPU from the detected CPU group (step S1604).
  • the selected CPU executes an address space conversion process (step S1605). Details of the address space conversion processing will be described later with reference to FIG. After the processing, the selected CPU determines whether or not the parallel degree information of the target software is “parallel” (step S1606).
  • step S1606 When the degree of parallelism information is “distributed” (step S1606: No), the selected CPU executes a driver task for controlling the port connector 203 and the address converter 204 (step S1608).
  • the operation content of the driver task is a task for performing the setting to the port connector 203 and the address converter 204 set in the processing of step S1605 and the execution of the barrier synchronization code at a constant cycle.
  • step S1606 If the degree of parallelism information is “parallel” (step S1606: Yes), the selected CPU subsequently determines whether the selected CPU is a CPU that operates the main thread of the target software (step S1607). When the selected CPU is a CPU that executes the main thread (step S1607: Yes), the selected CPU proceeds to the process of step S1608. When the selected CPU is a CPU that executes a slave thread (step S1607: No), or after the process of step S1608 is completed, the selected CPU performs dispatch according to the result of the scheduling process (step S1609).
  • CPU # 1 determines whether the selected CPU is the last CPU in the detected CPU group (step S1610). If it is not the last CPU (step S1610: No), CPU # 1 selects the next CPU in the detected CPU group (step S1611), and proceeds to the process of step S1605. If it is the last CPU (step S1610: Yes), the CPU # 1 ends the scheduling process.
  • FIG. 17 is a flowchart showing the address space conversion process.
  • the address space conversion process is executed by the CPU selected in step S1604 or step S1611.
  • the selected CPU determines whether the parallel number P is 1 (step S1701). When the parallel number P is 1 (step S1701: Yes), the selected CPU executes the port connector 203 connection setting (step S1702) and the address converter 204 logical single space setting (step S1703), and the address The space conversion process ends.
  • the port connector 203 connection setting is a process of setting a port corresponding to the selected CPU to a connected state. For example, if the selected CPU is CPU # 1, CPU # 1 can set the setting register 501 # 1 for controlling the connection state of port # 1 to “1”.
  • the address converter 204 logical single space setting is a setting for associating the logical address space of software with any one physical address space of the shared memory block # 1 to shared memory block # 4 of the port corresponding to the selected CPU. It is.
  • step S1704 determines whether the selected CPU is a CPU that executes the main thread (step S1704).
  • the selected CPU sets the port connector 203 connection setting (step S1705) and the address converter 204 logical continuous space setting (step S1706).
  • Address converter 204 logical contiguous space setting means that the logical address space of software is the physical address of two or more shared memory blocks among the shared memory block # 1 to shared memory block # 4 of the port corresponding to the selected CPU. It is a setting that aggregates and associates with space. Further, the associated logical addresses are set to be a continuous space.
  • the selected CPU executes the port connector 203 release setting (step S1707).
  • the port connector 203 release setting is a process for disconnecting the port corresponding to the selected CPU. Further, the port connector 203 connection setting, the port connector 203 release setting, the address converter 204 logical single space setting, and the address converter 204 logical continuous space setting are the converter setting processing described above with reference to FIG.
  • the selected CPU performs simultaneous execution setting in the thread dispatcher (step S1708). For example, the selected CPU registers the target software in the thread dispatcher as software that simultaneously executes the target software. Subsequently, the selected CPU sets the barrier synchronization code and the cycle timing (step S1709), and ends the address space conversion process. By executing the barrier synchronization code before the parallel software is executed, the CPU group executing the parallel software can detect the start time of executing the parallel software simultaneously. The setting of the cycle timing is to set the target software so as to be allocated at the same timing between the CPUs.
  • the CPU to which the execution target software is assigned is determined in a state where the physical address space is divided for each port. Subsequently, the logical address defined by the execution target software is designated from the physical address space accessible by the port corresponding to the CPU, and the execution target software is started after notifying the port.
  • the multi-core processor system may select any one port and release the connection of the port that was not selected. Subsequently, the multi-core processor system may aggregate the physical address space of a specific port and set the aggregated physical address space as the physical address space of the selected port.
  • the multi-core processor system may notify the execution target software of the execution start after completing the address conversion notification to the specific port.
  • the parallel software P1 is assigned to the CPUs # 1 to # 3
  • the parallel software P2 is assigned to the CPUs # 2 to # 4. Even when mixed, parallel software should be executed at the same timing in each core.
  • an address conversion notification is sent to a specific port of the memory controller, and the parallel software is executed after the notification is completed, so that it can operate normally.
  • the number of cores and the number of ports may be equal.
  • the CPU and the port have a one-to-one correspondence, and access contention between the CPUs can be avoided. Even when the number of ports is smaller than the number of CPUs, access contention among some CPUs can be avoided.
  • CPU # 1 has port # 1
  • CPU # 2 has port # 2
  • CPU # 3 and CPU # 4 have port # 3.
  • the software assigned by CPU # 3 and CPU # 4 is software that frequently accesses each other's memory, the same logical address space may be used for one port.
  • the memory controller control method described in the present embodiment can be realized by executing a program prepared in advance on a computer such as a personal computer or a workstation.
  • the memory controller control program is recorded on a computer-readable recording medium such as a hard disk, a flexible disk, a CD-ROM, an MO, and a DVD, and is executed by being read from the recording medium by the computer.
  • the memory controller control program may be distributed through a network such as the Internet.

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Abstract

　マルチコアプロセッサシステム（１００）は、複数のポートを備えたメモリコントローラ（２０２）と、ポートごとに分割された物理アドレス空間を備えた共用メモリ（２０１）を備える。ＣＰＵ（＃１）は、取得部（４０２）によって並列度情報テーブル（４０１）から、マルチコアプロセッサシステム（１００）にて実行される実行対象ソフトウェアを割り当てるＣＰＵ数を取得する。取得後、ＣＰＵ（＃１）は、決定部（４０３）によって実行対象ソフトウェアを割り当てるＣＰＵを決定し、設定部（４０４）によって実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間をＣＰＵごとに設定する。設定後、ＣＰＵ（＃１）は、アドレス変換器（２０４）にアドレスを通知し、実行対象ソフトウェアに実行開始を通知する。

Description

マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラム
　本発明は、メモリコントローラを制御するマルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラムに関する。
　従来から、複数個のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）からアクセスされるメモリとして、データを記憶可能な複数のメモリバンクと、データの入出力を可能とする複数の入出力ポートを備えるマルチポートメモリの技術が知られている。また、ＣＰＵがメモリのデータを読み書きする際にメモリを制御する装置として、メモリコントローラを用いる技術も知られている。メモリコントローラの機能として、メモリとバスの間、またはＣＰＵとバスの間に、バッファ機構を設け、バッファにデータを一時保留するほか、分岐先のポートへの自動分岐を行う機能を持つという技術が開示されている（たとえば、下記特許文献１を参照。）。
　また、メモリへのリクエストとレスポンスの経路を分離し、ＣＰＵからのリクエストではマルチポートメモリを制御するメモリコントローラが即座にダミーレスポンスを返す機構により、ＣＰＵは次の処理に即座に移行できるといった技術が開示されている（たとえば、下記特許文献２を参照。）。
　また、マルチポートを使用する技術として、アドレス空間を機能種別ごとに分割し、分割されたアドレス空間ごとにポートを用意することで、複数の機能を同時に実行し、高速に処理を実行できるという技術が開示されている（たとえば、下記特許文献３を参照。）。
特表平１１－５１０２８５号公報 特開２００８－１１７１０９号公報 特開２００３－１１４７９７号公報
　しかしながら、上述した従来技術において、特許文献１にかかる技術では、メモリとバッファ間、バスとバッファ間を高クロックにすることで、経路上のレイテンシを最小にすることができる。しかし、特許文献１にかかる技術は、高クロックにすることで、消費電力が増加するという問題があった。また、特許文献２にかかる技術では、リクエストとレスポンスの経路を分離してもアクセス競合は発生し続けるという問題があった。また、特許文献１にかかる技術と同様に、バスからバッファの間が高クロックとなるため、消費電力が増加するという問題があった。
　また、特許文献３にかかる技術では、機能が異なる２つのソフトウェアが同一のアドレス空間にアクセスする場合に、アクセス競合を起こすという問題があった。また、機能種別ごとにポートを用意する必要があり、機能種別が増加するにつれ、ポート数も増加することになり、消費電力が増加するという問題があった。
　本発明は、上述した従来技術による問題点を解消するため、アクセス競合を回避できるマルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラムを提供することを目的とする。
　本実施例の一実施態様によると、複数のコアと、コアに対応する複数のポートを備えたメモリコントローラと、ポートごとに分割された物理アドレス空間を備えた共用メモリと、ソフトウェアごとにソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得し、取得された実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、実行対象ソフトウェアを割り当てるコアを決定し、複数のポートのうち決定されたコアに対応する特定のポートがアクセス可能な物理アドレス空間の中から、実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を決定されたコアごとに設定し、設定された物理アドレス空間と設定された物理アドレス空間に対応する論理アドレス空間とを特定のポートに通知し、特定のポートに通知した後に、実行対象ソフトウェアに実行開始を通知するマルチコアプロセッサシステムを提供する。
　本マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラムによれば、ＣＰＵがアクセスするアドレス範囲と他のＣＰＵがアクセスするアドレス範囲とが異なり、アクセス競合を回避できるという効果を奏する。
実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。 マルチコアプロセッサシステム１００のハードウェアの一部とソフトウェアを示すブロック図である。 物理アドレス空間の分割と論理アドレス空間の結合の例を示す説明図である。 マルチコアプロセッサシステム１００内の各部の関係を説明するブロック図である。 ポート接続器２０３のブロック図である。 アドレス変換器２０４と設定の一例を示す説明図である。 並列度情報テーブル４０１の記憶内容の一例を示す説明図である。 分散ソフトウェアと並列ソフトウェアが混載した状態を示す説明図である。 図８におけるＣＰＵのディスパッチ周期パターンを示す説明図である。 タイミングｔ１におけるソフトウェアの実行状態とメモリコントローラ２０２の設定状態を示す説明図である。 タイミングｔ１におけるメモリコントローラ２０２の状態を示す説明図である。 タイミングｔ２におけるソフトウェアの実行状態とメモリコントローラ２０２の設定状態を示す説明図である。 タイミングｔ２におけるメモリコントローラ２０２の状態を示す説明図である。 タイミングｔ３におけるソフトウェアの実行状態とメモリコントローラ２０２の設定状態を示す説明図である。 タイミングｔ３におけるメモリコントローラ２０２の状態を示す説明図である。 スケジューリング処理を示すフローチャートである。 アドレス空間変換処理を示すフローチャートである。
　以下に添付図面を参照して、本発明にかかるマルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラムの好適な実施の形態を詳細に説明する。
（マルチコアプロセッサシステム）
　図１は、実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。図１において、マルチコアプロセッサシステム１００は、ＣＰＵを複数搭載するＣＰＵｓ１０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ　Ｍｅｍｏｒｙ）１０２と、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０３と、を備えている。また、マルチコアプロセッサシステム１００は、フラッシュＲＯＭ１０４と、フラッシュＲＯＭコントローラ１０５と、フラッシュＲＯＭ１０６と、を備えている。また、マルチコアプロセッサシステム１００は、ユーザやその他の機器との入出力装置として、ディスプレイ１０７と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０８と、キーボード１０９と、を備えている。また、各部はバス１１０によってそれぞれ接続されている。
　ここで、ＣＰＵｓ１０１は、マルチコアプロセッサシステム１００の全体の制御を司る。ＣＰＵｓ１０１は、シングルコアのプロセッサを並列して接続したすべてのＣＰＵを指している。ＣＰＵｓ１０１の詳細は、図２にて後述する。また、マルチコアプロセッサシステムとは、コアが複数搭載されたプロセッサを含むコンピュータのシステムである。本実施形態では、ＣＰＵの接続方法によらず、メモリを共有する、すなわちＴＣＭＰ（Ｔｉｇｈｔｌｙ　Ｃｏｕｐｌｅｄ　Ｍｕｌｔｉ　Ｐｒｏｃｅｓｓｏｒ）のアーキテクチャーを前提とする。なお、本実施の形態では、説明を単純化するため、シングルコアのプロセッサが並列されているプロセッサ群を例に挙げて説明する。
　ＲＯＭ１０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１０３は、ＣＰＵｓ１０１のワークエリアとして使用される。フラッシュＲＯＭ１０４は、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）などのシステムソフトウェアやアプリケーションソフトウェアなどを記憶している。たとえば、ＯＳを更新する場合、マルチコアプロセッサシステム１００は、Ｉ／Ｆ１０８によって新しいＯＳを受信し、フラッシュＲＯＭ１０４に格納されている古いＯＳを、受信した新しいＯＳに更新する。
　フラッシュＲＯＭコントローラ１０５は、ＣＰＵｓ１０１の制御に従ってフラッシュＲＯＭ１０６に対するデータのリード／ライトを制御する。フラッシュＲＯＭ１０６は、フラッシュＲＯＭコントローラ１０５の制御で書き込まれたデータを記憶する。データの具体例としては、マルチコアプロセッサシステム１００を使用するユーザがＩ／Ｆ１０８を通して取得した画像データ、映像データなどである。フラッシュＲＯＭ１０６は、たとえば、メモリカード、ＳＤカードなどを採用することができる。
　ディスプレイ１０７は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０７は、たとえば、ＴＦＴ液晶ディスプレイなどを採用することができる。
　Ｉ／Ｆ１０８は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク１１１に接続され、ネットワーク１１１を介して他の装置に接続される。そして、Ｉ／Ｆ１０８は、ネットワーク１１１と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０８には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
　キーボード１０９は、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、キーボード１０９は、タッチパネル式の入力パッドやテンキーなどであってもよい。
　図２は、マルチコアプロセッサシステム１００のハードウェアの一部とソフトウェアを示すブロック図である。図２で示されるハードウェアは、共用メモリ２０１と、メモリコントローラ２０２と、ＣＰＵｓ１０１に含まれるＣＰＵ＃１～ＣＰＵ＃４とである。メモリコントローラ２０２と、ＣＰＵ＃１～ＣＰＵ＃４はバス１１０によって接続されている。また、以下に登場する符号のうち、＃１～＃４のいずれかが付属する符号は、それぞれＣＰＵ＃１～ＣＰＵ＃４に対応する符号であることを意味する。
　共用メモリ２０１は、メモリコントローラ２０２を通してアクセス可能な記憶領域である。記憶領域とは、たとえば、ＲＯＭ１０２、ＲＡＭ１０３、フラッシュＲＯＭ１０４である。また、共用メモリ２０１は、アクセス可能な回線であるポート＃１～ポート＃４を持つ。ＣＰＵ＃１～ＣＰＵ＃４は、ポート＃１～ポート＃４のいずれのポートにもアクセスすることが可能である。また、本実施の形態では、ＣＰＵ＃１はポート＃１を制御し、ＣＰＵ＃２はポート＃２を制御し、ＣＰＵ＃３はポート＃３を制御し、ＣＰＵ＃４はポート＃４を制御する。
　また、共用メモリ２０１は、ポート＃１～ポート＃４ごとに物理アドレス空間を分断した共用メモリブロック＃１～共用メモリブロック＃４に分けられる。共用メモリブロック＃１～共用メモリブロック＃４は、物理アドレス空間が連続していてもよいし、離れていてもよい。また、共用メモリ２０１で１つのメモリバンクとして存在してもよいし、１つの共用メモリブロックが１つのメモリバンクとして存在してもよい。
　また、初期状態としてポート＃１は共用メモリブロック＃１にアクセス可能とする。同様に、ポート＃２～ポート＃４も、それぞれ共用メモリブロック＃２～共用メモリブロック＃４にアクセス可能とする。しかし、ポートの設定により、１つのポートは複数の共用メモリブロックにアクセス可能としてもよい。たとえば、ポート＃１の設定を変更することにより、ポート＃１は共用メモリブロック＃１と共用メモリブロック＃２にアクセス可能としてもよい。
　メモリコントローラ２０２は、共用メモリ２０１へのデータの読み出し、書き込みを制御する機能を有する。本実施の形態では、メモリコントローラ２０２は、共用メモリ２０１にアクセスするポート＃１～ポート＃４の設定を変更することで、ＣＰＵ＃１～ＣＰＵ＃４の共用メモリ２０１へのアクセスを制御する。
　ポート接続器２０３は、メモリコントローラ２０２の内部に存在し、ポート＃１～ポート＃４の接続、または非接続を行う。図２の例では、ポート接続器２０３は、バス１１０側のポート＃３を非接続としている。アドレス変換器２０４は、メモリコントローラ２０２の内部に存在し、ポート＃１～ポート＃４のアドレス変換を行う。変換方法の一例は、図３にて後述する。ＣＰＵ＃１～ＣＰＵ＃４には、キャッシュメモリ＃１～キャッシュメモリ＃４が搭載されている。
　図２で示されるソフトウェアは、スケジューラ＃１～スケジューラ＃４、ソフトウェア２０５－１～ソフトウェア２０５－４である。また、ソフトウェアがアクセスする記憶領域として、キャッシュメモリブロック２０６－１～キャッシュメモリブロック２０６－４と共用メモリブロック２０７－１～共用メモリブロック２０７－４が存在する。
　スケジューラ＃１～スケジューラ＃４は、ＯＳ、またはユーザから起動要求が行われたソフトウェアを、ＣＰＵ＃１～ＣＰＵ＃４の使用状況から、どのＣＰＵで実行するかを決定する。たとえば、スケジューラ＃１～スケジューラ＃４は、ＣＰＵ＃１～ＣＰＵ＃４のうち最も使用されていないＣＰＵを起動要求が行われたＣＰＵとして決定する。また、スケジューラ＃１～スケジューラ＃４は、起動要求が行われたソフトウェアに基づいて、ポート接続器２０３とアドレス変換器２０４に設定を通知する。
　ソフトウェア２０５－１は、ＣＰＵ＃１で実行されている。ＣＰＵ＃１は、ソフトウェア２０５－１によってキャッシュメモリブロック２０６－１にアクセスするほか、キャッシュメモリブロック２０６－１に必要なデータが存在しない場合に、ポート＃１を経由して共用メモリブロック２０７－１にアクセスする。
　ソフトウェア２０５－２は、ＣＰＵ＃２とＣＰＵ＃３で実行されている。ＣＰＵ＃２は、ソフトウェア２０５－２によってキャッシュメモリブロック２０６－２－１にアクセスするほか、キャッシュメモリブロック２０６－２－１に必要なデータが存在しない場合、ポート＃２を経由して共用メモリブロック２０７－２にアクセスする。ＣＰＵ＃３も、ソフトウェア２０５－２によってキャッシュメモリブロック２０６－２－２にアクセスするほか、キャッシュメモリブロック２０６－２－２に必要なデータが存在しない場合、ポート＃２を経由して共用メモリブロック２０７－２にアクセスする。
　ソフトウェア２０５－３とソフトウェア２０５－４は、ＣＰＵ＃４で実行されている。ＣＰＵ＃４は、ソフトウェア２０５－３とソフトウェア２０５－４によってそれぞれのソフトウェアに対応するキャッシュメモリブロック２０６－３、キャッシュメモリブロック２０６－４にアクセスする。キャッシュメモリブロックに必要なデータが存在しない場合、ＣＰＵ＃４は、ポート＃４を経由して共用メモリブロック２０７－３、共用メモリブロック２０７－４にアクセスする。
　図３は、物理アドレス空間の分割と論理アドレス空間の結合の例を示す説明図である。ハードウェアとして、共用メモリ２０１を含む共用メモリブロック＃１～共用メモリブロック＃４の物理アドレス空間は、次のように設定する。共用メモリブロック＃１の物理アドレス空間は、０ｘ００００～０ｘ００ｆｆとする。同様に、共用メモリブロック＃２の物理アドレス空間は、０ｘ１０００～０ｘ１０ｆｆとする。共用メモリブロック＃３の物理アドレス空間は、０ｘ２０００～０ｘ２０ｆｆとする。共用メモリブロック＃４の物理アドレス空間は、０ｘ３０００～０ｘ３０ｆｆとする。
　前述の状態で、ソフトウェア２０５－１によってアクセスされる論理アドレス空間が、０ｘ００００～０ｘ００ｆｆである場合を想定する。ＣＰＵ＃１は、ポート＃１にアクセスするため、ポート接続器２０３によってポート＃１を接続状態にする。また、ＣＰＵ＃１は、論理アドレス空間と共用メモリブロック＃１の物理アドレス空間とが等しいため、アドレス変換器２０４をアドレススルーに設定する。アドレススルーの設定とは、論理アドレスを変換せずに物理アドレスとし、共用メモリ２０１にアクセスする設定である。
　次に、ソフトウェア２０５－２によってアクセスされる論理アドレス空間が、０ｘ００００～０ｘ０１ｆｆである場合を想定する。ＣＰＵ＃２で実行されるソフトウェア２０５－２のマスタスレッドも、論理アドレスとして０ｘ００００～０ｘ０１ｆｆにアクセスすることを想定する。ＣＰＵ＃２は、ポート＃２にアクセスするため、ポート接続器２０３によってポート＃２を接続状態にする。
　また、ＣＰＵ＃２は、アドレス変換器２０４によって、論理アドレス空間と、共用メモリブロック＃２および共用メモリブロック＃３の物理アドレス空間と、を変換する通知をする。通知を受けることによりポート＃２は、論理アドレス０ｘ００００～０ｘ００ｆｆを物理アドレス０ｘ１０００～０ｘ１０ｆｆに変換し、論理アドレス０ｘ０１００～０ｘ０１ｆｆを物理アドレス０ｘ２０００～０ｘ２０ｆｆに変換する。たとえば、ＣＰＵ＃２が０ｘ００１０である論理アドレスにアクセスすると、アドレス変換器２０４によって、０ｘ１０１０である物理アドレスに変換される。これにより、アドレス変換器２０４は、連続していなかった物理アドレス空間を、連続した論理空間としてソフトウェアに提供することができる。
　同様に、ＣＰＵ＃３で実行されるソフトウェア２０５－２のスレーブスレッドは、論理アドレスとして０ｘ００００～０ｘ０１ｆｆにアクセスすることを想定する。ＣＰＵ＃３は、ポート＃２にアクセスし、ポート＃３にはアクセスしないため、ポート接続器２０３によってポート＃３を非接続状態にする。
　また、ソフトウェア２０５－３によってアクセスされる論理アドレス空間が、０ｘ００００～０ｘ００ｆｆである場合を想定する。ＣＰＵ＃４は、ポート＃４にアクセスするため、ポート接続器２０３によってポート＃４を接続状態にする。
　また、ＣＰＵ＃４は、アドレス変換器２０４によって、論理アドレス空間と共用メモリブロック＃４の物理アドレス空間を変換する通知をする。通知を受けることによりポート＃４は、論理アドレス０ｘ００００～０ｘ００ｆｆを物理アドレス０ｘ３０００～０ｘ３０ｆｆに変換する。また、論理アドレス０ｘ００００～０ｘ００ｆｆを物理アドレス０ｘ３０００～０ｘ３０ｆｆに変換する状態を初期の変換状態とし、ＣＰＵ＃４がアドレススルーを設定した場合に、アドレス変換器２０４は、初期の変換状態でアドレスを変換するようにしてもよい。
（マルチコアプロセッサシステム１００）
　次に、マルチコアプロセッサシステム１００の動作について説明する。図４は、マルチコアプロセッサシステム１００内の各部の関係を説明するブロック図である。マルチコアプロセッサシステム１００は、たとえば、取得部４０２と、決定部４０３と、設定部４０４と、アドレス通知部４０５と、選択部４０６と、解除通知部４０７と、集約部４０８と、検出部４０９と、実行開始通知部４１０と、を含む。制御部となる取得部４０２～実行開始通知部４１０は、記憶装置に記憶されたプログラムをＣＰＵｓ１０１が実行する。記憶装置とは、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、フラッシュＲＯＭ１０４などである。または、Ｉ／Ｆ１０８を経由して他のＣＰＵが実行してもよい。
　また、マルチコアプロセッサシステム１００は、複数のコアと、コアに対応する複数のポートを備えたメモリコントローラ２０２と、ポートごとに分割された物理アドレス空間を備えた共用メモリ２０１を備える。複数のコアとは、ＣＰＵｓ１０１に属するすべてのＣＰＵであってもよいし、ＣＰＵｓ１０１のうち、本実施の形態を適用する一部のＣＰＵであってもよい。コアに対応する複数のポートとは、ＣＰＵがアクセスする特定のポートであり、たとえば、ＣＰＵ＃１であればポート＃１、ＣＰＵ＃２であればポート＃２といったように、ＣＰＵごとに対応したポートが決定している。図４ではＣＰＵ数とポート数が一致しているためＣＰＵとポートが１対１対応となるが、ＣＰＵ数に比べポート数が少ない場合は、異なるＣＰＵに対応するポートが一致していてもよい。
　また各ポートは、共用メモリ２０１の物理アドレス空間を分割した物理アドレス空間にアクセス可能であると設定されている。たとえば、共用メモリ２０１の物理アドレス空間が０ｘ００００～０ｘ０１ｆｆであった場合に、ポート＃１は０ｘ００００～０ｘ００ｆｆの物理アドレス空間にアクセス可能とし、ポート＃２は０ｘ０１００～０ｘ０１ｆｆの物理アドレス空間にアクセス可能とする。分割方法は、前述のように物理アドレス空間をポートごとに均等に分割してもよいし、不均等に分割してもよい。
　マルチコアプロセッサシステム１００は、ソフトウェアごとに対象のソフトウェアを割り当てるコアの数を記憶するデータベースとして、並列度情報テーブル４０１にアクセス可能である。たとえば、ソフトウェア２０５－１は、ＣＰＵ１つを割り当てる分散ソフトウェアとして、ソフトウェア２０５－２は、ＣＰＵ２つを割り当てる並列ソフトウェアとして登録されている。並列度情報テーブル４０１の詳細は、図７にて後述する。
　取得部４０２は、並列度情報テーブル４０１から、実行対象ソフトウェアを割り当てるコアの数を取得する機能を有する。実行対象ソフトウェアとは、ユーザ、またはＯＳによって起動要求を受けたソフトウェアか、または、スケジューラによって実行後にＣＰＵの割り当てを解除された後に再びスケジューラにより実行されようとしているソフトウェアである。たとえば、ソフトウェア２０５－２を実行対象とする場合、取得部４０２は、並列度情報テーブル４０１から割り当てるＣＰＵ数が２つであることを取得する。なお、取得されたデータは、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶される。
　決定部４０３は、取得部４０２によって取得された実行対象ソフトウェアを割り当てるコアの数と複数のコアの使用状況とに基づいて、実行対象ソフトウェアを割り当てるコアを決定する機能を有する。
　決定部４０３の具体例として、たとえば、ソフトウェア２０５－２を実行対象ソフトウェアとし、取得部４０２によって割り当てるＣＰＵ数が２つであると取得できた場合を想定する。決定部４０３は、ＣＰＵｓ１０１の中から、低負荷のＣＰＵとしてＣＰＵ＃２とＣＰＵ＃３を、ソフトウェア２０５－２を割り当てるＣＰＵとして決定する。なお、決定されたＣＰＵの情報は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶される。
　設定部４０４は、複数のポートのうち決定部４０３によって決定されたコアに対応する特定のポートがアクセス可能な物理アドレス空間を取得する。取得された物理アドレス空間の中から、設定部４０４は、実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を決定されたコアごとに設定する機能を有する。また、設定部４０４は、集約部４０８によって集約された物理アドレス空間を、選択部４０６によって選択されたポートが新たにアクセス可能な物理アドレス空間に設定してもよい。
　たとえば、決定されたコアがＣＰＵ＃２とＣＰＵ＃３であり、前述のＣＰＵに対応するポートがポート＃２、ポート＃３であることを想定する。続けて、ポート＃２が共用メモリ２０１にアクセス可能な物理アドレス空間が０ｘ１０００～０ｘ１０ｆｆであり、ポート＃３が共用メモリ２０１にアクセス可能な物理アドレス空間が０ｘ２０００～０ｘ２０ｆｆであることを想定する。
　この時、設定部４０４は、物理アドレス空間０ｘ１０００～０ｘ１０ｆｆ、０ｘ２０００～０ｘ２０ｆｆから、実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を決定されたＣＰＵごとに設定する。規定された論理アドレス空間が０ｘ００００～０ｘ０１ｆｆであれば、ＣＰＵ＃２がポート＃２にアクセスする際に、論理アドレス空間０ｘ００００～０ｘ００ｆｆを物理アドレス空間０ｘ１０００～０ｘ１０ｆｆに対応づけて設定する。同様に、ＣＰＵ＃３がポート＃３にアクセスする際に、論理アドレス空間０ｘ０１００～０ｘ０１ｆｆを物理アドレス空間０ｘ２０００～０ｘ２０ｆｆに対応づけて設定する。なお、設定されたアドレス対応情報は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶される。
　アドレス通知部４０５は、設定部４０４によって設定された物理アドレス空間と設定された物理アドレス空間に対応する論理アドレス空間とを特定のポートに通知する機能を有する。また、アドレス通知部４０５は、設定部４０４によって設定された新たにアクセス可能な物理アドレス空間を選択部４０６によって選択されたポートに通知してもよい。
　たとえば、ＣＰＵ＃２がポート＃２にアクセスする際に論理アドレス空間０ｘ００００～０ｘ００ｆｆを物理アドレス空間０ｘ０１００～０ｘ０１ｆｆに対応づけて設定された場合を想定する。この時アドレス通知部４０５は、ＣＰＵ＃２が設定したアドレス対応情報をアドレス変換器２０４のポート＃２に通知する。また、集約部４０８によって集約された物理アドレス空間が、０ｘ００００～０ｘ０１ｆｆであり、選択部４０６によってポート＃２が選択された場合を想定する。この時アドレス通知部４０５は、ポート＃２が新たにアクセス可能な物理アドレス空間として、０ｘ００００～０ｘ０１ｆｆをポート＃２に通知する。
　また、アドレス対応情報として、ある程度範囲が決められている場合は、設定可能なパターンを用意してもよい。たとえば、ポートが４つ存在し、共用メモリ２０１の物理アドレス空間が４つに分割される場合、分割された物理アドレス空間とレジスタ内のビット列を対応づけてもよい。また、論理アドレス空間は、０ｘ００００から開始しアドレス空間が連続となるように対応づけてもよい。
　これにより、レジスタの特定のビットを“１”にすることで、物理アドレスと論理アドレスを対応づけることができる。このように、アドレス通知部４０５は、物理アドレス空間の上限値と下限値、論理アドレスの上限値と下限値を通知するようにしてもよいし、設定可能なパターンを用意することで、通知処理を簡略化してもよい。
　前述した、共用メモリ２０１の物理アドレス空間が４つに分割された場合を想定する。このとき、設定部４０４が物理アドレス空間０ｘ０２００～０ｘ０２ｆｆに対応するレジスタのビットを“１”にし、物理アドレス空間０ｘ０２００～０ｘ０２ｆｆと論理アドレス空間０ｘ００００～０ｘ００ｆｆを対応づけて設定する。そしてアドレス通知部４０５は、設定されたレジスタの値を通知してもよい。また、集約部４０８によって、４つに分割された物理アドレス空間のうち、先頭と３番目の物理アドレス空間が集約された場合、アドレス通知手段としては、対応するビット“０ｂ１０１０”を通知してもよい。なお、通知したアドレス対応情報は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶されてもよい。
　選択部４０６は、決定部４０３によって決定されたコアに対応する特定のポートが複数存在する場合、特定のポートのうち、任意のポートを選択する機能を有する。たとえば、決定部４０３によってＣＰＵ＃２、ＣＰＵ＃３が決定され、対応するポートがポート＃２、ポート＃３というように複数存在した場合に、任意のポートとしてポート＃２を選択する。
　ポートの選択基準はどのように行ってもよいが、たとえば、実行対象ソフトウェアのマスタスレッドを実行しているＣＰＵに対応しているポートを選択してもよい。また、複数存在するポートの性能が非対称であり、複数のポートのうち、特定のポートの能力が他のポートの能力が上回っているなら、他より性能が上回っているポートを選択してもよい。なお、選択されたポートの情報は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶される。
　解除通知部４０７は、特定のポートのうち、選択部４０６によって選択されたポートを除く残余のポートの接続を解除する通知を残余のポートに通知する機能を有する。たとえば、特定のポートがポート＃２、ポート＃３となり、選択部４０６によってポート＃２が選択された場合、残余となるポート＃３に対して、ポートの接続を解除する通知をポート接続器２０３のポート＃３に通知する。なお、通知した接続解除情報は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶されてもよい。
　集約部４０８は、複数存在する特定のポートがアクセス可能な物理アドレス空間を集約する機能を有する。たとえば、特定のポートがポート＃２、ポート＃３であり、ポート＃２、ポート＃３の物理アドレス空間がそれぞれ、０ｘ００００～０ｘ００ｆｆ、０ｘ０１００～０ｘ０１ｆｆである場合を想定する。前述の状態で、集約部４０８は、集約した物理アドレス空間を０ｘ００００～０ｘ０１ｆｆとする。なお、集約された物理アドレス情報は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶される。
　検出部４０９は、決定部４０３によって決定されたコアが複数存在する場合、実行対象ソフトウェアを決定されたコア間で同時に実行する開始時刻を検出する機能を有する。また、検出部４０９は、アドレス通知部４０５によって特定のポートへの通知を完了した時刻を開始時刻として検出する。たとえば、決定されたＣＰＵがＣＰＵ＃２、ＣＰＵ＃３であり、特定のポートがポート＃２であった場合、ＣＰＵ＃２またはＣＰＵ＃３がポート＃２にアドレス通知部４０５の実行を完了した時刻を実行対象ソフトウェアの開始時刻として検出することができる。なお、検出が行われたことを示す情報はＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶される。
　実行開始通知部４１０は、アドレス通知部４０５によって特定のポートに通知した後に、実行対象ソフトウェアに実行開始を通知する機能を有する。また、実行開始通知部４１０は、検出部４０９によって開始時刻が検出された後に、実行対象ソフトウェアに実行開始を通知してもよい。
　たとえば、ＣＰＵ＃２がポート＃２にアドレス通知を行った後に、ＣＰＵ＃２は、実行対象ソフトウェアに実行開始を通知することができる。また、決定された複数のＣＰＵがＣＰＵ＃２、ＣＰＵ＃３である場合に、検出部４０９によって開始時刻が検出された後に、ＣＰＵ＃２、ＣＰＵ＃３が実行対象ソフトウェアに実行開始を通知することができる。なお、実行開始通知は、ＲＡＭ１０３、フラッシュＲＯＭ１０４などの記憶領域に記憶されてもよい。
　図５は、ポート接続器２０３のブロック図である。ポート接続器２０３は、メモリコントローラ２０２の一形態であり、バス１１０とアドレス変換器２０４の間に存在し、各ポートの接続、非接続を制御する。各ポートの接続、非接続は、ＣＰＵ＃１～ＣＰＵ＃４によってアクセスされる設定レジスタ５０１によって制御される。設定レジスタ５０１は、設定レジスタ５０１＃１～設定レジスタ５０１＃４を含み、各ポートの接続、非接続を制御する。
　たとえば、設定レジスタ５０１＃１は、スイッチ＃１を制御し、ポート＃１の接続、非接続を設定する。設定レジスタ５０１＃１は、設定値が“１”であればポート＃１を接続にし、設定値が“０”であればポート＃１を非接続にする。他の設定レジスタも同様に、設定レジスタ５０１＃２～設定レジスタ５０１＃４が、それぞれポート＃２～ポート＃４の接続、非接続を行う。非接続となったポートは、ポート内の結線に電力が供給されなくなる。結果、ポートが不要の場合にポートを非接続とすることで、省電力効果を得ることができる。
　図６は、アドレス変換器２０４と設定の一例を示す説明図である。符号６０１で示す説明図は、アドレス変換器２０４を示す。アドレス変換器２０４は、メモリコントローラ２０２の一形態であり、ポート接続器２０３と共用メモリ２０１の間に存在し、各ポートの論理アドレスと物理アドレスを変換する。各ポートの論理アドレスと物理アドレスの変換は、ＣＰＵ＃１～ＣＰＵ＃４によってアクセスされる変換レジスタ６０３＃１～変換レジスタ６０３＃４によって制御される。
　一実施形態として変換レジスタ６０３＃１は、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）＃１を制御する。制御されたＴＬＢ＃１は、ポート＃１の論理アドレス空間と物理アドレス空間を変換する。符号６０２で示す説明図は、変換レジスタ６０３＃１とＴＬＢ＃１との関係の一例を示す説明図である。変換レジスタ６０３＃１の設定に応じて、ＴＬＢ＃１に設定される内容が変化する。たとえば、ＣＰＵ＃１が、変換レジスタ６０３＃１を“０ｂ００００”に設定した場合、ＴＬＢ＃１の設定は設定なしとなり、アドレススルーの設定となる。
　また、ＣＰＵ＃１が、変換レジスタ６０３＃１を“０ｂ１０００”に設定した場合、ＴＬＢ＃１の設定がＴＬＢ＃１設定６０４－１となる。ＴＬＢ＃１設定６０４－１は、論理アドレス空間０ｘ００００～０ｘ００ｆｆを、共用メモリブロック＃１の物理アドレス空間に指定している。
　また、ＣＰＵ＃１が、変換レジスタ６０３＃１を“０ｂ１１００”に設定した場合、ＴＬＢ＃１の設定がＴＬＢ＃１設定６０４－２となる。ＴＬＢ＃１設定６０４－２は、論理アドレス空間０ｘ００００～０ｘ０１ｆｆを、共用メモリブロック＃１と共用メモリブロック＃２の物理アドレス空間に指定している。このように、ポート＃１が共用メモリブロック＃１に、ポート＃２が共用メモリブロック＃２にアクセス可能であった状態から、ポート＃１にポート＃１とポート＃２のアクセス可能な物理アドレス空間を集約することになる。
　また、ＣＰＵ＃１が、変換レジスタ６０３＃１を“０ｂ１０１０”に設定した場合、ＴＬＢ＃１の設定がＴＬＢ＃１設定６０４－３となる。ＴＬＢ＃１設定６０４－３は、論理アドレス空間０ｘ００００～０ｘ０１ｆｆを、共用メモリブロック＃１と共用メモリブロック＃３の物理アドレスに指定している。このように、ポート＃１が共用メモリブロック＃１に、ポート＃３が共用メモリブロック＃３にアクセス可能であった状態から、ポート＃１にポート＃１とポート＃３のアクセス可能な物理アドレス空間を集約することになる。
　また、ＣＰＵ＃１が、変換レジスタ６０３＃１を“０ｂ１１１０”に設定した場合、ＴＬＢ＃１の設定がＴＬＢ＃１設定６０４－４となる。ＴＬＢ＃１設定６０４－４は、論理アドレス空間０ｘ００００～０ｘ０２ｆｆを、共用メモリブロック＃１～共用メモリブロック＃３の物理アドレスに指定している。このように、ポート＃１～ポート＃３がそれぞれ共用メモリブロック＃１～共用メモリブロック＃３にアクセス可能であった状態から、ポート＃１にポート＃１～ポート＃３のアクセス可能な物理アドレス空間を集約することになる。
　同様にＴＬＢ＃２～ＴＬＢ＃４も、変換レジスタ６０３＃２～変換レジスタ６０３＃４によって、アドレス変換方法が指定される。また、本実施の形態では、変換レジスタ６０３によってＴＬＢの内容を指定していたが、変換レジスタ６０３にて直接ＴＬＢの内容を記述してもよい。
　図７は、並列度情報テーブル４０１の記憶内容の一例を示す説明図である。並列度情報テーブル４０１は、たとえば、ソフトウェア名称、並列度情報、並列数Ｐという３つのフィールドを含む。ソフトウェア名称フィールドは、ソフトウェアの名称を格納する。たとえば、ソフトウェアに対応するプロセスの開始アドレスが設定されており、ＣＰＵは、プロセスの開始アドレスを参照して処理を実行することができる。
　並列度情報フィールドは、各ＣＰＵが分散されてソフトウェアを処理するか、複数のＣＰＵが並列に動作してソフトウェアを処理するかを示す識別子を格納する。格納される識別子は、“分散”と“並列”である。“分散”識別子は、名称フィールドに格納されたソフトウェアが１つのＣＰＵで実行される分散ソフトウェアであることを示す。“並列”識別子は、名称フィールドに格納されたソフトウェアが２つ以上のＣＰＵで実行される並列ソフトウェアであることを示す。並列数Ｐフィールドは、名称フィールドに格納されたソフトウェアが実行される際のＣＰＵ数を示す。たとえば、ＵＩ処理は、分散ソフトウェアであり、１つのＣＰＵで実行される。Ｗｅｂブラウザは、並列ソフトウェアであり、３つのＣＰＵで実行される。
　図８は、分散ソフトウェアと並列ソフトウェアが混載した状態を示す説明図である。マルチコアプロセッサシステム１００は、ソフトウェアとして、並列ソフトウェアＰ１、並列ソフトウェアＰ２、分散ソフトウェアＳ１～分散ソフトウェアＳ６を実行している。ＣＰＵ＃１～ＣＰＵ＃４は、メモリコントローラ２０２を通じて、共用メモリ２０１にアクセスする。
　次に各ＣＰＵのソフトウェア実行状態を説明する。ＣＰＵ＃１は、ＯＳ＃１によって並列ソフトウェアＰ１のマスタスレッドＰ１と分散ソフトウェアＳ２と分散ソフトウェアＳ３を順次実行する。ＣＰＵ＃２は、ＯＳ＃２によって並列ソフトウェアＰ１のスレーブスレッドＰ１－１と並列ソフトウェアＰ２のマスタスレッドＰ２と分散ソフトウェアＳ４を順次実行する。ＣＰＵ＃３は、ＯＳ＃３によって並列ソフトウェアＰ１のスレーブスレッドＰ１－２と並列ソフトウェアＰ２のスレーブスレッドＰ２－１と分散ソフトウェアＳ５を順次実行する。ＣＰＵ＃４は、ＯＳ＃４によって分散ソフトウェアＳ１と並列ソフトウェアＰ２のスレーブスレッドＰ２－２と分散ソフトウェアＳ６を順次実行する。
　図９は、図８におけるＣＰＵのディスパッチ周期パターンを示す説明図である。ＣＰＵ＃１～ＣＰＵ＃４は、変換器設定処理によってメモリコントローラ２０２の設定を定期的にポート＃１～ポート＃４に通知する。変換器設定処理とは、ポート接続器２０３の設定レジスタ５０１の設定と、アドレス変換器２０４の変換レジスタ６０３の設定を行う処理である。
　たとえば、ポート＃１では、変換器設定処理ｕ＃１－１によって分散ソフトウェアの設定を行うことができる。変換器設定処理ｕ＃１－１が実行されるタイミングで、ポート＃２では変換器設定処理ｕ＃２－１によって、ポート＃３では変換器設定処理ｕ＃３－１によって、ポート＃４では変換器設定処理ｕ＃４－１によって、分散ソフトウェアの設定が行われる。設定処理の一例としては、ポート接続器２０３に行う接続設定、解除設定と、アドレス変換器２０４に行う論理単独空間設定、論理連続空間設定である。論理連続空間設定を行うことにより、複数のポートがアクセス可能な物理アドレス空間を、１つのポートがアクセス可能な物理アドレス空間に集約することになる。
　また、一定期間経過後、ポート＃１～ポート＃４は、変換器設定処理ｕ＃１－２～変換器設定処理ｕ＃４－２によって設定が更新される。一例として、ポート＃１は、変換器設定処理ｕ＃１－２によって分散ソフトウェアの設定に更新される。ポート＃２～ポート＃４は変換器設定処理ｕ＃２－２～変換器設定処理ｕ＃４－２によって並列ソフトウェアＰ２の設定に更新される。この例において並列ソフトウェアＰ２の設定は同時に実行されるため、ポート＃２～ポート＃４を制御するＣＰＵは、バリア同期コード９０３－１～バリア同期コード９０３－３を実行することができる。
　バリア同期コードとは、同期が必要なすべてのＣＰＵの処理が終了するのを待つコードである。たとえば、本実施の形態では、ポート＃２の制御をＣＰＵ＃２が行い、ポート＃３の制御をＣＰＵ＃３が行い、ポート＃４の制御をＣＰＵ＃４が行う。よって、ＣＰＵ＃２が変換器設定処理Ｕ＃２－２を行った後、ＣＰＵ＃２は、バリア同期コード９０３－１を実行し待機する。
　ＣＰＵ＃３、ＣＰＵ＃４も同様に、変換器設定処理を行った後、バリア同期コードを実行し待機する。ＣＰＵ＃２～ＣＰＵ＃４がバリア同期コードを実行した段階で、ソフトウェアを実行開始する開始時刻として検出し、待機していたＣＰＵは復帰し、並列ソフトウェアＰ２を実行する。これにより、並列ソフトウェアＰ２のアクセスをＣＰＵ＃２～ＣＰＵ＃４が同時に行うことができる。
　並列ソフトウェアＰ１との同期コード９０１は、並列ソフトウェアＰ１が連続する論理アドレス空間にアクセスするためのコードである。同期コード９０１は、たとえばタイミングｔ１では、変換器設定処理ｕ＃１－３～変換器設定処理ｕ＃３－３とバリア同期コード９０４－１～バリア同期コード９０４－３によって並列ソフトウェアＰ１の設定を行う。
　同様に、並列ソフトウェアＰ２との同期コード９０２は、並列ソフトウェアＰ２が連続する論理アドレス空間にアクセスするためのコードである。同期コード９０２は、たとえばタイミングｔ３では、変換器設定処理ｕ＃２－５～変換器設定処理ｕ＃４－５とバリア同期コード９０５－１～バリア同期コード９０５－３によって並列ソフトウェアＰ２の設定を行う。タイミングｔ１～タイミングｔ３における、マルチコアプロセッサシステム１００でのソフトウェアの実行状態と、メモリコントローラ２０２の設定状態を、図１０～図１５にて示す。
　図１０は、タイミングｔ１におけるソフトウェアの実行状態とメモリコントローラ２０２の設定状態を示す説明図である。タイミングｔ１におけるマルチコアプロセッサシステム１００は、ＣＰＵ＃１～ＣＰＵ＃３にて、並列ソフトウェアＰ１を実行し、ＣＰＵ＃４にて分散ソフトウェアＳ１を実行する。また、メモリコントローラ２０２の設定状態としては、ポート＃１がマスタポートとなり、ＣＰＵ＃１～ＣＰＵ＃３における並列ソフトウェアＰ１の実行により、ポート＃１が共用メモリ２０１のアクセスを行う。また、ポート＃２とポート＃３は非接続状態である。ポート＃４もマスタポートとなり、ＣＰＵ＃４における分散ソフトウェアＳ１の実行により、ポート＃４が共用メモリ２０１のアクセスを行う。
　図１１は、タイミングｔ１におけるメモリコントローラ２０２の状態を示す説明図である。符号１１０１で示す図は、ポート接続器２０３の状態と、アドレス変換器２０４の状態を示す。符号１１０２で示す表群は、ＴＬＢ＃１とＴＬＢ＃４の設定状態を示す。ポート＃１では、変換器設定処理ｕ＃１－３によって、設定レジスタ５０１－１に“１”が設定される。これによりポート＃１は接続状態となる。続けてポート＃１では、変換器設定処理ｕ＃１－３によって、変換レジスタ６０３＃１を“０ｂ１１１０”に設定することでＴＬＢ＃１にＴＬＢ＃１設定１１０３が設定される。これにより、ポート＃１は、共用メモリブロック＃１～共用メモリブロック＃３にアクセスし、かつ、連続する論理アドレス空間０ｘ００００～０ｘ０２ｆｆを並列ソフトウェアＰ１に提供することができる。
　ポート＃２では、変換器設定処理ｕ＃２－３によって、設定レジスタ５０１－２に“０”が設定される。これによりポート＃２は非接続状態となる。同様に、ポート＃３では、変換器設定処理ｕ＃３－３によって、設定レジスタ５０１－３に“０”が設定される。これによりポート＃３も非接続状態となる。ポート＃４では、変換器設定処理ｕ＃４－３によって、設定レジスタ５０１－４に“１”が設定される。これによりポート＃４は接続状態となる。続けて、続けてポート＃４では、変換器設定処理ｕ＃４－３によって、ＴＬＢ＃４にＴＬＢ＃４設定１１０４が設定される。これにより、ポート＃４は、共用メモリブロック＃４にアクセスし、かつ、物理アドレス空間から変換された論理アドレス空間を分散ソフトウェアＳ１に提供することができる。
　図１２は、タイミングｔ２におけるソフトウェアの実行状態とメモリコントローラ２０２の設定状態を示す説明図である。タイミングｔ２におけるマルチコアプロセッサシステム１００は、ＣＰＵ＃１にて分散ソフトウェアＳ３を実行する。同様に、マルチコアプロセッサシステム１００は、ＣＰＵ＃２にて分散ソフトウェアＳ４を、ＣＰＵ＃３にて分散ソフトウェアＳ５を、ＣＰＵ＃４にて分散ソフトウェアＳ６をそれぞれ実行する。また、メモリコントローラ２０２の設定状態としては、ポート＃１～ポート＃４がマスタポートとなり、共用メモリ２０１のアクセスを行う。
　図１３は、タイミングｔ２におけるメモリコントローラ２０２の状態を示す説明図である。符号１３０１で示す図は、ポート接続器２０３の状態と、アドレス変換器２０４の状態を示す。符号１３０２で示す表群は、ＴＬＢ＃１～ＴＬＢ＃４の設定状態を示す。ポート＃１では、変換器設定処理ｕ＃１－４によって、設定レジスタ５０１－１に“１”が設定される。これによりポート＃１は接続状態となる。続けてポート＃１では、変換器設定処理ｕ＃１－４によって、ＴＬＢ＃１にＴＬＢ＃１設定１３０３が設定される。これにより、ポート＃１は、共用メモリブロック２０１＃１にアクセスし、かつ、物理アドレス空間から変換された論理アドレス空間を分散ソフトウェアＳ３に提供することができる。
　ポート＃２～ポート＃４も同様である。ポート＃２は、変換器設定処理ｕ＃２－４によって接続状態となり、共用メモリブロック２０１＃２にアクセスし、ＴＬＢ＃２にＴＬＢ＃２設定１３０４が設定され、論理アドレス空間を分散ソフトウェアＳ４に提供する。ポート＃３は、変換器設定処理ｕ＃３－４によって接続状態となり、共用メモリブロック２０１＃３にアクセスし、ＴＬＢ＃３にＴＬＢ＃３設定１３０５が設定され、論理アドレス空間を分散ソフトウェアＳ５に提供する。ポート＃４は、変換器設定処理ｕ＃４－４によって接続状態となり、共用メモリブロック２０１＃４にアクセスし、ＴＬＢ＃４にＴＬＢ＃４設定１３０６が設定され、論理アドレス空間を分散ソフトウェアＳ６に提供する。
　図１４は、タイミングｔ３におけるソフトウェアの実行状態とメモリコントローラ２０２の設定状態を示す説明図である。タイミングｔ３におけるマルチコアプロセッサシステム１００は、ＣＰＵ＃１にて分散ソフトウェアＳ２を実行し、ＣＰＵ＃２～ＣＰＵ＃４にて、並列ソフトウェアＰ２を実行する。また、メモリコントローラ２０２の設定状態としては、ポート＃１はマスタポートとなり、ＣＰＵ＃１における分散ソフトウェアＳ２の実行により、ポート＃１が共用メモリ２０１のアクセスを行う。また、ポート＃２もマスタポートとなり、ＣＰＵ＃２～ＣＰＵ＃４における並列ソフトウェアＰ２の実行により、ポート＃２が共用メモリ２０１のアクセスを行う。また、ポート＃３とポート＃４は非接続状態である。
　図１５は、タイミングｔ３におけるメモリコントローラ２０２の状態を示す説明図である。符号１５０１で示す図は、ポート接続器２０３の状態と、アドレス変換器２０４の状態を示す。符号１５０２で示す表群は、ＴＬＢ＃１とＴＬＢ＃２の設定状態を示す。ポート＃１では、変換器設定処理ｕ＃１－５によって、設定レジスタ５０１－１に“１”が設定される。これによりポート＃１は接続状態となる。続けてポート＃１では、変換器設定処理ｕ＃１－５によって、変換レジスタ６０３＃１を“０ｂ１０００”に設定することでＴＬＢ＃１にＴＬＢ＃１設定１５０３が設定される。これにより、ポート＃１は、共用メモリブロック２０１＃１にアクセスし、物理アドレス空間から変換された論理アドレス空間を分散ソフトウェアＳ２に提供することができる。
　ポート＃２では、変換器設定処理ｕ＃２－５によって、設定レジスタ５０１－２に“１”が設定される。これによりポート＃２は接続状態となる。続けてポート＃２では、変換器設定処理ｕ＃２－５によって、ＴＬＢ＃２にＴＬＢ＃２設定１５０４が設定される。これにより、ポート＃２は、共用メモリブロック２０１＃２～共用メモリブロック２０１＃４にアクセスし、かつ、連続する論理アドレス空間０ｘ００００～０ｘ０２ｆｆを並列ソフトウェアＰ２に提供することができる。
　ポート＃３では、変換器設定処理ｕ＃３－５によって、設定レジスタ５０１－３に“０”が設定される。これによりポート＃３は非接続状態となる。同様に、ポート＃４では、変換器設定処理ｕ＃４－５によって、設定レジスタ５０１－４に“０”が設定される。これによりポート＃４も非接続状態となる。
　図１６は、スケジューリング処理を示すフローチャートである。スケジューリング処理は、ソフトウェアが起動されたときの機能としてスケジューラ＃１～スケジューラ＃４で実行される。ステップＳ１６０１～ステップＳ１６０４、ステップＳ１６１０、ステップＳ１６１１は、ＣＰＵｓ１０１のうち、特定のＣＰＵで実行され、ステップＳ１６０５～ステップＳ１６０９は、ステップＳ１６０３で検出されたＣＰＵで実行される。本実施の形態では、前述した特定のＣＰＵがＣＰＵ＃１であることを想定する。
　ＣＰＵ＃１は、対象のソフトウェアの起動要求を受ける（ステップＳ１６０１）。起動要求は、たとえば、ユーザがＵＩの操作によって発行される。続けて、ＣＰＵ＃１は、並列度情報テーブル４０１から、対象のソフトウェアの並列度情報と並列数Ｐを取得する（ステップＳ１６０２）。続けて、ＣＰＵ＃１は、低負荷のＣＰＵを並列数Ｐ個検出する（ステップＳ１６０３）。
　たとえば、ＣＰＵ＃１は、スケジューラ＃１～スケジューラ＃４の情報より、ＣＰＵの使用状況に応じて負荷の低いＣＰＵから、Ｐ個のＣＰＵを検出することができる。ＣＰＵの使用状況とは、ＣＰＵ使用率でもよいし、ＣＰＵのメモリ使用率でもよい。たとえば、Ｐ＝２であり、ＣＰＵの使用状況の高い順が、ＣＰＵ４、ＣＰＵ３、ＣＰＵ２、ＣＰＵ１であった場合、ＣＰＵ＃１は、ＣＰＵ２、ＣＰＵ１を検出することができる。
　検出後、ＣＰＵ＃１は、検出されたＣＰＵ群のうち、先頭のＣＰＵを選択する（ステップＳ１６０４）。選択されたＣＰＵは、アドレス空間変換処理を実行する（ステップＳ１６０５）。アドレス空間変換処理の詳細は、図１７にて後述する。処理後、選択されたＣＰＵは、対象のソフトウェアの並列度情報が“並列”か否かを判断する（ステップＳ１６０６）。
　並列度情報が“分散”である場合（ステップＳ１６０６：Ｎｏ）、選択されたＣＰＵは、ポート接続器２０３、アドレス変換器２０４を制御するドライバタスクを実行する（ステップＳ１６０８）。ドライバタスクの動作内容は、ステップＳ１６０５の処理にて設定されたポート接続器２０３、アドレス変換器２０４への設定と、バリア同期コードの実行を一定周期で行うタスクである。
　並列度情報が“並列”である場合（ステップＳ１６０６：Ｙｅｓ）、選択されたＣＰＵは、続けて、選択されたＣＰＵが対象のソフトウェアのメインスレッドを動作するＣＰＵかを判断する（ステップＳ１６０７）。選択されたＣＰＵがメインスレッドを実行するＣＰＵである場合（ステップＳ１６０７：Ｙｅｓ）、選択されたＣＰＵは、ステップＳ１６０８の処理に移行する。選択されたＣＰＵがスレーブスレッドを実行するＣＰＵである場合（ステップＳ１６０７：Ｎｏ）、またはステップＳ１６０８の処理終了後、選択されたＣＰＵは、スケジューリング処理の結果に従ったディスパッチを行う（ステップＳ１６０９）。
　ステップＳ１６０９終了後、ＣＰＵ＃１は、選択されたＣＰＵが検出されたＣＰＵ群の末尾のＣＰＵであるかを判断する（ステップＳ１６１０）。末尾のＣＰＵでない場合（ステップＳ１６１０：Ｎｏ）、ＣＰＵ＃１は、検出されたＣＰＵ群の、次のＣＰＵを選択し（ステップＳ１６１１）、ステップＳ１６０５の処理に移行する。末尾のＣＰＵである場合（ステップＳ１６１０：Ｙｅｓ）、ＣＰＵ＃１はスケジューリング処理を終了する。
　図１７は、アドレス空間変換処理を示すフローチャートである。アドレス空間変換処理は、ステップＳ１６０４、またはステップＳ１６１１で選択されたＣＰＵによって実行される。選択されたＣＰＵは、並列数Ｐが１かを判断する（ステップＳ１７０１）。並列数Ｐが１である場合（ステップＳ１７０１：Ｙｅｓ）、選択されたＣＰＵは、ポート接続器２０３接続設定（ステップＳ１７０２）と、アドレス変換器２０４論理単独空間設定（ステップＳ１７０３）を実行し、アドレス空間変換処理を終了する。
　ポート接続器２０３接続設定とは、選択されたＣＰＵに対応するポートを接続状態にする処理である。たとえば、選択されたＣＰＵがＣＰＵ＃１であれば、ＣＰＵ＃１は、ポート＃１の接続状態を制御する設定レジスタ５０１＃１を“１”に設定することができる。アドレス変換器２０４論理単独空間設定とは、ソフトウェアの論理アドレス空間を、選択されたＣＰＵに対応するポートの共用メモリブロック＃１～共用メモリブロック＃４のいずれか１つの物理アドレス空間に対応づける設定である。
　並列数Ｐが１でない場合（ステップＳ１７０１：Ｎｏ）、選択されたＣＰＵは、選択されたＣＰＵがメインスレッドを実行するＣＰＵかを判断する（ステップＳ１７０４）。選択されたＣＰＵがメインスレッドを実行するＣＰＵである場合（ステップＳ１７０４：Ｙｅｓ）、選択されたＣＰＵは、ポート接続器２０３接続設定（ステップＳ１７０５）と、アドレス変換器２０４論理連続空間設定（ステップＳ１７０６）を実行する。アドレス変換器２０４論理連続空間設定とは、ソフトウェアの論理アドレス空間を、選択されたＣＰＵに対応するポートの共用メモリブロック＃１～共用メモリブロック＃４のうち２つ以上の共用メモリブロックの物理アドレス空間に集約して対応づける設定である。また、対応づけられた論理アドレスは連続空間となるように設定される。
　選択されたＣＰＵがスレーブスレッドを実行するＣＰＵである場合（ステップＳ１７０４：Ｎｏ）、選択されたＣＰＵは、ポート接続器２０３解除設定を実行する（ステップＳ１７０７）。ポート接続器２０３解除設定とは、選択されたＣＰＵに対応するポートを非接続状態にする処理である。また、ポート接続器２０３接続設定、ポート接続器２０３解除設定、アドレス変換器２０４論理単独空間設定、アドレス変換器２０４論理連続空間設定が、図９にて前述した変換器設定処理となる。
　ステップＳ１７０６、またはステップＳ１７０７の処理終了後、選択されたＣＰＵは、スレッドディスパッチャに同時実行設定を行う（ステップＳ１７０８）。たとえば、対象となるソフトウェアを同時に実行するソフトウェアとして、選択されたＣＰＵは、スレッドディスパッチャに対象となるソフトウェアを登録する。続けて、選択されたＣＰＵは、バリア同期コードと周期タイミングを設定し（ステップＳ１７０９）、アドレス空間変換処理を終了する。バリア同期コードを並列ソフトウェアが実行される前に実行することで、並列ソフトウェアを実行するＣＰＵ群は、並列ソフトウェアを同時に実行する開始時刻を検出することができる。周期タイミングの設定とは、対象となるソフトウェアをＣＰＵ間で同じタイミングで割り当てるように設定することである。
　以上説明したように、マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラムによれば、ポートごとに物理アドレス空間を分割した状態にて、実行対象ソフトウェアを割り当てるＣＰＵを決定する。続けて、ＣＰＵに対応したポートがアクセス可能な物理アドレス空間の中から、実行対象ソフトウェアで規定された論理アドレスを指定して、ポートに通知した後に、実行対象ソフトウェアを起動する。
　これにより、実行対象ソフトウェアを実行するＣＰＵがアクセスするポートの物理アドレス空間と、他のＣＰＵがアクセスするポートの物理アドレス空間が異なるため、アクセス競合を回避することができる。
　また、マルチコアプロセッサシステムは、実行対象ソフトウェアを割り当てるＣＰＵに対応する特定のポートが複数存在する場合、任意の一つのポートを選択し、選択しなかったポートの接続を解除してもよい。続けて、マルチコアプロセッサシステムは、特定のポートの物理アドレス空間を集約し、集約した物理アドレス空間を選択したポートの物理アドレス空間に設定してもよい。
　これにより、ソフトウェア間でのアクセス競合を回避することができ、さらに、不要なポートを解除したことで省電力効果を得ることができる。また、複数のＣＰＵを使用する実行対象ソフトウェアにて、マスタスレッドとスレーブスレッドでアクセスする論理アドレス空間が離れている場合には、物理アドレス空間の集約を行わなくてもよい。これにより、ソフトウェア内でのアクセス競合も回避することができる。
　また、マルチコアプロセッサシステムは、実行対象ソフトウェアを割り当てるＣＰＵが複数存在する場合に、特定のポートへのアドレス変換通知を完了した後に、実行対象ソフトウェアに実行開始を通知してもよい。
　これにより、ソフトウェア間のアクセス競合を回避することができ、さらに、複数のＣＰＵに割り当てられるソフトウェアを混載することができる。混載の具体例としては、図８で示したように、並列ソフトウェアＰ１がＣＰＵ＃１～ＣＰＵ＃３に割り当てられ、並列ソフトウェアＰ２がＣＰＵ＃２～ＣＰＵ＃４に割り当てられた状態である。混載された場合でも、並列ソフトウェアが各コアで同じタイミングに実行対象となるようにする。実行対象となった際には、メモリコントローラの特定のポートにアドレス変換通知を行い、通知完了後に並列ソフトウェアを実行することで、正常に動作することができる。
　また、マルチコアプロセッサシステムは、コアの数とポートの数が等しくてもよい。これにより、ＣＰＵとポートが１対１対応となり、ＣＰＵ間にてアクセス競合を回避することができる。また、ＣＰＵの数よりポートの数が少ない場合にも、一部のＣＰＵ間でアクセス競合を避けることができる。
　たとえば、ＣＰＵを４つ備え、ポートを３つ備えるマルチコアプロセッサシステムにて、ＣＰＵ＃１にはポート＃１、ＣＰＵ＃２にはポート＃２、ＣＰＵ＃３とＣＰＵ＃４にはポート＃３が対応づけることができる。この場合、ＣＰＵ＃１と、ＣＰＵ＃２と、ＣＰＵ＃３またはＣＰＵ＃４の間ではアクセス競合を避けることができる。また、ＣＰＵ＃３とＣＰＵ＃４にて割り当てられるソフトウェアが、お互いのメモリにアクセスする頻度が高いソフトウェアであれば、１つのポートで同じ論理アドレス空間を使用してもよい。
　このように、依存関係が高いソフトウェアを割り当てる複数のＣＰＵが決定されているならば、ＣＰＵ数分ポートを用意し、決定されているＣＰＵに対応するポートに関しては１つにまとめることで、ポート結線にかかるコストを抑えることができる。
　なお、本実施の形態で説明したメモリコントローラ制御方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本メモリコントローラ制御プログラムは、ハードディスク、フレキシブルディスク、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また本メモリコントローラ制御プログラムは、インターネット等のネットワークを介して配布してもよい。
　１００　マルチコアプロセッサシステム
　＃１～＃４　ＣＰＵ、ポート
　１１０　バス
　２０１　共用メモリ
　２０２　メモリコントローラ
　２０３　ポート接続器
　２０４　アドレス変換器
　４０１　並列度情報テーブル
　４０２　取得部
　４０３　決定部
　４０４　設定部
　４０５　アドレス通知部
　４０６　選択部
　４０７　解除通知部
　４０８　集約部
　４０９　検出部
　４１０　実行開始通知部

Claims (6)

  1. 　複数のコアと、
    　前記コアに対応する複数のポートを備えたメモリコントローラと、
    　前記ポートごとに分割された物理アドレス空間を備えた共用メモリと、
    　ソフトウェアごとに当該ソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得する取得手段と、
    　前記取得手段によって取得された前記実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、前記実行対象ソフトウェアを割り当てるコアを決定する決定手段と、
    　前記複数のポートのうち前記決定手段によって決定されたコアに対応する特定のポートがアクセス可能な物理アドレス空間の中から、前記実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を前記決定されたコアごとに設定する設定手段と、
    　前記設定手段によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知するアドレス通知手段と、
    　前記アドレス通知手段によって前記特定のポートに通知した後に、前記実行対象ソフトウェアに実行開始を通知する実行開始通知手段と、
    　を備えることを特徴とするマルチコアプロセッサシステム。
  2. 　前記決定手段によって決定されたコアに対応する特定のポートが複数存在する場合、前記特定のポートのうち、任意のポートを選択する選択手段と、
    　前記特定のポートのうち、前記選択手段によって選択されたポートを除く残余のポートの接続を解除する通知を前記残余のポートに通知する解除通知手段と、
    　複数存在する前記特定のポートがアクセス可能な物理アドレス空間を集約する集約手段と、をさらに備え、
    　前記設定手段は、
    　前記集約手段によって集約された物理アドレス空間を、前記選択されたポートが新たにアクセス可能な物理アドレス空間に設定し、
    　前記アドレス通知手段は、
    　前記設定手段によって設定された新たにアクセス可能な物理アドレス空間を前記選択されたポートに通知することを特徴とする請求項１に記載のマルチコアプロセッサシステム。
  3. 　前記決定手段によって決定されたコアが複数存在する場合、前記実行対象ソフトウェアを前記決定されたコア間で同時に実行する開始時刻を検出する検出手段をさらに備え、
    　前記アドレス通知手段は、
    　前記設定手段によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知し、
    　前記検出手段は、
    　前記アドレス通知手段によって前記特定のポートへの通知を完了した時刻を前記開始時刻として検出し、
    　前記実行開始通知手段は、
    　前記検出手段によって開始時刻が検出された後に、前記実行対象ソフトウェアに実行開始を通知することを特徴とする請求項２に記載のマルチコアプロセッサシステム。
  4. 　前記コアの数と前記ポートの数とが等しいことを特徴とする請求項３に記載のマルチコアプロセッサシステム。
  5. 　複数のコアのおのおのに対応する複数のポートのおのおのに分割された物理アドレス空間を備えた共用メモリを制御する前記複数のポートを備えたメモリコントローラの制御を前記複数のコアの中の特定のコアが、
    　ソフトウェアごとに当該ソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得する取得工程と、
    　前記取得工程によって取得された前記実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、前記実行対象ソフトウェアを割り当てるコアを決定する決定工程と、
    　前記複数のポートのうち前記決定工程によって決定されたコアに対応する特定のポートがアクセス可能な物理アドレス空間の中から、前記実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を前記決定されたコアごとに設定する設定工程と、
    　前記設定工程によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知するアドレス通知工程と、
    　前記アドレス通知工程によって前記特定のポートに通知した後に、前記実行対象ソフトウェアに実行開始を通知する実行開始通知工程と、
    　を実行することを特徴とするメモリコントローラ制御方法。
  6. 　複数のコアのおのおのに対応する複数のポートのおのおのに分割された物理アドレス空間を備えた共用メモリを制御する前記複数のポートを備えたメモリコントローラの制御を前記複数のコアの中の特定のコアに、
    　ソフトウェアごとに当該ソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得する取得工程と、
    　前記取得工程によって取得された前記実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、前記実行対象ソフトウェアを割り当てるコアを決定する決定工程と、
    　前記複数のポートのうち前記決定工程によって決定されたコアに対応する特定のポートがアクセス可能な物理アドレス空間の中から、前記実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を前記決定されたコアごとに設定する設定工程と、
    　前記設定工程によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知するアドレス通知工程と、
    　前記アドレス通知工程によって前記特定のポートに通知した後に、前記実行対象ソフトウェアに実行開始を通知する実行開始通知工程と、
    　を実行させることを特徴とするメモリコントローラ制御プログラム。
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