JP5472447B2 - マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラム - Google Patents
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Description
図1は、実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。図1において、マルチコアプロセッサシステム100は、CPUを複数搭載するCPUs101と、ROM(Read‐Only Memory)102と、RAM(Random Access Memory)103と、を備えている。また、マルチコアプロセッサシステム100は、フラッシュROM104と、フラッシュROMコントローラ105と、フラッシュROM106と、を備えている。また、マルチコアプロセッサシステム100は、ユーザやその他の機器との入出力装置として、ディスプレイ107と、I/F(Interface)108と、キーボード109と、を備えている。また、各部はバス110によってそれぞれ接続されている。
次に、マルチコアプロセッサシステム100の動作について説明する。図4は、マルチコアプロセッサシステム100内の各部の関係を説明するブロック図である。マルチコアプロセッサシステム100は、たとえば、取得部402と、決定部403と、設定部404と、アドレス通知部405と、選択部406と、解除通知部407と、集約部408と、検出部409と、実行開始通知部410と、を含む。制御部となる取得部402〜実行開始通知部410は、記憶装置に記憶されたプログラムをCPUs101が実行する。記憶装置とは、たとえば、図1に示したROM102、RAM103、フラッシュROM104などである。または、I/F108を経由して他のCPUが実行してもよい。
#1〜#4 CPU、ポート
110 バス
201 共用メモリ
202 メモリコントローラ
203 ポート接続器
204 アドレス変換器
401 並列度情報テーブル
402 取得部
403 決定部
404 設定部
405 アドレス通知部
406 選択部
407 解除通知部
408 集約部
409 検出部
410 実行開始通知部
Claims (5)
- 複数のコアと、
前記コアに対応する複数のポートを備えたメモリコントローラと、
前記ポートごとに分割された物理アドレス空間を備えた共用メモリと、
ソフトウェアごとに当該ソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得する取得手段と、
前記取得手段によって取得された前記実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、前記実行対象ソフトウェアを割り当てるコアを決定する決定手段と、
前記決定手段によって決定されたコアに対応する特定のポートが複数存在する場合、前記特定のポートのうち、任意のポートを選択する選択手段と、
前記特定のポートのうち、前記選択手段によって選択されたポートを除く残余のポートの接続を解除する通知を前記残余のポートに通知する解除通知手段と、
複数存在する前記特定のポートに分割された物理アドレス空間を集約する集約手段と、
前記集約手段によって集約された物理アドレス空間を、前記選択されたポートが新たにアクセス可能な物理アドレス空間に設定するとともに、前記複数のポートのうち前記決定手段によって決定されたコアに対応する特定のポートに分割された物理アドレス空間の中から、前記実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を前記決定されたコアごとに設定する設定手段と、
前記設定手段によって設定された新たにアクセス可能な物理アドレス空間を前記選択されたポートに通知するとともに、前記設定手段によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知するアドレス通知手段と、
前記アドレス通知手段によって前記特定のポートに通知した後に、前記実行対象ソフトウェアに実行開始を通知する実行開始通知手段と、
を備えることを特徴とするマルチコアプロセッサシステム。 - 前記決定手段によって決定されたコアが複数存在する場合、複数の決定されたコアがバリア同期コードの実行を開始するまで前記複数の決定されたコアを待機させる前記バリア同期コードを前記複数の決定されたコアが実行して、前記複数の決定されたコアが待機から復帰した時刻を、前記実行対象ソフトウェアを前記複数の決定されたコアで同時に実行する開始時刻として検出する検出手段をさらに備え、
前記アドレス通知手段は、
前記設定手段によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知し、
前記検出手段は、
前記アドレス通知手段によって前記特定のポートへの通知を完了した時刻を前記開始時刻として検出し、
前記実行開始通知手段は、
前記検出手段によって開始時刻が検出された後に、前記実行対象ソフトウェアに実行開始を通知することを特徴とする請求項1に記載のマルチコアプロセッサシステム。 - 前記コアの数と前記ポートの数とが等しいことを特徴とする請求項2に記載のマルチコアプロセッサシステム。
- 複数のコアのおのおのに対応する複数のポートのおのおのに分割された物理アドレス空間を備えた共用メモリを制御する前記複数のポートを備えたメモリコントローラの制御を前記複数のコアの中の特定のコアが、
ソフトウェアごとに当該ソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得する取得工程と、
前記取得工程によって取得された前記実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、前記実行対象ソフトウェアを割り当てるコアを決定する決定工程と、
前記決定工程によって決定されたコアに対応する特定のポートが複数存在する場合、前記特定のポートのうち選択されたポートを除く残余のポートの接続を解除する通知を前記残余のポートに通知して複数存在する前記特定のポートに分割された物理アドレス空間を集約した物理アドレス空間を、前記選択されたポートが新たにアクセス可能な物理アドレス空間に設定するとともに、前記複数のポートのうち前記決定工程によって決定されたコアに対応する特定のポートに分割された物理アドレス空間の中から、前記実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を前記決定されたコアごとに設定する設定工程と、
前記設定工程によって設定された新たにアクセス可能な物理アドレス空間を前記選択されたポートに通知するとともに、前記設定工程によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知するアドレス通知工程と、
前記アドレス通知工程によって前記特定のポートに通知した後に、前記実行対象ソフトウェアに実行開始を通知する実行開始通知工程と、
を実行することを特徴とするメモリコントローラ制御方法。 - 複数のコアのおのおのに対応する複数のポートのおのおのに分割された物理アドレス空間を備えた共用メモリを制御する前記複数のポートを備えたメモリコントローラの制御を前記複数のコアの中の特定のコアに、
ソフトウェアごとに当該ソフトウェアを割り当てるコアの数を記憶するデータベースから、実行対象ソフトウェアを割り当てるコアの数を取得する取得工程と、
前記取得工程によって取得された前記実行対象ソフトウェアを割り当てるコアの数と前記複数のコアの使用状況とに基づいて、前記実行対象ソフトウェアを割り当てるコアを決定する決定工程と、
前記決定工程によって決定されたコアに対応する特定のポートが複数存在する場合、前記特定のポートのうち選択されたポートを除く残余のポートの接続を解除する通知を前記残余のポートに通知して複数存在する前記特定のポートに分割された物理アドレス空間を集約した物理アドレス空間を、前記選択されたポートが新たにアクセス可能な物理アドレス空間に設定するとともに、前記複数のポートのうち前記決定工程によって決定されたコアに対応する特定のポートに分割された物理アドレス空間の中から、前記実行対象ソフトウェアで規定された論理アドレス空間に対応する物理アドレス空間を前記決定されたコアごとに設定する設定工程と、
前記設定工程によって設定された新たにアクセス可能な物理アドレス空間を前記選択されたポートに通知するとともに、前記設定工程によって設定された物理アドレス空間と前記設定された物理アドレス空間に対応する論理アドレス空間とを前記特定のポートに通知するアドレス通知工程と、
前記アドレス通知工程によって前記特定のポートに通知した後に、前記実行対象ソフトウェアに実行開始を通知する実行開始通知工程と、
を実行させることを特徴とするメモリコントローラ制御プログラム。
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