JP2012234885A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】実施形態に係わる半導体装置は、第1の方向に積み重ねられる第1乃至第3の半導体層3a,3b,3cを有し、第2の方向に延びるフィン型積層構造を有する。第1のレイヤーセレクトトランジスタTaは、第1のゲート電極10aを有し、第1の半導体層3aでノーマリオン状態である。第2のレイヤーセレクトトランジスタTbは、第2のゲート電極10bを有し、第2の半導体層3bでノーマリオン状態である。第3のレイヤーセレクトトランジスタTcは、第3のゲート電極10cを有し、第3の半導体層3cでノーマリオン状態である。第1の半導体層3aのうちの第1のゲート電極10aにより覆われた領域、第2の半導体層3bのうちの第2のゲート電極10bにより覆われた領域及び第3の半導体層3cのうちの第3のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。
【選択図】図9
Description
実施形態は、細線(ナノワイヤ)半導体を選択的に金属シリサイド化することにより、微細配線を簡易に低抵抗化する技術を提案する。既に述べたように、細線半導体に対しては、高濃度不純物の導入によりその抵抗値を低くすることが難しい。そこで、実施形態では、細線半導体を金属シリサイド化することにより、微細配線の低抵抗化を実現する。
(1) 第1の実施例
A. 構造
図8は、第1の実施例の構造を示している。図9は、図8のIX-IX線に沿う断面図、図10は、図8のX-X線に沿う断面図である。
図8乃至図10のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
第1の実施例(図8乃至図10)の半導体メモリの動作について説明する。
まず、第1の半導体層3aをチャネルとするメモリストリングNaに対して書き込みを実行するとき、ドレイン電極7及びソース電極8に接地電位を印加し、セレクトゲート電極10b,10c及びコントロールゲート電極6dに第1の正のバイアスを印加する。セレクトゲート電極10a,11にはバイアスを印加しない。
[第1の例]
消去動作は、例えば、フィン型積層構造内の第1乃至第3のメモリストリングNa, Nb, Ncに対して一括して行う(ブロック消去1)。
消去動作は、例えば、フィン型積層構造内の第1乃至第3のメモリストリングNa, Nb, Ncのうちの1つに対して行うこともできる(ブロック消去2)。
消去動作は、例えば、フィン型積層構造内の第1乃至第3のメモリストリングNa, Nb, Nc内の1つのメモリセルに対して行うこともできる(ページ消去/1セル消去)。
まず、第1の半導体層3aをチャネルとするメモリストリングNaに対して読み出しを実行するとき、ドレイン電極7を読み出し回路に接続し、ソース電極8に接地電位を印加する。また、セレクトゲート電極10b,10c,11及びコントロールゲート電極6dに第1の正のバイアスを印加する。
図11乃至図20は、図8乃至図10の構造を製造する方法を示している。
第1の実施例によれば、レイヤーセレクトトランジスタのノーマリオンチャネルが金属シリサイド層(例えば、ニッケルシリサイド層)であるため、ノーマリオンチャネルを不純物領域により形成する場合に比べてオン抵抗を下げることができ、メモリ動作の高速化に貢献できる。この効果は、フィン型積層構造内の活性層(メモリストリング)の数が増加し、これに伴い、直列接続されるレイヤーセレクトトランジスタが増加した場合に顕著である。
図22は、第2の実施例の構造を示している。
第1及び第2の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするFET(例えば、電荷蓄積層を有するフラッシュメモリセル)であったが、これに限定されることはない。
図26は、第4の実施例の構造を示している。図27は、図26のXXVII-XXVII線に沿う断面図である。
図34は、第5の実施例の構造を示している。図35は、図34のXXXV-XXXV線に沿う断面図である。
実施形態によれば、微細配線を簡易に低抵抗化することができる。
Claims (20)
- 半導体基板と、
前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1乃至第nの半導体層(nは、2以上の自然数)を有し、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、
前記第1乃至第nの半導体層のうちの1つを選択する第1乃至第nのレイヤーセレクトトランジスタとを具備し、
前記第1乃至第nのレイヤーセレクトトランジスタのうちの第iのレイヤーセレクトトランジスタ(iは、1〜nのうちの1つ)は、
前記フィン型積層構造の前記第1及び第2の方向に垂直な第3の方向にある表面上において前記第1の方向に延びるゲート電極を有し、前記第1乃至第nの半導体層のうちの第iの半導体層においてノーマリオン状態、前記第iの半導体層以外の残りの半導体層においてオン/オフ制御可能であり、
前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される
半導体装置。 - 半導体基板と、
前記半導体基板の表面に垂直な第1の方向に配置され、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、
前記フィン型積層構造の前記第2の方向の一端に接続され、前記第1及び第2の方向に垂直な第3の方向に延びる梁と、
前記梁の前記第2の方向にある表面上に配置される第1乃至第nのレイヤーセレクトトランジスタ(nは、2以上の自然数)とを具備し、
前記フィン型積層構造及び前記梁は、第1乃至第nの半導体層を有し、前記第1乃至第nのレイヤーセレクトトランジスタは、前記第1乃至第nの半導体層のうちの1つを選択し、
前記第1乃至第nのレイヤーセレクトトランジスタのうちの第iのレイヤーセレクトトランジスタ(iは、1〜nのうちの1つ)は、
前記梁の前記第2の方向にある表面上において前記第1の方向に延びるゲート電極を有し、前記第1乃至第nの半導体層のうちの第iの半導体層においてノーマリオン状態、前記第iの半導体層以外の残りの半導体層においてオン/オフ制御可能であり、
前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される
半導体装置。 - 前記フィン型積層構造は、第1乃至第nのメモリストリングを有し、
前記第1乃至第nのメモリストリングのうちの第iのメモリストリングは、前記第iの半導体層をチャネルとし、前記第2の方向に直列接続される複数のメモリセルを備える
請求項1又は2に記載の半導体装置。 - 前記複数のメモリセルは、それぞれ、記録層及びコントロールゲート電極を有し、前記記録層の状態により閾値が変化するFETである請求項3に記載の半導体装置。
- 前記第3の方向に延びる第1乃至第mの半導体層(mは、2以上の自然数)と、前記第1乃至第nの半導体層と前記第1乃至第mの半導体層との間に配置される複数の抵抗変化素子とをさらに具備する請求項1又は2に記載の半導体装置。
- 前記第1乃至第nのレイヤーセレクトトランジスタの各々のチャネル幅は、15nm以下である請求項1乃至5のいずれか1項に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に配置され、第1及び第2の凹部を有する絶縁層と、
前記第1の凹部内に配置され、n型領域及びその上のp型領域を備える第1の半導体層と、
前記第2の凹部内に配置される第2の半導体層とを具備し、
前記第1の半導体層の上面のみ及び前記第2の半導体層の全体は、金属シリサイド化される
半導体装置。 - 前記第1の半導体層と共に積層構造を構成する抵抗変化素子をさらに具備する請求項7に記載の半導体装置。
- 前記凹部の幅は、15nm以下である請求項7又は8に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に配置される絶縁層と、
前記絶縁層上に配置される第1及び第2の半導体層と、
前記第1の半導体層上に配置される第1のゲート電極を有するオン/オフ制御可能な第1のFETと、
前記第2の半導体層上に配置される第2のゲート電極を有するノーマリオン状態の第2のFETとを具備し、
前記第2のFETのチャネルは、金属シリサイド化される
半導体装置。 - 前記半導体基板上に配置され、前記絶縁層により覆われる論理LSIをさらに具備し、
前記第1及び第2のFETは、前記論理LSIの選択情報を保持するコンフィギュレーションメモリを構成する請求項10に記載の半導体装置。 - 前記第1及び第2のFETのチャネル幅は、15nm以下である請求項10又は11に記載の半導体装置。
- 前記金属シリサイド化された領域は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy及びHoのうちの1つを含む請求項1乃至12のいずれか1項に記載の半導体装置。
- 前記金属シリサイド化された領域は、As、P、Si、Ge、F、Cのうちの1つを不純物として含む請求項1乃至13のいずれか1項に記載の半導体装置。
- 前記第1乃至第nの半導体層は、シリコン、ゲルマニウム及びシリコンゲルマニウムのうちの1つである請求項1乃至6のいずれか1項に記載の半導体装置。
- 請求項1に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われた前記チャネル領域内にそれを非晶質化する不純物を注入し、
前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われていない領域の前記第3の方向の表面上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われた前記チャネル領域内にそれを非晶質化する不純物を注入し、
前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われていない領域の前記第2の方向の表面上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第2の半導体層の全体にそれを非晶質化する不純物を注入し、
前記第1及び第2の半導体層上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第2の半導体層の全体にそれを非晶質化する不純物を注入し、
前記第1及び第2のゲート電極により覆われていない前記第1及び第2の半導体層上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。 - 前記不純物は、As、P、Si、Ge、F、Cのうちの1つを含む請求項16乃至19のいずれか1項に記載の半導体装置の製造方法。
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