WO2011096387A1 - 半導体装置およびその製造方法 - Google Patents

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牧田　直樹
広樹 森
正樹 齊藤
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シャープ株式会社
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    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (TFT) and a manufacturing method thereof.
  • TFT thin film transistor
  • TFTs thin film transistors
  • the drive circuit is generally a CMOS (Complementary Metal Oxide Semiconductor) including a p-channel TFT (hereinafter abbreviated as “p-type TFT”) and an n-channel TFT (hereinafter abbreviated as “n-type TFT”). It has been.
  • CMOS Complementary Metal Oxide Semiconductor
  • p-type TFT p-channel TFT
  • n-type TFT n-channel TFT
  • Patent Document 1 a technique of providing a memory circuit for each pixel on an active matrix substrate in an active matrix liquid crystal display device or an organic EL display device has also been proposed (Patent Document 1, etc.).
  • image memory a memory circuit provided in the pixel, so that a still image can be obtained without continuing to supply image data from the outside. It is possible to display with low power consumption.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • the SRAM can operate at a higher speed than the DRAM and does not need to be refreshed unlike the DRAM, so that the power consumption can be further reduced.
  • the SRAM has a flip-flop circuit using a plurality of TFTs including p-type and n-type TFTs. Even for a display device including such an image memory, it is desired to further reduce the drive voltage depending on the application of the display device.
  • the threshold voltage Vth of the p-type TFT and the n-type TFT needs to be kept low in order to further reduce the drive voltage. .
  • Vg-Id characteristics voltage-current characteristics
  • the semiconductor layer of a TFT is generally patterned so as to have an inclined portion (tapered portion) on the periphery.
  • the threshold voltage Vth differs between the inclined portion of the semiconductor layer and the flat portion having a flat surface.
  • the current-voltage curve in the inclined portion has a lower voltage than the current-voltage curve in the flat portion. It is shifted to the side (n-type). The reason why the inclined portion becomes n-type than the flat portion is unknown. From the results of experiments conducted by the present inventors, it is estimated that the inclined portion of the semiconductor layer is damaged in the etching process or ashing process of the semiconductor film (silicon film).
  • 47 (a) and 47 (b) are graphs illustrating the voltage-current characteristics of n-type TFTs and p-type TFTs, respectively.
  • the voltage-current characteristics of each TFT are indicated by a solid line, and the current-voltage curves of the flat part and the inclined part are indicated by dotted lines.
  • the voltage-current characteristic of each TFT is a curve obtained by superimposing the current-voltage curve of the flat portion and the current-voltage curve of the inclined portion.
  • the drain current Id starts flowing at a low voltage value Vg (e) in the inclined portion. Subsequently, the drain current Id also flows out to the flat portion with the voltage value Vg (m).
  • the threshold voltage Vth is determined by the characteristics of the flat portion.
  • FIG. 48 is a plan view of an n-type TFT. As described above, in the n-type TFT, first, the drain current Id (e) flows through the inclined portion located on the periphery of the semiconductor layer 11 from the source region to the drain region. Next, the drain current Id (m) also flows through the flat portion.
  • the drain current Id tends to rise in two stages (so-called hump generation).
  • the inclined portion acts as a parasitic transistor and becomes apparent.
  • the drain current Id flows to the flat portion first at the voltage value Vg (m), and then flows to the inclined portion at the voltage value Vg (e).
  • the current flowing through the inclined portion is extremely smaller than the current flowing through the flat portion. For this reason, the characteristic of the parasitic transistor generated in the inclined portion is hidden by the characteristic of the flat portion and does not become apparent. Therefore, in the p-type TFT, the threshold voltage Vth can be lowered when the gate voltage Vg is zero.
  • Patent Document 1 the p-type impurity is introduced into the inclined portion of the semiconductor layer of the n-type TFT at a concentration higher than that of the flat portion, whereby the current-voltage curve of the parasitic transistor in the inclined portion is obtained. It is proposed to shift so as to hide in the current-voltage curve.
  • 50 (a) and 50 (b) are cross-sectional views for explaining a method for manufacturing an n-type TFT and a p-type TFT disclosed in Patent Document 1, respectively.
  • the method disclosed in Patent Document 1 will be described with reference to FIG.
  • a base insulating film 242 is formed over a substrate 241, and then a semiconductor film into which a p-type impurity (boron) is introduced is formed.
  • a mask film made of, for example, a silicon oxide film is formed on the semiconductor film.
  • a resist film that covers a part of the mask film is formed in the n-type TFT formation region and the p-type TFT formation region on the substrate 241.
  • the semiconductor film and the mask film are etched into an island shape.
  • the island-shaped semiconductor layer 243n and the mask layer 244n are obtained in the n-type TFT formation region
  • the island-shaped semiconductor layer 243p and the mask layer 244p are obtained in the p-type TFT formation region.
  • the edge of the resist film gradually recedes in each TFT formation region. Accordingly, the portion of the semiconductor film that protrudes from the resist film and the mask layers 244n and 244p is etched so as to become thinner as the distance from the edge of the mask layers 244n and 244p increases. Accordingly, inclined portions are formed on the periphery of the semiconductor layers 243n and 243p.
  • the resist film After removing the resist film, as shown in FIGS. 50A and 50B, the resist film covers the semiconductor layer 243p in the p-type TFT formation region and does not cover the semiconductor layer 243n in the n-type TFT formation region. R4 is formed.
  • p-type impurities are introduced into the entire semiconductor layer 243n under the condition of transmitting through the mask layer 244n.
  • a p-type impurity is selectively introduced only into a portion (inclined portion) of the semiconductor layer 243n that is not covered with the mask layer 244n under a condition that the mask layer 244n does not transmit.
  • the p-type impurity is introduced into the inclined portion of the semiconductor layer 243n at a volume density of 2 to 5 times that of the flat portion. For this reason, in the n-type TFT, it is possible to prevent the parasitic transistor in the inclined portion of the semiconductor layer 243n from becoming obvious.
  • the resist film R4 is removed, and then an insulating film and a gate electrode (not shown) are formed on the mask layers 244n and 244p.
  • Mask layers 244n and 244p and the insulating film are used as a gate insulating film.
  • a gate formed of two layers of mask layers 244n and 244p and an insulating film formed thereon is formed on a portion (flat portion) other than the inclined portion of the semiconductor layers 243n and 243p.
  • An insulating film is formed.
  • the gate insulating film since the mask layer is not formed on the inclined portions of the semiconductor layers 243n and 243p, the gate insulating film has one layer. For this reason, the breakdown voltage of the inclined portions of the semiconductor layers 243n and 243p is lower than that of the flat portion.
  • the gate insulating film In order to keep the threshold voltage Vth of the TFT low, it is necessary to suppress the influence of the parasitic transistor and make the gate insulating film thin.
  • the gate insulating film consists of two layers and is sufficient. It cannot be thinned.
  • the gate insulating film can be thinned by removing the mask layers 244n and 244p without using them as the gate insulating film.
  • the base insulating film 242 which is the same silicon oxide film as the mask layers 244n and 244p is also etched. As a result, a step is generated in the base insulating film 242 at the end portions of the semiconductor layers 243n and 243p, and defects such as gate wiring breakage are likely to occur.
  • the present invention has been made in view of the above problems, and an object thereof is to complicate the manufacturing process without reducing the reliability of the TFT in a semiconductor device including an n-type TFT and a p-type TFT. Therefore, the threshold voltage of the TFT is kept low.
  • the semiconductor device of the present invention is a semiconductor device including an n-channel first thin film transistor and a p-channel second thin film transistor on the same substrate, and the first thin film transistor includes a channel region, a source region, and a drain region.
  • the first and second semiconductor layers are formed of the same film, and the first and second semiconductor layers are positioned on the periphery, respectively.
  • a main portion composed of a portion other than the inclined portion, and the main portion of the first semiconductor layer and the main portion of the second semiconductor layer are formed only on a part of the inclined portion of the first semiconductor layer.
  • p-type impurities are introduced at a higher concentration than the inclined portion of the second semiconductor layer.
  • the concentration of the p-type impurity in the main portion and the inclined portion of the second semiconductor layer is lower than the concentration of the p-type impurity in the main portion of the first semiconductor layer.
  • the inclined portion of the first semiconductor layer when viewed from the normal direction of the surface of the same substrate, has a portion extending in the channel direction, and at least the portion of the portion extending in the channel direction.
  • the p-type impurity is introduced into the portion overlapping the gate electrode at a higher concentration than the main portion of the first semiconductor layer.
  • the first semiconductor layer when viewed from the normal direction of the surface of the same substrate, has a constricted portion positioned between the source region and the drain region.
  • the p-type impurity is introduced at a higher concentration than the main portion of the first semiconductor layer into a portion of the inclined portion located at the periphery of the constricted portion.
  • Another semiconductor device of the present invention is a semiconductor device including an n-channel first thin film transistor and a p-channel second thin film transistor on the same substrate, and the first thin film transistor includes a channel region, a source region, and a drain region.
  • the first and second semiconductor layers are formed of the same film, and the first and second semiconductor layers are respectively formed on the periphery.
  • An inclined portion to be placed, and a main portion including a portion other than the inclined portion, and the first inclined portion of the first semiconductor layer and only a part of the inclined portion of the second semiconductor layer are provided with the first portion.
  • a p-type impurity is introduced at a higher concentration than the main part of one semiconductor layer and the main part of the second semiconductor layer.
  • the concentration of the p-type impurity in the main part of the second semiconductor layer is lower than the concentration of the p-type impurity in the main part of the first semiconductor layer.
  • the inclined portion of the second semiconductor layer when viewed from the normal direction of the surface of the same substrate, has a portion extending in the channel direction, and at least the portion of the portion extending in the channel direction.
  • the p-type impurity concentration in the portion overlapping the gate electrode is lower than the p-type impurity concentration in the inclined portion of the first semiconductor layer.
  • the second semiconductor layer when viewed from the normal direction of the surface of the same substrate, has a constricted portion positioned between the source region and the drain region.
  • the p-type impurity concentration of the inclined portion located at the periphery of the constricted portion is lower than the p-type impurity concentration of the inclined portion of the first semiconductor layer.
  • Still another semiconductor device of the present invention is a semiconductor device including an n-channel first thin film transistor and a p-channel second thin film transistor on the same substrate, wherein the first thin film transistor includes a channel region, a source region, and a drain.
  • a first semiconductor layer including a region; a gate electrode disposed so as to overlap the channel region; and a gate insulating film provided between the semiconductor layer and the gate electrode.
  • a second semiconductor layer including a channel region, a source region and a drain region, a gate electrode disposed so as to overlap the channel region, and a gate insulating film provided between the semiconductor layer and the gate electrode
  • the first and second semiconductor layers are formed of the same film, and the first and second semiconductor layers are respectively An inclined portion located at an edge; and a main portion formed of a portion other than the inclined portion, and the inclined portion of the first semiconductor layer has p-type impurities at a higher concentration than the main portion of the first semiconductor layer.
  • the concentration of the p-type impurity in a part of the inclined portion of the second semiconductor layer is substantially equal to the concentration of the p-type impurity in the main portion of the first semiconductor layer, and the main portion of the second semiconductor layer
  • the concentration of the p-type impurity is lower than the concentration of the p-type impurity in the main part of the first semiconductor layer.
  • the thickness of the gate insulating film is not more than the thickness of the first and second semiconductor layers.
  • the thickness of the gate insulating film may be 50 nm or less.
  • the first and second semiconductor layers contain a catalytic element that functions to promote crystallization of the amorphous semiconductor film.
  • the catalyst element may include one or more elements selected from Ni, Co, Sn, Pb, Pd, Fe, and Cu.
  • At least the channel region may be mainly composed of a region in which the ⁇ 111> crystal zone plane of the crystal is oriented.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device comprising an n-channel first thin film transistor and a p-channel second thin film transistor on the same substrate, wherein: (a) a semiconductor film is formed on the substrate; (B) forming a first mask film and a second mask film on the semiconductor film; and (c) etching the semiconductor film using the first and second mask films as a mask.
  • the step (g) is a step of etching only a part of the inclined portion into which the p-type impurity is introduced in the second semiconductor layer.
  • the fourth mask film is thicker than the third mask film, and after the step (g), the third mask film is removed and the fourth mask film is removed.
  • Another method of manufacturing a semiconductor device of the present invention is a method of manufacturing a semiconductor device including an n-channel first thin film transistor and a p-channel second thin film transistor on the same substrate, and (A) a semiconductor on the substrate. Forming a film; (B) forming a first mask film and a second mask film on the semiconductor film; and (C) using the first and second mask films as a mask, Etching to form a first semiconductor layer serving as an active region of the first thin film transistor and a second semiconductor layer serving as an active region of the second thin film transistor; and (D) removing the first and second mask films.
  • the third and fourth mask films including: a main part covered with a step; and an inclined part located at a periphery of the first semiconductor layer and not covered with the third mask film; Introducing a p-type impurity into the inclined portion of the first semiconductor layer as a mask; and (H) introducing an n-type impurity into a part of the first semiconductor layer to form a source and drain region; (I) including a step of introducing a p-type impurity into a part of the second semiconductor layer to form source and drain regions.
  • the step (F) is a step of etching only a part of the periphery of the first semiconductor layer.
  • the fourth mask film is thicker than the third mask film, and after the step (G), the third mask film is removed and the fourth mask film is removed.
  • the method further includes a step (J) of thinning the mask film and a step (K) of introducing a p-type impurity into the entire first semiconductor layer using the thinned fourth mask film as a mask.
  • m and the concentration Cp-m of the p-type impurity in the second semiconductor layer are Cn-e> Cn-m> Cp-m.
  • the method further includes a step of forming a gate insulating film on the first and second semiconductor layers, and the thickness of the gate insulating film is less than or equal to the thickness of the first and second semiconductor layers. is there.
  • the gate insulating film has a thickness of 50 nm or less.
  • a step of preparing an amorphous semiconductor film to which a catalyst element for promoting crystallization is added at least partially a step of performing heat treatment on the crystalline semiconductor film to crystallize at least a part of the amorphous semiconductor film, thereby obtaining the semiconductor film.
  • It may further include an SRAM circuit, and the SRAM circuit may include the first thin film transistor and the second thin film transistor.
  • the display device of the present invention is a display device having a plurality of pixels, and each pixel displays a pixel electrode, a memory circuit that stores an image signal connected to the pixel electrode, and a display based on the image signal.
  • Display memory cells, and the memory circuit includes the SRAM circuit.
  • the effect on the TFT characteristics of the parasitic transistor of the p-type TFT is not affected, and the TFT characteristics of the parasitic transistor generated in the n-type TFT are given.
  • the influence can be suppressed. Therefore, the threshold voltage of each TFT can be kept lower while adjusting so that both the n-type and p-type TFTs are turned off when the gate voltage is zero. Accordingly, the driving voltage of the semiconductor device can be kept low.
  • the above semiconductor device can be easily manufactured without significantly increasing the number of processes.
  • FIG. 4D is a sectional view taken along line III-III ′ shown in the plan view of FIG.
  • A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively.
  • A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively.
  • (A)-(g) is process sectional drawing for demonstrating an example of the manufacturing method of the semiconductor device of 1st Embodiment by this invention, respectively.
  • FIGS. 1 and (b) are graphs illustrating voltage-current characteristics of an n-type TFT and a p-type TFT, respectively, in the semiconductor device of the first embodiment according to the present invention.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 2nd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 2nd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 2nd Embodiment by this invention, respectively.
  • FIG. 4B is a sectional view taken along line IV-IV ′ shown in the plan view of FIG. (C) and (d) are sectional views taken along lines V-V ′ and VI-VI ′ shown in the plan view of (a), respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 3rd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 3rd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 3rd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 3rd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 3rd Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 3rd Embodiment by this invention, respectively.
  • (A) to (c) are plan views for explaining the distance between the mask film and the semiconductor layer in the manufacturing process of the semiconductor device of the first embodiment.
  • (A)-(c) is a top view for demonstrating the space
  • FIG. 1 It is a schematic diagram for demonstrating the outline of the manufacturing method of the semiconductor device of 4th Embodiment by this invention, (a) is a top view, (b) is AA shown to the top view of (a). It is sectional drawing along a line. (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 4th Embodiment by this invention, respectively. (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 4th Embodiment by this invention, respectively. (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 4th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 4th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 4th Embodiment by this invention, respectively.
  • (A)-(c) is a top view for demonstrating the space
  • (A)-(c) is a top view for demonstrating the space
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 5th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 5th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 5th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 5th Embodiment by this invention, respectively.
  • FIG. 1 It is a top view which shows the semiconductor layer obtained with the manufacturing method of the semiconductor device of 5th Embodiment by this invention.
  • A)-(d) is process sectional drawing for demonstrating an example of the manufacturing method of the semiconductor device of 5th Embodiment by this invention, respectively.
  • E) to (h) are process cross-sectional views for explaining an example of the method for manufacturing the semiconductor device of the fifth embodiment according to the present invention.
  • A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 6th Embodiment by this invention, respectively.
  • A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 6th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 6th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 6th Embodiment by this invention, respectively.
  • (A) And (b) is the top view and sectional drawing for demonstrating the outline of the manufacturing method of the semiconductor device of 6th Embodiment by this invention, respectively.
  • It is a top view which shows the semiconductor layer obtained with the manufacturing method of the semiconductor device of 6th Embodiment by this invention.
  • (A)-(d) is process sectional drawing for demonstrating an example of the manufacturing method of the semiconductor device of 6th Embodiment by this invention, respectively.
  • FIG. 11 is a diagram illustrating an example of a circuit of each pixel 2000 in a display device having a memory circuit for each pixel. It is a graph which shows an example of the current-voltage curve of an n-type TFT and a p-type TFT.
  • (A) and (b) are graphs illustrating voltage-current characteristics of conventional n-type TFTs and p-type TFTs, respectively.
  • FIG. 8 is a cross-sectional view illustrating a configuration in the case where the surface layer portion of the base film is shaved in the step shown in FIG. It is a figure which shows an example (NAND circuit) of the circuit using CMOS.
  • the voltage-current characteristic of the inclined portion can be hidden in the voltage-current characteristic of the flat portion.
  • p-type impurities are similarly introduced into the inclined portion of the p-type TFT at a higher concentration than the flat portion, it has been hidden in the characteristics of the flat portion so far as shown in FIG.
  • the characteristics of the inclined portion may become apparent, and the p-type TFT may have a characteristic of rising in two stages. Therefore, there is a need for a method of selectively introducing p-type impurities only into the inclined portion of the n-type TFT without introducing the p-type impurity into the inclined portion of the p-type TFT.
  • the present inventor has found a method for selectively introducing p-type impurities only into the inclined portion of the n-type TFT without complicating the manufacturing process, and the present invention It came.
  • CMOS complementary metal-oxide-semiconductor
  • CMOS complementary metal-oxide-semiconductor
  • a memory circuit including n-type and p-type TFTs may be applied to an additive matrix substrate of a display device provided in each pixel.
  • FIG. 1A is a schematic plan view of an n-type TFT and a p-type TFT in the semiconductor device of this embodiment.
  • FIGS. 1B and 1C are cross-sectional views taken along lines I-I ′ and II-II ′ shown in the plan view of FIG.
  • FIG. 1D is a cross-sectional view taken along the line III-III ′ shown in the plan view of FIG.
  • the I-I 'and II-II' lines are perpendicular to the channel direction, and the III-III 'line is parallel to the channel direction.
  • the semiconductor device of this embodiment includes a substrate 1 and an n-type TFT 100 and a p-type TFT 200 formed on the substrate 1 with a base insulating film 2 interposed therebetween.
  • the n-type TFT 100 has an island-shaped semiconductor layer 11 including a source region, a drain region, and a channel region located therebetween.
  • a gate electrode G (n) is disposed on the semiconductor layer 11 so as to overlap the channel region with the gate insulating film 3 interposed therebetween.
  • the p-type TFT 200 has an island-shaped semiconductor layer 20 including a source region, a drain region, and a channel region located between them.
  • a gate electrode G (p) is disposed on the semiconductor layer 20 with the gate insulating film 3 interposed therebetween so as to overlap the channel region.
  • a first interlayer insulating film 4 is formed on the gate insulating film 3 and the gate electrodes G (n) and G (p).
  • the first interlayer insulating film 4 has a two-layer structure including the insulating film 4a and the insulating film 4b.
  • source electrodes S (n) and S (p) and drain electrodes D (n) and D (p) are provided on the first interlayer insulating film 4.
  • the source region and the drain region of the semiconductor layer 11 are respectively connected to the source electrode S (n) and the drain electrode by contact portions 9 (n) and 10 (n) in contact holes formed in the first interlayer insulating film 4.
  • D (n) is connected.
  • the source region and the drain region of the semiconductor layer 20 are respectively connected to the source electrode S (p) by the contact portions 9 (p) and 10 (p) in the contact holes formed in the first interlayer insulating film 4.
  • a second interlayer insulating film (also referred to as a protective film) 6 is formed on the first interlayer insulating film 4.
  • An electrode film 8 is formed on the second interlayer insulating film 6.
  • the source electrode S (p) and the drain electrode D (n) are connected to the electrode film 28 in a contact hole formed in the second interlayer insulating film 6 to constitute a CMOS. Note that the source electrode and the drain electrode are connected to wirings appropriately selected according to the circuit configuration.
  • the electrode film 8 is preferably formed using the same conductive material as the pixel electrode.
  • the pixel electrode may be a reflective electrode made of, for example, Al or an Al alloy, or may be a transparent electrode such as ITO (Indium Tin Oxide).
  • ITO Indium Tin Oxide
  • the semiconductor layer 11 and the semiconductor layer 20 are formed from the same semiconductor film.
  • the semiconductor layer 11 has an inclined portion 11e located at the periphery and a main portion 11m composed of a portion other than the inclined portion.
  • the semiconductor layer 20 has an inclined portion 20e located at the periphery and a main portion 20m including a portion other than the inclined portion.
  • a portion (tapered portion) sandwiched between the inclined side surface and the lower surface of the semiconductor layer in the semiconductor layer having the side surface inclined with respect to the surface of the substrate 1 is referred to as an “inclined portion”.
  • a portion sandwiched between the upper surface and the lower surface of the semiconductor layer is referred to as a “main portion”.
  • the upper surfaces of the main portions 11m and 20m are substantially flat, but may have surface irregularities. For example, the surface unevenness of the semiconductor film before patterning may be held.
  • a p-type impurity is introduced into the inclined portion 11 e located at the periphery of the semiconductor layer 11 at a higher concentration than the main portion 11 m of the semiconductor layer 11 and the main portion 20 m of the semiconductor layer 20.
  • the p-type impurity concentration of at least the portion overlapping the gate electrode G (p) (the portion located at the edge of the channel region) in the inclined portion 20e of the semiconductor layer 20 is p of the inclined portion 11e of the semiconductor layer 11. Lower than the type impurity concentration.
  • a p-type impurity may be introduced into the portion of the inclined portion 20e that does not overlap the gate electrode G (p) at a high concentration similar to that of the inclined portion 11e of the semiconductor layer 11.
  • the voltage-current characteristics of the parasitic transistor generated in the inclined portion 11e can be obtained from the main portion 11m. It can be shifted to overlap the voltage-current characteristics.
  • the p-type impurity concentration of at least the portion where the drain current can flow (the portion located at the edge of the channel region and capable of operating as a parasitic transistor) of the inclined portion 20e of the semiconductor layer 20 is For example, it is about the same as the p-type impurity concentration of the main portion 20m. Therefore, the voltage-current characteristic of the parasitic transistor generated in the inclined portion 20e does not shift and overlaps the voltage-current characteristic of the main portion 20m.
  • the influence of the characteristics of the inclined portions 11e and 20e (parasitic transistor characteristics) on the TFT characteristics can be suppressed. . Accordingly, it is easy to turn off the TFTs when the gate voltage Vg is zero. Further, by adjusting the process conditions (such as the impurity concentration of the channel region and the thickness of the gate insulating film), the driving voltage of these TFTs can be kept low.
  • FIGS. 2 to 6 are schematic views for explaining the outline of the manufacturing method of the semiconductor device of this embodiment.
  • (A) of each figure is a top view
  • (b) is sectional drawing along the A-A 'line shown to the top view of (a).
  • the A-A ′ line is parallel to the channel width direction.
  • the semiconductor layers of the n-type and p-type TFTs are arranged adjacent to each other in the channel width direction. Note that the arrangement relationship of these TFTs is not particularly limited, and can be changed as appropriate depending on the circuit configuration to be applied.
  • 2 to 6 show only a single n-type TFT and a single p-type TFT formed on the same substrate, a plurality of these TFTs are formed on the same substrate. May be.
  • a semiconductor film is formed on the substrate 1, and mask films (for example, resist films) 13 and 14 are formed on the semiconductor film.
  • the semiconductor film is patterned using the mask films 13 and 14 as a mask.
  • the semiconductor layer 11 that becomes the active layer of the n-type TFT and the semiconductor layer 12 that becomes the active layer of the p-type TFT are obtained on the substrate 1.
  • the semiconductor layers 11 and 12 are, respectively, main portions 11m and 12m covered with mask films 13 and 14, and inclined portions 11e that are located on the periphery of the main portions 11m and 12m and are not covered with the mask films 13 and 14, respectively. 12e.
  • the upper surfaces of the main portions 11m and 12m are substantially flat, but may have surface irregularities. For example, the surface unevenness of the semiconductor film before patterning may be held.
  • the semiconductor layer 11 is processed into a pattern (final form) that becomes an active layer of an n-type TFT, but the semiconductor layer 12 is a p-type TFT at least in a direction (W direction) perpendicular to the channel. It is processed so as to be larger than the pattern (final form) to be the active layer.
  • p-type impurities for example, boron
  • the p-type impurity is not implanted into the main portions 11m and 12m covered with the mask films 13 and 14 in the semiconductor layers 11 and 12, but is selectively introduced only into the inclined portions 11e and 12e. Thereafter, the mask films 13 and 14 are removed.
  • a mask film 18 covering the entire semiconductor layer 11 and a mask film 19 covering a part of the semiconductor layer 12 are formed.
  • the mask film 19 has a pattern that is longer in the channel direction than the semiconductor layer 12 and shorter in the channel width direction.
  • the mask film 19 is disposed so as to expose a portion extending in the channel direction in the inclined portion 11e.
  • the mask film 19 may be arranged so as to expose at least a portion that can operate as a parasitic transistor in the inclined portion 11e, and the shape and size of the mask film 19 are not limited to the illustrated example.
  • the semiconductor layer 12 is etched using the mask films 18 and 19 as a mask. Thereby, a portion of the semiconductor layer 12 that is not covered with the mask film 19 is etched. At this time, a portion extending in the channel direction of the inclined portion 12e into which the p-type impurity is implanted is etched to newly form an inclined portion. In this way, the semiconductor layer 20 processed into the final form is obtained.
  • the mask films 18 and 19 are removed.
  • the entire inclined portion 11e located at the periphery of the semiconductor layer 11 contains p-type impurities at a concentration higher than that of the main portion 11m. It is.
  • the semiconductor layer 20 only the portion extending in the channel width direction in the inclined portion 20e contains p-type impurities at a concentration higher than that of the main portion 20m.
  • the p-type impurity concentration of the portion extending in the channel direction in the inclined portion 20e is approximately the same as the p-type impurity concentration of the main portion 20m.
  • the p-type impurity concentration of the inclined portion 11e of the semiconductor layer 11 operates as a parasitic transistor among the main portion 11m of the semiconductor layer 11, the main portion 20m of the semiconductor layer 20, and the inclined portion 20e of the semiconductor layer 20. It can be made higher than the p-type impurity concentration of the obtained portion.
  • the n-type TFT using the semiconductor layer 11 can be shifted in the direction in which the gate voltage Vg increases. Therefore, the n-type TFT can be adjusted to be turned off when the gate voltage Vg is zero.
  • a gate insulating film and a gate electrode are provided on the semiconductor layers 11 and 20. Further, n-type impurities are introduced into part of the semiconductor layer 11 to form source and drain regions, and p-type impurities are introduced into part of the semiconductor layer 20 to form source and drain regions. Further, a source electrode and a drain electrode that are electrically connected to the source and drain regions, respectively, are provided. As a result, an n-type TFT having the semiconductor layer 11 as an active layer and a p-type TFT having the semiconductor layer 20 as an active layer are obtained.
  • FIG. 7A to 7G are process cross-sectional views for explaining an example of the method for manufacturing the semiconductor device of this embodiment. These figures show a cross section along the channel width direction.
  • a crystalline semiconductor film 104 is formed thereon.
  • mask films (resist mask films) 105 and 106 are formed on the crystalline semiconductor film 104 by photolithography.
  • the substrate 101 can be a low alkali glass substrate or a quartz substrate. In this embodiment, a low alkali glass substrate is used.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like can be used.
  • a silicon nitride film is used as the lower base film 102
  • a silicon oxide film is used as the upper base film 103.
  • These base films can be formed by, for example, a plasma CVD method.
  • a two-layer base film is used, but a single layer of a silicon oxide film, for example, may be used.
  • a crystalline silicon film (thickness: for example, 20 to 150 nm, preferably 30 to 80 nm) is formed as the crystalline semiconductor film 104.
  • the crystalline silicon film is formed by first forming an amorphous silicon film (a-Si) film on the base film 103, adding nickel (Ni) to the a-Si film, and then solid-phase crystallization (SPC: Solid). It can be formed by performing Phase Crystallization. Alternatively, the a-Si film may be directly crystallized by irradiating excimer laser.
  • the crystalline semiconductor film 104 is etched into an island shape using the mask films 105 and 106 as a mask.
  • a semiconductor layer 107 that later becomes an active layer (source / drain region, channel region) of the n-type TFT and a semiconductor layer 108 that becomes an active layer of the p-type TFT are obtained.
  • the semiconductor layer 108 has a pattern that is larger in the channel width direction than the final form of the semiconductor layer that becomes the active layer of the p-type TFT.
  • the thickness of the semiconductor layers 107 and 108 is, for example, 50 nm.
  • the p-type impurity 109 is doped at a low concentration from above the mask films 105 and 106.
  • boron is used as the p-type impurity 109.
  • the implantation conditions of boron 109 at this time are, for example, an acceleration voltage of 5 to 20 kV and a dose of 5 ⁇ 10 11 to 1 ⁇ 10 13 cm ⁇ 2 .
  • the p-type impurity 109 is implanted only into the portions (inclined portions) 107e and 108e of the semiconductor layers 107 and 108 that protrude from the mask films 105 and 106.
  • the p-type impurity 109 is not implanted into the portions (main portions) 107m and 108m of the semiconductor layers 107 and 108 that are covered with the mask films 105 and 106.
  • a mask film 114 covering the entire semiconductor layer 107 and a mask film 115 covering a part of the main portion 108 m of the semiconductor layer 108. And form a new.
  • the mask film 115 may be disposed so that a portion that can operate as a parasitic transistor in the inclined portion 108n of the semiconductor layer 108 is exposed. Therefore, it may be arranged so as to expose the entire inclined portion 108e on the periphery of the semiconductor layer 108, or as described above with reference to FIG. 4B, only the portion extending in the channel direction of the inclined portion 108e. You may arrange
  • the semiconductor layer 108 is etched using the mask films 114 and 115 as masks.
  • a semiconductor layer 116 serving as an active layer of the p-type TFT is obtained.
  • the inclined portion of the semiconductor layer 116 at least a portion that can operate as a parasitic transistor does not contain p-type impurities.
  • the semiconductor layer 108 is etched by, for example, the RIE (reactive ion etching) method using CF 4 gas and oxygen as etching gases.
  • RIE reactive ion etching
  • an etching selection ratio can be secured between the semiconductor layer (Si layer) 108 and the silicon oxide layer of the base film 103, so that the semiconductor layer 108 of the base film 103 is also formed on the mask films 114 and 115. It is possible to prevent the uncovered portion from being dug.
  • the surface layer portion of the base film 103 may be cut thinly.
  • a silicon oxide film having a thickness of 100 nm is used as the base film 103
  • a step of about 10 to 20 nm or less occurs in the base film 103. Since this step is sufficiently small, the influence on the coverage of the gate insulating film is small.
  • the step due to the excavation of the base film 103 is formed at a position away from the end portions of the semiconductor layers 107 and 116, and in the vicinity of the end portions of the semiconductor layers 107 and 116. Hardly occurs. Specifically, since the portion of the base film 103 exposed from the semiconductor layer 108 is cut away, the step does not occur at the end portion of the semiconductor layer 116 but mainly at the end portion of the semiconductor layer 108 before etching. Arise.
  • a gate insulating film 117 and a gate electrode film 118 are formed on the semiconductor layers 107 and 116.
  • the semiconductor layer 107 is doped with n-type impurities to form source / drain regions.
  • the semiconductor layer 116 is doped with p-type impurities to form source / drain regions.
  • interlayer insulating films 119 and 120 are formed on the gate electrode film 118.
  • an interlayer insulating film having a laminated structure in which the silicon nitride film is the lower layer 119 and the silicon oxide film is the upper layer 120 is formed.
  • a source electrode and a drain electrode of each TFT are provided on the interlayer insulating film 120.
  • the source electrode is connected to the source region of each TFT in a contact hole provided in the interlayer insulating films 119 and 120 and the gate insulating film 117.
  • the drain electrode is connected to the drain region of each TFT in a contact hole provided in the interlayer insulating films 119 and 120 and the gate insulating film 117. In this way, an n-type TFT and a p-type TFT are obtained.
  • a resin layer 121 is formed so as to cover the n-type TFT and the p-type TFT.
  • the pixel electrode film 122 is formed on the resin layer 121.
  • the pixel electrode film 122 is electrically connected to the drain electrode of the n-type TFT and the source electrode of the p-type TFT in a contact hole provided in the resin layer 121.
  • p-type impurities are doped (channels) in the semiconductor layers 107 and 116 of each TFT in order to individually control the threshold voltage Vth of the n-type TFT and the p-type TFT as necessary. Dope). At this time, channel doping is selectively performed on one of the semiconductor layers 107 and 116, or channel doping is performed separately, so that the p-type impurity concentrations of the main portions of these semiconductor layers 107 and 116 are different. It may be allowed.
  • the bump at the rise of the on-current can be eliminated.
  • the gate voltage Vg is 0 V
  • the doping state of the inclined portion of the semiconductor layer can be made different between the n-type TFT and the p-type TFT. Accordingly, it is possible to separately form the n-type TFT and p-type TFT semiconductor layers without complicating the manufacturing process.
  • Patent Document 1 can suppress the occurrence of “cobbs (bumps)” due to the parasitic transistor of the n-type TFT, but the gate insulating film cannot be thinned. It is difficult to sufficiently reduce the threshold voltage Vth.
  • mask layers 244n and 244p shown in FIG. 50 are used as a lower layer of a gate insulating film. For this reason, the gate insulating film has a two-layer structure, and it is necessary to cover the side surface of the semiconductor layer only with the upper insulating film. Therefore, it is difficult to reduce the total thickness of the gate insulating film. Note that the mask layers 244n and 244p can be removed without being used as gate insulating films.
  • a base film made of the same material is also dug greatly.
  • the surface layer portion of the base film is dug with a thickness equal to or more than the thickness of the mask layers 244n and 244p, for example, 40 nm or more.
  • the step between the semiconductor layer and the base film is enlarged at the end of the semiconductor layer.
  • the gate insulating film 117 can be significantly thinner than the gate insulating film in Patent Document 1. .
  • the etching process of the semiconductor layer 108 a sufficient etching selectivity can be ensured between the semiconductor layer (Si layer) 108 and the base film (eg, silicon oxide layer) 103. Accordingly, it is possible to suppress the surface layer portion of the base film 103 from being etched at the same time, and an increase in the level difference between the pattern of the semiconductor layer 116 and the base film 103 around the pattern. As a result, the step can be more reliably covered with the gate insulating film 117, so that it is not necessary to increase the thickness of the gate insulating film 117.
  • the gate insulating film 117 can be formed without restriction of other processes, the gate insulating film 117 can be made thinner than the conventional one. Further, since the thickness of the gate insulating film 117 can be set with a high degree of freedom, it is possible to set the thickness to an optimum thickness for a required device.
  • the thickness of the gate insulating film 117 is preferably equal to or less than the thickness of the semiconductor layers 107 and 116.
  • the thickness of the gate insulating film 117 is preferably set to 25 nm or more and 50 nm or less.
  • the magnitude relationship of the p-type impurity concentration in the semiconductor layer of the p-type and n-type TFT will be described.
  • the p-type impurity concentration of a portion that can operate as a parasitic transistor in the inclined portion is Cn-e
  • the p-type impurity concentration of the main portion is Cn-m.
  • the p-type impurity concentration of the portion that can operate as a parasitic transistor in the inclined portion is Cp-e
  • the p-type impurity concentration of the main portion is Cp-m.
  • the “p-type impurity concentration in the main part” is the p-type impurity concentration in the region (excluding the source / drain regions) that becomes the channel region in the main part of the semiconductor layer.
  • a portion of the inclined portion that can operate as a parasitic transistor refers to a portion of the inclined portion that is located at the edge of the channel region, that is, a portion that overlaps with the gate electrode.
  • the semiconductor layer may be doped with p-type impurities (channel dope) for the purpose of controlling the threshold voltage.
  • Cn ⁇ m> Cp ⁇ m (2) It is preferable that The formulas (1) and (2) are summarized as follows.
  • the threshold voltage Vth of the n-type TFT can be significantly reduced as compared with the conventional case.
  • the lower limit of the threshold voltage of the n-type TFT is 1.3V.
  • the lower limit of the threshold voltage Vth of the n-type TFT can be reduced to 0.8V, which is 0.5V lower than the conventional one. .
  • the lower limit of the threshold voltage of the conventional n-type TFT is 0.9 V, but in this embodiment, the lower limit of the threshold voltage Vth of the n-type TFT is 0.5 V. Can be reduced. Furthermore, according to the present embodiment, reliability can be ensured even if the gate insulating film is thinned to 40 nm or less, for example.
  • the semiconductor device of this embodiment is preferably applied to a display device including a memory circuit (image memory) that stores display data in each pixel.
  • a display device provided with an image memory, if display data does not change, data transfer is unnecessary, so that power consumption can be extremely low.
  • the semiconductor device (SRAM circuit or DRAM circuit or the like) in this embodiment is used as the image memory of such a display device, the power consumption of the display device can be further reduced.
  • the panel drive voltage can be suppressed significantly lower (eg, less than 2 V) than before.
  • a display device can be suitably used for, for example, an application in which continuous display is performed.
  • the semiconductor device of this embodiment has the same configuration as the semiconductor device of the first embodiment described above with reference to FIG.
  • p-type impurities are introduced at a higher concentration than the main part of the n-type TFT into at least a portion that can operate as a parasitic transistor in the inclined portion of the n-type TFT.
  • the manufacturing method is different between the present embodiment and the first embodiment. Specifically, in the first embodiment, the patterning of the semiconductor layer of the p-type TFT is performed in two etching steps, whereas in the present embodiment, the patterning of the semiconductor layer of the n-type TFT is performed in two etching steps. To do. For this reason, the doping state of the p-type impurity in the inclined portion of each TFT is different from the doping state in the semiconductor device of the first embodiment.
  • 9 to 12 are schematic views for explaining the outline of the manufacturing method of the semiconductor device of this embodiment.
  • (A) of each figure is a top view
  • (b) is sectional drawing along the A-A 'line shown to the top view of (a).
  • the A-A ′ line is parallel to the channel width direction.
  • 9 to 12 show only a single n-type TFT and a single p-type TFT formed on the same substrate, but a plurality of these TFTs are formed on the same substrate. May be.
  • a semiconductor film is formed on the substrate 1, and mask films (for example, resist films) 23 and 24 are formed on the semiconductor film.
  • the semiconductor film is patterned using the mask films 23 and 24 as a mask.
  • the semiconductor layer 21 that becomes the active layer of the n-type TFT and the semiconductor layer 22 that becomes the active layer of the p-type TFT are obtained on the substrate 1.
  • the semiconductor layers 21 and 22 are, respectively, main portions 21m and 22m covered with mask films 23 and 24, and inclined portions 21e that are located on the periphery of the main portions 21m and 22m and are not covered with the mask films 23 and 24, 22e.
  • the upper surfaces of the main portions 21m and 22m are substantially flat, but may have surface irregularities. For example, the surface unevenness of the semiconductor film before patterning may be held.
  • the semiconductor layer 22 is processed into a pattern (final form) that becomes an active layer of the p-type TFT, but the semiconductor layer 21 is n-type at least in a direction perpendicular to the channel (channel width direction). It is processed so as to be larger than the pattern (final form) that becomes the active layer of the TFT.
  • the mask films 23 and 24 are removed, and the mask film 25 covering a part of the main portion 21 m of the semiconductor layer 21 and the entire semiconductor layer 22 are covered.
  • a mask film 26 is newly formed.
  • the mask film 25 has a pattern that is longer in the channel direction than the semiconductor layer 21 and shorter in the channel width direction.
  • the mask film 25 is disposed so as to expose a portion extending in the channel direction in the inclined portion 21e.
  • the mask film 25 only needs to have an opening that exposes a portion that can operate as a parasitic transistor in the inclined portion 21e, and the shape and size of the mask film 25 are not limited to the illustrated example.
  • the semiconductor layer 21 is etched using the mask films 25 and 26 as masks. Thereby, a portion of the semiconductor layer 21 that is not covered with the mask film 25 is etched. In the present embodiment, by this etching process, the portion extending in the channel direction in the inclined portion 21e is etched, and the inclined portion 27e is newly formed. Thus, the semiconductor layer 27 processed into the final form is obtained.
  • p-type impurities for example, boron
  • the p-type impurity is selectively introduced only into a portion of the semiconductor layer 27 that is not covered with the mask film 25 (inclined portion 27e).
  • a p-type impurity is not implanted into the main portion 27 m covered with the mask film 25 and the semiconductor layer 22 in the semiconductor layer 27.
  • the mask films 25 and 26 are removed.
  • a part of the inclined portion 27e of the semiconductor layer 27 contains p-type impurities at a concentration higher than that of the main portion 27m. It is. In the illustrated example, only the portion extending in the channel direction in the inclined portion 27e contains p-type impurities at a concentration higher than that of the main portion 27m.
  • the p-type impurity concentration of the inclined portion 27e extending in the channel width direction of the semiconductor layer 27 is approximately the same as the p-type impurity concentration of the main portion 27m.
  • the main portion 22m and the inclined portion 22e have the same p-type impurity concentration.
  • At least a portion of the inclined portion 27e of the semiconductor layer 27 that can operate as a parasitic transistor is more than the main portion 27m of the semiconductor layer 27, the main portion 22m of the semiconductor layer 22, and the inclined portion 22e of the semiconductor layer 22.
  • a p-type impurity can be introduced at a high concentration.
  • the n-type TFT using the semiconductor layer 27 can be shifted in the direction in which the gate voltage Vg increases. Therefore, the n-type TFT can be adjusted to be turned off when the gate voltage Vg is zero.
  • a gate insulating film and a gate electrode are provided on the semiconductor layers 27 and 22. Further, n-type impurities are introduced into part of the semiconductor layer 27 to form source and drain regions, and p-type impurities are introduced into part of the semiconductor layer 22 to form source and drain regions. Further, a source electrode and a drain electrode that are electrically connected to the source and drain regions, respectively, are provided. As a result, an n-type TFT having the semiconductor layer 27 as an active layer and a p-type TFT having the semiconductor layer 22 as an active layer are obtained.
  • FIGS. 13A to 13G are process cross-sectional views for explaining an example of the method for manufacturing the semiconductor device of this embodiment. These figures show a cross section along the channel width direction. For simplicity, the same components as those in FIG.
  • a crystalline semiconductor film 204 is formed thereon.
  • mask films (resist mask films) 205 and 206 are formed on the crystalline semiconductor film 204 by photolithography.
  • the materials and forming methods of these films may be the same as the materials and forming methods described above with reference to FIG.
  • the crystalline semiconductor film 204 is etched into an island shape using the mask films 205 and 206 as a mask.
  • a semiconductor layer 207 serving as an active layer of the n-type TFT and a semiconductor layer 208 serving as an active layer of the p-type TFT are obtained.
  • the semiconductor layer 207 has a pattern that is larger in the channel width direction than the final form of the semiconductor layer that becomes the active layer of the n-type TFT.
  • the thickness of the semiconductor layers 207 and 208 is, for example, 50 nm.
  • the mask films 205 and 206 are removed, and a mask film 209 covering a part of the semiconductor layer 207 and a mask film 210 covering the entire semiconductor layer 208 are newly formed.
  • the mask film 209 may be disposed so that a portion that can operate as a parasitic transistor in the inclined portion 207e of the semiconductor layer 207 is exposed. Therefore, it may be arranged so as to expose the entire inclined portion 207e of the semiconductor layer 207, or as described above with reference to FIG. 10B, only the portion extending in the channel direction of the inclined portion 207e is exposed. It may be arranged to do.
  • the semiconductor layer 207 is etched using the mask films 209 and 210 as a mask. As a result, a semiconductor layer 211 serving as an active layer of the p-type TFT is obtained.
  • the semiconductor layer 207 is etched by, for example, an RIE (reactive ion etching) method using CF 4 gas and oxygen as etching gases.
  • RIE reactive ion etching
  • an etching selection ratio can be ensured between the semiconductor layer (Si layer) 207 and the silicon oxide layer of the base film 103, so that the semiconductor layer 207 of the base film 103 is also formed on the mask films 209 and 210. It is possible to prevent the uncovered portion from being dug.
  • the p-type impurity 212 is doped at a low concentration from above the mask films 209 and 210.
  • boron is used as the p-type impurity 212.
  • the acceleration voltage is set to 5 to 20 kV
  • the dose is set to 5 ⁇ 10 11 to 1 ⁇ 10 13 cm ⁇ 2 .
  • the p-type impurity 212 is selectively implanted only into the portion (inclined portion) 211e of the semiconductor layer 211 protruding from the mask film 209.
  • the p-type impurity 212 is not implanted into a part (main part) 211 m of the semiconductor layer 211 covered with the mask film 209 and the semiconductor layer 208.
  • a gate insulating film 117, a gate electrode film 118, source / drain regions, interlayer insulating films 119 and 120, a source and drain electrode, a resin layer 121, and a pixel electrode film 122 are formed. To do. These films and regions can be formed by the same method as described above with reference to FIG. 7G, and may have the same configuration.
  • p-type impurities are added to the main portions of the semiconductor layers 211 and 208 of each TFT in order to individually control the threshold voltage Vth of the n-type TFT and the p-type TFT.
  • Doping channel doping
  • channel doping is selectively performed on one of the semiconductor layers 211 and 208, or channel doping is performed separately, so that the p-type impurity concentrations of the main portions of these semiconductor layers 211 and 208 are different. It may be allowed.
  • the same effect as the first embodiment can be obtained. That is, as described above with reference to FIG. 8, in the voltage-current characteristics of any of the n-type TFT and the p-type TFT, the bump at the rise of the on-current can be eliminated. As a result, when the gate voltage Vg is 0 V, it is possible to keep the TFT in the OFF state and to keep the threshold voltage Vth low.
  • the doping state of the inclined portion of the semiconductor layer is made different between the n-type TFT and the p-type TFT by performing the patterning of the semiconductor film twice. Can do. Accordingly, it is possible to separately form the n-type TFT and p-type TFT semiconductor layers without complicating the manufacturing process.
  • the gate insulating film 117 can be made thinner compared to the method described in Patent Document 1, for example, the threshold voltage Vth can be effectively reduced.
  • a preferable range of the thickness of the gate insulating film 117 is the same as the range described in the first embodiment.
  • the threshold voltage Vth of the n-type TFT can be significantly reduced as compared with the conventional case.
  • the lower limit of the threshold voltage of the n-type TFT is 1.3V.
  • the lower limit of the threshold voltage Vth of the n-type TFT can be reduced to 0.8V, which is 0.5V lower than the conventional one. .
  • the lower limit of the threshold voltage of the conventional n-type TFT is 0.9 V, but in this embodiment, the lower limit of the threshold voltage Vth of the n-type TFT is 0.5 V. Can be reduced. Furthermore, according to the present embodiment, reliability can be ensured even if the gate insulating film is thinned to 40 nm or less, for example.
  • the semiconductor device of this embodiment is suitably applied to a display device including a memory circuit (image memory) that stores display data in each pixel, and the power consumption of the display device. Can be further reduced.
  • the panel drive voltage can be suppressed significantly lower (eg, less than 2 V) than before. As a result, for example, it is possible to drive with a button battery or the like without providing a booster circuit (3 V drive).
  • the semiconductor layer of the n-type and p-type TFT is different from the above-described embodiment in that it has a pattern (so-called “dogbone pattern”) whose channel width is smaller than the width of the source / drain region. .
  • the island-like semiconductor layer that becomes the active layer of the n-type and p-type TFT has a rectangular pattern.
  • an island-shaped semiconductor layer having a pattern with a small channel width is often used.
  • the width of the channel region (channel width W) is smaller than the width in the channel width direction of the region where the contact hole is formed in the island-shaped semiconductor layer. That is, the pattern of the semiconductor layer has a constricted portion between the source region and the drain region.
  • the “necked portion” refers to a portion whose width is narrower than the width of other portions. In the present specification, a pattern having a constricted portion is referred to as a “dogbone pattern”.
  • FIG. 14A is a schematic plan view of an n-type TFT and a p-type TFT in the semiconductor device of this embodiment.
  • FIG. 14B is a cross-sectional view along the line IV-IV ′ shown in the plan view of FIG.
  • FIGS. 14C and 14D are cross-sectional views taken along lines V-V ′ and VI-VI ′ shown in the plan view of FIG.
  • the V-V ′ line and the VI-VI ′ line are perpendicular to the channel direction, and the IV-IV ′ line is parallel to the channel direction.
  • the same components as those in FIGS. 1A to 1D are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device of this embodiment includes an n-type TFT 300 and a p-type TFT 400.
  • the n-type TFT 300 includes a semiconductor layer 31 including a source / drain region and a channel region located therebetween. The source and drain regions are connected to the source electrode and drain electrode above the semiconductor layer 31 via contact portions 9 (n) and 10 (n), respectively.
  • a gate electrode G (n) is provided on the semiconductor layer 31 so as to overlap the channel region.
  • the pattern of the semiconductor layer 31 has a constricted portion 32 between the source region and the drain region (FIG. 14A). The width of the constricted portion 32 in the channel width direction is smaller than the maximum width of the source and drain regions in the channel width direction. The channel region is formed in the constricted portion 32.
  • the p-type TFT 400 also has a semiconductor layer 35 including a source / drain region and a channel region located therebetween.
  • the source and drain regions are connected to the source electrode and the drain electrode above the semiconductor layer 35 through contact portions 9 (p) and 10 (p), respectively.
  • a gate electrode G (p) is provided on the semiconductor layer 35 so as to overlap the channel region.
  • the pattern of the semiconductor layer 35 has a constricted portion 36 between the source region and the drain region. The channel region is formed in the constricted portion 36.
  • the width of the constricted portions 32 and 36 becomes the channel width W.
  • the channel width W is, for example, about 3 to 4 ⁇ m.
  • the width in the channel width direction of the source / drain region where the contact portion is disposed is larger than the width of the contact hole (for example, 4 ⁇ m), for example, 8 ⁇ m.
  • the semiconductor layers 31 and 35 have inclined portions 31e and 35e and main portions 31m and 35m, respectively.
  • a p-type impurity is introduced at a concentration higher than that of the main portion 31m of the semiconductor layer 31 and the main portion 35m of the semiconductor layer 35 into at least a portion of the inclined portion 31e overlapping the gate electrode G (n).
  • p-type impurities are introduced at such a high concentration throughout the inclined portion 31e.
  • the p-type impurity concentration of the portion overlapping the gate electrode G (p) in the inclined portion 35e of the semiconductor layer 35 is lower than the p-type impurity concentration of the inclined portion 31e.
  • the p-type impurity concentration of the portion located in the constricted portion of the inclined portion 35e of the semiconductor layer 35 is lower than the p-type impurity of the inclined portion 31e.
  • the p-type impurity concentration of the portion located in the constricted portion of the inclined portion 35e may be approximately the same as the p-type impurity concentration of the main portion 35m, for example.
  • a p-type impurity may be introduced at a concentration similar to that of the inclined portion 31e of the semiconductor layer 31 into a portion of the inclined portion 35e of the semiconductor layer 35 that does not overlap with the gate electrode G (p). .
  • a p-type impurity is introduced at a high concentration in a portion of the semiconductor layer 35 that is not located at the edge of the constricted portion 36, this portion does not operate as a parasitic transistor, and thus TFT characteristics are not affected.
  • the doping state of the semiconductor layers 31 and 35 in this embodiment is not limited to the above state.
  • the n-type TFT 300 at least a portion of the inclined portion 31e of the semiconductor layer 31 that overlaps with the gate electrode G (n) (a portion located at the edge of the channel region), that is, a portion that can operate as a parasitic transistor.
  • the p-type impurity concentration Cn-e may be higher than the p-type impurity concentrations Cn-m and Cp-m of the main portions 31m and 35m.
  • the p-type impurity concentration Cp-e of the inclined portion 35e of the semiconductor layer 35 that overlaps at least the gate electrode G (p), that is, the portion that can operate as a parasitic transistor is the concentration Cn ⁇ . It may be lower than e.
  • the influence of the characteristics of the inclined portions 31e and 35e (parasitic transistor characteristics) on the TFT characteristics can be suppressed. Accordingly, it is easy to turn off the TFTs when the gate voltage Vg is zero. Further, by adjusting the process conditions, the driving voltage of these TFTs can be kept low.
  • the semiconductor layer of the p-type TFT is patterned by two etching processes, as in the manufacturing method of the first embodiment described above with reference to FIGS.
  • both ends of the semiconductor layer of the p-type TFT are removed in the second etching step, but in this embodiment, the semiconductor layer having the rectangular pattern is constricted in the second etching step. Forming part.
  • 15 to 20 are schematic views for explaining the outline of the manufacturing method of the semiconductor device of this embodiment.
  • (A) of each figure is a top view
  • (b) is sectional drawing along the A-A 'line shown to the top view of (a).
  • the A-A ′ line is parallel to the channel width direction.
  • 15 to 20 show only a single n-type TFT and a single p-type TFT formed on the same substrate, but a plurality of these TFTs may be formed on the same substrate. Good.
  • a crystalline semiconductor film 304 is formed thereon.
  • mask films (resist mask films) 305 and 306 are formed on the crystalline semiconductor film 304 by photolithography.
  • the materials and forming methods of these films may be the same as the materials and forming methods described above with reference to FIG. However, in the present embodiment, the mask film 305 has a dog bone pattern, and the mask film 306 has a rectangular pattern.
  • the crystalline semiconductor film 304 is etched into an island shape using the mask films 305 and 306 as a mask.
  • a semiconductor layer 307 serving as an active layer of the n-type TFT and a semiconductor layer 308 serving as an active layer of the p-type TFT are obtained.
  • the semiconductor layer 307 has a dogbone pattern, and the semiconductor layer 308 has a rectangular pattern.
  • the width of the region to be the channel region is larger than the channel width of the final form of the semiconductor layer of the p-type TFT.
  • the thickness of the semiconductor layers 307 and 308 is, for example, 50 nm.
  • the p-type impurity 309 is doped from above the mask films 305 and 306 at a low concentration.
  • boron is used as the p-type impurity 309. Boron implantation conditions may be the same as those described above with reference to FIG. As a result, the p-type impurity 309 is implanted only into the portions (inclined portions) 307e and 308e of the semiconductor layers 307 and 308 that protrude from the mask films 305 and 306. The p-type impurity 309 is not implanted into the portions (main portions) 307m and 308m of the semiconductor layers 307 and 308 that are covered with the mask films 305 and 306.
  • a new mask film 311 is formed on the semiconductor layers 307 and 308.
  • the entire semiconductor layer 307 is covered with a mask film 311. Further, only the portion of the semiconductor layer 308 located at the periphery of the region that becomes the channel region is exposed from the mask film 311.
  • the pattern of the mask film 311 is not particularly limited.
  • the mask film 311 is arranged so that a portion that can operate as a parasitic transistor in the inclined portion 308e of the semiconductor layer 308 and a portion that is located in the vicinity of a portion that can operate as a parasitic transistor in the main portion 308m are exposed. Just do it.
  • the semiconductor layer 308 is etched using the mask film 311 as a mask.
  • a semiconductor layer 312 serving as an active layer of the p-type TFT is obtained.
  • a part of the inclined portion 308e into which the p-type impurity is implanted is removed from the semiconductor layer 308, and a constricted portion is formed. Therefore, the obtained semiconductor layer 312 has a dogbone pattern.
  • the semiconductor layer 308 is etched by the RIE (reactive ion etching) method using, for example, CF 4 gas and oxygen as etching gases.
  • RIE reactive ion etching
  • an etching selection ratio can be secured between the semiconductor layer (Si layer) 308 and the silicon oxide layer of the base film 103, so that the semiconductor layer 308 and the mask film 311 in the base film 103 are covered. It is possible to prevent the unexposed portion from being dug.
  • the mask film 311 is removed.
  • semiconductor layers 307 and 312 having different doping states of the inclined portions are obtained.
  • the semiconductor layer 307 p-type impurities are introduced into the entire inclined portion 307e at a higher concentration than the main portion 307m and the semiconductor layer 312.
  • the p-type impurity concentration of the portion located in the constricted portion of the inclined portion 312e is substantially equal to the p-type impurity concentration of the main portion 312m.
  • a p-type impurity is introduced at a concentration higher than that of the main portion 307 m and the semiconductor layer 312 in a portion of the inclined portion 312 e other than the constricted portion.
  • the p-type impurity concentration of the portion other than the constricted portion of the inclined portion 312e is substantially equal to the p-type impurity concentration of the inclined portion 307e of the semiconductor layer 307.
  • the threshold voltage may be adjusted by introducing a p-type impurity throughout.
  • n-type and p-type TFTs are completed by the same method as described above with reference to FIG.
  • the same effect as that of the above-described embodiment can be obtained. That is, as described above with reference to FIG. 8, in the voltage-current characteristics of any of the n-type TFT and the p-type TFT, the bump at the rise of the on-current can be eliminated. As a result, when the gate voltage Vg is 0 V, it is possible to keep the TFT in the OFF state and to keep the threshold voltage Vth low.
  • the doping state of the inclined portion of the semiconductor layer is made different between the n-type TFT and the p-type TFT by performing the patterning of the semiconductor film twice. Can do. Accordingly, it is possible to separately form the n-type TFT and p-type TFT semiconductor layers without complicating the manufacturing process.
  • the gate insulating film 117 can be made thinner compared to the method described in Patent Document 1, for example, the threshold voltage Vth can be effectively reduced.
  • a preferable range of the thickness of the gate insulating film 117 is the same as the range described in the first embodiment.
  • the driving voltage can be kept low while ensuring the reliability of the semiconductor device.
  • FIGS. 21A to 21C are plan views showing the manufacturing process of the semiconductor device of the first embodiment, respectively.
  • FIGS. 22A to 22C are views of the semiconductor device of the present embodiment, respectively. It is a top view which shows a manufacturing process.
  • the mask film 13 and the mask film 14 are arranged adjacent to each other.
  • the distance (minimum space width between resists) S1 between the mask film 13 and the mask film 14 is determined by the capability of the exposure machine.
  • S1 is designed to be equal to or greater than the minimum line width of the exposure machine.
  • S1 is desirably the minimum line width.
  • S1 is 3 ⁇ m.
  • the mask films 13 and 14 are removed, and new mask films 18 and 19 are formed. Also at this time, the distance S2 between the mask film 18 and the mask film 19 is designed to be not less than the minimum line width (for example, 3 ⁇ m) of the exposure machine.
  • the distance S3 between the main portion 11m of the semiconductor layer of the n-type TFT and the main portion 20m of the semiconductor layer of the p-type TFT is, for example, 4.5 ⁇ m or more.
  • a mask film 305 having a dogbone pattern and a mask film 306 having a rectangular pattern are arranged adjacent to each other.
  • the distance S1 between the mask film 305 and the mask film 306 is designed to be equal to or greater than the minimum line width (3 ⁇ m) of the exposure machine.
  • the mask films 305 and 306 are removed, and a new mask film 311 is formed.
  • the opening is provided in the mask film 311, and the mask film 311 can be designed without being restricted by the minimum line width of the exposure apparatus.
  • the distance between the main portion 307m of the n-type TFT and the main portion 312m of the p-type TFT remains S1 (for example, 3 ⁇ m). Accordingly, since the element spacing can be reduced, the element spacing can be reduced, the circuit area can be reduced, and higher integration can be achieved.
  • the semiconductor device of this embodiment is suitably applied to a display device including a memory circuit (image memory) that stores display data in each pixel, and the power consumption of the display device. Can be further reduced. Further, in order to increase the definition of an image, it is required to reduce the area of the memory circuit in one pixel. For this reason, when this embodiment is applied, the space between the semiconductor layers of adjacent TFTs can be narrowed, so that the area of the memory circuit can be more effectively reduced.
  • a semiconductor device according to a fourth embodiment of the present invention will be described.
  • the semiconductor device of this embodiment has the same configuration as the semiconductor device of the third embodiment described above with reference to FIG.
  • at least a portion that can operate as a parasitic transistor in the inclined portion of the semiconductor layer of the n-type TFT has p-type impurities at a higher concentration than the main portion of the n-type TFT and the main portion of the p-type TFT. Has been introduced.
  • the manufacturing method is different between the present embodiment and the third embodiment. Specifically, in the third embodiment, patterning of the semiconductor layer of the p-type TFT is performed in two etching steps, whereas in this embodiment, patterning of the semiconductor layer of the n-type TFT is performed in two etching steps. To do. For this reason, the doping state of the p-type impurity in the inclined portion of each TFT is different from the doping state in the semiconductor device of the third embodiment.
  • the semiconductor layer of the n-type TFT is patterned by two etching steps as in the manufacturing method of the second embodiment described above with reference to FIGS.
  • both end portions of the semiconductor layer of the n-type TFT are removed in the second etching step.
  • the semiconductor layer having the rectangular pattern is constricted in the second etching step. Forming part.
  • FIGS. 23 to 28 are schematic views for explaining the outline of the method for manufacturing the semiconductor device of this embodiment.
  • (A) of each figure is a top view
  • (b) is sectional drawing along the A-A 'line shown to the top view of (a).
  • the A-A ′ line is parallel to the channel width direction.
  • FIGS. 23 to 28 only a single n-type TFT and a single p-type TFT formed on the same substrate are shown, but a plurality of these TFTs may be formed on the same substrate. Good.
  • the crystalline semiconductor film 404 is formed thereon.
  • mask films (resist mask films) 405 and 406 are formed on the crystalline semiconductor film 404 by photolithography.
  • the materials and forming methods of these films may be the same as the materials and forming methods described above with reference to FIG. However, in this embodiment, the mask film 406 has a dog bone pattern, and the mask film 405 has a rectangular pattern.
  • the crystalline semiconductor film 404 is etched into an island shape using the mask films 405 and 406 as a mask.
  • a semiconductor layer 407 serving as an active layer of the n-type TFT and a semiconductor layer 408 serving as an active layer of the p-type TFT are obtained.
  • the mask films 405 and 406 are removed.
  • the semiconductor layer 408 has a dogbone pattern, and the semiconductor layer 407 has a rectangular pattern.
  • the width of the region to be the channel region is larger than the channel width of the final form of the semiconductor layer of the p-type TFT.
  • the thickness of the semiconductor layers 407 and 408 is, for example, 40 nm.
  • a mask film 409 is newly formed on the semiconductor layers 407 and 408.
  • the entire semiconductor layer 408 is covered with a mask film 409. Further, only the portion of the semiconductor layer 407 located at the periphery of the region that becomes the channel region is exposed from the mask 409. Note that the pattern of the mask film 409 is not particularly limited.
  • the mask film 409 may be disposed so that a portion that can operate as a parasitic transistor in the inclined portion 407e of the semiconductor layer 407 and a portion located in the vicinity of the above portion in the main portion 407m are exposed.
  • the semiconductor layer 407 is etched using the mask film 409 as a mask.
  • a semiconductor layer 410 serving as an active layer of the n-type TFT is obtained.
  • a part of the inclined portion 407e of the semiconductor layer 407 is removed, and a constricted portion is formed.
  • the obtained semiconductor layer 410 has a dogbone pattern.
  • the semiconductor layer 407 is etched by RIE (reactive ion etching) using, for example, CF 4 gas and oxygen as etching gases.
  • RIE reactive ion etching
  • an etching selection ratio can be secured between the semiconductor layer (Si layer) 407 and the silicon oxide layer of the base film 103, so that the semiconductor layer 407 and the mask film 409 in the base film 103 are covered. It is possible to prevent the unexposed portion from being dug.
  • the p-type impurity 411 is doped from above the mask film 409 at a low concentration.
  • boron is used as the p-type impurity 411.
  • Boron implantation conditions may be the same as those described above with reference to FIG.
  • the p-type impurity 411 is implanted only into the portion of the semiconductor layer 410 exposed from the mask film 409, that is, the portion of the inclined portion 410e of the semiconductor layer 410 located at the periphery of the constricted portion.
  • the p-type impurity 411 is not implanted into the part (main part) 410 m covered with the mask film 409 in the semiconductor layer 410 and the entire semiconductor layer 408.
  • semiconductor layers 410 and 408 having different doping states of the inclined portions are obtained.
  • a p-type impurity is introduced at a concentration higher than that of the main portion 410m and the main portion 408m into a portion of the inclined portion 410e located at the constricted portion.
  • the p-type impurity concentration of the portion other than the constricted portion of the inclined portion 410e is substantially equal to the p-type impurity concentration of the main portion 410m of the semiconductor layer 410.
  • the p-type impurity concentration of the inclined portion 408e and the p-type impurity concentration of the main portion 408m are substantially equal.
  • the threshold voltage may be controlled by further introducing a p-type impurity only into the semiconductor layer 410 after this step.
  • n-type and p-type TFTs are completed by the same method as described above with reference to FIG.
  • the same effect as that of the above-described embodiment can be obtained. That is, as described above with reference to FIG. 8, in the voltage-current characteristics of any of the n-type TFT and the p-type TFT, the bump at the rise of the on-current can be eliminated. As a result, when the gate voltage Vg is 0 V, it is possible to keep the TFT in the OFF state and to keep the threshold voltage Vth low.
  • the doping state of the inclined portion of the semiconductor layer is made different between the n-type TFT and the p-type TFT by performing the patterning of the semiconductor film twice. Can do. Accordingly, it is possible to separately form the n-type TFT and p-type TFT semiconductor layers without complicating the manufacturing process.
  • the gate insulating film 117 can be made thinner compared to the method described in Patent Document 1, for example, the threshold voltage Vth can be effectively reduced.
  • a preferable range of the thickness of the gate insulating film 117 is the same as the range described in the first embodiment.
  • the driving voltage can be kept low while ensuring the reliability of the semiconductor device.
  • FIGS. 29A to 29C are plan views showing manufacturing steps of the semiconductor device of the second embodiment, respectively, and FIGS. 30A to 30C are views of the semiconductor device of the present embodiment, respectively. It is a top view which shows a manufacturing process.
  • the mask film 23 and the mask film 24 are arranged adjacent to each other.
  • the distance (minimum space width between resists) S1 between the mask film 23 and the mask film 24 is determined by the capability of the exposure machine.
  • S1 is designed to be equal to or greater than the minimum line width of the exposure machine.
  • S1 is desirably the minimum line width.
  • S1 is 3 ⁇ m.
  • the mask films 23 and 24 are removed, and new mask films 25 and 26 are formed. Also at this time, the distance S2 between the mask film 25 and the mask film 26 is designed to be equal to or larger than the minimum line width (for example, 3 ⁇ m) of the exposure device.
  • the distance S3 between the main portion 27m of the n-type TFT semiconductor layer and the main portion 22m of the p-type TFT semiconductor layer is, for example, 4.5 ⁇ m or more.
  • a mask film 405 having a dogbone pattern and a mask film 406 having a rectangular pattern are arranged adjacent to each other.
  • the distance S1 between the mask film 405 and the mask film 406 is designed to be equal to or larger than the minimum line width (3 ⁇ m) of the exposure machine.
  • the mask films 405 and 406 are removed, and a new mask film 409 is formed.
  • the mask film 409 is designed only by providing an opening in the mask film 409 and without being restricted by the minimum line width of the exposure apparatus.
  • the distance between the main portion 410m of the semiconductor layer of the n-type TFT and the main portion 408m of the semiconductor layer of the p-type TFT remains S1 (for example, 3 ⁇ m). Accordingly, since the element spacing can be reduced, the element spacing can be reduced, the circuit area can be reduced, and higher integration can be achieved.
  • the semiconductor device of this embodiment is preferably applied to a display device including a memory circuit (image memory) that stores display data in each pixel, and the power consumption of the display device. Can be further reduced. Further, in order to increase the definition of an image, it is required to reduce the area of the memory circuit in one pixel. For this reason, when this embodiment is applied, the space between the semiconductor layers of adjacent TFTs can be narrowed, so that the area of the memory circuit can be more effectively reduced.
  • a memory circuit image memory
  • the semiconductor device of this embodiment has the same configuration as the semiconductor device of the first embodiment described above with reference to FIG.
  • the p-type impurity is introduced at a higher concentration than the main part of the p-type TFT into at least a portion that can operate as a parasitic transistor in the inclined portion of the n-type TFT.
  • the manufacturing method is different between the present embodiment and the first embodiment. Also in this embodiment, the patterning of the semiconductor layer is performed by two etching processes, but the mask used in the second etching process of the semiconductor layer is formed by performing half exposure using a gray-tone mask. As a result, the p-type impurity can be selectively doped (channel dope) in the channel region of the n-type TFT without significantly increasing the number of manufacturing steps. As a result, the threshold voltage Vth of the p-type TFT and the n-type TFT can be controlled separately, so that the circuit characteristics can be further stabilized.
  • FIG. 31 to FIG. 34A are schematic views for explaining the outline of the manufacturing method of the semiconductor device of this embodiment.
  • (A) of each figure is a top view
  • (b) is sectional drawing along the A-A 'line shown to the top view of (a).
  • the A-A ′ line is parallel to the channel width direction.
  • a semiconductor film is formed on the substrate 1, and mask films (for example, resist films) 51 and 52 are formed on the semiconductor film.
  • the semiconductor film is patterned using the mask films 51 and 52 as a mask.
  • a semiconductor layer 53 serving as an active layer of the n-type TFT and a semiconductor layer 54 serving as an active layer of the p-type TFT are obtained on the substrate 1.
  • the semiconductor layers 53 and 54 are, respectively, main portions 53m and 54m covered with the mask film 51 or the mask film 52, and inclined portions that are located on the periphery of the main portions 53m and 54m and are not covered with the mask films 51 and 52. 53e, 54e.
  • the semiconductor layer 53 is processed into a pattern (final form) that becomes an active layer of the n-type TFT, but the semiconductor layer 54 is p-type at least in a direction perpendicular to the channel (channel width direction). It is processed so as to be larger than the pattern (final form) that becomes the active layer of the TFT.
  • a p-type impurity (for example, boron) 65 is implanted into the semiconductor layers 53 and 54 from above the mask films 51 and 52.
  • the p-type impurity 65 is introduced only into the portions (inclined portions) 53e and 54e of the semiconductor layers 53 and 54 that protrude from the mask films 51 and 52. Thereafter, the mask films 51 and 52 are removed.
  • a resist film (not shown) is applied on the substrate 1, and as shown in FIGS. 32A and 32B, a semi-transparent portion (gray tone portion) 57 and a light shield are provided above the substrate 1.
  • a gray tone mask 59 having a portion 58 is disposed. The gray tone mask 59 is arranged such that the semi-transparent portion 57 is located above the semiconductor layer 53 and the light shielding portion 58 is located above the semiconductor layer 54.
  • the resist film is exposed using the gray tone mask 59 to form a mask film 55 that covers the entire semiconductor layer 53 and a mask film 56 that covers a part of the semiconductor layer 54.
  • a portion of the resist film located above the semiconductor layer 53 is half-exposed, so that the mask film 55 covering the semiconductor layer 53 is thinner than the mask film 56 formed above the semiconductor layer 54.
  • the mask film 56 is disposed so as to expose a portion extending in the channel direction in the inclined portion 54 e of the semiconductor layer 54.
  • the semiconductor layer 54 is etched using the mask films 55 and 56 as a mask. Thereby, a portion of the semiconductor layer 54 that is not covered with the mask film 56 is etched. Therefore, a portion extending in the channel direction in the inclined portion 54e into which the p-type impurity is implanted is etched to form a new inclined portion. Thus, the semiconductor layer 60 processed into the final form is obtained.
  • the resist of the mask films 55 and 56 is removed by ashing, and the mask film 55 is removed.
  • the mask film 56 thicker than the mask film 55 is thinned by ashing and remains as the mask film 61.
  • the p-type impurity (boron) 62 is doped at a low concentration into the semiconductor layers 53 and 60 from above the mask film 61.
  • the p-type impurity 62 is injected only into the main portion 53m and the inclined portion 53e of the semiconductor layer 53 of the n-type TFT. Therefore, the threshold voltage Vth of the n-type TFT can be selectively controlled separately from the p-type TFT.
  • the p-type impurity is implanted at a low concentration twice in the inclined portion 53e in the doping step and the main step shown in FIG. 32, the p-type impurity concentration is further increased.
  • a p-type impurity is also implanted into a portion of the semiconductor layer 60 of the p-type TFT that is not covered with the mask film 61 (inclined portion 60e).
  • the p-type impurity concentration of the inclined portion 60e is lower than the p-type impurity concentration of the inclined portion 53e of the n-type TFT, and there is no problem in the operation of the TFT. That is, the voltage-current characteristic of the inclined portion 60e does not become so obvious that it affects the characteristics of the p-type TFT.
  • n-type TFT and a p-type TFT are completed using the semiconductor layers 53 and 60 by the same method as described above with reference to FIG.
  • the magnitude relationship of the p-type impurity concentration of the semiconductor layer of each TFT is as follows.
  • the p-type impurity concentration of the portion that can operate as a parasitic transistor in the inclined portion is Cn-e
  • the p-type impurity concentration of the main portion is Cn-m
  • the “p-type impurity concentration of the main part” is the p-type impurity concentration of the region (excluding the source / drain region) that becomes the channel region in the main part of the semiconductor layer.
  • the gray tone mask is applied to the method of the first embodiment described above with reference to FIGS. 2 to 7.
  • the method of the third embodiment described above with reference to FIGS. Alternatively, a gray tone mask may be applied.
  • a gray tone mask may be applied.
  • Channel doping can be selectively performed on the semiconductor layer of the n-type TFT without forming a new mask film.
  • FIGS. 35A to 35D and FIGS. 36E to 36H are process cross-sectional views for explaining an example of the semiconductor device manufacturing method of the present embodiment. These figures show a cross section along the channel width direction. For simplicity, the same components as those in FIG.
  • a crystalline semiconductor film 504 is formed thereon.
  • mask films (resist mask films) 505 and 506 are formed on the crystalline semiconductor film 504 by photolithography.
  • the materials and forming methods of these films may be the same as the materials and forming methods described above with reference to FIG.
  • the crystalline semiconductor film 504 is etched into an island shape using the mask films 505 and 506 as a mask.
  • a semiconductor layer 507 serving as an active layer of the n-type TFT and a semiconductor layer 508 serving as an active layer of the p-type TFT are obtained.
  • the semiconductor layers 507 and 508 have, for example, a rectangular pattern.
  • the semiconductor layer 507 has the same pattern as the final form of the semiconductor layer of the n-type TFT.
  • the semiconductor layer 508 has a pattern enlarged in the channel width direction as compared with the final form of the semiconductor layer of the p-type TFT.
  • the thicknesses of the semiconductor layers 507 and 508 are the same as those described in the above embodiments. Note that the semiconductor layer 507 may have a dogbone pattern, and the semiconductor layer 508 may have a rectangular pattern.
  • the p-type impurity 509 is doped at a low concentration from above the mask films 505 and 506.
  • boron is used as the p-type impurity 509. Boron implantation conditions may be the same as those described above with reference to FIG. As a result, the p-type impurity 509 is implanted only into the portions (inclined portions) 507e and 508e protruding from the mask films 505 and 506 in the semiconductor layers 507 and 508. Thereafter, the mask films 505 and 506 are removed.
  • the gray tone mask 512 includes a semi-translucent portion (gray tone portion) 513 and a light shielding portion (100% mask portion) 514.
  • a portion of the resist located above the semiconductor layer 507 is exposed through the gray tone portion 513 (half exposure), and thus becomes thin.
  • a portion of the resist located above the semiconductor layer 508 is shielded from light by the 100% mask portion 514. For this reason, even after exposure, the thickness of the resist when applied is maintained.
  • a mask film 516 that covers the entire semiconductor layer 507 and a mask film 517 that covers a part of the semiconductor layer 508 and is thicker than the mask film 516 are formed.
  • the mask film 517 has a pattern that is longer in the channel direction than the semiconductor layer 508 and shorter in the channel width direction, and a portion extending in the channel direction in the inclined portion 508e of the semiconductor layer 508 (a region that becomes a channel region) The portion located on the periphery of the) is exposed.
  • the mask film 517 may have an opening that exposes an edge of a region to be a channel region in the semiconductor layer 508 as illustrated in FIG.
  • the semiconductor layer 508 is etched using the mask films 516 and 517 as masks.
  • the semiconductor layer 508 is etched by an RIE (reactive ion etching) method using, for example, CF 4 gas and oxygen as etching gases.
  • RIE reactive ion etching
  • a semiconductor layer 518 serving as an active layer of the p-type TFT is obtained.
  • a part of the inclined portion 508e into which the p-type impurity is implanted (a portion extending in the channel direction here) is removed from the semiconductor layer 508.
  • the mask film 517 has a pattern as shown in FIG. 18A, the pattern of the semiconductor layer 518 is a dog bone pattern.
  • ashing oxygen plasma treatment
  • the mask film 516 is removed, and the mask film 517 is left in a thinned state (mask film 519).
  • the p-type impurity 520 is doped into the semiconductor layers 507 and 518 at a low concentration from above the mask film 519.
  • the boron injection conditions may be the same as the first boron injection conditions shown in FIG. Alternatively, in order to obtain a desired threshold voltage, boron may be implanted with a dose amount higher than the first boron implantation.
  • the p-type impurity 520 is implanted into the entire semiconductor layer 507 at a low concentration.
  • the p-type impurity 520 is implanted only into a portion (inclined portion) 518e that protrudes beyond the mask film 519.
  • the p-type impurity is implanted twice into the inclined portion 507e of the semiconductor layer 507. Therefore, the p-type impurity concentration of the inclined portion 507e of the semiconductor layer 507 is higher than the p-type impurity concentration of the main portion 507m of the semiconductor layer 507, the main portion 518m of the semiconductor layer 518, and the inclined portion 518e.
  • a gate insulating film 117, a gate electrode film 118, source / drain regions, interlayer insulating films 119 and 120, a source and drain electrode, a resin layer 121, and a pixel electrode film 122 are formed. To do. These films and regions can be formed by the same method as described above with reference to FIG. 7G, and may have the same configuration. In this way, an n-type TFT and a p-type TFT are completed.
  • the same effect as that of the above-described embodiment can be obtained. That is, as described above with reference to FIG. 8, in the voltage-current characteristics of any of the n-type TFT and the p-type TFT, the bump at the rise of the on-current can be eliminated. As a result, when the gate voltage Vg is 0 V, it is possible to keep the TFT in the OFF state and to keep the threshold voltage Vth low.
  • the threshold voltage Vth of the p-type TFT and the n-type TFT can be individually controlled without increasing the number of manufacturing steps. Therefore, it becomes easy to control these TFTs so that they are turned off when the gate voltage Vg is zero. As a result, a circuit using the semiconductor device of this embodiment can be further stabilized.
  • the mask used for patterning the semiconductor layer of the p-type TFT (second patterning) is formed by utilizing half exposure using a gray-tone mask, thereby patterning the semiconductor layer and the channel. Doping can be performed with a single photomask. Accordingly, since the photolithographic process can be shortened by one in the manufacturing process, the manufacturing process can be simplified and the cost can be reduced.
  • the semiconductor device of this embodiment has the same configuration as the semiconductor device of the first embodiment described above with reference to FIG.
  • the p-type impurity is introduced at a higher concentration than the main part of the p-type TFT into at least a portion that can operate as a parasitic transistor in the inclined portion of the n-type TFT.
  • half exposure using a gray-tone mask is used as in the fifth embodiment described above.
  • mask formation by half exposure is applied to the method of the first or third embodiment
  • half exposure is applied to the method of the second or fourth embodiment.
  • Apply mask formation That is, a mask film used in the second semiconductor layer etching step is formed by half exposure using a gray tone mask.
  • the p-type impurity can be selectively doped (channel dope) in the channel region of the n-type TFT without significantly increasing the number of manufacturing steps.
  • the threshold voltage Vth of the p-type TFT and the n-type TFT can be individually controlled, so that the circuit characteristics can be further stabilized.
  • FIG. 37 to 41A are schematic views for explaining the outline of the method for manufacturing the semiconductor device of this embodiment.
  • (A) of each figure is a top view
  • (b) is sectional drawing along the A-A 'line shown to the top view of (a).
  • the A-A ′ line is parallel to the channel width direction.
  • a semiconductor film is formed on the substrate 1, and mask films (for example, resist films) 71 and 72 are formed on the semiconductor film.
  • the semiconductor film is patterned using the mask films 71 and 72 as a mask.
  • a semiconductor layer 73 serving as an active layer of the n-type TFT and a semiconductor layer 74 serving as an active layer of the p-type TFT are obtained on the substrate 1.
  • the semiconductor layer 74 is processed into a pattern (final form) that becomes an active layer of a p-type TFT, but the semiconductor layer 73 is more than a pattern (final form) that becomes an active layer of an n-type TFT. It is processed into a large pattern in the channel width direction. Thereafter, the mask films 71 and 72 are removed.
  • a resist film (not shown) is applied on the substrate 1, and as shown in FIGS. 38A and 38B, a semi-translucent portion (gray tone portion) 76 and a light shield are provided above the substrate 1.
  • a gray tone mask 75 having a portion 77 is disposed.
  • the gray tone mask 75 is arranged such that the semi-transparent portion 76 is located above the semiconductor layer 73 and the light shielding portion 77 is located above the semiconductor layer 74.
  • a mask film 78 covering a part of the semiconductor layer 73 and a mask film 79 covering the entire semiconductor layer 74 are formed.
  • a portion of the resist film located above the semiconductor layer 73 is half-exposed, so that the mask film 78 covering the semiconductor layer 73 is thinner than the mask film 79 formed above the semiconductor layer 74. Become. Further, the mask film 78 is disposed so as to expose a portion extending in the channel direction in the inclined portion of the semiconductor layer 73.
  • the semiconductor layer 73 is etched using the mask films 78 and 79 as a mask. Thereby, a portion of the semiconductor layer 73 that is not covered with the mask film 78 is etched. Thus, the semiconductor layer 81 processed into the final form is obtained.
  • p-type impurities (for example, boron) 82 are implanted into the semiconductor layer 81 from above the mask films 78 and 79.
  • the p-type impurity 82 is implanted only into the portion (inclined portion) 81 e of the semiconductor layer 81 that protrudes from the mask film 78.
  • the p-type impurity 82 is not implanted into a part (main part) 81 m of the semiconductor layer 81 covered with the mask film 78.
  • the p-type impurity 82 is not implanted into the semiconductor layer 74.
  • the resist of the mask films 78 and 79 is removed by ashing, and the mask film 78 is removed.
  • the mask film 79 thicker than the mask film 78 is thinned by ashing and remains as the mask film 83.
  • the p-type impurity (boron) 84 is doped at a low concentration into the semiconductor layers 81 and 74 from above the mask film 83.
  • the p-type impurity 84 is implanted into the main portion 81m and the inclined portion 81e of the semiconductor layer 81 of the n-type TFT, the threshold voltage Vth of the n-type TFT can be selectively controlled separately from the p-type TFT.
  • the p-type impurity is implanted at a low concentration twice in the inclined portion 84e in the doping step and the main step shown in FIG. 40, the p-type impurity concentration is further increased.
  • the semiconductor layer 74 of the p-type TFT is covered with the mask film 83, the p-type impurity 84 is not implanted into the semiconductor layer 74.
  • n-type TFT and a p-type TFT are completed using the semiconductor layers 81 and 74 by the same method as described above with reference to FIG.
  • the magnitude relationship of the p-type impurity concentration of the semiconductor layer of each TFT is as follows.
  • the p-type impurity concentration of the portion that can operate as a parasitic transistor in the inclined portion is Cn-e
  • the p-type impurity concentration of the main portion is Cn-m
  • the relationship of equation (7) satisfies all of the aforementioned equations (3) to (5). Accordingly, the threshold voltage Vth of each TFT can be made to an optimum value.
  • the gray tone mask is applied to the method of the second embodiment described above with reference to FIGS. 9 to 13.
  • the method of the fourth embodiment described above with reference to FIGS. Alternatively, a gray tone mask may be applied.
  • the second semiconductor layer etching step by using a gray tone mask, the mask film covering the n-type TFT is removed, and the mask film provided on the p-type TFT is thinned. Channel doping can be selectively performed on the semiconductor layer of the n-type TFT without forming a new mask film.
  • FIGS. 43 (e) to (h) are process cross-sectional views for explaining an example of the method for manufacturing the semiconductor device of the present embodiment, respectively. These figures show a cross section along the channel width direction. For simplicity, the same components as those in FIG.
  • the crystalline semiconductor film 604 is formed thereon.
  • mask films (resist mask films) 605 and 606 are formed on the crystalline semiconductor film 604 by photolithography.
  • the materials and forming methods of these films may be the same as the materials and forming methods described above with reference to FIG.
  • the crystalline semiconductor film 604 is etched into an island shape using the mask films 605 and 606 as a mask.
  • a semiconductor layer 607 serving as an active layer of the n-type TFT and a semiconductor layer 608 serving as an active layer of the p-type TFT are obtained.
  • the semiconductor layers 607 and 608 have, for example, a rectangular pattern.
  • the semiconductor layer 608 has the same pattern as the final form of the semiconductor layer of the p-type TFT.
  • the semiconductor layer 607 has a pattern enlarged in the channel width direction as compared with the final form of the semiconductor layer of the n-type TFT.
  • the thicknesses of the semiconductor layers 607 and 608 are the same as those described in the above embodiments. Note that the semiconductor layer 608 may have a dogbone pattern, and the semiconductor layer 607 may have a rectangular pattern (see FIG. 23). Thereafter, the mask films 605 and 606 are removed.
  • the gray tone mask 609 includes a semi-translucent portion (gray tone portion) 611 and a light shielding portion (100% mask portion) 610.
  • a portion of the resist located above the semiconductor layer 607 is exposed through the gray tone portion 611 (half exposure), and thus becomes thin.
  • a portion of the resist located above the semiconductor layer 608 is shielded from light by the 100% mask portion 610. For this reason, even after exposure, the thickness of the resist when applied is maintained.
  • the mask film 613 that covers part of the semiconductor layer 607 and a mask film 614 that covers the entire semiconductor layer 608 and is thicker than the mask film 613 are formed.
  • the mask film 613 has a pattern that is longer in the channel direction than the semiconductor layer 607 and shorter in the channel width direction, and a portion extending in the channel direction among the inclined portions of the semiconductor layer 607 (a region to be a channel region). It is arranged so as to expose the portion located at the periphery).
  • the mask film 613 may have an opening that exposes an edge of a region to be a channel region in the semiconductor layer 607 as illustrated in FIG.
  • the semiconductor layer 607 is etched using the mask films 613 and 614 as masks.
  • the semiconductor layer 607 is etched by an RIE (reactive ion etching) method using, for example, CF 4 gas and oxygen as etching gases.
  • RIE reactive ion etching
  • a semiconductor layer 615 serving as an active layer of the n-type TFT is obtained.
  • the mask film 613 has a pattern as shown in FIG. 25A
  • the pattern of the semiconductor layer 615 is a dogbone pattern.
  • p-type impurities 616 are doped at a low concentration from above the mask films 613 and 614.
  • boron is used as the p-type impurity 616. Boron implantation conditions may be the same as those described above with reference to FIG. As a result, the p-type impurity 616 is implanted only into a portion (inclined portion) 615 e of the semiconductor layer 615 that protrudes from the mask film 613.
  • ashing oxygen plasma treatment
  • the mask film 613 is removed and the mask film 614 is left in a thinned state (mask film 618).
  • the p-type impurity 619 is doped into the semiconductor layers 615 and 608 at a low concentration from above the mask film 618.
  • boron is used as the p-type impurity 619. Boron implantation may be performed under the same conditions as the first boron implantation shown in FIG. Alternatively, in order to obtain a desired threshold voltage, boron may be implanted with a dose amount higher than the first boron implantation. As a result, the p-type impurity 619 is implanted into the entire semiconductor layer 615 at a low concentration. On the other hand, since the semiconductor layer 608 is covered with the mask film 618, the p-type impurity 619 is not implanted into the semiconductor layer 608.
  • the p-type impurity is implanted twice into the inclined portion 615e of the semiconductor layer 615. Accordingly, the p-type impurity concentration of the inclined portion 615e of the semiconductor layer 615 is higher than the p-type impurity concentration of the main portion 615m of the semiconductor layer 615, the main portion of the semiconductor layer 608, and the inclined portion. Further, the p-type impurity concentration of the main portion and the inclined portion of the semiconductor layer 608 is equal.
  • a gate insulating film 117, a gate electrode film 118, source / drain regions, interlayer insulating films 119 and 120, a source and drain electrode, a resin layer 121, and a pixel electrode film 122 are formed.
  • These films and regions can be formed by the same method as described above with reference to FIG. 7G, and may have the same configuration. In this way, an n-type TFT and a p-type TFT are completed.
  • the same effect as that of the above-described embodiment can be obtained. That is, as described above with reference to FIG. 8, in the voltage-current characteristics of any of the n-type TFT and the p-type TFT, the bump at the rise of the on-current can be eliminated. As a result, when the gate voltage Vg is 0 V, it is possible to keep the TFT in the OFF state and to keep the threshold voltage Vth low.
  • the threshold voltage Vth of the p-type TFT and the n-type TFT can be individually controlled without increasing the number of manufacturing steps. Therefore, it becomes easy to control these TFTs so that they are turned off when the gate voltage Vg is zero. As a result, a circuit using the semiconductor device of this embodiment can be further stabilized.
  • the range of values can be expanded.
  • the p-type impurity is implanted at a low concentration into the inclined portion of the semiconductor layer of the p-type TFT.
  • the semiconductor layer of the p-type TFT is formed in any doping process. No p-type impurity is implanted into the inclined portion. Therefore, since the implantation conditions in the p-type impurity doping step can be set with a higher degree of freedom, the margin of the manufacturing process can be further increased.
  • the semiconductor film for forming the semiconductor layer of each TFT is preferably a crystalline semiconductor film.
  • the crystalline semiconductor film can be formed by crystallizing an amorphous semiconductor film.
  • the crystallization method is not particularly limited. For example, crystallization (laser crystallization) may be performed by irradiating an amorphous semiconductor film with an excimer laser, or crystallization may be performed using a catalyst element that promotes crystallization of the amorphous semiconductor film. Good.
  • the crystallized semiconductor film has higher crystallinity than a semiconductor film (LTPS) crystallized by another method (for example, laser crystallization).
  • LTPS semiconductor film
  • the rising characteristic (subthreshold characteristic) when the TFT is on can be improved. That is, the change of the drain current with respect to the gate-source voltage near the threshold voltage can be made steeper.
  • Such a TFT can be particularly suitably used for a memory circuit (image memory) that requires high subthreshold characteristics.
  • an amorphous semiconductor film (here, an amorphous silicon film) is formed on a substrate by, for example, a plasma CVD method.
  • a catalytic element is added to at least a part of the amorphous semiconductor film.
  • the catalytic element one or more elements selected from nickel (Ni), iron (Fe), cobalt (Co), tin (Sn), lead (Pb), palladium (Pd), and copper (Cu) are used. Can be used. Although the catalytic effect is smaller than these elements, ruthenium (Ru), rhodium (Rh), osmium (Os), iridium (Ir), platinum (Pt), gold (Au), or the like may be used.
  • an aqueous solution (nickel acetate aqueous solution) containing, for example, 5 ppm of a catalytic element (for example, nickel) in terms of weight is applied to the amorphous semiconductor film by a spin coating method.
  • the amount of the catalytic element added at this time is extremely small.
  • TRXRF total reflection X-ray fluorescence analysis
  • a thin film containing a catalytic element in this embodiment, a nickel film may be formed on the amorphous semiconductor film by vapor deposition or sputtering.
  • heat treatment is performed on the amorphous semiconductor film to which the catalytic element is added in an inert atmosphere, for example, in a nitrogen atmosphere.
  • an annealing treatment is preferably performed at a temperature of 550 to 620 ° C. for 30 minutes to 4 hours.
  • the heat treatment may be performed using a furnace, or an RTA (Rapid Thermal Annealing) apparatus using a lamp or the like as a heat source.
  • a crystalline semiconductor film including a crystalline region (here, a crystalline silicon film) is formed from the amorphous semiconductor film.
  • the crystalline semiconductor film only needs to include a crystalline region, and a part thereof may remain in an amorphous state.
  • the crystalline semiconductor film thus obtained may be recrystallized by irradiation with laser light to further improve the crystallinity.
  • XeCl excimer laser (wavelength 308 nm) or KrF excimer laser (wavelength 248 nm) can be used for laser light irradiation.
  • n-type and p-type TFT semiconductor layers are formed by the method described with reference to FIGS.
  • heat treatment is performed to move the catalyst element contained in at least the channel region of each semiconductor layer to another region (gettering region) (gettering) preferable.
  • the gettering region is formed, for example, by doping a part of the semiconductor film with an element (for example, phosphorus) belonging to Group B of the periodic table having an action of moving the catalytic element.
  • the heat treatment for gettering is performed at a temperature of 600 to 750 ° C. for about 30 seconds to 20 minutes, for example.
  • the impurity element is doped into the source / drain regions of the semiconductor layer and then heat treatment is performed to activate the impurity element and to getter the catalyst element.
  • the semiconductor layer formed using the above crystallization method contains a catalytic element.
  • at least the channel region of the semiconductor layer is mainly composed of a region in which the ⁇ 111> crystal zone plane of the crystal is oriented. The reason for this will be described below.
  • the plane orientation of the crystalline semiconductor film is (111) due to the influence of an insulator underlying the semiconductor film (particularly in the case of amorphous silicon dioxide). ) Easy to face.
  • the semiconductor compound of the catalytic element becomes a driving force for crystal growth, and the adjacent amorphous region is unidirectionally formed. Crystallizes one after another. At this time, since the catalytic element compound has a property of growing strongly in the ⁇ 111> direction, a ⁇ 111> crystal zone surface appears.
  • 50% or more of the region where the ⁇ 111> crystal zone plane of the semiconductor layer is oriented is a (110) or (211) oriented region.
  • the size (domain diameter) of each crystal domain is, for example, 2 ⁇ m or more and 10 ⁇ m or less.
  • the plane orientation, the ratio of plane orientation, and the domain diameter of the crystal domain are values measured by EBSP measurement.
  • This embodiment is an active matrix type liquid crystal display device.
  • a drive circuit including an n-type TFT and a p-type TFT is integrally formed on an active matrix substrate (driver monolithic).
  • FIG. 44A is a schematic plan view of the active matrix substrate 1000 in the liquid crystal display panel of the present embodiment, and FIG. 44B shows a schematic structure of one pixel.
  • FIG. 44A shows the structure of the active matrix substrate 1000, and the liquid crystal layer and the counter substrate are omitted.
  • a liquid crystal display device can be obtained by providing a backlight, a power source, and the like on a liquid crystal display panel formed using such an active matrix substrate 1000.
  • the active matrix substrate 1000 has a frame area in which a gate driver 1002 and a source driver 1001 are provided, and a display area 1004 in which a plurality of pixels are arranged.
  • a region of the active matrix substrate 1000 corresponding to the pixel is indicated by reference numeral 1005.
  • the source driver 1001 is not necessarily formed integrally with the active matrix substrate 1000.
  • a separately produced source driver IC or the like may be mounted by a known method.
  • the active matrix substrate 1000 has a pixel electrode P corresponding to one pixel of the liquid crystal display panel.
  • the pixel electrode P is connected to the source bus line 1006S via a pixel switching TFT.
  • the gate electrode of the TFT is connected to the gate bus line 1006G.
  • the gate bus line 1006G is connected to the output of the gate driver 1002, and is scanned line-sequentially.
  • the output of the source driver 1001 is connected to the source bus line 1006S, and a display signal voltage (gray scale voltage) is supplied.
  • the source driver 1001 and the gate driver 1002 are provided with a plurality of CMOSs for high-speed driving.
  • at least one of the gate driver 1002 and the source driver 1001 may have a shift register configured using CMOS.
  • at least one of these CMOSs has the same configuration as the n-type TFT and the p-type TFT in any of the first to sixth embodiments.
  • a NAND circuit As an example of a circuit using CMOS, a NAND circuit is shown in FIG.
  • the TFTs of any of the above-described embodiments can be applied to the p-type TFTs 3002 and 3004 and the n-type TFTs 3006 and 3008 used in the NAND circuit 3000.
  • the semiconductor device of this embodiment may be a liquid crystal display device provided with a memory circuit for each pixel.
  • a liquid crystal display device performs display drive based on the input image signal for each pixel, a switching transistor, a pixel electrode, a memory circuit that stores an input image signal from the switching transistor to the pixel electrode, and the like.
  • a liquid crystal cell The signal voltage stored in the memory circuit is always applied to the liquid crystal cell of the pixel. Therefore, when the same still screen is continuously displayed, the screen can be continuously displayed using the signal voltage stored in the memory circuit without inputting an image signal from the outside to the display device.
  • FIG. 45 is a diagram illustrating an example of a circuit of each pixel 2000 in the semiconductor device of the present embodiment.
  • Each pixel 2000 in the semiconductor device of this embodiment includes an n-type transistor 2005 connected to the source line 2003 and the gate line 2004, and a memory circuit for storing an input image signal from the transistor 2005 to this pixel.
  • the memory circuit is an SRAM circuit configured using p-type transistors 2007 and 2008 and n-type transistors 2009 and 2010.
  • the p-type transistor 2007 and the n-type transistor 2009 constituting the SRAM circuit are arranged adjacent to each other and have the same configuration as that of any of the above-described embodiments.
  • a p-type transistor 2008 and an n-type transistor 2010 are also arranged adjacent to each other and have the same configuration as that of any of the above-described embodiments.
  • the gate terminal of the transistor 2005 is connected to the gate line 2004 of the liquid crystal display device, the drain terminal is connected to the source line 2003 of the liquid crystal display device, and the source terminal is connected to the memory circuit.
  • a wiring 2001 is a power supply line of the memory circuit and has a voltage value charged to the liquid crystal 2006.
  • the signal voltage input from the source line 2003 is applied to the electrode 2010 provided in the liquid crystal 2006, and an electric field determined by a potential difference between the electrode 2012 and the counter electrode 2011 is applied to the liquid crystal 2006.
  • a voltage pulse is applied to the gate line 2004 for 1 / (30 ⁇ number of scanning lines) or 1 / (60 ⁇ number of scanning lines) seconds, and the transistor 2005 is turned on.
  • an image signal is charged from the source line 2003 to the liquid crystal 2006 and the gate of the transistor 2009.
  • an electric field is applied to the liquid crystal 2006 to change the orientation, and the transistor 2009 is turned on and the transistor 2010 is turned off.
  • the voltage of the gate line 2004 becomes an off voltage (low)
  • the transistor 2005 is turned off, but the liquid crystal 2006 is charged through the transistor 2008, so that its orientation does not change.
  • an SRAM circuit having a simple configuration is used as the memory circuit, but the configuration of the SRAM circuit is not limited to this.
  • the SRAM circuit includes four TFTs, but may include more TFTs.
  • a DRAM circuit can be used instead of the SRAM circuit.
  • the applicable range of the present invention is extremely wide, and it can be applied to a semiconductor device provided with an n-type TFT and a p-type TFT, or an electronic device in any field having such a semiconductor device.
  • a CMOS circuit formed by implementing the present invention can be used for a peripheral circuit of a display device such as an active matrix liquid crystal display device or an organic EL display device.
  • the present invention can also be suitably applied to a display device having a memory circuit for each pixel.
  • Such a display device can be used for a display screen of a mobile phone or a portable game machine, a monitor of a digital camera, or the like. Therefore, the present invention can be applied to all electronic devices in which a liquid crystal display device or an organic EL display device is incorporated.

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Abstract

　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、第１薄膜トランジスタは第１半導体層（２７）、第２薄膜トランジスタは第２半導体層（２２）を有し、第１半導体層（２７）および第２半導体層（２２）は同一の膜から形成され、第１半導体層（２７）および第２半導体層（２２）は、それぞれ、周縁に位置する傾斜部（２７ｅ、２２ｅ）と、傾斜部以外の部分からなる主部（２７ｍ、２２ｍ）とを有し、第１半導体層の傾斜部（２７ｅ）の一部のみに、第１半導体層の主部（２７ｍ）、第２半導体層の主部（２２ｍ）および第２半導体層の傾斜部（２２ｅ）よりも高い濃度でｐ型不純物が導入されている。これにより、ｎ型ＴＦＴおよびｐ型ＴＦＴを備えた半導体装置の駆動電圧を低減できる。

Description

半導体装置およびその製造方法
　本発明は、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を備える半導体装置及びその製造方法に関する。
　ｐチャネル型およびｎチャネル型の薄膜トランジスタ（ＴＦＴ）が同一基板上に形成された半導体装置や、そのような半導体装置を有する電子機器の開発が進められている。
　例えば、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置において、アクティブマトリクス基板上に、駆動回路を一体的に形成する技術が提案されている。駆動回路には、一般にｐチャネル型ＴＦＴ（以下、「ｐ型ＴＦＴ」と略す。）およびｎチャネル型ＴＦＴ（以下、「ｎ型ＴＦＴ」と略す。）を含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられている。ＣＭＯＳを用いる場合、リーク電流の発生を防止するためには、ゲート電圧を印加しないときに、ＣＭＯＳを構成する２種類のＴＦＴが何れもオフとなるように各ＴＦＴの駆動電圧を調整する必要がある。また、消費電力の低減の観点から、ＴＦＴの駆動電圧をより低く抑えることが望まれている。
　一方、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置におけるアクティブマトリクス基板上の各画素に、メモリ回路を設ける技術も提案されている（特許文献１など）。これにより、各画素の画像データを、その画素に設けられたメモリ回路（以下、「画像メモリ」と称する。）に記憶させることができるので、外部から画像データを供給し続けることなく静止画像を低消費電力で表示することができる。
　画像メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いることが提案されている。このうち、ＳＲＡＭは、ＤＲＡＭよりも高速で動作でき、また、ＤＲＡＭのようにリフレッシュ作業を行う必要がないので、消費電力をより低く抑えることが可能である。ＳＲＡＭは、ｐ型およびｎ型ＴＦＴを含む複数のＴＦＴを用いたフリップフロップ回路を有している。このような画像メモリを備えた表示装置に対しても、表示装置の用途によっては、駆動電圧をさらに低く抑えることが要望されている。
　上述したような表示装置では、ｐ型およびｎ型のＴＦＴを両方とも備えているため、駆動電圧をさらに低減しようとすると、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈをそれぞれ低く抑える必要がある。
　しかしながら、ｐ型ＴＦＴとｎ型ＴＦＴとでは、その電圧－電流特性（Ｖｇ－Ｉｄ特性）が異なる。このため、ゲート電圧がゼロのときに（Ｖｇ＝０Ｖ）、両方のＴＦＴがオフ（ノーマリーオフ）となるように閾値電圧Ｖｔｈを調整することは困難である。この理由を以下に詳しく説明する。
　ＴＦＴの半導体層は、一般的に、周縁に傾斜部（テーパー部）を有するようにパターニングされている。このため、半導体層の傾斜部と、平坦な表面を有する平坦部とでは、閾値電圧Ｖｔｈが異なる。具体的には、図４６に例示するように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴにおいても、傾斜部の電流－電圧曲線の方が、平坦部の電流―電圧曲線よりも、低電圧側にシフト（ｎ型化）している。傾斜部が平坦部よりもｎ型化する理由は不明である。なお、本発明者の行った実験結果から、半導体膜（シリコン膜）のエッチング工程やアッシング工程において、半導体層の傾斜部がダメージを受けることに起因すると推測される。
　図４７（ａ）および（ｂ）は、それぞれ、ｎ型ＴＦＴおよびｐ型ＴＦＴの電圧－電流特性を例示するグラフである。各ＴＦＴの電圧－電流特性を実線で示し、平坦部および傾斜部の電流－電圧曲線を点線で示している。図示するように、各ＴＦＴの電圧－電流特性は、平坦部の電流－電圧曲線と傾斜部の電流－電圧曲線とを重ね合わせた曲線となる。
　ｎ型ＴＦＴでは、図４７（ａ）に示すように、まず、傾斜部において、低い電圧値Ｖｇ（ｅ）でドレイン電流Ｉｄが流れ出す。続いて、電圧値Ｖｇ（ｍ）で平坦部にもドレイン電流Ｉｄが流れ出す。なお、閾値電圧Ｖｔｈは平坦部の特性によって決まる。
　図４８は、ｎ型ＴＦＴの平面図である。上述したように、ｎ型ＴＦＴでは、まず、半導体層１１の周縁に位置する傾斜部を、ソース領域からドレイン領域に向かって、ドレイン電流Ｉｄ（ｅ）が流れる。次いで、平坦部にもドレイン電流Ｉｄ（ｍ）が流れ出す。
　このように、ドレイン電流Ｉｄは２段階で立ち上がる傾向（所謂ハンプの発生）がある。すなわち、傾斜部が寄生トランジスタとして作用し、顕在化している。
　図４９に示すように、ｎ型ＴＦＴにおいて、例えば半導体層にｐ型不純物をドープ（チャネルドープ）すると、その電流－電圧曲線を高電圧側にシフトさせることができる。従って、ゲート電圧Ｖｇ＝０のときにドレイン電流Ｉｄが最小値（オフ状態）となるように調整することは可能である。しかしながら、そのような調整を行うと、閾値電圧Ｖｔｈも高電圧側にシフトしてしまうので、閾値電圧Ｖｔｈを低く抑えることはできない。
　一方、ｐ型ＴＦＴでは、図４７（ｂ）に示すように、まず、電圧値Ｖｇ（ｍ）で平坦部に先にドレイン電流Ｉｄが流れ、次いで電圧値Ｖｇ（ｅ）で傾斜部に流れる。傾斜部に流れる電流は、平坦部に流れる電流よりも極めて小さい。このため、傾斜部に発生する寄生トランジスタの特性は、平坦部の特性に隠れて顕在化しない。よって、ｐ型ＴＦＴでは、ゲート電圧Ｖｇがゼロのときに閾値電圧Ｖｔｈを低くできる。
　このように、ｎ型ＴＦＴの寄生トランジスタの特性によって、ゲート電圧Ｖｇがゼロのときに、ｐ型ＴＦＴおよびｎ型ＴＦＴが何れもオフ状態となり、かつ、閾値電圧Ｖｔｈを低く抑えることは困難である。
　これに対し、特許文献１では、ｎ型ＴＦＴの半導体層の傾斜部に、平坦部よりも高い濃度でｐ型不純物を導入することによって、傾斜部の寄生トランジスタの電流－電圧曲線を、平坦部の電流－電圧曲線に隠すようにシフトさせることを提案している。
　図５０（ａ）および（ｂ）は、それぞれ、特許文献１に開示されたｎ型ＴＦＴおよびｐ型ＴＦＴの製造方法を説明するための断面図である。以下、図５０を参照しながら、特許文献１に開示された方法を説明する。
　まず、基板２４１の上に下地絶縁膜２４２を形成し、続いて、ｐ型不純物（ボロン）が導入された半導体膜を形成する。次に、半導体膜上に、例えばシリコン酸化膜からなるマスク膜を形成する。
　次いで、基板２４１上のｎ型ＴＦＴ形成領域及びｐ型ＴＦＴ形成領域において、マスク膜の一部を覆うレジスト膜をそれぞれ形成する。
　この後、レジスト膜をマスクとして、半導体膜およびマスク膜を島状にエッチングする。これにより、ｎ型ＴＦＴ形成領域に島状の半導体層２４３ｎおよびマスク層２４４ｎ、ｐ型ＴＦＴ形成領域に島状の半導体層２４３ｐおよびマスク層２４４ｐを得る。このエッチングでは、各ＴＦＴ形成領域において、レジスト膜の縁部が徐々に後退する。これに伴って、半導体膜のうちレジスト膜及びマスク層２４４ｎ、２４４ｐからはみ出した部分は、マスク層２４４ｎ、２４４ｐの縁部から離れるにつれて薄くなるようにエッチングされる。従って、半導体層２４３ｎ、２４３ｐの周縁には傾斜部が形成される。
　レジスト膜を除去した後、図５０（ａ）および（ｂ）に示すように、ｐ型ＴＦＴ形成領域の半導体層２４３ｐ上を覆い、ｎ型ＴＦＴ形成領域の半導体層２４３ｎを覆わないようにレジスト膜Ｒ４を形成する。
　次いで、マスク層２４４ｎを透過する条件で、半導体層２４３ｎの全体にｐ型不純物を導入する。続いて、マスク層２４４ｎを透過しない条件で、半導体層２４３ｎのうちマスク層２４４ｎで覆われていない部分（傾斜部）のみに、選択的にｐ型不純物を導入する。これにより、半導体層２４３ｎの傾斜部には、体積密度で、平坦部の２倍から５倍のｐ型不純物が導入される。このため、ｎ型ＴＦＴにおいて、半導体層２４３ｎの傾斜部の寄生トランジスタが顕在化することを抑制できる。
　この後、レジスト膜Ｒ４を除去し、次いで、マスク層２４４ｎ、２４４ｐ上に、絶縁膜およびゲート電極（図示せず）を形成する。マスク層２４４ｎ、２４４ｐおよび絶縁膜は、ゲート絶縁膜として用いられる。
特開２００３－２５８２６２号公報
　図５０に示す従来の方法では、半導体層２４３ｎ、２４３ｐのうち傾斜部以外の部分（平坦部）の上には、マスク層２４４ｎ、２４４ｐおよびその上に形成された絶縁膜の２層からなるゲート絶縁膜が形成される。これに対し、半導体層２４３ｎ、２４３ｐの傾斜部上では、マスク層が形成されていないので、ゲート絶縁膜は１層となる。このため、半導体層２４３ｎ、２４３ｐの傾斜部では、平坦部よりも耐圧が低下する。
　また、ＴＦＴの閾値電圧Ｖｔｈを低く抑えるためには、寄生トランジスタの影響を抑えるとともに、ゲート絶縁膜を薄くすることが必要であるが、上記方法によると、ゲート絶縁膜は２層からなり、十分に薄くできない。なお、マスク層２４４ｎ、２４４ｐをゲート絶縁膜として用いずに除去すれば、ゲート絶縁膜を薄くすることは可能である。しかしながら、その場合には、マスク層２４４ｎ、２４４ｐの形成工程だけでなく除去工程も必要となり、工程数が増加する。その上、マスク層２４４ｎ、２４４ｐを除去する際に、マスク層２４４ｎ、２４４ｐと同じ酸化シリコン膜である下地絶縁膜２４２もエッチングされる。この結果、半導体層２４３ｎ、２４３ｐの端部で下地絶縁膜２４２に段差が生じ、ゲート配線の段切れ等の不良が発生し易くなる。
　本発明は上記の問題を鑑みてなされたものであり、その目的は、ｎ型ＴＦＴおよびｐ型ＴＦＴを備えた半導体装置において、ＴＦＴの信頼性を低下させることなく、かつ、製造プロセスを複雑化することなく、ＴＦＴの閾値電圧を低く抑えることにある。
　本発明の半導体装置は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第１および第２半導体層は同一の膜から形成され、前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第１半導体層の傾斜部の一部のみに、前記第１半導体層の主部、前記第２半導体層の主部および前記第２半導体層の傾斜部よりも高い濃度でｐ型不純物が導入されている。
　ある好ましい実施形態において、前記第２半導体層の主部および傾斜部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い。
　ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第１半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている。
　ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第１半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第１半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている。
　本発明の他の半導体装置は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第１および第２半導体層は同一の膜から形成され、前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第１半導体層の傾斜部の全体、および、前記第２半導体層の傾斜部の一部のみに、前記第１半導体層の主部および前記第２半導体層の主部よりも高い濃度でｐ型不純物が導入されている。
　ある好ましい実施形態において、前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い。
　ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第２半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い。
　ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第２半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第２半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い。
　本発明のさらに他の半導体装置は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第１および第２半導体層は同一の膜から形成され、前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第１半導体層の傾斜部に、前記第１半導体層の主部よりも高い濃度でｐ型不純物が導入されており、前記第２半導体層の傾斜部の一部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度と略等しく、前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い。
　ある好ましい実施形態において、前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である。
　前記ゲート絶縁膜の厚さは５０ｎｍ以下であってもよい。
　ある好ましい実施形態において、前記第１および第２半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる。
　前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含んでもよい。
　前記第１および第２半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されていてもよい。
　本発明の半導体装置の製造方法は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、（ａ）前記基板上に半導体膜を形成する工程と、（ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、（ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、前記第１薄膜トランジスタの活性領域となる第１半導体層および前記第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程であって、前記第１半導体層は、前記第１マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第１マスク膜で覆われていない傾斜部とを含み、前記第２半導体層は、前記第２マスク膜で覆われた主部と、前記第２半導体層の周縁に位置し、前記第２マスク膜で覆われていない傾斜部とを含む工程と、（ｄ）前記第１および第２マスク膜をマスクとして、前記第１半導体層の傾斜部および前記第２半導体層の傾斜部にｐ型不純物を導入する工程と、（ｅ）前記第１および第２マスク膜を除去する工程と、（ｆ）前記第１半導体層の全体を覆う第３マスク膜と、前記第２半導体層の主部の一部のみを覆う第４マスク膜を形成する工程と、（ｇ）前記第３および第４マスク膜をマスクとして、前記第２半導体層の前記ｐ型不純物が導入された傾斜部の少なくとも一部をエッチングする工程と、（ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、（ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する。
　ある好ましい実施形態において、前記工程（ｇ）は、前記第２半導体層の前記ｐ型不純物が導入された傾斜部のうちの一部のみをエッチングする工程である。
　ある好ましい実施形態において、前記工程（ｆ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、前記工程（ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（ｊ）と、前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体および前記第２半導体層の前記薄膜化された第４マスク膜で覆われていない部分に、ｐ型不純物を導入する工程（ｋ）とをさらに包含する。
　本発明の他の半導体装置の製造方法は、ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、（Ａ）前記基板上に半導体膜を形成する工程と、（Ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、（Ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、第１薄膜トランジスタの活性領域となる第１半導体層および第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程と、（Ｄ）前記第１および第２マスク膜を除去する工程と、（Ｅ）前記第１半導体層の主部の一部のみを覆う第３マスク膜と、前記第２半導体層の全体を覆う第４マスク膜を形成する工程と、（Ｆ）前記第３および第４マスク膜をマスクとして、前記第１半導体層のうち前記第３マスク膜で覆われていない部分をエッチングする工程であって、これにより、前記第１半導体層は、前記第３マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第３マスク膜で覆われていない傾斜部とを含む、工程と、（Ｇ）前記第３および第４マスク膜をマスクとして、前記第１半導体層の傾斜部にｐ型不純物を導入する工程と、（Ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、（Ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する。
　ある好ましい実施形態において、前記工程（Ｆ）は、前記第１半導体層の周縁のうち一部のみをエッチングする工程である。
　ある好ましい実施形態において、前記工程（Ｅ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、前記工程（Ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（Ｊ）と、前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体にｐ型不純物を導入する工程（Ｋ）とをさらに包含する。
　ある好ましい実施形態において、前記第１半導体層の傾斜部のうち前記ゲート電極と重なっている部分のｐ型不純物の濃度Ｃｎ－ｅ、前記第１半導体層の主部におけるｐ型不純物の濃度Ｃｎ－ｍ、および前記第２半導体層におけるｐ型不純物の濃度Ｃｐ－ｍは、Ｃｎ－ｅ＞Ｃｎ－ｍ＞Ｃｐ－ｍである。
　ある好ましい実施形態において、前記第１および第２半導体層上にゲート絶縁膜を形成する工程をさらに含み、前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である。
　ある好ましい実施形態において、前記ゲート絶縁膜の厚さは５０ｎｍ以下である。
　ある好ましい実施形態において、前記工程（ａ）または前記工程（Ａ）の前に、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の少なくとも一部を結晶化することにより、前記半導体膜を得る工程とをさらに包含する。
　ＳＲＡＭ回路をさらに含み、前記ＳＲＡＭ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを有していてもよい。
　本発明の表示装置は、複数の画素を有する表示装置であって、各画素は、画素電極と、前記画素電極に接続された画像信号を記憶するメモリ回路と、前記画像信号に基づいて表示を行う表示セルとを備えており、前記メモリ回路は、上記ＳＲＡＭ回路を含む。
　本発明によると、ｎ型ＴＦＴおよびｐ型ＴＦＴを備える半導体装置において、ｐ型ＴＦＴの寄生トランジスタのＴＦＴ特性に与える影響を顕在化させることなく、ｎ型ＴＦＴに発生する寄生トランジスタのＴＦＴ特性に与える影響を抑制できる。このため、各ＴＦＴの閾値電圧を、ゲート電圧がゼロのときにｎ型およびｐ型ＴＦＴの両方がオフ状態となるように調整しつつ、より低く抑えることが可能となる。従って、半導体装置の駆動電圧を低く抑えることができる。
　また、上記の半導体装置を、工程数を大幅に増大させることなく、簡便に製造できる。
（ａ）は、本発明による第１実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。（ｂ）および（ｃ）は、それぞれ、（ａ）の平面図に示すＩ－Ｉ’線およびＩＩ－ＩＩ’線に沿った断面図である。（ｄ）は、（ａ）の平面図に示すＩＩＩ－ＩＩＩ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）～（ｇ）は、それぞれ、本発明による第１実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの電圧－電流特性を例示するグラフである。 （ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）～（ｇ）は、それぞれ、本発明による第２実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）は、本発明による第３実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。（ｂ）は、（ａ）の平面図に示すＩＶ－ＩＶ’線に沿った断面図である。（ｃ）および（ｄ）は、それぞれ、（ａ）の平面図に示すＶ－Ｖ’線およびＶＩ－ＶＩ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）～（ｃ）は、それぞれ、第１実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。 （ａ）～（ｃ）は、それぞれ、第３実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。 本発明による第４実施形態の半導体装置の製造方法の概略を説明するための模式図であり、（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第４実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）～（ｃ）は、それぞれ、第２実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。 （ａ）～（ｃ）は、それぞれ、第４実施形態の半導体装置の製造工程における、マスク膜および半導体層の間隔を説明するための平面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 本発明による第５実施形態の半導体装置の製造方法で得られた半導体層を示す平面図である。 （ａ）～（ｄ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ｅ）～（ｈ）は、それぞれ、本発明による第５実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の概略を説明するための平面図および断面図である。 本発明による第６実施形態の半導体装置の製造方法で得られた半導体層を示す平面図である。 （ａ）～（ｄ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ｅ）～（ｈ）は、それぞれ、本発明による第６実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。 （ａ）は、駆動回路が一体的に形成されたアクティブマトリクス基板１０００の模式的な平面図であり、（ｂ）は、１つの画素の模式的な構造を示す図である。 画素ごとにメモリ回路を有する表示装置における、各画素２０００の回路の一例を示す図である。 ｎ型ＴＦＴおよびｐ型ＴＦＴの電流－電圧曲線の一例を示すグラフである。 （ａ）および（ｂ）は、それぞれ、従来のｎ型ＴＦＴおよびｐ型ＴＦＴの電圧－電流特性を例示するグラフである。 ｎ型ＴＦＴの半導体層の平面図である。 従来のｎ型ＴＦＴにおいて、閾値電圧Ｖｔｈの調整を説明するための図である。 （ａ）および（ｂ）は、それぞれ、特許文献１に開示されたｎ型ＴＦＴおよびｐ型ＴＦＴの製造方法を説明するための断面図である。 （ａ）および（ｂ）は、それぞれ、半導体層の傾斜部に平坦部よりも高い濃度でｐ型不純物を導入した場合の、ｎ型ＴＦＴおよびｐ型ＴＦＴの電圧－電流特性を例示するグラフである。 図７（ｅ）に示す工程において、下地膜の表層部分が削れる場合の構成を例示する断面図である。 ＣＭＯＳを用いた回路の一例（ＮＡＮＤ回路）を示す図である。
　本発明者が検討したところ、ｎ型ＴＦＴにおいて、半導体層の傾斜部の寄生トランジスタがＴＦＴ特性に与える影響を低減するために、傾斜部に、平坦部よりも高い濃度でｐ型不純物を導入すると、図５１（ａ）に示すように、傾斜部の電圧－電流特性を、平坦部の電圧－電流特性に隠してしまうことができる。ただし、同時にｐ型ＴＦＴの傾斜部にも、同様に、平坦部より高い濃度でｐ型不純物が導入されれば、図５１（ｂ）に示すように、今まで平坦部の特性に隠れていた傾斜部の特性が逆に顕在化し、ｐ型ＴＦＴが２段階に立ち上がる特性を有するおそれがある。従って、ｐ型ＴＦＴの傾斜部にはｐ型不純物を導入せず、ｎ型ＴＦＴの傾斜部のみに選択的にｐ型不純物を導入する手法が必要である。
　本発明者は、上記知見に基づいて鋭意検討を行った結果、製造プロセスを複雑化することなく、ｎ型ＴＦＴの傾斜部のみに選択的にｐ型不純物を導入する手法を見出し、本願発明に至った。
　（第１実施形態）
　以下、図面を参照しながら、本発明における第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、ＣＭＯＳを備えた基板、例えばＣＭＯＳを含む駆動回路を備えたアクティブマトリクス基板に適用される。あるいは、ｎ型およびｐ型ＴＦＴを含むメモリ回路を各画素に備えた表示装置のアリティブマトリクス基板に適用してもよい。
　図１（ａ）は、本実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）の平面図に示すＩ－Ｉ’線およびＩＩ－ＩＩ’線に沿った断面図である。図１（ｄ）は、図１（ａ）の平面図に示すＩＩＩ－ＩＩＩ’線に沿った断面図である。Ｉ－Ｉ’線およびＩＩ－ＩＩ’線はチャネル方向に垂直であり、ＩＩＩ－ＩＩＩ’線はチャネル方向に平行である。
　本実施形態の半導体装置は、基板１と、基板１上に、下地絶縁膜２を介して形成されたｎ型ＴＦＴ１００およびｐ型ＴＦＴ２００とを備えている。
　ｎ型ＴＦＴ１００は、ソース領域、ドレイン領域、およびそれらの間に位置するチャネル領域を含む島状の半導体層１１を有している。半導体層１１上には、ゲート絶縁膜３を介して、チャネル領域と重なるようにゲート電極Ｇ（ｎ）が配置されている。
　ｐ型ＴＦＴ２００も、同様に、ソース領域、ドレイン領域、およびそれらの間に位置するチャネル領域を含む島状の半導体層２０を有している。半導体層２０上には、ゲート絶縁膜３を介して、チャネル領域と重なるようにゲート電極Ｇ（ｐ）が配置されている。
　ゲート絶縁膜３およびゲート電極Ｇ（ｎ）、Ｇ（ｐ）上には、第１の層間絶縁膜４が形成されている。ここでは、第１の層間絶縁膜４は、絶縁膜４ａおよび絶縁膜４ｂを含む２層構造を有している。第１の層間絶縁膜４上には、ソース電極Ｓ（ｎ）、Ｓ（ｐ）およびドレイン電極Ｄ（ｎ）、Ｄ（ｐ）が設けられている。半導体層１１のソース領域およびドレイン領域は、それぞれ、第１の層間絶縁膜４に形成されたコンタクトホール内のコンタクト部９（ｎ）、１０（ｎ）により、ソース電極Ｓ（ｎ）およびドレイン電極Ｄ（ｎ）と接続されている。同様に、半導体層２０のソース領域およびドレイン領域は、それぞれ、第１の層間絶縁膜４に形成されたコンタクトホール内のコンタクト部９（ｐ）、１０（ｐ）により、ソース電極Ｓ（ｐ）およびドレイン電極Ｄ（ｐ）と接続されている。
　第１の層間絶縁膜４上には、第２の層間絶縁膜（保護膜ともいう。）６が形成されている。第２の層間絶縁膜６上には、電極膜８が形成されている。この例では、ソース電極Ｓ（ｐ）およびドレイン電極Ｄ（ｎ）は、第２の層間絶縁膜６に形成されたコンタクトホール内で電極膜２８に接続されて、ＣＭＯＳを構成している。なお、ソース電極およびドレイン電極は、回路構成に応じて、適宜選択された配線に接続される。
　本実施形態を表示装置に適用する場合、電極膜８は、画素電極と同じ導電材料を用いて形成されていることが好ましい。画素電極は、例えばＡｌあるいはＡｌ合金等による反射電極であってもよいし、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの透明電極であってもよい。これにより、画素電極と電極膜８とを同一の導電膜を用いて同時に形成できる。
　本実施形態では、半導体層１１および半導体層２０は、同一の半導体膜から形成されている。半導体層１１は、周縁に位置する傾斜部１１ｅと、傾斜部以外の部分からなる主部１１ｍとを有している。半導体層２０も同様に、周縁に位置する傾斜部２０ｅと、傾斜部以外の部分からなる主部２０ｍとを有している。
　本明細書では、基板１の表面に対して傾斜した側面を有する半導体層において、傾斜した側面と半導体層の下面とによって挟まれた部分（テーパー部）を「傾斜部」と称する。また、半導体層の上面と下面とによって挟まれた部分を「主部」と称する。図示する例では、主部１１ｍ、２０ｍの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。
　半導体層１１の周縁に位置する傾斜部１１ｅには、半導体層１１の主部１１ｍ、半導体層２０の主部２０ｍよりも高い濃度でｐ型不純物が導入されている。一方、半導体層２０の傾斜部２０ｅのうち少なくともゲート電極Ｇ（ｐ）と重なっている部分（チャネル領域の縁部に位置する部分）のｐ型不純物濃度は、半導体層１１の傾斜部１１ｅのｐ型不純物濃度よりも低い。傾斜部２０ｅのゲート電極Ｇ（ｐ）と重なっていない部分には、半導体層１１の傾斜部１１ｅと同程度の高い濃度でｐ型不純物が導入されていてもよい。
　本実施形態では、ｎ型ＴＦＴにおいて、傾斜部１１ｅに主部１１ｍよりも高濃度でｐ型不純物が導入されているので、傾斜部１１ｅに生じる寄生トランジスタの電圧－電流特性を、主部１１ｍの電圧－電流特性と重なるようにシフトさせることができる。一方、ｐ型ＴＦＴにおいては、半導体層２０の傾斜部２０ｅのうち、少なくともドレイン電流が流れ得る部分（チャネル領域の縁部に位置し、寄生トランジスタとして動作し得る部分）のｐ型不純物濃度は、例えば主部２０ｍのｐ型不純物濃度と同程度である。従って、傾斜部２０ｅに生じる寄生トランジスタの電圧－電流特性はシフトせず、主部２０ｍの電圧－電流特性と重なる。
　この結果、図８（ａ）および（ｂ）に示すように、ｎ型およびｐ型ＴＦＴの何れにおいても、傾斜部１１ｅ、２０ｅの特性（寄生トランジスタの特性）がＴＦＴ特性に与える影響を抑制できる。従って、ゲート電圧Ｖｇがゼロのときに何れもＴＦＴもオフ状態にすることが容易となる。また、プロセス条件（チャネル領域の不純物濃度やゲート絶縁膜の厚さなど）を調整することにより、これらのＴＦＴの駆動電圧を低く抑えることが可能になる。
　次に、本実施形態の半導体装置の製造方法の概略を説明する。
　図２～図６は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。Ａ－Ａ’線はチャネル幅方向と平行である。従って、図２～図６では、図１に示す構成とは異なり、ｎ型およびｐ型ＴＦＴの半導体層は、チャネル幅方向に隣接して配置されている。なお、これらのＴＦＴの配置関係は特に限定されず、適用する回路構成などにより適宜変更され得る。また、図２～図６では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
　まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）１３、１４を形成する。次いで、マスク膜１３、１４をマスクとして、半導体膜のパターニングを行う。これにより、図２（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層１１と、ｐ型ＴＦＴの活性層となる半導体層１２とを得る。半導体層１１、１２は、それぞれ、マスク膜１３、１４で覆われた主部１１ｍ、１２ｍと、主部１１ｍ、１２ｍの周縁に位置し、マスク膜１３、１４で覆われていない傾斜部１１ｅ、１２ｅとを有している。図示する例では、主部１１ｍ、１２ｍの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。
　なお、このとき、半導体層１１は、ｎ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層１２は、少なくともチャネルに垂直な方向（Ｗ方向）に、ｐ型ＴＦＴの活性層となるパターン（最終形態）よりも大きくなるように加工されている。
　次に、図３（ａ）および（ｂ）に示すように、マスク膜１３、１４を残したままの状態で、これらをマスクとして、半導体層１１、１２にｐ型不純物（例えばボロン）を注入する。ｐ型不純物は、半導体層１１、１２のうちマスク膜１３、１４で覆われた主部１１ｍ、１２ｍには注入されず、傾斜部１１ｅ、１２ｅのみに選択的に導入される。この後、マスク膜１３、１４を除去する。
　続いて、図４（ａ）および（ｂ）に示すように、半導体層１１の全体を覆うマスク膜１８と、半導体層１２の一部を覆うマスク膜１９とを形成する。図示する例では、マスク膜１９は、半導体層１２よりもチャネル方向に長く、チャネル幅方向に短いパターンを有する。マスク膜１９は、傾斜部１１ｅのうちチャネル方向に延びる部分を露出するように配置される。なお、マスク膜１９は、少なくとも、傾斜部１１ｅのうち寄生トランジスタとして動作し得る部分を露出するように配置されればよく、マスク膜１９の形状や大きさは図示する例に限定されない。
　この後、図５（ａ）および（ｂ）に示すように、マスク膜１８、１９をマスクとして、半導体層１２のエッチングを行う。これにより、半導体層１２のうちマスク膜１９で覆われていない部分がエッチングされる。このとき、ｐ型不純物が注入された傾斜部１２ｅのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部が形成される。このようにして、最終形態に加工された半導体層２０が得られる。マスク膜１８、１９を除去する。
　図６（ａ）および（ｂ）に示すように、得られた半導体層１１では、半導体層１１の周縁に位置する傾斜部１１ｅの全体に、主部１１ｍよりも高い濃度でｐ型不純物が含まれている。一方、半導体層２０では、傾斜部２０ｅのうちチャネル幅方向に延びる部分のみに、主部２０ｍよりも高い濃度でｐ型不純物が含まれている。傾斜部２０ｅのうちチャネル方向に延びる部分のｐ型不純物濃度は、主部２０ｍのｐ型不純物濃度と同程度である。
　このようにして、半導体層１１の傾斜部１１ｅのｐ型不純物濃度を、半導体層１１の主部１１ｍ、半導体層２０の主部２０ｍ、および半導体層２０の傾斜部２０ｅのうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度よりも高めることができる。
　なお、図示しないが、半導体層１１にｐ型不純物をさらに導入し、半導体層１１の主部１１ｍのｐ型不純物濃度を、半導体層２０の主部２０ｍのｐ型不純物濃度よりも高めることが好ましい。これにより、半導体層１１を用いたｎ型ＴＦＴの電圧－電流特性を、ゲート電圧Ｖｇが増加する方向にシフトさせることができる。よって、ゲート電圧Ｖｇがゼロのときにｎ型ＴＦＴがオフ状態となるように調整できる。
　この後、図示しないが、半導体層１１、２０の上に、ゲート絶縁膜およびゲート電極を設ける。また、半導体層１１の一部にｎ型不純物を導入して、ソースおよびドレイン領域を形成し、半導体層２０の一部にｐ型不純物を導入して、ソースおよびドレイン領域を形成する。さらに、ソースおよびドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を設ける。これにより、半導体層１１を活性層とするｎ型ＴＦＴ、および半導体層２０を活性層とするｐ型ＴＦＴを得る。
　以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
　図７（ａ）～（ｇ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。
　まず、図７（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜１０４を形成する。次いで、結晶質半導体膜１０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）１０５、１０６を形成する。
　基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いる。下地膜１０２、１０３として、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などを用いることができる。本実施形態では、下層の下地膜１０２として窒化ケイ素膜、上層の下地膜１０３として酸化ケイ素膜を用いる。これらの下地膜は、例えばプラズマＣＶＤ法で形成できる。なお、本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でもよい。
　また、本実施形態では、結晶質半導体膜１０４として、結晶質ケイ素膜（厚さ：例えば２０～１５０ｎｍ、好ましくは３０～８０ｎｍ）を形成する。結晶質ケイ素膜は、まず、下地膜１０３上に非晶質ケイ素膜（ａ－Ｓｉ）膜を形成し、ａ－Ｓｉ膜にニッケル（Ｎｉ）を添加した後、固相結晶化（ＳＰＣ：Ｓｏｌｉｄ　Ｐｈａｓｅ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）を行うことによって形成できる。あるいは、ａ－Ｓｉ膜に直接エキシマレーザーを照射して結晶化させることによって形成してもよい。
　次いで、図７（ｂ）に示すように、マスク膜１０５、１０６をマスクとして、結晶質半導体膜１０４を島状にエッチングする。これにより、後にｎ型ＴＦＴの活性層（ソース／ドレイン領域、チャネル領域）となる半導体層１０７と、ｐ型ＴＦＴの活性層となる半導体層１０８とを得る。ただし、半導体層１０８は、ｐ型ＴＦＴの活性層となる半導体層の最終形態よりもチャネル幅方向に大きいパターンを有している。また、ここでは、半導体層１０７、１０８の厚さを例えば５０ｎｍとする。
　この状態で、図７（ｃ）に示すように、マスク膜１０５、１０６の上方から低濃度でｐ型不純物１０９をドープする。ここでは、ｐ型不純物１０９としてボロンを用いる。このときのボロン１０９の注入条件として、例えば加速電圧を５～２０ｋＶとし、ドーズ量を５×１０11～１×１０13ｃｍ-2とする。これにより、半導体層１０７、１０８のうちマスク膜１０５、１０６からはみ出ている部分（傾斜部）１０７ｅ、１０８ｅのみにｐ型不純物１０９が注入される。半導体層１０７、１０８のうちマスク膜１０５、１０６で覆われている部分（主部）１０７ｍ、１０８ｍにはｐ型不純物１０９は注入されない。
　続いて、図７（ｄ）に示すように、マスク膜１０５、１０６を除去した後、半導体層１０７の全体を覆うマスク膜１１４と、半導体層１０８の主部１０８ｍの一部を覆うマスク膜１１５とを新たに形成する。マスク膜１１５は、半導体層１０８の傾斜部１０８ｎのうち寄生トランジスタとして動作し得る部分が露出されるように配置されればよい。従って、半導体層１０８の周縁の傾斜部１０８ｅ全体を露出するように配置されてもよいし、図４（ｂ）を参照しながら前述したように、傾斜部１０８ｅのうちチャネル方向に延びる部分のみを露出するように配置されてもよい。
　この後、図７（ｅ）に示すように、マスク膜１１４、１１５をマスクとして、半導体層１０８のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層１１６を得る。半導体層１１６の傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｐ型不純物が含まれていない。
　本実施形態では、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層１０８のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）１０８と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層１０８にもマスク膜１１４、１１５にも覆われていない部分が掘れてしまうことを防止できる。
　このエッチング工程において、図５２に示すように、下地膜１０３の表層部が薄く削られることもある。例えば下地膜１０３として、厚さが１００ｎｍの酸化ケイ素膜を用いる場合、下地膜１０３のうち半導体層１０８（エッチングによって半導体層１１６になる前のパターン）にもマスク膜１１４にも覆われていない部分のみが薄くなる。この結果、下地膜１０３に、１０～２０ｎｍ程度またはそれ以下の段差が生じる。この段差は十分に小さいため、ゲート絶縁膜のカバレッジに与える影響は小さい。
　なお、特にゲート絶縁膜が薄い場合、半導体層の端部に段差があると、上記のような小さい段差であっても、カバレッジに影響を与える可能性がある。これに対し、本実施形態では、図示するように、下地膜１０３が掘れることによる段差は、半導体層１０７、１１６の端部から離れた位置に形成され、半導体層１０７、１１６の端部近傍にはほとんど生じない。具体的には、下地膜１０３のうち半導体層１０８から露出していた部分が削られることから、段差は、半導体層１１６の端部では生じず、エッチング前の半導体層１０８の端部で主に生じる。同様に、下地膜１０３のうちマスク膜１１４から露出していた部分が削られることから、半導体層１０７の端部では段差が生じない。このように、ｎ型およびｐ型ＴＦＴの何れの半導体層１０７、１１６の端部においても、下地膜１０３の掘れによる段差が生じないので、ゲート絶縁膜が薄い場合でも、半導体層１０７、１１６をより確実に被覆することできる。
　次いで、マスク膜１１４、１１５を除去する。このようにして、図７（ｆ）に示すように、傾斜部のドーピング状態の異なる半導体層１０７、１１６が得られる。
　この後、図７（ｇ）に示すように、半導体層１０７、１１６上にゲート絶縁膜１１７、ゲート電極膜１１８を形成する。また、この断面図には図示できないが、半導体層１０７にｎ型不純物をドープして、ソース・ドレイン領域を形成する。同様に、半導体層１１６にｐ型不純物をドープして、ソース・ドレイン領域を形成する。続いて、ゲート電極膜１１８の上に、層間絶縁膜１１９、１２０を形成する。ここでは、窒化ケイ素膜を下層１１９とし、酸化ケイ素膜を上層１２０とする積層構造の層間絶縁膜を形成する。
　さらに、この断面図には図示できないが、層間絶縁膜１２０上に、各ＴＦＴのソース電極およびドレイン電極を設ける。ソース電極は、層間絶縁膜１１９、１２０およびゲート絶縁膜１１７に設けられたコンタクトホール内で、それぞれのＴＦＴのソース領域と接続させる。同様に、ドレイン電極は、層間絶縁膜１１９、１２０およびゲート絶縁膜１１７に設けたコンタクトホール内で、それぞれのＴＦＴのドレイン領域と接続させる。このようにして、ｎ型ＴＦＴおよびｐ型ＴＦＴを得る。
　この後、ｎ型ＴＦＴおよびｐ型ＴＦＴを覆うように樹脂層１２１を形成する。また、本実施形態では、樹脂層１２１の上に画素電極膜１２２を形成する。図示していないが、画素電極膜１２２は、樹脂層１２１に設けたコンタクトホール内で、ｎ型ＴＦＴのドレイン電極およびｐ型ＴＦＴのソース電極に電気的に接続される。
　なお、図７に示すプロセスにおいて、必要に応じて、ｎ型ＴＦＴとｐ型ＴＦＴとの閾値電圧Ｖｔｈを個別に制御するために、各ＴＦＴの半導体層１０７、１１６にｐ型不純物をドーピング（チャネルドープ）してもよい。このとき、半導体層１０７、１１６の何れか一方に選択的にチャネルドープを行ったり、あるいは、別々にチャネルドープを行うことにより、これらの半導体層１０７、１１６の主部のｐ型不純物濃度を異ならせてもよい。
　本実施形態によると、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧－電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
　本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
　また、特許文献１に記載された方法では、ｎ型ＴＦＴの寄生トランジスタに起因する「コブ（バンプ）」の発生を抑えることはできるが、ゲート絶縁膜を薄くすることができないので、ｎ型ＴＦＴの閾値電圧Ｖｔｈを十分に低くすることが困難である。特許文献１では、図５０に示すマスク層２４４ｎ、２４４ｐをゲート絶縁膜の下層として使用する。このため、ゲート絶縁膜は２層構造となり、このうちの上層の絶縁膜のみで半導体層の側面をカバーする必要がある。従って、ゲート絶縁膜の合計厚さを低減することは難しい。なお、マスク層２４４ｎ、２４４ｐをゲート絶縁膜として用いずに、除去することもできる。しかしながら、その場合には、マスク層（酸化ケイ素層）２４４ｎ、２４４ｐのエッチングの際に、同じ材料からなる下地膜も大きく掘れることになる。例えば下地膜の表層部は、マスク層２４４ｎ、２４４ｐの厚さと同程度以上、例えば４０ｎｍ以上の厚さで掘れる。この結果、半導体層の端部において、半導体層と下地膜との段差が拡大する。このような段差をゲート絶縁膜で確実に被覆するためには、ゲート絶縁膜をさらに厚くする必要がある。
　これに対し、本実施形態によると、特許文献１のような２層構造のゲート絶縁膜を形成する必要がないので、ゲート絶縁膜１１７を、特許文献１のゲート絶縁膜よりも大幅に薄くできる。また、半導体層１０８のエッチング工程において、半導体層（Ｓｉ層）１０８と下地膜（例えば酸化ケイ素層）１０３との間で十分なエッチング選択比を確保できる。従って、下地膜１０３の表層部が同時にエッチングされて、半導体層１１６のパターンと、その周辺の下地膜１０３との段差が拡大することを抑制できる。この結果、ゲート絶縁膜１１７で段差をより確実に被覆することが可能になるので、ゲート絶縁膜１１７を厚くする必要がない。
　このように、ゲート絶縁膜１１７を他工程の制約無く形成できるため、ゲート絶縁膜１１７を従来よりも薄膜化できる。また、ゲート絶縁膜１１７の厚さを、高い自由度で設定できるので、求められるデバイスに最適な厚さに設定することが可能である。
　ゲート絶縁膜１１７の厚さは、半導体層１０７、１１６の厚さ以下であることが好ましい。例えば、ゲート絶縁膜１１７の厚さは２５ｎｍ以上５０ｎｍ以下に設定されることが好ましい。これにより、各ＴＦＴの閾値電圧Ｖｔｈを効果的に低減できるので、半導体装置の駆動電圧をより小さく抑えることが可能になる。
　ここで、ｐ型およびｎ型ＴＦＴの半導体層におけるｐ型不純物濃度の大小関係を説明する。以下の説明では、ｎ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｎ－ｅ、主部のｐ型不純物濃度をＣｎ－ｍとし、ｐ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｐ－ｅ、主部のｐ型不純物濃度をＣｐ－ｍとする。なお、ここでいう「主部のｐ型不純物濃度」とは、半導体層の主部のうちチャネル領域となる領域（ソース・ドレイン領域を除く領域）のｐ型不純物濃度である。また、「傾斜部のうち寄生トランジスタとして動作し得る部分」とは、傾斜部のうちチャネル領域の縁部に位置する部分、すなわち、ゲート電極と重なっている部分を指すものとする。
　上述してきたように、ｎ型ＴＦＴの寄生トランジスタがＴＦＴ特性に与える影響を抑えるためには、
       Ｃｎ－ｅ＞Ｃｎ－ｍ　　（１）
であることが必要である。また、ｎ型およびｐ型ＴＦＴにおいて、閾値電圧を制御する目的で、半導体層にｐ型不純物をドープ（チャネルドープ）してもよい。ただし、ゲート電圧Ｖｇがゼロのときに何れのＴＦＴもオフ状態となるように閾値電圧を調整するためには、
       Ｃｎ－ｍ＞Ｃｐ－ｍ　　（２）
であることが好ましい。（１）および（２）式をまとめると、下記のようになる。
       Ｃｎ－ｅ＞Ｃｎ－ｍ＞Ｃｐ－ｍ　　（３）
さらに、ｐ型ＴＦＴの傾斜部のｐ型不純物濃度が高すぎると、ｐ型ＴＦＴの寄生トランジスタがＴＦＴ特性に与える影響が大きくなる。これを抑制するためには、
       Ｃｐ－ｅ＜Ｃｎ－ｅ　　（４）
であることが好ましい。より好ましくは、
       Ｃｐ－ｅ≦Ｃｐ－ｍ　　（５）
である。
　本実施形態を適用することにより、ｎ型ＴＦＴの閾値電圧Ｖｔｈを従来よりも大幅に低減できる。従来のｎ型ＴＦＴでは、ゲート絶縁膜の厚さが７０ｎｍのとき、ｎ型ＴＦＴの閾値電圧の下限は１．３Ｖであった。これに対し、本実施形態では、ｎ型半導体層の傾斜部にｐ型不純物を導入することによって、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．８Ｖまで、従来よりも０．５Ｖも低減できる。また、ゲート絶縁膜１１７の厚さが４０ｎｍのとき、従来のｎ型ＴＦＴの閾値電圧の下限は０．９Ｖであるが、本実施形態では、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．５Ｖまで低減できる。さらに、本実施形態によると、ゲート絶縁膜を例えば４０ｎｍ以下に薄くしても、信頼性を確保できる。
　本実施形態の半導体装置は、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用される。画像メモリを備えた表示装置では、表示データが変わらないとデータの転送が不要のため、消費電力を極めて低くできる。このような表示装置の画像メモリとして、本実施形態における半導体装置（ＳＲＡＭ回路あるいはＤＲＡＭ回路など）を用いると、表示装置の消費電力をさらに低く抑えることができる。具体的には、パネル駆動電圧を従来よりも大幅に低く（例えば２Ｖ未満）抑えることが可能となる。この結果、例えば、昇圧回路を設けることなく、ボタン電池等によって駆動させることが可能となる（３Ｖ駆動）。このような表示装置は、例えば常時表示を行う用途にも好適に使用され得る。
　（第２実施形態）
　本発明による第２実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１を参照しながら前述した第１実施形態の半導体装置と同様の構成を有する。また、第１実施形態と同様に、ｎ型ＴＦＴの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｎ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
　ただし、本実施形態と第１実施形態とは、製造方法が異なっている。具体的には、第１実施形態では、ｐ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行うのに対し、本実施形態では、ｎ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行う。このため、各ＴＦＴの傾斜部におけるｐ型不純物のドーピング状態は、第１実施形態の半導体装置におけるドーピング状態と異なっている。
　以下、本実施形態の半導体装置の製造方法の概略を説明する。
　図９～図１２は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。Ａ－Ａ’線はチャネル幅方向と平行である。また、図９～図１２では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
　まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）２３、２４を形成する。次いで、マスク膜２３、２４をマスクとして、半導体膜のパターニングを行う。これにより、図９（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層２１と、ｐ型ＴＦＴの活性層となる半導体層２２とを得る。半導体層２１、２２は、それぞれ、マスク膜２３、２４で覆われた主部２１ｍ、２２ｍと、主部２１ｍ、２２ｍの周縁に位置し、マスク膜２３、２４で覆われていない傾斜部２１ｅ、２２ｅとを有している。図示する例では、主部２１ｍ、２２ｍの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。
　なお、このとき、半導体層２２は、ｐ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層２１は、少なくともチャネルに垂直な方向（チャネル幅方向）に、ｎ型ＴＦＴの活性層となるパターン（最終形態）よりも大きくなるように加工されている。
　次に、図１０（ａ）および（ｂ）に示すように、マスク膜２３、２４を除去し、半導体層２１の主部２１ｍの一部を覆うマスク膜２５と、半導体層２２の全体を覆うマスク膜２６とを新たに形成する。図示する例では、マスク膜２５は、半導体層２１よりもチャネル方向に長く、チャネル幅方向に短いパターンを有する。マスク膜２５は、傾斜部２１ｅのうちチャネル方向に延びる部分を露出するように配置される。なお、マスク膜２５は、傾斜部２１ｅのうち寄生トランジスタとして動作し得る部分を露出する開口部を有していればよく、マスク膜２５の形状や大きさは図示する例に限定されない。
　続いて、図１１（ａ）および（ｂ）に示すように、マスク膜２５、２６をマスクとして、半導体層２１のエッチングを行う。これにより、半導体層２１のうちマスク膜２５で覆われていない部分がエッチングされる。本実施形態では、このエッチング工程により、傾斜部２１ｅのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部２７ｅが形成される。このようにして、最終形態に加工された半導体層２７を得る。
　次いで、マスク膜２５、２６をマスクとして、半導体層２７にｐ型不純物（例えばボロン）を注入する。ｐ型不純物は、半導体層２７のマスク膜２５で覆われていない部分（傾斜部２７ｅ）のみに選択的に導入される。半導体層２７のうちマスク膜２５で覆われた主部２７ｍ、および、半導体層２２には、ｐ型不純物は注入されない。この後、マスク膜２５、２６を除去する。
　これにより、図１２（ａ）および（ｂ）に示すように、得られた半導体層２７では、半導体層２７の傾斜部２７ｅの一部に、主部２７ｍよりも高い濃度でｐ型不純物が含まれている。図示する例では、傾斜部２７ｅのうちチャネル方向に延びる部分のみに、主部２７ｍよりも高い濃度でｐ型不純物が含まれている。傾斜部２７ｅのうち半導体層２７のチャネル幅方向に延びる部分のｐ型不純物濃度は、主部２７ｍのｐ型不純物濃度と同程度である。一方、半導体層２２では、主部２２ｍおよび傾斜部２２ｅのｐ型不純物濃度は同程度である。
　このようにして、半導体層２７の傾斜部２７ｅのうち少なくとも寄生トランジスタとして動作し得る部分に、半導体層２７の主部２７ｍ、半導体層２２の主部２２ｍ、および半導体層２２の傾斜部２２ｅよりも高い濃度でｐ型不純物を導入することができる。
　なお、図示しないが、半導体層２７にｐ型不純物をさらに導入し、半導体層２７の主部２７ｍのｐ型不純物濃度を、半導体層２２の主部２２ｍのｐ型不純物濃度よりも高めることが好ましい。これにより、半導体層２７を用いたｎ型ＴＦＴの電圧－電流特性を、ゲート電圧Ｖｇが増加する方向にシフトさせることができる。よって、ゲート電圧Ｖｇがゼロのときにｎ型ＴＦＴがオフ状態となるように調整できる。
　この後、図示しないが、半導体層２７、２２の上に、ゲート絶縁膜およびゲート電極を設ける。また、半導体層２７の一部にｎ型不純物を導入して、ソースおよびドレイン領域を形成し、半導体層２２の一部にｐ型不純物を導入して、ソースおよびドレイン領域を形成する。さらに、ソースおよびドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を設ける。これにより、半導体層２７を活性層とするｎ型ＴＦＴ、および半導体層２２を活性層とするｐ型ＴＦＴを得る。
　以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
　図１３（ａ）～（ｇ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図７と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図１３（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜２０４を形成する。次いで、結晶質半導体膜２０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）２０５、２０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。
　次いで、図１３（ｂ）に示すように、マスク膜２０５、２０６をマスクとして、結晶質半導体膜２０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層２０７と、ｐ型ＴＦＴの活性層となる半導体層２０８とを得る。ただし、半導体層２０７は、ｎ型ＴＦＴの活性層となる半導体層の最終形態よりもチャネル幅方向に大きいパターンを有している。また、ここでは、半導体層２０７、２０８の厚さを例えば５０ｎｍとする。
　この後、図１３（ｃ）に示すように、マスク膜２０５、２０６を除去し、半導体層２０７の一部を覆うマスク膜２０９と、半導体層２０８の全体を覆うマスク膜２１０とを新たに形成する。マスク膜２０９は、半導体層２０７の傾斜部２０７ｅのうち寄生トランジスタとして動作し得る部分が露出されるように配置されればよい。従って、半導体層２０７の傾斜部２０７ｅの全体を露出するように配置されてもよいし、図１０（ｂ）を参照しながら前述したように、傾斜部２０７ｅのうちチャネル方向に延びる部分のみを露出するように配置されてもよい。
　次いで、図１３（ｄ）に示すように、マスク膜２０９、２１０をマスクとして、半導体層２０７のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層２１１を得る。
　本実施形態では、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層２０７のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）２０７と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層２０７にもマスク膜２０９、２１０にも覆われていない部分が掘れてしまうことを防止できる。
　この状態で、図１３（ｅ）に示すように、マスク膜２０９、２１０の上方から低濃度でｐ型不純物２１２をドープする。ここでは、ｐ型不純物２１２としてボロンを用いる。このときのボロン２１２の注入条件として、例えば加速電圧を５～２０ｋＶとし、ドーズ量を５×１０11～１×１０13ｃｍ-2とする。
　これにより、半導体層２１１のうちマスク膜２０９からはみ出ている部分（傾斜部）２１１ｅのみにｐ型不純物２１２が選択的に注入される。半導体層２１１のうちマスク膜２０９で覆われている部分（主部）２１１ｍ、および半導体層２０８にはｐ型不純物２１２は注入されない。
　次いで、マスク膜２０９、２１０を除去する。このようにして、図１３（ｆ）に示すように、傾斜部のドーピング状態の異なる半導体層２１１、２０８が得られる。
　この後、図１３（ｇ）に示すように、ゲート絶縁膜１１７、ゲート電極膜１１８、ソース・ドレイン領域、層間絶縁膜１１９および１２０、ソースおよびドレイン電極、樹脂層１２１、画素電極膜１２２を形成する。これらの膜および領域は、図７（ｇ）を参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。
　なお、図１３に示すプロセスにおいて、必要に応じて、ｎ型ＴＦＴとｐ型ＴＦＴとの閾値電圧Ｖｔｈを個別に制御するために、各ＴＦＴの半導体層２１１、２０８の主部にｐ型不純物をドーピング（チャネルドープ）してもよい。このとき、半導体層２１１、２０８の何れか一方に選択的にチャネルドープを行ったり、あるいは、別々にチャネルドープを行うことにより、これらの半導体層２１１、２０８の主部のｐ型不純物濃度を異ならせてもよい。
　本実施形態によると、第１実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧－電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
　また、本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
　さらに、第１実施形態と同様に、例えば特許文献１に記載された方法と比べて、ゲート絶縁膜１１７を薄くできるので、閾値電圧Ｖｔｈを効果的に低減できる。ゲート絶縁膜１１７の厚さの好ましい範囲は、第１実施形態で説明した範囲と同じである。
　本実施形態を適用することにより、ｎ型ＴＦＴの閾値電圧Ｖｔｈを従来よりも大幅に低減できる。従来のｎ型ＴＦＴでは、ゲート絶縁膜の厚さが７０ｎｍのとき、ｎ型ＴＦＴの閾値電圧の下限は１．３Ｖであった。これに対し、本実施形態では、ｎ型半導体層の傾斜部にｐ型不純物を導入することによって、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．８Ｖまで、従来よりも０．５Ｖも低減できる。また、ゲート絶縁膜１１７の厚さが４０ｎｍのとき、従来のｎ型ＴＦＴの閾値電圧の下限は０．９Ｖであるが、本実施形態では、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限を０．５Ｖまで低減できる。さらに、本実施形態によると、ゲート絶縁膜を例えば４０ｎｍ以下に薄くしても、信頼性を確保できる。
　本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。例えば、本実施形態の半導体装置をメモリ回路に適用すると、パネル駆動電圧を従来よりも大幅に低く（例えば２Ｖ未満）抑えることが可能となる。この結果、例えば、昇圧回路を設けることなく、ボタン電池等によって駆動させることが可能となる（３Ｖ駆動）。
　（第３実施形態）
　本発明による第３実施形態の半導体装置を説明する。本実施形態では、ｎ型およびｐ型ＴＦＴの半導体層が、ソース・ドレイン領域の幅よりもチャネル幅の小さいパターン（いわゆる「ドッグボーンパターン」）を有する点で、前述の実施形態と異なっている。
　前述の実施形態では、ｎ型およびｐ型ＴＦＴの活性層となる島状半導体層が、長方形のパターンを有している。しかし、実際の回路、特に画素に内蔵されるＳＲＡＭ回路やＤＲＡＭ回路などのメモリ回路においては、チャネル幅の小さいパターンを有する島状半導体層が多く使用される。この場合、島状半導体層のうちコンタクトホールを形成する領域のチャネル幅方向の幅よりも、チャネル領域の幅（チャネル幅Ｗ）の方が小さくなる。すなわち、半導体層のパターンは、ソース領域とドレイン領域との間に、くびれ部を有する。「くびれ部」とは、その幅が他の部分の幅よりも狭くなっている部分を指す。本明細書では、くびれ部を有するパターンを、「ドッグボーンパターン」と称する。
　図１４（ａ）は、本実施形態の半導体装置におけるｎ型ＴＦＴおよびｐ型ＴＦＴの模式的な平面図である。図１４（ｂ）は、図１４（ａ）の平面図に示すＩＶ－ＩＶ’線に沿った断面図である。図１４（ｃ）および（ｄ）は、それぞれ、図１４（ａ）の平面図に示すＶ－Ｖ’線およびＶＩ－ＶＩ’線に沿った断面図である。Ｖ－Ｖ’線およびＶＩ－ＶＩ’線はチャネル方向に垂直であり、ＩＶ－ＩＶ’線はチャネル方向に平行である。簡単のため、図１（ａ）～（ｄ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
　本実施形態の半導体装置は、ｎ型ＴＦＴ３００およびｐ型ＴＦＴ４００を備えている。ｎ型ＴＦＴ３００は、ソース・ドレイン領域と、その間に位置するチャネル領域とを含む半導体層３１を有している。ソースおよびドレイン領域は、コンタクト部９（ｎ）、１０（ｎ）を介して、半導体層３１の上方にあるソース電極およびドレイン電極にそれぞれ接続されている。半導体層３１の上には、チャネル領域と重なるようにゲート電極Ｇ（ｎ）が設けられている。また、基板１の上方から見て、半導体層３１のパターンは、ソース領域とドレイン領域との間にくびれ部３２を有している（図１４（ａ））。くびれ部３２のチャネル幅方向の幅は、ソースおよびドレイン領域のチャネル幅方向の最大幅よりも小さい。チャネル領域は、くびれ部３２に形成されている。
　ｐ型ＴＦＴ４００も、ｎ型ＴＦＴ３００と同様に、ソース・ドレイン領域と、その間に位置するチャネル領域とを含む半導体層３５を有している。ソースおよびドレイン領域は、コンタクト部９（ｐ）、１０（ｐ）を介して、半導体層３５の上方にあるソース電極およびドレイン電極にそれぞれ接続されている。半導体層３５の上には、チャネル領域と重なるようにゲート電極Ｇ（ｐ）が設けられている。基板１の上方から見て、半導体層３５のパターンは、ソース領域とドレイン領域との間にくびれ部３６を有している。チャネル領域は、くびれ部３６に形成されている。
　ｎ型ＴＦＴ３００およびｐ型ＴＦＴ４００の半導体層３１、３５では、くびれ部３２、３６の幅がチャネル幅Ｗとなる。本実施形態の半導体装置を、例えば画素に内蔵されるメモリ回路に用いる場合には、消費電流の抑制に対しオフ動作時のリーク電流を最小限に抑えるためにチャネル幅Ｗを小さく抑えることが好ましい。チャネル幅Ｗは、例えば３～４μｍ程度である。一方、ソース・ドレイン領域のうちコンタクト部が配置される領域のチャネル幅方向の幅は、コンタクトホールの幅（例えば４μｍ）よりも大きく、例えば８μｍである。
　本実施形態でも、半導体層３１、３５は、それぞれ、傾斜部３１ｅ、３５ｅと、主部３１ｍ、３５ｍとを有している。ｎ型ＴＦＴ３００において、傾斜部３１ｅのうち少なくともゲート電極Ｇ（ｎ）と重なっている部分には、半導体層３１の主部３１ｍ、半導体層３５の主部３５ｍよりも高い濃度でｐ型不純物が導入されている。図示する例では、傾斜部３１ｅの全体に、そのような高濃度でｐ型不純物が導入されている。一方、半導体層３５の傾斜部３５ｅのうちゲート電極Ｇ（ｐ）と重なっている部分のｐ型不純物濃度は、傾斜部３１ｅのｐ型不純物濃度よりも低い。図示する例では、半導体層３５の傾斜部３５ｅのうちくびれ部に位置する部分のｐ型不純物濃度は、傾斜部３１ｅのｐ型不純物よりも低い。傾斜部３５ｅのうちくびれ部に位置する部分のｐ型不純物濃度は、例えば主部３５ｍのｐ型不純物濃度と同程度であってもよい。
　なお、半導体層３５の傾斜部３５ｅのうち、ゲート電極Ｇ（ｐ）と重なっていない部分には、半導体層３１の傾斜部３１ｅと同程度の高い濃度でｐ型不純物が導入されていてもよい。例えば、半導体層３５のうちくびれ部３６の縁部に位置しない部分に高濃度でｐ型不純物が導入されても、この部分は寄生トランジスタとして動作しないため、ＴＦＴ特性に影響を与えない。
　なお、本実施形態における半導体層３１、３５のドーピング状態は、上記の状態に限定されない。本実施形態では、ｎ型ＴＦＴ３００において、半導体層３１の傾斜部３１ｅのうち少なくともゲート電極Ｇ（ｎ）と重なる部分（チャネル領域の縁部に位置する部分）、すなわち寄生トランジスタとして動作し得る部分のｐ型不純物濃度Ｃｎ－ｅが、主部３１ｍ、３５ｍのｐ型不純物濃度Ｃｎ－ｍ、Ｃｐ－ｍよりも高ければよい。また、ｐ型ＴＦＴ４００においては、半導体層３５の傾斜部３５ｅのうち少なくともゲート電極Ｇ（ｐ）と重なる部分、すなわち寄生トランジスタとして動作し得る部分のｐ型不純物濃度Ｃｐ－ｅが、上記濃度Ｃｎ－ｅよりも低ければよい。
　本実施形態でも、前述の実施形態と同様に、ｎ型ＴＦＴ３００およびｐ型ＴＦＴ４００の何れにおいても、傾斜部３１ｅ、３５ｅの特性（寄生トランジスタの特性）がＴＦＴ特性に与える影響を抑制できる。従って、ゲート電圧Ｖｇがゼロのときに何れもＴＦＴもオフ状態にすることが容易となる。また、プロセス条件を調整することにより、これらのＴＦＴの駆動電圧を低く抑えることが可能になる。
　次に、本実施形態の半導体装置の製造方法の一例を説明する。本実施形態の製造方法は、図２～図７を参照しながら前述した第１実施形態の製造方法と同様に、２回のエッチング工程によって、ｐ型ＴＦＴの半導体層のパターニングを行う。ただし、第１実施形態では、２回目のエッチング工程で、ｐ型ＴＦＴの半導体層の両端部を除去したが、本実施形態では、２回目のエッチング工程で、長方形パターンを有する半導体層に、くびれ部を形成する。
　図１５～図２０は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。Ａ－Ａ’線はチャネル幅方向と平行である。図１５～図２０では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
　まず、図１５（ａ）および（ｂ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜３０４を形成する。次いで、結晶質半導体膜３０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）３０５、３０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。ただし、本実施形態では、マスク膜３０５は、ドッグボーンパターンを有し、マスク膜３０６は、長方形パターンを有する。
　次いで、図１６（ａ）および（ｂ）に示すように、マスク膜３０５、３０６をマスクとして、結晶質半導体膜３０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層３０７と、ｐ型ＴＦＴの活性層となる半導体層３０８とを得る。半導体層３０７はドッグボーンパターンを有し、半導体層３０８は長方形パターンを有する。半導体層３０８のうちチャネル領域となる領域の幅は、ｐ型ＴＦＴの半導体層の最終形態のチャネル幅よりも大きい。また、ここでは、半導体層３０７、３０８の厚さを例えば５０ｎｍとする。
　この状態で、図１７（ａ）および（ｂ）に示すように、マスク膜３０５、３０６の上方から低濃度でｐ型不純物３０９をドープする。ここでは、ｐ型不純物３０９としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層３０７、３０８のうちマスク膜３０５、３０６からはみ出ている部分（傾斜部）３０７ｅ、３０８ｅのみにｐ型不純物３０９が注入される。半導体層３０７、３０８のうちマスク膜３０５、３０６で覆われている部分（主部）３０７ｍ、３０８ｍにはｐ型不純物３０９は注入されない。
　続いて、図１８（ａ）および（ｂ）に示すように、マスク膜３０５、３０６を除去した後、半導体層３０７、３０８の上に、新たにマスク膜３１１を形成する。半導体層３０７の全体はマスク膜３１１で覆われる。また、半導体層３０８のうちチャネル領域となる領域の周縁に位置する部分のみがマスク膜３１１から露呈する。なお、マスク膜３１１のパターンは特に限定されない。マスク膜３１１は、半導体層３０８の傾斜部３０８ｅのうち寄生トランジスタとして動作し得る部分と、主部３０８ｍのうち寄生トランジスタとして動作し得る部分の近傍に位置する部分とが露出されるように配置されればよい。
　この後、図１９（ａ）および（ｂ）に示すように、マスク膜３１１をマスクとして、半導体層３０８のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層３１２を得る。このエッチングによって、半導体層３０８のうち、ｐ型不純物が注入された傾斜部３０８ｅの一部（少なくとも寄生トランジスタとして動作し得る部分）が除去され、くびれ部が形成される。従って、得られた半導体層３１２は、ドッグボーンパターンを有している。
　本実施形態でも、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層３０８のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）３０８と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層３０８にもマスク膜３１１にも覆われていない部分が掘れてしまうことを防止できる。
　次いで、マスク膜３１１を除去する。このようにして、図２０（ａ）および（ｂ）に示すように、傾斜部のドーピング状態の異なる半導体層３０７、３１２が得られる。半導体層３０７では、傾斜部３０７ｅの全体に、主部３０７ｍおよび半導体層３１２よりも高い濃度でｐ型不純物が導入されている。半導体層３１２では、傾斜部３１２ｅのうちくびれ部に位置する部分のｐ型不純物濃度は、主部３１２ｍのｐ型不純物濃度と略等しい。また、傾斜部３１２ｅのうちくびれ部以外に位置する部分には、主部３０７ｍおよび半導体層３１２よりも高い濃度でｐ型不純物が導入されている。図示する状態では、傾斜部３１２ｅのうちくびれ部以外に位置する部分のｐ型不純物濃度は、半導体層３０７の傾斜部３０７ｅのｐ型不純物濃度と略等しいが、この工程の後、半導体層３０７の全体にさらにｐ型不純物を導入して、閾値電圧を調整してもよい。
　この後、図示しないが、図７（ｇ）を参照しながら前述した方法と同様の方法で、ｎ型およびｐ型ＴＦＴを完成させる。
　本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧－電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
　また、本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
　さらに、第１実施形態と同様に、例えば特許文献１に記載された方法と比べて、ゲート絶縁膜１１７を薄くできるので、閾値電圧Ｖｔｈを効果的に低減できる。ゲート絶縁膜１１７の厚さの好ましい範囲は、第１実施形態で説明した範囲と同じである。
　本実施形態を適用することにより、半導体装置の信頼性を確保しつつ、駆動電圧を低く抑えることができる。
　さらに、本実施形態によると、第１実施形態よりも効率的に素子を集積化できるというメリットがある。従って、回路面積を小さくすることが可能になる。この理由を、図面を参照しながら説明する。
　図２１（ａ）～（ｃ）は、それぞれ、第１実施形態の半導体装置の製造工程を示す平面図であり、図２２（ａ）～（ｃ）は、それぞれ、本実施形態の半導体装置の製造工程を示す平面図である。
　第１の実施形態では、図２１（ａ）に示すように、マスク膜１３およびマスク膜１４を隣接して配置する。このとき、マスク膜１３とマスク膜１４との間隔（レジスト間の最小スペース幅）Ｓ１は、露光機の能力で決まる。Ｓ１は、露光機の最小線幅以上となるように設計される。回路面積を縮小するためには、Ｓ１は最小線幅であることが望ましく、一般的な３μｍステッパを使用する場合には、Ｓ１は３μｍとなる。
　この後、図２１（ｂ）に示すように、マスク膜１３、１４を除去して、新たなマスク膜１８、１９を形成する。このときも、マスク膜１８とマスク膜１９との間の間隔Ｓ２は、露光機の最小線幅（例えば３μｍ）以上となるように設計される。
　この結果、図２１（ｃ）に示すように、ｎ型ＴＦＴの半導体層の主部１１ｍと、ｐ型ＴＦＴの半導体層の主部２０ｍとの間隔Ｓ３は、例えば４．５μｍ以上となる。
　一方、本実施形態では、図２２（ａ）に示すように、ドッグボーンパターンを有するマスク膜３０５と、長方形パターンを有するマスク膜３０６とを隣接して配置する。マスク膜３０５とマスク膜３０６との間隔Ｓ１は、露光機の最小線幅（３μｍ）以上となるように設計される。
　この後、図２２（ｂ）に示すように、マスク膜３０５、３０６を除去して、新たなマスク膜３１１を形成する。本実施形態では、マスク膜３１１に開口部を設けるだけであり、露光機の最小線幅による制約を受けずに、マスク膜３１１を設計できる。
　この結果、図２２（ｃ）に示すように、ｎ型ＴＦＴの主部３０７ｍとｐ型ＴＦＴの主部３１２ｍとの間隔はＳ１のまま（例えば３μｍ）である。従って、素子間隔を小さくできるので、素子間隔の縮小、回路面積の縮小および高集積化を図ることができる。
　本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。また、画像の高精細化のためには、一画素内のメモリ回路の面積をより小さくすることが要求される。このため、本実施形態を適用すると、隣接するＴＦＴの半導体層の間隔を狭くできるので、メモリ回路の面積をより効果的に低減できる。
　（第４実施形態）
　本発明による第４実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１４を参照しながら前述した第３実施形態の半導体装置と同様の構成を有する。本実施形態でも、ｎ型ＴＦＴの半導体層の傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｎ型ＴＦＴの主部およびｐ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
　ただし、本実施形態と第３実施形態とは、製造方法が異なっている。具体的には、第３実施形態では、ｐ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行うのに対し、本実施形態では、ｎ型ＴＦＴの半導体層のパターニングを２回のエッチング工程で行う。このため、各ＴＦＴの傾斜部におけるｐ型不純物のドーピング状態は、第３実施形態の半導体装置におけるドーピング状態と異なっている。
　以下、本実施形態の半導体装置の製造方法の一例を説明する。本実施形態の製造方法は、図９～図１３を参照しながら前述した第２実施形態の製造方法と同様に、２回のエッチング工程によって、ｎ型ＴＦＴの半導体層のパターニングを行う。ただし、第２実施形態では、２回目のエッチング工程で、ｎ型ＴＦＴの半導体層の両端部を除去したが、本実施形態では、２回目のエッチング工程で、長方形パターンを有する半導体層に、くびれ部を形成する。
　図２３～図２８は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。Ａ－Ａ’線はチャネル幅方向と平行である。図２３～図２８では、同一基板上に形成された単一のｎ型ＴＦＴおよび単一のｐ型ＴＦＴのみを図示しているが、これらのＴＦＴは同一基板上に複数個形成されていてもよい。
　まず、図２３（ａ）および（ｂ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜４０４を形成する。次いで、結晶質半導体膜４０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）４０５、４０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。ただし、本実施形態では、マスク膜４０６は、ドッグボーンパターンを有し、マスク膜４０５は、長方形パターンを有する。
　次いで、図２４（ａ）および（ｂ）に示すように、マスク膜４０５、４０６をマスクとして、結晶質半導体膜４０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層４０７と、ｐ型ＴＦＴの活性層となる半導体層４０８とを得る。この後、マスク膜４０５、４０６を除去する。半導体層４０８はドッグボーンパターンを有し、半導体層４０７は長方形パターンを有する。半導体層４０７のうちチャネル領域となる領域の幅は、ｐ型ＴＦＴの半導体層の最終形態のチャネル幅よりも大きい。また、ここでは、半導体層４０７、４０８の厚さを例えば４０ｎｍとする。
　続いて、図２５（ａ）および（ｂ）に示すように、半導体層４０７、４０８の上に、新たにマスク膜４０９を形成する。半導体層４０８の全体はマスク膜４０９に覆われる。また、半導体層４０７のうちチャネル領域となる領域の周縁に位置する部分のみがマスク４０９から露呈する。なお、マスク膜４０９のパターンは特に限定されない。マスク膜４０９は、半導体層４０７の傾斜部４０７ｅのうち寄生トランジスタとして動作し得る部分と、主部４０７ｍのうち上記部分の近傍に位置する部分とが露出されるように配置されればよい。
　この後、図２６（ａ）および（ｂ）に示すように、マスク膜４０９をマスクとして、半導体層４０７のエッチングを行う。これにより、ｎ型ＴＦＴの活性層となる半導体層４１０を得る。このエッチングによって、半導体層４０７の傾斜部４０７ｅの一部が除去され、くびれ部が形成される。得られた半導体層４１０は、ドッグボーンパターンを有している。
　本実施形態でも、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層４０７のエッチングを行う。このエッチング工程では、半導体層（Ｓｉ層）４０７と、下地膜１０３の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜１０３のうち、半導体層４０７にもマスク膜４０９にも覆われていない部分が掘れてしまうことを防止できる。
　この状態で、図２７（ａ）および（ｂ）に示すように、マスク膜４０９の上方から低濃度でｐ型不純物４１１をドープする。ここでは、ｐ型不純物４１１としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層４１０のうちマスク膜４０９から露出している部分、すなわち半導体層４１０の傾斜部４１０ｅのうちくびれ部の周縁に位置する部分のみに、ｐ型不純物４１１が注入される。半導体層４１０のうちマスク膜４０９で覆われている部分（主部）４１０ｍ、および、半導体層４０８の全体にはｐ型不純物４１１は注入されない。
　次いで、マスク膜４０９を除去する。このようにして、図２８（ａ）および（ｂ）に示すように、傾斜部のドーピング状態の異なる半導体層４１０、４０８が得られる。本実施形態では、半導体層４１０において、傾斜部４１０ｅのうちくびれ部に位置する部分には、主部４１０ｍおよび主部４０８ｍよりも高い濃度でｐ型不純物が導入されている。傾斜部４１０ｅのうちくびれ部以外に位置する部分のｐ型不純物濃度は、半導体層４１０の主部４１０ｍのｐ型不純物濃度と略等しい。一方、半導体層４０８においては、傾斜部４０８ｅのｐ型不純物濃度と主部４０８ｍのｐ型不純物濃度とは略等しい。なお、本実施形態でも、この工程の後に、半導体層４１０のみにｐ型不純物をさらに導入して、閾値電圧を制御してもよい。
　この後、図示しないが、図７（ｇ）を参照しながら前述した方法と同様の方法で、ｎ型およびｐ型ＴＦＴを完成させる。
　本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧－電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
　また、本実施形態の製造方法によると、半導体膜のパターニングを２回に分けて行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、ｎ型ＴＦＴおよびｐ型ＴＦＴの半導体層をそれぞれ作り分けることが可能になる。
　さらに、第１実施形態と同様に、例えば特許文献１に記載された方法と比べて、ゲート絶縁膜１１７を薄くできるので、閾値電圧Ｖｔｈを効果的に低減できる。ゲート絶縁膜１１７の厚さの好ましい範囲は、第１実施形態で説明した範囲と同じである。
　本実施形態を適用することにより、半導体装置の信頼性を確保しつつ、駆動電圧を低く抑えることができる。
　さらに、本実施形態によると、第２実施形態よりも効率的に素子を集積化できるというメリットがある。従って、回路面積を小さくすることが可能になる。この理由を、図面を参照しながら説明する。
　図２９（ａ）～（ｃ）は、それぞれ、第２実施形態の半導体装置の製造工程を示す平面図であり、図３０（ａ）～（ｃ）は、それぞれ、本実施形態の半導体装置の製造工程を示す平面図である。
　第２の実施形態では、図２９（ａ）に示すように、マスク膜２３およびマスク膜２４を隣接して配置する。このとき、マスク膜２３とマスク膜２４との間隔（レジスト間の最小スペース幅）Ｓ１は、露光機の能力で決まる。Ｓ１は、露光機の最小線幅以上となるように設計される。回路面積を縮小するためには、Ｓ１は最小線幅であることが望ましく、一般的な３μｍステッパを使用する場合には、Ｓ１は３μｍとなる。
　この後、図２９（ｂ）に示すように、マスク膜２３、２４を除去して、新たなマスク膜２５、２６を形成する。このときも、マスク膜２５およびマスク膜２６の間の間隔Ｓ２は、露光機の最小線幅（例えば３μｍ）以上となるように設計される。
　この結果、図２９（ｃ）に示すように、ｎ型ＴＦＴの半導体層の主部２７ｍと、ｐ型ＴＦＴの半導体層の主部２２ｍとの間隔Ｓ３は、例えば４．５μｍ以上となる。
　一方、本実施形態では、図３０（ａ）に示すように、ドッグボーンパターンを有するマスク膜４０５と、長方形パターンを有するマスク膜４０６とを隣接して配置する。マスク膜４０５とマスク膜４０６との間隔Ｓ１は、露光機の最小線幅（３μｍ）以上となるように設計される。
　この後、図３０（ｂ）に示すように、マスク膜４０５、４０６を除去して、新たなマスク膜４０９を形成する。本実施形態では、マスク膜４０９に開口部を設けるだけであり、露光機の最小線幅による制約を受けずに、マスク膜４０９を設計できる。
　この結果、図３０（ｃ）に示すように、ｎ型ＴＦＴの半導体層の主部４１０ｍとｐ型ＴＦＴの半導体層の主部４０８ｍとの間隔はＳ１のまま（例えば３μｍ）である。従って、素子間隔を小さくできるので、素子間隔の縮小、回路面積の縮小および高集積化を図ることができる。
　本実施形態の半導体装置は、第２実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路（画像メモリ）を備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。また、画像の高精細化のためには、一画素内のメモリ回路の面積をより小さくすることが要求される。このため、本実施形態を適用すると、隣接するＴＦＴの半導体層の間隔を狭くできるので、メモリ回路の面積をより効果的に低減できる。
　（第５実施形態）
　本発明による第５実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１を参照しながら前述した第１実施形態の半導体装置と同様の構成を有する。また、第１実施形態と同様に、ｎ型ＴＦＴの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｐ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
　本実施形態と第１実施形態とは、製造方法が異なっている。本実施形態でも、半導体層のパターニングを２回のエッチング工程によって行うが、２回目の半導体層のエッチング工程で使用するマスクを、グレートーンマスクを用いてハーフ露光を行うことによって形成する。これにより、製造工程数を大幅に増加させることなく、ｎ型ＴＦＴのチャネル領域に選択的にｐ型不純物をドープ（チャネルドープ）することができる。この結果、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを別個に制御できるので、回路特性をより安定化できる。
　以下、本実施形態の半導体装置の製造方法の概略を説明する。
　図３１～図３４Ａは、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。Ａ－Ａ’線はチャネル幅方向と平行である。
　まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）５１、５２を形成する。次いで、マスク膜５１、５２をマスクとして、半導体膜のパターニングを行う。これにより、図３１（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層５３と、ｐ型ＴＦＴの活性層となる半導体層５４とを得る。半導体層５３、５４は、それぞれ、マスク膜５１またはマスク膜５２で覆われた主部５３ｍ、５４ｍと、主部５３ｍ、５４ｍの周縁に位置し、マスク膜５１、５２で覆われていない傾斜部５３ｅ、５４ｅとを有している。
　なお、このとき、半導体層５３は、ｎ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層５４は、少なくともチャネルに垂直な方向（チャネル幅方向）に、ｐ型ＴＦＴの活性層となるパターン（最終形態）よりも大きくなるように加工されている。
　この状態で、マスク膜５１、５２の上方から、半導体層５３、５４にｐ型不純物（例えばボロン）６５を注入する。これにより、半導体層５３、５４のうちマスク膜５１、５２からはみ出している部分（傾斜部）５３ｅ、５４ｅのみに、ｐ型不純物６５が導入される。この後、マスク膜５１、５２を除去する。
　次いで、基板１の上にレジスト膜（図示せず）を塗布し、図３２（ａ）および（ｂ）に示すように、基板１の上方に、半透光部（グレートーン部）５７と遮光部５８とを有するグレートーンマスク５９を配置する。グレートーンマスク５９は、半透光部５７が半導体層５３の上方に位置し、遮光部５８が半導体層５４の上方に位置するように配置される。
　次いで、グレートーンマスク５９を用いてレジスト膜を露光し、半導体層５３の全体を覆うマスク膜５５と、半導体層５４の一部を覆うマスク膜５６とを形成する。
　本実施形態では、レジスト膜のうち半導体層５３の上方に位置する部分は半露光されるため、半導体層５３を覆うマスク膜５５は、半導体層５４の上方に形成されるマスク膜５６よりも薄くなる。また、マスク膜５６は、半導体層５４の傾斜部５４ｅのうちチャネル方向に延びる部分を露出するように配置される。
　この後、図３３（ａ）および（ｂ）に示すように、マスク膜５５、５６をマスクとして、半導体層５４のエッチングを行う。これにより、半導体層５４のうちマスク膜５６で覆われていない部分がエッチングされる。従って、ｐ型不純物が注入された傾斜部５４ｅのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部が形成される。このようにして、最終形態に加工された半導体層６０が得られる。
　続いて、図３４Ａ（ａ）および（ｂ）に示すように、アッシングによりマスク膜５５、５６のレジストを削り、マスク膜５５を除去する。一方、マスク膜５５よりも厚いマスク膜５６は、アッシングにより薄膜化されて、マスク膜６１として残る。この状態で、マスク膜６１の上方から、半導体層５３、６０にｐ型不純物（ボロン）６２を低濃度でドープする。
　これにより、ｎ型ＴＦＴの半導体層５３の主部５３ｍおよび傾斜部５３ｅのみにｐ型不純物６２が注入される。従って、ｐ型ＴＦＴとは別個にｎ型ＴＦＴの閾値電圧Ｖｔｈを選択的に制御できる。なお、傾斜部５３ｅには、図３２に示すドープ工程および本工程で、２回にわたってｐ型不純物が低濃度で注入されるので、そのｐ型不純物濃度はさらに高められる。一方、ｐ型ＴＦＴの半導体層６０のうちマスク膜６１で覆われていない部分（傾斜部６０ｅ）にもｐ型不純物が注入される。しかしながら、傾斜部６０ｅのｐ型不純物濃度は、ｎ型ＴＦＴの傾斜部５３ｅのｐ型不純物濃度よりも低く、ＴＦＴの動作上問題とならない。すなわち、傾斜部６０ｅの電圧－電流特性は、ｐ型ＴＦＴの特性に影響を与えるほど顕在化しない。
　この後、マスク膜６１を除去する。このようにして得られた半導体層５３、６０を図３４Ｂに示す。
　この後、例えば図７（ｇ）を参照しながら前述した方法と同様の方法で、半導体層５３、６０を用いて、ｎ型ＴＦＴおよびｐ型ＴＦＴをそれぞれ完成させる。
　本実施形態によると、各ＴＦＴの半導体層のｐ型不純物濃度の大小関係は次のようになる。
　ｎ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｎ－ｅ、主部のｐ型不純物濃度をＣｎ－ｍとし、ｐ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｐ－ｅ、主部のｐ型不純物濃度をＣｐ－ｍとすると、
       Ｃｎ－ｅ＞Ｃｎ－ｍ＝Ｃｐ－ｅ＞Ｃｐ－ｍ　　（６）
となる。「主部のｐ型不純物濃度」とは、半導体層の主部のうちチャネル領域となる領域（ソース・ドレイン領域を除く領域）のｐ型不純物濃度である。
　式（６）の関係は、前述した式（３）および（４）を何れも満足する。従って、各ＴＦＴの閾値電圧Ｖｔｈをそれぞれ最適な値に制御することが可能である。
　上記方法では、図２～図７を参照しながら前述した第１実施形態の方法に、グレートーンマスクを適用しているが、図１５～図２０を参照しながら前述した第３実施形態の方法に、グレートーンマスクを適用してもよい。何れの場合でも、グレートーンマスクを用いて、２回目の半導体層のエッチング工程において、ｎ型ＴＦＴを覆うマスク膜を除去し、かつｐ型ＴＦＴの上に設けられるマスク膜を薄くすることにより、新たなマスク膜を形成することなく、ｎ型ＴＦＴの半導体層に対して選択的にチャネルドープを行うことが可能になる。
　以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
　図３５（ａ）～（ｄ）および図３６（ｅ）～（ｈ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図７と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図３５（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜５０４を形成する。次いで、結晶質半導体膜５０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）５０５、５０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。
　次いで、図３５（ｂ）に示すように、マスク膜５０５、５０６をマスクとして、結晶質半導体膜５０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層５０７と、ｐ型ＴＦＴの活性層となる半導体層５０８とを得る。半導体層５０７、５０８は、例えば長方形パターンを有している。半導体層５０７は、ｎ型ＴＦＴの半導体層の最終形態と同じパターンを有している。一方、半導体層５０８は、ｐ型ＴＦＴの半導体層の最終形態よりもチャネル幅方向に拡大したパターンを有している。半導体層５０７、５０８の厚さは、前述の実施形態で説明した厚さと同様である。なお、半導体層５０７はドッグボーンパターンを有し、半導体層５０８は長方形パターンを有していてもよい。
　この状態で、図３５（ｃ）に示すように、マスク膜５０５、５０６の上方から低濃度でｐ型不純物５０９をドープする。ここでは、ｐ型不純物５０９としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層５０７、５０８のうちマスク膜５０５、５０６からはみ出ている部分（傾斜部）５０７ｅ、５０８ｅのみにｐ型不純物５０９が注入される。この後、マスク膜５０５、５０６を除去する。
　続いて、半導体層５０７、５０８を覆うように、新たにレジスト（本実施形態ではポジ型レジスト）を塗布し、図３５（ｄ）に示すように、グレートーンマスク５１２を用いてレジストを露光する。本実施形態では、グレートーンマスク５１２は、半透光部（グレートーン部）５１３と、遮光部（１００％マスク部）５１４とを有している。レジストのうち半導体層５０７の上方に位置する部分は、グレートーン部５１３を介して露光されるので（ハーフ露光）、薄くなる。これに対し、レジストのうち半導体層５０８の上方に位置する部分は１００％マスク部５１４によって遮光されている。このため、露光後も、塗布されたときのレジストの厚さが保持される。
　この露光により、半導体層５０７の全体を覆うマスク膜５１６と、半導体層５０８の一部を覆い、かつ、マスク膜５１６よりも厚いマスク膜５１７とを形成する。本実施形態では、マスク膜５１７は、半導体層５０８よりもチャネル方向に長く、チャネル幅方向に短いパターンを有し、半導体層５０８の傾斜部５０８ｅのうちチャネル方向に延びる部分（チャネル領域となる領域の周縁に位置する部分）を露出するように配置される。なお、マスク膜５１７は、図１８（ａ）に示すように、半導体層５０８のうちチャネル領域となる領域の縁部を露出する開口部を有していてもよい。
　この後、図３６（ｅ）に示すように、マスク膜５１６、５１７をマスクとして、半導体層５０８のエッチングを行う。ここでは、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層５０８のエッチングを行う。これにより、ｐ型ＴＦＴの活性層となる半導体層５１８を得る。このエッチングによって、半導体層５０８のうち、ｐ型不純物が注入された傾斜部５０８ｅの一部（ここではチャネル方向に延びている部分）が除去される。なお、マスク膜５１７が図１８（ａ）に示すようなパターンを有する場合には、半導体層５１８のパターンは、ドッグボーンパターンとなる。
　次いで、図３６（ｆ）に示すように、アッシング（酸素プラズマ処理）を行い、レジストからなるマスク膜５１６、５１７を薄膜化する。本実施形態では、アッシング時間を制御することにより、マスク膜５１６を除去し、かつ、マスク膜５１７を薄膜化した状態（マスク膜５１９）で残す。この状態で、マスク膜５１９の上方から、低濃度でｐ型不純物５２０を半導体層５０７、５１８にドープする。ボロンの注入条件は、例えば図３５（ｃ）で示す１回目のボロンの注入条件と同じであってもよい。あるいは、所望の閾値電圧を得るために、１回目のボロンの注入よりも高いドーズ量でボロンを注入してもよい。これにより、半導体層５０７の全体に、低濃度でｐ型不純物５２０が注入される。一方、半導体層５１８では、マスク膜５１９よりもはみ出している部分（傾斜部）５１８ｅのみに、ｐ型不純物５２０が注入される。
　このように、本実施形態によると、半導体層５０７の傾斜部５０７ｅに対し、ｐ型不純物の注入が２回行われる。従って、半導体層５０７の傾斜部５０７ｅのｐ型不純物濃度は、半導体層５０７の主部５０７ｍ、半導体層５１８の主部５１８ｍおよび傾斜部５１８ｅのｐ型不純物濃度よりも高くなる。
　次いで、マスク膜５１９を除去する。このようにして、図３６（ｇ）に示すように、傾斜部のドーピング状態の異なる半導体層５０７、５１８が得られる。
　この後、図３６（ｈ）に示すように、ゲート絶縁膜１１７、ゲート電極膜１１８、ソース・ドレイン領域、層間絶縁膜１１９および１２０、ソースおよびドレイン電極、樹脂層１２１、画素電極膜１２２を形成する。これらの膜および領域は、図７（ｇ）を参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。このようにして、ｎ型ＴＦＴおよびｐ型ＴＦＴを完成させる。
　本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧－電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
　また、本実施形態の製造方法によると、製造工程数を増大させることなく、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを個別に制御することができる。このため、これらのＴＦＴを何れも、ゲート電圧Ｖｇがゼロのときにオフ状態となるように制御することが容易になる。この結果、本実施形態の半導体装置を用いた回路をより安定化できる。
　より具体的には、ｎ型ＴＦＴの半導体層にｐ型不純物を選択的に注入することにより、ｎ型ＴＦＴの半導体層の主部のｐ型不純物濃度Ｃｎ－ｍをｐ型ＴＦＴの半導体層の主部のｐ型不純物濃度Ｃｐ－ｍよりも大きくできる。この結果、ｎ型ＴＦＴとｐ型ＴＦＴとがＶｇ＝０ＶでＯＦＦ状態を両立できるＶｇ電圧の値の範囲を拡大することができる。
　なお、従来は、ｎ型ＴＦＴの半導体層のみにチャネルドープを行う場合、新たに別のフォトリソ工程を設け、レジストマスクを形成して行っていた。これに対し、本実施形態では、ｐ型ＴＦＴの半導体層のパターニング（２回目のパターニング）で使用するマスクを、グレートーンマスクによるハーフ露光を利用して形成することにより、半導体層のパターニングとチャネルドープとを１枚のフォトマスクで行うことが可能になる。従って、製造工程において、フォトリソ工程を１工程短縮できるので、製造工程の簡略化および低コスト化を図ることができる。
　また、本実施形態を第３実施形態の製造方法に適用すると、上記の効果に加えて、第３実施形態と同様に、回路面積をより縮小できる効果が得られる。
　（第６実施形態）
　本発明による第６実施形態の半導体装置を説明する。本実施形態の半導体装置は、図１を参照しながら前述した第１実施形態の半導体装置と同様の構成を有する。また、第１実施形態と同様に、ｎ型ＴＦＴの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、ｐ型ＴＦＴの主部よりも高い濃度でｐ型不純物が導入されている。
　本実施形態では、前述の第５実施形態と同様に、グレートーンマスクによるハーフ露光を利用する。ただし、第５実施形態では、第１または第３実施形態の方法に、ハーフ露光によるマスク形成を適用するのに対し、本実施形態では、第２または第４実施形態の方法に、ハーフ露光によるマスク形成を適用する。すなわち、２回目の半導体層のエッチング工程で使用するマスク膜を、グレートーンマスクを用いたハーフ露光によって形成する。これにより、製造工程数を大幅に増加させることなく、ｎ型ＴＦＴのチャネル領域に選択的にｐ型不純物をドープ（チャネルドープ）することができる。この結果、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを個別に制御できるので、回路特性をより安定化できる。
　以下、本実施形態の半導体装置の製造方法の概略を説明する。
　図３７～図４１Ａは、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図の（ａ）は平面図であり、（ｂ）は、（ａ）の平面図に示すＡ－Ａ’線に沿った断面図である。Ａ－Ａ’線はチャネル幅方向と平行である。
　まず、基板１上に半導体膜を形成し、半導体膜上に、マスク膜（例えばレジスト膜）７１、７２を形成する。次いで、マスク膜７１、７２をマスクとして、半導体膜のパターニングを行う。これにより、図３７（ａ）および（ｂ）に示すように、基板１上に、ｎ型ＴＦＴの活性層となる半導体層７３と、ｐ型ＴＦＴの活性層となる半導体層７４とを得る。
　なお、このとき、半導体層７４は、ｐ型ＴＦＴの活性層となるパターン（最終形態）に加工されているが、半導体層７３は、ｎ型ＴＦＴの活性層となるパターン（最終形態）よりもチャネル幅方向に大きいパターンに加工されている。この後、マスク膜７１、７２を除去する。
　次いで、基板１の上にレジスト膜（図示せず）を塗布し、図３８（ａ）および（ｂ）に示すように、基板１の上方に、半透光部（グレートーン部）７６と遮光部７７とを有するグレートーンマスク７５を配置する。グレートーンマスク７５は、半透光部７６が半導体層７３の上方に位置し、遮光部７７が半導体層７４の上方に位置するように配置される。グレートーンマスク７５を用いてレジスト膜を露光すると、半導体層７３の一部を覆うマスク膜７８と、半導体層７４の全体を覆うマスク膜７９とが形成される。
　本実施形態では、レジスト膜のうち半導体層７３の上方に位置する部分は半露光されるため、半導体層７３を覆うマスク膜７８は、半導体層７４の上方に形成されるマスク膜７９よりも薄くなる。また、マスク膜７８は、半導体層７３の傾斜部のうちチャネル方向に延びる部分を露出するように配置される。
　この後、図３９（ａ）および（ｂ）に示すように、マスク膜７８、７９をマスクとして、半導体層７３のエッチングを行う。これにより、半導体層７３のうちマスク膜７８で覆われていない部分がエッチングされる。このようにして、最終形態に加工された半導体層８１が得られる。
　この状態で、図４０（ａ）および（ｂ）に示すように、マスク膜７８、７９の上方から、半導体層８１にｐ型不純物（例えばボロン）８２を注入する。これにより、半導体層８１のうちマスク膜７８からはみ出している部分（傾斜部）８１ｅのみに、ｐ型不純物８２が注入される。半導体層８１のうちマスク膜７８で覆われている部分（主部）８１ｍには、ｐ型不純物８２は注入されない。また、半導体層７４の全体はマスク膜７９で覆われているため、半導体層７４にもｐ型不純物８２は注入されない。
　続いて、図４１Ａ（ａ）および（ｂ）に示すように、アッシングによりマスク膜７８、７９のレジストを削り、マスク膜７８を除去する。一方、マスク膜７８よりも厚いマスク膜７９は、アッシングにより薄膜化されて、マスク膜８３として残る。この状態で、マスク膜８３の上方から、半導体層８１、７４にｐ型不純物（ボロン）８４を低濃度でドープする。
　これにより、ｎ型ＴＦＴの半導体層８１の主部８１ｍおよび傾斜部８１ｅにｐ型不純物８４が注入されるので、ｐ型ＴＦＴとは別個にｎ型ＴＦＴの閾値電圧Ｖｔｈを選択的に制御できる。なお、傾斜部８４ｅには、図４０に示すドープ工程および本工程で、２回にわたってｐ型不純物が低濃度で注入されるので、そのｐ型不純物濃度はさらに高められる。一方、ｐ型ＴＦＴの半導体層７４はマスク膜８３で覆われているので、半導体層７４にはｐ型不純物８４が注入されない。
　この後、マスク膜８３を除去する。このようにして得られた半導体層８１、７４を図４１Ｂに示す。
　この後、例えば図７（ｇ）を参照しながら前述した方法と同様の方法で、半導体層８１、７４を用いて、ｎ型ＴＦＴおよびｐ型ＴＦＴをそれぞれ完成させる。
　本実施形態によると、各ＴＦＴの半導体層のｐ型不純物濃度の大小関係は次のようになる。
　ｎ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｎ－ｅ、主部のｐ型不純物濃度をＣｎ－ｍとし、ｐ型ＴＦＴの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のｐ型不純物濃度をＣｐ－ｅ、主部のｐ型不純物濃度をＣｐ－ｍとすると、
       Ｃｎ－ｅ＞Ｃｎ－ｍ＞Ｃｐ－ｍ＝Ｃｐ－ｅ　　（７）
となる。式（７）の関係は、前述した式（３）～（５）を何れも満足する。従って、各ＴＦＴの閾値電圧Ｖｔｈをそれぞれ最適な値に作り分けることができる。
　上記方法では、図９～図１３を参照しながら前述した第２実施形態の方法に、グレートーンマスクを適用しているが、図２３～図２８を参照しながら前述した第４実施形態の方法に、グレートーンマスクを適用してもよい。何れの場合でも、２回目の半導体層のエッチング工程において、グレートーンマスクを用いて、ｎ型ＴＦＴを覆うマスク膜を除去し、かつｐ型ＴＦＴの上に設けられるマスク膜を薄くすることにより、新たなマスク膜を形成することなく、ｎ型ＴＦＴの半導体層に対して選択的にチャネルドープを行うことが可能になる。
　以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のＴＦＴ作製の一般的な工程は省略している。
　図４２（ａ）～（ｄ）および図４３（ｅ）～（ｈ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図７と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図４２（ａ）に示すように、基板１０１上に、下地膜１０２、１０３を形成した後、その上に、結晶質半導体膜６０４を形成する。次いで、結晶質半導体膜６０４の上に、フォトリソグラフィにより、マスク膜（レジストマスク膜）６０５、６０６を形成する。これらの膜の材料や形成方法は、図７（ａ）を参照しながら前述した材料および形成方法と同様であってもよい。
　次いで、図４２（ｂ）に示すように、マスク膜６０５、６０６をマスクとして、結晶質半導体膜６０４を島状にエッチングする。これにより、ｎ型ＴＦＴの活性層となる半導体層６０７と、ｐ型ＴＦＴの活性層となる半導体層６０８とを得る。半導体層６０７、６０８は、例えば長方形パターンを有している。半導体層６０８は、ｐ型ＴＦＴの半導体層の最終形態と同じパターンを有している。一方、半導体層６０７は、ｎ型ＴＦＴの半導体層の最終形態よりもチャネル幅方向に拡大したパターンを有している。半導体層６０７、６０８の厚さは、前述の実施形態で説明した厚さと同様である。なお、半導体層６０８はドッグボーンパターンを有し、半導体層６０７は長方形パターンを有していてもよい（図２３参照）。この後、マスク膜６０５、６０６を除去する。
　続いて、半導体層６０７、６０８を覆うように、新たにレジスト（本実施形態ではポジ型レジスト）を塗布し、図４２（ｃ）に示すように、グレートーンマスク６０９を用いてレジストを露光する。本実施形態では、グレートーンマスク６０９は、半透光部（グレートーン部）６１１と、遮光部（１００％マスク部）６１０とを有している。レジストのうち半導体層６０７の上方に位置する部分は、グレートーン部６１１を介して露光されるので（ハーフ露光）、薄くなる。これに対し、レジストのうち半導体層６０８の上方に位置する部分は１００％マスク部６１０によって遮光されている。このため、露光後も、塗布されたときのレジストの厚さが保持される。
　この露光により、半導体層６０７の一部を覆うマスク膜６１３と、半導体層６０８の全体を覆い、かつ、マスク膜６１３よりも厚いマスク膜６１４を形成する。本実施形態では、マスク膜６１３は、半導体層６０７よりもチャネル方向に長く、チャネル幅方向に短いパターンを有し、半導体層６０７の傾斜部のうちチャネル方向に延びる部分（チャネル領域となる領域の周縁に位置する部分）を露出するように配置される。なお、マスク膜６１３は、図２５（ａ）に示すように、半導体層６０７のうちチャネル領域となる領域の縁部を露出する開口部を有していてもよい。
　この後、図４２（ｄ）に示すように、マスク膜６１３、６１４をマスクとして、半導体層６０７のエッチングを行う。ここでは、例えばＣＦ4ガスと酸素とをエッチングガスとして用いたＲＩＥ（リアクティブ・イオン・エッチング）法により、半導体層６０７のエッチングを行う。これにより、ｎ型ＴＦＴの活性層となる半導体層６１５を得る。なお、マスク膜６１３が図２５（ａ）に示すようなパターンを有する場合には、半導体層６１５のパターンは、ドッグボーンパターンとなる。
　この状態で、図４３（ｅ）に示すように、マスク膜６１３、６１４の上方から低濃度でｐ型不純物６１６をドープする。ここでは、ｐ型不純物６１６としてボロンを用いる。ボロンの注入条件は、例えば図７（ｃ）を参照しながら前述した条件と同じであってもよい。これにより、半導体層６１５のうちマスク膜６１３からはみ出ている部分（傾斜部）６１５ｅのみにｐ型不純物６１６が注入される。
　次いで、アッシング（酸素プラズマ処理）を行い、レジストからなるマスク膜６１３、６１４を薄膜化する。本実施形態では、アッシング時間を制御することにより、マスク膜６１３を除去し、かつ、マスク膜６１４を薄膜化された状態（マスク膜６１８）で残す。
　続いて、図４３（ｆ）に示すように、マスク膜６１８の上方から、低濃度でｐ型不純物６１９を半導体層６１５、６０８にドープする。ここでは、ｐ型不純物６１９としてボロンを用いる。ボロンの注入は、図４３（ｅ）に示す１回目のボロンの注入と同様の条件で行ってもよい。あるいは、所望の閾値電圧を得るために、１回目のボロンの注入よりも高いドーズ量でボロンを注入してもよい。これにより、半導体層６１５の全体に、低濃度でｐ型不純物６１９が注入される。一方、半導体層６０８はマスク膜６１８で覆われているため、ｐ型不純物６１９は半導体層６０８には注入されない。
　このように、本実施形態によると、半導体層６１５の傾斜部６１５ｅに対し、ｐ型不純物の注入が２回行われる。従って、半導体層６１５の傾斜部６１５ｅのｐ型不純物濃度は、半導体層６１５の主部６１５ｍ、半導体層６０８の主部および傾斜部のｐ型不純物濃度よりも高くなる。また、半導体層６０８の主部および傾斜部のｐ型不純物濃度は等しい。
　次いで、マスク膜６１８を除去する。このようにして、図４３（ｇ）に示すように、傾斜部のドーピング状態の異なる半導体層６１５、６０８が得られる。
　この後、図４３（ｈ）に示すように、ゲート絶縁膜１１７、ゲート電極膜１１８、ソース・ドレイン領域、層間絶縁膜１１９および１２０、ソースおよびドレイン電極、樹脂層１２１、画素電極膜１２２を形成する。これらの膜および領域は、図７（ｇ）を参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。このようにして、ｎ型ＴＦＴおよびｐ型ＴＦＴを完成させる。
　本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図８を参照しながら前述したように、ｎ型ＴＦＴおよびｐ型ＴＦＴの何れのＴＦＴの電圧－電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Ｖｇが０ＶのときにＴＦＴをＯＦＦ状態に保つとともに、閾値電圧Ｖｔｈを低く抑えることが可能になる。
　また、本実施形態の製造方法によると、製造工程数を増大させることなく、ｐ型ＴＦＴおよびｎ型ＴＦＴの閾値電圧Ｖｔｈを個別に制御することができる。このため、これらのＴＦＴを何れも、ゲート電圧Ｖｇがゼロのときにオフ状態となるように制御することが容易になる。この結果、本実施形態の半導体装置を用いた回路をより安定化できる。
　より具体的には、ｎ型ＴＦＴの半導体層の主部に、ｐ型不純物を選択的に注入することにより、ｎ型ＴＦＴとｐ型ＴＦＴとがＶｇ＝０ＶでＯＦＦ状態を両立できるＶｇ電圧の値の範囲を拡大することができる。
　なお、従来は、ｎ型ＴＦＴの半導体層のみにチャネルドープを行う場合、新たに別のフォトリソ工程を設け、レジストマスクを形成して行っていた。これに対し、本実施形態では、ｎ型ＴＦＴの半導体層のパターニング（２回目のパターニング）および傾斜部に対する選択的ドーピングで使用するマスクを、グレートーンマスクによるハーフ露光を利用して形成する。これにより、半導体層のパターニングとチャネルドープとを１枚のフォトマスクで行うことが可能になる。従って、製造工程において、フォトリソ工程を１工程短縮できるので、製造工程の簡略化および低コスト化を図ることができる。
　また、前述の第５実施形態では、ｐ型ＴＦＴの半導体層の傾斜部に低濃度でｐ型不純物が注入されたが、本実施形態では、何れのドーピング工程でも、ｐ型ＴＦＴの半導体層の傾斜部にｐ型不純物が注入されない。従って、ｐ型不純物のドーピング工程における注入条件をより高い自由度で設定することができるので、製造プロセスの余裕度（マージン）をより高めることができる。
　さらに、本実施形態を第４実施形態の製造方法に適用すると、上記の効果に加えて、第４実施形態と同様に、回路面積をより縮小できる効果が得られる。
　第１～第６実施形態において、各ＴＦＴの半導体層を形成するための半導体膜は、結晶質半導体膜であることが好ましい。結晶質半導体膜は、非晶質半導体膜を結晶化させることによって形成できる。結晶化方法は特に限定されない。例えば非晶質半導体膜にエキシマレーザーを照射することによって結晶化（レーザー結晶化）を行ってもよいし、非晶質半導体膜の結晶化を促進する触媒元素を用いて結晶化を行ってもよい。
　なお、触媒元素を用いて非晶質半導体膜を結晶化させると、結晶化された半導体膜は、他の方法（例えばレーザー結晶化）によって結晶化された半導体膜（ＬＴＰＳ）よりも高い結晶性を有するので好ましい。結晶性の高い半導体層を用いてＴＦＴを形成すると、ＴＦＴのオン時の立ち上がり特性（サブスレッショルド特性）を向上できる。すなわち、閾値電圧付近におけるゲート・ソース間電圧に対するドレイン電流の変化をより急峻にできる。このようなＴＦＴは、高いサブスレッショルド特性が要求されるメモリ回路（画像メモリ）に特に好適に用いられ得る。
　以下、触媒元素を用いた結晶化方法によって、半導体膜（例えば図７（ａ）の半導体膜１０４、図１３（ａ）の半導体膜２０４など）を形成するプロセスの一例を説明する。
　まず、基板上に、例えばプラズマＣＶＤ法によって、非晶質半導体膜（ここでは、非晶質ケイ素膜）を形成する。
　次いで、非晶質半導体膜の少なくとも一部に触媒元素を添加する。触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素を用いることができる。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等を用いてもよい。
　ここでは、非晶質半導体膜に対して、重量換算で例えば５ｐｐｍの触媒元素（例えばニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布する。このときに添加される触媒元素の量は極微量である。全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、非晶質半導体膜表面上の触媒元素濃度を測定すると、例えば５×１０12　ａｔｏｍｓ／ｃｍ2程度である。
　なお、スピンコート法の代わりに、蒸着法やスパッタ法などにより触媒元素を含む薄膜（本実施形態の場合はニッケル膜）を非晶質半導体膜上に形成してもよい。
　次いで、不活性雰囲気下、例えば窒素雰囲気中で、触媒元素が添加された非晶質半導体膜に対して加熱処理を行う。加熱処理として、例えば５５０～６２０℃の温度で３０分～４時間のアニール処理を行うことが好ましい。加熱処理は、炉を用いて行ってもよいし、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置を用いて行ってもよい。
　加熱処理において、非晶質半導体膜表面に添加されたニッケルが非晶質半導体膜中に拡散すると共に、シリサイド化が起こり、それを核として非晶質半導体膜の結晶化が進行する。この結果、非晶質半導体膜から、結晶質領域を含む結晶質半導体膜（ここでは結晶質ケイ素膜）が形成される。結晶質半導体膜は結晶質領域を含んでいればよく、その一部が非晶質状態のまま残っていてもよい。
　なお、このようにして得られた結晶質半導体膜にレーザー光を照射して再結晶化させ、結晶性をさらに向上させてもよい。レーザー光の照射には、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）を用いることができる。
　この後、上記方法で形成した半導体膜を用いて、図７や図１３などを参照して説明した方法で、ｎ型およびｐ型ＴＦＴの半導体層を形成する。
　半導体膜をパターニングする前、またはパターニングした後に、加熱処理を行い、各半導体層の少なくともチャネル領域となる領域に含まれる触媒元素を他の領域（ゲッタリング領域）に移動させる（ゲッタリング）ことが好ましい。ゲッタリング領域は、例えば半導体膜の一部に、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素（例えばリン）をドープすることによって形成される。ゲッタリングのための加熱処理は、例えば６００～７５０℃の温度で３０秒～２０分程度行われる。
　なお、半導体層のソース・ドレイン領域等に不純物元素をドープした後に加熱処理を行い、不純物元素を活性化させるとともに、触媒元素のゲッタリングを行うこともできる。
　上記の結晶化方法を用いて形成された半導体層は触媒元素を含んでいる。また、半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている。この理由を以下に説明する。
　一般に、触媒元素を用いずに非晶質半導体膜を結晶化させると、半導体膜下地の絶縁体の影響（特に非晶質二酸化ケイ素の場合）で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、上記方法のように非晶質半導体膜に触媒元素を添加して結晶化させると、触媒元素の半導体化合物が結晶成長のドライビングフォースとなり、隣接する非晶質領域を一方向に向かって次々と結晶化する。このとき触媒元素化合物は、〈１１１〉方向に向かって強く成長する性質があるため、〈１１１〉晶帯面が現れる。
　また、上記方法によると、半導体層の〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域となる。さらに、個々の結晶ドメイン（ほぼ同一の面方位領域）のサイズ（ドメイン径）は、例えば２μｍ以上１０μｍ以下になる。面配向および面配向の割合、結晶ドメインのドメイン径は、ＥＢＳＰ測定により測定された値である。
　（第７実施形態）
　以下、本発明による第７実施形態の半導体装置を説明する。本実施形態は、アクティブマトリクス型の液晶表示装置である。本実施形態の液晶表示装置では、アクティブマトリクス基板に、ｎ型ＴＦＴおよびｐ型ＴＦＴを含む駆動回路が一体的に形成されている（ドライバモノリシック）。
　図４４（ａ）は、本実施形態の液晶表示パネルにおけるアクティブマトリクス基板１０００の模式的な平面図であり、図４４（ｂ）は、１つの画素の模式的な構造を示している。なお、図４４（ａ）には、アクティブマトリクス基板１０００の構造を示し、液晶層や対向基板は省略している。このようなアクティブマトリクス基板１０００を用いて形成された液晶表示パネルに、バックライトや電源等を設けることによって液晶表示装置が得られる。
　アクティブマトリクス基板１０００は、ゲートドライバー１００２およびソースドライバー１００１が設けられた額縁領域と、複数の画素が配置された表示領域１００４とを有している。画素に対応するアクティブマトリクス基板１０００の領域を参照符号１００５で示している。なお、ソースドライバー１００１はアクティブマトリクス基板１０００に一体に形成する必要は無い。別途作製されたソースドライバーＩＣ等を公知の方法で実装しても良い。
　図４４（ｂ）に示すように、アクティブマトリクス基板１０００は、液晶表示パネルの１つの画素に対応する画素電極Ｐを有している。画素電極Ｐは画素スイッチング用のＴＦＴを介して、ソースバスライン１００６Ｓに接続されている。ＴＦＴのゲート電極はゲートバスライン１００６Ｇに接続されている。
　ゲートバスライン１００６Ｇには、ゲートドライバー１００２の出力が接続されており、線順次に走査される。ソースバスライン１００６Ｓには、ソースドライバー１００１の出力が接続されており、表示信号電圧（階調電圧）が供給される。
　ソースドライバー１００１およびゲートドライバー１００２には、高速駆動のために複数のＣＭＯＳが設けられている。例えばゲートドライバー１００２およびソースドライバー１００１の少なくとも一方は、ＣＭＯＳを用いて構成されたシフトレジスタを有していてもよい。本実施形態では、これらのＣＭＯＳの少なくとも１つが、第１実施形態～第６実施形態の何れかにおけるｎ型ＴＦＴおよびｐ型ＴＦＴと同様の構成を有している。
　ＣＭＯＳを用いた回路の一例として、ＮＡＮＤ回路を図５３に示す。ＮＡＮＤ回路３０００で用いられるｐ型ＴＦＴ３００２、３００４およびｎ型ＴＦＴ３００６、３００８に、上述した何れかの実施形態のＴＦＴを適用することができる。
　本実施形態の半導体装置は、画素毎にメモリ回路を備えた液晶表示装置であってもよい。このような液晶表示装置は、画素毎に、スイッチング用のトランジスタと、画素電極と、スイッチング用のトランジスタから画素電極への入力画像信号を記憶するメモリ回路と、入力画像信号に基づいて表示駆動する液晶セルとを備えている。メモリ回路に記憶されている信号電圧は、その画素の液晶セルに常に加えられている。このため、同一の静止画面を表示し続ける場合には、外部から表示装置に画像信号を入力することなく、メモリ回路に記憶された信号電圧を用いて画面を表示し続けることができる。
　図４５は、本実施形態の半導体装置における各画素２０００の回路の一例を示す図である。
　本実施形態の半導体装置における各画素２０００には、ソースライン２００３およびゲートライン２００４と接続されたｎ型のトランジスタ２００５と、トランジスタ２００５からこの画素への入力画像信号を記憶するためのメモリ回路とが設けられている。メモリ回路は、ｐ型のトランジスタ２００７、２００８と、ｎ型のトランジスタ２００９、２０１０とを用いて構成されたＳＲＡＭ回路である。ＳＲＡＭ回路を構成するｐ型のトランジスタ２００７とｎ型のトランジスタ２００９は隣接して配置されており、前述の実施形態の何れかと同様の構成を有している。同様に、ｐ型のトランジスタ２００８とｎ型のトランジスタ２０１０も隣接して配置されており、前述の実施形態の何れかと同様の構成を有している。
　トランジスタ２００５のゲート端子は液晶表示装置のゲートライン２００４に、ドレイン端子は液晶表示装置のソースライン２００３に、ソース端子はメモリ回路へ接続されている。配線２００１はメモリ回路の電源ラインであり、液晶２００６へ充電される電圧値になっている。
　ソースライン２００３から入力された信号電圧は、液晶２００６に設けられた電極２０１０に加えられ、液晶２００６には電極２０１２と対向電極２０１１の間の電位差によって決まる電界が加わる。
　次に、図４５に示す回路の動作を説明する。１／（３０×走査線数）または１／（６０×走査線数）秒の間、ゲートライン２００４に電圧パルスが加えられ、トランジスタ２００５はオン状態になる。その間に、ソースライン２００３より画像信号が液晶２００６とトランジスタ２００９のゲートに充電される。いま画像信号がオン電圧（ハイ）とすると液晶２００６には電界が加わり配向が変化するとともに、トランジスタ２００９はオン状態、トランジスタ２０１０はオフ状態となる。ゲートライン２００４の電圧がオフ電圧（ロー）になるとトランジスタ２００５はオフ状態になるが、液晶２００６はトランジスタ２００８を通して充電されるのでその配向は変化しない。トランジスタ２００５がオン状態の時にソースライン２００３からオフ電圧（ロー）が入力されたときは、液晶２００６には電界が加わらず、トランジスタ２００９はオフ状態、トランジスタ２０１０はオン状態になる。トランジスタ２００５がオフ状態になった後も、液晶２００６はオン状態のトランジスタ２０１０を通じて放電するので電界が加わらないままである。
　なお、図４５に示す例では、メモリ回路として、シンプルな構成のＳＲＡＭ回路を用いているが、ＳＲＡＭ回路の構成はこれに限定されない。図示する例では、ＳＲＡＭ回路は４個のＴＦＴを含むが、より多くのＴＦＴを含んでいてもよい。また、ＳＲＡＭ回路の代わりにＤＲＡＭ回路を用いることもできる。
　本発明の適用範囲は極めて広く、ｎ型ＴＦＴおよびｐ型ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成されたＣＭＯＳ回路は、アクティブマトリクス型液晶表示装置や有機ＥＬ表示装置などの表示装置の周辺回路に用いることができる。また、本発明は、画素毎にメモリ回路を有する表示装置にも好適に適用され得る。
　このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、本発明は、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに適用できる。
　１　　　　　基板
　２　　　　　下地膜
　３　　　　　ゲート絶縁膜
　４　　　　　層間絶縁膜
　６　　　　　保護膜
　８　　　　　画素電極膜
　９（ｎ）、９（ｐ）、１０（ｎ）、１０（ｐ）　　コンタクト部
　１１　　　　ｎ型ＴＦＴの半導体層
　２０　　　　ｐ型ＴＦＴの半導体層
　１１ｅ、２０ｅ　　半導体層の傾斜部
　１１ｍ、２０ｍ　　半導体層の主部
　１００　　　ｎ型ＴＦＴ
　２００　　　ｐ型ＴＦＴ
　Ｇ（ｎ）、Ｇ（ｐ）　　ゲート電極
　Ｓ（ｎ）、Ｓ（ｐ）　　ソース電極
　Ｄ（ｎ）、Ｄ（ｐ）　　ドレイン電極

Claims (26)

  1. 　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、
    　前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
    　前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
    　前記第１および第２半導体層は同一の膜から形成され、
    　前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、
    　前記第１半導体層の傾斜部の一部のみに、前記第１半導体層の主部、前記第２半導体層の主部および前記第２半導体層の傾斜部よりも高い濃度でｐ型不純物が導入されている半導体装置。
  2. 　前記第２半導体層の主部および傾斜部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い請求項１に記載の半導体装置。
  3. 　前記同一基板の表面の法線方向から見て、前記第１半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている請求項１に記載の半導体装置。
  4. 　前記同一基板の表面の法線方向から見て、前記第１半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、
    　前記第１半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分に、前記第１半導体層の主部よりも高い濃度で前記ｐ型不純物が導入されている請求項１に記載の半導体装置。
  5. 　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、
    　前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
    　前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
    　前記第１および第２半導体層は同一の膜から形成され、
    　前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、
    　前記第１半導体層の傾斜部の全体、および、前記第２半導体層の傾斜部の一部のみに、前記第１半導体層の主部および前記第２半導体層の主部よりも高い濃度でｐ型不純物が導入されている半導体装置。
  6. 　前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い請求項５に記載の半導体装置。
  7. 　前記同一基板の表面の法線方向から見て、前記第２半導体層の傾斜部は、チャネル方向に延びる部分を有しており、
    　前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い請求項５に記載の半導体装置。
  8. 　前記同一基板の表面の法線方向から見て、前記第２半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、
    　前記第２半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分のｐ型不純物濃度は、前記第１半導体層の傾斜部のｐ型不純物濃度よりも低い請求項５に記載の半導体装置。
  9. 　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、
    　前記第１薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第１半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
    　前記第２薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第２半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、
    　前記第１および第２半導体層は同一の膜から形成され、
    　前記第１および第２半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、
    　前記第１半導体層の傾斜部に、前記第１半導体層の主部よりも高い濃度でｐ型不純物が導入されており、
    　前記第２半導体層の傾斜部の一部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度と略等しく、
    　前記第２半導体層の主部のｐ型不純物の濃度は、前記第１半導体層の主部のｐ型不純物の濃度よりも低い半導体装置。
  10. 　前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である請求項１から９のいずれかに記載の半導体装置。
  11. 　前記ゲート絶縁膜の厚さは５０ｎｍ以下である請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記第１および第２半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含む請求項１２に記載の半導体装置。
  14. 　前記第１および第２半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている請求項１２または１３に記載の半導体装置。
  15. 　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、
    　（ａ）前記基板上に半導体膜を形成する工程と、
    　（ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、
    　（ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、前記第１薄膜トランジスタの活性領域となる第１半導体層および前記第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程であって、前記第１半導体層は、前記第１マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第１マスク膜で覆われていない傾斜部とを含み、前記第２半導体層は、前記第２マスク膜で覆われた主部と、前記第２半導体層の周縁に位置し、前記第２マスク膜で覆われていない傾斜部とを含む工程と、
    　（ｄ）前記第１および第２マスク膜をマスクとして、前記第１半導体層の傾斜部および前記第２半導体層の傾斜部にｐ型不純物を導入する工程と、
    　（ｅ）前記第１および第２マスク膜を除去する工程と、
    　（ｆ）前記第１半導体層の全体を覆う第３マスク膜と、前記第２半導体層の主部の一部のみを覆う第４マスク膜を形成する工程と、
    　（ｇ）前記第３および第４マスク膜をマスクとして、前記第２半導体層の前記ｐ型不純物が導入された傾斜部の少なくとも一部をエッチングする工程と、
    　（ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、
    　（ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程と
    を包含する半導体装置の製造方法。
  16. 　前記工程（ｇ）は、前記第２半導体層の前記ｐ型不純物が導入された傾斜部のうちの一部のみをエッチングする工程である請求項１５に記載の半導体装置の製造方法。
  17. 　前記工程（ｆ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、
    　前記工程（ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（ｊ）と、
    　前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体および前記第２半導体層の前記薄膜化された第４マスク膜で覆われていない部分に、ｐ型不純物を導入する工程（ｋ）と
    をさらに包含する請求項１５または１６に記載の半導体装置の製造方法。
  18. 　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、
    　（Ａ）前記基板上に半導体膜を形成する工程と、
    　（Ｂ）前記半導体膜上に、第１マスク膜および第２マスク膜を形成する工程と、
    　（Ｃ）前記第１および第２マスク膜をマスクとして、前記半導体膜をエッチングすることにより、第１薄膜トランジスタの活性領域となる第１半導体層および第２薄膜トランジスタの活性領域となる第２半導体層を形成する工程と、
    　（Ｄ）前記第１および第２マスク膜を除去する工程と、
    　（Ｅ）前記第１半導体層の主部の一部のみを覆う第３マスク膜と、前記第２半導体層の全体を覆う第４マスク膜を形成する工程と、
    　（Ｆ）前記第３および第４マスク膜をマスクとして、前記第１半導体層のうち前記第３マスク膜で覆われていない部分をエッチングする工程であって、これにより、前記第１半導体層は、前記第３マスク膜で覆われた主部と、前記第１半導体層の周縁に位置し、前記第３マスク膜で覆われていない傾斜部とを含む、工程と、
    　（Ｇ）前記第３および第４マスク膜をマスクとして、前記第１半導体層の傾斜部にｐ型不純物を導入する工程と、
    　（Ｈ）前記第１半導体層の一部にｎ型不純物を導入してソースおよびドレイン領域を形成する工程と、
    　（Ｉ）前記第２半導体層の一部にｐ型不純物を導入してソースおよびドレイン領域を形成する工程と
    を包含する半導体装置の製造方法。
  19. 　前記工程（Ｆ）は、前記第１半導体層の周縁のうち一部のみをエッチングする工程である請求項１８に記載の半導体装置の製造方法。
  20. 　前記工程（Ｅ）において、前記第４マスク膜は、前記第３マスク膜よりも厚く、
    　前記工程（Ｇ）の後に、前記第３マスク膜を除去するとともに、前記第４マスク膜を薄膜化する工程（Ｊ）と、
    　前記薄膜化された第４マスク膜をマスクとして、前記第１半導体層の全体にｐ型不純物を導入する工程（Ｋ）と
    をさらに包含する請求項１８または１９に記載の半導体装置の製造方法。
  21. 　前記第１半導体層の傾斜部のうち前記ゲート電極と重なっている部分のｐ型不純物の濃度Ｃｎ－ｅ、前記第１半導体層の主部におけるｐ型不純物の濃度Ｃｎ－ｍ、および前記第２半導体層におけるｐ型不純物の濃度Ｃｐ－ｍは、Ｃｎ－ｅ＞Ｃｎ－ｍ＞Ｃｐ－ｍである請求項１５から２０のいずれかに記載の半導体装置の製造方法。
  22. 　前記第１および第２半導体層上にゲート絶縁膜を形成する工程をさらに含み、
    　前記ゲート絶縁膜の厚さは、前記第１および前記第２半導体層の厚さ以下である請求項１５から２１のいずれかに記載の半導体装置の製造方法。
  23. 　前記ゲート絶縁膜の厚さは５０ｎｍ以下である請求項１５から２２のいずれかに記載の半導体装置の製造方法。
  24. 　前記工程（ａ）または前記工程（Ａ）の前に、
    　　結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
    　　前記非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の少なくとも一部を結晶化することにより、前記半導体膜を得る工程と
    をさらに包含する請求項１５から２３のいずれかに記載の半導体装置の製造方法。
  25. 　ＳＲＡＭ回路をさらに含み、
    　前記ＳＲＡＭ回路は、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを有している請求項１から１４のいずれかに記載の半導体装置。
  26. 　複数の画素を有する表示装置であって、各画素は、
    　画素電極と、
    　前記画素電極に接続された画像信号を記憶するメモリ回路と、
    　前記画像信号に基づいて表示を行う表示セルと
    を備えており、
    　前記メモリ回路は、請求項２５に記載のＳＲＡＭ回路を含む表示装置。
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