WO2011055474A1 - アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 Download PDF

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film
protective film
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近間義雅
錦博彦
太田純史
水野裕二
原猛
会田哲也
鈴木正彦
竹井美智子
中川興史
春本祥征
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate, a liquid crystal display panel including the active matrix substrate, and a method for manufacturing the active matrix substrate, and more particularly to an active matrix substrate provided with an auxiliary capacitor, a liquid crystal display panel including the active matrix substrate, and an active matrix substrate. It relates to a manufacturing method.
  • the liquid crystal display panel is provided, for example, so as to face the active matrix substrate and an active matrix substrate in which a thin film transistor (hereinafter referred to as “TFT”) is provided for each pixel which is the minimum unit of an image. And a liquid crystal layer provided between the two substrates.
  • TFT thin film transistor
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor of each pixel in order to stably hold the charge charged in the liquid crystal layer of each pixel, that is, the liquid crystal capacitor.
  • Patent Document 1 in a TFT panel in which a TFT, a pixel electrode, and an auxiliary capacitance electrode are provided in the vicinity of each intersection of a scanning signal line and a data signal line provided in a matrix, the scanning signal line and the auxiliary capacitance electrode are provided. Improves the withstand voltage by providing a gate insulation film between the data signal line and the data signal line, and providing an insulation film for improving the withstand voltage between the data signal line and the auxiliary capacitance electrode so as not to protrude from the auxiliary capacity electrode. It is described that a step due to the end portion of the auxiliary capacitance electrode is not formed in the insulating film, and the data signal line in the insulating film for improving withstand voltage can be made difficult to break.
  • FIG. 13 is a cross-sectional view of a conventional active matrix substrate 120.
  • the active matrix substrate 120 includes a TFT 105 and an auxiliary capacitor 106 for each pixel as shown in FIG.
  • the TFT 105 includes a gate electrode 111a provided on the insulating substrate 110, a gate insulating film 112 provided so as to cover the gate electrode 111a, and amorphous silicon provided on the gate insulating film 112.
  • the drain electrode 115 c is connected to the pixel electrode 118 through a contact hole formed in the protective film 116 provided so as to cover the TFT 105.
  • the auxiliary capacitor 106 includes a capacitor line 111b provided in the same layer and the same material as the gate electrode 111a, and a gate insulating film 12 and a protective film 116 provided in order so as to cover the capacitor line 111b. And a pixel electrode 118 provided on the protective film 116.
  • the gate insulating film 112 needs to have a certain thickness because it is necessary to reliably insulate the gate line to which the gate electrode 111a is connected from the source line to which the source electrode 115b is connected.
  • the electric capacity of the auxiliary capacitor 106 is decreased. Therefore, in order to make the electric capacity of the auxiliary capacitor 106 comparable to the electric capacity of the liquid crystal capacitor, the area of the auxiliary capacitor 106 is increased. Need to be larger. As a result, the aperture ratio of the pixel is lowered, so that an increase in the capacitance of the auxiliary capacitor and a higher aperture ratio of the pixel are in a trade-off relationship.
  • the present invention has been made in view of the above points, and an object of the present invention is to suppress the decrease in the aperture ratio of the pixel and increase the electric capacity of the auxiliary capacitor.
  • the present invention is such that the insulating film constituting the auxiliary capacitor is a protective film covering the thin film transistor.
  • an active matrix substrate includes a plurality of pixels provided in a matrix, a plurality of capacitor lines provided so as to extend in parallel with each other along one of the alignment directions of the pixels, A plurality of thin film transistors provided for each pixel; a protective film provided to cover the thin film transistors; a plurality of pixel electrodes provided in a matrix on the protective film and connected to the thin film transistors; , An active matrix substrate provided with a plurality of auxiliary capacitors provided for each pixel, wherein each of the auxiliary capacitors is provided between the capacitor lines and the pixel electrodes and between the capacitor lines and the pixel electrodes. It is characterized by comprising the above-mentioned protective film disposed on the substrate.
  • the insulating film disposed between the capacitor line and the pixel electrode is relatively thick in consideration of, for example, the coverage property and the withstand voltage resistance of the gate line. Since it is not a gate insulating film (only about 300 nm to 500 nm) but only a relatively thin protective film (about 50 nm to 300 nm) provided by removing the gate insulating film, the capacitance per unit area of the auxiliary capacitance is (insulating It is relatively large (in inverse proportion to the film thickness). As a result, the area occupied by the auxiliary capacitor can be designed to be small in each pixel, so that the reduction in the aperture ratio of the pixel can be suppressed and the electric capacity of the auxiliary capacitor can be increased.
  • the protective film and the gate insulating film are made of the same material, the protective film has a thickness of 50 nm, and the gate insulating film has a thickness of 300 nm, the auxiliary capacitance using the protective film is increased.
  • a gate line connected to each thin film transistor may be provided between the capacitor lines so as to extend along the capacitor lines.
  • an active matrix substrate having a Cs-on-common structure is specifically configured.
  • Each of the capacitance lines may be a gate line.
  • each capacitor line is also a gate line, an active matrix substrate having a Cson gate structure is specifically configured.
  • the protective film may be formed so that a portion constituting each auxiliary capacitor is thinner than a portion covering each thin film transistor.
  • Each auxiliary capacitor may include a conductive layer formed of the same material in the same layer as the source electrode and the drain electrode of each thin film transistor between each capacitor line and the protective film.
  • the conductive layer is provided in the same layer as the source electrode and the drain electrode of each thin film transistor between the capacitor line of each auxiliary capacitor and the protective film, the gate line and the capacitor Even if the gate material constituting the line and the source material constituting the source electrode and the drain electrode are similar to each other and the etching selectivity is low, it is possible to configure the auxiliary capacitance without adding a manufacturing process. Become.
  • Each thin film transistor may include an oxide semiconductor layer.
  • each thin film transistor includes the oxide semiconductor layer, for example, an N + amorphous silicon layer for connecting to the source electrode and the drain electrode is not necessary, and the structure of the thin film transistor is simplified.
  • a liquid crystal display panel includes an active matrix substrate and a counter substrate provided to face each other, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • a plurality of auxiliary capacitors provided for each, and each of the auxiliary capacitors includes the capacitor lines, the pixel electrodes, and the capacitor lines. Characterized in that it is constituted by the above protective layer disposed between the pixel electrodes.
  • the insulating film disposed between the capacitor line and the pixel electrode is relatively thick in consideration of, for example, the coverage property and the withstand voltage resistance of the gate line. Since it is not a gate insulating film (only about 300 nm to 500 nm) but only a relatively thin protective film (about 50 nm to 300 nm) provided by removing the gate insulating film, the capacitance per unit area of the auxiliary capacitance is (insulating It is relatively large (in inverse proportion to the film thickness). This makes it possible to design a small area occupied by the auxiliary capacitance in each pixel. Therefore, in a liquid crystal display panel including an active matrix substrate, a counter substrate, and a liquid crystal layer provided between the two substrates. Thus, it is possible to suppress the decrease in the aperture ratio of the pixel and increase the electric capacity of the auxiliary capacitor.
  • the protective film thickness is 50 nm
  • the gate insulating film thickness is 300 nm
  • a plurality of capacitor lines are formed on the substrate so as to extend in parallel with each other, and gate lines are provided between the capacitor lines so as to extend along the capacitor lines.
  • the first insulating film is formed so as to cover the plurality of capacitor lines and the plurality of gate lines formed in the gate layer forming step. Later, a part of the first insulating film is removed to expose each capacitor line, thereby forming a gate insulating film.
  • a source layer is formed in the protective film forming step performed before the pixel electrode forming step.
  • the second insulating film After forming the second insulating film so as to cover the source electrode and the drain electrode formed in the forming step and each capacitor line exposed from the gate insulating film in the gate insulating film forming step, the second insulating film Since the protective film is formed by removing a part of the drain electrode and exposing a part of the drain electrode, an insulating film disposed between the capacitor line and the pixel electrode is provided in the auxiliary capacitor provided for each pixel. , Gate line coverage
  • the gate insulating film is relatively thick (for example, about 300 nm to 500 nm) instead of a relatively thick protective film provided by removing the gate insulating film (for example, about 50 nm to 300 nm).
  • the electric capacity per unit area of the auxiliary capacity becomes relatively large (in inverse proportion to the film thickness of the insulating film).
  • the area occupied by the auxiliary capacitor can be designed to be small in each pixel. Therefore, in the active matrix substrate having the Cs on Common structure, the reduction in the aperture ratio of the pixel is suppressed, and the electric capacity of the auxiliary capacitor is reduced. The capacity can be increased.
  • the protective film thickness is 50 nm
  • the gate insulating film thickness is 300 nm
  • the method of manufacturing an active matrix substrate according to the present invention includes a gate layer forming step of forming a plurality of gate lines on the substrate so as to extend in parallel with each other, and a first insulating film so as to cover the gate lines. And forming a plurality of semiconductor layers so as to overlap the gate lines, and removing a part of the first insulating film to expose a part of the gate lines.
  • a part of the second insulating film is removed to expose a part of the drain electrode, thereby forming a protective film, and the protective film Duplicate on
  • a pixel electrode in a matrix characterized by comprising a pixel electrode forming step of forming a plurality of storage capacitance with a protective film and the respective pixel electrodes.
  • the first insulating film is formed so as to cover the plurality of gate lines formed in the gate layer forming step, and then the first insulating film is formed.
  • the gate insulating film is formed by removing a part of the insulating film to expose a part of each gate line, and in the protective film forming step performed before the pixel electrode forming step, the source layer forming step After the second insulating film is formed so as to cover the source and drain electrodes formed in step 1 and each gate line exposed from the gate insulating film in the gate insulating film forming step, one of the second insulating films is formed.
  • the protective film is formed by removing the portion and exposing a part of the drain electrode. Therefore, in the auxiliary capacitance provided for each pixel, the insulating film disposed between the capacitor line and the pixel electrode is a gate. Line coverage and completeness Considering the pressure resistance, it is not a gate insulating film that is relatively thick (for example, about 300 nm to 500 nm), but only a relatively thin protective film (for example, about 50 nm to 300 nm) provided by removing the gate insulating film.
  • the electric capacity per unit area of the auxiliary capacity becomes relatively large (in inverse proportion to the film thickness of the insulating film). As a result, the area occupied by the auxiliary capacitor in each pixel can be designed to be small. Therefore, in the active matrix substrate having the Cs on Gate structure, the reduction in the aperture ratio of the pixel can be suppressed, and the electric capacity of the auxiliary capacitor can be reduced. The capacity can be increased.
  • the protective film thickness is 50 nm
  • the gate insulating film thickness is 300 nm
  • the protective film may be formed so that a portion constituting each auxiliary capacitor is thinner than a portion covering the source electrode and the drain electrode.
  • the portion constituting each auxiliary capacity of the protective film is formed relatively thin, so that the electric capacity per unit area of the auxiliary capacity is further increased.
  • the protective film forming step after forming a photosensitive resin film on the second insulating film, the photosensitive resin film is exposed with a halftone so that a concave portion is formed in a portion constituting each auxiliary capacitor.
  • the resist pattern forming step for forming the provided resist pattern, the first etching step for etching the second insulating film exposed from the resist pattern formed in the resist pattern forming step, and the first etching step were used.
  • a resist pattern having a recess is formed in a portion constituting each auxiliary capacitor, and in the first etching step After etching the second insulating film exposed from the resist pattern, in the second etching step, the bottom portion of the concave portion of the resist pattern is removed and the upper layer portion of the second insulating film exposed is etched to form a protective film Therefore, it is possible to form a protective film having a relatively thin portion constituting each auxiliary capacitor without increasing the number of photomasks.
  • a channel protective layer may be formed on each semiconductor layer.
  • the channel protective layer is formed on each semiconductor layer in the gate insulating film forming step, the source film and the drain electrode are formed by patterning the metal film by etching in the source layer forming step. At this time, etching of the surface of the semiconductor layer is suppressed.
  • the insulating film constituting the auxiliary capacitor is a protective film covering the thin film transistor, it is possible to suppress the decrease in the aperture ratio of the pixel and increase the electric capacity of the auxiliary capacitor.
  • FIG. 1 is a cross-sectional view of a liquid crystal display panel 50 according to the first embodiment.
  • FIG. 2 is a plan view showing one pixel of the active matrix 20 a constituting the liquid crystal display panel 50.
  • FIG. 3 is a plan view of the terminal portion 7 of the active matrix substrate 20a.
  • FIG. 4 is a plan view of the gate-source connection portion 8 of the active matrix substrate 20a.
  • FIG. 5 is a cross-sectional view of the pixel portion of the active matrix substrate 20a.
  • FIG. 6 is a cross-sectional view of the terminal portion 7 of the active matrix substrate 20a.
  • FIG. 7 is a cross-sectional view of the gate-source connection portion 8 of the active matrix substrate 20a.
  • FIG. 1 is a cross-sectional view of a liquid crystal display panel 50 according to the first embodiment.
  • FIG. 2 is a plan view showing one pixel of the active matrix 20 a constituting the liquid crystal display panel 50.
  • FIG. 3 is a plan view of the
  • FIG. 8 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20a.
  • FIG. 9 is a cross-sectional view of a pixel portion of a modified active matrix substrate 20aa.
  • FIG. 10 is a cross-sectional view illustrating a manufacturing process of the active matrix substrate 20b constituting the liquid crystal display device according to the second embodiment.
  • FIG. 11 is a plan view of an active matrix substrate 20c constituting the liquid crystal display device according to the third embodiment.
  • FIG. 12 is a cross-sectional view showing the manufacturing process of the active matrix substrate 20c.
  • FIG. 13 is a cross-sectional view of a conventional active matrix substrate 120.
  • Embodiment 1 of the Invention 1 to 9 show Embodiment 1 of an active matrix substrate according to the present invention, a liquid crystal display panel including the same, and a method for manufacturing the active matrix substrate.
  • FIG. 1 is a cross-sectional view of the liquid crystal display panel 50 of the present embodiment.
  • 2 is a plan view showing one pixel of the active matrix 20a constituting the liquid crystal display panel 50.
  • FIG. 3 is a plan view of the terminal portion 7 of the active matrix substrate 20a.
  • FIG. It is a top view of the gate source connection part 8 of the matrix substrate 20a.
  • 5 is a cross-sectional view of the pixel portion of the active matrix substrate 20a along the line VV in FIG. 2, and FIG.
  • FIG. 6 is a cross-sectional view of the active matrix substrate 20a along the line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view of the terminal portion 7, and
  • FIG. 7 is a cross-sectional view of the gate-source connection portion 8 of the active matrix substrate 20a along the line VII-VII in FIG.
  • the liquid crystal display panel 50 includes an active matrix substrate 20a and a counter substrate 30 provided so as to face each other, a liquid crystal layer 40 provided between the active matrix substrate 20a and the counter substrate 30, The active matrix substrate 20a and the counter substrate 30 are bonded to each other, and a sealing material 35 is provided in a frame shape to enclose the liquid crystal layer 40 between the active matrix substrate 20a and the counter substrate 30, and a plurality of pixels P ( 2) is defined in a matrix.
  • the active matrix substrate 20a is provided between a plurality of gate lines 11a provided on the insulating substrate 10 so as to extend in parallel with each other and between the gate lines 11a, and is parallel to each other.
  • a plurality of capacitor lines 11b extending in parallel to each other, a plurality of source lines 15a provided so as to extend in parallel to each other in a direction orthogonal to each gate line 11a, and each intersection of each gate line 11a and each source line 15a, that is, A plurality of TFTs 5 provided for each pixel P, a protective film 16a provided so as to cover each TFT 5, a plurality of pixel electrodes 18a provided in a matrix on the protective film 16a, and each pixel P And a plurality of auxiliary capacitors 6 and an alignment film (not shown) provided so as to cover each pixel electrode 18a, and has a Cs on Common structure. Yes.
  • the gate line 11a is drawn out to a terminal region T (see FIG. 1) outside the display region D (see FIG. 1) that performs image display.
  • the first conductive layer 15e is connected to the first conductive layer 15e through the contact hole Cd formed in the laminated film of the film 12a and the channel protective film 14a, and the first conductive layer 15e is connected through the contact hole Cf formed in the protective film 16a. It has the terminal part 7 connected to the 2nd conductive layer 18b.
  • the source line 15a is drawn out of the display region D (see FIG. 1), and as shown in FIGS. 4 and 7, through the contact hole Cg formed in the laminated film of the gate insulating film 12a and the channel protective film 14a.
  • the gate source connection portion 8 is connected to the relay wiring 11c. Then, the relay wiring 11c is drawn out to the terminal region T (see FIG. 1) outside the display region D (see FIG. 1), and in the terminal region T, as shown in FIGS. 3 and 6, the gate insulating film 12a.
  • the first conductive layer 15e is connected to the first conductive layer 15e through the contact hole Cd formed in the laminated film of the channel protective film 14a, and the second conductive layer 15e is formed in the protective film 16a through the contact hole Cf. It has the terminal part 7 connected to the layer 18b.
  • the TFT 5 includes a gate electrode (11a) provided on the insulating substrate 10, a gate insulating film 12a provided to cover the gate electrode (11a), and a gate insulating film 12a.
  • a semiconductor layer 13a provided in an island shape at a position corresponding to the gate electrode (11a) above, a channel protective layer 14a provided on the semiconductor layer 13a so as to cover its channel region (not shown), and a semiconductor layer 13a, a source electrode 15b and a drain electrode 15c are provided so as to face each other across the channel protective layer 14a.
  • the gate electrode (11a) is a part of the gate line 11a
  • the source electrode 15b is a protruding part to the side of the source line 15a.
  • the drain electrode 15c is connected to the pixel electrode 18a through a contact hole Ce formed in the protective film 16a.
  • the semiconductor layer 13a is, for example, an oxide semiconductor film such as an IGZO (In—Ga—Zn—O) system, an ISiZO (In—Si—Zn—O) system, and an IAlZO (In—Al—Zn—O) system.
  • the oxide semiconductor layer is connected to the source electrode 15b and the drain electrode 15c through the contact holes Ca and Cb formed in the channel protective layer 14a, respectively. .
  • the auxiliary capacitor 6 includes a conductive layer 15d connected to the capacitor line 11b through a contact hole Cc formed in the laminated film of the gate insulating film 12a and the channel protective layer 14a, and a conductive layer.
  • the protective film 16a is provided so as to cover the layer 15d, and the pixel electrode 18a is provided on the protective film 16a.
  • the counter substrate 30 includes a black matrix (not shown) provided in a grid pattern on an insulating substrate, and colored layers (not shown) such as a red layer, a green layer, and a blue layer provided between the grids of the black matrix.
  • a color filter layer (not shown) having a common electrode (not shown) provided so as to cover the color filter layer, a photo spacer (not shown) provided on the common electrode, and the common electrode And an alignment film (not shown) provided to cover.
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the TFT 5 in each pixel P, when a gate signal is sent from a gate driver (not shown) to the gate electrode (11a) via the gate line 11a, the TFT 5 is turned on. A source signal is sent from a source driver (not shown) to the source electrode 15b via the source line 15a, and a predetermined charge is written to the pixel electrode 18a via the semiconductor layer 13a and the drain electrode 15c. At this time, a potential difference is generated between each pixel electrode 18a of the active matrix substrate 20a and the common electrode of the counter substrate 30, and the liquid crystal layer 40, that is, the liquid crystal capacitance of each pixel P, and the liquid crystal capacitance are connected in parallel. A predetermined voltage is applied to the auxiliary capacitor 6. In the liquid crystal display device 50a, in each pixel P, an image is displayed by adjusting the light transmittance of the liquid crystal layer 40 by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40.
  • FIG. 8 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20a
  • FIG. 9 is a cross-sectional view of a pixel portion of the active matrix substrate 20aa which is a modification of the active matrix substrate 20a.
  • the manufacturing method of this embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), a titanium film (thickness of about 100 nm), and the like are sequentially laminated on the entire substrate of the insulating substrate 10 such as a glass substrate. Then, by performing photolithography, dry etching of the first metal film, stripping of the resist, and cleaning, as shown in FIG. 8A, the gate line 11a, Capacitor line 11b and relay line 11c are formed (gate layer forming step).
  • a first insulating film 12 such as a silicon oxide film is formed on the entire substrate on which the gate line 11a, the capacitor line 11b, and the relay wiring 11c are formed by a CVD (Chemical Vapor Deposition) method.
  • an IGZO-based oxide semiconductor film is formed by sputtering, and then photolithography, wet etching of the oxide semiconductor film, resist By performing peeling and cleaning, a semiconductor layer 13a is formed as shown in FIG. 8B (semiconductor layer forming step).
  • the single-layer first insulating film 12 is illustrated, but for example, the lower layer is composed of a silicon nitride film (thickness of about 200 nm to 500 nm) and the upper layer is a silicon oxide film (for example, 20 nm to The first insulating film 12 may be a multi-layered first insulating film 12 having a thickness of about 150 nm.
  • a third insulating film such as a silicon oxide film is formed on the entire substrate on which the semiconductor layer 13a has been formed by CVD, for example, and thereafter, photolithography and third
  • contact holes Ca, Cb, Cc, Cd and Cg are formed to form the channel protective layer 14a and the gate insulating film 12a (gate insulating film forming step).
  • the single-layer third insulating film is illustrated, but for example, it is a multi-layer third insulating film in which the lower layer is formed of a silicon oxide film and the upper layer is formed of a silicon nitride film. May be.
  • a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), and a titanium film (thickness of 100 nm) are formed on the entire substrate on which the channel protective layer 14a, the gate insulating film 12a, and the like are formed by sputtering.
  • a second metal film is sequentially deposited, and then photolithography, dry etching of the second metal film, stripping of the resist, and cleaning are performed.
  • the source line 15a (see FIG.
  • the source electrode 15b, the drain electrode 15c, the conductive layer 15d, and the first conductive layer 15e are formed to a thickness of about 350 nm to form the TFT 5 and the gate source connection portion 8 (source).
  • Layer forming step when the etching selectivity of the first metal film and the second metal film is high, for example, the first metal film is the above-described laminated film of titanium film / aluminum film / titanium film, and the second When the metal film is a single-layer film such as a molybdenum film, an aluminum film, or a copper film, or a laminated film thereof, and the second metal film (about 200 nm) is wet-etched, the conductive layer 15d and the first conductive film The layer 15e can be omitted (see the active matrix substrate 20aa in FIG. 9).
  • the auxiliary capacitor 6 includes a capacitor line 11b, a protective film 16a provided so as to cover a part of the capacitor line 11b, and a
  • a second insulating film 16 such as a silicon oxide film is formed to a thickness of about 50 nm to 300 nm by a CVD method over the entire substrate on which the TFT 5 and the gate source connection portion 8 are formed.
  • a protective film 16a is formed as shown in FIG. (Protective film forming step).
  • the single-layer second insulating film 16 is illustrated, but for example, the lower layer is composed of a silicon oxide film (thickness of about 50 nm to 150 nm) and the upper layer is a silicon nitride film (for example, 50 nm to 50 nm).
  • the second insulating film 16 may be a multi-layered second insulating film 16 having a thickness of about 200 nm.
  • a transparent conductive film such as ITO (Indium Tin Oxide) is formed on the entire substrate on which the protective film 16a is formed by sputtering, and then photolithography, dry etching of the transparent conductive film, resist peeling, and By performing cleaning, as shown in FIG. 8F, the pixel electrode 18a and the second conductive layer 18b are formed to a thickness of about 100 nm, and the auxiliary capacitor 6 and the terminal portion 7 are formed (pixel electrode forming step). ).
  • ITO Indium Tin Oxide
  • a polyimide resin is applied to the entire substrate on which the pixel electrode 18a and the second conductive layer 18b are formed by a printing method, and then a rubbing process is performed to form an alignment film with a thickness of about 100 nm.
  • the active matrix substrate 20a can be manufactured.
  • ⁇ Opposite substrate manufacturing process First, an acrylic photosensitive resin in which fine particles such as carbon are dispersed is applied to the entire substrate of an insulating substrate such as a glass substrate by spin coating, for example, and the applied photosensitive resin is passed through a photomask. After the exposure, development is performed to form a black matrix having a thickness of about 1.5 ⁇ m.
  • an acrylic photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix is formed by a spin coating method, and the applied photosensitive resin is applied to a photomask.
  • patterning is performed by developing to form a colored layer (for example, a red layer) of a selected color with a thickness of about 2.0 ⁇ m.
  • other two colors for example, a green layer and a blue layer
  • a thickness of about 2.0 ⁇ m to form a color filter layer.
  • a transparent conductive film such as, for example, ITO is formed on the substrate on which the color filter layer is formed by sputtering, and the common electrode is formed to a thickness of about 100 nm.
  • a photosensitive resin is applied to the entire substrate on which the common electrode is formed by a spin coating method, and the applied photosensitive resin is exposed through a photomask and then developed, thereby developing a photo spacer. It is formed to a thickness of about 4 ⁇ m.
  • a polyimide resin is applied to the entire substrate on which the photo spacers are formed by a printing method, and then a rubbing process is performed to form an alignment film with a thickness of about 100 nm.
  • the counter substrate 30 can be manufactured as described above.
  • a seal material 35 made of ultraviolet curing and thermosetting resin or the like is drawn in a frame shape on the counter substrate 30 manufactured in the counter substrate manufacturing step.
  • the bonded body is released to atmospheric pressure. By doing, the surface and the back surface of the bonded body are pressurized.
  • the sealing material 35 is cured by heating the bonded body.
  • the liquid crystal display panel 50 of the present embodiment can be manufactured.
  • the liquid crystal display panel 50 including the active matrix substrate 20a, and the manufacturing method of the active matrix substrate 20a, in the gate insulating film forming step performed after the semiconductor layer forming step, After forming the first insulating film 12 so as to cover the plurality of capacitor lines 11b and the plurality of gate lines 11a formed in the gate layer forming step, a part of the first insulating film 12 is removed, By exposing the capacitor line 11b, the gate insulating film 12a is formed, and in the protective film forming step performed before the pixel electrode forming step, the source electrode 15b and the drain electrode 15c formed in the source layer forming step, and After forming the second insulating film 16 so as to cover each capacitor line 11b exposed from the gate insulating film 12a in the gate insulating film forming step, The protective film 16a is formed by removing a part of the insulating film 16 and exposing a part of the drain electrode 15c.
  • the capacitor line 11b and The insulating film disposed between the pixel electrodes 18a becomes relatively thick (for example, about 300 nm to 500 nm) in consideration of the coverage property and the withstand voltage resistance of the gate line 11a, and the gate insulating film 12a is removed instead of the gate insulating film 12a.
  • the relatively thin protective film 16a for example, about 50 nm to 300 nm
  • the electric capacity per unit area of the auxiliary capacitor 6 becomes relatively large (in inverse proportion to the film thickness of the insulating film).
  • the area occupied by the auxiliary capacitor 6 can be designed to be small in each pixel P, the aperture ratio of the pixel P in the active matrix substrate 20a having the CsCon Common structure and the liquid crystal display panel 50 including the active matrix substrate 20a. Can be suppressed, and the electric capacity of the auxiliary capacitor 6 can be increased.
  • the source electrode 15b and the drain electrode of each TFT 5 are provided between the capacitor line 11b of each auxiliary capacitor 6 and the protective film 16a. Since the conductive layer 15d is formed of the same material in the same layer as 15c, the gate material constituting the gate line 11a and the capacitor line 11b and the source material constituting the source electrode 15b and the drain electrode 15c are similar to each other and are selected by etching. Even in a combination with a low ratio, the auxiliary capacitor 6 can be configured without adding a manufacturing process.
  • each TFT 5 includes the semiconductor layer 13a formed of an oxide semiconductor film.
  • An N + amorphous silicon layer or the like for connecting to the electrode 15c is not necessary, and the structure of the TFT 5 can be simplified, and the TFT 5 having good characteristics such as high mobility, high reliability, and low off-current can be obtained. Can be realized.
  • the channel protective layer 14a is formed on each semiconductor layer 13a in the gate insulating film forming step, so that the second metal is formed in the source layer forming step.
  • the source electrode 15b and the drain electrode 15c are formed by patterning the film by etching, etching of the channel region on the surface of the semiconductor layer 13a can be suppressed.
  • FIG. 10 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20b constituting the liquid crystal display device of this embodiment.
  • the same parts as those in FIGS. 1 to 9 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the active matrix substrate 20a including the protective film 16a having one type of film thickness is illustrated.
  • the active matrix substrate 20b including the protective film 16b having two types of film thickness is illustrated. To do.
  • the liquid crystal display panel of this embodiment includes an active matrix substrate 20b and a counter substrate 30 (see FIG. 1) provided to face each other, and a liquid crystal layer 40 (between the active matrix substrate 20b and the counter substrate 30). 1).
  • the active matrix substrate 20b is provided between the plurality of gate lines 11a provided on the insulating substrate 10 so as to extend in parallel to each other and between the gate lines 11a, and is parallel to each other.
  • a plurality of capacitance lines 11b extending in parallel to each other, a plurality of source lines 15a (see FIG.
  • the protective film 16b is formed such that a portion (for example, thickness 150 nm) constituting each auxiliary capacitor 6 is thinner than a portion (for example, thickness 300 nm) covering the TFT 5.
  • the manufacturing method of the present embodiment only changes the protective film forming step of the active matrix substrate manufacturing step of the first embodiment, and therefore the description will focus on the protective film forming step.
  • the second insulating film 16 such as a silicon oxide film is formed to a thickness of 300 nm on the entire substrate on which the TFT 5 is formed by performing the source layer forming process of the active matrix substrate manufacturing process of the first embodiment by a CVD method.
  • a photosensitive resin 17 is applied by spin coating, and the applied photosensitive resin 17 is exposed through a halftone photomask and then developed.
  • the 1st resist pattern 17a which has the recessed part H in the part used as the auxiliary capacity 6 is formed (resist pattern formation process).
  • the second insulating film 16 exposed from the first resist pattern 17a formed in the resist pattern forming step is removed by dry etching, and as shown in FIG. 10A, a protective film forming film 16c is formed. Is formed (first etching step).
  • the bottom B of the recess H of the first resist pattern 17a is removed as shown in FIG.
  • the upper layer portion of the protective film forming film 16c which is the second insulating film exposed from the second resist pattern 17b, is removed by dry etching, and FIG. As shown in FIG. 2, a protective film 16b is formed (second etching step).
  • the pixel electrode forming step of the first embodiment is performed to manufacture the active matrix substrate 20b. it can.
  • each auxiliary capacitor 6 of the protective film 16b is more effective than the first embodiment. Therefore, the electric capacity per unit area of the auxiliary capacitor 6 can be further increased, and the area occupied by the auxiliary capacitor 6 can be designed to be smaller in each pixel P.
  • the active matrix substrate 20b having the on-common structure and the liquid crystal display panel including the active matrix substrate 20b it is possible to further reduce the aperture ratio of the pixel P and further increase the electric capacity of the auxiliary capacitor 6.
  • the concave portion H is formed in the portion constituting each auxiliary capacitor 6 using a halftone photomask in the resist pattern forming step.
  • the first resist pattern 17a having the first resist pattern 17a is formed and the second insulating film 16 exposed from the first resist pattern 17a is etched in the first etching process
  • the second etching process the first resist pattern 17a is formed. Since the upper layer portion of the protective film forming film 16c exposed from the second resist pattern 17b formed by removing the bottom B of the concave portion H is etched to form the protective film 16b, the number of photomasks is increased. In other words, it is possible to form the protective film 16b having a relatively thin portion constituting each auxiliary capacitor 6.
  • FIG. 11 is a plan view of an active matrix substrate 20c constituting the liquid crystal display device of the present embodiment
  • FIG. 12 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20c.
  • FIG. 12 (f) is also a cross-sectional view of the active matrix 20c along the line XII-XII in FIG.
  • the active matrix substrates 20a and 20b having the Cs on Common structure are exemplified.
  • the active matrix substrate 20c having the Cs on Gate structure is exemplified.
  • the liquid crystal display panel of the present embodiment includes an active matrix substrate 20c and a counter substrate 30 (see FIG. 1) provided so as to face each other, and a liquid crystal layer 40 (see FIG. 1) provided between the active matrix substrate 20c and the counter substrate 30. 1).
  • the active matrix substrate 20c is provided on the insulating substrate 10 so as to extend in parallel with each other, and each of the gate lines 11e also functions as a capacitor line, and each gate.
  • a plurality of source lines 15a provided so as to extend in parallel with each other in a direction orthogonal to the line 11e, and a plurality of portions provided for each intersection of each gate line 11e and each source line 15a, that is, for each pixel P TFT 5, protective film 16 d provided so as to cover each TFT 5, a plurality of pixel electrodes 18 c provided in a matrix on the protective film 16 d and connected to each TFT 5, and provided for each pixel P
  • a plurality of auxiliary capacitors 6 and an alignment film (not shown) provided so as to cover each pixel electrode 18c are provided, and has a Cs-on-Gate structure.
  • the auxiliary capacitor 6 includes a conductive layer 15f connected to the gate line 11e through a contact hole Ch formed in the laminated film of the gate insulating film 12b and the channel protective layer 14b. And a protective film 16d provided so as to cover the conductive layer 15f, and a pixel electrode 18c provided on the protective film 16d.
  • a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), a titanium film (thickness of about 100 nm), and the like are sequentially laminated on the entire substrate of the insulating substrate 10 such as a glass substrate. Then, by performing photolithography, dry etching of the first metal film, stripping of the resist, and cleaning, the gate line 11e is formed as shown in FIG. It is formed to a thickness of about 200 nm (gate layer forming step).
  • a first insulating film 12 (thickness of about 200 nm to 500 nm) such as a silicon oxide film is formed on the entire substrate on which the gate line 11e is formed by CVD, for example, and then by sputtering.
  • a first insulating film 12 thickness of about 200 nm to 500 nm
  • an IGZO-based oxide semiconductor film (having a thickness of about 30 nm to 300 nm) is formed, and then photolithography, dry etching of the oxide semiconductor film, resist peeling, and cleaning are performed, whereby FIG. ),
  • a semiconductor layer 13a is formed (semiconductor layer forming step).
  • a third insulating film such as a silicon oxide film is formed on the entire substrate on which the semiconductor layer 13a has been formed by CVD, for example, and thereafter, photolithography and third By performing dry etching of the insulating film and the laminated film of the first insulating film 12 and the third insulating film, removing the resist, and cleaning, as shown in FIG. 12C, the contact holes Ca, Cb, and Ch. Then, the channel protective layer 14b and the gate insulating film 12b are formed (gate insulating film forming step).
  • a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), and a titanium film (thickness of 100 nm) are formed on the entire substrate on which the channel protective layer 14b, the gate insulating film 12b, and the like are formed by sputtering.
  • a second metal film is sequentially deposited, and then photolithography, dry etching of the second metal film, resist stripping, and cleaning are performed.
  • the source line 15a (see FIG. 11), the source electrode 15b, the drain electrode 15c, and the conductive layer 15f are formed to a thickness of about 350 nm to form the TFT 5 (source layer forming step).
  • a second insulating film 16 such as a silicon oxide film is formed with a thickness of about 50 nm to 300 nm on the entire substrate on which the TFTs 5 and the like are formed by a CVD method.
  • a contact hole Ce is formed to form a protective film 16d (protective film forming step).
  • a transparent conductive film such as ITO is formed on the entire substrate on which the protective film 16d is formed by sputtering, and then photolithography, dry etching of the transparent conductive film, peeling of the resist, and cleaning are performed.
  • the pixel electrode 18c is formed to a thickness of about 100 nm, and the auxiliary capacitor 6 is formed (pixel electrode formation step).
  • a polyimide resin is applied to the entire substrate on which the pixel electrode 18c is formed by a printing method, and then a rubbing process is performed to form an alignment film with a thickness of about 100 nm.
  • the active matrix substrate 20c can be manufactured.
  • the liquid crystal display panel including the active matrix substrate 20c, and the manufacturing method of the active matrix substrate 20c, in the gate insulating film forming step performed after the semiconductor layer forming step, the gate After forming the first insulating film 12 so as to cover the plurality of gate lines 11e formed in the layer forming step, a part of the first insulating film 12 is removed, and a part of each gate line 11e is formed.
  • the gate insulating film 12b is formed, and in the protective film forming step performed before the pixel electrode forming step, the source electrode 15b and the drain electrode 15c formed in the source layer forming step, and the gate insulating film formation are formed.
  • the second insulating film 16 is formed so as to cover a part of each gate line 11e exposed from the gate insulating film 12b in the process.
  • the second insulating film 16 is formed. 16 is removed to expose a part of the drain electrode 15c, thereby forming the protective film 16d. Therefore, in the auxiliary capacitor 6 provided for each pixel P, the gate line 11e functioning as a capacitor line.
  • the insulating film disposed between the pixel electrode 18c is relatively thick (for example, about 300 nm to 500 nm) in consideration of the coverage property and the withstand voltage resistance of the gate line 11e, not the gate insulating film 12b but the gate insulating film 12b.
  • the relatively thin protective film 16d provided for example, about 50 nm to 300 nm
  • the capacitance per unit area of the auxiliary capacitance becomes relatively large (in inverse proportion to the film thickness of the insulating film). Accordingly, since the area occupied by the auxiliary capacitor 6 can be designed to be small in each pixel P, the aperture ratio of the pixel P can be reduced in the active matrix substrate 20c having the Cs on Gate structure and the liquid crystal display panel including the active matrix substrate 20c. It is possible to suppress the decrease and increase the electric capacity of the auxiliary capacitor 6.
  • the configuration in which the protective film having two types of film thickness is applied to the active matrix substrate 20a having the Cs on Common structure described in the first embodiment is described.
  • the protective film having the two types of film thickness described in 2 may be applied to the active matrix substrate 20c having the Cs-on-Gate structure described in the third embodiment.
  • an active matrix substrate provided with a TFT using an oxide semiconductor layer has been exemplified.
  • the present invention provides an active matrix substrate provided with a TFT using a semiconductor layer such as amorphous silicon or polysilicon. It can also be applied to.
  • the present invention is useful for an active matrix type liquid crystal display panel having TFTs, because it is possible to increase the capacitance of the auxiliary capacitor by suppressing the decrease in the aperture ratio of the pixel.

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Abstract

　本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線（１１ｂ）と、各画素毎に設けられた複数のＴＦＴ（５）と、各ＴＦＴ（５）を覆うように設けられた保護膜（１６ａ）と、保護膜（１６ａ）上にマトリクス状に設けられ、各ＴＦＴ（５）にそれぞれ接続された複数の画素電極（１８ａ）と、各画素毎に設けられた複数の補助容量（６）とを備えたアクティブマトリクス基板（２０ａ）であって、各補助容量（６）は、各容量線（１１ｂ）及び各画素電極（１８ａ）と、各容量線（１１ｂ）及び各画素電極（１８ａ）の間に配置する保護膜（１６ａ）とにより構成されていることにより、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることができる。

Description

アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法
　本発明は、アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法に関し、特に、補助容量が設けられたアクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法に関するものである。
　液晶表示パネルは、例えば、画像の最小単位である各画素毎に薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と称する）が設けられたアクティブマトリクス基板と、そのアクティブマトリクス基板に対向するように設けられた対向基板と、それらの両基板の間に設けられた液晶層とを備えている。そして、アクティブマトリクス基板では、各画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各画素の液晶容量と並列に補助容量が設けられている。
　例えば、特許文献１には、マトリクス状に設けられた走査信号ラインとデータ信号ラインとの各交点近傍にＴＦＴ、画素電極及び補助容量電極が設けられたＴＦＴパネルにおいて、走査信号ライン及び補助容量電極とデータ信号ラインとの間にゲート絶縁膜を設け、データ信号ラインと補助容量電極との重合部間に絶縁耐圧向上用絶縁膜を補助容量電極からはみ出さないように設けることにより、絶縁耐圧向上用絶縁膜に補助容量電極の端部に起因する段差が形成されず、絶縁耐圧向上用絶縁膜におけるデータ信号ラインが断線し難いようにすることができる、と記載されている。
特開２００２－１４８６５８号公報
　図１３は、従来のアクティブマトリクス基板１２０の断面図である。
　アクティブマトリクス基板１２０は、図１３に示すように、各画素毎にＴＦＴ１０５及び補助容量１０６を備えている。
　ＴＦＴ１０５は、図１３に示すように、絶縁基板１１０上に設けられたゲート電極１１１ａと、ゲート電極１１１ａを覆うように設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上に設けられたアモルファスシリコン層１１３ａと、アモルファスシリコン層１１３ａ上に設けられたチャネル保護膜１１４及びＮ＋アモルファスシリコン層１１３ｂと、Ｎ＋アモルファスシリコン層１１３ｂ上に設けられたソース電極１１５ｂ及びドレイン電極１１５ｃとを備えている。ここで、ドレイン電極１１５ｃは、ＴＦＴ１０５を覆うように設けられた保護膜１１６に形成されたコンタクトホールを介して画素電極１１８に接続されている。
　補助容量１０６は、図１３に示すように、ゲート電極１１１ａと同一層に同一材料により設けられた容量線１１１ｂと、容量線１１１ｂを覆うように順に設けられたゲート絶縁膜１２及び保護膜１１６と、保護膜１１６上に設けられた画素電極１１８とを備えている。
　ここで、ゲート絶縁膜１１２は、ゲート電極１１１ａが接続されたゲート線と、ソース電極１１５ｂが接続されたソース線とを確実に絶縁する必要があるので、ある程度の膜厚が必要である。しかしながら、ゲート絶縁膜１１２の膜厚を大きくすると、補助容量１０６の電気容量が小さくなるので、補助容量１０６の電気容量を液晶容量の電気容量と同程度にするためには、補助容量１０６の面積を大きくする必要がある。そうなると、画素の開口率が低下してしまうので、補助容量の電気容量の増大と画素の高開口率化とはトレードオフの関係にある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることにある。
　上記目的を達成するために、本発明は、補助容量を構成する絶縁膜を薄膜トランジスタを覆う保護膜にするようにしたものである。
　具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、上記各画素毎に設けられた複数の薄膜トランジスタと、上記各薄膜トランジスタを覆うように設けられた保護膜と、上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、上記各画素毎に設けられた複数の補助容量とを備えたアクティブマトリクス基板であって、上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とする。
　上記の構成によれば、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、例えば、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる（３００ｎｍ～５００ｎｍ程度）ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い（５０ｎｍ～３００ｎｍ程度）保護膜のみであるので、補助容量の単位面積当たりの電気容量が（絶縁膜の膜厚に反比例して）比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
　具体的に、アクティブマトリクス基板において、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を５０ｎｍとし、ゲート絶縁膜の膜厚を３００ｎｍとすると、保護膜を用いた補助容量の面積は、式Ｃ＝εＳ／ｄ（ここで、Ｃ：電気容量、ε：誘電率、Ｓ：面積、ｄ：膜厚）により、ゲート絶縁膜を用いた補助容量の面積の１／６となる。
　上記各容量線の間には、上記各薄膜トランジスタに接続されたゲート線が該各容量線に沿って延びるように設けられていてもよい。
　上記の構成によれば、各容量線の間にゲート線が独立して設けられているので、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板が具体的に構成される。
　上記各容量線は、ゲート線であってもよい。
　上記の構成によれば、各容量線がゲート線でもあるので、Ｃｓ ｏｎ Ｇａｔｅ構造を有するアクティブマトリクス基板が具体的に構成される。
　上記保護膜は、上記各補助容量を構成する部分が上記各薄膜トランジスタを覆う部分よりも薄く形成されていてもよい。
　上記の構成によれば、保護膜の各補助容量を構成する部分が相対的に薄く形成されているので、補助容量の単位面積当たりの電気容量がいっそう大きくなる。
　上記各補助容量は、上記各容量線と上記保護膜との間に上記各薄膜トランジスタのソース電極及びドレイン電極と同一層に同一材料により形成された導電層を備えていてもよい。
　上記の構成によれば、各補助容量の容量線と保護膜との間には、導電層が各薄膜トランジスタのソース電極及びドレイン電極と同一層に同一材料により設けられているので、ゲート線及び容量線を構成するゲート材料とソース電極及びドレイン電極を構成するソース材料とが互いに似通ってエッチング選択比が低い組み合わせであっても、製造工程を追加することなく、補助容量を構成することが可能になる。
　上記各薄膜トランジスタは、酸化物半導体層を備えていてもよい。
　上記の構成によれば、各薄膜トランジスタが酸化物半導体層を備えているので、例えば、ソース電極及びドレイン電極に接続するためのＮ＋アモルファスシリコン層などが不要になり、薄膜トランジスタの構造が簡略化される。
　また、本発明に係る液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備え、複数の画素がマトリクス状に規定された液晶表示パネルであって、上記アクティブマトリクス基板は、上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、上記各画素毎に設けられた複数の薄膜トランジスタと、上記各薄膜トランジスタを覆うように設けられた保護膜と、上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、上記各画素毎に設けられた複数の補助容量とを備え、上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とする。
　上記の構成によれば、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、例えば、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる（３００ｎｍ～５００ｎｍ程度）ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い（５０ｎｍ～３００ｎｍ程度）保護膜のみであるので、補助容量の単位面積当たりの電気容量が（絶縁膜の膜厚に反比例して）比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、アクティブマトリクス基板、対向基板及びそれらの両基板の間に設けられた液晶層を備えた液晶表示パネルにおいて、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
　具体的に、アクティブマトリクス基板を備えた液晶表示パネルにおいて、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を５０ｎｍとし、ゲート絶縁膜の膜厚を３００ｎｍとすると、保護膜を用いた補助容量の面積は、式Ｃ＝εＳ／ｄ（ここで、Ｃ：電気容量、ε：誘電率、Ｓ：面積、ｄ：膜厚）により、ゲート絶縁膜を用いた補助容量の面積の１／６となる。
　また、本発明に係るアクティブマトリクス基板の製造方法は、基板上に、互いに平行に延びるように複数の容量線、及び該各容量線の間に該各容量線に沿って延びるようにゲート線を形成するゲート層形成工程と、上記各容量線及び各ゲート線を覆うように第１の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、上記第１の絶縁膜の一部を除去して、上記各容量線を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、上記ソース電極及びドレイン電極を覆うように第２の絶縁膜を成膜した後に、該第２の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各容量線、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数の容量線及び複数のゲート線を覆うように第１の絶縁膜を成膜した後に、その第１の絶縁膜の一部を除去して、各容量線を露出させることにより、ゲート絶縁膜を形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極及びドレイン電極、並びにゲート絶縁膜形成工程でゲート絶縁膜から露出させた各容量線を覆うように第２の絶縁膜を成膜した後に、その第２の絶縁膜の一部を除去して、ドレイン電極の一部を露出させることにより、保護膜を形成するので、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる（例えば、３００ｎｍ～５００ｎｍ程度）ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い（例えば、５０ｎｍ～３００ｎｍ程度）保護膜のみになり、補助容量の単位面積当たりの電気容量が（絶縁膜の膜厚に反比例して）比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板において、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
　具体的に、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板において、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を５０ｎｍとし、ゲート絶縁膜の膜厚を３００ｎｍとすると、保護膜を用いた補助容量の面積は、式Ｃ＝εＳ／ｄ（ここで、Ｃ：電気容量、ε：誘電率、Ｓ：面積、ｄ：膜厚）により、ゲート絶縁膜を用いた補助容量の面積の１／６となる。
　また、本発明に係るアクティブマトリクス基板の製造方法は、基板上に、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、上記各ゲート線を覆うように第１の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、上記第１の絶縁膜の一部を除去して、上記各ゲート線の一部を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、上記ソース電極及びドレイン電極を覆うように第２の絶縁膜を成膜した後に、該第２の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各ゲート線の一部、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とする。
　上記の方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数のゲート線を覆うように第１の絶縁膜を成膜した後に、その第１の絶縁膜の一部を除去して、各ゲート線の一部を露出させることにより、ゲート絶縁膜を形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極及びドレイン電極、並びにゲート絶縁膜形成工程でゲート絶縁膜から露出させた各ゲート線を覆うように第２の絶縁膜を成膜した後に、その第２の絶縁膜の一部を除去して、ドレイン電極の一部を露出させることにより、保護膜を形成するので、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる（例えば、３００ｎｍ～５００ｎｍ程度）ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い（例えば、５０ｎｍ～３００ｎｍ程度）保護膜のみになり、補助容量の単位面積当たりの電気容量が（絶縁膜の膜厚に反比例して）比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、Ｃｓ ｏｎ Ｇａｔｅ構造を有するアクティブマトリクス基板において、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
　具体的に、Ｃｓ ｏｎ Ｇａｔｅ構造を有するアクティブマトリクス基板において、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を５０ｎｍとし、ゲート絶縁膜の膜厚を３００ｎｍとすると、保護膜を用いた補助容量の面積は、式Ｃ＝εＳ／ｄ（ここで、Ｃ：電気容量、ε：誘電率、Ｓ：面積、ｄ：膜厚）により、ゲート絶縁膜を用いた補助容量の面積の１／６となる。
　上記保護膜形成工程では、上記保護膜を上記各補助容量を構成する部分が上記ソース電極及びドレイン電極を覆う部分よりも薄くなるように形成してもよい。
　上記の方法によれば、保護膜形成工程では、保護膜の各補助容量を構成する部分を相対的に薄く形成するので、補助容量の単位面積当たりの電気容量がいっそう大きくなる。
　上記保護膜形成工程は、上記第２の絶縁膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記各補助容量を構成する部分に凹部が設けられたレジストパターンを形成するレジストパターン形成工程と、該レジストパターン形成工程で形成されたレジストパターンから露出する第２の絶縁膜をエッチングする第１エッチング工程と、該第１エッチング工程で用いたレジストパターンをアッシングで薄肉化することにより該レジストパターンの凹部の底部を除去して露出させた第２の絶縁膜の上層部をエッチングする第２エッチング工程とを備えてもよい。
　上記の方法によれば、保護膜形成工程では、レジストパターン形成工程において、ハーフトーンのフォトマスクを用いて、各補助容量を構成する部分に凹部を有するレジストパターンを形成し、第１エッチング工程において、レジストパターンから露出する第２の絶縁膜をエッチングした後に、第２エッチング工程では、レジストパターンの凹部の底部を除去して露出させた第２の絶縁膜の上層部をエッチングして、保護膜を形成するので、フォトマスクの枚数を増やすことなく、各補助容量を構成する部分が相対的に薄い保護膜を形成することが可能になる。
　上記ゲート絶縁膜形成工程では、上記各半導体層上にチャネル保護層を形成してもよい。
　上記の方法によれば、ゲート絶縁膜形成工程において、各半導体層上にチャネル保護層が形成されるので、ソース層形成工程において、金属膜をエッチングによりパターニングしてソース電極及びドレイン電極を形成する際に、半導体層の表面のエッチングが抑制される。
　本発明によれば、補助容量を構成する絶縁膜が薄膜トランジスタを覆う保護膜になっているので、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることができる。
図１は、実施形態１に係る液晶表示パネル５０の断面図である。 図２は、液晶表示パネル５０を構成するアクティブマトリクス２０ａの１つの画素を示す平面図である。 図３は、アクティブマトリクス基板２０ａの端子部７の平面図である。 図４は、アクティブマトリクス基板２０ａのゲートソース接続部８の平面図である。 図５は、アクティブマトリクス基板２０ａの画素部の断面図である。 図６は、アクティブマトリクス基板２０ａの端子部７の断面図である。 図７は、アクティブマトリクス基板２０ａのゲートソース接続部８の断面図である。 図８は、アクティブマトリクス基板２０ａの製造工程を示す断面図である。 図９は、変形例のアクティブマトリクス基板２０ａａの画素部の断面図である。 図１０は、実施形態２に係る液晶表示装置を構成するアクティブマトリクス基板２０ｂの製造工程を示す断面図である。 図１１は、実施形態３に係る液晶表示装置を構成するアクティブマトリクス基板２０ｃの平面図である。 図１２は、アクティブマトリクス基板２０ｃの製造工程を示す断面図である。 図１３は、従来のアクティブマトリクス基板１２０の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図９は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態の液晶表示パネル５０の断面図である。また、図２は、液晶表示パネル５０を構成するアクティブマトリクス２０ａの１つの画素を示す平面図であり、図３は、アクティブマトリクス基板２０ａの端子部７の平面図であり、図４は、アクティブマトリクス基板２０ａのゲートソース接続部８の平面図である。さらに、図５は、図２中のV－V線に沿ったアクティブマトリクス基板２０ａの画素部の断面図であり、図６は、図３中のVI－VI線に沿ったアクティブマトリクス基板２０ａの端子部７の断面図であり、図７は、図４中のVII－VII線に沿ったアクティブマトリクス基板２０ａのゲートソース接続部８の断面図である。
　液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０と、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着すると共にアクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３５とを備え、複数の画素Ｐ（図２参照）がマトリクス状に規定されている。
　アクティブマトリクス基板２０ａは、図２及び図５に示すように、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１５ａと、各ゲート線１１ａ及び各ソース線１５ａの交差部分毎、すなわち、各画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた保護膜１６ａと、保護膜１６ａ上にマトリクス状に設けられた複数の画素電極１８ａと、各画素Ｐ毎に設けられた複数の補助容量６と、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備え、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造になっている。
　ゲート線１１ａは、画像表示を行う表示領域Ｄ（図１参照）の外側の端子領域Ｔ（図１参照）に引き出され、その端子領域Ｔにおいて、図３及び図６に示すように、ゲート絶縁膜１２ａ及びチャネル保護膜１４ａの積層膜に形成されたコンタクトホールＣｄを介して第１導電層１５ｅに接続され、且つその第１導電層１５ｅが保護膜１６ａに形成されたコンタクトホールＣｆを介して第２導電層１８ｂに接続された端子部７を有している。
　ソース線１５ａは、表示領域Ｄ（図１参照）の外側に引き出され、図４及び図７に示すように、ゲート絶縁膜１２ａ及びチャネル保護膜１４ａの積層膜に形成されたコンタクトホールＣｇを介して中継配線１１ｃに接続されたゲートソース接続部８を有している。そして、中継配線１１ｃは、表示領域Ｄ（図１参照）の外側の端子領域Ｔ（図１参照）に引き出され、その端子領域Ｔにおいて、図３及び図６に示すように、ゲート絶縁膜１２ａ及びチャネル保護膜１４ａの積層膜に形成されたコンタクトホールＣｄを介して第１導電層１５ｅに接続され、且つその第１導電層１５ｅが保護膜１６ａに形成されコンタクトホールＣｆを介して第２導電層１８ｂに接続された端子部７を有している。
　ＴＦＴ５は、図２及び図５に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上でゲート電極（１１ａ）に対応する位置に島状に設けられた半導体層１３ａと、半導体層１３ａ上でそのチャネル領域（不図示）を覆うように設けられたチャネル保護層１４ａと、半導体層１３ａ上でチャネル保護層１４ａを挟んで互いに対峙するように設けられたソース電極１５ｂ及びドレイン電極１５ｃとを備えている。ここで、図２に示すように、ゲート電極（１１ａ）は、ゲート線１１ａの一部であり、ソース電極１５ｂは、ソース線１５ａの側方への突出した部分である。また、ドレイン電極１５ｃは、図２及び図５に示すように、保護膜１６ａに形成されたコンタクトホールＣｅを介して画素電極１８ａに接続されている。さらに、半導体層１３ａは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体膜により形成された酸化物半導体層であり、図２及び図５に示すように、チャネル保護層１４ａに形成されたコンタクトホールＣａ及びＣｂを介してソース電極１５ｂ及びドレイン電極１５ｃにそれぞれ接続されている。
　補助容量６は、図２及び図５に示すように、ゲート絶縁膜１２ａ及びチャネル保護層１４ａの積層膜に形成されたコンタクトホールＣｃを介して容量線１１ｂに接続された導電層１５ｄと、導電層１５ｄを覆うように設けられた保護膜１６ａと、保護膜１６ａ上に設けられた画素電極１８ａにより構成されている。
　対向基板３０は、絶縁基板上に格子状に設けられたブラックマトリクス（不図示）並びにそのブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層（不図示）を有するカラーフィルター層（不図示）と、そのカラーフィルター層を覆うように設けられた共通電極（不図示）と、その共通電極上に設けられたフォトスペーサ（不図示）と、その共通電極を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０では、各画素Ｐにおいて、ゲートドライバ（不図示）からゲート信号がゲート線１１ａを介してゲート電極（１１ａ）に送られて、ＴＦＴ５がオン状態になったときに、ソースドライバ（不図示）からソース信号がソース線１５ａを介してソース電極１５ｂに送られて、半導体層１３ａ及びドレイン電極１５ｃを介して、画素電極１８ａに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板２０ａの各画素電極１８ａと対向基板３０の共通電極との間において電位差が生じ、液晶層４０、すなわち、各画素Ｐの液晶容量、及びその液晶容量に並列に接続された補助容量６に所定の電圧が印加される。そして、液晶表示装置５０ａでは、各画素Ｐにおいて、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
　次に、本実施形態の液晶表示パネル５０の製造方法の一例について図８を用いて説明する。ここで、図８は、アクティブマトリクス基板２０ａの製造工程を示す断面図であり、図９は、アクティブマトリクス基板２０ａの変形例であるアクティブマトリクス基板２０ａａの画素部の断面図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　＜アクティブマトリクス基板作製工程＞
　まず、ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ２００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）などを順に積層した第１の金属膜を成膜し、その後、フォトリソグラフィ、第１の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図８（ａ）に示すように、ゲート線１１ａ、容量線１１ｂ及び中継配線１１ｃを形成する（ゲート層形成工程）。
　続いて、ゲート線１１ａ、容量線１１ｂ及び中継配線１１ｃが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば、酸化シリコン膜などの第１の絶縁膜１２（厚さ３００ｎｍ～５００ｎｍ程度）を成膜し、そして、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ～３００ｎｍ程度）を成膜し、その後、フォトリソグラフィ、酸化物半導体膜のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図８（ｂ）に示すように、半導体層１３ａを形成する（半導体層形成工程）。なお、本実施形態では、単層の第１の絶縁膜１２を例示したが、例えば、下層が窒化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）により構成され、上層が酸化シリコン膜（例えば、２０ｎｍ～１５０ｎｍ程度）により構成された複層の第１の絶縁膜１２であってもよい。
　さらに、半導体層１３ａが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜などの第３の絶縁膜（厚さ５０ｎｍ～２００ｎｍ程度）を成膜し、その後、フォトリソグラフィ、第３の絶縁膜並びに第１の絶縁膜及び第３の絶縁膜の積層膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図８（ｃ）に示すように、コンタクトホールＣａ、Ｃｂ、Ｃｃ、Ｃｄ及びＣｇ（図４及び図７参照）を形成して、チャネル保護層１４ａ及びゲート絶縁膜１２ａを形成する（ゲート絶縁膜形成工程）。なお、本実施形態では、単層の第３の絶縁膜を例示したが、例えば、下層が酸化シリコン膜により構成され、上層が窒化シリコン膜により構成された複層の第３の絶縁膜であってもよい。
　そして、チャネル保護層１４ａ及びゲート絶縁膜１２ａなどが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ２００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）などを順に積層した第２の金属膜を成膜し、その後、フォトリソグラフィ、第２の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図８（ｄ）に示すように、ソース線１５ａ（図２参照）、ソース電極１５ｂ、ドレイン電極１５ｃ、導電層１５ｄ及び第１導電層１５ｅを厚さ３５０ｎｍ程度に形成して、ＴＦＴ５及びゲートソース接続部８を形成する（ソース層形成工程）。ここで、第１の金属膜及び第２の金属膜のエッチング選択比が高い場合、例えば、第１の金属膜が、上述したチタン膜／アルミニウム膜／チタン膜の積層膜であり、第２の金属膜が、モリブデン膜、アルミニウム膜、銅膜などの単層膜、又はそれらの積層膜であり、第２の金属膜（２００ｎｍ程度）をウエットエッチングする場合には、導電層１５ｄ及び第１導電層１５ｅを省略することもできる（図９のアクティブマトリクス基板２０ａａ参照）。なお、この場合、補助容量６は、図９に示すように、容量線１１ｂと、容量線１１ｂの一部を覆うように設けられた保護膜１６ａと、保護膜１６ａ上に設けられた画素電極１８ａにより構成されている。
　続いて、ＴＦＴ５及びゲートソース接続部８などが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜などの第２の絶縁膜１６を厚さ５０ｎｍ～３００ｎｍ程度で成膜し、その後、フォトリソグラフィ、第２の絶縁膜１６のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図８（ｅ）に示すように、コンタクトホールＣｅ及びＣｆを形成して、保護膜１６ａを形成する（保護膜形成工程）。なお、本実施形態では、単層の第２の絶縁膜１６を例示したが、例えば、下層が酸化シリコン膜（厚さ５０ｎｍ～１５０ｎｍ程度）により構成され、上層が窒化シリコン膜（例えば、５０ｎｍ～２００ｎｍ程度）により構成された複層の第２の絶縁膜１６であってもよい。
　そして、保護膜１６ａが形成された基板全体に、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）などの透明導電膜を成膜し、その後、フォトリソグラフィ、透明導電膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図８（ｆ）に示すように、画素電極１８ａ及び第２導電層１８ｂを厚さ１００ｎｍ程度に形成して、補助容量６及び端子部７を形成する（画素電極形成工程）。
　最後に、画素電極１８ａ及び第２導電層１８ｂが形成された基板全体に、印刷法によりポリイミド樹脂を塗布し、その後、ラビング処理を行うことにより、配向膜を厚さ１００ｎｍ程度に形成する。
　以上のようにして、アクティブマトリクス基板２０ａを作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板の基板全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクスを厚さ１．５μｍ程度に形成する。
　続いて、上記ブラックマトリクスが形成された基板全体に、スピンコート法により、例えば、赤、緑又は青に着色されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することによりパターニングして、選択した色の着色層（例えば、赤色層）を厚さ２．０μｍ程度に形成する。さらに、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成して、カラーフィルター層を形成する。
　さらに、上記カラーフィルター層が形成された基板上に、スパッタリング法により、例えば、ＩＴＯなどの透明導電膜を成膜して、共通電極を厚さ１００ｎｍ程度に形成する。
　その後、上記共通電極が形成された基板全体に、スピンコート法により、感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、フォトスペーサを厚さ４μｍ程度に形成する。
　最後に、上記フォトスペーサが形成された基板全体に、印刷法によりポリイミド系樹脂を塗布し、その後、ラビング処理を行うことにより、配向膜を厚さ１００ｎｍ程度に形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜液晶注入工程＞
　まず、例えば、ディスペンサを用いて、上記対向基板作製工程で作製された対向基板３０に、紫外線硬化及び熱硬化併用型樹脂などにより構成されたシール材３５を枠状に描画する。
　続いて、上記シール材が描画された対向基板３０におけるシール材３５の内側の領域に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　最後に、上記貼合体に挟持されたシール材３５にＵＶ光を照射した後に、その貼合体を加熱することによりシール材３５を硬化させる。
　以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０、並びにアクティブマトリクス基板２０ａの製造方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数の容量線１１ｂ及び複数のゲート線１１ａを覆うように第１の絶縁膜１２を成膜した後に、その第１の絶縁膜１２の一部を除去して、各容量線１１ｂを露出させることにより、ゲート絶縁膜１２ａを形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極１５ｂ及びドレイン電極１５ｃ、並びにゲート絶縁膜形成工程でゲート絶縁膜１２ａから露出させた各容量線１１ｂを覆うように第２の絶縁膜１６を成膜した後に、その第２の絶縁膜１６の一部を除去して、ドレイン電極１５ｃの一部を露出させることにより、保護膜１６ａを形成するので、各画素Ｐ毎に設けられた補助容量６において、容量線１１ｂ及び画素電極１８ａの間に配置する絶縁膜が、ゲート線１１ａのカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる（例えば、３００ｎｍ～５００ｎｍ程度）ゲート絶縁膜１２ａでなく、ゲート絶縁膜１２ａを除去して設けられた比較的薄い（例えば、５０ｎｍ～３００ｎｍ程度）保護膜１６ａのみになり、補助容量６の単位面積当たりの電気容量が（絶縁膜の膜厚に反比例して）比較的大きくなる。これにより、各画素Ｐにおいて、補助容量６が占有する面積を小さく設計することができるので、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０において、画素Ｐの開口率の低下を抑制して、補助容量６の電気容量を大きくすることができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、各補助容量６の容量線１１ｂと保護膜１６ａとの間には、各ＴＦＴ５のソース電極１５ｂ及びドレイン電極１５ｃと同一層に同一材料により導電層１５ｄが設けられているので、ゲート線１１ａ及び容量線１１ｂを構成するゲート材料とソース電極１５ｂ及びドレイン電極１５ｃを構成するソース材料とが互いに似通ってエッチング選択比が低い組み合わせであっても、製造工程を追加することなく、補助容量６を構成することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０によれば、各ＴＦＴ５が酸化物半導体膜により形成された半導体層１３ａを備えているので、例えば、ソース電極１５ｂ及びドレイン電極１５ｃに接続するためのＮ＋アモルファスシリコン層などが不要になり、ＴＦＴ５の構造を簡略化することができると共に、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５を実現することができる。
　また、本実施形態のアクティブマトリクス基板２０ａの製造方法によれば、ゲート絶縁膜形成工程において、各半導体層１３ａ上にチャネル保護層１４ａが形成されるので、ソース層形成工程において、第２の金属膜をエッチングによりパターニングしてソース電極１５ｂ及びドレイン電極１５ｃを形成する際に、半導体層１３ａの表面のチャネル領域のエッチングを抑制することができる。
　《発明の実施形態２》
　図１０は、本実施形態の液晶表示装置を構成するアクティブマトリクス基板２０ｂの製造工程を示す断面図である。なお、以下の各実施形態において、図１～図９と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、１種類の膜厚の保護膜１６ａを備えたアクティブマトリクス基板２０ａを例示したが、本実施形態では、２種類の膜厚の保護膜１６ｂを備えたアクティブマトリクス基板２０ｂを例示する。
　本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板２０ｂ及び対向基板３０（図１参照）と、アクティブマトリクス基板２０ｂ及び対向基板３０の間に設けられた液晶層４０（図１参照）とを備えている。
　アクティブマトリクス基板２０ｂは、図１０（ｄ）に示すように、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１５ａ（図２参照）と、各ゲート線１１ａ及び各ソース線１５ａの交差部分毎、すなわち、各画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた保護膜１６ｂと、保護膜１６ｂ上にマトリクス状に設けられた複数の画素電極１８ａと、各画素Ｐ毎に設けられた複数の補助容量６と、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備えている。
　保護膜１６ｂは、各補助容量６を構成する部分（例えば、厚さ１５０ｎｍ）がＴＦＴ５を覆う部分（例えば、厚さ３００ｎｍ）よりも薄く形成されている。
　次に、本実施形態のアクティブマトリクス基板２０ｂの製造方法の一例について図１０を用いて説明する。なお、本実施形態の製造方法は、上記実施形態１のアクティブマトリクス基板作製工程の保護膜形成工程を変更するだけであるので、保護膜形成工程を中心に説明する。
　まず、上記実施形態１のアクティブマトリクス基板作製工程のソース層形成工程を行ってＴＦＴ５が形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜などの第２の絶縁膜１６を厚さ３００ｎｍ程度で成膜し、さらに、スピンコート法により、感光性樹脂１７を塗布し、その塗布された感光性樹脂１７をハーフトーンのフォトマスクを介して露光した後に、現像することにより、図１０（ａ）に示すように、補助容量６となる部分に凹部Ｈを有する第１のレジストパターン１７ａを形成する（レジストパターン形成工程）。
　続いて、上記レジストパターン形成工程で形成された第１のレジストパターン１７ａから露出する第２の絶縁膜１６をドライエッチングにより除去して、図１０（ａ）に示すように、保護膜形成膜１６ｃを形成する（第１エッチング工程）。
　さらに、上記第１エッチング工程で用いた第１のレジストパターン１７ａをアッシングで薄肉化することにより、図１０（ｂ）に示すように、第１のレジストパターン１７ａの凹部Ｈの底部Ｂを除去して、第２のレジストパターン１７ｂを形成した後に、第２のレジストパターン１７ｂから露出する第２の絶縁膜である保護膜形成膜１６ｃの上層部をドライエッチングにより除去して、図１０（ｃ）に示すように、保護膜１６ｂを形成する（第２エッチング工程）。
　引き続いて、上記第２エッチング工程で用いた第２のレジストパターン１７ｂを剥離、及び洗浄を行った後に、上記実施形態１の画素電極形成工程を行うことにより、アクティブマトリクス基板２０ｂを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂ及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板２０ｂの製造方法によれば、上記実施形態１よりも、保護膜１６ｂの各補助容量６を構成する部分が薄くなるので、補助容量６の単位面積当たりの電気容量をいっそう大きくすることができ、各画素Ｐにおいて、補助容量６が占有する面積をいっそう小さく設計することができるので、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板２０ｂ及びそれを備えた液晶表示パネルにおいて、画素Ｐの開口率の低下を抑制して、補助容量６の電気容量をいっそう大きくすることができる。
　また、本実施形態のアクティブマトリクス基板２０ｂの製造方法によれば、保護膜形成工程では、レジストパターン形成工程において、ハーフトーンのフォトマスクを用いて、各補助容量６を構成する部分に凹部Ｈを有する第１のレジストパターン１７ａを形成し、第１エッチング工程において、第１のレジストパターン１７ａから露出する第２の絶縁膜１６をエッチングした後に、第２エッチング工程では、第１のレジストパターン１７ａの凹部Ｈの底部Ｂを除去して形成された第２のレジストパターン１７ｂから露出させた保護膜形成膜１６ｃの上層部をエッチングして、保護膜１６ｂを形成するので、フォトマスクの枚数を増やすことなく、各補助容量６を構成する部分が相対的に薄い保護膜１６ｂを形成することができる。
　《発明の実施形態３》
　図１１は、本実施形態の液晶表示装置を構成するアクティブマトリクス基板２０ｃの平面図であり、図１２は、アクティブマトリクス基板２０ｃの製造工程を示す断面図である。なお、図１２（ｆ）は、図１１中のXII－XII線に沿ったアクティブマトリクス２０ｃの断面図でもある。
　上記実施形態１及び２では、Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板２０ａ及び２０ｂを例示したが、本実施形態では、Ｃｓ ｏｎ Ｇａｔｅ構造を有するアクティブマトリクス基板２０ｃを例示する。
　本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板２０ｃ及び対向基板３０（図１参照）と、アクティブマトリクス基板２０ｃ及び対向基板３０の間に設けられた液晶層４０（図１参照）とを備えている。
　アクティブマトリクス基板２０ｃは、図１１及び図１２（ｆ）に示すように、絶縁基板１０上に互いに平行に延びるように設けられ、各々、容量線としても機能する複数のゲート線１１ｅと、各ゲート線１１ｅと直交する方向に互いに平行に延びるように設けられた複数のソース線１５ａと、各ゲート線１１ｅ及び各ソース線１５ａの交差部分毎、すなわち、各画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた保護膜１６ｄと、保護膜１６ｄ上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極１８ｃと、各画素Ｐ毎に設けられた複数の補助容量６と、各画素電極１８ｃを覆うように設けられた配向膜（不図示）とを備え、Ｃｓ ｏｎ Ｇａｔｅ構造になっている。
　補助容量６は、図１１及び図１２（ｆ）に示すように、ゲート絶縁膜１２ｂ及びチャネル保護層１４ｂの積層膜に形成されたコンタクトホールＣｈを介してゲート線１１ｅに接続された導電層１５ｆと、導電層１５ｆを覆うように設けられた保護膜１６ｄと、保護膜１６ｄ上に設けられた画素電極１８ｃにより構成されている。
　次に、本実施形態のアクティブマトリクス基板２０ｃの製造方法の一例について図１２を用いて説明する。
　まず、ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ２００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）などを順に積層した第１の金属膜を成膜し、その後、フォトリソグラフィ、第１の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１２（ａ）に示すように、ゲート線１１ｅを厚さ２００ｎｍ程度に形成する（ゲート層形成工程）。
　続いて、ゲート線１１ｅが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜などの第１の絶縁膜１２（厚さ２００ｎｍ～５００ｎｍ程度）を成膜し、そして、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ～３００ｎｍ程度）を成膜し、その後、フォトリソグラフィ、酸化物半導体膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１２（ｂ）に示すように、半導体層１３ａを形成する（半導体層形成工程）。
　さらに、半導体層１３ａが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜などの第３の絶縁膜（厚さ５０ｎｍ～２００ｎｍ程度）を成膜し、その後、フォトリソグラフィ、第３の絶縁膜並びに第１の絶縁膜１２及び第３の絶縁膜の積層膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１２（ｃ）に示すように、コンタクトホールＣａ、Ｃｂ及びＣｈを形成して、チャネル保護層１４ｂ及びゲート絶縁膜１２ｂを形成する（ゲート絶縁膜形成工程）。
　そして、チャネル保護層１４ｂ及びゲート絶縁膜１２ｂなどが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ２００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）などを順に積層した第２の金属膜を成膜し、その後、フォトリソグラフィ、第２の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１２（ｄ）に示すように、ソース線１５ａ（図１１参照）、ソース電極１５ｂ、ドレイン電極１５ｃ及び導電層１５ｆを厚さ３５０ｎｍ程度に形成して、ＴＦＴ５を形成する（ソース層形成工程）。
　続いて、ＴＦＴ５などが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜などの第２の絶縁膜１６を厚さ５０ｎｍ～３００ｎｍ程度で成膜し、その後、フォトリソグラフィ、第２の絶縁膜１６のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１２（ｅ）に示すように、コンタクトホールＣｅを形成して、保護膜１６ｄを形成する（保護膜形成工程）。
　そして、保護膜１６ｄが形成された基板全体に、スパッタリング法により、ＩＴＯなどの透明導電膜を成膜し、その後、フォトリソグラフィ、透明導電膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１２（ｆ）に示すように、画素電極１８ｃを厚さ１００ｎｍ程度に形成して、補助容量６を形成する（画素電極形成工程）。
　最後に、画素電極１８ｃが形成された基板全体に、印刷法によりポリイミド樹脂を塗布し、その後、ラビング処理を行うことにより、配向膜を厚さ１００ｎｍ程度に形成する。
　以上のようにして、アクティブマトリクス基板２０ｃを作製することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｃ及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板２０ｃの製造方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数のゲート線１１ｅを覆うように第１の絶縁膜１２を成膜した後に、その第１の絶縁膜１２の一部を除去して、各ゲート線１１ｅの一部を露出させることにより、ゲート絶縁膜１２ｂを形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極１５ｂ及びドレイン電極１５ｃ、並びにゲート絶縁膜形成工程でゲート絶縁膜１２ｂから露出させた各ゲート線１１ｅの一部を覆うように第２の絶縁膜１６を成膜した後に、その第２の絶縁膜１６の一部を除去して、ドレイン電極１５ｃの一部を露出させることにより、保護膜１６ｄを形成するので、各画素Ｐ毎に設けられた補助容量６において、容量線として機能するゲート線１１ｅ及び画素電極１８ｃの間に配置する絶縁膜が、ゲート線１１ｅのカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる（例えば、３００ｎｍ～５００ｎｍ程度）ゲート絶縁膜１２ｂでなく、ゲート絶縁膜１２ｂを除去して設けられた比較的薄い（例えば、５０ｎｍ～３００ｎｍ程度）保護膜１６ｄのみになり、補助容量の単位面積当たりの電気容量が（絶縁膜の膜厚に反比例して）比較的大きくなる。これにより、各画素Ｐにおいて、補助容量６が占有する面積を小さく設計することができるので、Ｃｓ ｏｎ Ｇａｔｅ構造を有するアクティブマトリクス基板２０ｃ及びそれを備えた液晶表示パネルにおいて、画素Ｐの開口率の低下を抑制して、補助容量６の電気容量を大きくすることができる。
　なお、上記実施形態２では、上記実施形態１で説明したＣｓ ｏｎ Ｃｏｍｍｏｎ構造を有するアクティブマトリクス基板２０ａに対して、２種類の膜厚を有する保護膜を適用する構成を例示したが、上記実施形態２で説明した２種類の膜厚を有する保護膜を、上記実施形態３で説明したＣｓ ｏｎ Ｇａｔｅ構造を有するアクティブマトリクス基板２０ｃに対して、適用してもよい。
　また、上記各実施形態では、酸化物半導体層を用いたＴＦＴを備えたアクティブマトリクス基板を例示したが、本発明は、アモルファスシリコンやポリシリコンなどの半導体層を用いたＴＦＴを備えたアクティブマトリクス基板にも適用することができる。
　以上説明したように、本発明は、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることができるので、ＴＦＴを備えたアクティブマトリクス方式の液晶表示パネルについて有用である。
Ｂ　　　　底部
Ｈ　　　　凹部
Ｐ　　　　画素
５　　　　ＴＦＴ
１１ａ，１１ｅ　　ゲート線
１１ｂ，１１ｅ　　容量線
１２　　　第１の絶縁膜
１２ａ，１２ｂ　　ゲート絶縁膜
１３ａ　　半導体層（酸化物半導体層）
１４ａ，１４ｂ　　チャネル保護層
１５ｄ，１５ｆ　　導電層
１６　　　第２の絶縁膜
１６ａ，１６ｂ，１６ｄ　　保護膜
１７　　　感光性樹脂膜
１７ａ　　第１のレジストパターン
１７ｂ　　第２のレジストパターン
１８ａ，１８ｃ　　画素電極
２０ａ～２０ｃ　　アクティブマトリクス基板
３０　　　対向基板
４０　　　液晶層
５０　　　液晶表示パネル

Claims (12)

  1. 　マトリクス状に設けられた複数の画素と、
    　上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、
    　上記各画素毎に設けられた複数の薄膜トランジスタと、
    　上記各薄膜トランジスタを覆うように設けられた保護膜と、
    　上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、
    　上記各画素毎に設けられた複数の補助容量とを備えたアクティブマトリクス基板であって、
    　上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とするアクティブマトリクス基板。
  2. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記各容量線の間には、上記各薄膜トランジスタに接続されたゲート線が該各容量線に沿って延びるように設けられていることを特徴とするアクティブマトリクス基板。
  3. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記各容量線は、ゲート線であることを特徴とするアクティブマトリクス基板。
  4. 　請求項１乃至３の何れか１つに記載されたアクティブマトリクス基板において、
    　上記保護膜は、上記各補助容量を構成する部分が上記各薄膜トランジスタを覆う部分よりも薄く形成されていることを特徴とするアクティブマトリクス基板。
  5. 　請求項１乃至４の何れか１つに記載されたアクティブマトリクス基板において、
    　上記各補助容量は、上記各容量線と上記保護膜との間に上記各薄膜トランジスタのソース電極及びドレイン電極と同一層に同一材料により形成された導電層を備えていることを特徴とするアクティブマトリクス基板。
  6. 　請求項１乃至５の何れか１つに記載されたアクティブマトリクス基板において、
    　上記各薄膜トランジスタは、酸化物半導体層を備えていることを特徴とするアクティブマトリクス基板。
  7. 　互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、
    　上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備え、複数の画素がマトリクス状に規定された液晶表示パネルであって、
    　上記アクティブマトリクス基板は、
    　上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、
    　上記各画素毎に設けられた複数の薄膜トランジスタと、
    　上記各薄膜トランジスタを覆うように設けられた保護膜と、
    　上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、
    　上記各画素毎に設けられた複数の補助容量とを備え、
    　上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とする液晶表示パネル。
  8. 　基板上に、互いに平行に延びるように複数の容量線、及び該各容量線の間に該各容量線に沿って延びるようにゲート線を形成するゲート層形成工程と、
    　上記各容量線及び各ゲート線を覆うように第１の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、
    　上記第１の絶縁膜の一部を除去して、上記各容量線を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、
    　上記ソース電極及びドレイン電極を覆うように第２の絶縁膜を成膜した後に、該第２の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、
    　上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各容量線、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  9. 　基板上に、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、
    　上記各ゲート線を覆うように第１の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、
    　上記第１の絶縁膜の一部を除去して、上記各ゲート線の一部を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、
    　上記ソース電極及びドレイン電極を覆うように第２の絶縁膜を成膜した後に、該第２の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、
    　上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各ゲート線の一部、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  10. 　請求項８又は９に記載されたアクティブマトリクス基板の製造方法において、
    　上記保護膜形成工程では、上記保護膜を上記各補助容量を構成する部分が上記ソース電極及びドレイン電極を覆う部分よりも薄くなるように形成することを特徴とするアクティブマトリクス基板の製造方法。
  11. 　請求項１０に記載されたアクティブマトリクス基板の製造方法において、
    　上記保護膜形成工程は、上記第２の絶縁膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記各補助容量を構成する部分に凹部が設けられたレジストパターンを形成するレジストパターン形成工程と、該レジストパターン形成工程で形成されたレジストパターンから露出する第２の絶縁膜をエッチングする第１エッチング工程と、該第１エッチング工程で用いたレジストパターンをアッシングで薄肉化することにより該レジストパターンの凹部の底部を除去して露出させた第２の絶縁膜の上層部をエッチングする第２エッチング工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  12. 　請求項８乃至１１の何れか１つに記載されたアクティブマトリクス基板の製造方法において、
    　上記ゲート絶縁膜形成工程では、上記各半導体層上にチャネル保護層を形成することを特徴とするアクティブマトリクス基板の製造方法。
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