WO2011055474A1 - アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 Download PDFInfo
- Publication number
- WO2011055474A1 WO2011055474A1 PCT/JP2010/004744 JP2010004744W WO2011055474A1 WO 2011055474 A1 WO2011055474 A1 WO 2011055474A1 JP 2010004744 W JP2010004744 W JP 2010004744W WO 2011055474 A1 WO2011055474 A1 WO 2011055474A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- active matrix
- matrix substrate
- insulating film
- film
- protective film
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 188
- 239000011159 matrix material Substances 0.000 title claims abstract description 152
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 238000000034 method Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 133
- 239000010408 film Substances 0.000 claims description 365
- 239000010410 layer Substances 0.000 claims description 139
- 230000001681 protective effect Effects 0.000 claims description 115
- 239000004065 semiconductor Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 26
- 239000010409 thin film Substances 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 16
- 239000011241 protective layer Substances 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 14
- 229920005989 resin Polymers 0.000 claims description 14
- 238000004380 ashing Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 238000004140 cleaning Methods 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000003566 sealing material Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910007541 Zn O Inorganic materials 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/40—Arrangements for improving the aperture ratio
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
Definitions
- the present invention relates to an active matrix substrate, a liquid crystal display panel including the active matrix substrate, and a method for manufacturing the active matrix substrate, and more particularly to an active matrix substrate provided with an auxiliary capacitor, a liquid crystal display panel including the active matrix substrate, and an active matrix substrate. It relates to a manufacturing method.
- the liquid crystal display panel is provided, for example, so as to face the active matrix substrate and an active matrix substrate in which a thin film transistor (hereinafter referred to as “TFT”) is provided for each pixel which is the minimum unit of an image. And a liquid crystal layer provided between the two substrates.
- TFT thin film transistor
- an auxiliary capacitor is provided in parallel with the liquid crystal capacitor of each pixel in order to stably hold the charge charged in the liquid crystal layer of each pixel, that is, the liquid crystal capacitor.
- Patent Document 1 in a TFT panel in which a TFT, a pixel electrode, and an auxiliary capacitance electrode are provided in the vicinity of each intersection of a scanning signal line and a data signal line provided in a matrix, the scanning signal line and the auxiliary capacitance electrode are provided. Improves the withstand voltage by providing a gate insulation film between the data signal line and the data signal line, and providing an insulation film for improving the withstand voltage between the data signal line and the auxiliary capacitance electrode so as not to protrude from the auxiliary capacity electrode. It is described that a step due to the end portion of the auxiliary capacitance electrode is not formed in the insulating film, and the data signal line in the insulating film for improving withstand voltage can be made difficult to break.
- FIG. 13 is a cross-sectional view of a conventional active matrix substrate 120.
- the active matrix substrate 120 includes a TFT 105 and an auxiliary capacitor 106 for each pixel as shown in FIG.
- the TFT 105 includes a gate electrode 111a provided on the insulating substrate 110, a gate insulating film 112 provided so as to cover the gate electrode 111a, and amorphous silicon provided on the gate insulating film 112.
- the drain electrode 115 c is connected to the pixel electrode 118 through a contact hole formed in the protective film 116 provided so as to cover the TFT 105.
- the auxiliary capacitor 106 includes a capacitor line 111b provided in the same layer and the same material as the gate electrode 111a, and a gate insulating film 12 and a protective film 116 provided in order so as to cover the capacitor line 111b. And a pixel electrode 118 provided on the protective film 116.
- the gate insulating film 112 needs to have a certain thickness because it is necessary to reliably insulate the gate line to which the gate electrode 111a is connected from the source line to which the source electrode 115b is connected.
- the electric capacity of the auxiliary capacitor 106 is decreased. Therefore, in order to make the electric capacity of the auxiliary capacitor 106 comparable to the electric capacity of the liquid crystal capacitor, the area of the auxiliary capacitor 106 is increased. Need to be larger. As a result, the aperture ratio of the pixel is lowered, so that an increase in the capacitance of the auxiliary capacitor and a higher aperture ratio of the pixel are in a trade-off relationship.
- the present invention has been made in view of the above points, and an object of the present invention is to suppress the decrease in the aperture ratio of the pixel and increase the electric capacity of the auxiliary capacitor.
- the present invention is such that the insulating film constituting the auxiliary capacitor is a protective film covering the thin film transistor.
- an active matrix substrate includes a plurality of pixels provided in a matrix, a plurality of capacitor lines provided so as to extend in parallel with each other along one of the alignment directions of the pixels, A plurality of thin film transistors provided for each pixel; a protective film provided to cover the thin film transistors; a plurality of pixel electrodes provided in a matrix on the protective film and connected to the thin film transistors; , An active matrix substrate provided with a plurality of auxiliary capacitors provided for each pixel, wherein each of the auxiliary capacitors is provided between the capacitor lines and the pixel electrodes and between the capacitor lines and the pixel electrodes. It is characterized by comprising the above-mentioned protective film disposed on the substrate.
- the insulating film disposed between the capacitor line and the pixel electrode is relatively thick in consideration of, for example, the coverage property and the withstand voltage resistance of the gate line. Since it is not a gate insulating film (only about 300 nm to 500 nm) but only a relatively thin protective film (about 50 nm to 300 nm) provided by removing the gate insulating film, the capacitance per unit area of the auxiliary capacitance is (insulating It is relatively large (in inverse proportion to the film thickness). As a result, the area occupied by the auxiliary capacitor can be designed to be small in each pixel, so that the reduction in the aperture ratio of the pixel can be suppressed and the electric capacity of the auxiliary capacitor can be increased.
- the protective film and the gate insulating film are made of the same material, the protective film has a thickness of 50 nm, and the gate insulating film has a thickness of 300 nm, the auxiliary capacitance using the protective film is increased.
- a gate line connected to each thin film transistor may be provided between the capacitor lines so as to extend along the capacitor lines.
- an active matrix substrate having a Cs-on-common structure is specifically configured.
- Each of the capacitance lines may be a gate line.
- each capacitor line is also a gate line, an active matrix substrate having a Cson gate structure is specifically configured.
- the protective film may be formed so that a portion constituting each auxiliary capacitor is thinner than a portion covering each thin film transistor.
- Each auxiliary capacitor may include a conductive layer formed of the same material in the same layer as the source electrode and the drain electrode of each thin film transistor between each capacitor line and the protective film.
- the conductive layer is provided in the same layer as the source electrode and the drain electrode of each thin film transistor between the capacitor line of each auxiliary capacitor and the protective film, the gate line and the capacitor Even if the gate material constituting the line and the source material constituting the source electrode and the drain electrode are similar to each other and the etching selectivity is low, it is possible to configure the auxiliary capacitance without adding a manufacturing process. Become.
- Each thin film transistor may include an oxide semiconductor layer.
- each thin film transistor includes the oxide semiconductor layer, for example, an N + amorphous silicon layer for connecting to the source electrode and the drain electrode is not necessary, and the structure of the thin film transistor is simplified.
- a liquid crystal display panel includes an active matrix substrate and a counter substrate provided to face each other, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
- a plurality of auxiliary capacitors provided for each, and each of the auxiliary capacitors includes the capacitor lines, the pixel electrodes, and the capacitor lines. Characterized in that it is constituted by the above protective layer disposed between the pixel electrodes.
- the insulating film disposed between the capacitor line and the pixel electrode is relatively thick in consideration of, for example, the coverage property and the withstand voltage resistance of the gate line. Since it is not a gate insulating film (only about 300 nm to 500 nm) but only a relatively thin protective film (about 50 nm to 300 nm) provided by removing the gate insulating film, the capacitance per unit area of the auxiliary capacitance is (insulating It is relatively large (in inverse proportion to the film thickness). This makes it possible to design a small area occupied by the auxiliary capacitance in each pixel. Therefore, in a liquid crystal display panel including an active matrix substrate, a counter substrate, and a liquid crystal layer provided between the two substrates. Thus, it is possible to suppress the decrease in the aperture ratio of the pixel and increase the electric capacity of the auxiliary capacitor.
- the protective film thickness is 50 nm
- the gate insulating film thickness is 300 nm
- a plurality of capacitor lines are formed on the substrate so as to extend in parallel with each other, and gate lines are provided between the capacitor lines so as to extend along the capacitor lines.
- the first insulating film is formed so as to cover the plurality of capacitor lines and the plurality of gate lines formed in the gate layer forming step. Later, a part of the first insulating film is removed to expose each capacitor line, thereby forming a gate insulating film.
- a source layer is formed in the protective film forming step performed before the pixel electrode forming step.
- the second insulating film After forming the second insulating film so as to cover the source electrode and the drain electrode formed in the forming step and each capacitor line exposed from the gate insulating film in the gate insulating film forming step, the second insulating film Since the protective film is formed by removing a part of the drain electrode and exposing a part of the drain electrode, an insulating film disposed between the capacitor line and the pixel electrode is provided in the auxiliary capacitor provided for each pixel. , Gate line coverage
- the gate insulating film is relatively thick (for example, about 300 nm to 500 nm) instead of a relatively thick protective film provided by removing the gate insulating film (for example, about 50 nm to 300 nm).
- the electric capacity per unit area of the auxiliary capacity becomes relatively large (in inverse proportion to the film thickness of the insulating film).
- the area occupied by the auxiliary capacitor can be designed to be small in each pixel. Therefore, in the active matrix substrate having the Cs on Common structure, the reduction in the aperture ratio of the pixel is suppressed, and the electric capacity of the auxiliary capacitor is reduced. The capacity can be increased.
- the protective film thickness is 50 nm
- the gate insulating film thickness is 300 nm
- the method of manufacturing an active matrix substrate according to the present invention includes a gate layer forming step of forming a plurality of gate lines on the substrate so as to extend in parallel with each other, and a first insulating film so as to cover the gate lines. And forming a plurality of semiconductor layers so as to overlap the gate lines, and removing a part of the first insulating film to expose a part of the gate lines.
- a part of the second insulating film is removed to expose a part of the drain electrode, thereby forming a protective film, and the protective film Duplicate on
- a pixel electrode in a matrix characterized by comprising a pixel electrode forming step of forming a plurality of storage capacitance with a protective film and the respective pixel electrodes.
- the first insulating film is formed so as to cover the plurality of gate lines formed in the gate layer forming step, and then the first insulating film is formed.
- the gate insulating film is formed by removing a part of the insulating film to expose a part of each gate line, and in the protective film forming step performed before the pixel electrode forming step, the source layer forming step After the second insulating film is formed so as to cover the source and drain electrodes formed in step 1 and each gate line exposed from the gate insulating film in the gate insulating film forming step, one of the second insulating films is formed.
- the protective film is formed by removing the portion and exposing a part of the drain electrode. Therefore, in the auxiliary capacitance provided for each pixel, the insulating film disposed between the capacitor line and the pixel electrode is a gate. Line coverage and completeness Considering the pressure resistance, it is not a gate insulating film that is relatively thick (for example, about 300 nm to 500 nm), but only a relatively thin protective film (for example, about 50 nm to 300 nm) provided by removing the gate insulating film.
- the electric capacity per unit area of the auxiliary capacity becomes relatively large (in inverse proportion to the film thickness of the insulating film). As a result, the area occupied by the auxiliary capacitor in each pixel can be designed to be small. Therefore, in the active matrix substrate having the Cs on Gate structure, the reduction in the aperture ratio of the pixel can be suppressed, and the electric capacity of the auxiliary capacitor can be reduced. The capacity can be increased.
- the protective film thickness is 50 nm
- the gate insulating film thickness is 300 nm
- the protective film may be formed so that a portion constituting each auxiliary capacitor is thinner than a portion covering the source electrode and the drain electrode.
- the portion constituting each auxiliary capacity of the protective film is formed relatively thin, so that the electric capacity per unit area of the auxiliary capacity is further increased.
- the protective film forming step after forming a photosensitive resin film on the second insulating film, the photosensitive resin film is exposed with a halftone so that a concave portion is formed in a portion constituting each auxiliary capacitor.
- the resist pattern forming step for forming the provided resist pattern, the first etching step for etching the second insulating film exposed from the resist pattern formed in the resist pattern forming step, and the first etching step were used.
- a resist pattern having a recess is formed in a portion constituting each auxiliary capacitor, and in the first etching step After etching the second insulating film exposed from the resist pattern, in the second etching step, the bottom portion of the concave portion of the resist pattern is removed and the upper layer portion of the second insulating film exposed is etched to form a protective film Therefore, it is possible to form a protective film having a relatively thin portion constituting each auxiliary capacitor without increasing the number of photomasks.
- a channel protective layer may be formed on each semiconductor layer.
- the channel protective layer is formed on each semiconductor layer in the gate insulating film forming step, the source film and the drain electrode are formed by patterning the metal film by etching in the source layer forming step. At this time, etching of the surface of the semiconductor layer is suppressed.
- the insulating film constituting the auxiliary capacitor is a protective film covering the thin film transistor, it is possible to suppress the decrease in the aperture ratio of the pixel and increase the electric capacity of the auxiliary capacitor.
- FIG. 1 is a cross-sectional view of a liquid crystal display panel 50 according to the first embodiment.
- FIG. 2 is a plan view showing one pixel of the active matrix 20 a constituting the liquid crystal display panel 50.
- FIG. 3 is a plan view of the terminal portion 7 of the active matrix substrate 20a.
- FIG. 4 is a plan view of the gate-source connection portion 8 of the active matrix substrate 20a.
- FIG. 5 is a cross-sectional view of the pixel portion of the active matrix substrate 20a.
- FIG. 6 is a cross-sectional view of the terminal portion 7 of the active matrix substrate 20a.
- FIG. 7 is a cross-sectional view of the gate-source connection portion 8 of the active matrix substrate 20a.
- FIG. 1 is a cross-sectional view of a liquid crystal display panel 50 according to the first embodiment.
- FIG. 2 is a plan view showing one pixel of the active matrix 20 a constituting the liquid crystal display panel 50.
- FIG. 3 is a plan view of the
- FIG. 8 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20a.
- FIG. 9 is a cross-sectional view of a pixel portion of a modified active matrix substrate 20aa.
- FIG. 10 is a cross-sectional view illustrating a manufacturing process of the active matrix substrate 20b constituting the liquid crystal display device according to the second embodiment.
- FIG. 11 is a plan view of an active matrix substrate 20c constituting the liquid crystal display device according to the third embodiment.
- FIG. 12 is a cross-sectional view showing the manufacturing process of the active matrix substrate 20c.
- FIG. 13 is a cross-sectional view of a conventional active matrix substrate 120.
- Embodiment 1 of the Invention 1 to 9 show Embodiment 1 of an active matrix substrate according to the present invention, a liquid crystal display panel including the same, and a method for manufacturing the active matrix substrate.
- FIG. 1 is a cross-sectional view of the liquid crystal display panel 50 of the present embodiment.
- 2 is a plan view showing one pixel of the active matrix 20a constituting the liquid crystal display panel 50.
- FIG. 3 is a plan view of the terminal portion 7 of the active matrix substrate 20a.
- FIG. It is a top view of the gate source connection part 8 of the matrix substrate 20a.
- 5 is a cross-sectional view of the pixel portion of the active matrix substrate 20a along the line VV in FIG. 2, and FIG.
- FIG. 6 is a cross-sectional view of the active matrix substrate 20a along the line VI-VI in FIG.
- FIG. 7 is a cross-sectional view of the terminal portion 7, and
- FIG. 7 is a cross-sectional view of the gate-source connection portion 8 of the active matrix substrate 20a along the line VII-VII in FIG.
- the liquid crystal display panel 50 includes an active matrix substrate 20a and a counter substrate 30 provided so as to face each other, a liquid crystal layer 40 provided between the active matrix substrate 20a and the counter substrate 30, The active matrix substrate 20a and the counter substrate 30 are bonded to each other, and a sealing material 35 is provided in a frame shape to enclose the liquid crystal layer 40 between the active matrix substrate 20a and the counter substrate 30, and a plurality of pixels P ( 2) is defined in a matrix.
- the active matrix substrate 20a is provided between a plurality of gate lines 11a provided on the insulating substrate 10 so as to extend in parallel with each other and between the gate lines 11a, and is parallel to each other.
- a plurality of capacitor lines 11b extending in parallel to each other, a plurality of source lines 15a provided so as to extend in parallel to each other in a direction orthogonal to each gate line 11a, and each intersection of each gate line 11a and each source line 15a, that is, A plurality of TFTs 5 provided for each pixel P, a protective film 16a provided so as to cover each TFT 5, a plurality of pixel electrodes 18a provided in a matrix on the protective film 16a, and each pixel P And a plurality of auxiliary capacitors 6 and an alignment film (not shown) provided so as to cover each pixel electrode 18a, and has a Cs on Common structure. Yes.
- the gate line 11a is drawn out to a terminal region T (see FIG. 1) outside the display region D (see FIG. 1) that performs image display.
- the first conductive layer 15e is connected to the first conductive layer 15e through the contact hole Cd formed in the laminated film of the film 12a and the channel protective film 14a, and the first conductive layer 15e is connected through the contact hole Cf formed in the protective film 16a. It has the terminal part 7 connected to the 2nd conductive layer 18b.
- the source line 15a is drawn out of the display region D (see FIG. 1), and as shown in FIGS. 4 and 7, through the contact hole Cg formed in the laminated film of the gate insulating film 12a and the channel protective film 14a.
- the gate source connection portion 8 is connected to the relay wiring 11c. Then, the relay wiring 11c is drawn out to the terminal region T (see FIG. 1) outside the display region D (see FIG. 1), and in the terminal region T, as shown in FIGS. 3 and 6, the gate insulating film 12a.
- the first conductive layer 15e is connected to the first conductive layer 15e through the contact hole Cd formed in the laminated film of the channel protective film 14a, and the second conductive layer 15e is formed in the protective film 16a through the contact hole Cf. It has the terminal part 7 connected to the layer 18b.
- the TFT 5 includes a gate electrode (11a) provided on the insulating substrate 10, a gate insulating film 12a provided to cover the gate electrode (11a), and a gate insulating film 12a.
- a semiconductor layer 13a provided in an island shape at a position corresponding to the gate electrode (11a) above, a channel protective layer 14a provided on the semiconductor layer 13a so as to cover its channel region (not shown), and a semiconductor layer 13a, a source electrode 15b and a drain electrode 15c are provided so as to face each other across the channel protective layer 14a.
- the gate electrode (11a) is a part of the gate line 11a
- the source electrode 15b is a protruding part to the side of the source line 15a.
- the drain electrode 15c is connected to the pixel electrode 18a through a contact hole Ce formed in the protective film 16a.
- the semiconductor layer 13a is, for example, an oxide semiconductor film such as an IGZO (In—Ga—Zn—O) system, an ISiZO (In—Si—Zn—O) system, and an IAlZO (In—Al—Zn—O) system.
- the oxide semiconductor layer is connected to the source electrode 15b and the drain electrode 15c through the contact holes Ca and Cb formed in the channel protective layer 14a, respectively. .
- the auxiliary capacitor 6 includes a conductive layer 15d connected to the capacitor line 11b through a contact hole Cc formed in the laminated film of the gate insulating film 12a and the channel protective layer 14a, and a conductive layer.
- the protective film 16a is provided so as to cover the layer 15d, and the pixel electrode 18a is provided on the protective film 16a.
- the counter substrate 30 includes a black matrix (not shown) provided in a grid pattern on an insulating substrate, and colored layers (not shown) such as a red layer, a green layer, and a blue layer provided between the grids of the black matrix.
- a color filter layer (not shown) having a common electrode (not shown) provided so as to cover the color filter layer, a photo spacer (not shown) provided on the common electrode, and the common electrode And an alignment film (not shown) provided to cover.
- the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
- the TFT 5 in each pixel P, when a gate signal is sent from a gate driver (not shown) to the gate electrode (11a) via the gate line 11a, the TFT 5 is turned on. A source signal is sent from a source driver (not shown) to the source electrode 15b via the source line 15a, and a predetermined charge is written to the pixel electrode 18a via the semiconductor layer 13a and the drain electrode 15c. At this time, a potential difference is generated between each pixel electrode 18a of the active matrix substrate 20a and the common electrode of the counter substrate 30, and the liquid crystal layer 40, that is, the liquid crystal capacitance of each pixel P, and the liquid crystal capacitance are connected in parallel. A predetermined voltage is applied to the auxiliary capacitor 6. In the liquid crystal display device 50a, in each pixel P, an image is displayed by adjusting the light transmittance of the liquid crystal layer 40 by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40.
- FIG. 8 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20a
- FIG. 9 is a cross-sectional view of a pixel portion of the active matrix substrate 20aa which is a modification of the active matrix substrate 20a.
- the manufacturing method of this embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
- a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), a titanium film (thickness of about 100 nm), and the like are sequentially laminated on the entire substrate of the insulating substrate 10 such as a glass substrate. Then, by performing photolithography, dry etching of the first metal film, stripping of the resist, and cleaning, as shown in FIG. 8A, the gate line 11a, Capacitor line 11b and relay line 11c are formed (gate layer forming step).
- a first insulating film 12 such as a silicon oxide film is formed on the entire substrate on which the gate line 11a, the capacitor line 11b, and the relay wiring 11c are formed by a CVD (Chemical Vapor Deposition) method.
- an IGZO-based oxide semiconductor film is formed by sputtering, and then photolithography, wet etching of the oxide semiconductor film, resist By performing peeling and cleaning, a semiconductor layer 13a is formed as shown in FIG. 8B (semiconductor layer forming step).
- the single-layer first insulating film 12 is illustrated, but for example, the lower layer is composed of a silicon nitride film (thickness of about 200 nm to 500 nm) and the upper layer is a silicon oxide film (for example, 20 nm to The first insulating film 12 may be a multi-layered first insulating film 12 having a thickness of about 150 nm.
- a third insulating film such as a silicon oxide film is formed on the entire substrate on which the semiconductor layer 13a has been formed by CVD, for example, and thereafter, photolithography and third
- contact holes Ca, Cb, Cc, Cd and Cg are formed to form the channel protective layer 14a and the gate insulating film 12a (gate insulating film forming step).
- the single-layer third insulating film is illustrated, but for example, it is a multi-layer third insulating film in which the lower layer is formed of a silicon oxide film and the upper layer is formed of a silicon nitride film. May be.
- a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), and a titanium film (thickness of 100 nm) are formed on the entire substrate on which the channel protective layer 14a, the gate insulating film 12a, and the like are formed by sputtering.
- a second metal film is sequentially deposited, and then photolithography, dry etching of the second metal film, stripping of the resist, and cleaning are performed.
- the source line 15a (see FIG.
- the source electrode 15b, the drain electrode 15c, the conductive layer 15d, and the first conductive layer 15e are formed to a thickness of about 350 nm to form the TFT 5 and the gate source connection portion 8 (source).
- Layer forming step when the etching selectivity of the first metal film and the second metal film is high, for example, the first metal film is the above-described laminated film of titanium film / aluminum film / titanium film, and the second When the metal film is a single-layer film such as a molybdenum film, an aluminum film, or a copper film, or a laminated film thereof, and the second metal film (about 200 nm) is wet-etched, the conductive layer 15d and the first conductive film The layer 15e can be omitted (see the active matrix substrate 20aa in FIG. 9).
- the auxiliary capacitor 6 includes a capacitor line 11b, a protective film 16a provided so as to cover a part of the capacitor line 11b, and a
- a second insulating film 16 such as a silicon oxide film is formed to a thickness of about 50 nm to 300 nm by a CVD method over the entire substrate on which the TFT 5 and the gate source connection portion 8 are formed.
- a protective film 16a is formed as shown in FIG. (Protective film forming step).
- the single-layer second insulating film 16 is illustrated, but for example, the lower layer is composed of a silicon oxide film (thickness of about 50 nm to 150 nm) and the upper layer is a silicon nitride film (for example, 50 nm to 50 nm).
- the second insulating film 16 may be a multi-layered second insulating film 16 having a thickness of about 200 nm.
- a transparent conductive film such as ITO (Indium Tin Oxide) is formed on the entire substrate on which the protective film 16a is formed by sputtering, and then photolithography, dry etching of the transparent conductive film, resist peeling, and By performing cleaning, as shown in FIG. 8F, the pixel electrode 18a and the second conductive layer 18b are formed to a thickness of about 100 nm, and the auxiliary capacitor 6 and the terminal portion 7 are formed (pixel electrode forming step). ).
- ITO Indium Tin Oxide
- a polyimide resin is applied to the entire substrate on which the pixel electrode 18a and the second conductive layer 18b are formed by a printing method, and then a rubbing process is performed to form an alignment film with a thickness of about 100 nm.
- the active matrix substrate 20a can be manufactured.
- ⁇ Opposite substrate manufacturing process First, an acrylic photosensitive resin in which fine particles such as carbon are dispersed is applied to the entire substrate of an insulating substrate such as a glass substrate by spin coating, for example, and the applied photosensitive resin is passed through a photomask. After the exposure, development is performed to form a black matrix having a thickness of about 1.5 ⁇ m.
- an acrylic photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix is formed by a spin coating method, and the applied photosensitive resin is applied to a photomask.
- patterning is performed by developing to form a colored layer (for example, a red layer) of a selected color with a thickness of about 2.0 ⁇ m.
- other two colors for example, a green layer and a blue layer
- a thickness of about 2.0 ⁇ m to form a color filter layer.
- a transparent conductive film such as, for example, ITO is formed on the substrate on which the color filter layer is formed by sputtering, and the common electrode is formed to a thickness of about 100 nm.
- a photosensitive resin is applied to the entire substrate on which the common electrode is formed by a spin coating method, and the applied photosensitive resin is exposed through a photomask and then developed, thereby developing a photo spacer. It is formed to a thickness of about 4 ⁇ m.
- a polyimide resin is applied to the entire substrate on which the photo spacers are formed by a printing method, and then a rubbing process is performed to form an alignment film with a thickness of about 100 nm.
- the counter substrate 30 can be manufactured as described above.
- a seal material 35 made of ultraviolet curing and thermosetting resin or the like is drawn in a frame shape on the counter substrate 30 manufactured in the counter substrate manufacturing step.
- the bonded body is released to atmospheric pressure. By doing, the surface and the back surface of the bonded body are pressurized.
- the sealing material 35 is cured by heating the bonded body.
- the liquid crystal display panel 50 of the present embodiment can be manufactured.
- the liquid crystal display panel 50 including the active matrix substrate 20a, and the manufacturing method of the active matrix substrate 20a, in the gate insulating film forming step performed after the semiconductor layer forming step, After forming the first insulating film 12 so as to cover the plurality of capacitor lines 11b and the plurality of gate lines 11a formed in the gate layer forming step, a part of the first insulating film 12 is removed, By exposing the capacitor line 11b, the gate insulating film 12a is formed, and in the protective film forming step performed before the pixel electrode forming step, the source electrode 15b and the drain electrode 15c formed in the source layer forming step, and After forming the second insulating film 16 so as to cover each capacitor line 11b exposed from the gate insulating film 12a in the gate insulating film forming step, The protective film 16a is formed by removing a part of the insulating film 16 and exposing a part of the drain electrode 15c.
- the capacitor line 11b and The insulating film disposed between the pixel electrodes 18a becomes relatively thick (for example, about 300 nm to 500 nm) in consideration of the coverage property and the withstand voltage resistance of the gate line 11a, and the gate insulating film 12a is removed instead of the gate insulating film 12a.
- the relatively thin protective film 16a for example, about 50 nm to 300 nm
- the electric capacity per unit area of the auxiliary capacitor 6 becomes relatively large (in inverse proportion to the film thickness of the insulating film).
- the area occupied by the auxiliary capacitor 6 can be designed to be small in each pixel P, the aperture ratio of the pixel P in the active matrix substrate 20a having the CsCon Common structure and the liquid crystal display panel 50 including the active matrix substrate 20a. Can be suppressed, and the electric capacity of the auxiliary capacitor 6 can be increased.
- the source electrode 15b and the drain electrode of each TFT 5 are provided between the capacitor line 11b of each auxiliary capacitor 6 and the protective film 16a. Since the conductive layer 15d is formed of the same material in the same layer as 15c, the gate material constituting the gate line 11a and the capacitor line 11b and the source material constituting the source electrode 15b and the drain electrode 15c are similar to each other and are selected by etching. Even in a combination with a low ratio, the auxiliary capacitor 6 can be configured without adding a manufacturing process.
- each TFT 5 includes the semiconductor layer 13a formed of an oxide semiconductor film.
- An N + amorphous silicon layer or the like for connecting to the electrode 15c is not necessary, and the structure of the TFT 5 can be simplified, and the TFT 5 having good characteristics such as high mobility, high reliability, and low off-current can be obtained. Can be realized.
- the channel protective layer 14a is formed on each semiconductor layer 13a in the gate insulating film forming step, so that the second metal is formed in the source layer forming step.
- the source electrode 15b and the drain electrode 15c are formed by patterning the film by etching, etching of the channel region on the surface of the semiconductor layer 13a can be suppressed.
- FIG. 10 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20b constituting the liquid crystal display device of this embodiment.
- the same parts as those in FIGS. 1 to 9 are denoted by the same reference numerals, and detailed description thereof will be omitted.
- the active matrix substrate 20a including the protective film 16a having one type of film thickness is illustrated.
- the active matrix substrate 20b including the protective film 16b having two types of film thickness is illustrated. To do.
- the liquid crystal display panel of this embodiment includes an active matrix substrate 20b and a counter substrate 30 (see FIG. 1) provided to face each other, and a liquid crystal layer 40 (between the active matrix substrate 20b and the counter substrate 30). 1).
- the active matrix substrate 20b is provided between the plurality of gate lines 11a provided on the insulating substrate 10 so as to extend in parallel to each other and between the gate lines 11a, and is parallel to each other.
- a plurality of capacitance lines 11b extending in parallel to each other, a plurality of source lines 15a (see FIG.
- the protective film 16b is formed such that a portion (for example, thickness 150 nm) constituting each auxiliary capacitor 6 is thinner than a portion (for example, thickness 300 nm) covering the TFT 5.
- the manufacturing method of the present embodiment only changes the protective film forming step of the active matrix substrate manufacturing step of the first embodiment, and therefore the description will focus on the protective film forming step.
- the second insulating film 16 such as a silicon oxide film is formed to a thickness of 300 nm on the entire substrate on which the TFT 5 is formed by performing the source layer forming process of the active matrix substrate manufacturing process of the first embodiment by a CVD method.
- a photosensitive resin 17 is applied by spin coating, and the applied photosensitive resin 17 is exposed through a halftone photomask and then developed.
- the 1st resist pattern 17a which has the recessed part H in the part used as the auxiliary capacity 6 is formed (resist pattern formation process).
- the second insulating film 16 exposed from the first resist pattern 17a formed in the resist pattern forming step is removed by dry etching, and as shown in FIG. 10A, a protective film forming film 16c is formed. Is formed (first etching step).
- the bottom B of the recess H of the first resist pattern 17a is removed as shown in FIG.
- the upper layer portion of the protective film forming film 16c which is the second insulating film exposed from the second resist pattern 17b, is removed by dry etching, and FIG. As shown in FIG. 2, a protective film 16b is formed (second etching step).
- the pixel electrode forming step of the first embodiment is performed to manufacture the active matrix substrate 20b. it can.
- each auxiliary capacitor 6 of the protective film 16b is more effective than the first embodiment. Therefore, the electric capacity per unit area of the auxiliary capacitor 6 can be further increased, and the area occupied by the auxiliary capacitor 6 can be designed to be smaller in each pixel P.
- the active matrix substrate 20b having the on-common structure and the liquid crystal display panel including the active matrix substrate 20b it is possible to further reduce the aperture ratio of the pixel P and further increase the electric capacity of the auxiliary capacitor 6.
- the concave portion H is formed in the portion constituting each auxiliary capacitor 6 using a halftone photomask in the resist pattern forming step.
- the first resist pattern 17a having the first resist pattern 17a is formed and the second insulating film 16 exposed from the first resist pattern 17a is etched in the first etching process
- the second etching process the first resist pattern 17a is formed. Since the upper layer portion of the protective film forming film 16c exposed from the second resist pattern 17b formed by removing the bottom B of the concave portion H is etched to form the protective film 16b, the number of photomasks is increased. In other words, it is possible to form the protective film 16b having a relatively thin portion constituting each auxiliary capacitor 6.
- FIG. 11 is a plan view of an active matrix substrate 20c constituting the liquid crystal display device of the present embodiment
- FIG. 12 is a cross-sectional view showing a manufacturing process of the active matrix substrate 20c.
- FIG. 12 (f) is also a cross-sectional view of the active matrix 20c along the line XII-XII in FIG.
- the active matrix substrates 20a and 20b having the Cs on Common structure are exemplified.
- the active matrix substrate 20c having the Cs on Gate structure is exemplified.
- the liquid crystal display panel of the present embodiment includes an active matrix substrate 20c and a counter substrate 30 (see FIG. 1) provided so as to face each other, and a liquid crystal layer 40 (see FIG. 1) provided between the active matrix substrate 20c and the counter substrate 30. 1).
- the active matrix substrate 20c is provided on the insulating substrate 10 so as to extend in parallel with each other, and each of the gate lines 11e also functions as a capacitor line, and each gate.
- a plurality of source lines 15a provided so as to extend in parallel with each other in a direction orthogonal to the line 11e, and a plurality of portions provided for each intersection of each gate line 11e and each source line 15a, that is, for each pixel P TFT 5, protective film 16 d provided so as to cover each TFT 5, a plurality of pixel electrodes 18 c provided in a matrix on the protective film 16 d and connected to each TFT 5, and provided for each pixel P
- a plurality of auxiliary capacitors 6 and an alignment film (not shown) provided so as to cover each pixel electrode 18c are provided, and has a Cs-on-Gate structure.
- the auxiliary capacitor 6 includes a conductive layer 15f connected to the gate line 11e through a contact hole Ch formed in the laminated film of the gate insulating film 12b and the channel protective layer 14b. And a protective film 16d provided so as to cover the conductive layer 15f, and a pixel electrode 18c provided on the protective film 16d.
- a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), a titanium film (thickness of about 100 nm), and the like are sequentially laminated on the entire substrate of the insulating substrate 10 such as a glass substrate. Then, by performing photolithography, dry etching of the first metal film, stripping of the resist, and cleaning, the gate line 11e is formed as shown in FIG. It is formed to a thickness of about 200 nm (gate layer forming step).
- a first insulating film 12 (thickness of about 200 nm to 500 nm) such as a silicon oxide film is formed on the entire substrate on which the gate line 11e is formed by CVD, for example, and then by sputtering.
- a first insulating film 12 thickness of about 200 nm to 500 nm
- an IGZO-based oxide semiconductor film (having a thickness of about 30 nm to 300 nm) is formed, and then photolithography, dry etching of the oxide semiconductor film, resist peeling, and cleaning are performed, whereby FIG. ),
- a semiconductor layer 13a is formed (semiconductor layer forming step).
- a third insulating film such as a silicon oxide film is formed on the entire substrate on which the semiconductor layer 13a has been formed by CVD, for example, and thereafter, photolithography and third By performing dry etching of the insulating film and the laminated film of the first insulating film 12 and the third insulating film, removing the resist, and cleaning, as shown in FIG. 12C, the contact holes Ca, Cb, and Ch. Then, the channel protective layer 14b and the gate insulating film 12b are formed (gate insulating film forming step).
- a titanium film (thickness of about 50 nm), an aluminum film (thickness of about 200 nm), and a titanium film (thickness of 100 nm) are formed on the entire substrate on which the channel protective layer 14b, the gate insulating film 12b, and the like are formed by sputtering.
- a second metal film is sequentially deposited, and then photolithography, dry etching of the second metal film, resist stripping, and cleaning are performed.
- the source line 15a (see FIG. 11), the source electrode 15b, the drain electrode 15c, and the conductive layer 15f are formed to a thickness of about 350 nm to form the TFT 5 (source layer forming step).
- a second insulating film 16 such as a silicon oxide film is formed with a thickness of about 50 nm to 300 nm on the entire substrate on which the TFTs 5 and the like are formed by a CVD method.
- a contact hole Ce is formed to form a protective film 16d (protective film forming step).
- a transparent conductive film such as ITO is formed on the entire substrate on which the protective film 16d is formed by sputtering, and then photolithography, dry etching of the transparent conductive film, peeling of the resist, and cleaning are performed.
- the pixel electrode 18c is formed to a thickness of about 100 nm, and the auxiliary capacitor 6 is formed (pixel electrode formation step).
- a polyimide resin is applied to the entire substrate on which the pixel electrode 18c is formed by a printing method, and then a rubbing process is performed to form an alignment film with a thickness of about 100 nm.
- the active matrix substrate 20c can be manufactured.
- the liquid crystal display panel including the active matrix substrate 20c, and the manufacturing method of the active matrix substrate 20c, in the gate insulating film forming step performed after the semiconductor layer forming step, the gate After forming the first insulating film 12 so as to cover the plurality of gate lines 11e formed in the layer forming step, a part of the first insulating film 12 is removed, and a part of each gate line 11e is formed.
- the gate insulating film 12b is formed, and in the protective film forming step performed before the pixel electrode forming step, the source electrode 15b and the drain electrode 15c formed in the source layer forming step, and the gate insulating film formation are formed.
- the second insulating film 16 is formed so as to cover a part of each gate line 11e exposed from the gate insulating film 12b in the process.
- the second insulating film 16 is formed. 16 is removed to expose a part of the drain electrode 15c, thereby forming the protective film 16d. Therefore, in the auxiliary capacitor 6 provided for each pixel P, the gate line 11e functioning as a capacitor line.
- the insulating film disposed between the pixel electrode 18c is relatively thick (for example, about 300 nm to 500 nm) in consideration of the coverage property and the withstand voltage resistance of the gate line 11e, not the gate insulating film 12b but the gate insulating film 12b.
- the relatively thin protective film 16d provided for example, about 50 nm to 300 nm
- the capacitance per unit area of the auxiliary capacitance becomes relatively large (in inverse proportion to the film thickness of the insulating film). Accordingly, since the area occupied by the auxiliary capacitor 6 can be designed to be small in each pixel P, the aperture ratio of the pixel P can be reduced in the active matrix substrate 20c having the Cs on Gate structure and the liquid crystal display panel including the active matrix substrate 20c. It is possible to suppress the decrease and increase the electric capacity of the auxiliary capacitor 6.
- the configuration in which the protective film having two types of film thickness is applied to the active matrix substrate 20a having the Cs on Common structure described in the first embodiment is described.
- the protective film having the two types of film thickness described in 2 may be applied to the active matrix substrate 20c having the Cs-on-Gate structure described in the third embodiment.
- an active matrix substrate provided with a TFT using an oxide semiconductor layer has been exemplified.
- the present invention provides an active matrix substrate provided with a TFT using a semiconductor layer such as amorphous silicon or polysilicon. It can also be applied to.
- the present invention is useful for an active matrix type liquid crystal display panel having TFTs, because it is possible to increase the capacitance of the auxiliary capacitor by suppressing the decrease in the aperture ratio of the pixel.
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線(11b)と、各画素毎に設けられた複数のTFT(5)と、各TFT(5)を覆うように設けられた保護膜(16a)と、保護膜(16a)上にマトリクス状に設けられ、各TFT(5)にそれぞれ接続された複数の画素電極(18a)と、各画素毎に設けられた複数の補助容量(6)とを備えたアクティブマトリクス基板(20a)であって、各補助容量(6)は、各容量線(11b)及び各画素電極(18a)と、各容量線(11b)及び各画素電極(18a)の間に配置する保護膜(16a)とにより構成されていることにより、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることができる。
Description
本発明は、アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法に関し、特に、補助容量が設けられたアクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法に関するものである。
液晶表示パネルは、例えば、画像の最小単位である各画素毎に薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と称する)が設けられたアクティブマトリクス基板と、そのアクティブマトリクス基板に対向するように設けられた対向基板と、それらの両基板の間に設けられた液晶層とを備えている。そして、アクティブマトリクス基板では、各画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各画素の液晶容量と並列に補助容量が設けられている。
例えば、特許文献1には、マトリクス状に設けられた走査信号ラインとデータ信号ラインとの各交点近傍にTFT、画素電極及び補助容量電極が設けられたTFTパネルにおいて、走査信号ライン及び補助容量電極とデータ信号ラインとの間にゲート絶縁膜を設け、データ信号ラインと補助容量電極との重合部間に絶縁耐圧向上用絶縁膜を補助容量電極からはみ出さないように設けることにより、絶縁耐圧向上用絶縁膜に補助容量電極の端部に起因する段差が形成されず、絶縁耐圧向上用絶縁膜におけるデータ信号ラインが断線し難いようにすることができる、と記載されている。
図13は、従来のアクティブマトリクス基板120の断面図である。
アクティブマトリクス基板120は、図13に示すように、各画素毎にTFT105及び補助容量106を備えている。
TFT105は、図13に示すように、絶縁基板110上に設けられたゲート電極111aと、ゲート電極111aを覆うように設けられたゲート絶縁膜112と、ゲート絶縁膜112上に設けられたアモルファスシリコン層113aと、アモルファスシリコン層113a上に設けられたチャネル保護膜114及びN+アモルファスシリコン層113bと、N+アモルファスシリコン層113b上に設けられたソース電極115b及びドレイン電極115cとを備えている。ここで、ドレイン電極115cは、TFT105を覆うように設けられた保護膜116に形成されたコンタクトホールを介して画素電極118に接続されている。
補助容量106は、図13に示すように、ゲート電極111aと同一層に同一材料により設けられた容量線111bと、容量線111bを覆うように順に設けられたゲート絶縁膜12及び保護膜116と、保護膜116上に設けられた画素電極118とを備えている。
ここで、ゲート絶縁膜112は、ゲート電極111aが接続されたゲート線と、ソース電極115bが接続されたソース線とを確実に絶縁する必要があるので、ある程度の膜厚が必要である。しかしながら、ゲート絶縁膜112の膜厚を大きくすると、補助容量106の電気容量が小さくなるので、補助容量106の電気容量を液晶容量の電気容量と同程度にするためには、補助容量106の面積を大きくする必要がある。そうなると、画素の開口率が低下してしまうので、補助容量の電気容量の増大と画素の高開口率化とはトレードオフの関係にある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることにある。
上記目的を達成するために、本発明は、補助容量を構成する絶縁膜を薄膜トランジスタを覆う保護膜にするようにしたものである。
具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、上記各画素毎に設けられた複数の薄膜トランジスタと、上記各薄膜トランジスタを覆うように設けられた保護膜と、上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、上記各画素毎に設けられた複数の補助容量とを備えたアクティブマトリクス基板であって、上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とする。
上記の構成によれば、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、例えば、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる(300nm~500nm程度)ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い(50nm~300nm程度)保護膜のみであるので、補助容量の単位面積当たりの電気容量が(絶縁膜の膜厚に反比例して)比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
具体的に、アクティブマトリクス基板において、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を50nmとし、ゲート絶縁膜の膜厚を300nmとすると、保護膜を用いた補助容量の面積は、式C=εS/d(ここで、C:電気容量、ε:誘電率、S:面積、d:膜厚)により、ゲート絶縁膜を用いた補助容量の面積の1/6となる。
上記各容量線の間には、上記各薄膜トランジスタに接続されたゲート線が該各容量線に沿って延びるように設けられていてもよい。
上記の構成によれば、各容量線の間にゲート線が独立して設けられているので、Cs on Common構造を有するアクティブマトリクス基板が具体的に構成される。
上記各容量線は、ゲート線であってもよい。
上記の構成によれば、各容量線がゲート線でもあるので、Cs on Gate構造を有するアクティブマトリクス基板が具体的に構成される。
上記保護膜は、上記各補助容量を構成する部分が上記各薄膜トランジスタを覆う部分よりも薄く形成されていてもよい。
上記の構成によれば、保護膜の各補助容量を構成する部分が相対的に薄く形成されているので、補助容量の単位面積当たりの電気容量がいっそう大きくなる。
上記各補助容量は、上記各容量線と上記保護膜との間に上記各薄膜トランジスタのソース電極及びドレイン電極と同一層に同一材料により形成された導電層を備えていてもよい。
上記の構成によれば、各補助容量の容量線と保護膜との間には、導電層が各薄膜トランジスタのソース電極及びドレイン電極と同一層に同一材料により設けられているので、ゲート線及び容量線を構成するゲート材料とソース電極及びドレイン電極を構成するソース材料とが互いに似通ってエッチング選択比が低い組み合わせであっても、製造工程を追加することなく、補助容量を構成することが可能になる。
上記各薄膜トランジスタは、酸化物半導体層を備えていてもよい。
上記の構成によれば、各薄膜トランジスタが酸化物半導体層を備えているので、例えば、ソース電極及びドレイン電極に接続するためのN+アモルファスシリコン層などが不要になり、薄膜トランジスタの構造が簡略化される。
また、本発明に係る液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備え、複数の画素がマトリクス状に規定された液晶表示パネルであって、上記アクティブマトリクス基板は、上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、上記各画素毎に設けられた複数の薄膜トランジスタと、上記各薄膜トランジスタを覆うように設けられた保護膜と、上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、上記各画素毎に設けられた複数の補助容量とを備え、上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とする。
上記の構成によれば、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、例えば、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる(300nm~500nm程度)ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い(50nm~300nm程度)保護膜のみであるので、補助容量の単位面積当たりの電気容量が(絶縁膜の膜厚に反比例して)比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、アクティブマトリクス基板、対向基板及びそれらの両基板の間に設けられた液晶層を備えた液晶表示パネルにおいて、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
具体的に、アクティブマトリクス基板を備えた液晶表示パネルにおいて、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を50nmとし、ゲート絶縁膜の膜厚を300nmとすると、保護膜を用いた補助容量の面積は、式C=εS/d(ここで、C:電気容量、ε:誘電率、S:面積、d:膜厚)により、ゲート絶縁膜を用いた補助容量の面積の1/6となる。
また、本発明に係るアクティブマトリクス基板の製造方法は、基板上に、互いに平行に延びるように複数の容量線、及び該各容量線の間に該各容量線に沿って延びるようにゲート線を形成するゲート層形成工程と、上記各容量線及び各ゲート線を覆うように第1の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、上記第1の絶縁膜の一部を除去して、上記各容量線を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、上記ソース電極及びドレイン電極を覆うように第2の絶縁膜を成膜した後に、該第2の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各容量線、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数の容量線及び複数のゲート線を覆うように第1の絶縁膜を成膜した後に、その第1の絶縁膜の一部を除去して、各容量線を露出させることにより、ゲート絶縁膜を形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極及びドレイン電極、並びにゲート絶縁膜形成工程でゲート絶縁膜から露出させた各容量線を覆うように第2の絶縁膜を成膜した後に、その第2の絶縁膜の一部を除去して、ドレイン電極の一部を露出させることにより、保護膜を形成するので、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる(例えば、300nm~500nm程度)ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い(例えば、50nm~300nm程度)保護膜のみになり、補助容量の単位面積当たりの電気容量が(絶縁膜の膜厚に反比例して)比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、Cs on Common構造を有するアクティブマトリクス基板において、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
具体的に、Cs on Common構造を有するアクティブマトリクス基板において、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を50nmとし、ゲート絶縁膜の膜厚を300nmとすると、保護膜を用いた補助容量の面積は、式C=εS/d(ここで、C:電気容量、ε:誘電率、S:面積、d:膜厚)により、ゲート絶縁膜を用いた補助容量の面積の1/6となる。
また、本発明に係るアクティブマトリクス基板の製造方法は、基板上に、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、上記各ゲート線を覆うように第1の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、上記第1の絶縁膜の一部を除去して、上記各ゲート線の一部を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、上記ソース電極及びドレイン電極を覆うように第2の絶縁膜を成膜した後に、該第2の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各ゲート線の一部、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数のゲート線を覆うように第1の絶縁膜を成膜した後に、その第1の絶縁膜の一部を除去して、各ゲート線の一部を露出させることにより、ゲート絶縁膜を形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極及びドレイン電極、並びにゲート絶縁膜形成工程でゲート絶縁膜から露出させた各ゲート線を覆うように第2の絶縁膜を成膜した後に、その第2の絶縁膜の一部を除去して、ドレイン電極の一部を露出させることにより、保護膜を形成するので、各画素毎に設けられた補助容量において、容量線及び画素電極の間に配置する絶縁膜が、ゲート線のカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる(例えば、300nm~500nm程度)ゲート絶縁膜でなく、ゲート絶縁膜を除去して設けられた比較的薄い(例えば、50nm~300nm程度)保護膜のみになり、補助容量の単位面積当たりの電気容量が(絶縁膜の膜厚に反比例して)比較的大きくなる。これにより、各画素において、補助容量が占有する面積を小さく設計することが可能になるので、Cs on Gate構造を有するアクティブマトリクス基板において、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることが可能になる。
具体的に、Cs on Gate構造を有するアクティブマトリクス基板において、保護膜及びゲート絶縁膜が同一材料により構成され、保護膜の膜厚を50nmとし、ゲート絶縁膜の膜厚を300nmとすると、保護膜を用いた補助容量の面積は、式C=εS/d(ここで、C:電気容量、ε:誘電率、S:面積、d:膜厚)により、ゲート絶縁膜を用いた補助容量の面積の1/6となる。
上記保護膜形成工程では、上記保護膜を上記各補助容量を構成する部分が上記ソース電極及びドレイン電極を覆う部分よりも薄くなるように形成してもよい。
上記の方法によれば、保護膜形成工程では、保護膜の各補助容量を構成する部分を相対的に薄く形成するので、補助容量の単位面積当たりの電気容量がいっそう大きくなる。
上記保護膜形成工程は、上記第2の絶縁膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記各補助容量を構成する部分に凹部が設けられたレジストパターンを形成するレジストパターン形成工程と、該レジストパターン形成工程で形成されたレジストパターンから露出する第2の絶縁膜をエッチングする第1エッチング工程と、該第1エッチング工程で用いたレジストパターンをアッシングで薄肉化することにより該レジストパターンの凹部の底部を除去して露出させた第2の絶縁膜の上層部をエッチングする第2エッチング工程とを備えてもよい。
上記の方法によれば、保護膜形成工程では、レジストパターン形成工程において、ハーフトーンのフォトマスクを用いて、各補助容量を構成する部分に凹部を有するレジストパターンを形成し、第1エッチング工程において、レジストパターンから露出する第2の絶縁膜をエッチングした後に、第2エッチング工程では、レジストパターンの凹部の底部を除去して露出させた第2の絶縁膜の上層部をエッチングして、保護膜を形成するので、フォトマスクの枚数を増やすことなく、各補助容量を構成する部分が相対的に薄い保護膜を形成することが可能になる。
上記ゲート絶縁膜形成工程では、上記各半導体層上にチャネル保護層を形成してもよい。
上記の方法によれば、ゲート絶縁膜形成工程において、各半導体層上にチャネル保護層が形成されるので、ソース層形成工程において、金属膜をエッチングによりパターニングしてソース電極及びドレイン電極を形成する際に、半導体層の表面のエッチングが抑制される。
本発明によれば、補助容量を構成する絶縁膜が薄膜トランジスタを覆う保護膜になっているので、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態1》
図1~図9は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法の実施形態1を示している。具体的に、図1は、本実施形態の液晶表示パネル50の断面図である。また、図2は、液晶表示パネル50を構成するアクティブマトリクス20aの1つの画素を示す平面図であり、図3は、アクティブマトリクス基板20aの端子部7の平面図であり、図4は、アクティブマトリクス基板20aのゲートソース接続部8の平面図である。さらに、図5は、図2中のV-V線に沿ったアクティブマトリクス基板20aの画素部の断面図であり、図6は、図3中のVI-VI線に沿ったアクティブマトリクス基板20aの端子部7の断面図であり、図7は、図4中のVII-VII線に沿ったアクティブマトリクス基板20aのゲートソース接続部8の断面図である。
図1~図9は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法の実施形態1を示している。具体的に、図1は、本実施形態の液晶表示パネル50の断面図である。また、図2は、液晶表示パネル50を構成するアクティブマトリクス20aの1つの画素を示す平面図であり、図3は、アクティブマトリクス基板20aの端子部7の平面図であり、図4は、アクティブマトリクス基板20aのゲートソース接続部8の平面図である。さらに、図5は、図2中のV-V線に沿ったアクティブマトリクス基板20aの画素部の断面図であり、図6は、図3中のVI-VI線に沿ったアクティブマトリクス基板20aの端子部7の断面図であり、図7は、図4中のVII-VII線に沿ったアクティブマトリクス基板20aのゲートソース接続部8の断面図である。
液晶表示パネル50は、図1に示すように、互いに対向するように設けられたアクティブマトリクス基板20a及び対向基板30と、アクティブマトリクス基板20a及び対向基板30の間に設けられた液晶層40と、アクティブマトリクス基板20a及び対向基板30を互いに接着すると共にアクティブマトリクス基板20a及び対向基板30の間に液晶層40を封入するために枠状に設けられたシール材35とを備え、複数の画素P(図2参照)がマトリクス状に規定されている。
アクティブマトリクス基板20aは、図2及び図5に示すように、絶縁基板10上に互いに平行に延びるように設けられた複数のゲート線11aと、各ゲート線11aの間にそれぞれ設けられ、互いに平行に延びる複数の容量線11bと、各ゲート線11aと直交する方向に互いに平行に延びるように設けられた複数のソース線15aと、各ゲート線11a及び各ソース線15aの交差部分毎、すなわち、各画素P毎にそれぞれ設けられた複数のTFT5と、各TFT5を覆うように設けられた保護膜16aと、保護膜16a上にマトリクス状に設けられた複数の画素電極18aと、各画素P毎に設けられた複数の補助容量6と、各画素電極18aを覆うように設けられた配向膜(不図示)とを備え、Cs on Common構造になっている。
ゲート線11aは、画像表示を行う表示領域D(図1参照)の外側の端子領域T(図1参照)に引き出され、その端子領域Tにおいて、図3及び図6に示すように、ゲート絶縁膜12a及びチャネル保護膜14aの積層膜に形成されたコンタクトホールCdを介して第1導電層15eに接続され、且つその第1導電層15eが保護膜16aに形成されたコンタクトホールCfを介して第2導電層18bに接続された端子部7を有している。
ソース線15aは、表示領域D(図1参照)の外側に引き出され、図4及び図7に示すように、ゲート絶縁膜12a及びチャネル保護膜14aの積層膜に形成されたコンタクトホールCgを介して中継配線11cに接続されたゲートソース接続部8を有している。そして、中継配線11cは、表示領域D(図1参照)の外側の端子領域T(図1参照)に引き出され、その端子領域Tにおいて、図3及び図6に示すように、ゲート絶縁膜12a及びチャネル保護膜14aの積層膜に形成されたコンタクトホールCdを介して第1導電層15eに接続され、且つその第1導電層15eが保護膜16aに形成されコンタクトホールCfを介して第2導電層18bに接続された端子部7を有している。
TFT5は、図2及び図5に示すように、絶縁基板10上に設けられたゲート電極(11a)と、ゲート電極(11a)を覆うように設けられたゲート絶縁膜12aと、ゲート絶縁膜12a上でゲート電極(11a)に対応する位置に島状に設けられた半導体層13aと、半導体層13a上でそのチャネル領域(不図示)を覆うように設けられたチャネル保護層14aと、半導体層13a上でチャネル保護層14aを挟んで互いに対峙するように設けられたソース電極15b及びドレイン電極15cとを備えている。ここで、図2に示すように、ゲート電極(11a)は、ゲート線11aの一部であり、ソース電極15bは、ソース線15aの側方への突出した部分である。また、ドレイン電極15cは、図2及び図5に示すように、保護膜16aに形成されたコンタクトホールCeを介して画素電極18aに接続されている。さらに、半導体層13aは、例えば、IGZO(In-Ga-Zn-O)系、ISiZO(In-Si-Zn-O)系、IAlZO(In-Al-Zn-O)系などの酸化物半導体膜により形成された酸化物半導体層であり、図2及び図5に示すように、チャネル保護層14aに形成されたコンタクトホールCa及びCbを介してソース電極15b及びドレイン電極15cにそれぞれ接続されている。
補助容量6は、図2及び図5に示すように、ゲート絶縁膜12a及びチャネル保護層14aの積層膜に形成されたコンタクトホールCcを介して容量線11bに接続された導電層15dと、導電層15dを覆うように設けられた保護膜16aと、保護膜16a上に設けられた画素電極18aにより構成されている。
対向基板30は、絶縁基板上に格子状に設けられたブラックマトリクス(不図示)並びにそのブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層(不図示)を有するカラーフィルター層(不図示)と、そのカラーフィルター層を覆うように設けられた共通電極(不図示)と、その共通電極上に設けられたフォトスペーサ(不図示)と、その共通電極を覆うように設けられた配向膜(不図示)とを備えている。
液晶層40は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
上記構成の液晶表示パネル50では、各画素Pにおいて、ゲートドライバ(不図示)からゲート信号がゲート線11aを介してゲート電極(11a)に送られて、TFT5がオン状態になったときに、ソースドライバ(不図示)からソース信号がソース線15aを介してソース電極15bに送られて、半導体層13a及びドレイン電極15cを介して、画素電極18aに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板20aの各画素電極18aと対向基板30の共通電極との間において電位差が生じ、液晶層40、すなわち、各画素Pの液晶容量、及びその液晶容量に並列に接続された補助容量6に所定の電圧が印加される。そして、液晶表示装置50aでは、各画素Pにおいて、液晶層40に印加する電圧の大きさによって液晶層40の配向状態を変えることにより、液晶層40の光透過率を調整して画像が表示される。
次に、本実施形態の液晶表示パネル50の製造方法の一例について図8を用いて説明する。ここで、図8は、アクティブマトリクス基板20aの製造工程を示す断面図であり、図9は、アクティブマトリクス基板20aの変形例であるアクティブマトリクス基板20aaの画素部の断面図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
<アクティブマトリクス基板作製工程>
まず、ガラス基板などの絶縁基板10の基板全体に、スパッタリング法により、例えば、チタン膜(厚さ50nm程度)、アルミニウム膜(厚さ200nm程度)及びチタン膜(厚さ100nm程度)などを順に積層した第1の金属膜を成膜し、その後、フォトリソグラフィ、第1の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図8(a)に示すように、ゲート線11a、容量線11b及び中継配線11cを形成する(ゲート層形成工程)。
まず、ガラス基板などの絶縁基板10の基板全体に、スパッタリング法により、例えば、チタン膜(厚さ50nm程度)、アルミニウム膜(厚さ200nm程度)及びチタン膜(厚さ100nm程度)などを順に積層した第1の金属膜を成膜し、その後、フォトリソグラフィ、第1の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図8(a)に示すように、ゲート線11a、容量線11b及び中継配線11cを形成する(ゲート層形成工程)。
続いて、ゲート線11a、容量線11b及び中継配線11cが形成された基板全体に、CVD(Chemical Vapor Deposition)法により、例えば、酸化シリコン膜などの第1の絶縁膜12(厚さ300nm~500nm程度)を成膜し、そして、スパッタリング法により、例えば、IGZO系の酸化物半導体膜(厚さ30nm~300nm程度)を成膜し、その後、フォトリソグラフィ、酸化物半導体膜のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図8(b)に示すように、半導体層13aを形成する(半導体層形成工程)。なお、本実施形態では、単層の第1の絶縁膜12を例示したが、例えば、下層が窒化シリコン膜(厚さ200nm~500nm程度)により構成され、上層が酸化シリコン膜(例えば、20nm~150nm程度)により構成された複層の第1の絶縁膜12であってもよい。
さらに、半導体層13aが形成された基板全体に、CVD法により、例えば、酸化シリコン膜などの第3の絶縁膜(厚さ50nm~200nm程度)を成膜し、その後、フォトリソグラフィ、第3の絶縁膜並びに第1の絶縁膜及び第3の絶縁膜の積層膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図8(c)に示すように、コンタクトホールCa、Cb、Cc、Cd及びCg(図4及び図7参照)を形成して、チャネル保護層14a及びゲート絶縁膜12aを形成する(ゲート絶縁膜形成工程)。なお、本実施形態では、単層の第3の絶縁膜を例示したが、例えば、下層が酸化シリコン膜により構成され、上層が窒化シリコン膜により構成された複層の第3の絶縁膜であってもよい。
そして、チャネル保護層14a及びゲート絶縁膜12aなどが形成された基板全体に、スパッタリング法により、例えば、チタン膜(厚さ50nm程度)、アルミニウム膜(厚さ200nm程度)及びチタン膜(厚さ100nm程度)などを順に積層した第2の金属膜を成膜し、その後、フォトリソグラフィ、第2の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図8(d)に示すように、ソース線15a(図2参照)、ソース電極15b、ドレイン電極15c、導電層15d及び第1導電層15eを厚さ350nm程度に形成して、TFT5及びゲートソース接続部8を形成する(ソース層形成工程)。ここで、第1の金属膜及び第2の金属膜のエッチング選択比が高い場合、例えば、第1の金属膜が、上述したチタン膜/アルミニウム膜/チタン膜の積層膜であり、第2の金属膜が、モリブデン膜、アルミニウム膜、銅膜などの単層膜、又はそれらの積層膜であり、第2の金属膜(200nm程度)をウエットエッチングする場合には、導電層15d及び第1導電層15eを省略することもできる(図9のアクティブマトリクス基板20aa参照)。なお、この場合、補助容量6は、図9に示すように、容量線11bと、容量線11bの一部を覆うように設けられた保護膜16aと、保護膜16a上に設けられた画素電極18aにより構成されている。
続いて、TFT5及びゲートソース接続部8などが形成された基板全体に、CVD法により、例えば、酸化シリコン膜などの第2の絶縁膜16を厚さ50nm~300nm程度で成膜し、その後、フォトリソグラフィ、第2の絶縁膜16のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図8(e)に示すように、コンタクトホールCe及びCfを形成して、保護膜16aを形成する(保護膜形成工程)。なお、本実施形態では、単層の第2の絶縁膜16を例示したが、例えば、下層が酸化シリコン膜(厚さ50nm~150nm程度)により構成され、上層が窒化シリコン膜(例えば、50nm~200nm程度)により構成された複層の第2の絶縁膜16であってもよい。
そして、保護膜16aが形成された基板全体に、スパッタリング法により、ITO(Indium Tin Oxide)などの透明導電膜を成膜し、その後、フォトリソグラフィ、透明導電膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図8(f)に示すように、画素電極18a及び第2導電層18bを厚さ100nm程度に形成して、補助容量6及び端子部7を形成する(画素電極形成工程)。
最後に、画素電極18a及び第2導電層18bが形成された基板全体に、印刷法によりポリイミド樹脂を塗布し、その後、ラビング処理を行うことにより、配向膜を厚さ100nm程度に形成する。
以上のようにして、アクティブマトリクス基板20aを作製することができる。
<対向基板作製工程>
まず、ガラス基板などの絶縁基板の基板全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクスを厚さ1.5μm程度に形成する。
まず、ガラス基板などの絶縁基板の基板全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクスを厚さ1.5μm程度に形成する。
続いて、上記ブラックマトリクスが形成された基板全体に、スピンコート法により、例えば、赤、緑又は青に着色されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することによりパターニングして、選択した色の着色層(例えば、赤色層)を厚さ2.0μm程度に形成する。さらに、他の2色についても同様な工程を繰り返して、他の2色の着色層(例えば、緑色層及び青色層)を厚さ2.0μm程度に形成して、カラーフィルター層を形成する。
さらに、上記カラーフィルター層が形成された基板上に、スパッタリング法により、例えば、ITOなどの透明導電膜を成膜して、共通電極を厚さ100nm程度に形成する。
その後、上記共通電極が形成された基板全体に、スピンコート法により、感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、フォトスペーサを厚さ4μm程度に形成する。
最後に、上記フォトスペーサが形成された基板全体に、印刷法によりポリイミド系樹脂を塗布し、その後、ラビング処理を行うことにより、配向膜を厚さ100nm程度に形成する。
以上のようにして、対向基板30を作製することができる。
<液晶注入工程>
まず、例えば、ディスペンサを用いて、上記対向基板作製工程で作製された対向基板30に、紫外線硬化及び熱硬化併用型樹脂などにより構成されたシール材35を枠状に描画する。
まず、例えば、ディスペンサを用いて、上記対向基板作製工程で作製された対向基板30に、紫外線硬化及び熱硬化併用型樹脂などにより構成されたシール材35を枠状に描画する。
続いて、上記シール材が描画された対向基板30におけるシール材35の内側の領域に液晶材料を滴下する。
さらに、上記液晶材料が滴下された対向基板30と、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板20aとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
最後に、上記貼合体に挟持されたシール材35にUV光を照射した後に、その貼合体を加熱することによりシール材35を硬化させる。
以上のようにして、本実施形態の液晶表示パネル50を製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板20a及びそれを備えた液晶表示パネル50、並びにアクティブマトリクス基板20aの製造方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数の容量線11b及び複数のゲート線11aを覆うように第1の絶縁膜12を成膜した後に、その第1の絶縁膜12の一部を除去して、各容量線11bを露出させることにより、ゲート絶縁膜12aを形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極15b及びドレイン電極15c、並びにゲート絶縁膜形成工程でゲート絶縁膜12aから露出させた各容量線11bを覆うように第2の絶縁膜16を成膜した後に、その第2の絶縁膜16の一部を除去して、ドレイン電極15cの一部を露出させることにより、保護膜16aを形成するので、各画素P毎に設けられた補助容量6において、容量線11b及び画素電極18aの間に配置する絶縁膜が、ゲート線11aのカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる(例えば、300nm~500nm程度)ゲート絶縁膜12aでなく、ゲート絶縁膜12aを除去して設けられた比較的薄い(例えば、50nm~300nm程度)保護膜16aのみになり、補助容量6の単位面積当たりの電気容量が(絶縁膜の膜厚に反比例して)比較的大きくなる。これにより、各画素Pにおいて、補助容量6が占有する面積を小さく設計することができるので、Cs on Common構造を有するアクティブマトリクス基板20a及びそれを備えた液晶表示パネル50において、画素Pの開口率の低下を抑制して、補助容量6の電気容量を大きくすることができる。
また、本実施形態のアクティブマトリクス基板20a及びそれを備えた液晶表示パネル50によれば、各補助容量6の容量線11bと保護膜16aとの間には、各TFT5のソース電極15b及びドレイン電極15cと同一層に同一材料により導電層15dが設けられているので、ゲート線11a及び容量線11bを構成するゲート材料とソース電極15b及びドレイン電極15cを構成するソース材料とが互いに似通ってエッチング選択比が低い組み合わせであっても、製造工程を追加することなく、補助容量6を構成することができる。
また、本実施形態のアクティブマトリクス基板20a及びそれを備えた液晶表示パネル50によれば、各TFT5が酸化物半導体膜により形成された半導体層13aを備えているので、例えば、ソース電極15b及びドレイン電極15cに接続するためのN+アモルファスシリコン層などが不要になり、TFT5の構造を簡略化することができると共に、高移動度、高信頼性及び低オフ電流などの良好な特性を有するTFT5を実現することができる。
また、本実施形態のアクティブマトリクス基板20aの製造方法によれば、ゲート絶縁膜形成工程において、各半導体層13a上にチャネル保護層14aが形成されるので、ソース層形成工程において、第2の金属膜をエッチングによりパターニングしてソース電極15b及びドレイン電極15cを形成する際に、半導体層13aの表面のチャネル領域のエッチングを抑制することができる。
《発明の実施形態2》
図10は、本実施形態の液晶表示装置を構成するアクティブマトリクス基板20bの製造工程を示す断面図である。なお、以下の各実施形態において、図1~図9と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図10は、本実施形態の液晶表示装置を構成するアクティブマトリクス基板20bの製造工程を示す断面図である。なお、以下の各実施形態において、図1~図9と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記実施形態1では、1種類の膜厚の保護膜16aを備えたアクティブマトリクス基板20aを例示したが、本実施形態では、2種類の膜厚の保護膜16bを備えたアクティブマトリクス基板20bを例示する。
本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板20b及び対向基板30(図1参照)と、アクティブマトリクス基板20b及び対向基板30の間に設けられた液晶層40(図1参照)とを備えている。
アクティブマトリクス基板20bは、図10(d)に示すように、絶縁基板10上に互いに平行に延びるように設けられた複数のゲート線11aと、各ゲート線11aの間にそれぞれ設けられ、互いに平行に延びる複数の容量線11bと、各ゲート線11aと直交する方向に互いに平行に延びるように設けられた複数のソース線15a(図2参照)と、各ゲート線11a及び各ソース線15aの交差部分毎、すなわち、各画素P毎にそれぞれ設けられた複数のTFT5と、各TFT5を覆うように設けられた保護膜16bと、保護膜16b上にマトリクス状に設けられた複数の画素電極18aと、各画素P毎に設けられた複数の補助容量6と、各画素電極18aを覆うように設けられた配向膜(不図示)とを備えている。
保護膜16bは、各補助容量6を構成する部分(例えば、厚さ150nm)がTFT5を覆う部分(例えば、厚さ300nm)よりも薄く形成されている。
次に、本実施形態のアクティブマトリクス基板20bの製造方法の一例について図10を用いて説明する。なお、本実施形態の製造方法は、上記実施形態1のアクティブマトリクス基板作製工程の保護膜形成工程を変更するだけであるので、保護膜形成工程を中心に説明する。
まず、上記実施形態1のアクティブマトリクス基板作製工程のソース層形成工程を行ってTFT5が形成された基板全体に、CVD法により、例えば、酸化シリコン膜などの第2の絶縁膜16を厚さ300nm程度で成膜し、さらに、スピンコート法により、感光性樹脂17を塗布し、その塗布された感光性樹脂17をハーフトーンのフォトマスクを介して露光した後に、現像することにより、図10(a)に示すように、補助容量6となる部分に凹部Hを有する第1のレジストパターン17aを形成する(レジストパターン形成工程)。
続いて、上記レジストパターン形成工程で形成された第1のレジストパターン17aから露出する第2の絶縁膜16をドライエッチングにより除去して、図10(a)に示すように、保護膜形成膜16cを形成する(第1エッチング工程)。
さらに、上記第1エッチング工程で用いた第1のレジストパターン17aをアッシングで薄肉化することにより、図10(b)に示すように、第1のレジストパターン17aの凹部Hの底部Bを除去して、第2のレジストパターン17bを形成した後に、第2のレジストパターン17bから露出する第2の絶縁膜である保護膜形成膜16cの上層部をドライエッチングにより除去して、図10(c)に示すように、保護膜16bを形成する(第2エッチング工程)。
引き続いて、上記第2エッチング工程で用いた第2のレジストパターン17bを剥離、及び洗浄を行った後に、上記実施形態1の画素電極形成工程を行うことにより、アクティブマトリクス基板20bを製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板20b及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板20bの製造方法によれば、上記実施形態1よりも、保護膜16bの各補助容量6を構成する部分が薄くなるので、補助容量6の単位面積当たりの電気容量をいっそう大きくすることができ、各画素Pにおいて、補助容量6が占有する面積をいっそう小さく設計することができるので、Cs on Common構造を有するアクティブマトリクス基板20b及びそれを備えた液晶表示パネルにおいて、画素Pの開口率の低下を抑制して、補助容量6の電気容量をいっそう大きくすることができる。
また、本実施形態のアクティブマトリクス基板20bの製造方法によれば、保護膜形成工程では、レジストパターン形成工程において、ハーフトーンのフォトマスクを用いて、各補助容量6を構成する部分に凹部Hを有する第1のレジストパターン17aを形成し、第1エッチング工程において、第1のレジストパターン17aから露出する第2の絶縁膜16をエッチングした後に、第2エッチング工程では、第1のレジストパターン17aの凹部Hの底部Bを除去して形成された第2のレジストパターン17bから露出させた保護膜形成膜16cの上層部をエッチングして、保護膜16bを形成するので、フォトマスクの枚数を増やすことなく、各補助容量6を構成する部分が相対的に薄い保護膜16bを形成することができる。
《発明の実施形態3》
図11は、本実施形態の液晶表示装置を構成するアクティブマトリクス基板20cの平面図であり、図12は、アクティブマトリクス基板20cの製造工程を示す断面図である。なお、図12(f)は、図11中のXII-XII線に沿ったアクティブマトリクス20cの断面図でもある。
図11は、本実施形態の液晶表示装置を構成するアクティブマトリクス基板20cの平面図であり、図12は、アクティブマトリクス基板20cの製造工程を示す断面図である。なお、図12(f)は、図11中のXII-XII線に沿ったアクティブマトリクス20cの断面図でもある。
上記実施形態1及び2では、Cs on Common構造を有するアクティブマトリクス基板20a及び20bを例示したが、本実施形態では、Cs on Gate構造を有するアクティブマトリクス基板20cを例示する。
本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板20c及び対向基板30(図1参照)と、アクティブマトリクス基板20c及び対向基板30の間に設けられた液晶層40(図1参照)とを備えている。
アクティブマトリクス基板20cは、図11及び図12(f)に示すように、絶縁基板10上に互いに平行に延びるように設けられ、各々、容量線としても機能する複数のゲート線11eと、各ゲート線11eと直交する方向に互いに平行に延びるように設けられた複数のソース線15aと、各ゲート線11e及び各ソース線15aの交差部分毎、すなわち、各画素P毎にそれぞれ設けられた複数のTFT5と、各TFT5を覆うように設けられた保護膜16dと、保護膜16d上にマトリクス状に設けられ、各TFT5にそれぞれ接続された複数の画素電極18cと、各画素P毎に設けられた複数の補助容量6と、各画素電極18cを覆うように設けられた配向膜(不図示)とを備え、Cs on Gate構造になっている。
補助容量6は、図11及び図12(f)に示すように、ゲート絶縁膜12b及びチャネル保護層14bの積層膜に形成されたコンタクトホールChを介してゲート線11eに接続された導電層15fと、導電層15fを覆うように設けられた保護膜16dと、保護膜16d上に設けられた画素電極18cにより構成されている。
次に、本実施形態のアクティブマトリクス基板20cの製造方法の一例について図12を用いて説明する。
まず、ガラス基板などの絶縁基板10の基板全体に、スパッタリング法により、例えば、チタン膜(厚さ50nm程度)、アルミニウム膜(厚さ200nm程度)及びチタン膜(厚さ100nm程度)などを順に積層した第1の金属膜を成膜し、その後、フォトリソグラフィ、第1の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図12(a)に示すように、ゲート線11eを厚さ200nm程度に形成する(ゲート層形成工程)。
続いて、ゲート線11eが形成された基板全体に、CVD法により、例えば、酸化シリコン膜などの第1の絶縁膜12(厚さ200nm~500nm程度)を成膜し、そして、スパッタリング法により、例えば、IGZO系の酸化物半導体膜(厚さ30nm~300nm程度)を成膜し、その後、フォトリソグラフィ、酸化物半導体膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図12(b)に示すように、半導体層13aを形成する(半導体層形成工程)。
さらに、半導体層13aが形成された基板全体に、CVD法により、例えば、酸化シリコン膜などの第3の絶縁膜(厚さ50nm~200nm程度)を成膜し、その後、フォトリソグラフィ、第3の絶縁膜並びに第1の絶縁膜12及び第3の絶縁膜の積層膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図12(c)に示すように、コンタクトホールCa、Cb及びChを形成して、チャネル保護層14b及びゲート絶縁膜12bを形成する(ゲート絶縁膜形成工程)。
そして、チャネル保護層14b及びゲート絶縁膜12bなどが形成された基板全体に、スパッタリング法により、例えば、チタン膜(厚さ50nm程度)、アルミニウム膜(厚さ200nm程度)及びチタン膜(厚さ100nm程度)などを順に積層した第2の金属膜を成膜し、その後、フォトリソグラフィ、第2の金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図12(d)に示すように、ソース線15a(図11参照)、ソース電極15b、ドレイン電極15c及び導電層15fを厚さ350nm程度に形成して、TFT5を形成する(ソース層形成工程)。
続いて、TFT5などが形成された基板全体に、CVD法により、例えば、酸化シリコン膜などの第2の絶縁膜16を厚さ50nm~300nm程度で成膜し、その後、フォトリソグラフィ、第2の絶縁膜16のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図12(e)に示すように、コンタクトホールCeを形成して、保護膜16dを形成する(保護膜形成工程)。
そして、保護膜16dが形成された基板全体に、スパッタリング法により、ITOなどの透明導電膜を成膜し、その後、フォトリソグラフィ、透明導電膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図12(f)に示すように、画素電極18cを厚さ100nm程度に形成して、補助容量6を形成する(画素電極形成工程)。
最後に、画素電極18cが形成された基板全体に、印刷法によりポリイミド樹脂を塗布し、その後、ラビング処理を行うことにより、配向膜を厚さ100nm程度に形成する。
以上のようにして、アクティブマトリクス基板20cを作製することができる。
以上説明したように、本実施形態のアクティブマトリクス基板20c及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板20cの製造方法によれば、半導体層形成工程の後に行うゲート絶縁膜形成工程では、ゲート層形成工程で形成した複数のゲート線11eを覆うように第1の絶縁膜12を成膜した後に、その第1の絶縁膜12の一部を除去して、各ゲート線11eの一部を露出させることにより、ゲート絶縁膜12bを形成し、また、画素電極形成工程の前に行う保護膜形成工程では、ソース層形成工程で形成されたソース電極15b及びドレイン電極15c、並びにゲート絶縁膜形成工程でゲート絶縁膜12bから露出させた各ゲート線11eの一部を覆うように第2の絶縁膜16を成膜した後に、その第2の絶縁膜16の一部を除去して、ドレイン電極15cの一部を露出させることにより、保護膜16dを形成するので、各画素P毎に設けられた補助容量6において、容量線として機能するゲート線11e及び画素電極18cの間に配置する絶縁膜が、ゲート線11eのカバレッジ性や絶縁耐圧性を考慮すると比較的厚くなる(例えば、300nm~500nm程度)ゲート絶縁膜12bでなく、ゲート絶縁膜12bを除去して設けられた比較的薄い(例えば、50nm~300nm程度)保護膜16dのみになり、補助容量の単位面積当たりの電気容量が(絶縁膜の膜厚に反比例して)比較的大きくなる。これにより、各画素Pにおいて、補助容量6が占有する面積を小さく設計することができるので、Cs on Gate構造を有するアクティブマトリクス基板20c及びそれを備えた液晶表示パネルにおいて、画素Pの開口率の低下を抑制して、補助容量6の電気容量を大きくすることができる。
なお、上記実施形態2では、上記実施形態1で説明したCs on Common構造を有するアクティブマトリクス基板20aに対して、2種類の膜厚を有する保護膜を適用する構成を例示したが、上記実施形態2で説明した2種類の膜厚を有する保護膜を、上記実施形態3で説明したCs on Gate構造を有するアクティブマトリクス基板20cに対して、適用してもよい。
また、上記各実施形態では、酸化物半導体層を用いたTFTを備えたアクティブマトリクス基板を例示したが、本発明は、アモルファスシリコンやポリシリコンなどの半導体層を用いたTFTを備えたアクティブマトリクス基板にも適用することができる。
以上説明したように、本発明は、画素の開口率の低下を抑制して、補助容量の電気容量を大きくすることができるので、TFTを備えたアクティブマトリクス方式の液晶表示パネルについて有用である。
B 底部
H 凹部
P 画素
5 TFT
11a,11e ゲート線
11b,11e 容量線
12 第1の絶縁膜
12a,12b ゲート絶縁膜
13a 半導体層(酸化物半導体層)
14a,14b チャネル保護層
15d,15f 導電層
16 第2の絶縁膜
16a,16b,16d 保護膜
17 感光性樹脂膜
17a 第1のレジストパターン
17b 第2のレジストパターン
18a,18c 画素電極
20a~20c アクティブマトリクス基板
30 対向基板
40 液晶層
50 液晶表示パネル
H 凹部
P 画素
5 TFT
11a,11e ゲート線
11b,11e 容量線
12 第1の絶縁膜
12a,12b ゲート絶縁膜
13a 半導体層(酸化物半導体層)
14a,14b チャネル保護層
15d,15f 導電層
16 第2の絶縁膜
16a,16b,16d 保護膜
17 感光性樹脂膜
17a 第1のレジストパターン
17b 第2のレジストパターン
18a,18c 画素電極
20a~20c アクティブマトリクス基板
30 対向基板
40 液晶層
50 液晶表示パネル
Claims (12)
- マトリクス状に設けられた複数の画素と、
上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、
上記各画素毎に設けられた複数の薄膜トランジスタと、
上記各薄膜トランジスタを覆うように設けられた保護膜と、
上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、
上記各画素毎に設けられた複数の補助容量とを備えたアクティブマトリクス基板であって、
上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とするアクティブマトリクス基板。 - 請求項1に記載されたアクティブマトリクス基板において、
上記各容量線の間には、上記各薄膜トランジスタに接続されたゲート線が該各容量線に沿って延びるように設けられていることを特徴とするアクティブマトリクス基板。 - 請求項1に記載されたアクティブマトリクス基板において、
上記各容量線は、ゲート線であることを特徴とするアクティブマトリクス基板。 - 請求項1乃至3の何れか1つに記載されたアクティブマトリクス基板において、
上記保護膜は、上記各補助容量を構成する部分が上記各薄膜トランジスタを覆う部分よりも薄く形成されていることを特徴とするアクティブマトリクス基板。 - 請求項1乃至4の何れか1つに記載されたアクティブマトリクス基板において、
上記各補助容量は、上記各容量線と上記保護膜との間に上記各薄膜トランジスタのソース電極及びドレイン電極と同一層に同一材料により形成された導電層を備えていることを特徴とするアクティブマトリクス基板。 - 請求項1乃至5の何れか1つに記載されたアクティブマトリクス基板において、
上記各薄膜トランジスタは、酸化物半導体層を備えていることを特徴とするアクティブマトリクス基板。 - 互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、
上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備え、複数の画素がマトリクス状に規定された液晶表示パネルであって、
上記アクティブマトリクス基板は、
上記各画素の整列方向の一方に沿って互いに平行に延びるように設けられた複数の容量線と、
上記各画素毎に設けられた複数の薄膜トランジスタと、
上記各薄膜トランジスタを覆うように設けられた保護膜と、
上記保護膜上にマトリクス状に設けられ、上記各薄膜トランジスタにそれぞれ接続された複数の画素電極と、
上記各画素毎に設けられた複数の補助容量とを備え、
上記各補助容量は、上記各容量線及び各画素電極と、該各容量線及び各画素電極の間に配置する上記保護膜とにより構成されていることを特徴とする液晶表示パネル。 - 基板上に、互いに平行に延びるように複数の容量線、及び該各容量線の間に該各容量線に沿って延びるようにゲート線を形成するゲート層形成工程と、
上記各容量線及び各ゲート線を覆うように第1の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、
上記第1の絶縁膜の一部を除去して、上記各容量線を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、
上記ソース電極及びドレイン電極を覆うように第2の絶縁膜を成膜した後に、該第2の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、
上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各容量線、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。 - 基板上に、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、
上記各ゲート線を覆うように第1の絶縁膜を成膜した後に、該各ゲート線に重なるように複数の半導体層を形成する半導体層形成工程と、
上記第1の絶縁膜の一部を除去して、上記各ゲート線の一部を露出させることにより、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記各半導体層に重なるようにソース電極及びドレイン電極を形成するソース層形成工程と、
上記ソース電極及びドレイン電極を覆うように第2の絶縁膜を成膜した後に、該第2の絶縁膜の一部を除去して、上記ドレイン電極の一部を露出させることにより、保護膜を形成する保護膜形成工程と、
上記保護膜上に複数の画素電極をマトリクス状に形成することにより、上記各ゲート線の一部、保護膜及び該各画素電極により複数の補助容量を構成する画素電極形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。 - 請求項8又は9に記載されたアクティブマトリクス基板の製造方法において、
上記保護膜形成工程では、上記保護膜を上記各補助容量を構成する部分が上記ソース電極及びドレイン電極を覆う部分よりも薄くなるように形成することを特徴とするアクティブマトリクス基板の製造方法。 - 請求項10に記載されたアクティブマトリクス基板の製造方法において、
上記保護膜形成工程は、上記第2の絶縁膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記各補助容量を構成する部分に凹部が設けられたレジストパターンを形成するレジストパターン形成工程と、該レジストパターン形成工程で形成されたレジストパターンから露出する第2の絶縁膜をエッチングする第1エッチング工程と、該第1エッチング工程で用いたレジストパターンをアッシングで薄肉化することにより該レジストパターンの凹部の底部を除去して露出させた第2の絶縁膜の上層部をエッチングする第2エッチング工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。 - 請求項8乃至11の何れか1つに記載されたアクティブマトリクス基板の製造方法において、
上記ゲート絶縁膜形成工程では、上記各半導体層上にチャネル保護層を形成することを特徴とするアクティブマトリクス基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/501,534 US9177974B2 (en) | 2009-11-09 | 2010-07-26 | Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate with gate insulating film not provided where auxiliary capacitor is provided |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009255931 | 2009-11-09 | ||
JP2009-255931 | 2009-11-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2011055474A1 true WO2011055474A1 (ja) | 2011-05-12 |
Family
ID=43969717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2010/004744 WO2011055474A1 (ja) | 2009-11-09 | 2010-07-26 | アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9177974B2 (ja) |
WO (1) | WO2011055474A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130181217A1 (en) * | 2010-10-07 | 2013-07-18 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and method for manufacturing semiconductor device and display device |
WO2013146216A1 (ja) * | 2012-03-27 | 2013-10-03 | シャープ株式会社 | 半導体装置、半導体装置の製造方法および表示装置 |
WO2013161867A1 (ja) * | 2012-04-25 | 2013-10-31 | シャープ株式会社 | タッチパネルモジュール、電子機器、及びタッチパネルモジュールの駆動方法 |
US20140347590A1 (en) * | 2012-01-11 | 2014-11-27 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and semiconductor device manufacturing method |
JP2020008862A (ja) * | 2012-11-28 | 2020-01-16 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5507159B2 (ja) * | 2009-08-27 | 2014-05-28 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
JP5133468B2 (ja) * | 2010-05-24 | 2013-01-30 | シャープ株式会社 | 薄膜トランジスタ基板及びその製造方法 |
US8647919B2 (en) * | 2010-09-13 | 2014-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting display device and method for manufacturing the same |
US8854865B2 (en) * | 2010-11-24 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
JP2012204548A (ja) * | 2011-03-24 | 2012-10-22 | Sony Corp | 表示装置およびその製造方法 |
US20150221677A1 (en) * | 2012-09-24 | 2015-08-06 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, and production method therefor |
JP6127425B2 (ja) * | 2012-09-26 | 2017-05-17 | 凸版印刷株式会社 | 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法 |
TWI681233B (zh) * | 2012-10-12 | 2020-01-01 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法 |
US10008513B2 (en) * | 2013-09-05 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9490282B2 (en) * | 2015-03-19 | 2016-11-08 | Omnivision Technologies, Inc. | Photosensitive capacitor pixel for image sensor |
US10254864B2 (en) * | 2015-12-28 | 2019-04-09 | Lg Display Co., Ltd. | Display device with light shield |
GB2556313B (en) * | 2016-02-10 | 2020-12-23 | Flexenable Ltd | Semiconductor patterning |
WO2017150502A1 (ja) * | 2016-03-04 | 2017-09-08 | シャープ株式会社 | 薄膜トランジスタ基板及び表示パネル |
JP6706570B2 (ja) * | 2016-12-05 | 2020-06-10 | 株式会社Joled | 半導体装置、半導体装置の製造方法および表示装置 |
CN110729308A (zh) | 2019-09-27 | 2020-01-24 | 深圳市华星光电技术有限公司 | 显示面板及显示装置 |
US20240019972A1 (en) * | 2020-05-11 | 2024-01-18 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Touch panel, manufacturing method thereof and display panel |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0756193A (ja) * | 1993-08-20 | 1995-03-03 | Fujitsu Ltd | 薄膜トランジスタマトリクス基板の製造方法 |
JPH1115022A (ja) * | 1997-06-26 | 1999-01-22 | Nec Corp | 液晶表示装置及びその製造方法 |
JP2002182245A (ja) * | 2000-12-15 | 2002-06-26 | Sharp Corp | アクティブマトリクス基板の製造方法 |
JP2006330201A (ja) * | 2005-05-24 | 2006-12-07 | Sharp Corp | 液晶表示装置及びその製造方法 |
JP2007114734A (ja) * | 2005-10-20 | 2007-05-10 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
JP2007183629A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示基板及びその製造方法 |
JP2009135380A (ja) * | 2007-05-30 | 2009-06-18 | Canon Inc | 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4048711B2 (ja) | 2000-11-15 | 2008-02-20 | カシオ計算機株式会社 | 薄膜トランジスタパネル |
EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
US7382421B2 (en) | 2004-10-12 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Thin film transistor with a passivation layer |
US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
JP5118812B2 (ja) | 2004-11-10 | 2013-01-16 | キヤノン株式会社 | 電界効果型トランジスタ |
EP1998375A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method |
JP5064747B2 (ja) | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
EP1981085A4 (en) | 2006-01-31 | 2009-11-25 | Idemitsu Kosan Co | TFT SUBSTRATE, REFLECTIVE TFT SUBSTRATE, AND METHOD OF MANUFACTURING THE SAME |
JP5000290B2 (ja) | 2006-01-31 | 2012-08-15 | 出光興産株式会社 | Tft基板及びtft基板の製造方法 |
US8143115B2 (en) | 2006-12-05 | 2012-03-27 | Canon Kabushiki Kaisha | Method for manufacturing thin film transistor using oxide semiconductor and display apparatus |
WO2008152830A1 (ja) * | 2007-06-14 | 2008-12-18 | Sharp Kabushiki Kaisha | 表示パネルおよび表示装置ならびに表示パネルの製造方法 |
CN101681070B (zh) * | 2007-09-20 | 2011-08-10 | 夏普株式会社 | 有源矩阵基板、液晶面板、液晶显示单元、液晶显示装置、电视接收机、和有源矩阵基板的制造方法 |
RU2490724C2 (ru) * | 2008-12-09 | 2013-08-20 | Шарп Кабушики Каиша | Подложка активной матрицы, жидкокристаллическая панель, жидкокристаллический дисплейный блок, жидкокристаллическое дисплейное устройство и телевизионный приемник |
-
2010
- 2010-07-26 WO PCT/JP2010/004744 patent/WO2011055474A1/ja active Application Filing
- 2010-07-26 US US13/501,534 patent/US9177974B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0756193A (ja) * | 1993-08-20 | 1995-03-03 | Fujitsu Ltd | 薄膜トランジスタマトリクス基板の製造方法 |
JPH1115022A (ja) * | 1997-06-26 | 1999-01-22 | Nec Corp | 液晶表示装置及びその製造方法 |
JP2002182245A (ja) * | 2000-12-15 | 2002-06-26 | Sharp Corp | アクティブマトリクス基板の製造方法 |
JP2006330201A (ja) * | 2005-05-24 | 2006-12-07 | Sharp Corp | 液晶表示装置及びその製造方法 |
JP2007114734A (ja) * | 2005-10-20 | 2007-05-10 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
JP2007183629A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示基板及びその製造方法 |
JP2009135380A (ja) * | 2007-05-30 | 2009-06-18 | Canon Inc | 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130181217A1 (en) * | 2010-10-07 | 2013-07-18 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and method for manufacturing semiconductor device and display device |
US9087752B2 (en) * | 2010-10-07 | 2015-07-21 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and method for manufacturing semiconductor device and display device |
US20150287833A1 (en) * | 2010-10-07 | 2015-10-08 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and method for manufacturing semiconductor device and display device |
US9356052B2 (en) * | 2010-10-07 | 2016-05-31 | Sharp Kabushiki Kaisha | Thin film transistor with integrated connecting portion |
US20140347590A1 (en) * | 2012-01-11 | 2014-11-27 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and semiconductor device manufacturing method |
US10048551B2 (en) * | 2012-01-11 | 2018-08-14 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and semiconductor device manufacturing method |
WO2013146216A1 (ja) * | 2012-03-27 | 2013-10-03 | シャープ株式会社 | 半導体装置、半導体装置の製造方法および表示装置 |
US9368523B2 (en) | 2012-03-27 | 2016-06-14 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing semiconductor device, and display device |
CN104220926B (zh) * | 2012-03-27 | 2016-10-05 | 夏普株式会社 | 半导体装置、半导体装置的制造方法和显示装置 |
WO2013161867A1 (ja) * | 2012-04-25 | 2013-10-31 | シャープ株式会社 | タッチパネルモジュール、電子機器、及びタッチパネルモジュールの駆動方法 |
US9448662B2 (en) | 2012-04-25 | 2016-09-20 | Sharp Kabushiki Kaisha | Touch panel capable of forming desired shape at desired position on detection screen, electronic device including same, and method for driiving same |
JP2020008862A (ja) * | 2012-11-28 | 2020-01-16 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
Also Published As
Publication number | Publication date |
---|---|
US9177974B2 (en) | 2015-11-03 |
US20120218485A1 (en) | 2012-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2011055474A1 (ja) | アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法 | |
JP5095865B2 (ja) | アクティブマトリクス基板及びそれを備えた表示パネル、並びにアクティブマトリクス基板の製造方法 | |
US6818923B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
US7468527B2 (en) | Liquid crystal display device and fabricating method thereof | |
JP4107662B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
TWI579624B (zh) | 邊緣電場切換型液晶顯示裝置用陣列基板及其製造方法 | |
USRE43819E1 (en) | Thin film transistor array substrate and method of fabricating the same | |
US7916229B2 (en) | Liquid crystal display device and method for fabricating the same | |
JP5275519B2 (ja) | 表示装置用基板及びその製造方法、表示装置 | |
TWI443432B (zh) | 用於平面切換模式液晶顯示裝置的陣列基板及其製造方法 | |
JP5528475B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
JP2005338855A (ja) | 液晶表示装置およびその製造方法 | |
JP4578402B2 (ja) | 薄膜トランジスタ基板及びその製造方法 | |
US7416926B2 (en) | Liquid crystal display device and method for fabricating the same | |
WO2011086905A1 (ja) | アクティブマトリクス基板及びその製造方法 | |
KR100886241B1 (ko) | 액정표시소자의 제조방법 | |
US6717631B2 (en) | Array substrate for use in LCD device | |
US9224824B2 (en) | Display device substrate and display device equipped with same | |
TWI490615B (zh) | 用於邊緣電場切換模式液晶顯示裝置的陣列基板及其製造方法 | |
US7932135B1 (en) | Method of manufacturing thin film transistor array substrate | |
WO2012017626A1 (ja) | 薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル | |
KR20070068776A (ko) | 액정표시소자와 그 제조 방법 | |
KR20080054629A (ko) | 박막 트랜지스터 어레이 기판 및 그 제조방법 | |
KR100558712B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
KR20080077492A (ko) | 표시 패널 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 10828037 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13501534 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 10828037 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: JP |