WO2011045877A1 - 駆動回路 - Google Patents

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WO2011045877A1
WO2011045877A1 PCT/JP2010/004342 JP2010004342W WO2011045877A1 WO 2011045877 A1 WO2011045877 A1 WO 2011045877A1 JP 2010004342 W JP2010004342 W JP 2010004342W WO 2011045877 A1 WO2011045877 A1 WO 2011045877A1
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WO
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output
output terminals
output terminal
terminals
drive
Prior art date
Application number
PCT/JP2010/004342
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English (en)
French (fr)
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末永純一
森山誠一
景山博行
山下謙治
遠藤聡
高田将利
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パナソニック株式会社
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    • G—PHYSICS
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Definitions

  • the present invention relates to a drive circuit that drives a plurality of electrodes capacitively coupled by a capacitive load, and more particularly to a drive circuit that drives a data electrode provided in a PDP (Plasma Display Panel).
  • PDP Plasma Display Panel
  • a plasma display panel has attracted attention as a thin, large-screen, high-definition display panel.
  • the PDP includes a plurality of discharge cells arranged in a matrix as pixels.
  • the PDP displays an image using light emission generated when the discharge cell is discharged.
  • a general AC type PDP is provided with a plurality of display electrodes (scan / sustain electrodes and sustain electrodes) arranged in parallel, and a plurality of data electrodes arranged orthogonal to these display electrodes. It has been.
  • a capacitive load is formed between the data electrode and the scan electrode and between the data electrodes.
  • the drive circuit that drives the data electrodes provided in the PDP targets a plurality of electrodes that are capacitively coupled by capacitive loads.
  • the capacitive load of these data electrodes changes according to the voltage of these data electrodes. For example, when the voltage change directions of a plurality of adjacent data electrodes are the same, the capacitive loads of these data electrodes are lighter than when the voltage change directions are not the same. . In addition, the lighter the capacitive load of the data electrode, the sharper the voltage of the data electrode changes. As a result, EMI (Electro Magnetic Interference) increases.
  • EMI Electro Magnetic Interference
  • Patent Document 1 a capacitive load is predicted based on a transition state of display pixel data, and a driving capability is adjusted based on the prediction result, thereby suppressing a steep change in the signal waveform of the drive signal.
  • Patent Document 2 describes that a steep change in the signal waveform of a drive signal is suppressed by detecting an output transition state in which the capacitive load is minimized and adjusting the drive capability based on the detection result. ing.
  • Patent Document 3 when the potential of two adjacent data lines is driven in the reverse direction, the potential of one of the two adjacent data lines is not changed, and the potential of the other data line is changed.
  • Patent Document 4 by providing a plurality of switches in the panel display output unit to divide the timing of output transition into a plurality of levels, the influence of capacitive load between data electrodes arranged in parallel is reduced, and the output signal level is reduced. It describes that fluctuation is prevented and display noise is suppressed.
  • an object of the present invention is to provide a drive circuit capable of suppressing EMI without adjusting drive capability.
  • the drive circuit drives i electrodes capacitively coupled by a capacitive load according to i (i ⁇ 3) bit values periodically updated.
  • a first latch unit that stores a current value of the i number of bit values, and the i number of bit values stored in the first latch unit according to the current value of the i number of bit values stored in the first latch unit.
  • I output units respectively supplying i drive signals to i output terminals corresponding to the electrodes, and j to be controlled among the i output terminals (1 ⁇ j ⁇ i ⁇ 2)
  • the previous value of the i bit values is secured so that the previous value of the three bit values respectively corresponding to the output terminal and the two output terminals adjacent to the output terminal are secured.
  • a second latch section for storing all or a part of the above and the j number to be controlled
  • the output terminal Based on the above, when it is detected that the transition directions of the three bit values are the same, the output terminal corresponds to the output terminal so that the output terminal is in a high impedance state.
  • an output control unit for controlling the output unit.
  • the output control unit determines, for each of the j output terminals to be controlled, the transition directions of the three bit values respectively corresponding to the output terminal and the two output terminals adjacent to the output terminal.
  • an output unit corresponding to the output terminal is controlled among the i output units so that the output terminal is in a high impedance state in the high impedance control period
  • the output unit may be controlled so that a drive signal corresponding to the current value of the bit value corresponding to the output terminal is supplied to the output terminal in a normal drive period following the high impedance control period.
  • the voltage level of the output voltage of the output terminal that was in the high impedance state during the high impedance control period can be set to a voltage level corresponding to the current value of the bit value. Moreover, since the driving load of the output unit can be reduced, EMI can be further suppressed.
  • the output control unit has a length of at least one high impedance control period out of j high impedance control periods respectively corresponding to the j output terminals to be controlled.
  • the high impedance control period may be set for each of the j output terminals so as to be different from the length of the period.
  • the maximum instantaneous value of the total current consumption can be reduced as compared with the case where the lengths of the j high-impedance periods are the same, so that EMI can be further suppressed.
  • the j output terminals to be controlled are the two output terminals at both ends of the i output terminals so that the output terminals to be controlled are not continuously adjacent beyond the predetermined number. It may be selected from (i-2) output terminals excluding the output terminals.
  • the output control unit responds to the external control, and the (i-2) output terminals excluding the two output terminals at both ends of the i output terminals are controlled. You may select j output terminals.
  • the output control unit is configured to output j outputs corresponding to the j output terminals to be controlled so that the output terminals that are in a high impedance state are not continuously adjacent beyond a predetermined number.
  • the part may be controlled.
  • the output control unit corresponds to the output terminal stored in the first latch unit and the two output terminals adjacent to the output terminal for each of the j output terminals to be controlled. Detecting that the current values of the three bit values are the same, detecting that the previous values of the three bit values stored in the second latch unit are the same, and If it is detected that the current value and the previous value of at least one of the three bit values are different from each other, it may be determined that the transition directions of the three bit values are the same.
  • the output control unit corresponds to each of the j output terminals to be controlled corresponding to the output terminal stored in the first latch unit and the two output terminals adjacent to the output terminal, respectively. Detecting that the current values of the three bit values are different from the previous values of the three bit values stored in the second latch unit, and that the current values of the three bit values are mutually different. If at least one of the same and the previous value of the three bit values is detected is the same, the transition directions of the three bit values may be determined to be the same.
  • Each of the j output units corresponding to the j output terminals to be controlled outputs a first reference node to which a first voltage is applied and a drive signal for the output unit.
  • a first driving transistor connected between the output node, a second reference transistor to which a second voltage is applied, a second driving transistor connected between the output node, and the output control.
  • Te may include a signal control unit to one of the on state one of the first and second driving transistors.
  • each of the j output units corresponding to the j output terminals to be controlled outputs a first reference node to which a first voltage is applied and a drive signal for the output unit.
  • a first drive transistor connected between the output node and switching between an on state and an off state in accordance with a current value of a bit value corresponding to the output terminal; and a second reference node to which a second voltage is applied Between the output node and the output terminal, and a second drive transistor that is connected between the output node and the output node, and switches between an on state and an off state according to the current value of the bit value corresponding to the output terminal.
  • the output control unit detects that the transition directions of the three bit values respectively corresponding to the output terminal and the two output terminals adjacent to the output terminal are the same.
  • the switch may include an on / off switch that is turned off when the output control unit does not detect that the transition directions of the three bit values are the same. .
  • EMI can be suppressed without adjusting the drive capability for each output terminal.
  • the figure which shows the structural example of a drive circuit The figure for demonstrating the drive object of a drive circuit. The figure for demonstrating capacitive load. The figure which shows the structural example 1 of an output part. The figure which shows the structural example 1 of an output control part. The figure for demonstrating the capacitive coupling drive with respect to three output terminals which adjoin continuously. The graph for demonstrating the relationship between the output voltage after the transition of a display pixel value, and the ratio of capacitive load. The figure for demonstrating the capacitive coupling drive with respect to four output terminals which adjoin continuously. The figure for demonstrating the capacitive coupling drive with respect to the odd number output terminal which adjoins continuously. The figure for demonstrating the capacitive coupling drive with respect to the even number output terminal which adjoins continuously.
  • the figure for demonstrating the operation timing of a drive circuit. The figure for demonstrating the structural example 2 of an output part.
  • the figure for demonstrating the structural example 2 of an output control part. The figure for demonstrating the structural example 3 of an output control part.
  • FIG. 6 illustrates a configuration example of a display device.
  • FIG. 1 shows a configuration example of the drive circuit 1.
  • the drive circuit 1 is connected to i output terminals 10 (1) to 10 (i) according to i (i ⁇ 3) display pixel values Din (1) to Din (i).
  • Data electrodes (for example, data electrodes provided in the PDP) are driven.
  • the display pixel values Din (1) to Din (i) are bit values expressed at a high level (1) or a low level (0), and are periodically (for example, in the case of a PDP, a horizontal line to be driven). Is updated each time.
  • the drive circuit 1 sets j (1 ⁇ j ⁇ i ⁇ 2) output terminals among the i output terminals as control targets (output terminals that may be set in a high impedance state).
  • the second to (i ⁇ 1) th output terminals 10 (2) to 10 (i ⁇ 1) are controlled.
  • the drive circuit 1 includes a first latch unit 11, i output units 12 (1) to 12 (i), a second latch unit 13, and an output control unit 14.
  • the first latch unit 11 includes current values P (1) to P (i) of i display pixel values Din (1) to Din (i) (for example, in the case of a PDP, the h-th drive target for this time). I display pixel values corresponding to the th horizontal line).
  • the latch unit 11 may include i latches 101 (1) to 101 (i). Each of the latches 101 (1) to 101 (i) is synchronized with the transition of the timing signal S101 (for example, in the case of PDP, a signal that defines the timing for switching the horizontal line to be driven). By capturing and holding the values Din (1) to Din (i), the current values P (1) to P (i) of i display pixel values are stored.
  • the i output units 12 (1) to 12 (i) respectively correspond to the current values P (1) to P (i) of i display pixel values stored in the first latch unit 11, respectively.
  • i drive signals S (1) to S (i) are supplied to i output terminals 10 (1) to 10 (i).
  • j output units 12 (2) to 12 (i ⁇ 1) corresponding to j (here, j i ⁇ 2) output terminals 10 (2) to 10 (i ⁇ 1) to be controlled. ) Puts the j output terminals 10 (2) to 10 (i-1) into a high impedance state in response to the j control signals C (2) to C (i-1), respectively.
  • the n-th (here, 2 ⁇ n ⁇ i ⁇ 1) output unit 12 (n) is used when the n-th control signal C (n) is in an activated state (here, the control signal C (When the signal level of (n) is high), the nth output terminal 10 (n) is set to a high impedance state, and the control signal C (n) is inactive (here, When the signal level of the control signal C (n) is low level), the drive signal S (n) corresponding to the current value P (n) of the nth display pixel value is supplied to the nth output terminal. 10 (n).
  • each of the second to (i ⁇ 1) th output units 12 (2) to 12 (i ⁇ 1) includes drive transistors 102H and 102L, an inverter INV1, and a signal control unit 102C. May be included.
  • the drive transistor 102H has a voltage node to which a high level voltage VH (for example, a high level voltage required for driving a data electrode) is applied and an nth output. Connected to output node Nout for outputting drive signal S (n).
  • the drive transistor 102L is connected between a voltage node to which a low level voltage VL (for example, a low level voltage required for driving the data electrode) is applied and the output node Nout.
  • the signal control unit 102C determines the current value P (n) of the nth display pixel value stored in the first latch unit 11. Regardless of n), both the drive transistors 102H and 102L are turned off. As a result, the nth output terminal 10 (n) is in a high impedance state. In addition, when the signal level of the control signal C (n) is low, the signal control unit 102C determines which of the drive transistors 102H and 102L according to the current value P (n) of the nth display pixel value. One of them is turned on and the other is turned off.
  • the signal control unit 102C outputs a logical sum of the output of the inverter INV1 (that is, the inverted value of the current value P (n) of the nth display pixel value) and the nth control signal C (n).
  • An OR circuit 121 that outputs the logical product of the output of the inverter INV1 and the inverted signal of the nth control signal C (n) may be included.
  • first and i-th output units 12 (1) and 12 (i) may not include the signal control unit 102C. That is, in the first and i-th output units 12 (1) and 12 (i), the output of the inverter INV1 may be supplied to the gates of the drive transistors 102H and 102L.
  • (1) to previous values Q (1) to Q (i) of Din (i) (for example, in the case of PDP, i pieces corresponding to the (h ⁇ 1) th horizontal line that was the previous driving target) All or part of the display pixel value) is stored.
  • the second latch unit 13 when only the nth output terminal 10 (n) is a control target, the second latch unit 13 includes the (n ⁇ 1) th to (n + 1) th output terminal 10 (n ⁇ 1).
  • the previous values Q (n ⁇ 1) to Q (n + 1) of the three display pixel values Din (n ⁇ 1) to Din (n + 1) respectively corresponding to ⁇ 10 (n + 1) are stored.
  • the second latch unit 13 secures all of the previous values Q (1) to Q (i) of the i display pixel values in order to secure i latches 103 (1) to 103 (i). May be included.
  • Each of the i latches 103 (1) to 103 (i) includes the i display pixel values stored in the i latches 101 (1) to 101 (i) in synchronization with the transition of the timing signal S101.
  • the current values P (1) to P (i) are captured and held as the previous values Q (1) to Q (i).
  • the output terminal has a high impedance.
  • the output unit corresponding to the output terminal among the i output units 12 (1) to 12 (i) is controlled so as to be in the state.
  • the output control unit 14 determines the current values P (n ⁇ 1) to P (n + 1) and previous values Q (n ⁇ 1) to Q of the (n ⁇ 1) th to (n + 1) th display pixel values. Based on (n + 1), it is determined whether or not the transition directions of the (n ⁇ 1) th to (n + 1) th display pixel values Din (n ⁇ 1) to Din (n + 1) are the same. When it is determined that the transition directions of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, the output control unit 14 activates the nth control signal C (n). As a result, the nth output unit 12 (n) places the nth output terminal 10 (n) in a high impedance state.
  • the output control unit 14 sets the nth control signal C (n) to the inactive state.
  • the nth output unit 12 (n) outputs the drive signal S (n) corresponding to the current value P (n) of the nth display pixel value stored in the first latch unit 11, This is supplied to the nth output terminal 10 (n).
  • the high impedance control period here, the signal level of the control period defining signal S102
  • the output unit corresponding to the output terminal among the i output units 12 (1) to 12 (i) is controlled so that the output terminal is in a high impedance state during a period in which the output terminal is at a high level.
  • the output control unit 14 cancels the high impedance state of the output terminal in the normal driving period (here, the period in which the control period defining signal S102 is low) following the high impedance control period.
  • the output unit corresponding to the output terminal is controlled so that the drive signal corresponding to the current value of the display pixel value corresponding to the output terminal stored in the first latch unit 11 is supplied to the output terminal. To do.
  • the output control unit 14 controls the nth output unit 12 (n) so that the nth output terminal is in a high impedance state in the high impedance control period, and in the normal drive period, The nth control unit 12 (n) so that the drive signal S (n) corresponding to the current value P (n) of the nth display pixel value is supplied to the nth output terminal 10 (n). To control.
  • the j determination units 104 (2) to 104 (i-1) correspond to j output terminals 10 (2) to 10 (i-1) to be controlled, respectively.
  • Each of the determination units 104 (2) to 104 (i) may include AND circuits 141 to 143, 145 and an XOR circuit 144.
  • the AND circuit 141 causes the current values P (n ⁇ 1) to P (n + 1) of the (n ⁇ 1) th to (n + 1) th display pixel values.
  • AND circuit 142 outputs a logical product of previous values Q (n ⁇ 1) to Q (n + 1) of the (n ⁇ 1) th to (n + 1) th display pixel values
  • the AND circuit 143 outputs a logical product of the outputs of the AND circuits 141 and 142.
  • the XOR circuit 144 outputs an exclusive OR of the current value P (n) of the nth display pixel value and the previous value Q (n).
  • the AND circuit 145 outputs a logical sum of the outputs of the AND circuit 143 and the XOR circuit 144 as a determination signal R (n).
  • the XOR circuit 144 calculates the current value P (n ⁇ 1) and the previous value Q (n ⁇ 1) of the (n ⁇ 1) th display pixel value.
  • An exclusive OR may be output, or an exclusive OR of the current value P (n + 1) of the (n + 1) th display pixel value and the previous value Q (n + 1) may be output.
  • the determination unit 104 (n) detects that the current values P (n ⁇ 1) to P (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, It is detected that the previous values Q (n ⁇ 1) to Q (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, and the display pixel values Din (n ⁇ 1) to When it is detected that the current value and the previous value of at least one display pixel value of Din (n + 1) are different from each other, the determination signal R (n) is activated (here, the determination signal R (n)). If not, the determination signal R (n) is deactivated (here, the signal level of the determination signal R (n) is set to a low level).
  • the period defining unit 105 may include j AND circuits 151 (2) to 151 (i-1).
  • the AND circuits 151 (2) to 151 (i-1) respectively calculate the logical products of the control period defining signal S102 and the determination signals R (2) to R (i-1) as control signals C (2) to C ( Output as i-1).
  • the period defining unit 105 outputs the determination signals R (2) to R (i-1) as the control signals C (2) to C (i-1) in the high impedance control period, and performs normal driving. In the period, the control signals C (2) to C (i-1) are inactivated.
  • the PDP includes m (m ⁇ 2) scan / sustain electrodes SCN / SUS (1) to SCN / SUS. (M) and m sustain electrodes SUS (1) to SUS (m) are provided.
  • the data electrodes DD (1) to DD (i) are arranged in parallel to each other along the Y-axis direction (for example, the vertical direction of the PDP).
  • Scan / sustain electrodes SCN / SUS (1) to SCN / SUS (m) and sustain electrodes SUS (1) to SUS (m) are arranged such that scan / sustain electrodes and sustain electrodes are alternately arranged in the Y-axis direction.
  • data electrodes DD (1) to DD (i) are orthogonal to scan / sustain electrodes SCN / SUS (1) to SCN / SUS (m) and sustain electrodes SUS (1) to SUS (m). Further, at the intersections of data electrodes DD (1) to DD (i), scan / sustain electrodes SCN / SUS (1) to SCN / SUS (m) and sustain electrodes SUS (1) to SUS (m), A discharge cell is formed. That is, the PDP is provided with (i ⁇ m) discharge cells arranged in a matrix as pixels.
  • each of the data electrodes DD (1) to DD (i) and the display electrodes (scan / sustain electrodes SCN / SUS (1) to SCN / SUS (m) and sustain electrodes SUS (1) to The capacitive load C1 is formed between the SUS (m)) and the capacitive load C2 is formed between the data electrodes DD (1) to DD (i). That is, the data electrodes DD (1) to DD (i) are capacitively coupled by the capacitive loads C1 and C2.
  • the voltage polarity is alternately switched between a pair of scan / sustain electrodes and sustain electrodes (for example, between scan / sustain electrodes SCN / SUS (1) and sustain electrodes SUS (1)).
  • Sustain pulses are applied to scan / sustain electrodes SCN / SUS (1) to SCN / SUS (m) and sustain electrodes SUS (1) to SUS (m).
  • x display pixel values respectively corresponding to the consecutively adjacent x output terminals (3 ⁇ x ⁇ i) have the same transition direction.
  • the output control unit 14 causes the (x ⁇ 2) output terminals excluding the two output terminals at both ends of the consecutively adjacent x output terminals to be in a high impedance state.
  • (x-2) output units corresponding to the (x-2) output terminals are controlled.
  • the two output terminals at both ends of the consecutively adjacent x output terminals are referred to as “drive terminals” and the consecutively adjacent x output terminals.
  • (x ⁇ 2) output terminals excluding the two output terminals at both ends are referred to as “high impedance terminals”.
  • two output units corresponding to two drive terminals among the output units 12 (1) to 12 (i) are stored in the first latch unit 11, respectively.
  • the drive signals corresponding to the current values of the two display pixel values corresponding to the two drive terminals among the current values P (1) to P (i) of the displayed pixel values are supplied to the two drive terminals. .
  • the output voltages of the two drive terminals vary. Since the data electrodes DD (1) to DD (i) are capacitively coupled, the output voltages of the (x-2) high impedance terminals follow the fluctuations in the output voltages of the two drive terminals. Also fluctuate. Thereby, the voltage level of the output voltage of the (x ⁇ 2) high impedance terminals can be brought close to the voltage level of the output terminals of the two drive terminals.
  • the change in the output voltage of the two drive terminals (that is, the voltage change of the two data electrodes connected to the two drive terminals) can be moderated.
  • the maximum instantaneous value of the total current consumption can be reduced and the change in the output voltage of the two drive terminals can be moderated, so that EMI can be suppressed without adjusting the drive capability for each output terminal. .
  • circuits for adjusting the driving capability for each of the data electrodes DD (1) to DD (i) may not be provided.
  • the output control unit 14 can be configured by a basic logic circuit, the circuit area can be reduced as compared with a circuit for adjusting the driving capability for each output terminal. Therefore, the circuit area of the drive circuit can be reduced as compared with the conventional case.
  • V (n ⁇ 1) Output voltage of the (n ⁇ 1) th output terminal
  • V (n) Output voltage of the nth output terminal
  • V (n + 1) Output voltage of the (n + 1) th output terminal
  • V1 (n) Potential difference between the nth data electrode and the display electrode
  • V2 (n-1) Potential difference between the (n-1) th data electrode and the nth data electrode
  • V2 (n) Potential difference between the nth data electrode and the (n + 1) th data electrode
  • C1 (n-1) Capacitive load between the (n-1) th data electrode and the display electrode
  • C1 (n) Capacitive load between the nth data electrode and the display electrode C1 (n + 1) : Capacitive load between the (n + 1) th
  • the charge amounts Q1 (n) , Q2 (n-1) , Q2 (n) accumulated in the capacitive loads C1 (n) , C2 (n-1) , C2 (n) are expressed as follows, respectively. it can.
  • capacitive loads C1 (n) , C2 (n-1) , and C2 (n) are added to the nth output terminal. Accordingly, the total charge amount Q (n) accumulated in the capacitive load of the nth output terminal can be expressed as follows.
  • the voltage levels of the output voltages V (n ⁇ 1) and V (n + 1) after the transition of the display pixel value are “V 0 ”, and the voltage level of the output voltage V (n) after the transition of the display pixel value is “ Assuming that V Hi ⁇ Z (n) ′′, the total charge amount Q (n) after the transition of the display pixel value can be expressed as follows.
  • the voltage level V Hi-Z (n) of the output voltage V (n) after the transition of the display pixel value is determined by the ratio of the capacitive load C2 and the capacitive load C1 (FIG. 7).
  • the vertical axis represents the voltage level ratio (V Hi ⁇ Z (n ) of the central output voltage V (n) to the output voltages V (n ⁇ 1) and V (n + 1) at both ends after the transition of the display pixel value. ) / V 0 ), and the horizontal axis represents the capacity ratio (C2 / C1) of the capacitive load C2 to the capacitive load C1.
  • V Hi ⁇ Z (n) / V 0 the voltage level ratio (V Hi ⁇ Z (n) / V 0 ) is about 90%. That is, the capacitive coupling drive, the output voltage V a voltage level of (n) output voltage V (n-1), can be increased to about 90% of V (n + 1) voltage levels (the original high level).
  • V (n + 2) Output voltage of the (n + 2) th output terminal
  • V1 (n + 1) Potential difference between the (n + 1) th data electrode and the display electrode
  • V2 (n + 2) (n + 1) th data electrode and the first Potential difference from (n + 2) th data electrode C1 (n + 2) : Capacitive load between (n + 2) th data electrode and display electrode C2 (n + 1) : (n + 1) th data electrode and (n + 2) ) Capacitive load between the second data electrode.
  • the capacitive loads C1 (n-1) , C1 (n) , C1 (n + 1) , C1 (n + 2) , C2 (n-1) ) , C2 (n) , C2 (n + 1) can be expressed as follows.
  • capacitive loads C1 (n) , C2 (n-1) , and C2 (n) are added to the nth output terminal. Accordingly, the total charge amount Q (n) accumulated in the capacitive load of the nth output terminal can be expressed as follows.
  • the voltage levels of the output voltages V (n ⁇ 1) and V (n + 2) after the transition of the display pixel value are “V 0 ”, and the voltage level of the output voltage V (n) after the transition of the display pixel value is “ ", and the output voltage V after the transition of the display pixel values (n + 1) voltage levels of the" V Hi-Z (n)
  • V Hi-Z (n + 1) the total charge amount Q after the transition of the display pixel values (N) can be expressed as follows.
  • ⁇ Z (n) and V Hi ⁇ Z (n + 1) can be expressed as follows.
  • the total charge amount Q (n) after the transition of the display pixel value can be expressed as follows.
  • V (2k-1) Output voltage of the (2k-1) th output terminal V (k) : Output voltage of the kth output terminal V (k-1) : (k-1) th output Terminal output voltage V (k-2) : Output voltage of the (k-2) -th output terminal V (2) : Output voltage of the second output terminal V (1) : Output of the first output terminal Output voltage V Hi-Z (k) : Voltage level of output voltage V (k) after transition of display pixel value V Hi-Z (k ⁇ 1) : Output voltage V (k ⁇ 1 ) after transition of display pixel value ) Voltage level V Hi ⁇ Z (k ⁇ 2) : Voltage level of output voltage V (k ⁇ 2) after transition of display pixel value V Hi ⁇ Z (2) : Output voltage V after transition of display pixel value Voltage level V 0 of (2) : Output voltages V (1) and V (2k + 1 after transition of the display pixel value ) , The voltage levels V Hi-Z (k) to V Hi-Z
  • the k-th output voltage V (k) is the lowest among the first to k-th output voltages V (1) to V (k) .
  • the (k + 1) th to (2k-1) th output terminals can be regarded as equivalent to the (k-1) th to first output terminals.
  • V (k + 1) Output voltage of the (k + 1) th output terminal V (2k-2) : Output voltage of the (2k-2) th output terminal V Hi ⁇ Z (k + 1) : After transition of the display pixel value
  • the voltage level of the output voltage V (k + 1) at V H ⁇ Z (2k ⁇ 2) The voltage level of the output voltage V (2k ⁇ 2) after the transition of the display pixel value is taken as (k + 1) th to (2k) -2)
  • the voltage levels V Hi-Z (k + 1) to V Hi-Z (2k + 2) of the second output voltage can be expressed as follows.
  • the kth output voltage V (k) among the first to (2k ⁇ 1) th output voltages V (1) to V (2k ⁇ 1 ) is It turns out that it becomes the lowest. It can also be seen that the k-th output voltage V (k) decreases as the number of output terminals adjacent in succession increases (see FIG. 11).
  • V (2k) Output voltage of the 2k-th output terminal V (k) : Output voltage of the k-th output terminal V (k-1) : Output voltage of the (k-1) -th output terminal V ( k-2) : Output voltage of the (k-2) th output terminal V (2) : Output voltage of the second output terminal V (1) : Output voltage of the first output terminal V Hi-Z (K) : Voltage level of output voltage V (k) after transition of display pixel value V Hi-Z (k-1) : Voltage level of output voltage V (k-1) after transition of display pixel value V Hi -Z (k-2) : Voltage level of output voltage V (k-2) after transition of display pixel value V Hi-Z (2) : Voltage level of output voltage V (2) after transition of display pixel value V 0 : the voltage levels of the output voltages V (1) and V (2k) after the transition of the display pixel value Then, the voltage levels V Hi-Z (k) to V Hi-Z (2)
  • the k-th output voltage V (k) is the lowest among the first to k-th output voltages V (1) to V (k) .
  • the (k + 1) th to 2kth output terminals can be regarded as an equivalent configuration to the kth to 1st output terminals.
  • V (k + 1) Output voltage of the (k + 1) th output terminal V (k + 2) : Output voltage of the (k + 2) th output terminal V (2k ⁇ 1) : Output voltage of the (2k ⁇ 1) th output terminal
  • Output voltage V Hi-Z (k + 1) Voltage level of output voltage V (k + 1) after transition of display pixel value V Hi-Z (k + 2) : Voltage level of output voltage V (k + 2) after transition of display pixel value V Hi ⁇ Z (2k ⁇ 1) : The voltage level of the output voltage V (2k ⁇ 1) after the transition of the display pixel value is assumed.
  • the voltage level of the (k + 1) th to (2k ⁇ 1) th output voltage V Hi ⁇ Z (k + 1) to V Hi ⁇ Z (2k ⁇ 1) can be expressed as follows.
  • the kth and (k + 1) th output voltages V (k) of the first to 2kth output voltages V (1) to V (2k ) . It can be seen that V (k + 1) is the lowest. It can also be seen that the k-th and (k + 1) -th output voltages V (k) and V (k + 1) become lower as the number of output terminals adjacent in succession increases (see FIG. 11).
  • the vertical axis represents the voltage level ratio (V Hi ⁇ Z (k) ) of the lowest output voltage V (k) to the output voltages V (n ⁇ 1) and V (n + 1) at both ends after the transition of the display pixel value. / V 0 ), and the horizontal axis represents the capacity ratio (C2 / C1) of the capacitive load C2 to the capacitive load C1.
  • Each of the four curves corresponds to the number of output terminals that are in a high impedance state.
  • the output control unit 14 causes the nth determination unit 104 to (N) transitions the signal level of the determination signal R (n) from the low level to the high level. Further, since the signal level of the control period defining signal S102 is high, the period defining unit 105 outputs the determination signal R (n) as the control signal C (n). As a result, the nth output unit 12 (n) places the nth output terminal 10 (n) in a high impedance state.
  • the (n ⁇ 1) th and (n + 1) th determination units 104 (n ⁇ 1) and 104 (n + 1) respectively set the signal levels of the control signals C (n ⁇ 1) and C (n + 1). Since the low level is maintained, the (n ⁇ 1) th and (n + 1) th output units 12 (n ⁇ 1) and 12 (n + 1) are respectively stored in the first latch unit 11. In response to the current values P (n ⁇ 1) and P (n + 1) of the (n ⁇ 1) th and (n + 1) th display pixel values, the signals of the drive signals S (n ⁇ 1) and S (n + 1) Transition level from low to high.
  • the voltage levels of the output voltages V (n ⁇ 1) and V (n + 1) of the (n ⁇ 1) th and (n + 1) th output terminals are changed from the low level (0) to the high level (V 0 ). Transition to.
  • the voltage level of the output voltage V (n) at the nth output terminal changes from the low level (0) to the intermediate level (V) following the fluctuations in the output voltages V (n ⁇ 1) and V (n + 1). Transition to Hi-Z (n) ).
  • the signal level of the control period defining signal S102 transitions from a high level to a low level.
  • the period defining unit 105 changes the signal level of the control signal C (n) from the high level to the low level.
  • the nth output unit 12 (n) cancels the high impedance state of the nth output terminal 10 (n) and the nth display pixel stored in the first latch unit 11.
  • the signal level of the drive signal S (n) is changed from the low level to the high level.
  • the voltage level of the output voltage V (n) at the nth output terminal transitions from the intermediate level (V Hi-Z (n) ) to the high level (V 0 ).
  • the signal level of the control period defining signal S102 changes from the low level to the high level. Further, since the logical level of the display pixel values Din (n ⁇ 1) to Din (n + 1) remains high level (1), the signal level of the determination signal R (n) is maintained at low level. . Therefore, the nth output unit 12 (n) maintains the signal level of the drive signal S (n) at a high level.
  • capacitive coupling drive is executed in the high impedance control period PPA, and normal drive (driving the data electrode by supplying a drive signal to the data electrode) is executed in the normal drive period PPB.
  • the voltage level of the output voltage of the output terminal that was in the high impedance state in the high impedance control period PPA can be set to a voltage level corresponding to the current value of the display pixel value.
  • the voltage level of the output voltage V (n ) is raised from the low level (0) to the intermediate level (V (Hi-Z (n) ).
  • the unit 12 (n) raises the voltage level of the output voltage V (n) from the intermediate level (V (Hi-Z (n) ) to the high level (V 0 ) in the normal driving period PPB.
  • the driving load of the output unit 10 (n) is reduced as compared with the case where the voltage level of the output voltage V (n ) is raised from the low level (0) to the high level (V 0 ).
  • the driving load of the output units 10 (1) to 10 (i) can be reduced, so that EMI can be further suppressed.
  • the output control unit 14 does not have to execute two-stage driving.
  • the output control unit 14 does not include the period defining unit 105, and uses the determination signals R (2) to R (i-1) as control signals C (2) to C (i-1) as the output unit 12 (2 ) To 12 (i-1). Even in such a configuration, it is possible to suppress EMI without adjusting the driving capability.
  • each of the i output units 12 (1) to 12 (i) may include drive transistors 102H and 102L, an inverter INV1, and a connection / disconnection switch 102SW.
  • the drive transistors 102H and 102L are turned on according to the current value P (n) of the nth display pixel value supplied via the inverter INV1, respectively. And toggle off state.
  • the connection / disconnection switch 102SW is connected between the output node Nout and the nth output terminal 10 (n), and is turned off when the signal level of the nth control signal C (n) is high. When the signal level of the nth control signal C (n) is low level, it is turned off.
  • each of the output units 12 (1) to 12 (i) may include an inverter INV2 and a booster circuit 102P in addition to the configuration shown in FIG.
  • the booster circuit 102P boosts the output signal of the inverter INV2 and supplies it to the gate of the drive transistor 102H. With this configuration, the high level voltage VH can be made higher than the power supply voltage of the inverter INV2.
  • each of the output units 12 (1) to 12 (i) may include a booster circuit 102P shown in FIG. 14 in addition to the configuration shown in FIG.
  • each of the determination units 104 (2) to 104 (i-1) may include a logic circuit 144a instead of the XOR circuit 144.
  • the logic circuit 144a inverts the current value P (n) of the nth display pixel value and the previous value Q (n) of the nth display pixel value. Outputs the logical product with the value.
  • the logic circuit 144a inverts the current value P (n-1) and the previous value Q (n-1) of the (n-1) th display pixel value.
  • a logical product with the value may be output, or a logical product of the current value P (n + 1) of the (n + 1) th display pixel value and the inverted value of the previous value Q (n + 1) may be output.
  • the determination unit 104 (n) detects that the current values P (n ⁇ 1) to P (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, It is detected that the previous values Q (n ⁇ 1) to Q (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, and the display pixel values Din (n ⁇ 1) to When it is detected that the logical level of at least one display pixel value of Din (n + 1) has transitioned from the low level (0) to the high level (1) (the transition direction of the logical level is the rising direction), The determination signal R (n) may be activated.
  • each of the determination units 104 (2) to 104 (i-1) may include a logic circuit 144b instead of the XOR circuit 144.
  • the logic circuit 144b outputs a logical product of the inverted value of the current value P (n) of the nth display pixel value and the previous value Q (n).
  • the logic circuit 144b performs the inversion value of the current value P (n-1) of the (n-1) th display pixel value and the previous value Q (n-1).
  • the determination unit 104 (n) detects that the current values P (n ⁇ 1) to P (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, It is detected that the previous values Q (n ⁇ 1) to Q (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) are the same, and the display pixel values Din (n ⁇ 1) to When it is detected that the logical level of at least one display pixel value of Din (n + 1) has transitioned from a high level (1) to a low level (0) (the transition direction of the logical level is a falling direction).
  • the determination signal R (n) may be activated.
  • the circuit area of the logic circuit 144b can be made smaller than the circuit area of the XOR circuit 144. Therefore, the determination units 104 (2) to 104 (i-1) are configured as shown in FIG. As a result, the circuit areas of the determination units 104 (2) to 104 (i-1) can be reduced.
  • each of the determination units 104 (2) to 104 (i-2) may share components (XOR circuit 144, logic circuits 144a, 144b, etc.) with other determination units.
  • the (n ⁇ 1) th to (n + 1) th determination units 104 (n ⁇ 1) to 104 (n + 1) perform the present value P (n) and the previous value of the nth display pixel value.
  • the XOR circuit 144x that outputs an exclusive OR with Q (n) is shared.
  • the circuit areas of the determination units 104 (2) to 104 (i-1) can be reduced as compared with the case where the determination units 104 (2) to 104 (i-1) are configured as shown in FIG. Can be reduced.
  • the drive circuit 1 may include an output control unit 14a shown in FIG. 18 instead of the output control unit 14 shown in FIGS.
  • the output control unit 14a includes determination units 104a (2) to 104a (i-1) instead of the determination units 104 (2) to 104 (i-1) shown in FIG.
  • Other configurations are the same as those of the output control unit 14 shown in FIG.
  • Each of determination units 104a (2) to 104a (i-1) includes XOR circuits 146a, 146b, 146c and AND circuits 147, 148, 149.
  • the XOR circuit 146a calculates the current value P (n ⁇ 1) and the previous value Q (n ⁇ 1) of the (n ⁇ 1) th display pixel value.
  • the XOR circuit 146b outputs an exclusive OR of the current value P (n) of the nth display pixel value and the previous value Q (n), and the XOR circuit 146c outputs the exclusive OR.
  • the exclusive OR of the current value P (n + 1) of the (n + 1) th display pixel value and the previous value Q (n + 1) is output, and the AND circuit 147 outputs a logical product of the outputs of the XOR circuits 146a to 146c. .
  • the AND circuit 148 outputs a logical product of the current values P (n ⁇ 1) to P (n + 1) of the (n ⁇ 1) th to (n + 1) th display pixel values.
  • the AND circuit 149 outputs a logical product of the outputs of the AND circuits 147 and 148 as a determination signal R (n).
  • the AND circuit 148 performs the previous values Q (n ⁇ 1) to Q (n + 1) of the (n ⁇ 1) th to (n + 1) th display pixel values. May be output.
  • the nth determination unit 104a (n) performs the current values P (n ⁇ 1) to P (n + 1) of the display pixel values Din (n ⁇ 1) to Din (n + 1) and the previous value Q (n ⁇ 1) to Q (n + 1) are detected, and the current values P (n ⁇ 1) to P (n + 1) are identical to each other and the previous values Q (n ⁇ 1) to Q ( When at least one of n + 1) is identical to each other is detected, the determination signal R (n) is activated.
  • Each of the determination units 104a (2) to 104a (i-1) may include three logic circuits 144a (see FIG. 15) instead of the XOR circuits 146a, 146b, and 146c.
  • the number of logic circuits 144b may be included.
  • each of the determination units 104a (2) to 104a (i-1) may share components (XOR circuit 144, logic circuits 144a, 144b, etc.) with other determination units. good.
  • the (n ⁇ 1) th to (n + 1) th determination units 104a (n ⁇ 1) to 104a (n + 1) perform the present value P (n) and the previous value of the nth display pixel value.
  • the XOR circuit 146d that outputs an exclusive OR of Q (n) is shared.
  • the (n ⁇ 1) th and nth determination units 104a (n ⁇ 1) and 104a (n) perform the present value P (n ⁇ 1) of the (n ⁇ 1) th display pixel value and
  • the XOR circuit 146e that outputs the exclusive OR of the previous value Q (n ⁇ 1) is shared, and the nth and (n + 1) th determination units 104a (n) and 104a (n ⁇ 1)
  • the XOR circuit 146f that outputs an exclusive OR of the current value P (n + 1) and the previous value Q (n + 1) of the (n + 1) th display pixel value is shared.
  • the circuit areas of the determination units 104a (2) to 104a (i-1) can be reduced as compared with the case where the determination units 104a (2) to 104a (i-1) are configured as shown in FIG. Can be reduced.
  • the drive circuit 1 may include an output control unit 24 shown in FIG. 20 instead of the output control unit 14 shown in FIGS. 1 and 3.
  • a high impedance control period is set for each of the output terminals 10 (2) to 10 (i-1) such that the length of at least one high impedance control period is different from the length of the other high impedance control periods.
  • the output control unit 24 applies each of the output terminals 10 (2) to 10 (i-1) so that the high impedance control periods of the output terminals 10 (2) to 10 (i-1) are different from each other.
  • a high impedance control period is set.
  • the output control unit 24 includes a period defining unit 205 instead of the period defining unit 105 shown in FIG.
  • Other configurations are the same as those of the output control unit 14 shown in FIG.
  • the period defining unit 205 includes (i ⁇ 2) AND circuits 151 (2) to 151 (i ⁇ 1) and (i ⁇ 3) delay devices 251 (3) to 251 (i ⁇ 1). Including.
  • the delay unit 251 (3) delays the falling edge of the control period defining signal S102 to generate the delay control period defining signal D (3).
  • the delay units 251 (4) to 251 (i-1) respectively delay the delay control period defining signals D (3) to D (i-2) to delay the delay control period defining signals D (4) to D (i). -1) is generated.
  • each of delay devices 251 (3) to 251 (i-1) may include a delay element 251a and an OR circuit 251b.
  • the AND circuit 151 (2) outputs a logical product of the determination signal R (2) and the control period defining signal S102 as the control signal C (2).
  • the AND circuits 151 (3) to 151 (i-1) are logics of the determination signals R (3) to R (i-1) and the delay control period defining signals D (3) to D (i-1), respectively.
  • the product is output as control signals C (3) to C (i-1).
  • the output control unit 24 determines the determination units 104 (2) to 104 ( i-1) causes the signal levels of the determination signals R (2) to R (i-1) to transition from a low level to a high level, respectively.
  • the period defining unit 204 determines the determination signals R (2) to R (i -1) is output as control signals C (2) to C (i-1).
  • the second to (i-1) th output units 12 (2) to 12 (i-1) are connected to the second to (i-1) th output terminals 10 (2), respectively.
  • ⁇ 10 (i ⁇ 1) is set to the high impedance state.
  • the first and i-th output units 12 (1) and 12 (i) are the current values P of the first and i-th display pixel values stored in the first latch unit 11, respectively.
  • the signal levels of the drive signals S (1) and S (i) are changed from the low level to the high level.
  • the voltage levels of the output voltages V (1) and V (i) at the first and i-th output terminals transition from the low level (0) to the high level (V 0 ).
  • the voltages of the output voltages V (2) to V (i-1) of the second to (i-1) th output terminals The levels transit from the low level (0) to the intermediate level (V Hi-Z (2) to V Hi-Z (i-1) ), respectively.
  • the high impedance control periods PPA (3) to PPA (i-1) become gradually longer.
  • the normal drive periods PPB (2) to PP (i-1) are gradually shortened. Therefore, the high impedance state of the output terminals 10 (2) to 10 (i-1) is sequentially released from the second output terminal 10 (2), and as a result, the output terminals 10 (2) to 10 (
  • the voltage levels of the output voltages V (2) to V (i-1) of i-1) are intermediate levels (V Hi-Z (2) to V Hi ) in order from the second output voltage V (2). Transition from ⁇ Z (i ⁇ 1) ) to high level (V 0 ).
  • the current consumed in each of the data electrodes DD (2) to DD (i-1) is made different by changing the end timings of the high impedance periods PPA (2) to PPA (i-1).
  • the timing at which the instantaneous value becomes maximum can be varied.
  • the maximum instantaneous value of the total current consumption can be reduced as compared with the case where the end timings of the high impedance periods PPA (2) to PPA (i-1) are simultaneous, so that EMI can be further suppressed.
  • the period defining unit 205 can also be applied to the output control unit 14a illustrated in FIG. That is, the output control unit 14 a may include the output control unit 205 instead of the period control unit 105.
  • the drive circuit 1 may include an output control unit 34 shown in FIG. 23 instead of the output control unit 14 shown in FIGS. 1 and 3.
  • the output control unit 34 includes a continuation limiting unit 301 in addition to the configuration of the output control unit 14 shown in FIG.
  • the continuous limiting unit 301 determines the determination signals R (2) to R (i ⁇ 1) so that the determination signals in the activated state do not continuously exceed a predetermined number (here, two). Are supplied to the AND circuits 151 (2) to 151 (i-1) as determination signals RR (2) to RR (i-1), respectively.
  • the continuation limiting unit 301 may include a buffer 311 and an AND circuit 312.
  • the nth, (n + 1) th, (n + 3) th, (n + 4) th determination signals R (n), R (n + 1), R (n + 3), and R (n + 4) are determined as determination signals.
  • a buffer 311 is provided. Further, the (n ⁇ 1) th, (n + 2) th, (n + 5) th determination signals R (n ⁇ 1), R (n + 2), and R (n + 5) are set to low level to determine the determination signal.
  • An AND circuit 312 is provided for each of the determination signals R (n ⁇ 1), R (n + 2), and R (n + 5) to output as RR (n ⁇ 1), RR (n + 2), and RR (n + 5). It is done. That is, the signal levels of the determination signals RR (n ⁇ 1), RR (n + 2), and RR (n + 5) are fixed at a low level.
  • two output terminals 10 (1) to 10 (i) at both ends of the i output terminals 10 (1) to 10 (i) are arranged so that the output terminals to be controlled do not continuously exceed the predetermined number.
  • j output terminals to be controlled are selected from among (i-2) output terminals excluding the output terminals 10 (1) and 10 (i).
  • both ends of the i output terminals 10 (1) to 10 (i) are arranged so that the output terminals to be controlled do not continuously adjoin beyond a predetermined number (here, 2).
  • the j output terminals to be controlled are selected from the (i-2) output terminals excluding the two output terminals 10 (1) and 10 (i).
  • j output terminals to be controlled so that the output terminals to be controlled do not continuously adjoin beyond a predetermined number (here, 2)
  • a predetermined number here, 2
  • a decrease in the voltage level of the lowest output voltage among the output voltages of the plurality of output terminals in the high level state can be suppressed.
  • the highest of the first to (2k ⁇ 1) th output voltages V (1) to V (2k ⁇ 1) when capacitive coupling driving is performed on (2k ⁇ 1) output terminals, the highest of the first to (2k ⁇ 1) th output voltages V (1) to V (2k ⁇ 1) .
  • the voltage level V (Hi-Z (k)) of the low output voltage V (k) can be limited so as not to be lower than a desired voltage level (for example, a voltage level required for driving the data electrode).
  • the voltage level of the lowest output voltage among the output voltages of the plurality of output terminals to be capacitively coupled is estimated based on the number of output terminals adjacent to each other and the capacitive loads C1 and C2. For example, the estimation may be made based on Equation 16 or Equation 19.
  • the drive circuit 1 may include an output control unit 34a illustrated in FIG. 24 instead of the output control unit 14 illustrated in FIGS.
  • the output control unit 34a responds to the external control (here, the set value D301 and the set clock CK), and the two output terminals 10 (i) at both ends of the i output terminals 10 (1) to 10 (i). 1) Select j output terminals to be controlled from among (i-2) output terminals excluding 10 (i).
  • the output control unit 34a includes a continuation limiting unit 301a in addition to the configuration of the output control unit 14 shown in FIGS.
  • the continuous limiter 301a limits the signal levels of the determination signals R (2) to R (i-1) in response to the set value D301 and the set clock CK, and determines the determination signals RR (2) to RR (i-1). ) To the AND circuits 151 (2) to 151 (i-1).
  • the continuous limiting unit 301a includes (i-2) flip-flops 321 (2) to 321 (i-1) and (i-2) AND circuits 322 (2) to 321 (i-1). May be included.
  • the set value D301 is composed of (i-2) bit values, and the first to (i-2) th bit values are respectively the (i-1) th to second flip-flops. This corresponds to 321 (i-1) to 321 (2).
  • the flip-flop 321 (2) takes in the setting value D301 in synchronization with the setting clock CK and holds it as the setting value F (2).
  • the flip-flops 321 (3) to 321 (i-1) take in the setting values F (2) to F (i-2) in synchronization with the setting clock CK, respectively, and set values F (3) to F (i). -1).
  • the AND circuits 322 (2) to 322 (i-1) are set values F (2) to F (i-1) and determination signals held in the flip-flops 321 (2) to 321 (i-1), respectively.
  • the logical product of R (2) to R (i-1) is output as determination signals RR (2) to RR (i-1).
  • the AND circuits 322 (2) to 322 (i-1) determine the determination signal R when the logic levels of the setting values F (2) to F (i-1) are high levels (1), respectively. (2) to R (i-1) are output as determination signals RR (2) to RR (i-1). Also, the AND circuits 322 (2) to 322 (i-1) determine the determination signal R when the logic levels of the setting values F (2) to F (i-1) are low level (0), respectively. Regardless of the signal levels of (2) to R (i-1), the signal levels of the determination signals RR (2) to RR (i-1) are set to a low level.
  • the process of selecting the output terminal to be controlled (the process of holding the set values F (2) to F (i-1) in the flip-flops 321 (2) to 321 (i-1)) is data It may be executed in a period that does not affect driving of the electrodes DD (1) to DD (i) (for example, an initialization period of the drive circuit 1 or a blanking period).
  • the drive circuit 1 may include an output control unit 34b illustrated in FIG. 25 instead of the output control unit 14 illustrated in FIGS.
  • the j output units 12 (2) to 12 (i-1) corresponding to 10 (2) to 10 (i-1) are controlled.
  • the output control unit 34b includes a continuation limiting unit 301b in addition to the configuration of the output control unit 14 shown in FIG.
  • the continuous limiting unit 301b determines the determination signals R (2) to R (i-1) so that the determination signals in the activated state do not continuously adjoin beyond a predetermined number (here, three). Are supplied to the AND circuits 151 (2) to 151 (i-1) as determination signals RR (2) to RR (i-1).
  • the determination signals R (2) to R (4) from the determination units 104 (2) to 104 (4) are written as determination signals RR (2) to RR (4), respectively.
  • the continuous limiting unit 301b includes (i-5) AND circuits 331 (5) to 331 (i-1) and (i-5) logic circuits 332 (5) to 332 (i-1). May be included.
  • the nth AND circuit 311 (n) outputs the logical product of the (n-3) th to (n-1) th determination signals RR (n-3) to RR (n-1).
  • the nth logic circuit 322 (n) outputs a logical product of the inverted signal of the output of the nth AND circuit 331 and the nth determination signal R (n). That is, the nth logic circuit 322 (n) has the (n-3) th to (n-1) th output terminals 10 (n-3) to 10 (n-1) in a high impedance state. In this case, the signal level of the nth determination signal RR (n) is set to a low level.
  • FIG. 26 shows a configuration example of the module package 2.
  • the module package 2 includes a display input signal joining terminal portion 401, a flexible printed board 402, a display output signal joining terminal portion 403, and a data driver 404.
  • the data driver 404 is the drive circuit 1 described above.
  • the display input signal junction terminal 401 is a flexible signal input terminal of the data driver 404 (an input terminal for receiving display pixel values Din (1) to Din (i), a timing signal S101, a control period defining signal S102, etc.).
  • -It is connected via the printed circuit board 402.
  • the display output signal junction terminal unit 403 is connected to a plurality of output terminals of the data driver 404.
  • FIG. 27 shows a configuration example of the panel module 5.
  • the panel module 5 includes a PDP 501, a plurality of module packages 4, a display input common substrate 502, and a panel LSI 503.
  • Each of the display output signal junction terminal portions 403 of the plurality of module packages 4 is connected to a plurality of data electrodes provided in the PDP 501.
  • the panel LSI 503 displays display control signals (for example, display pixel values Din (1) to Din (i), a timing signal S101, a control period defining signal S102, a horizontal synchronization signal, a vertical synchronization signal, etc.) for controlling the display drive of the PDP 501. ) Is supplied to the display input signal joining terminal portion 401 of each of the plurality of module packages 4 through the display input common substrate 502.
  • FIG. 28 shows a configuration example of the display device 6.
  • the display device 6 includes a video signal input unit 601, a signal processing LSI 602, an image quality LSI 603, an LVDS transmission unit (LVDS-TX) 604, and a panel block 605.
  • the panel block 605 includes a panel module 5, an LVDS receiver (LVDS-RX) 611, a discharge controller 612, a scan driver 613, and a sustain driver 614.
  • the video signal input unit 601 inputs a video signal indicating a video displayed on the PDP 501.
  • the signal processing LSI 602 and the image quality LSI 603 perform video signal processing (for example, image quality adjustment) on the video signal input by the video signal input unit 601.
  • the LVDS transmission unit 604 converts the video signal subjected to the video signal processing by the signal processing LSI 602 and the image quality LSI 603 into a differential signal, and transmits the differential signal.
  • the LVDS receiver 611 receives the differential signal from the LVDS transmitter 604 and restores the original video signal from the differential signal. By using the LVDS transmission unit 604 and the LVDS reception unit 611, power consumption can be reduced.
  • the panel LSI 503 displays a display control signal (for example, display pixel values Din (1) to Din (i), a timing signal S101, a control period defining signal S102, a horizontal synchronization signal, based on the video signal restored by the LVDS receiver 611. , Vertical synchronization signal, etc.).
  • the data driver 404 drives a plurality of data electrodes provided in the PDP 501 according to the display control signal generated by the panel LSI 503.
  • the discharge control unit 612 executes subfield control, preliminary discharge control, display data gradation control, and the like according to the display control signal generated by the panel LSI 503. In addition, the discharge control unit 612 controls the scan driver 613 and the sustain driver 614 based on the horizontal synchronization signal and the vertical synchronization signal.
  • the scan driver 613 drives a plurality of scan / sustain electrodes provided in the PDP 501 in response to control by the discharge controller 612.
  • the sustain driver 614 drives a plurality of sustain electrodes provided in the PDP 501 in response to control by the discharge control unit 612.
  • the above-described drive circuit 1 can be easily incorporated into a display device including a display panel such as a PDP.
  • the data electrode provided in the PDP is taken as an example of a drive target of the drive circuit 1.
  • an electrode an electrode capacitively coupled by a capacitive load used for other purposes is used as the drive circuit 1. It may be a driving target. Also in this case, it is possible to perform capacitive coupling driving using a capacitive load.
  • the above-described drive circuit can suppress EMI without adjusting the drive capability for each output terminal, and thus a display panel (for example, PDP) provided with a plurality of data electrodes having a capacitive load. It is useful for a display device provided with.
  • a display panel for example, PDP

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Abstract

　第１のラッチ部(11)は、ｉ個のビット値の今回値(P(1)～P(i))を格納する。ｉ個の出力部(12(1)～12(i))は、それぞれ、ｉ個のビット値の今回値(P(1)～P(i))に応じて、ｉ個の出力端子(10(1)～10(i))にｉ本の駆動信号(S(1)～S(i))を供給する。第２のラッチ部(13)は、出力端子(12(1)～12(i))のうち制御対象となるｊ個の出力端子の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の前回値が確保されるように、ｉ個のビット値の前回値(Q(1)～Q(i))の全部または一部を格納する。出力制御部(14)は、ｊ個の出力端子の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることを検出した場合に、その出力端子がハイ・インピーダンス状態になるように出力部(12(1)～12(i))のうちその出力端子に対応する出力部を制御する。

Description

駆動回路
　この発明は、容量性負荷によって容量結合された複数本の電極を駆動する駆動回路に関し、さらに詳しくは、ＰＤＰ（プラズマ・ディスプレイ・パネル）に設けられたデータ電極を駆動する駆動回路に関する。
　従来より、ＰＤＰ（プラズマ・ディスプレイ・パネル）は、薄型，大画面，高精細の表示パネルとして注目されている。ＰＤＰは、マトリクス状に配置された複数個の放電セルを画素として備えている。ＰＤＰは、放電セルの放電の際に生じる発光を利用して画像を表示する。一般的なＡＣ型ＰＤＰには、平行に配置された複数本の表示電極（走査／維持電極および維持電極）と、これらの表示電極に直交するように配置された複数本のデータ電極とが設けられている。データ電極と走査電極との間およびデータ電極の間には、容量性負荷が形成されている。すなわち、ＰＤＰに設けられたデータ電極を駆動する駆動回路は、容量性負荷によって容量結合された複数本の電極を駆動対象としている。
　これらのデータ電極の容量性負荷は、これらのデータ電極の電圧に応じて変化する。例えば、連続して隣接する複数本のデータ電極の電圧変化の方向が互いに同一である場合、これらのデータ電極の容量性負荷は、これらの電圧変化の方向が互いに同一でない場合よりも、軽くなる。また、データ電極の容量性負荷が軽くなるほど、データ電極の電圧が急峻に変化することになり、その結果、ＥＭＩ（Electro Magnetic Interference）が増加してしまう。
　近年、ＰＤＰの大画面化，高精細化，高輝度化に伴い、ＰＤＰに設けられたデータ電極の伸長化および狭ピッチ化が顕著となってきている。そのため、データ電極の容量性負荷が増加する傾向にあり、データ電極を駆動する駆動回路には、高駆動能力化が要求されている。また、上述のように、データ電極の容量性負荷はデータ電極の電圧に応じて変化するので、駆動回路の高駆動能力化に伴い、データ電極の急峻な電圧変化に起因するＥＭＩを抑制することも重要となってきている。
　そこで、特許文献１～４のような技術が提案されている。特許文献１には、表示画素データの遷移状態に基づいて容量性負荷を予測し、その予測結果に基づいて駆動能力を調整することによって、駆動信号の信号波形における急峻な変化を抑制することが記載されている。特許文献２には、容量性負荷が最も小さくなる出力遷移状態を検出し、その検出結果に基づいて駆動能力を調整することによって、駆動信号の信号波形における急峻な変化を抑制することが記載されている。特許文献３には、隣接する２本のデータ配線の電位を逆方向に駆動する場合と、隣接する２本のデータ配線のうち一方のデータ配線の電位を遷移させず他方のデータ配線の電位を一方のデータ配線の電位と同電位方向へ駆動する場合に、この２本のデータ配線を短絡させてから出力バッファによって駆動することによって、消費電力およびノイズを低減することが記載されている。特許文献４には、パネル表示出力部に複数のスイッチを設けて出力遷移のタイミングを複数に分割することによって、平行配置されたデータ電極間の容量性負荷の影響を軽減して出力信号のレベル変動を防止し、表示ノイズを抑制することが記載されている。
特開２００７－２９３２９１号公報 特開２００８－１７６０６７号公報 特開２００１－１９５１６３号公報 特開２００８－１７０６８７号公報
　しかしながら、従来技術では、データ電極を駆動するために、全てのデータ電極に駆動信号を供給することを前提としているので、駆動能力を調整するための構成をデータ電極毎に設けなければならない。仮に、駆動能力を調整せずにデータ電極を駆動する場合、データ電極の本数が多くなるほど、総消費電流（データ電極の各々において消費される電流の総和）の最大瞬時値が高くなり、その結果、ＥＭＩが増加してしまう。このように、従来技術では、ＥＭＩを抑制することが困難であった。
　そこで、この発明は、駆動能力を調整することなくＥＭＩを抑制できる駆動回路を提供することを目的とする。
　この発明の１つの局面に従うと、駆動回路は、周期的に更新されるｉ個（ｉ≧３）のビット値に応じて、容量性負荷によって容量結合されたｉ本の電極を駆動するための回路であって、上記ｉ個のビット値の今回値を格納する第１のラッチ部と、上記第１のラッチ部に格納された上記ｉ個のビット値の今回値に応じて、上記ｉ本の電極に対応するｉ個の出力端子にｉ本の駆動信号をそれぞれ供給するｉ個の出力部と、上記ｉ個の出力端子のうち制御対象となるｊ個（１≦ｊ≦ｉ－２）の出力端子の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の前回値が確保されるように、上記ｉ個のビット値の前回値の全部または一部を格納する第２のラッチ部と、制御対象となる上記ｊ個の出力端子の各々について、上記第１および第２のラッチ部にそれぞれ格納されたその出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の今回値および前回値に基づいて、その３個のビット値の遷移方向が互いに同一であることを検出した場合に、その出力端子がハイ・インピーダンス状態になるように上記ｉ個の出力部のうちその出力端子に対応する出力部を制御する出力制御部とを備える。
　上記駆動回路では、ｉ個の出力端子のうち連続して隣接するｘ個（３≦ｘ≦ｉ）の出力端子にそれぞれ対応するｘ個のビット値の遷移方向が互いに同一である場合、連続して隣接するｘ個の出力端子のうち両端の２個の出力端子を除いた（ｘ－２）個の出力端子（以下、“ハイ・インピーダンス端子”と表記）は、ハイ・インピーダンス状態になる。一方、連続して隣接するｘ個の出力端子のうち両端の２個の出力端子（以下、“駆動端子”と表記）は、その２個の出力端子に対応する２個の出力部によって駆動される。ｉ本の電極は、容量性負荷によって容量結合されているので、２個の駆動端子が駆動されることにより、（ｘ－２）個のハイ・インピーダンス端子の出力電圧の電圧レベルを２個の駆動端子の出力端子の電圧レベルに近づけることができる。また、駆動信号が供給される出力端子の個数を少なくすることができるので、総消費電流（ｉ本の電極の各々において消費される電流の総和）の最大瞬時値を低減できる。さらに、２個の駆動端子には（ｘ－２）個のハイ・インピーダンス端子が容量性負荷として付加されていることになるので、２個の駆動端子の出力電圧の変化を緩やかにすることができる。したがって、出力端子毎に駆動能力を調整することなくＥＭＩを抑制できる。
　なお、上記出力制御部は、制御対象となる上記ｊ個の出力端子の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることを検出した場合に、ハイ・インピーダンス制御期間においてその出力端子がハイ・インピーダンス状態になるように上記ｉ個の出力部のうちその出力端子に対応する出力部を制御し、上記ハイ・インピーダンス制御期間の後に続く通常駆動期間においてその出力端子に対応するビット値の今回値に応じた駆動信号がその出力端子に供給されるようにその出力部を制御しても良い。
　このように構成することにより、ハイ・インピーダンス制御期間においてハイ・インピーダンス状態であった出力端子の出力電圧の電圧レベルを、ビット値の今回値に応じた電圧レベルに設定できる。また、出力部の駆動負荷を軽減できるので、ＥＭＩをさらに抑制できる。
　また、上記出力制御部は、制御対象となる上記ｊ個の出力端子にそれぞれ対応するｊ個のハイ・インピーダンス制御期間のうち少なくとも１つのハイ・インピーダンス制御期間の長さが他のハイ・インピーダンス制御期間の長さと異なるように、上記ｊ個の出力端子の各々に対して上記ハイ・インピーダンス制御期間を設定しても良い。
　このように構成することにより、ｊ個のハイ・インピーダンス期間の長さが互いに同一である場合よりも、総消費電流の最大瞬時値を低減できるので、ＥＭＩをさらに抑制できる。
　なお、制御対象となる上記ｊ個の出力端子は、制御対象となる出力端子が予め定められた個数を超えて連続して隣接しないように、上記ｉ個の出力端子のうち両端の２個の出力端子を除いた（ｉ－２）個の出力端子の中から選択されていても良い。
　このように構成することにより、ハイ・インピーダンス状態である複数個の出力端子の出力電圧のうち最も低い出力電圧の電圧レベルの低下を抑制できる。
　また、上記出力制御部は、外部制御に応答して、上記ｉ個の出力端子のうち両端の２個の出力端子を除いた（ｉ－２）個の出力端子の中から制御対象となる上記ｊ個の出力端子を選択しても良い。
　このように構成することにより、（ｉ－２）個の出力端子の中から制御対象となるｊ個の出力端子を任意に選択できる。
　また、上記出力制御部は、ハイ・インピーダンス状態になる出力端子が予め定められた個数を超えて連続して隣接しないように、制御対象となる上記ｊ個の出力端子に対応するｊ個の出力部を制御しても良い。
　このように構成することにより、ハイ・インピーダンス状態である複数個の出力端子の出力電圧のうち最も低い出力電圧の電圧レベルの低下を抑制できる。
　なお、上記出力制御部は、制御対象となる上記ｊ個の出力端子の各々について、上記第１のラッチ部に格納されたその出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の今回値が互いに同一であることを検出し、上記第２のラッチ部に格納されたその３個のビット値の前回値が互いに同一であることを検出し、且つ、その３個のビット値のうち少なくとも１つのビット値の今回値および前回値が互いに異なることを検出した場合に、その３個のビット値の遷移方向が互いに同一であると判定しても良い。
　または、上記出力制御部は、制御対象となる上記ｊ個の出力端子の各々について、上記第１のラッチ部に格納されたその出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の今回値が上記第２のラッチ部に格納されたその３個のビット値の前回値とそれぞれ異なることを検出し、且つ、その３個のビット値の今回値が互いに同一であることおよびその３個のビット値の前回値が互いに同一であることの少なくとも一方を検出した場合に、その３個のビット値の遷移方向が互いに同一であると判定しても良い。
　なお、制御対象となる上記ｊ個の出力端子にそれぞれ対応するｊ個の出力部の各々は、第１の電圧が印加される第１の基準ノードとその出力部の駆動信号を出力するための出力ノードとの間に接続された第１の駆動トランジスタと、第２の電圧が印加される第２の基準ノードと上記出力ノードとの間に接続された第２の駆動トランジスタと、上記出力制御部によってその出力端子およびその出力端子に隣接する２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることが検出された場合には、上記第１および第２の駆動トランジスタの両方をオフ状態にし、上記出力制御部によってその３個のビット値の遷移方向が互いに同一であることが検出されない場合には、その出力端子に対応するビット値の今回値に応じて上記第１および第２の駆動トランジスタのいずれか一方をオン状態にする信号制御部とを含んでいても良い。
　または、制御対象となる上記ｊ個の出力端子にそれぞれ対応するｊ個の出力部の各々は、第１の電圧が印加される第１の基準ノードとその出力部の駆動信号を出力するための出力ノードとの間に接続され、その出力端子に対応するビット値の今回値に応じてオン状態およびオフ状態を切り替える第１の駆動トランジスタと、第２の電圧が印加される第２の基準ノードと上記出力ノードとの間に接続され、その出力端子に対応するビット値の今回値に応じてオン状態およびオフ状態を切り替える第２の駆動トランジスタと、上記出力ノードとその出力端子との間に接続され、上記出力制御部によってその出力端子およびその出力端子に隣接する２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることが検出された場合には、オフ状態になり、上記出力制御部によってその３個のビット値の遷移方向が互いに同一であることが検出されない場合には、オン状態になる断接スイッチとを含んでいても良い。
　以上のように、出力端子毎に駆動能力を調整することなくＥＭＩを抑制できる。
駆動回路の構成例を示す図。 駆動回路の駆動対象について説明するための図。 容量性負荷について説明するための図。 出力部の構成例１を示す図。 出力制御部の構成例１を示す図。 連続して隣接する３個の出力端子に対する容量結合駆動について説明するための図。 表示画素値の遷移後の出力電圧と容量性負荷の比率との関係について説明するためのグラフ。 連続して隣接する４個の出力端子に対する容量結合駆動について説明するための図。 連続して隣接する奇数個の出力端子に対する容量結合駆動について説明するための図。 連続して隣接する偶数個の出力端子に対する容量結合駆動について説明するための図。 連続して隣接する出力端子の個数と表示画素値の遷移後の最低出力電圧との関係について説明するためのグラフ。 駆動回路の動作タイミングについて説明するための図。 出力部の構成例２について説明するための図。 出力部の構成例３について説明するための図。 出力制御部の構成例２について説明するための図。 出力制御部の構成例３について説明するための図。 出力制御部の構成例４について説明するための図。 出力制御部の構成例５について説明するための図。 出力制御部の構成例６について説明するための図。 出力制御部の構成例７について説明するための図。 遅延器の構成例について説明するための図。 図２０に示した出力制御部を備える駆動回路の動作タイミングについて説明するための図。 出力制御部の構成例８について説明するための図。 出力制御部の構成例９について説明するための図。 出力制御部の構成例１０について説明するための図。 モジュールパッケージの構成例を示す図。 パネルモジュールの構成例を示す図。 表示装置の構成例を示す図。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（駆動回路）
　図１は、駆動回路１の構成例を示す。駆動回路１は、ｉ個（ｉ≧３）の表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）に応じて、ｉ個の出力端子１０（１）～１０（ｉ）にそれぞれ接続されたｉ本のデータ電極（例えば、ＰＤＰに設けられたデータ電極）を駆動する。表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）は、ハイレベル（１）またはローレベル（０）で表現されるビット値であり、周期的に（例えば、ＰＤＰの場合、駆動対象となる水平ラインが切り替わる毎に）更新される。また、駆動回路１は、ｉ個の出力端子のうちｊ個（１≦ｊ≦ｉ－２）の出力端子を制御対象（ハイ・インピーダンス状態に設定される可能性のある出力端子）とする。ここでは、第２番目～第（ｉ－１）番目の出力端子１０（２）～１０（ｉ－１）を制御対象とする。駆動回路１は、第１のラッチ部１１と、ｉ個の出力部１２（１）～１２（ｉ）と、第２のラッチ部１３と、出力制御部１４とを備える。
　　〔第１のラッチ部〕
　第１のラッチ部１１は、ｉ個の表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）の今回値Ｐ（１）～Ｐ（ｉ）（例えば、ＰＤＰの場合、今回の駆動対象である第ｈ番目の水平ラインに対応するｉ個の表示画素値）を格納する。例えば、ラッチ部１１は、ｉ個のラッチ１０１（１）～１０１（ｉ）を含んでいても良い。ラッチ１０１（１）～１０１（ｉ）は、それぞれ、タイミング信号Ｓ１０１（例えば、ＰＤＰの場合、駆動対象となる水平ラインを切り替えるタイミングを規定する信号）の遷移に同期して、ｉ個の表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）を取り込んで保持することにより、ｉ個の表示画素値の今回値Ｐ（１）～Ｐ（ｉ）を格納する。
　　〔出力部〕
　ｉ個の出力部１２（１）～１２（ｉ）は、それぞれ、第１のラッチ部１１に格納されたｉ個の表示画素値の今回値Ｐ（１）～Ｐ（ｉ）に応じて、ｉ個の出力端子１０（１）～１０（ｉ）にｉ個の駆動信号Ｓ（１）～Ｓ（ｉ）を供給する。また、制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－１）に対応するｊ個の出力部１２（２）～１２（ｉ－１）は、それぞれ、ｊ個の制御信号Ｃ（２）～Ｃ（ｉ－１）に応答して、ｊ個の出力端子１０（２）～１０（ｉ－１）をハイ・インピーダンス状態にする。例えば、第ｎ番目（ここでは、２≦ｎ≦ｉ－１）の出力部１２（ｎ）は、第ｎ番目の制御信号Ｃ（ｎ）が活性化状態である場合（ここでは、制御信号Ｃ（ｎ）の信号レベルがハイレベルである場合）には、第ｎ番目の出力端子１０（ｎ）をハイ・インピーダンス状態にし、制御信号Ｃ（ｎ）が非活性化状態である場合（ここでは、制御信号Ｃ（ｎ）の信号レベルがローレベルである場合）には、第ｎ番目の表示画素値の今回値Ｐ（ｎ）に応じた駆動信号Ｓ（ｎ）を第ｎ番目の出力端子１０（ｎ）に供給する。
　図２のように、第２番目～第（ｉ－１）番目の出力部１２（２）～１２（ｉ－１）の各々は、駆動トランジスタ１０２Ｈ，１０２Ｌと、インバータＩＮＶ１と、信号制御部１０２Ｃとを含んでいても良い。例えば、第ｎ番目の出力部１２（ｎ）では、駆動トランジスタ１０２Ｈは、ハイレベル電圧ＶＨ（例えば、データ電極の駆動に要求されているハイレベル電圧）が印加される電圧ノードと第ｎ番目の駆動信号Ｓ（ｎ）を出力するための出力ノードＮｏｕｔとの間に接続される。駆動トランジスタ１０２Ｌは、ローレベル電圧ＶＬ（例えば、データ電極の駆動に要求されているローレベル電圧）が印加される電圧ノードと出力ノードＮｏｕｔとの間に接続される。信号制御部１０２Ｃは、第ｎ番目の制御信号Ｃ（ｎ）の信号レベルがハイレベルである場合には、第１のラッチ部１１に格納された第ｎ番目の表示画素値の今回値Ｐ（ｎ）に拘わらず、駆動トランジスタ１０２Ｈ，１０２Ｌの両方をオフ状態にする。これにより、第ｎ番目の出力端子１０（ｎ）は、ハイ・インピーダンス状態となる。また、信号制御部１０２Ｃは、制御信号Ｃ（ｎ）の信号レベルがローレベルである場合には、第ｎ番目の表示画素値の今回値Ｐ（ｎ）に応じて駆動トランジスタ１０２Ｈ，１０２Ｌのいずれか一方をオン状態にするとともに他方をオフ状態にする。例えば、信号制御部１０２Ｃは、インバータＩＮＶ１の出力（すなわち、第ｎ番目の表示画素値の今回値Ｐ（ｎ）の反転値）と第ｎ番目の制御信号Ｃ（ｎ）との論理和を出力するＯＲ回路１２１と、インバータＩＮＶ１の出力と第ｎ番目の制御信号Ｃ（ｎ）の反転信号との論理積を出力する論理回路１２２とを含んでいても良い。
　なお、第１番目および第ｉ番目の出力部１２（１），１２（ｉ）は、信号制御部１０２Ｃを含んでいなくても良い。すなわち、第１番目および第ｉ番目の出力部１２（１），１２（ｉ）では、駆動トランジスタ１０２Ｈ，１０２ＬのゲートにインバータＩＮＶ１の出力を供給しても良い。
　　〔第２のラッチ部〕
　第２のラッチ部１３は、ｉ個の出力端子１０（１）～１０（ｉ）のうち制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－２）の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個の表示画素値の前回値が確保されるように、ｉ個の表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）の前回値Ｑ（１）～Ｑ（ｉ）（例えば、ＰＤＰの場合、前回の駆動対象であった第（ｈ－１）番目の水平ラインに対応するｉ個の表示画素値）の全部または一部を格納する。例えば、第ｎ番目の出力端子１０（ｎ）のみが制御対象である場合、第２のラッチ部１３は、第（ｎ－１）番目～第（ｎ＋１）番目の出力端子１０（ｎ－１）～１０（ｎ＋１）にそれぞれ対応する３個の表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）を格納する。
　ここでは、第２のラッチ部１３は、ｉ個の表示画素値の前回値Ｑ（１）～Ｑ（ｉ）の全てを確保するために、ｉ個のラッチ１０３（１）～１０３（ｉ）を含んでいても良い。ｉ個のラッチ１０３（１）～１０３（ｉ）は、それぞれ、タイミング信号Ｓ１０１の遷移に同期してｉ個のラッチ１０１（１）～１０１（ｉ）に格納されたｉ個の表示画素値の今回値Ｐ（１）～Ｐ（ｉ）を前回値Ｑ（１）～Ｑ（ｉ）として取り込んで保持する。
　　〔出力制御部〕
　出力制御部１４は、ｉ個の出力端子１０（１）～１０（ｉ）のうち制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－１）の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個の表示画素値の今回値および前回値（第１および第２のラッチ部１１，１３にそれぞれ格納された３個の表示画素値の今回値および前回値）に基づいて、その３個の表示画素値の遷移方向が互いに同一であることを検出した場合に、その出力端子がハイ・インピーダンス状態になるように、ｉ個の出力部１２（１）～１２（ｉ）のうちその出力端子に対応する出力部を制御する。
　例えば、出力制御部１４は、第（ｎ－１）番目～第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）および前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）に基づいて、第（ｎ－１）番目～第（ｎ＋１）番目の表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の遷移方向が互いに同一であるか否かを判定する。表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の遷移方向が互いに同一であると判定した場合、出力制御部１４は、第ｎ番目の制御信号Ｃ（ｎ）を活性化状態にする。これにより、第ｎ番目の出力部１２（ｎ）は、第ｎ番目の出力端子１０（ｎ）をハイ・インピーダンス状態にする。一方、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の遷移方向が互いに同一ではないと判定した場合、出力制御部１４は、第ｎ番目の制御信号Ｃ（ｎ）を非活性化状態にする。これにより、第ｎ番目の出力部１２（ｎ）は、第１のラッチ部１１に格納された第ｎ番目の表示画素値の今回値Ｐ（ｎ）に応じた駆動信号Ｓ（ｎ）を、第ｎ番目の出力端子１０（ｎ）に供給する。
　ここでは、出力制御部１４は、制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－１）の各々について、その出力端子およびその出力端子の両隣の２個の出力端子にそれぞれ対応する３個の表示画素値の遷移方向が互いに同一であることを検出した場合に、ハイ・インピーダンス制御期間（ここでは、制御期間規定信号Ｓ１０２の信号レベルがハイレベルである期間）において、その出力端子がハイ・インピーダンス状態になるように、ｉ個の出力部１２（１）～１２（ｉ）のうちその出力端子に対応する出力部を制御する。また、出力制御部１４は、ハイ・インピーダンス制御期間の後に続く通常駆動期間（ここでは、制御期間規定信号Ｓ１０２の信号レベルがローレベルである期間）において、その出力端子のハイ・インピーダンス状態が解除され、第１のラッチ部１１に格納されたその出力端子に対応する表示画素値の今回値に応じた駆動信号がその出力端子に供給されるように、その出力端子に対応する出力部を制御する。
　例えば、出力制御部１４は、ハイ・インピーダンス制御期間では、第ｎ番目の出力端子がハイ・インピーダンス状態になるように、第ｎ番目の出力部１２（ｎ）を制御し、通常駆動期間では、ｎ番目の表示画素値の今回値Ｐ（ｎ）に応じた駆動信号Ｓ（ｎ）が第ｎ番目の出力端子１０（ｎ）に供給されるように、第ｎ番目の制御部１２（ｎ）を制御する。
　図３のように、出力制御部１４は、ｊ個（ここでは、ｊ＝ｉ－２）の判定部１０４（２）～１０４（ｉ－１）と、期間規定部１０５とを含んでいても良い。
　　　《判定部》
　ｊ個の判定部１０４（２）～１０４（ｉ－１）は、それぞれ、制御対象となるｊ個の出力端子１０（２）～１０（ｉ－１）に対応する。判定部１０４（２）～１０４（ｉ）の各々は、ＡＮＤ回路１４１～１４３，１４５と、ＸＯＲ回路１４４とを含んでいても良い。例えば、第ｎ番目の判定部１０４（ｎ）では、ＡＮＤ回路１４１は、第（ｎ－１）番目～第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）の論理積を出力し、ＡＮＤ回路１４２は、第（ｎ－１）番目～第（ｎ＋１）番目の表示画素値の前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）の論理積を出力し、ＡＮＤ回路１４３は、ＡＮＤ回路１４１，１４２の出力の論理積を出力する。ＸＯＲ回路１４４は、第ｎ番目の表示画素値の今回値Ｐ（ｎ）と前回値Ｑ（ｎ）との排他的論理和を出力する。ＡＮＤ回路１４５は、ＡＮＤ回路１４３およびＸＯＲ回路１４４の出力の論理和を判定信号Ｒ（ｎ）として出力する。なお、第ｎ番目の判定部１０４（ｎ）において、ＸＯＲ回路１４４は、第（ｎ－１）番目の表示画素値の今回値Ｐ（ｎ－１）と前回値Ｑ（ｎ－１）との排他的論理和を出力しても良いし、第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ＋１）と前回値Ｑ（ｎ＋１）との排他的論理和を出力しても良い。
　このように、判定部１０４（ｎ）は、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）が互いに同一であることを検出し、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）が互いに同一であることを検出し、且つ、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）のうち少なくとも１つの表示画素値の今回値および前回値が互いに異なることを検出した場合には、判定信号Ｒ（ｎ）を活性化状態にし（ここでは、判定信号Ｒ（ｎ）の信号レベルをハイレベルにし）、そうでない場合には、判定信号Ｒ（ｎ）を非活性化状態にする（ここでは、判定信号Ｒ（ｎ）の信号レベルをローレベルにする）。
　　　《期間規定部》
　期間規定部１０５は、制御期間規定信号Ｓ１０２に応答して、ｊ個（ここでは、ｊ＝ｉ－２）の判定信号Ｒ（２）～Ｒ（ｉ－１）をｊ個の制御信号Ｃ（２）～Ｃ（ｉ－１）として供給する期間を規定する。例えば、期間規定部１０５は、ｊ個のＡＮＤ回路１５１（２）～１５１（ｉ－１）を含んでいても良い。ＡＮＤ回路１５１（２）～１５１（ｉ－１）は、それぞれ、制御期間規定信号Ｓ１０２と判定信号Ｒ（２）～Ｒ（ｉ－１）との論理積を制御信号Ｃ（２）～Ｃ（ｉ－１）として出力する。
　このように、期間規定部１０５は、ハイ・インピーダンス制御期間では、判定信号Ｒ（２）～Ｒ（ｉ－１）を制御信号Ｃ（２）～Ｃ（ｉ－１）として出力し、通常駆動期間では、制御信号Ｃ（２）～Ｃ（ｉ－１）を非活性化状態にする。
　　〔駆動回路の駆動対象〕
　次に、駆動回路１の駆動対象について説明する。ここでは、駆動回路１の駆動対象がＰＤＰに設けられた複数本のデータ電極である場合を例に挙げて説明する。
　図４のように、ＰＤＰには、ｉ本のデータ電極ＤＤ（１）～ＤＤ（ｉ）の他に、ｍ本（ｍ≧２）の走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）と、ｍ本の維持電極ＳＵＳ（１）～ＳＵＳ（ｍ）とが設けられている。データ電極ＤＤ（１）～ＤＤ（ｉ）は、Ｙ軸方向（例えば、ＰＤＰの垂直方向）に沿って互いに平行に配置される。走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）および維持電極ＳＵＳ（１）～ＳＵＳ（ｍ）は、Ｙ軸方向において走査／維持電極と維持電極とが交互に並ぶように、Ｙ軸方向に直交するＸ軸方向（例えば、ＰＤＰの水平方向）に沿って互いに平行に配置される。このように、データ電極ＤＤ（１）～ＤＤ（ｉ）は、走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）および維持電極ＳＵＳ（１）～ＳＵＳ（ｍ）に直交する。また、データ電極ＤＤ（１）～ＤＤ（ｉ）と走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）および維持電極ＳＵＳ（１）～ＳＵＳ（ｍ）との交差部には、放電セルが形成されている。すなわち、ＰＤＰには、マトリクス状に配置された（ｉ×ｍ）個の放電セルが画素として設けられている。
　また、図５のように、データ電極ＤＤ（１）～ＤＤ（ｉ）の各々と表示電極（走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）および維持電極ＳＵＳ（１）～ＳＵＳ（ｍ））との間には、容量性負荷Ｃ１が形成され、データ電極ＤＤ（１）～ＤＤ（ｉ）の間には、容量性負荷Ｃ２が形成される。すなわち、データ電極ＤＤ（１）～ＤＤ（ｉ）は、容量性負荷Ｃ１，Ｃ２によって容量結合されている。
　　〔画像表示〕
　ここで、ＰＤＰの画像表示の一例について簡単に説明する。まず、（ｉ×ｍ）個の放電セルの全てが同一状態に初期化される。次に、走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）に走査パルスが順次印加される。この走査パルスの印加に同期して、駆動回路１は、表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）に応じてデータ電極ＤＤ（１）～ＤＤ（ｉ）を駆動する。その結果、走査パルスが印加された走査／維持電極に対応するｉ個の放電セルは、データ電極ＤＤ（１）～ＤＤ（ｉ）の電圧に応じて放電され、ｉ個の放電セルのうち発光させたい放電セルに壁電荷が蓄積される。このようにして、（ｉ×ｍ）個の放電セルの各々について発光／非発光が選択される。次に、対となる走査／維持電極と維持電極との間（例えば、走査／維持電極ＳＣＮ／ＳＵＳ（１）と維持電極ＳＵＳ（１）との間）で交互に電圧極性が入れ替わるように、走査／維持電極ＳＣＮ／ＳＵＳ（１）～ＳＣＮ／ＳＵＳ（ｍ）および維持電極ＳＵＳ（１）～ＳＵＳ（ｍ）に維持パルスが印加される。これにより、壁電荷が蓄積されている放電セルでは、壁電荷と維持パルス電圧とが重畳される。また、（ｉ×ｍ）個の放電セルの各々において、その放電セルのセル電圧が放電閾値を超えた場合には、その放電セルは発光し、その放電セルのセル電圧が放電閾値を超えていない場合には、その放電セルは発光しない。以上の動作を繰り返すことによって、画像表示が行われる。
　　〔動作〕
　次に、図１に示した駆動回路１による動作について説明する。
　ｉ個の出力端子１０（１）～１０（ｉ）のうち連続して隣接するｘ個（３≦ｘ≦ｉ）の出力端子にそれぞれ対応するｘ個の表示画素値の遷移方向が互いに同一である場合、出力制御部１４は、連続して隣接するｘ個の出力端子のうち両端の２個の出力端子を除いた（ｘ－２）個の出力端子がハイ・インピーダンス状態になるように、ｉ個の出力部１２（１）～１２（ｉ）のうちその（ｘ－２）個の出力端子に対応する（ｘ－２）個の出力部を制御する。なお、以下の説明を簡潔にするために、連続して隣接するｘ個の出力端子のうち両端の２個の出力端子を“駆動端子”と表記し、連続して隣接するｘ個の出力端子のうち両端の２個の出力端子を除いた（ｘ－２）個の出力端子を“ハイ・インピーダンス端子”と表記する。
　出力制御部１４による制御に応答して、出力部１２（１）～１２（ｉ）のうち２個の駆動端子に対応する２個の出力部は、それぞれ、第１のラッチ部１１に格納された表示画素値の今回値Ｐ（１）～Ｐ（ｉ）のうち２個の駆動端子に対応する２個の表示画素値の今回値に応じた駆動信号を、２個の駆動端子に供給する。これにより、２個の駆動端子の出力電圧が変動する。また、データ電極ＤＤ（１）～ＤＤ（ｉ）が容量結合されているので、２個の駆動端子の出力電圧の変動に追随して、（ｘ－２）個のハイ・インピーダンス端子の出力電圧も変動する。これにより、（ｘ－２）個のハイ・インピーダンス端子の出力電圧の電圧レベルを、２個の駆動端子の出力端子の電圧レベルに近づけることができる。
　以上のように、連続して隣接するｘ個の出力端子のうち２個の駆動端子を駆動することによって、２個の駆動端子だけでなく（ｘ－２）個のハイ・インピーダンス端子も駆動できる。また、駆動信号が供給される出力端子の個数を少なくすることができるので、総消費電流（データ電極ＤＤ（１）～ＤＤ（ｉ）の各々において消費される電流の総和）の最大瞬時値を低減できる。さらに、２個の駆動端子には（ｘ－２）個のハイ・インピーダンス端子が容量性負荷として付加されていることになるので、２個の駆動端子の容量性負荷を増加させることができる。そのため、２個の駆動端子の出力電圧の変化（すなわち、２個の駆動端子に接続された２本のデータ電極の電圧変化）を緩やかにすることができる。このように、総消費電流の最大瞬時値を低減できるとともに、２個の駆動端子の出力電圧の変化を緩やかにすることができるので、出力端子毎に駆動能力を調整することなくＥＭＩを抑制できる。
　また、出力端子毎に駆動能力を調整しなくても良いので、データ電極ＤＤ（１）～ＤＤ（ｉ）の各々に対して駆動能力を調整するための回路（例えば、特許文献１，２に記載の構成）を設けなくても良い。さらに、出力制御部１４は、基本的な論理回路によって構成できるので、出力端子毎に駆動能力を調整するための回路よりも回路面積を少なくすることができる。そのため、従来よりも駆動回路の回路面積を縮小できる。
　　〔容量結合駆動〕
　次に、駆動回路１による容量結合駆動（データ電極ＤＤ（１）～ＤＤ（ｉ）の容量結合を利用してハイ・インピーダンス状態であるデータ電極を駆動する動作）について説明する。
　　　《３個の出力端子に対する容量結合駆動》
　まず、図６を参照して、連続して隣接する３個の出力端子のうち中央の出力端子をハイ・インピーダンス状態にする場合について説明する。なお、ここでは、
　　Ｖ（ｎ－１）：第（ｎ－１）番目の出力端子の出力電圧
　　Ｖ（ｎ）：第ｎ番目の出力端子の出力電圧
　　Ｖ（ｎ＋１）：第（ｎ＋１）番目の出力端子の出力電圧
　　Ｖ１（ｎ）：第ｎ番目のデータ電極と表示電極との電位差
　　Ｖ２（ｎ－１）：第（ｎ－１）番目のデータ電極と第ｎ番目のデータ電極との電位差
　　Ｖ２（ｎ）：第ｎ番目のデータ電極と第（ｎ＋１）番目のデータ電極との電位差
　　Ｃ１（ｎ－１）：第（ｎ－１）番目のデータ電極と表示電極との間の容量性負荷
　　Ｃ１（ｎ）：第ｎ番目のデータ電極と表示電極との間の容量性負荷
　　Ｃ１（ｎ＋１）：第（ｎ＋１）番目のデータ電極と表示電極との間の容量性負荷
　　Ｃ２（ｎ－１）：第（ｎ－１）番目のデータ電極と第ｎ番目のデータ電極との間の容量性負荷
　　Ｃ２（ｎ）：第ｎ番目のデータ電極と第（ｎ＋１）番目のデータ電極との間の容量性負荷
　とする。
　データ電極ＤＤ（１）～ＤＤ（ｉ）が等間隔で並んでいる場合、容量性負荷Ｃ１（ｎ－１），Ｃ１（ｎ），Ｃ１（ｎ＋１），Ｃ２（ｎ－１），Ｃ２（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000001
　容量性負荷Ｃ１（ｎ），Ｃ２（ｎ－１），Ｃ２（ｎ）に蓄積される電荷量Ｑ１（ｎ），Ｑ２（ｎ－１），Ｑ２（ｎ）は、それぞれ、次のように表現できる。
Figure JPOXMLDOC01-appb-M000002
　また、第ｎ番目の出力端子には、容量性負荷Ｃ１（ｎ），Ｃ２（ｎ－１），Ｃ２（ｎ）が付加されていることになる。したがって、第ｎ番目の出力端子の容量性負荷に蓄積される総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000003
　連続して隣接する３個の出力端子に対応する３個の表示画素値の論理レベルがローレベル（０）からハイレベル（１）へ遷移する場合、３個の出力端子のうち中央の出力端子がハイ・インピーダンス状態になる。ここで、表示画素値の遷移前の出力電圧Ｖ（ｎ－１），Ｖ（ｎ），Ｖ（ｎ＋１）の電圧レベルを“０”とすると、表示画素値の遷移前の総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000004
　また、表示画素値の遷移後の出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋１）の電圧レベルを“Ｖ０”とし、表示画素値の遷移後の出力電圧Ｖ（ｎ）の電圧レベルを“ＶＨｉ－Ｚ（ｎ）”とすると、表示画素値の遷移後の総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000005
　表示画素値の遷移前後において電荷保存則が成立するので、次のように表現できる。
Figure JPOXMLDOC01-appb-M000006
　上式を、電圧レベルＶＨｉ－Ｚ（ｎ）について展開すると、次のようになる。
Figure JPOXMLDOC01-appb-M000007
　上式より、表示画素値の遷移後の出力電圧Ｖ（ｎ）の電圧レベルＶＨｉ－Ｚ（ｎ）は、容量性負荷Ｃ２と容量性負荷Ｃ１との比率によって決定されることがわかる（図７参照）。図７において、縦軸は、表示画素値の遷移後における両端の出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋１）に対する中央の出力電圧Ｖ（ｎ）の電圧レベル比率（ＶＨｉ－Ｚ（ｎ）／Ｖ０）を示し、横軸は、容量性負荷Ｃ１に対する容量性負荷Ｃ２の容量比率（Ｃ２／Ｃ１）を示している。例えば、Ｃ１＝１０ｐＦ（ピコファラド），Ｃ２＝４５ｐＦ である場合、電圧レベル比率（ＶＨｉ－Ｚ（ｎ）／Ｖ０）は、約９０％となる。すなわち、容量結合駆動によって、出力電圧Ｖ（ｎ）の電圧レベルを出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋１）の電圧レベル（本来のハイレベル）の約９０％に上昇させることができる。
　　　《４個の出力端子に対する容量結合駆動》
　次に、図８を参照して、連続して隣接する４個の出力端子のうち中央の２個の出力端子をハイ・インピーダンス状態にする場合について説明する。なお、ここでは、
　　Ｖ（ｎ＋２）：第（ｎ＋２）番目の出力端子の出力電圧
　　Ｖ１（ｎ＋１）：第（ｎ＋１）番目のデータ電極と表示電極との電位差
　　Ｖ２（ｎ＋２）：第（ｎ＋１）番目のデータ電極と第（ｎ＋２）番目のデータ電極との電位差
　　Ｃ１（ｎ＋２）：第（ｎ＋２）番目のデータ電極と表示電極との間の容量性負荷
　　Ｃ２（ｎ＋１）：第（ｎ＋１）番目のデータ電極と第（ｎ＋２）番目のデータ電極との間の容量性負荷
とする。
　データ電極ＤＤ（１）～ＤＤ（ｉ）が等間隔で並んでいる場合、容量性負荷Ｃ１（ｎ－１），Ｃ１（ｎ），Ｃ１（ｎ＋１），Ｃ１（ｎ＋２），Ｃ２（ｎ－１），Ｃ２（ｎ），Ｃ２（ｎ＋１）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000008
　また、第ｎ番目の出力端子には、容量性負荷Ｃ１（ｎ），Ｃ２（ｎ－１），Ｃ２（ｎ）が付加されていることになる。したがって、第ｎ番目の出力端子の容量性負荷に蓄積される総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000009
　連続して隣接する４個の出力端子に対応する４個の表示画素値の論理レベルがローレベル（０）からハイレベル（１）に遷移する場合、４個の出力端子のうち中央の２個の出力端子がハイ・インピーダンス状態になる。ここで、表示画素値の遷移前の出力電圧Ｖ（ｎ－１），Ｖ（ｎ），Ｖ（ｎ＋１），Ｖ（ｎ＋２）の電圧レベルを“０”とすると、表示画素値の遷移前の総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000010
　また、表示画素値の遷移後の出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋２）の電圧レベルを“Ｖ０”とし、表示画素値の遷移後の出力電圧Ｖ（ｎ）の電圧レベルを“ＶＨｉ－Ｚ（ｎ）”とし、表示画素値の遷移後の出力電圧Ｖ（ｎ＋１）の電圧レベルを“ＶＨｉ－Ｚ（ｎ＋１）”とすると、表示画素値の遷移後の総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000011
　ここで、第ｎ番目の出力端子および第（ｎ＋１）番目の出力端子は、互いに等価構成とみなせるので、表示画素値の遷移後の出力電圧Ｖ（ｎ），Ｖ（ｎ＋１）の電圧レベルＶＨｉ－Ｚ（ｎ），ＶＨｉ－Ｚ（ｎ＋１）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000012
　したがって、表示画素値の遷移後の総電荷量Ｑ（ｎ）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000013
　表示画素値の遷移前後において電荷保存則が成立するので、次のように表現できる。
Figure JPOXMLDOC01-appb-M000014
　上式を、電圧レベルＶＨｉ－Ｚについて展開すると、次のようになる。
Figure JPOXMLDOC01-appb-M000015
　上式より、表示画素値の遷移前後の出力電圧Ｖ（ｎ），Ｖ（ｎ＋１）の電圧レベルＶＨｉ－Ｚは、容量性負荷Ｃ２と容量性負荷Ｃ１との比率によって決定されることがわかる。
　　　《奇数個の出力端子に対する容量結合駆動》
　次に、図９を参照して、連続して隣接する（２ｋ－１）個の出力端子のうち両端の２個の出力端子を除いた（２ｋ－３）個の出力端子をハイ・インピーダンス状態にする場合について説明する。
　連続して隣接する（２ｋ－１）個の出力端子に対応する（２ｋ－１）個の表示画素値の論理レベルがローレベル（０）からハイレベル（１）に遷移する場合、（２ｋ－１）個の出力端子のうち両端の２個の出力端子を除いた（２ｋ－３）個の出力端子がハイ・インピーダンス状態になる。
　ここで、
　　Ｖ（２ｋ－１）：第（２ｋ－１）番目の出力端子の出力電圧
　　Ｖ（ｋ）：第ｋ番目の出力端子の出力電圧
　　Ｖ（ｋ－１）：第（ｋ－１）番目の出力端子の出力電圧
　　Ｖ（ｋ－２）：第（ｋ－２）番目の出力端子の出力電圧
　　Ｖ（２）：第２番目の出力端子の出力電圧
　　Ｖ（１）：第１番目の出力端子の出力電圧
　　ＶＨｉ－Ｚ（ｋ）：表示画素値の遷移後における出力電圧Ｖ（ｋ）の電圧レベル
　　ＶＨｉ－Ｚ（ｋ－１）：表示画素値の遷移後における出力電圧Ｖ（ｋ－１）の電圧レベル
　　ＶＨｉ－Ｚ（ｋ－２）：表示画素値の遷移後における出力電圧Ｖ（ｋ－２）の電圧レベル
　　ＶＨｉ－Ｚ（２）：表示画素値の遷移後における出力電圧Ｖ（２）の電圧レベル
　　Ｖ０：表示画素値の遷移後における出力電圧Ｖ（１），Ｖ（２ｋ＋１）の電圧レベル
　とすると、第ｋ番目～第２番目の出力電圧の電圧レベルＶＨｉ－Ｚ（ｋ）～ＶＨｉ－Ｚ（２）は、それぞれ、次のように表現できる。
Figure JPOXMLDOC01-appb-M000016
　したがって、次のような高低関係が成り立つ。
Figure JPOXMLDOC01-appb-M000017
　このように、表示画素値の遷移後では、第１番目～第ｋ番目の出力電圧Ｖ（１）～Ｖ（ｋ）の中で第ｋ番目の出力電圧Ｖ（ｋ）が最も低くなる。また、第（ｋ＋１）番目～第（２ｋ－１）の出力端子は、第（ｋ－１）番目～第１番目の出力端子と等価構成とみなせる。ここで、
　　Ｖ（ｋ＋１）：第（ｋ＋１）番目の出力端子の出力電圧
　　Ｖ（２ｋ－２）：第（２ｋ－２）番目の出力端子の出力電圧
　　ＶＨｉ－Ｚ（ｋ＋１）：表示画素値の遷移後における出力電圧Ｖ（ｋ＋１）の電圧レベル
　　ＶＨｉ－Ｚ（２ｋ－２）：表示画素値の遷移後における出力電圧Ｖ（２ｋ－２）の電圧レベル
　とすると、第（ｋ＋１）番目～第（２ｋ－２）番目の出力電圧の電圧レベルＶＨｉ－Ｚ（ｋ＋１）～ＶＨｉ－Ｚ（２ｋ＋２）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000018
　以上より、表示画素値の遷移後では、第１番目～第（２ｋ－１）番目の出力電圧Ｖ（１）～Ｖ（２ｋ－１）の中で第ｋ番目の出力電圧Ｖ（ｋ）が最も低くなることがわかる。また、連続して隣接する出力端子の個数が多くなるほど、第ｋ番目の出力電圧Ｖ（ｋ）が低くなることもわかる（図１１参照）。
　　　《偶数個の出力端子に対する容量結合駆動》
　次に、図１０を参照して、連続して隣接する２ｋ個の出力端子のうち両端の２個の出力端子を除いた（２ｋ－２）個の出力端子をハイ・インピーダンス状態にする場合について説明する。
　連続して隣接する２ｋ個の出力端子に対応する２ｋ個の表示画素値の論理レベルがローレベル（０）からハイレベル（１）へ遷移する場合、２ｋ個の出力端子のうち両端の２個の出力端子を除いた（２ｋ－２）個の出力端子がハイ・インピーダンス状態になる。
　ここで、
　　Ｖ（２ｋ）：第２ｋ番目の出力端子の出力電圧
　　Ｖ（ｋ）：第ｋ番目の出力端子の出力電圧
　　Ｖ（ｋ－１）：第（ｋ－１）番目の出力端子の出力電圧
　　Ｖ（ｋ－２）：第（ｋ－２）番目の出力端子の出力電圧
　　Ｖ（２）：第２番目の出力端子の出力電圧
　　Ｖ（１）：第１番目の出力端子の出力電圧
　　ＶＨｉ－Ｚ（ｋ）：表示画素値の遷移後における出力電圧Ｖ（ｋ）の電圧レベル
　　ＶＨｉ－Ｚ（ｋ－１）：表示画素値の遷移後における出力電圧Ｖ（ｋ－１）の電圧レベル
　　ＶＨｉ－Ｚ（ｋ－２）：表示画素値の遷移後における出力電圧Ｖ（ｋ－２）の電圧レベル
　　ＶＨｉ－Ｚ（２）：表示画素値の遷移後における出力電圧Ｖ（２）の電圧レベル
　　Ｖ０：表示画素値の遷移後における出力電圧Ｖ（１），Ｖ（２ｋ）の電圧レベル
とすると、第ｋ番目～第２番目の出力電圧の電圧レベルＶＨｉ－Ｚ（ｋ）～ＶＨｉ－Ｚ（２）は、それぞれ、次のようになる。
　したがって、次のような高低関係が成り立つ。
Figure JPOXMLDOC01-appb-M000020
　このように、表示画素値の遷移後では、第１番目～第ｋ番目の出力電圧Ｖ（１）～Ｖ（ｋ）の中で第ｋ番目の出力電圧Ｖ（ｋ）が最も低くなる。また、第（ｋ＋１）番目～第２ｋの出力端子は、第ｋ番目～第１番目の出力端子と等価構成とみなせる。ここで、
　　Ｖ（ｋ＋１）：第（ｋ＋１）番目の出力端子の出力電圧
　　Ｖ（ｋ＋２）：第（ｋ＋２）番目の出力端子の出力電圧
　　Ｖ（２ｋ－１）：第（２ｋ－１）番目の出力端子の出力電圧
　　ＶＨｉ－Ｚ（ｋ＋１）：表示画素値の遷移後における出力電圧Ｖ（ｋ＋１）の電圧レベル
　　ＶＨｉ－Ｚ（ｋ＋２）：表示画素値の遷移後における出力電圧Ｖ（ｋ＋２）の電圧レベル
　　ＶＨｉ－Ｚ（２ｋ－１）：表示画素値の遷移後における出力電圧Ｖ（２ｋ－１）の電圧レベル
　とすると、第（ｋ＋１）番目～第（２ｋ－１）番目の出力電圧の電圧レベルＶＨｉ－Ｚ（ｋ＋１）～ＶＨｉ－Ｚ（２ｋ－１）は、次のように表現できる。
Figure JPOXMLDOC01-appb-M000021
　以上より、表示画素値の遷移後では、第１番目～第２ｋ番目の出力電圧Ｖ（１）～Ｖ（２ｋ）の中で第ｋ番目および第（ｋ＋１）番目の出力電圧Ｖ（ｋ），Ｖ（ｋ＋１）が最も低くなることがわかる。また、連続して隣接する出力端子の個数が多くなるほど、第ｋ番目および第（ｋ＋１）番目の出力電圧Ｖ（ｋ），Ｖ（ｋ＋１）が低くなることもわかる（図１１参照）。
　図１１において、縦軸は、表示画素値の遷移後における両端の出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋１）に対する最低出力電圧Ｖ（ｋ）の電圧レベル比率（ＶＨｉ－Ｚ（ｋ）／Ｖ０）を示し、横軸は、容量性負荷Ｃ１に対する容量性負荷Ｃ２の容量比率（Ｃ２／Ｃ１）を示している。また、４個の曲線は、それぞれ、ハイ・インピーダンス状態になる出力端子の個数に対応している。
　　〔動作タイミング〕
　次に、図１２を参照して、図１に示した駆動回路１の動作タイミング（２段階駆動）について説明する。ここでは、時刻ｔ１において、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の論理レベルがローレベル（０）からハイレベル（１）に遷移し、他の表示画素値の論理レベルは遷移しないものとする。
　時刻ｔ１において、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の論理レベルがローレベル（０）からハイレベル（１）へ遷移すると、出力制御部１４では、第ｎ番目の判定部１０４（ｎ）は、判定信号Ｒ（ｎ）の信号レベルをローレベルからハイレベルへ遷移させる。また、制御期間規定信号Ｓ１０２の信号レベルがハイレベルであるので、期間規定部１０５は、判定信号Ｒ（ｎ）を制御信号Ｃ（ｎ）として出力する。これにより、第ｎ番目の出力部１２（ｎ）は、第ｎ番目の出力端子１０（ｎ）をハイ・インピーダンス状態にする。
　一方、第（ｎ－１）番目および第（ｎ＋１）番目の判定部１０４（ｎ－１），１０４（ｎ＋１）は、それぞれ、制御信号Ｃ（ｎ－１），Ｃ（ｎ＋１）の信号レベルをローレベルのまま維持するので、第（ｎ－１）番目および第（ｎ＋１）番目の出力部１２（ｎ－１），１２（ｎ＋１）は、それぞれ、第１のラッチ部１１に格納された第（ｎ－１）番目および第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ－１），Ｐ（ｎ＋１）に応答して、駆動信号Ｓ（ｎ－１），Ｓ（ｎ＋１）の信号レベルをローレベルからハイレベルへ遷移させる。これにより、第（ｎ－１）番目および第（ｎ＋１）番目の出力端子の出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋１）の電圧レベルは、ローレベル（０）からハイレベル（Ｖ０）へ遷移する。また、出力電圧Ｖ（ｎ－１），Ｖ（ｎ＋１）の変動に追随して、第ｎ番目の出力端子の出力電圧Ｖ（ｎ）の電圧レベルは、ローレベル（０）から中間レベル（ＶＨｉ－Ｚ（ｎ））へ遷移する。
　時刻ｔ１からハイ・インピーダンス制御期間ＰＰＡが経過すると（すなわち、時刻ｔ２になると）、制御期間規定信号Ｓ１０２の信号レベルは、ハイレベルからローレベルへ遷移する。制御期間規定信号Ｓ１０２の遷移に応答して、期間規定部１０５は、制御信号Ｃ（ｎ）の信号レベルをハイレベルからローレベルへ遷移させる。これにより、第ｎ番目の出力部１２（ｎ）は、第ｎ番目の出力端子１０（ｎ）のハイ・インピーダンス状態を解除し、第１のラッチ部１１に格納された第ｎ番目の表示画素値の今回値Ｐ（ｎ）に応答して、駆動信号Ｓ（ｎ）の信号レベルをローレベルからハイレベルへ遷移させる。その結果、第ｎ番目の出力端子の出力電圧Ｖ（ｎ）の電圧レベルは、中間レベル（ＶＨｉ－Ｚ（ｎ））からハイレベル（Ｖ０）へ遷移する。
　時刻ｔ２から通常駆動期間ＰＰＢが経過すると（すなわち、時刻ｔ３になると）、制御期間規定信号Ｓ１０２の信号レベルは、ローレベルからハイレベルへ遷移する。また、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の論理レベルは、ハイレベル（１）のままであるので、判定信号Ｒ（ｎ）の信号レベルは、ローレベルのまま維持される。したがって、第ｎ番目の出力部１２（ｎ）は、駆動信号Ｓ（ｎ）の信号レベルをハイレベルのまま維持する。
　以上のように、ハイ・インピーダンス制御期間ＰＰＡでは、容量結合駆動が実行され、通常駆動期間ＰＰＢでは、通常駆動（駆動信号をデータ電極に供給することによってデータ電極を駆動すること）が実行される。これにより、ハイ・インピーダンス制御期間ＰＰＡにおいてハイ・インピーダンス状態であった出力端子の出力電圧の電圧レベルを、表示画素値の今回値に応じた電圧レベルに設定できる。
　また、上記の例では、ハイ・インピーダンス期間ＰＰＡにおいて、出力電圧Ｖ（ｎ）の電圧レベルがローレベル（０）から中間レベル（Ｖ（Ｈｉ－Ｚ（ｎ））に引き上げられているので、出力部１２（ｎ）は、通常駆動期間ＰＰＢにおいて、出力電圧Ｖ（ｎ）の電圧レベルを中間レベル（Ｖ（Ｈｉ－Ｚ（ｎ））からハイレベル（Ｖ０）に引き上げることになる。すなわち、出力部１０（ｎ）の駆動負荷は、出力電圧Ｖ（ｎ）の電圧レベルをローレベル（０）からハイレベル（Ｖ０）に引き上げる場合よりも、軽減される。このように、２段階駆動によって出力部１０（１）～１０（ｉ）の駆動負荷を軽減できるので、ＥＭＩをさらに抑制できる。
　なお、出力制御部１４は、２段階駆動を実行しなくても良い。例えば、出力制御部１４は、期間規定部１０５を含まずに、判定信号Ｒ（２）～Ｒ（ｉ－１）を制御信号Ｃ（２）～Ｃ（ｉ－１）として出力部１２（２）～１２（ｉ－１）にそれぞれ供給しても良い。このように構成した場合も、駆動能力を調整することなくＥＭＩを抑制することが可能である。
　　〔出力部の構成例２〕
　図１３のように、ｉ個の出力部１２（１）～１２（ｉ）の各々は、駆動トランジスタ１０２Ｈ，１０２Ｌと、インバータＩＮＶ１と、断接スイッチ１０２ＳＷとを含んでいても良い。例えば、第ｎ番目の出力部１２（ｎ）において、駆動トランジスタ１０２Ｈ，１０２Ｌは、それぞれ、インバータＩＮＶ１を介して供給された第ｎ番目の表示画素値の今回値Ｐ（ｎ）に応じてオン状態およびオフ状態を切り替える。断接スイッチ１０２ＳＷは、出力ノードＮｏｕｔと第ｎ番目の出力端子１０（ｎ）との間に接続され、第ｎ番目の制御信号Ｃ（ｎ）の信号レベルがハイレベルである場合にはオフ状態になり、第ｎ番目の制御信号Ｃ（ｎ）の信号レベルがローレベルである場合にはオフ状態になる。
　このように構成した場合も、制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－１）に対応する出力部１２（２）～１２（ｉ－１）は、それぞれ、制御信号Ｃ（２）～Ｃ（ｉ－１）に応答して、出力端子１０（２）～１０（ｉ－１）をハイ・インピーダンス状態にすることができる。
　　〔出力部の構成例３〕
　また、図１４のように、出力部１２（１）～１２（ｉ）の各々は、図２に示した構成に加えて、インバータＩＮＶ２および昇圧回路１０２Ｐを含んでいても良い。昇圧回路１０２Ｐは、インバータＩＮＶ２の出力信号を昇圧して駆動トランジスタ１０２Ｈのゲートに供給する。このように構成することにより、インバータＩＮＶ２の電源電圧よりもハイレベル電圧ＶＨを高くすることができる。なお、出力部１２（１）～１２（ｉ）の各々は、図１３に示した構成に加えて、図１４に示した昇圧回路１０２Ｐを含んでいても良い。
　　〔出力制御部の構成例２〕
　また、図１５のように、出力制御部１４において、判定部１０４（２）～１０４（ｉ－１）の各々は、ＸＯＲ回路１４４に代えて、論理回路１４４ａを含んでいても良い。例えば、第ｎ番目の判定部１０４（ｎ）において、論理回路１４４ａは、第ｎ番目の表示画素値の今回値Ｐ（ｎ）と第ｎ番目の表示画素値の前回値Ｑ（ｎ）の反転値との論理積を出力する。なお、第ｎ番目の判定部１０４（ｎ）において、論理回路１４４ａは、第（ｎ－１）番目の表示画素値の今回値Ｐ（ｎ－１）と前回値Ｑ（ｎ－１）の反転値との論理積を出力しても良いし、第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ＋１）と前回値Ｑ（ｎ＋１）の反転値との論理積を出力しても良い。
　このように、判定部１０４（ｎ）は、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）が互いに同一であることを検出し、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）が互いに同一であることを検出し、且つ、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）のうち少なくとも１つの表示画素値の論理レベルがローレベル（０）からハイレベル（１）へ遷移したこと（論理レベルの遷移方向が立ち上がり方向であること）を検出した場合に、判定信号Ｒ（ｎ）を活性化状態にしても良い。
　このように構成することにより、連続して隣接するｘ個の出力端子にそれぞれ対応するｘ個の表示画素値の論理レベルがローレベル（０）からハイレベル（１）へ遷移した場合に、連続して隣接するｘ個の出力端子に対して容量結合駆動を実行できる。また、一般的に、論理回路１４４ａの回路面積をＸＯＲ回路１４４の回路面積よりも小さくすることができるので、判定部１０４（２）～１０４（ｉ－１）を図３のように構成する場合よりも、判定部１０４（２）～１０４（ｉ－１）の回路面積を削減できる。
　　〔出力制御部の構成例３〕
　または、図１６のように、出力制御部１４において、判定部１０４（２）～１０４（ｉ－１）の各々は、ＸＯＲ回路１４４に代えて、論理回路１４４ｂを含んでいても良い。例えば、第ｎ番目の判定部１０４（ｎ）において、論理回路１４４ｂは、第ｎ番目の表示画素値の今回値Ｐ（ｎ）の反転値と前回値Ｑ（ｎ）との論理積を出力する。なお、第ｎ番目の判定部１０４（ｎ）において、論理回路１４４ｂは、第（ｎ－１）番目の表示画素値の今回値Ｐ（ｎ－１）の反転値と前回値Ｑ（ｎ－１）との論理積を出力しても良いし、第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ＋１）の反転値と前回値Ｑ（ｎ＋１）との論理積を出力しても良い。
　このように、判定部１０４（ｎ）は、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）が互いに同一であることを検出し、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）が互いに同一であることを検出し、且つ、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）のうち少なくとも１つの表示画素値の論理レベルがハイレベル（１）からローレベル（０）へ遷移したこと（論理レベルの遷移方向が立ち下がり方向であること）を検出した場合に、判定信号Ｒ（ｎ）を活性化状態にしても良い。
　このように構成することにより、連続して隣接するｘ個の出力端子にそれぞれ対応するｘ個の表示画素値の論理レベルがハイレベル（１）からローレベル（０）へ遷移した場合に、連続して隣接するｘ個の出力端子に対して容量結合駆動を実行できる。また、一般的に、論理回路１４４ｂの回路面積をＸＯＲ回路１４４の回路面積よりも小さくすることができるので、判定部１０４（２）～１０４（ｉ－１）を図３のように構成する場合よりも、判定部１０４（２）～１０４（ｉ－１）の回路面積を削減できる。
　　〔出力制御部の構成例４〕
　図１７のように、判定部１０４（２）～１０４（ｉ－２）の各々は、他の判定部と構成素子（ＸＯＲ回路１４４，論理回路１４４ａ，１４４ｂなど）を共有していても良い。図１７では、第（ｎ－１）番目～第（ｎ＋１）番目の判定部１０４（ｎ－１）～１０４（ｎ＋１）は、第ｎ番目の表示画素値の今回値Ｐ（ｎ）と前回値Ｑ（ｎ）との排他的論理和を出力するＸＯＲ回路１４４ｘを共有している。
　このように構成することにより、判定部１０４（２）～１０４（ｉ－１）を図３のように構成する場合よりも、判定部１０４（２）～１０４（ｉ－１）の回路面積を削減できる。
　　〔出力制御部の構成例５〕
　なお、駆動回路１は、図１および図３に示した出力制御部１４に代えて、図１８に示した出力制御部１４ａを備えていても良い。出力制御部１４ａは、図３に示した判定部１０４（２）～１０４（ｉ－１）に代えて、判定部１０４ａ（２）～１０４ａ（ｉ－１）を含む。その他の構成は、図３に示した出力制御部１４の構成と同様である。
　判定部１０４ａ（２）～１０４ａ（ｉ－１）の各々は、ＸＯＲ回路１４６ａ，１４６ｂ，１４６ｃと、ＡＮＤ回路１４７，１４８，１４９とを含む。例えば、第ｎ番目の判定部１０４ａ（ｎ）では、ＸＯＲ回路１４６ａは、第（ｎ－１）番目の表示画素値の今回値Ｐ（ｎ－１）と前回値Ｑ（ｎ－１）との排他的論理和を出力し、ＸＯＲ回路１４６ｂは、第ｎ番目の表示画素値の今回値Ｐ（ｎ）と前回値Ｑ（ｎ）との排他的論理和を出力し、ＸＯＲ回路１４６ｃは、第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ＋１）と前回値Ｑ（ｎ＋１）との排他的論理和を出力し、ＡＮＤ回路１４７は、ＸＯＲ回路１４６ａ～１４６ｃの出力の論理積を出力する。ＡＮＤ回路１４８は、第（ｎ－１）番目～および第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）の論理積を出力する。ＡＮＤ回路１４９は、ＡＮＤ回路１４７，１４８の出力の論理積を判定信号Ｒ（ｎ）として出力する。なお、第ｎ番目の判定部１０４ａ（ｎ）において、ＡＮＤ回路１４８は、第（ｎ－１）番目～第（ｎ＋１）番目の表示画素値の前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）の論理積を出力しても良い。
　このように、第ｎ番目の判定部１０４ａ（ｎ）は、表示画素値Ｄｉｎ（ｎ－１）～Ｄｉｎ（ｎ＋１）の今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）と前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）とがそれぞれ異なることを検出し、且つ、今回値Ｐ（ｎ－１）～Ｐ（ｎ＋１）が互いに同一であることおよび前回値Ｑ（ｎ－１）～Ｑ（ｎ＋１）が互いに同一であることの少なくとも一方を検出した場合に、判定信号Ｒ（ｎ）を活性化状態にする。
　このように構成した場合も、連続して隣接するｘ個の出力端子にそれぞれ対応するｘ個の表示画素値の遷移方向が互いに同一である場合に、連続して隣接するｘ個の出力端子に対して容量結合駆動を実行できる。
　なお、判定部１０４ａ（２）～１０４ａ（ｉ－１）の各々は、ＸＯＲ回路１４６ａ，１４６ｂ，１４６ｃに代えて、３個の論理回路１４４ａ（図１５参照）を含んでいても良いし、３個の論理回路１４４ｂ（図１６参照）を含んでいても良い。
　　〔出力制御部の構成例６〕
　また、図１９のように、判定部１０４ａ（２）～１０４ａ（ｉ－１）の各々は、他の判定部と構成素子（ＸＯＲ回路１４４，論理回路１４４ａ，１４４ｂなど）を共有していても良い。図１９では、第（ｎ－１）番目～第（ｎ＋１）番目の判定部１０４ａ（ｎ－１）～１０４ａ（ｎ＋１）は、第ｎ番目の表示画素値の今回値Ｐ（ｎ）および前回値Ｑ（ｎ）の排他的論理和を出力するＸＯＲ回路１４６ｄを共有している。また、第（ｎ－１）番目および第ｎ番目の判定部１０４ａ（ｎ－１），１０４ａ（ｎ）は、第（ｎ－１）番目の表示画素値の今回値Ｐ（ｎ－１）および前回値Ｑ（ｎ－１）の排他的論理和を出力するＸＯＲ回路１４６ｅを共有し、第ｎ番目および第（ｎ＋１）番目の判定部１０４ａ（ｎ），１０４ａ（ｎ－１）は、第（ｎ＋１）番目の表示画素値の今回値Ｐ（ｎ＋１）および前回値Ｑ（ｎ＋１）の排他的論理和を出力するＸＯＲ回路１４６ｆを共有している。
　このように構成することにより、判定部１０４ａ（２）～１０４ａ（ｉ－１）を図１８のように構成する場合よりも、判定部１０４ａ（２）～１０４ａ（ｉ－１）の回路面積を削減できる。
　　〔出力制御部の構成例７〕
　また、駆動回路１は、図１および図３に示した出力制御部１４に代えて、図２０に示した出力制御部２４を備えていても良い。出力制御部２４は、制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－１）にそれぞれ対応するｊ個のハイ・インピーダンス制御期間のうち少なくとも１つのハイ・インピーダンス制御期間の長さが他のハイ・インピーダンス制御期間の長さと異なるように、出力端子１０（２）～１０（ｉ－１）の各々に対してハイ・インピーダンス制御期間を設定する。ここでは、出力制御部２４は、出力端子１０（２）～１０（ｉ－１）のハイ・インピーダンス制御期間がそれぞれ異なるように、出力端子１０（２）～１０（ｉ－１）の各々に対してハイ・インピーダンス制御期間を設定する。例えば、出力制御部２４は、図３に示した期間規定部１０５に代えて、期間規定部２０５を含む。その他の構成は、図３に示した出力制御部１４と同様である。
　期間規定部２０５は、（ｉ－２）個のＡＮＤ回路１５１（２）～１５１（ｉ－１）と、（ｉ－３）個の遅延器２５１（３）～２５１（ｉ－１）とを含む。遅延器２５１（３）は、制御期間規定信号Ｓ１０２の立ち下がりエッジを遅延させて遅延制御期間規定信号Ｄ（３）を生成する。遅延器２５１（４）～２５１（ｉ－１）は、それぞれ、遅延制御期間規定信号Ｄ（３）～Ｄ（ｉ－２）を遅延させて遅延制御期間規定信号Ｄ（４）～Ｄ（ｉ－１）を生成する。例えば、図２１のように、遅延器２５１（３）～２５１（ｉ－１）の各々は、遅延素子２５１ａと、ＯＲ回路２５１ｂとを含んでいても良い。ＡＮＤ回路１５１（２）は、判定信号Ｒ（２）および制御期間規定信号Ｓ１０２の論理積を制御信号Ｃ（２）として出力する。ＡＮＤ回路１５１（３）～１５１（ｉ－１）は、それぞれ、判定信号Ｒ（３）～Ｒ（ｉ－１）と遅延制御期間規定信号Ｄ（３）～Ｄ（ｉ－１）との論理積を制御信号Ｃ（３）～Ｃ（ｉ－１）として出力する。
　　　《動作タイミング》
　次に、図２２を参照して、図２０に示した出力制御部２４を備えた駆動回路の動作タイミングについて説明する。ここでは、時刻ｔ１において、表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）の論理レベルがローレベル（０）からハイレベル（１）へ遷移するものとする。
　時刻ｔ１において、表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ）の論理レベルがローレベル（０）からハイレベル（１）に遷移すると、出力制御部２４では、判定部１０４（２）～１０４（ｉ－１）は、それぞれ、判定信号Ｒ（２）～Ｒ（ｉ－１）の信号レベルをローレベルからハイレベルへ遷移させる。また、制御期間規定信号Ｓ１０２および遅延制御期間規定信号Ｄ（３）～Ｄ（ｉ－１）の信号レベルがハイレベルであるので、期間規定部２０４は、判定信号Ｒ（２）～Ｒ（ｉ－１）を制御信号Ｃ（２）～Ｃ（ｉ－１）として出力する。これにより、第２番目～第（ｉ－１）番目の出力部１２（２）～１２（ｉ－１）は、それぞれ、第２番目～第（ｉ－１）番目の出力端子１０（２）～１０（ｉ－１）をハイ・インピーダンス状態にする。
　一方、第１番目および第ｉ番目の出力部１２（１），１２（ｉ）は、それぞれ、第１のラッチ部１１に格納された第１番目および第ｉ番目の表示画素値の今回値Ｐ（１），Ｐ（ｉ）に応答して、駆動信号Ｓ（１），Ｓ（ｉ）の信号レベルをローレベルからハイレベルへ遷移させる。これにより、第１番目および第ｉ番目の出力端子の出力電圧Ｖ（１），Ｖ（ｉ）の電圧レベルは、ローレベル（０）からハイレベル（Ｖ０）へ遷移する。また、出力電圧Ｖ（１），Ｖ（ｉ）の遷移に追随して、第２番目～第（ｉ－１）番目の出力端子の出力電圧Ｖ（２）～Ｖ（ｉ－１）の電圧レベルは、それぞれ、ローレベル（０）から中間レベル（ＶＨｉ－Ｚ（２）～ＶＨｉ－Ｚ（ｉ－１））へ遷移する。
　また、遅延器２５１（３）～２５１（ｉ－１）によって制御期間規定信号Ｓ１０２を順次遅延させることによって、ハイ・インピーダンス制御期間ＰＰＡ（３）～ＰＰＡ（ｉ－１）は、徐々に長くなり、通常駆動期間ＰＰＢ（２）～ＰＰ（ｉ－１）は、徐々に短くなる。したがって、出力端子１０（２）～１０（ｉ－１）のハイ・インピーダンス状態は、第２番目の出力端子１０（２）から順番に解除され、その結果、出力端子１０（２）～１０（ｉ－１）の出力電圧Ｖ（２）～Ｖ（ｉ－１）の電圧レベルは、第２番目の出力電圧Ｖ（２）から順番に、中間レベル（ＶＨｉ－Ｚ（２）～ＶＨｉ－Ｚ（ｉ－１））からハイレベル（Ｖ０）へ遷移する。
　以上のように、ハイ・インピーダンス期間ＰＰＡ（２）～ＰＰＡ（ｉ－１）の終了タイミングを異ならすことにより、データ電極ＤＤ（２）～ＤＤ（ｉ－１）の各々において消費される電流の瞬時値が最大となるタイミングを異ならすことができる。これにより、ハイ・インピーダンス期間ＰＰＡ（２）～ＰＰＡ（ｉ－１）の終了タイミングが同時である場合よりも、総消費電流の最大瞬時値を低減できるので、ＥＭＩをさらに抑制できる。
　なお、期間規定部２０５は、図１８に示した出力制御部１４ａにも適用可能である。すなわち、出力制御部１４ａは、期間制御部１０５に代えて出力制御部２０５を含んでいても良い。
　　〔出力制御部の構成例８〕
　また、駆動回路１は、図１および図３に示した出力制御部１４に代えて、図２３に示した出力制御部３４を備えていても良い。出力制御部３４は、図１に示した出力制御部１４の構成に加えて、連続制限部３０１を含む。
　連続制限部３０１は、活性化状態である判定信号が予め定められた個数（ここでは、２個）を超えて連続して隣接しないように、判定信号Ｒ（２）～Ｒ（ｉ－１）の信号レベルを制限し、判定信号ＲＲ（２）～ＲＲ（ｉ－１）としてＡＮＤ回路１５１（２）～１５１（ｉ－１）にそれぞれ供給する。例えば、連続制限部３０１は、バッファ３１１と、ＡＮＤ回路３１２とを含んでいても良い。図２３では、第ｎ番目，第（ｎ＋１）番目，第（ｎ＋３）番目，第（ｎ＋４）番目の判定信号Ｒ（ｎ），Ｒ（ｎ＋１），Ｒ（ｎ＋３），Ｒ（ｎ＋４）を判定信号ＲＲ（ｎ），ＲＲ（ｎ＋１），ＲＲ（ｎ＋３），ＲＲ（ｎ＋４）として出力するために、判定信号Ｒ（ｎ），Ｒ（ｎ＋１），Ｒ（ｎ＋３），Ｒ（ｎ＋４）の各々に対してバッファ３１１が設けられる。また、第（ｎ－１）番目，第（ｎ＋２）番目，第（ｎ＋５）番目の判定信号Ｒ（ｎ－１），Ｒ（ｎ＋２），Ｒ（ｎ＋５）の信号レベルをローレベルにして判定信号ＲＲ（ｎ－１），ＲＲ（ｎ＋２），ＲＲ（ｎ＋５）として出力するために、判定信号Ｒ（ｎ－１），Ｒ（ｎ＋２），Ｒ（ｎ＋５）の各々に対してＡＮＤ回路３１２が設けられる。すなわち、判定信号ＲＲ（ｎ－１），ＲＲ（ｎ＋２），ＲＲ（ｎ＋５）の信号レベルは、ローレベルに固定されている。
　このように構成することにより、制御対象となる出力端子が予め定められた個数を超えて連続して隣接しないように、ｉ個の出力端子１０（１）～１０（ｉ）のうち両端の２個の出力端子１０（１），１０（ｉ）を除いた（ｉ－２）個の出力端子の中から制御対象となるｊ個の出力端子が選択されたことになる。
　なお、図３に示した構成から第（ｎ－１）番目，第（ｎ＋２）番目，第（ｎ＋５）番目の判定部１０４（ｎ－１），１０４（ｎ＋２），１０４（ｎ＋５）を削除した場合も、制御対象となる出力端子が予め定められた個数（ここでは、２個）を超えて連続して隣接しないように、ｉ個の出力端子１０（１）～１０（ｉ）のうち両端の２個の出力端子１０（１），１０（ｉ）を除いた（ｉ－２）個の出力端子の中から制御対象となるｊ個の出力端子が選択されたことになる。
　以上のように、制御対象となる出力端子が予め定められた個数（ここでは、２個）を超えて連続して隣接しないように、制御対象となるｊ個の出力端子を選択することにより、ハイレベル状態である複数個の出力端子の出力電圧のうち最も低い出力電圧の電圧レベルの低下を抑制できる。例えば、（２ｋ－１）個の出力端子に対して容量結合駆動を実行する場合、第１番目～第（２ｋ－１）番目の出力電圧Ｖ（１）～Ｖ（２ｋ－１）のうち最も低い出力電圧Ｖ（ｋ）の電圧レベルＶ（ＨｉーＺ（ｋ））が所望の電圧レベル（例えば、データ電極を駆動するために必要となる電圧レベル）よりも低くならないように制限できる。
　なお、容量結合駆動の対象となる複数個の出力端子の出力電圧のうち最も低い出力電圧の電圧レベルは、連続して隣接する出力端子の個数および容量性負荷Ｃ１，Ｃ２に基づいて推測することができ、例えば、数１６や数１９に基づいて推測しても良い。
　　〔出力制御部の構成例９〕
　なお、駆動回路１は、図１および図３に示した出力制御部１４に代えて、図２４に示した出力制御部３４ａを備えていても良い。出力制御部３４ａは、外部制御（ここでは、設定値Ｄ３０１および設定クロックＣＫ）に応答して、ｉ個の出力端子１０（１）～１０（ｉ）のうち両端の２個の出力端子１０（１），１０（ｉ）を除いた（ｉ－２）個の出力端子の中から制御対象となるｊ個の出力端子を選択する。出力制御部３４ａは、図１および図３に示した出力制御部１４の構成に加えて、連続制限部３０１ａを含む。
　連続制限部３０１ａは、設定値Ｄ３０１および設定クロックＣＫに応答して、判定信号Ｒ（２）～Ｒ（ｉ－１）の信号レベルを制限し、判定信号ＲＲ（２）～ＲＲ（ｉ－１）としてＡＮＤ回路１５１（２）～１５１（ｉ－１）にそれぞれ供給する。例えば、連続制限部３０１ａは、（ｉ－２）個のフリップフロップ３２１（２）～３２１（ｉ－１）と、（ｉ－２）個のＡＮＤ回路３２２（２）～３２１（ｉ－１）とを含んでいても良い。設定値Ｄ３０１は、（ｉ－２）個のビット値によって構成され、第１番目～第（ｉ－２）番目のビット値は、それぞれ、第（ｉ－１）番目～第２番目のフリップフロップ３２１（ｉ－１）～３２１（２）に対応する。フリップフロップ３２１（２）は、設定クロックＣＫに同期して設定値Ｄ３０１を取り込み、設定値Ｆ（２）として保持する。フリップフロップ３２１（３）～３２１（ｉ－１）は、それぞれ、設定クロックＣＫに同期して設定値Ｆ（２）～Ｆ（ｉ－２）を取り込み、設定値Ｆ（３）～Ｆ（ｉ－１）として保持する。ＡＮＤ回路３２２（２）～３２２（ｉ－１）は、それぞれ、フリップフロップ３２１（２）～３２１（ｉ－１）に保持された設定値Ｆ（２）～Ｆ（ｉ－１）と判定信号Ｒ（２）～Ｒ（ｉ－１）との論理積を判定信号ＲＲ（２）～ＲＲ（ｉ－１）として出力する。すなわち、ＡＮＤ回路３２２（２）～３２２（ｉ－１）は、それぞれ、設定値Ｆ（２）～Ｆ（ｉ－１）の論理レベルがハイレベル（１）である場合には、判定信号Ｒ（２）～Ｒ（ｉ－１）を判定信号ＲＲ（２）～ＲＲ（ｉ－１）として出力する。また、ＡＮＤ回路３２２（２）～３２２（ｉ－１）は、それぞれ、設定値Ｆ（２）～Ｆ（ｉ－１）の論理レベルがローレベル（０）である場合には、判定信号Ｒ（２）～Ｒ（ｉ－１）の信号レベルに拘わらず、判定信号ＲＲ（２）～ＲＲ（ｉ－１）の信号レベルをローレベルにする。
　このように構成することにより、ｉ個の出力端子１０（１）～１０（ｉ）のうち両端の２個の出力端子１０（１），１０（ｉ）を除いた（ｉ－２）個の出力端子１０（２）～１０（ｉ－１）の中から制御対象となるｊ個の出力端子を任意に選択できる。これにより、制御対象となる出力端子が予め定められた個数を超えて連続して隣接しないように、ｉ個の出力端子１０（１）～１０（ｉ）の中から制御対象となるｊ個の出力端子を任意に選択することも可能である。
　なお、制御対象となる出力端子を選択する処理（フリップフロップ３２１（２）～フリップフロップ３２１（ｉ－１）に設定値Ｆ（２）～Ｆ（ｉ－１）を保持させる処理）は、データ電極ＤＤ（１）～ＤＤ（ｉ）の駆動に影響を与えない期間（例えば、駆動回路１の初期化期間や、ブランキング期間など）に実行されても良い。
　　〔出力制御部の構成例１０〕
　また、駆動回路１は、図１および図３に示した出力制御部１４に代えて、図２５に示した出力制御部３４ｂを備えていても良い。出力制御部３４ｂは、ハイ・インピーダンス状態である出力端子が予め定められた個数を超えて連続して隣接しないように、制御対象となるｊ個（ここでは、ｊ＝ｉ－２）の出力端子１０（２）～１０（ｉ－１）に対応するｊ個の出力部１２（２）～１２（ｉ－１）を制御する。出力制御部３４ｂは、図１に示した出力制御部１４の構成に加えて、連続制限部３０１ｂを含む。
　連続制限部３０１ｂは、活性化状態である判定信号が予め定められた個数（ここでは、３個）を超えて連続して隣接しないように、判定信号Ｒ（２）～Ｒ（ｉ－１）の信号レベルを制限し、判定信号ＲＲ（２）～ＲＲ（ｉ－１）としてＡＮＤ回路１５１（２）～１５１（ｉ－１）に供給する。ここでは、説明の便宜上、判定部１０４（２）～１０４（４）からの判定信号Ｒ（２）～Ｒ（４）は、それぞれ、判定信号ＲＲ（２）～ＲＲ（４）と表記されている。例えば、連続制限部３０１ｂは、（ｉ－５）個のＡＮＤ回路３３１（５）～３３１（ｉ－１）と、（ｉ－５）個の論理回路３３２（５）～３３２（ｉ－１）とを含んでいても良い。例えば、第ｎ番目のＡＮＤ回路３１１（ｎ）は、第（ｎ－３）番目～第（ｎ－１）番目の判定信号ＲＲ（ｎ－３）～ＲＲ（ｎ－１）の論理積を出力する。第ｎ番目の論理回路３２２（ｎ）は、第ｎ番目のＡＮＤ回路３３１の出力の反転信号と第ｎ番目の判定信号Ｒ（ｎ）との論理積を出力する。すなわち、第ｎ番目の論理回路３２２（ｎ）は、第（ｎ－３）番目～第（ｎ－１）番目の出力端子１０（ｎ－３）～１０（ｎ－１）がハイ・インピーダンス状態になる場合、第ｎ番目の判定信号ＲＲ（ｎ）の信号レベルをローレベルに設定する。
　このように構成することにより、容量結合駆動の対象となる複数個の出力端子の出力電圧のうち最も低い出力電圧の電圧レベルの低下を抑制できる。なお、連続制限部３０１，３０１ａ，３０１ｂは、図１８に示した出力制御部１４ａおよび図２０に示した出力制御部２４にも適用可能である。
　（モジュールパッケージ）
　図２６は、モジュールパッケージ２の構成例を示す。モジュールパッケージ２は、表示入力信号接合端子部４０１と、フレキシブル・プリント基板４０２と、表示出力信号接合端子部４０３と、データドライバ４０４とを備える。データドライバ４０４は、上述の駆動回路１である。表示入力信号接合端子部４０１は、データドライバ４０４の信号入力端子（表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ），タイミング信号Ｓ１０１，制御期間規定信号Ｓ１０２などを受け取るための入力端子）に、フレキシブル・プリント基板４０２を介して接続される。表示出力信号接合端子部４０３は、データドライバ４０４の複数個の出力端子に接続される。
　（パネルモジュール）
　図２７は、パネルモジュール５の構成例を示す。パネルモジュール５は、ＰＤＰ５０１と、複数個のモジュールパッケージ４と、表示入力共通基板５０２と、パネルＬＳＩ５０３とを備える。複数個のモジュールパッケージ４の各々の表示出力信号接合端子部４０３は、ＰＤＰ５０１に設けられた複数本のデータ電極に接続される。パネルＬＳＩ５０３は、ＰＤＰ５０１の表示駆動を制御するための表示制御信号（例えば、表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ），タイミング信号Ｓ１０１，制御期間規定信号Ｓ１０２，水平同期信号，垂直同期信号など）を、表示入力共通基板５０２を介して複数個のモジュールパッケージ４の各々の表示入力信号接合端子部４０１に供給する。
　このように、ＰＤＰ５０１の複数分割列の各々に対して１個のモジュールパッケージ４が用いられるので、個々のデータドライバ４０４における消費電力の低減がパネルモジュール５全体の消費電力低減に大きく寄与する。
　（表示装置）
　図２８は、表示装置６の構成例を示す。表示装置６は、映像信号入力部６０１と、信号処理ＬＳＩ６０２と、画質ＬＳＩ６０３と、ＬＶＤＳ送信部（ＬＶＤＳ－ＴＸ）６０４と、パネルブロック６０５とを備える。パネルブロック６０５は、パネルモジュール５と、ＬＶＤＳ受信部（ＬＶＤＳ－ＲＸ）６１１と、放電制御部６１２と、スキャンドライバ６１３と、サステインドライバ６１４とを含む。
　映像信号入力部６０１は、ＰＤＰ５０１に表示される映像を示す映像信号を入力する。信号処理ＬＳＩ６０２および画質ＬＳＩ６０３は、映像信号入力部６０１によって入力された映像信号に対して映像信号処理（例えば、画質調整など）を施す。ＬＶＤＳ送信部６０４は、信号処理ＬＳＩ６０２および画質ＬＳＩ６０３によって映像信号処理が施された映像信号を差動信号に変換し、差動信号を送信する。ＬＶＤＳ受信部６１１は、ＬＶＤＳ送信部６０４からの差動信号を受信し、差動信号から元の映像信号に復元する。ＬＶＤＳ送信部６０４およびＬＶＤＳ受信部６１１を利用することにより消費電力を低減できる。
　パネルＬＳＩ５０３は、ＬＶＤＳ受信部６１１によって復元された映像信号に基づいて、表示制御信号（例えば、表示画素値Ｄｉｎ（１）～Ｄｉｎ（ｉ），タイミング信号Ｓ１０１，制御期間規定信号Ｓ１０２，水平同期信号，垂直同期信号など）を生成する。データドライバ４０４は、パネルＬＳＩ５０３によって生成された表示制御信号に応じて、ＰＤＰ５０１に設けられた複数本のデータ電極を駆動する。
　放電制御部６１２は、パネルＬＳＩ５０３によって生成された表示制御信号に応じて、サブフィールド制御，予備放電制御，表示データの階調制御などを実行する。また、放電制御部６１２は、水平同期信号および垂直同期信号に基づいて、スキャンドライバ６１３およびサステインドライバ６１４を制御する。スキャンドライバ６１３は、放電制御部６１２による制御に応答して、ＰＤＰ５０１に設けられた複数本の走査／維持電極を駆動する。サステインドライバ６１４は、放電制御部６１２による制御に応答して、ＰＤＰ５０１に設けられた複数本の維持電極を駆動する。
　このように、上述の駆動回路１は、ＰＤＰなどの表示パネルを備える表示装置に容易に組み込むことができる。
　（その他の実施形態）
　以上の説明において、ＰＤＰに設けられたデータ電極を駆動回路１の駆動対象として例に挙げたが、他の用途に利用される電極（容量性負荷によって容量結合された電極）を駆動回路１の駆動対象としても良い。この場合も、容量性負荷を利用して容量結合駆動を実行することが可能である。
　以上説明したように、上述の駆動回路は、出力端子毎に駆動能力を調整することなくＥＭＩを抑制できるので、容量性負荷を有する複数本のデータ電極が設けられた表示パネル（例えば、ＰＤＰ）を備える表示装置などに有用である。
１　　駆動回路
１０（１）～１０（ｉ）　　出力端子
１１　　第１のラッチ部
１２（１）～１２（ｉ）　　出力部
１３　　第２のラッチ部
１４　　出力制御部
１０１（１）～１０１（ｉ）　　ラッチ
１０２Ｈ，１０２Ｌ　　駆動トランジスタ
１０２Ｃ　　信号制御部
１０２ＳＷ　　断接スイッチ
１０２Ｐ　　昇圧回路
１０３（１）～１０３（ｉ）　　ラッチ
１０４（２）～１０４（ｉ－２）　　判定部
１０５　　期間規定部
１４ａ　　出力制御部
１０４ａ（２）～１０４ａ（ｉ－２）　　判定部
２４　　出力制御部
２０５　　期間規定部
３４，３４ａ，３４ｂ　　出力制御部
３０１，３０１ａ，３０１ｂ　　連続制限部

Claims (13)

  1. 　周期的に更新されるｉ個（ｉ≧３）のビット値に応じて、容量性負荷によって容量結合されたｉ本の電極を駆動するための回路であって、
    　前記ｉ個のビット値の今回値を格納する第１のラッチ部と、
    　前記第１のラッチ部に格納された前記ｉ個のビット値の今回値に応じて、前記ｉ本の電極に対応するｉ個の出力端子にｉ本の駆動信号をそれぞれ供給するｉ個の出力部と、
    　前記ｉ個の出力端子のうち制御対象となるｊ個（１≦ｊ≦ｉ－２）の出力端子の各々について、当該出力端子および当該出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の前回値が確保されるように、前記ｉ個のビット値の前回値の全部または一部を格納する第２のラッチ部と、
    　制御対象となる前記ｊ個の出力端子の各々について、前記第１および第２のラッチ部にそれぞれ格納された当該出力端子および当該出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の今回値および前回値に基づいて、当該３個のビット値の遷移方向が互いに同一であることを検出した場合に、当該出力端子がハイ・インピーダンス状態になるように前記ｉ個の出力部のうち当該出力端子に対応する出力部を制御する出力制御部とを備える
    ことを特徴とする駆動回路。
  2. 　請求項１において、
    　前記出力制御部は、制御対象となる前記ｊ個の出力端子の各々について、当該出力端子および当該出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることを検出した場合に、ハイ・インピーダンス制御期間において当該出力端子がハイ・インピーダンス状態になるように前記ｉ個の出力部のうち当該出力端子に対応する出力部を制御し、前記ハイ・インピーダンス制御期間の後に続く通常駆動期間において当該出力端子に対応するビット値の今回値に応じた駆動信号が当該出力端子に供給されるように当該出力部を制御する
    ことを特徴とする駆動回路。
  3. 　請求項２において、
    　前記出力制御部は、制御対象となる前記ｊ個の出力端子にそれぞれ対応するｊ個のハイ・インピーダンス制御期間のうち少なくとも１つのハイ・インピーダンス制御期間の長さが他のハイ・インピーダンス制御期間の長さと異なるように、前記ｊ個の出力端子の各々に対して前記ハイ・インピーダンス制御期間を設定する
    ことを特徴とする駆動回路。
  4. 　請求項１において、
    　制御対象となる前記ｊ個の出力端子は、制御対象となる出力端子が予め定められた個数を超えて連続して隣接しないように、前記ｉ個の出力端子のうち両端の２個の出力端子を除いた（ｉ－２）個の出力端子の中から選択されている
    ことを特徴とする駆動回路。
  5. 　請求項１において、
    　前記出力制御部は、外部制御に応答して、前記ｉ個の出力端子のうち両端の２個の出力端子を除いた（ｉ－２）個の出力端子の中から制御対象となる前記ｊ個の出力端子を選択する
    ことを特徴とする駆動回路。
  6. 　請求項１において、
    　前記出力制御部は、ハイ・インピーダンス状態になる出力端子が予め定められた個数を超えて連続して隣接しないように、制御対象となる前記ｊ個の出力端子に対応するｊ個の出力部を制御する
    ことを特徴とする駆動回路。
  7. 　請求項１において、
    　前記出力制御部は、制御対象となる前記ｊ個の出力端子の各々について、前記第１のラッチ部に格納された当該出力端子および当該出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の今回値が互いに同一であることを検出し、前記第２のラッチ部に格納された当該３個のビット値の前回値が互いに同一であることを検出し、且つ、当該３個のビット値のうち少なくとも１つのビット値の今回値および前回値が互いに異なることを検出した場合に、当該３個のビット値の遷移方向が互いに同一であると判定する
    ことを特徴とする駆動回路。
  8. 　請求項１において、
    　前記出力制御部は、制御対象となる前記ｊ個の出力端子の各々について、前記第１のラッチ部に格納された当該出力端子および当該出力端子の両隣の２個の出力端子にそれぞれ対応する３個のビット値の今回値が前記第２のラッチ部に格納された当該３個のビット値の前回値とそれぞれ異なることを検出し、且つ、当該３個のビット値の今回値が互いに同一であることおよび当該３個のビット値の前回値が互いに同一であることの少なくとも一方を検出した場合に、当該３個のビット値の遷移方向が互いに同一であると判定する
    ことを特徴とする駆動回路。
  9. 　請求項１において、
    　制御対象となる前記ｊ個の出力端子にそれぞれ対応するｊ個の出力部の各々は、
    　　第１の電圧が印加される第１の基準ノードと当該出力部の駆動信号を出力するための出力ノードとの間に接続された第１の駆動トランジスタと、
    　　第２の電圧が印加される第２の基準ノードと前記出力ノードとの間に接続された第２の駆動トランジスタと、
    　　前記出力制御部によって当該出力端子および当該出力端子に隣接する２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることが検出された場合には、前記第１および第２の駆動トランジスタの両方をオフ状態にし、前記出力制御部によって当該３個のビット値の遷移方向が互いに同一であることが検出されない場合には、当該出力端子に対応するビット値の今回値に応じて前記第１および第２の駆動トランジスタのいずれか一方をオン状態にする信号制御部とを含む
    ことを特徴とする駆動回路。
  10. 　請求項１において、
    　制御対象となる前記ｊ個の出力端子にそれぞれ対応するｊ個の出力部の各々は、
    　　第１の電圧が印加される第１の基準ノードと当該出力部の駆動信号を出力するための出力ノードとの間に接続され、当該出力端子に対応するビット値の今回値に応じてオン状態およびオフ状態を切り替える第１の駆動トランジスタと、
    　　第２の電圧が印加される第２の基準ノードと前記出力ノードとの間に接続され、当該出力端子に対応するビット値の今回値に応じてオン状態およびオフ状態を切り替える第２の駆動トランジスタと、
    　　前記出力ノードと当該出力端子との間に接続され、前記出力制御部によって当該出力端子および当該出力端子に隣接する２個の出力端子にそれぞれ対応する３個のビット値の遷移方向が互いに同一であることが検出された場合には、オフ状態になり、前記出力制御部によって当該３個のビット値の遷移方向が互いに同一であることが検出されない場合には、オン状態になる断接スイッチとを含む
    ことを特徴とする駆動回路。
  11. 　請求項１～１０のいずれか１項に記載の駆動回路を備える
    ことを特徴とするモジュールパッケージ。
  12. 　請求項１１に記載のモジュールパッケージを備える
    ことを特徴とするパネルモジュール。
  13. 　請求項１２に記載のパネルモジュールを備える
    ことを特徴とする表示装置。
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