WO2011021339A1 - 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法 - Google Patents

給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法 Download PDF

Info

Publication number
WO2011021339A1
WO2011021339A1 PCT/JP2010/004038 JP2010004038W WO2011021339A1 WO 2011021339 A1 WO2011021339 A1 WO 2011021339A1 JP 2010004038 W JP2010004038 W JP 2010004038W WO 2011021339 A1 WO2011021339 A1 WO 2011021339A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
power supply
reference potential
feed line
floating
Prior art date
Application number
PCT/JP2010/004038
Other languages
English (en)
French (fr)
Inventor
柏倉和弘
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US13/387,566 priority Critical patent/US9532442B2/en
Priority to JP2011527559A priority patent/JP5472305B2/ja
Publication of WO2011021339A1 publication Critical patent/WO2011021339A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09245—Crossing layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components

Definitions

  • the present invention relates to a feeder line structure, a circuit board using the same, and an EMI noise reduction method, and more particularly, to a feeder line structure capable of suppressing EMI (Electro-Magnetic Interference) noise, a circuit board using the same, and EMI noise reduction. It is about the method.
  • EMI Electro-Magnetic Interference
  • FIG. 8 shows a case of a communication apparatus such as an exchange, an IP (Internet Protocol) switch, and a router.
  • a communication apparatus such as an exchange, an IP (Internet Protocol) switch, and a router.
  • the station power supply or commercial power supply 1 is supplied with power to the product / device 3 which is a communication device via the external power supply cable 2.
  • the feed power is supplied to the power supply circuit 6 through the filter circuit 5, and is further mounted on the electronic circuit board (printed board) 4 through the internal feed line 7 and the internal feed connector 8. Power is supplied to the electronic circuit board (printed circuit board) 4 as 12 operating power sources.
  • a plurality of electronic circuits 12, an on-board power supply 11, and a filter circuit 9 are mounted on the electronic circuit board 4.
  • the power supply voltage supplied from the station power supply or the commercial power supply 1 via the power supply circuit 6 is different from the voltage required by the electronic circuit 12, and is referred to as a primary power supply here.
  • the primary power supply is supplied to the electronic circuit 12 by the on-board power supply 11 as a voltage necessary for the operation of the electronic circuit 12.
  • the power supplied to the electronic circuit 12 is referred to as a secondary power supply.
  • the primary power supply is supplied from the internal power supply connector 8 to the input part of the onboard power supply 11 via the primary power supply line 10, and the secondary power supply is supplied from the output part of the onboard power supply 11 to the secondary power supply line 13. It is supplied to each electronic circuit 12 via.
  • the primary power source and the secondary power source are electrically separated from each other so that the high frequency noise 102a due to the operation of the electronic circuit supplied by the secondary power source is not transmitted to the primary power source.
  • EMI noise (EMI radiation) 101 is generated via the internal feed line 7 and the external feed cable 2. Therefore, a filter circuit 9 such as a capacitor or a common mode choke coil is inserted in the middle of the primary power supply line 10 to suppress this high frequency noise.
  • filter circuits using such impedance elements include Patent Documents 1 and 2.
  • the technology for providing the filter circuit 9 shown in FIG. 8 and the technologies such as Patent Documents 1 and 2 require that filter components be mounted on a circuit board, which has difficulty in circuit mounting and reduces the size of the device. Not only is it a factor to prevent it, but it is not a good idea in terms of cost. Further, in the technique of Patent Document 3, since the area of each overlapping portion of the power supply wiring and the reference potential line is expanded, the occupied area on the circuit board is increased, and there is a difficulty in circuit mounting. .
  • An object of the present invention is to provide an EMI countermeasure by making it possible to suppress noise that circulates from an electronic circuit to a primary power supply without using a circuit component such as a choke coil or a capacitor and without increasing the occupied area on the circuit board. It is an object of the present invention to provide a feed line structure, a circuit board using the same, and an EMI noise reduction method.
  • the power supply line structure according to the present invention is provided in an insulator, and forms a pair of power supply lines, a reference potential wiring, and both the power supply wiring and the reference potential wiring in the insulator. And three-dimensionally intersecting and having a potential floating wiring.
  • a circuit board includes an electronic circuit, a power supply circuit that supplies power for the electronic circuit, a power supply wiring and a reference potential wiring that constitute a power supply line on the input side to the power supply circuit, and the power supply wiring. It includes a wiring that is three-dimensionally crossed with respect to both the reference potential wiring and a potential floating state.
  • the EMI noise reduction method includes a three-dimensional crossing with respect to a power supply wiring, a reference potential wiring, and both the power supply wiring and the reference potential wiring forming a pair of power supply lines in an insulator. Thus, a wiring in a floating state is formed, and power is supplied to the electronic circuit provided on the insulator through the power supply wiring and the reference potential wiring.
  • the present invention by providing the wiring so as to straddle the power supply wiring and the reference potential wiring in the primary-side power supply wiring, the characteristic impedance of the power supply wiring is partially reduced, and noise that propagates on the power supply wiring is reduced. Since negative reflection is generated, there is an effect that noise propagation can be suppressed without using circuit components.
  • FIG. 1 is a perspective view of a first embodiment of the present invention. It is a top view, a front view, and a side view of the first embodiment of the present invention. It is a figure which shows the TDR (Time Domain Reflectometry) characteristic in the example of FIG.1 and FIG.2. In the example of FIG.1 and FIG.2, it is a figure which shows the insertion loss characteristic when the width
  • TDR Time Domain Reflectometry
  • FIG. 1 is a perspective view thereof
  • FIG. 2 is a plan view, a front view, and a side view thereof.
  • a part of an insulator (dielectric) 40 as a circuit board is cut out.
  • the dielectric 40 is shown as a transparent body for convenience.
  • a power wiring 41 and a reference potential (GND) wiring 42 are provided in parallel in a layer of a multilayer printed board (shown as a dielectric 40), that is, on the same plane.
  • the power supply line 41 and the reference potential line 42 constitute the primary side feed line 10 described with reference to FIG. In FIGS. 1 and 2, some of them are enlarged.
  • the power supply wiring 41 and the reference potential wiring 42 are parallel to each other, and need not be particularly parallel as long as the feed line can be configured.
  • the “wiring 43” is provided so as to overlap the power supply line, that is, the power supply wiring 41 and the reference potential wiring 42. It is assumed that the wiring 43 is in a floating state in potential that is not connected to any of them. Therefore, the wiring 43 is referred to as a floating wiring 43.
  • the floating wiring 43 is formed as an inner layer in a dielectric body on a plane different from the plane on which the power supply wiring 41 and the reference potential wiring 42 are formed, crossing these both three-dimensionally.
  • FIG. 3 shows the TDR (Time Domain Reflectometry) characteristics of the power supply lines shown in FIGS.
  • Reflection coefficient (Z2-Z1) / (Z2 + Z1) Holds.
  • Z2 corresponds to a portion provided across the floating wiring 43, indicating that the reflection coefficient is negative.
  • FIG. 4 shows the insertion loss (S21) characteristics when the width W of the floating wiring 43 is changed. It can be seen that the cutoff frequency of the feeder line can be controlled by controlling the wiring width W in this way.
  • the radiated electric field intensity of EMI is 30 MHz or more. Judging from the insertion loss characteristics shown in FIG. 4, this band can be suppressed by further widening the width W from 20 mm.
  • FIG. 5 is an analysis of the response by applying a Gaussian pulse, assuming noise propagating in the feed line according to the present invention. It shows that negative reflection occurs due to the low impedance of the floating wiring 43, and the passing waveform level of the applied Gaussian pulse can be suppressed.
  • FIG. 6 is a perspective view thereof
  • FIG. 7 is a plan view, a front view, and a side view thereof. 6 and 7, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals.
  • FIGS. 6 and 7 also show a state in which a part of the dielectric 40 as a circuit board is cut off, as in FIGS. 1 and 2 showing the previous embodiment.
  • the dielectric 40 is shown as a transparent body for convenience.
  • the power supply wiring 41 and the reference potential wiring 42 are formed on the same plane in the dielectric 40. However, in this example, the power supply wiring 41 and the reference potential wiring 42 are provided. The case where it forms in a mutually different plane (layer) is shown. Also in this case, the floating wiring 43 is formed so as to straddle the power supply wiring 41 and the reference potential wiring 42 so as to cross three-dimensionally.
  • the stacking order of each wiring layer is the power wiring 41, the floating wiring 43, and the reference potential wiring 42 in order from the upper layer, but is not limited thereto.
  • the primary side power source (the input side of the on-board power source 11 in FIG. 8) assumed in the embodiment of the present invention is a high voltage such as ⁇ 48 volts that is generally used in communication devices and the like. Therefore, it is necessary to electrically separate from the electronic circuit 12 on the secondary side. From the viewpoints of safety and prevention of noise inflow, the signal power supply and GND (reference potential) of the electronic circuit cannot be used for the wiring 43, and therefore the potential is brought into a floating state.
  • the wiring 43 is grounded to the frame GND of the apparatus housing instead of being in a floating state.
  • the design becomes complicated and not a good idea, and the object of the present invention is to solve the simplicity of mounting. It will not be possible.
  • a low-pass filter is configured by providing a floating wiring that realizes a low impedance in the middle of the primary side feed line.
  • the high frequency noise which wraps around from the electronic circuit of a secondary side power supply can be suppressed, and the EMI radiation radiated
  • a filter can be configured simply by providing a wiring pattern in a simple floating state on the electronic circuit board, and cost reduction in product development can be realized.

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

　チョークコイルやキャパシタなどの回路部品を用いることなく、また回路基板上の占有面積を増大することなく、電子回路から１次電源に回り込む雑音の抑圧を可能としてＥＭＩ対策をなすようにした給電線構造を提供する。絶縁体４０において、電源配線４１と基準電位配線４２とが対になって給電線を形成してなる給電線構造であって、これら電源配線４１と基準電位配線４２との両者に対して立体的に交差して設けられ電位的にフローティング状態の配線４３を設けたことを特徴としている。

Description

給電線構造及びそれを用いた回路基板、ＥＭＩノイズ低減方法
　本発明は給電線構造及びそれを用いた回路基板、ＥＭＩノイズ低減方法に関し、特にＥＭＩ（Ｅｌｅｃｔｒｏ－Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）雑音の抑止対策を可能とした給電線構造及びそれを用いた回路基板、ＥＭＩノイズ低減方法に関するものである。
　図８を参照して、ＥＭＩ雑音の抑止対策の一般的な例を説明する。なお、図８においては、交換機、ＩＰ（Ｉｎｔｅｒｎｅｔ　Ｐｒｏｔｏｃｏｌ）スイッチ、ルータ等の通信装置の場合について示している。
　局舎電源または商用電源１は、外部給電ケーブル２を介して通信装置である製品・装置３へ給電される。製品・装置３内において、給電電力はフィルタ回路５を介して電源回路６へ供給され、更に内部給電線路７及び内部給電コネクタ８を介して電子回路基板（プリント基板）４に搭載された電子回路１２の動作電源として電子回路基板（プリント基板）４へ給電されるようになっている。
　この電子回路基板４には、複数の電子回路１２と、オンボード電源１１と、フィルタ回路９とが搭載されている。
　通常、局舎電源または商用電源１から電源回路６を介して供給される電源電圧は、電子回路１２が必要とする電圧とは異なっており、ここでは、１次電源と表記する。この１次電源は、オンボード電源１１により、電子回路１２の動作に必要な電圧とされて電子回路１２へ供給されるようになっている。この電子回路１２へ供給される電源をここでは２次電源と表記する。
　１次電源は、内部給電コネクタ８から１次側給電線路１０を介してオンボード電源１１の入力部へと供給され、２次電源は、オンボード電源１１の出力部から２次側給電線路１３を介して各電子回路１２へ供給されるようになっている。
　一般に、１次電源と２次電源とは互いに電気的に分離され、２次電源が供給する電子回路の動作による高周波雑音１０２ａが１次電源に伝わらないようになっている。
　しかしながら、１次側電源配線１０と２次側電源配線１３の電磁気的結合やオンボード電源１１内での結合等により、電子回路１２で発生した高周波雑音１０２ａが１次電源へ回りこみ（高周波雑音１０２ｂ、１０２ｃで示す）、内部給電線路７及び外部給電ケーブル２を介して、ＥＭＩ雑音（ＥＭＩ放射）１０１が発生する。そこで、キャパシタやコモンモードチョークコイル等のフィルタ回路９を、１次側給電線路１０の途中に挿入して、この高周波雑音を抑えるようになっている。
　なお、このようなインピーダンス素子を用いたフィルタ回路の例としては、特許文献１や２などがある。
　また、特許文献３を参照すると、回路基板において給電線路を構成する第１層に配置された電源配線と第２層に配置された基準電位（グラント：ＧＮＤ）配線との重なり部分（複数箇所）の面積を拡大することにより、見かけ上の容量を増大させるようにして、ＥＭＩ雑音を抑圧する技術が開示されている。
特開平０６－００５３７５号公報 特開２００８－１９８７６１号公報 特開２００１－３３９１６９号公報
　図８に示したフィルタ回路９を設ける技術や、特許文献１、２などの技術では、フィルタ部品を回路基板に搭載することが必要であり、回路の実装上難点があり、装置の小形化を阻止する要因となると共に、コスト的にも得策ではない。また、特許文献３の技術では、電源配線と基準電位線との重なり部分の各々の面積を拡大するものであるから、回路基板上での占有面積が増大し、これまた回路実装上難点がある。
　本発明の目的は、チョークコイルやキャパシタなどの回路部品を用いることなく、また回路基板上の占有面積を増大することなく、電子回路から１次電源に回り込む雑音の抑圧を可能としてＥＭＩ対策をなすようにした給電線構造及びそれを用いた回路基板、ＥＭＩノイズ低減方法を提供することである。
　本発明による給電線構造は、絶縁体中に設けられ、対になって給電線を形成する電源配線、基準電位配線と、前記絶縁体中に前記電源配線と前記基準電位配線との両者に対して立体的に交差して設けられ、電位的にフローティング状態の配線とを備えるものである。
　本発明による回路基板は、電子回路と、前記電子回路のための電源を供給する電源回路と、前記電源回路への入力側の給電線を構成する電源配線及び基準電位配線と、前記電源配線と前記基準電位配線との両者に対して立体的に交差して設けられ、電位的にフローティング状態の配線とを含むことを特徴とする。
　本発明によるＥＭＩノイズ低減方法は、絶縁体中において、対になって給電線を形成する電源配線、基準電位配線、及び、前記電源配線と前記基準電位配線との両者に対して立体的に交差するように、電位的にフローティング状態の配線を形成し、前記電源配線及び前記基準電位配線を介して、前記絶縁体上に設けられた電子回路に電源を供給する。
　本発明によれば、１次側給電配線における電源配線と基準電位配線とを跨ぐように配線を具備することで、部分的に給電配線の特性インピーダンスを低下させて給電配線上を伝播する雑音に負性反射を発生させるようにしたので、回路部品を用いることなく雑音伝播を抑制し得るという効果がある。
本発明の第一の実施の形態の斜視図である。 本発明の第一の実施の形態の平面図、正面図、側面図である。 図１及び図２の例におけるＴＤＲ（Ｔｉｍｅ　Ｄｏｍａｉｎ　Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）特性を示す図である。 図１及び図２の例において、フローティング配線の幅を変えた時の挿入損失特性を示す図である。 図１及び図２の例において、ガウシアンパルスを印加した場合の応答特性を示す図である。 本発明の第二の実施の形態の斜視図である。 本発明の第二の実施の形態の平面図、正面図、側面図である。 本発明に関連する技術を説明するための図である。
　以下に、図面を参照しつつ本発明の実施の形態について詳細に説明する。図１及び図２は本発明の第一の実施の形態を示す図である。図１はその斜視図、図２はその平面図、正面図、側面図である。なお、図１、２においては、回路基板としての絶縁体（誘電体）４０の一部を切り取った状態で示している。この場合において、理解を容易にするために、便宜的に、当該誘電体４０は透明体として示しているものとする。
　本例では、多層プリント基板（誘電体４０として示す）のある層において、すなわち同一平面上において、電源配線４１と基準電位（ＧＮＤ）配線４２とが平行に設けられている。これら電源配線４１と基準電位配線４２とにより、図８で説明した１次側給電線路１０が構成されている。図１、２ではその一部を拡大表現している。
　なお、本例では、説明の便宜上、電源配線４１と基準電位配線４２とは平行としているのであって、給電線路が構成できていれば特に平行である必要がないのは言うまでもない。本発明では、この給電線路すなわち電源配線４１と基準電位配線４２との両方に跨って重なるように「配線４３」を設けるものである。この配線４３は、いずれにも接続されていない電位的にフローティングの状態であるものとする。よって、当該配線４３をフローティング配線４３と称する。
　このフローティング配線４３は、電源配線４１と基準電位配線４２とが形成されている面とは異なる面において、これら両者に対して立体的に交差して、誘電体内でその内層として形成されている。
　図３は、図１、図２に示した電源線路のＴＤＲ（Ｔｉｍｅ　Ｄｏｍａｉｎ　Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）特性を示すものである。このように、給電配線の途中にフローティング配線４３を設けることにより、給電線路の途中に低インピーダンス領域が構成されることが確認できる。
　伝送線路中に、かかる特性インピーダンスの不整合が発生すると、特性インピーダンスＺ１の伝送線路から、特性インピーダンスＺ２の伝送線路に向かう伝播において、
　　　反射係数＝（Ｚ２－Ｚ１）／（Ｚ２＋Ｚ１）
が成り立つ。図１、２に示した給電線路においては、Ｚ２がフローティング配線４３を跨って設けた部分に相当し、この反射係数が負性であることを示している。
　すなわち、図１、２に示した給電線路の構造を、図８におけるオンボード電源１１の１次側給電線路１０の途中（図８のフィルタ回路９の代わり）に設けることにより、図８における電子回路１２から発生した高周波雑音１０２ａが、当該給電線路を伝播するとき、このフローティング配線４３を設けた部分において負性反射が発生し、その先の給電ケーブル７や２に達しないことになる。以上が本発明の動作原理である。
　更に、上述した本発明による給電線路の特性について開示する。図４に、フローティング配線４３の幅Ｗを変えたときの挿入損失（Ｓ２１）特性を示す。このように配線幅Ｗを制御することにより、当該給電線路の遮断周波数を制御することができることが分かる。
　例えば、ＶＣＣＩ（Ｖｏｌｕｎｔａｒｙ　Ｃｏｎｔｒｏｌ　Ｃｏｕｎｃｉｌ　ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　Ｅｑｕｉｐｍｅｎｔ：情報処理装置等電波障害自主規制協議会）などでは、ＥＭＩの放射電界強度は３０ＭＨｚ以上が対象となる。図４の挿入損失特性から判断すると、幅Ｗを２０ｍｍよりも更に大きく広げることにより、この帯域を抑制することが可能となる。
　図５は、本発明による給電線路中を伝播する雑音を想定して、ガウシアンパルスを印加しその応答を解析したものである。フローティング配線４３の部分の低インピーダンスにより負性反射が発生して、印加したガウシアンパルスの通過波形レベルが抑制できることを示している。
　次に、本発明の第二の実施の形態について、図６及び図７を参照しつつ説明する。図６はその斜視図であり、図７はその平面図、正面図、側面図である。図６、７において、図１及び図２と同等部分は同一符号により示している。
　なお、図６及び図７においても、先の実施の形態を示した図１及び図２と同様に、回路基板としての誘電体４０の一部を切り取った状態で示している。この場合において、理解を容易にするために、便宜的に、当該誘電体４０は透明体として示しているものとする。
　先の第一の実施の形態では、電源配線４１と基準電位配線４２とが、誘電体４０内で同一平面において形成されていたが、本例においては、電源配線４１と基準電位配線４２とが互いに異なる平面（層）において形成されている場合を示している。この場合においても、フローティング配線４３は、電源配線４１と基準電位配線４２と両者に対して立体的に交差するように跨って形成されているものである。
　この場合における各配線層の積層順は、上層から順に、電源配線４１、フローティング配線４３、基準電位配線４２となっているが、これに限定されることはない。
　なお、上記の各実施の形態におけるフローティング配線４３について補足的に説明する。本発明の実施の形態において想定している１次側電源（図８のオンボード電源１１の入力側）は、通信装置などで一般に用いられる－４８ボルトなどの高電圧である。よって、２次側の電子回路１２とは電気的に分離する必要がある。安全性と雑音流入防止の観点から、電子回路の信号用電源及びＧＮＤ（基準電位）をこの配線４３に用いることはできず、よって電位的にフローティング状態とするものである。
　また、配線４３を、フローティング状態とする代わりに、装置筐体のフレームＧＮＤに接地することも考えられる。しかし、筐体まで接地するための配線の確保や、筐体との接続方法などの物理的制約により、設計が複雑化して得策ではなくなり、本発明の目的である、実装の簡便さを解決することができないことになる。
　上述の如く、本発明では、１次側給電線路の途中に低インピーダンスを実現するフローティング配線を具備することにより、ローパスフィルタを構成する。これにより、２次側電源の電子回路から周り込む高周波雑音を抑制し、給電ケーブルから放射されるＥＭＩ放射を抑制することができる。さらに、電子回路基板に単純なフローティング状態の配線パターンを具備するだけで、フィルタを構成することができ、製品開発におけるコストダウンも実現できるものである。
　なお、フローティング配線の副次的なメリットとして、このフローティング配線と電源配線との間でマイグレーションが起こり難いということや、回路基板のクラックなどで１次電源とＧＮＤ間での短絡が生じ難いことなどが挙げられる。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００９年８月１９日に出願された日本出願特願２００９－１８９６３３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　局舎電源または商用電源
　２　外部給電ケーブル
　３　製品・装置
　４　電子回路基板（プリント基板）
　５、９　フィルタ回路
　６　電源回路
　７　内部給電線路
　８　内部給電コネクタ
　１０　１次側（電源の入力側）給電線路
　１１　オンボート電源
　１２　電子回路
　１３　２次側（電源の出力側）給電線路
　４０　絶縁体（誘電体）
　４１　電源配線
　４２　基準電位（ＧＮＤ）配線
　４３　フローティング配線

Claims (7)

  1. 　絶縁体中に設けられ、対になって給電線を形成する電源配線、基準電位配線と、
    　前記絶縁体中に前記電源配線と前記基準電位配線との両者に対して立体的に交差して設けられ、電位的にフローティング状態の配線と、
    　を備える給電線構造。
  2. 　前記フローティング状態の配線は、前記電源配線と前記基準電位配線とを跨いで設けられていることを特徴とする請求項１記載の給電線構造。
  3. 　前記電源配線と前記基準電位配線とは同一平面にて形成され、前記フローティング状態の配線は、前記同一平面とは異なる面に形成されていることを特徴とする請求項１または２記載の給電線構造。
  4. 　前記電源配線と前記基準電位配線とは異なる平面に形成され、前記フローティング状態の配線は、前記平面の各々とは異なる平面に形成されていることを特徴とする請求項１または２記載の給電線構造。
  5. 　前記給電線は、前記絶縁体上に設けられた電子回路用の電源回路の入力側の給電線として用いられることを特徴とする請求項１～４いずれか記載の給電線構造。
  6. 　電子回路と、
    　前記電子回路のための電源を供給する電源回路と、
    　前記電源回路への入力側の給電線を構成する電源配線及び基準電位配線と、
    　前記電源配線と前記基準電位配線との両者に対して立体的に交差して設けられ、電位的にフローティング状態の配線とを含むことを特徴とする回路基板。
  7. 　絶縁体中において、対になって給電線を形成する電源配線、基準電位配線、及び、前記電源配線と前記基準電位配線との両者に対して立体的に交差するように、電位的にフローティング状態の配線を形成し、
    　前記電源配線及び前記基準電位配線を介して、前記絶縁体上に設けられた電子回路に電源を供給するＥＭＩノイズ低減方法。
PCT/JP2010/004038 2009-08-19 2010-06-17 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法 WO2011021339A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/387,566 US9532442B2 (en) 2009-08-19 2010-06-17 Feed line structure, circuit board using same, and EMI noise reduction method
JP2011527559A JP5472305B2 (ja) 2009-08-19 2010-06-17 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-189633 2009-08-19
JP2009189633 2009-08-19

Publications (1)

Publication Number Publication Date
WO2011021339A1 true WO2011021339A1 (ja) 2011-02-24

Family

ID=43606801

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/004038 WO2011021339A1 (ja) 2009-08-19 2010-06-17 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法

Country Status (3)

Country Link
US (1) US9532442B2 (ja)
JP (1) JP5472305B2 (ja)
WO (1) WO2011021339A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019096857A (ja) * 2017-11-24 2019-06-20 廣達電脳股▲ふん▼有限公司 戻り経路における低減された放射を有する高速差動トレース

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180184516A1 (en) * 2015-07-08 2018-06-28 Nec Corporation Printed wiring board

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339169A (ja) * 2000-05-29 2001-12-07 Kyocera Corp 多層配線基板
JP2003204044A (ja) * 2001-10-25 2003-07-18 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6150183A (ja) * 1984-08-20 1986-03-12 富士通株式会社 表示装置
JP2551837B2 (ja) * 1989-03-10 1996-11-06 松下電子工業株式会社 半導体装置
JPH0430531A (ja) * 1990-05-28 1992-02-03 Sanyo Electric Co Ltd 半導体集積回路
JP3226331B2 (ja) 1992-06-23 2001-11-05 松下電工株式会社 無電極放電灯点灯装置
US5838582A (en) * 1996-10-07 1998-11-17 International Business Machines Corporation Method and system for performing parasitic capacitance estimations on interconnect data within an integrated circuit
JP3626354B2 (ja) * 1998-09-21 2005-03-09 株式会社東芝 配線基板
US6483714B1 (en) * 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
US6438735B1 (en) * 1999-05-17 2002-08-20 Synplicity, Inc. Methods and apparatuses for designing integrated circuits
US6305000B1 (en) * 1999-06-15 2001-10-16 International Business Machines Corporation Placement of conductive stripes in electronic circuits to satisfy metal density requirements
JP4141322B2 (ja) * 2003-06-13 2008-08-27 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の自動配線方法及び半導体集積回路の設計のプログラム
JP4606776B2 (ja) * 2004-05-28 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置
US7240314B1 (en) * 2004-06-04 2007-07-03 Magma Design Automation, Inc. Redundantly tied metal fill for IR-drop and layout density optimization
JP2006253498A (ja) * 2005-03-11 2006-09-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置
TWI513989B (zh) * 2005-09-13 2015-12-21 Ebara Corp 半導體裝置
JP2008198761A (ja) 2007-02-13 2008-08-28 Renesas Technology Corp 半導体装置
US8050044B2 (en) * 2007-08-31 2011-11-01 Inventec Corporation Power plane and a manufacturing method thereof
US8350375B2 (en) * 2008-05-15 2013-01-08 Lsi Logic Corporation Flipchip bump patterns for efficient I-mesh power distribution schemes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339169A (ja) * 2000-05-29 2001-12-07 Kyocera Corp 多層配線基板
JP2003204044A (ja) * 2001-10-25 2003-07-18 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019096857A (ja) * 2017-11-24 2019-06-20 廣達電脳股▲ふん▼有限公司 戻り経路における低減された放射を有する高速差動トレース

Also Published As

Publication number Publication date
US9532442B2 (en) 2016-12-27
JP5472305B2 (ja) 2014-04-16
JPWO2011021339A1 (ja) 2013-01-17
US20120120617A1 (en) 2012-05-17

Similar Documents

Publication Publication Date Title
US9544989B2 (en) Network communication device
JP7155107B2 (ja) 回路モジュール、ネットワークモジュール、及び車載電子機器
CN101960934B (zh) 多层印刷配线基板
JP2016006874A (ja) 電気コネクタにおける遠端クロストークを低減するための方法および装置
US20120325550A1 (en) Connection structure and connection method
JP5472305B2 (ja) 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法
WO2021192073A1 (ja) 回路基板及び電子機器
JP2009248635A (ja) 車載電子装置
EP1568099B1 (en) A circuit that taps a differential signal
WO2017006553A1 (ja) プリント配線基板
JP2001267701A (ja) プリント基板
US20160037626A1 (en) Printed circuit board
JP4735670B2 (ja) プリント基板および画像処理装置
KR102166882B1 (ko) 노이즈 필터
JP5986032B2 (ja) コネクタ、回路基板、および電子機器
WO2019111645A1 (ja) 電子制御装置
JP2004336036A (ja) 装置エンクロージャ部分における低周波伝送線路からの電磁妨害雑音のフィルタリング
CN113453415A (zh) 信号传输电路以及印刷电路板
US20200403357A1 (en) Connector
WO2022244324A1 (ja) 差動伝送基板および電力重畳差動データ通信装置
JP2018207019A (ja) プリント回路基板ユニット、プリント回路基板の接続方法
WO2019176353A1 (ja) 電子制御装置
JP2004527129A (ja) 電磁放射を減少させるための方法及び装置
JP2004296250A (ja) モジュラコネクタ
JP2001326468A (ja) 多層プリント配線板及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10809687

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13387566

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2011527559

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10809687

Country of ref document: EP

Kind code of ref document: A1