WO2011004474A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2011004474A1
WO2011004474A1 PCT/JP2009/062463 JP2009062463W WO2011004474A1 WO 2011004474 A1 WO2011004474 A1 WO 2011004474A1 JP 2009062463 W JP2009062463 W JP 2009062463W WO 2011004474 A1 WO2011004474 A1 WO 2011004474A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
channel
source
region
channel region
Prior art date
Application number
PCT/JP2009/062463
Other languages
English (en)
French (fr)
Inventor
光介 辰村
敦寛 木下
Original Assignee
株式会社 東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 東芝 filed Critical 株式会社 東芝
Priority to KR1020117031180A priority Critical patent/KR101354844B1/ko
Priority to PCT/JP2009/062463 priority patent/WO2011004474A1/ja
Priority to JP2011521740A priority patent/JP5355692B2/ja
Priority to CN200980160136.6A priority patent/CN102473642B/zh
Publication of WO2011004474A1 publication Critical patent/WO2011004474A1/ja
Priority to US13/344,107 priority patent/US8653560B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to a semiconductor device using a high mobility channel material in a channel region of a MIS (Metal Insulator Semiconductor) FET and a manufacturing method thereof.
  • MIS Metal Insulator Semiconductor
  • the opening region of the SiO 2 layer formed on the Si substrate is used as a seed portion for crystal growth, and from this seed portion to the region covered with the SiO 2 layer III
  • a method of laterally growing a ⁇ V group semiconductor for example, see Non-Patent Document 1.
  • this method has a problem that the seed portion becomes an area penalty and the integration degree of the high mobility channel material MISFET is lowered.
  • An object of the present invention is to provide a semiconductor device that can be formed on a substrate containing Si as a main component and a manufacturing method thereof for a MISFET having a high mobility channel material while maintaining the crystallinity of the channel material. It is to provide.
  • a method for manufacturing a semiconductor device comprising: a support substrate having Si 1-x Ge x (0 ⁇ x ⁇ 0.5) having a [110] direction perpendicular to the surface in a surface portion; Forming a dummy gate on the surface portion so that a gate length direction is a [111] direction orthogonal to the [110] direction; and using the dummy gate as a mask, a source / drain is formed on the surface portion of the substrate.
  • a semiconductor device includes Si 1-x Ge x (x ⁇ 0.5) whose crystal orientation in the direction perpendicular to the surface is [110] in the surface portion of the support substrate. , Source / drain regions provided on the ⁇ 111 ⁇ plane, which are provided apart from each other in the [111] direction orthogonal to the [110] direction and whose surface orientation in the channel length direction is orthogonal to the [110] direction And a channel region made of a III-V semiconductor or Ge provided between the source / drain regions, and a gate electrode provided on the channel region via a gate insulating film. And
  • a MISFET having a high mobility channel material can be formed with high density on a substrate containing Si as a main component while maintaining the crystallinity of the channel material.
  • FIG. 3 is a cross-sectional view showing the element structure of the MISFET according to the first embodiment. Sectional drawing which shows the manufacturing process of MISFET concerning 1st Embodiment.
  • FIG. 5 is a cross-sectional view perpendicular to the channel length direction of the channel region in the MISFET of FIG. 4. Sectional drawing which is a modification of 1st Embodiment and shows the example which avoids an offset area
  • Sectional drawing which shows the example which dug the BOX layer prior to the growth of III-V group material. The figure which shows the relationship between the channel length direction in Si (110) plane, and conductivity. Sectional drawing which shows the element structure of MISFET concerning 3rd Embodiment. Sectional drawing which shows the manufacturing process of MISFET concerning 3rd Embodiment. The perspective view which shows the element structure of MISFET concerning 4th Embodiment. The perspective view which shows the manufacturing process of MISFET concerning 4th Embodiment. It is a modification of 4th Embodiment and is sectional drawing of a channel area
  • FIGS. 1A and 1B schematically show this example.
  • an SiO 2 opening region 2 is formed at a desired location on the Si (111) surface covered with the SiO 2 film 1 as an insulating film.
  • the group III-V semiconductor is vapor-grown with respect to the structure of FIG. 1A, the upper surface is selectively formed on the SiO 2 opening region 2 as shown in FIG.
  • the (110) plane is perpendicular to the (-111) plane and the (1-1-1) plane. Therefore, in the case of the (110) substrate, it is possible to form a recess made up of the ( ⁇ 111) plane and the (1-1-1) plane that are perpendicular to the surface.
  • FIGS. 2A and 2B schematically show this. 2A and 2B, 5 indicates a source region, 6 indicates a drain region, Lg indicates a channel length (gate length), and W indicates a channel width (gate width).
  • the MISFET is arranged on the (110) substrate so that the channel length direction (the direction connecting the source region 5 and the drain region 6) is the ⁇ 111> direction. Then, when the channel portion is etched vertically, the exposed side surfaces of the source region 5 and the drain region 6 become a ( ⁇ 111) plane and a (1-1 ⁇ 1) plane, respectively, as shown in FIG. On the other hand, in the case of the (001) substrate or (111) substrate which is another main low index surface, the surface and the ⁇ 111 ⁇ plane are not in a vertical relationship.
  • the case where the upper surface is the (110) plane and the side surfaces are the ( ⁇ 111) plane and the (1-1-1) plane is given, but the scope of the present invention is not limited to this specific index plane. It also includes a combination of crystal planes equivalent to this. As shown in FIG. 3, there are a total of 12 exponential surfaces equivalent to the (110) plane including the (110) plane. Further, when one of them is a surface, there are two pairs of ⁇ 111 ⁇ planes perpendicular to the surface and facing each other. Therefore, when any of the ⁇ 110 ⁇ planes is selected as the plane orientation of the upper surface of the substrate, the plane orientation of the side faces of the source / drain regions is set to be the ⁇ 111 ⁇ plane orthogonal to the selected [110] plane. Good. In the following description, the case of the upper surface (110) plane, the side surface (-111) plane, and the (1-1-1) plane will be described as representatives among combinations of equivalent crystal planes.
  • FIG. 4 is a cross-sectional view showing the element structure of the MISFET according to the first embodiment of the present invention, and particularly shows a cross section along the channel length direction.
  • an SOI substrate in which a buried insulating layer (BOX) 12 is formed on a Si substrate 11 and a Si layer (SOI layer) 13 is formed thereon is used as a support substrate.
  • a MISFET having a source region 21, a drain region 22, a channel region 23, a gate insulating film 24, and a gate electrode 25 is formed on the SOI substrate 10.
  • the source / drain regions 21 and 22 are formed from the Si layer 13, and the crystal orientation in the direction perpendicular to the substrate surface is ⁇ 110>.
  • the channel region 23 sandwiched between the source / drain regions 21 and 22 is formed of a III-V semiconductor material.
  • the direction perpendicular to the interface between the source region 21 and the channel region 23 is ⁇ 111>, and the direction perpendicular to the interface between the drain region 22 and the channel region 23 is ⁇ 1-1-1>.
  • a sidewall insulating film 26 is formed on the side surface of the gate stack including the gate insulating film 24 and the gate electrode 25.
  • the surface of the substrate on which these portions are formed is covered with an interlayer insulating film 27, and the surface of the interlayer insulating film 27 is flattened.
  • the surface of the interlayer insulating film 27 has the same height as the surface of the gate electrode 25.
  • an SOI substrate (support substrate) 10 having an Si layer 13 whose upper surface is a (110) plane is prepared.
  • a MISFET is formed by a normal so-called gate-first process in an orientation in which the channel length direction is ⁇ 111>.
  • a gate pattern is defined by resist patterning.
  • the resist pattern is transferred by dry etching, and gate electrode patterning is performed.
  • impurities are implanted into the Si layer 13 at a high concentration, and a thermal activation process is performed, thereby forming the source region 21 and the drain region 22.
  • the sidewall insulating film 26 is formed by self-alignment by depositing the insulating film and dry etching, and finally the interlayer insulating film 27 is deposited to flatten the surface.
  • the channel region is made of Si. This is called a dummy channel region.
  • a dummy gate insulating film 31 and a dummy gate electrode 32 are formed on the upper portion of the dummy channel region.
  • the source region 21 and the drain region 22 are formed from highly doped Si.
  • a Si 1-x Ge x (x ⁇ 0.5) layer may be epitaxially grown on the Si layer 13 and used as a channel region.
  • the hole mobility of SiGe is about twice as high as that of Si, and is effective as a high mobility channel material of pMOS.
  • the SiGe layer is grown before the dummy gate insulating film is formed, and the channel region is replaced with the III-V group by the channel post-fabrication process of this embodiment only with the nMOS, the nMOS becomes the III-V channel and the pMOS becomes the SiGe channel. Therefore, there is no need to perform a post-fabrication flow for the pMOS, and the manufacturing cost can be reduced.
  • the source / drain region is an SiGe layer for both nMOS and pMOS.
  • the composition ratio x of Ge in Si 1-x Ge x is preferably 0 or more and 0.5 or less, and is preferably 0.25 to 0.35, for example.
  • x in Si 1-x Ge x increases, the hole mobility increases while the heat resistance of SiGe tends to decrease.
  • x exceeds 0.5 the resistance to a high temperature thermal load of about 1000 ° C. in the activation annealing process of the source / drain region is lost. In this embodiment, it becomes impossible to form a dummy gate stack by the gate first process.
  • the thickness d is preferably 5 nm or more and 15 nm or less, for example, 7 nm. This is because the thickness of the inversion layer formed in the channel region when the MISFET is ON is about 15 nm to 5 nm depending on the gate bias. On the other hand, an excessively thick SiGe layer is difficult to epitaxially grow.
  • SiGe has a larger lattice constant than Si, when the III-V group is grown using the source region end and the drain region end as a seed portion, the lattice mismatch between the seed portion and the channel region is reduced, resulting in a higher It is also possible to form a quality channel.
  • the trench 33 is formed by removing the dummy gate electrode 32, the dummy gate insulating film 31, and the dummy channel region using the insulating films 26 and 27 as a mask.
  • the ( ⁇ 111) plane and the (1-1-1) plane are exposed at the end of the source region and the end of the drain region, respectively.
  • a step of smoothing the ⁇ 111 ⁇ plane at the end of the source region and the end of the drain region may be performed.
  • This ⁇ 111 ⁇ plane serves as a seed portion for crystal growth in the next group III-V vapor phase growth.
  • the smoothing step one or both of the following two may be performed.
  • Si wet etching with tetramethylammonium hydroxide aqueous solution (TMAH) or hydrazine hydrate solution (H 2 NNH 2 ⁇ H 2 O) is an anisotropic etching with a slow etch rate on the ⁇ 111 ⁇ surface, removing roughness. This is effective for forming a flat ⁇ 111 ⁇ plane at the atomic level.
  • the other is high-temperature heat treatment in an H 2 atmosphere.
  • the Si surface is removed by two actions of removing the oxide on the Si surface by the reducing action of H 2 and facilitating the Si surface diffusion, and activating the Si surface diffusion by increasing the temperature.
  • treatment at 1000 ° C. for 3 minutes can remove roughness and obtain a flat Si surface at the atomic level [for example, R. Hiruta, Applied Surface, Science Vol.237, p63-67 (2004)].
  • a channel region 23 made of a III-V semiconductor is formed between the source / drain regions 21 and 22.
  • a III-V group material is formed on the end of the source region consisting of the ( ⁇ 111) plane and the end of the drain region consisting of the (1-1-1) plane, respectively.
  • the growth layer 23a to be formed is selectively grown.
  • the channel region 23 is formed by connecting the left and right growth layers 23a.
  • the cross-sectional shape perpendicular to the channel length direction of the channel region 23 formed in this way is a polygon of four or more corners composed of ⁇ 110 ⁇ crystal planes, as shown in FIGS. 6 (a) to (c). Tend. In either case, the channel length direction is ⁇ 111>. In FIGS. 6A to 6C, the front and back direction of the paper is the channel length direction.
  • the cross section is a hexagon having (110), (101), (0-11), (-1-10), (-10-1), (01-1) planes. Yes.
  • FIG. 6B in addition to FIG. 6A, it is an octagon having a groove portion formed of (0-11) and (-10-1) planes.
  • FIG. 6C it is a quadrangle (trapezoid) of (110), (01-1), (-1-10), (101).
  • the ⁇ 110 ⁇ plane is a stable crystal plane with a low surface energy as described in (Basic Technology 1), but the ⁇ 110 ⁇ plane on the side is flat at the atomic level because of the low surface energy. Tend to be. As a result, the interface between the channel portion and the gate insulating film finally becomes flat at the atomic level. The higher the flatness of the channel / gate insulating film interface, the more frequently the carrier traveling in the channel length direction in the surface inversion layer is scattered by roughness, and the current driving force increases. Therefore, the channel shape as shown in FIG. 6A contributes to improvement in device performance.
  • the group III-V material can be selected from the group consisting of GaP, AlP, GaAs, AlAs, InP, InAs, GaSb, AlSb, InSb, InGaAs, and InGaNAs.
  • the structure shown in FIG. 4 is completed by forming the gate insulating film 24 and the gate electrode 25.
  • the gate insulating film 24 can be selected from the group consisting of Al 2 O 3, HfO 2 , La 2 O 3 , Ta 2 O 5 , LaAlO, LaAlSiO, HfSiO, HfSiON, HfLaSiON, HfAlSiON, HfTaSiON, and HfLaAlSiON. .
  • the deposition method of the gate insulating film 24 can be selected from MOCVD, ALD, sputtering, and combinations thereof. After forming the gate insulating film 24, nitrogen may be introduced by plasma nitriding.
  • the gate electrode 25 can be selected from the group consisting of TiN, Al, TiAl, TiAlN, HfSi, HfC, HfCN, TaC, TaN, W, WN, Mo, MoN.
  • the deposition method of the gate electrode 25 can be selected from MOCVD, ALD, sputtering, and combinations thereof.
  • the metal filling rate of a recessed part can be improved by suitable temperature heat processing after deposition.
  • the gate insulating film 24 is deposited in the step of FIG. 5F, the gate insulating film 24 is also deposited on the side surface of the groove. For this reason, as shown in FIG. 7A, offset regions that are not controlled by the gate electrode 25 may occur at both ends of the channel region 23 in some cases.
  • the in-situ doped Si or the in-situ doped III-V group is added to the gate insulating film 24. It is effective to grow it to a thickness of about.
  • These “in-situ doped” Si and “in-situ doped” III-V groups function as part of the source or drain. This state is shown in FIG. 29 in the figure is an “in-situ” doped “Si” layer.
  • the sidewall of the gate is etched back to the thickness of the gate insulating film 24 by wet etching or the like prior to the vapor phase growth process of the III-V group material in FIGS. It is valid. This state is shown in FIG. Since the sidewall insulating film 26 is etched back, offset can be avoided even if the gate insulating film 24 is formed on the side surface of the sidewall insulating film 26.
  • the bottom surface of the grown group III-V structure is in contact with the BOX layer, but the top surface is not so. Due to this, the growth rate is different between the upper and lower parts of the III-V group, and the homogeneity may be deteriorated. In order to avoid this, it is effective to excavate the BOX layer to some extent prior to the growth of the III-V group. This is shown in FIGS. 8 (a) and 8 (b).
  • the exposed embedded insulating layer 12 is etched by a certain amount to form a BOX digging region 34.
  • a channel region 23 made of a III-V group semiconductor is selectively grown.
  • the upper and lower surfaces of the III-V structure are closer to each other, and an improvement in homogeneity can be expected.
  • the (-111) plane and the (1-1-1) plane appearing at the source end and the drain end, respectively, are used as a seed portion to cross the III-V group. It is formed by growing in the direction.
  • Patent Document 1 uses a III-V group material for the channel region, SiGe is used for the source / drain regions, and (Patent Document 2) has a wider energy band gap than Si.
  • the semiconductor material discloses a structure in which Si containing impurities is used in the source / drain region, it does not mention the definition of the crystal orientation of the source / drain region.
  • the crystal orientation in the direction perpendicular to the substrate surface of the source region and the drain region is ⁇ 110>
  • the direction perpendicular to the interface between the source region and the channel region is ⁇ 111. >
  • the crystal plane orientation rule is defined as ⁇ 1-1-1> in the direction perpendicular to the interface between the drain region and the channel region.
  • This crystal plane orientation rule has an important role in forming a high-quality III-V channel portion. That is, only when this crystal plane orientation regulation is set, both ends of the facing source region and drain region corresponding to both ends of the concave portion after removing the dummy gate become ⁇ 111 ⁇ planes.
  • Si ⁇ 111 ⁇ at the end of the source / drain region is used as a seed portion, and III-V group is selectively epitaxially grown from both ends, and finally the recess is filled with III-V group. Is the channel region.
  • the thus formed III-V channel portion can have favorable characteristics in terms of device characteristics such as high crystallinity, high crystal orientation, high flatness, and an extremely steep interface with the source or drain.
  • the [111] direction which is the preferential growth direction of III-V
  • the group III-V priority is given to a direction different from the channel length direction.
  • Directional growth occurs. For this reason, it is difficult to form a channel portion having high crystal orientation and high flatness.
  • the ⁇ 111 ⁇ plane is the most advantageous surface as a seed part when the III-V group is epitaxially grown with high quality.
  • the crystal plane orientation regulation of this embodiment (1) an increase in the carrier injection rate from the source region to the channel region, and (2) the source region, the drain region, and the source region / channel region
  • the current driving force can be increased due to the two factors of reduction of the interface resistance. This is because, in the Si (110) plane, the conduction mass of electrons in the [111] direction is smaller than that in other directions as shown in FIG.
  • MISFET since the resistance of the channel part itself is small and the ratio of controlling the driving current is low, it is particularly important to improve the injection rate from the source.
  • the gate length (Lg) becomes finer, the resistance of the channel portion decreases. Therefore, the driving current is affected by the parasitic resistance and the injection rate of carriers from the source. These influences become apparent when Lg is 150 nm or less, and are particularly remarkable when the Lg is 50 nm or less. Therefore, the setting of the crystal plane orientation regulation of the present embodiment is particularly effective for the high mobility channel material MISFET having Lg of 150 nm or less, and the effect is further increased when Lg is 50 nm or less.
  • the crystal orientation of the interface between the source region, the drain region, and their channel region is cut out from the MISFET by a pickup method using FIB (Focused Ion Beem), and the cross section is imaged with a high resolution transmission electron microscope (HRTEM). It can be clarified by analyzing by transmission electron diffraction (TED).
  • FIB Fluorous Ion Beem
  • Non-Patent Document 1 and the formation method of the present embodiment both include III-V group crystal growth using the Si ⁇ 111 ⁇ plane as a seed part.
  • (Non-Patent Document 1) uses lateral growth with the Si (111) surface of the SiO 2 opening as a seed part, and therefore an area penalty corresponding to the seed part is inevitable.
  • the source region end portion composed of the ( ⁇ 111) plane and the drain region end portion composed of the (1-1-1) plane function as a seed portion. There is no specific area penalty. As a result, a high-quality crystal growth of a high mobility channel material using Si ⁇ 111 ⁇ as a seed part without an area penalty becomes possible.
  • a channel region, a gate insulating film, and a gate electrode are formed after high temperature activation annealing of the source and drain. This is referred to as a channel-last process.
  • the high temperature thermal load on the gate stack significantly degrades the properties of both the high mobility material channel / gate insulating film and the gate insulating film / gate electrode interface. However, this can be avoided by using the channel last-process.
  • Non-Patent Document 1 is a channel-fist process, and high temperature thermal load on the gate stack cannot be avoided.
  • Patent Document 2 is a channel-last-process similar to the formation method of the first embodiment, but has no crystal plane orientation regulation and cannot use the Si ⁇ 111 ⁇ plane as a seed part. High quality crystal growth of channel material is not possible.
  • the formation method of the present embodiment has a structure in which the limited crystal plane orientation is defined, so that Si ⁇ 111 ⁇ is seeded without an area penalty in a channel last process that can avoid a high temperature thermal load.
  • the channel region of high mobility material can be formed by high quality crystal growth.
  • a MISFET having the same structure as in the first embodiment except that the channel region 23 is made of Ge is formed in the same manner as in the first embodiment except for a method of forming the Ge channel region. It is formed by the method. That is, a MISFET having source / drain regions 21 and 22 made of Si whose crystal orientation perpendicular to the substrate surface is ⁇ 110> and a channel region 23 made of Ge whose channel length direction is ⁇ 111> is dummy. Through the step of removing the channel region, Ge is formed by lateral growth using the ( ⁇ 111) plane and the (1-1-1) plane appearing at the source end and the drain end as seed parts, respectively.
  • Ge has a hole mobility about four times that of Si, and is particularly promising as a high mobility channel material for p-type MISFETs.
  • the interface between the Ge channel region and the source / drain region and the interface between the Ge channel region and the gate insulating film are vulnerable to high-temperature heat load.
  • the Ge channel MISFET can be formed on the Si substrate with high density and high quality.
  • FIG. 10 is a cross-sectional view showing the element structure of the MISFET according to the third embodiment of the present invention, and in particular, shows a cross section along the channel length direction. 10 and 41, 51 to 57 in FIG. 10 correspond to 11, 21 to 27 in FIG.
  • This embodiment is different from the first embodiment described above in that a bulk substrate is used instead of the SOI substrate.
  • the source region 51 and the drain region 52 are made of Si, and the crystal orientation in the direction perpendicular to the substrate surface is ⁇ 110>.
  • the channel region 53 sandwiched between the source / drain regions 51 and 52 is formed of a III-V group material.
  • the vertical direction of the interface between the source region 51 and the channel region 53 is ⁇ 111>, and the vertical direction of the interface between the drain region 52 and the channel region 53 is ⁇ 1-1-1>.
  • a sidewall insulating film 56 is formed on the side surface of the gate stack including the gate insulating film 54 and the gate electrode 55.
  • the MISFET is covered with an interlayer insulating film 57.
  • FIG. 11 is a cross-sectional view showing a manufacturing process of the MISFET of FIG.
  • the substrate is basically manufactured in the same process as that shown in FIGS. 5A to 5F described in the first embodiment except that the substrate is different.
  • an Si substrate 41 whose upper surface is a (110) plane is prepared.
  • a MISFET is formed by a normal gate first process in an orientation in which the channel length direction is ⁇ 111>.
  • impurities are implanted at a high concentration to form the source region 51 and the drain region 52.
  • a sidewall insulating film 56 and an interlayer insulating film 57 are deposited.
  • the dummy channel region is formed from Si.
  • a dummy gate insulating film 61 and a dummy gate electrode 62 are formed on the upper portion of the dummy channel region.
  • the source region 51 and the drain region 52 are formed from highly doped Si.
  • the III-V group material is formed from the source region end portion formed of the ( ⁇ 111) plane and the (1-1-1) plane.
  • a channel region 53 is formed by selectively growing at the end of the drain region. By selecting vapor growth conditions under which the III-V group grows in the [111] preferred direction, lateral growth is possible.
  • a gate insulating film 54 and a gate electrode 55 are formed as in the first embodiment.
  • the high mobility channel material MISFET can be formed on the Si substrate with a high density using the bulk substrate as in the first embodiment.
  • the Si substrate since it is possible to use a normal bulk Si substrate that is low in cost compared to the case where an SOI substrate is used, it is possible to reduce the manufacturing cost.
  • FIG. 12 is a perspective view showing the element structure of a Fin-type MISFET according to the fourth embodiment of the present invention. Note that 71 to 73 and 81 to 87 in FIG. 12 correspond to 11 to 13 and 21 to 27 in FIG.
  • an SOI substrate in which a buried insulating layer (BOX) 72 is formed on a Si substrate 71 and a Si layer (SOI layer) 73 is formed thereon is used as a support substrate.
  • a Fin-type MISFET having a source region 81 and a drain region 82 formed by processing the Si layer 73 of the SOI substrate into a thin wall shape, a channel region 83, a gate insulating film 84, and a gate electrode 85 is formed.
  • the source region 81 and the drain region 82 are made of Si, and the crystal orientation in the direction perpendicular to the substrate surface is ⁇ 110>.
  • the channel region 83 sandwiched between the source regions 81 and 82 is formed of a III-V group material.
  • the direction perpendicular to the interface between the source region 81 and the channel region 83 is ⁇ 111>, and the direction perpendicular to the interface between the drain region 82 and the channel region 83 is ⁇ 1-1-1>.
  • a gate insulating film 84 covers the periphery of the channel region 83, and a gate electrode 85 covers the outer periphery of the gate insulating film 84.
  • a sidewall insulating film 86 is formed on the side surface of the gate stack including the gate insulating film 84 and the gate electrode 85.
  • the Fin-type MISFET is covered with an interlayer insulating film 87.
  • a substrate having an SOI layer whose upper surface is a (110) plane is prepared, and the channel length direction is ⁇ 111> in a normal gate-first-process.
  • a Fin-type MISFET is formed.
  • the channel region is formed from Si. This is called a dummy channel region.
  • a dummy gate insulating film 91 and a dummy gate electrode 92 are formed on the dummy channel region.
  • the source region 81 and the drain region 82 are formed from highly doped Si.
  • the dummy gate electrode 92 and the dummy gate insulating film are used using these insulating films as a mask. 91 and the dummy channel region are removed. As a result, the ( ⁇ 111) plane and the (1-1-1) plane are exposed at the end of the source region 81 and the end of the drain region 82, respectively.
  • a group III-V material is selectively grown on the end of the source region consisting of the (-111) plane and the end of the drain region consisting of the (1-1-1) plane.
  • the channel region 83 is formed.
  • vapor growth conditions under which the III-V group grows in the [111] preferred direction lateral growth is possible.
  • the structure shown in FIG. 12 is obtained by forming the gate insulating film 84 and the gate electrode 85.
  • the group III-V channel region has a rectangular parallelepiped shape, but may have a hexagonal column shape as in FIG.
  • the scope of the present invention also includes this case.
  • this embodiment can be further advanced to produce a gate all-around MISFET.
  • a step of digging a certain amount of the BOX-SiO 2 layer 72 is performed.
  • the buried insulating layer 72 is dug by about 20 to 30 nm.
  • a high-k insulating film and a metal gate are formed by MOCVD or ALD.
  • HfSiO is formed by MOCVD, and then N is introduced by plasma nitriding to form 3 nm of HfSiON.
  • about 7 nm of TiN or HfC, TaC is formed by a CVD method.
  • Al or TiAl is deposited on the gate electrode portion, and a heat treatment at about 550 ° C. is performed. By applying heat treatment, the space filling rate can be increased by melting Al or TiAl.
  • the gate all-around MISFET has a structure in which the gate insulating film and the gate electrode cover the entire surface of the thin-line channel, the gate electrode has extremely strong control over the electronic state of the channel and is strong against the short channel effect. It is a feature.
  • the gate all-around type high mobility channel material MISFET with enhanced short channel effect resistance is obtained by (1) high crystallinity and crystal orientation of the channel portion, and (2) flatness of the channel / insulator film interface. It can be formed with a favorable characteristic in terms of device characteristics such as high performance. Therefore, according to the present embodiment, high density formation of a Fin type high mobility channel material MISFET with enhanced short channel effect resistance or a gate all-around type high mobility channel material MISFET with further enhanced short channel effect resistance. And formation on the Si substrate.
  • an SOI substrate is used.
  • a Fin-type MISFET or a gate all-around MISFET can be formed on a bulk Si substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　ＭＩＳＦＥＴのチャネル領域に高移動度チャネル材料を用いた半導体装置の製造方法であって、表面と垂直方向の結晶方位が［１１０］方向のＳｉ1-x Ｇｅx（ｘ＜０．５）を表面部に有する支持基板の表面部上に、ゲート長方向の端部の面方位が前記［１１０］方向と直交する｛１１１｝面となるようにダミーゲートを形成する工程と、ダミーゲートをマスクに用いて基板の表面部にソース／ドレイン領域を形成する工程と、ダミーゲートの側部に絶縁膜を埋め込み形成する工程と、絶縁膜をマスクに用いてダミーゲートを除去し、更に基板のソース／ドレイン領域間を除去する工程と、ソース／ドレイン領域間にIII-Ｖ族半導体又はＧｅからなるチャネル領域を成長する工程と、チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を含む。

Description

半導体装置及びその製造方法
　本発明は、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴのチャネル領域に高移動度チャネル材料を用いた半導体装置及びその製造方法に関する。
　Ｓｉを用いた半導体装置の微細化に伴い、微細化による駆動能力の向上率が鈍化する傾向にある中、Ｓｉよりも高いキャリア移動度を有するIII-Ｖ族材料やIV族のＧｅ等をチャネル材料に用いた、高移動度チャネル材料ＭＩＳＦＥＴが検討されている。これを実用化するには、高移動度チャネル材料ＭＩＳＦＥＴをＳｉを主成分とする基板上に高密度に形成する手法の確立が必要である。
　上記手法の確立に適用できるものとして、Ｓｉ基板上に形成されたＳｉＯ2 層の開口領域を結晶成長の際のシード部として用い、このシード部からＳｉＯ2 層で覆われている領域にまでIII-Ｖ族半導体を横方向成長させる方法がある（例えば、非特許文献１参照）。しかし、この方法ではシード部が面積ペナルティとなり、高移動度チャネル材料ＭＩＳＦＥＴの集積度を低下させる問題がある。
　また、チャネル領域にはIII-Ｖ族材料を採用する一方、ソース／ドレイン領域にはＳｉＧｅを採用した構造が提案されている（例えば、特許文献１参照）。しかし、この文献には、高移動度チャネル材料ＭＩＳＦＥＴをＳｉ基板上に高密度に形成するための構造及び手法は何ら開示されていない。
　また、ソース／ドレイン領域を不純物を含有したシリコンによって構成し、チャネル領域をＳｉよりも広いエネルギーバンドギャップを有する半導体材料によって構成したＭＩＳＦＥＴが提案されている（例えば、特許文献２参照）。しかし、この文献には、異種半導体材料をＳｉ基板上に、高い結晶性、高い結晶配向性、及び高い平坦性をもって形成する手法は何ら開示されていない。
特開２００８－１６０１３１号公報 特開２０００－０１２８３８号公報
T. Hoshii, et al., Extended Abstracts of the 2007 International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp. 132-133
　本発明の目的は、高移動度チャネル材料を有するＭＩＳＦＥＴについて、チャネル材料の結晶性を維持しつつ、Ｓｉを主成分とする基板上に高密度に形成することのできる半導体装置及びその製造方法を提供することにある。
　本発明の一態様に係わる半導体装置の製造方法は、表面と垂直方向の結晶方位が［１１０］方向のＳｉ1-x Ｇｅx（０≦ｘ＜０．５）を表面部に有する支持基板の表面部上に、ゲート長方向が前記［１１０］方向と直交する［１１１］方向となるようにダミーゲートを形成する工程と、前記ダミーゲートをマスクに用いて前記基板の表面部にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域の形成後に、前記ダミーゲートの側部に絶縁膜を埋め込み形成する工程と、前記絶縁膜をマスクに用いて前記ダミーゲートをエッチングし、更に前記ソース／ドレイン領域間の前記基板の表面部をエッチングする工程と、前記基板の表面部のエッチングにより露出した前記ソース／ドレイン領域の端部をシードとして用い、前記ソース／ドレイン領域間にIII-Ｖ族半導体又はＧｅからなるチャネル領域を成長する工程と、前記チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を含むことを特徴とする。
　また、本発明の別の一態様に係わる半導体装置は、支持基板の表面部に、表面と垂直方向の結晶方位が［１１０］方向のＳｉ1-x Ｇｅx（ｘ＜０．５）からなり、前記［１１０］方向と直交する［１１１］方向に離間して設けられ、且つチャネル長方向の側面の面方位が前記［１１０］方向と直交する｛１１１｝面に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域間に設けられた、III-Ｖ族半導体又はＧｅからなるチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、を具備したことを特徴とする。
　本発明によれば、高移動度チャネル材料を有するＭＩＳＦＥＴについて、チャネル材料の結晶性を維持しつつ、Ｓｉを主成分とする基板上に高密度に形成することができる。
本発明の第１の基本技術を説明するための図。 本発明の第２の基本技術を説明するための図。 （１１０）面に等価な指数面とそれに垂直な｛１１１｝面との関係を示す図。 第１の実施形態に係わるＭＩＳＦＥＴの素子構造を示す断面図。 第１の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。 図４のＭＩＳＦＥＴにおけるチャネル領域のチャネル長方向と垂直な断面図。 第１の実施形態の変形例であり、オフセット領域を回避する例を示す断面図。 III-Ｖ族材料の成長に先立ちＢＯＸ層を掘り込んだ例を示す断面図。 Ｓｉ（１１０）面内におけるチャネル長方向と伝導率との関係を示す図。 第３の実施形態に係わるＭＩＳＦＥＴの素子構造を示す断面図。 第３の実施形態に係わるＭＩＳＦＥＴの製造工程を示す断面図。 第４の実施形態に係わるＭＩＳＦＥＴの素子構造を示す斜視図。 第４の実施形態に係わるＭＩＳＦＥＴの製造工程を示す斜視図。 第４の実施形態の変形例であり、チャネル領域の断面図。
　本発明の実施の形態の説明に先立ち、各実施形態の背景となる基本技術に付いて説明する。
　（基本技術１）
　III-Ｖ族半導体は、絶縁膜で覆われたＳｉ（１１１）面の絶縁膜開口部（言い換えるとＳｉ露出部）に選択的に、＜１１１＞方向の優先方向をもって成長させることが可能である。図１（ａ）（ｂ）は、この例を模式的に示している。図１（ａ）のように、絶縁膜としてのＳｉＯ2 膜１に覆われたＳｉ（１１１）表面の所望の場所に、ＳｉＯ2 開口領域２を形成する。図１（ａ）の構造に対しIII-Ｖ族半導体を気相成長する場合、図１（ｂ）のようにＳｉＯ2 開口領域２の上に選択的に、上面が（１１１）面、側面が（０-1１），（０１-1），（１-1０），（-1１０），（-1０１），（１０-1）面である六角柱形状のIII-Ｖ族半導体３からなる構造を形成することができる。
　これは、III-Ｖ族半導体を含む閃亜鉛鉱型結晶や、Ｇｅを含むダイヤモンド型結晶が［１１１］方向に優先方向成長し易いという特徴、並びに｛１１０｝面が表面エネルギーの比較的低い安定な面であるという特徴を持つためである。この実例は、例えば文献（M. Deura, et.al., Journal of Crystal Growth 310, p4768 (2008)）で報告されている。
　（基本技術２）
　本明細書では、ある特定の結晶方向を＜ｈｋｌ＞で、それと等価な結晶方向を総称して［ｈｋｌ］で示す。同様に、ある特定の結晶面を（ｈｋｌ）で、それと等価な面を総称して｛ｈｋｌ｝で示す。（ｈｋｌ）面と＜ｈｋｌ＞方向とは、（ｈｋｌ）面の垂直方向が＜ｈｋｌ＞方向となる関係にある。
　（１１０）面と、（-1１１）面及び（１-1-1）面とは垂直な関係にある。従って、（１１０）基板の場合、表面に対し垂直に切り立った（-1１１）面及び（１-1-1）面からなる凹部を形成可能である。図２（ａ）（ｂ）はこれを模式的に示す。なお、図２（ａ）（ｂ）において、５はソース領域、６はドレイン領域、Ｌｇはチャネル長（ゲート長）、Ｗはチャネル幅（ゲート幅）を示している。
　図２（ａ）に示すように、（１１０）基板上にチャネル長方向（ソース領域５とドレイン領域６を結ぶ方向）が＜-1１１＞方向になるようＭＩＳＦＥＴを配置するものとする。そして、チャネル部を垂直にエッチングすると、図２（ｂ）に示すように、露出するソース領域５とドレイン領域６の側面は夫々（-1１１）面と（１-1-1）面となる。一方、他の主要低指数面である（００１）基板や（１１１）基板の場合、表面と｛１１１｝面は垂直な関係にない。
　図２（ｂ）では上面が（１１０）面、側面が（-1１１）面及び（１-1-1）面の場合を挙げたが、本発明の範囲はこの特定の指数面に限るものではなく、これと等価な結晶面の組み合わせの場合も含む。図３に示すように、（１１０）面に等価な指数面は（１１０）面を含め計１２ある。また、その一つを表面とした場合、表面に垂直で互いに向かい合う｛１１１｝面のペアは２組ある。従って、基板上面の面方位として｛１１０｝面の何れかを選択した場合、ソース／ドレイン領域の側面の面方位が上記選択した［１１０］面と直交する｛１１１｝面となるようにすればよい。なお、本明細書ではこれ以降、等価な結晶面の組み合わせのうち、代表として上面（１１０）面、側面（-1１１）面及び（１-1-1）面の場合について記述する。
　以下、本発明の詳細を図示の実施形態によって説明する。
　（第１の実施形態）
　図４は、本発明の第１の実施形態に係わるＭＩＳＦＥＴの素子構造を示す断面図であり、特にチャネル長方向に沿った断面を示している。
　本実施形態では、支持基板として、Ｓｉ基板１１上に埋め込み絶縁層（ＢＯＸ：Buried OXide layer）１２を形成し、その上にＳｉ層（ＳＯＩ層）１３を形成したＳＯＩ基板が用いられる。そして、このＳＯＩ基板１０上に、ソース領域２１，ドレイン領域２２，チャネル領域２３，ゲート絶縁膜２４，及びゲート電極２５を有するＭＩＳＦＥＴが形成されている。
　ソース／ドレイン領域２１，２２はＳｉ層１３から形成され、それらの基板表面と垂直方向の結晶方位は＜１１０＞である。ソース／ドレイン領域２１，２２により挟まれたチャネル領域２３はIII-Ｖ族半導体材料から形成される。ソース領域２１とチャネル領域２３との界面に垂直な方向は＜-1１１＞であり、ドレイン領域２２とチャネル領域２３との界面に垂直な方向は＜１-1-1＞である。ゲート絶縁膜２４とゲート電極２５を合わせたゲートスタックの側面には、側壁絶縁膜２６が形成されている。また、これら各部が形成された基板表面上は層間絶縁膜２７に覆われており、層間絶縁膜２７の表面は平坦化されている。そして、層間絶縁膜２７の表面はゲート電極２５の表面と同じ高さとなっている。
　次に、本実施形態のＭＩＳＦＥＴの製造方法を、図５（ａ）～（ｆ）を参照して説明する。
　まず、図５（ａ）に示すように、上面が（１１０）面であるＳｉ層１３を有するＳＯＩ基板（支持基板）１０を用意する。
　次いで、図５（ｂ）に示すように、チャネル長方向が＜-1１１＞となる方位で、通常の所謂ゲート・ファースト（gate-first）プロセスでＭＩＳＦＥＴを形成する。
　具体的には、Ｓｉ層１３に対してメサ型の素子分離工程を実施することにより、最終的にソース／ドレイン領域及びチャネル領域となるアクティブ領域のみを残し、その他の領域をエッチングする。続いて、Ｓｉ層１３上にダミーゲート絶縁膜３１とダミーゲート電極３２を堆積した後、レジストパターニングによりゲートパターンを規定する。続いて、レジストパターンをドライエッチングで転写し、ゲート電極パターニングを行う。その後、ダミーゲート電極３２をマスクとして用い、Ｓｉ層１３に不純物を高濃度に注入し、熱活性化工程を実施することにより、ソース領域２１とドレイン領域２２を形成する。その後、絶縁膜の堆積とドライエッチングにより側壁絶縁膜２６をセルフアラインで形成し、最後に層間絶縁膜２７を堆積し表面を平坦化する。
　この段階では、チャネル領域はＳｉから形成されている。これをダミーチャネル領域と呼ぶ。また、ダミーチャネル領域の上部には、ダミーゲート絶縁膜３１とダミーゲート電極３２とが形成されている。ソース領域２１とドレイン領域２２は高濃度にドーピングされたＳｉから形成される。
　なお、ダミーゲート絶縁膜３１の形成前に、Ｓｉ層１３上にＳｉ1-xＧｅx （ｘ＜０．５）層をエピタキシャル成長させ、これをチャネル領域として用いることも可能である。チャネル領域にＳｉ1-xＧｅx 層を設けることにより、次のような効果も得られる。
　(1) ＳｉＧｅのホール移動度はＳｉよりも約２倍高く、ｐＭＯＳの高移動度チャネル材料として有効である。ダミーゲート絶縁膜形成前にＳｉＧｅ層を成長させ、ｎＭＯＳのみでチャネル領域を本実施形態のチャネル後作りプロセスでIII-Ｖ族に置き換えると、ｎＭＯＳはIII-Ｖチャネル、ｐＭＯＳはＳｉＧｅチャネルとなる。従って、ｐＭＯＳに対して後作りフローをする必要が無く、製造コストを低下させることができる。この場合、ｎＭＯＳとｐＭＯＳ共にソース／ドレイン領域はＳｉＧｅ層となる。
　(2) Ｓｉ1-xＧｅx におけるＧｅの組成比ｘは、０以上０．５以下とすることが好ましく、例えば０．２５から０．３５が良い。Ｓｉ1-xＧｅx のｘが増加するほど、ホール移動度が増加する一方、ＳｉＧｅの耐熱性が低下する傾向がある。ｘが０．５を超えるとソース／ドレイン領域の活性化アニール工程における約１０００℃の高温熱負荷に耐性がなくなる。本実施形態においては、ゲート・ファースト－プロセスによるダミーゲートスタックの形成が不可能になる。
　ｘ＝０．２５は、Ｓｉの４つの結合種のうち３本はＳｉと結合し、残り１本がＧｅとなる割合に相当する。この状態だと、耐熱性劣化を抑えつつ、Ｇｅ添加によるホール移動度向上の利点を享受できる。但し、高温アニール時に基板深部へ熱拡散するＧｅ量も考慮に入れると、ｘ＝０．２５～０．３５程度のｘが特に好ましい。
　(3) ＳｉＧｅをチャネルとして使用する場合、その厚みｄは５ｎｍ以上１５ｎｍ以下とすることが好ましく、例えば７ｎｍが良い。これは、ＭＩＳＦＥＴがＯＮの状態でチャネル領域に形成される反転層の厚さは、ゲートバイアスに依存して１５ｎｍから５ｎｍ程度となるためである。一方、あまりに厚いＳｉＧｅ層はエピタキシャル成長が難しい。
　(4) ＳｉよりもＳｉＧｅの方が格子定数が大きいため、ソース領域端及びドレイン領域端をシード部としてIII-Ｖ族を成長させる際、シード部とチャネル領域の格子ミスマッチが小さくなり、より高品質なチャネルを形成することも可能となる。
　次いで、図５（ｃ）に示すように、絶縁膜２６，２７をマスクにダミーゲート電極３２，ダミーゲート絶縁膜３１，及びダミーチャネル領域を除去することにより、溝部３３を形成する。この結果、ソース領域端部とドレイン領域端部とに夫々、（-1１１）面と（１-1-1）面が露出する。
　この後、ソース領域端部とドレイン領域端部の｛１１１｝面を平滑化する工程を実施してもよい。この｛１１１｝面は、次工程のIII-Ｖ族気相成長において結晶成長のシード部となる。より高品質なIII-Ｖ族チャネルを形成するには、ソース領域端部とドレイン領域端部によりラフネスのない、より原子レベルで平坦な｛１１１｝面を形成することが好ましい。
　平滑化工程としては、次に挙げる二つの内一つ、若しくは両方を実施してよい。
　(ｉ）一つは、｛１１１｝面のエッチングレートが他の面よりも遅い異方性ウェットエッチング処理である。水酸化テトラメチルアンモニウム水溶液（ＴＭＡＨ）や、抱水ヒドラジン溶液（Ｈ2ＮＮＨ2・Ｈ2Ｏ）によるＳｉウェットエッチングは、｛１１１｝面のエッチレートが遅い異方性エッチングであり、ラフネスを除去し原子レベルで平坦な｛１１１｝面を形成するのに有効である。
　（ii）もう一つは、Ｈ2 雰囲気中の高温熱処理である。同熱処理には、Ｈ2 による還元作用によりＳｉ表面の酸化物を除去しＳｉの表面拡散を容易にする、高温にすることでＳｉの表面拡散を活発にする、の二つの作用により、Ｓｉ表面を平坦にする効果がある。例えば、４０Torrの減圧のＨ2 雰囲気中、１０００℃ｍ，３ｍｉｎの処理で、ラフネスが除去されて原子レベルで平坦なＳｉ表面が得られる［例えば、R. Hiruta, Applied Surface, Science Vol.237, p63-67 (2004)参照］。
　次いで、図５（ｄ）（ｅ）に示すように、ソース／ドレイン領域２１，２２間にIII-Ｖ族半導体からなるチャネル領域２３を形成する。具体的には、図５（ｄ）に示すように、（-1１１）面からなるソース領域端部と（１-1-1）面からなるドレイン領域端部に、それぞれIII-Ｖ族材料からなる成長層２３ａを選択的に成長させる。そして、図５（ｅ）に示すように、左右の成長層２３ａを接続することにより、チャネル領域２３を形成する。ここで、III-Ｖ族が［１１１］方向に優先方向成長する気相成長条件を選ぶことにより、横方向成長が可能となる。
　このようにして形成されたチャネル領域２３のチャネル長方向と垂直な断面形状は、図６（ａ）～（ｃ）に示すように、｛１１０｝結晶面からなる４角以上の多角形になる傾向がある。何れもチャネル長方向が＜-1１１＞の場合である。なお、図６（ａ）～（ｃ）において、紙面表裏方向がチャネル長方向である。
　図６（ａ）では、断面が（１１０），（１０１），（０-1１），（-1-1０），（-1０-1），（０１-1）面からなる６角形となっている。図６（ｂ）では、図６（ａ）に加えて（０-1１），（-1０-1）面からなる溝部を有する８角形となっている。図６（ｃ）では、（１１０），（０１-1），（-1-1０），（１０１）の四角形（台形）となっている。
　これらは、（基本技術１）で説明したように｛１１０｝面が表面エネルギーの低い安定な結晶面であるためであるが、表面エネルギーの低いが故に側面の｛１１０｝面は原子レベルで平坦になる傾向がある。この結果、最終的にチャネル部とゲート絶縁膜の界面が原子レベルで平坦になる。チャネル／ゲート絶縁膜界面の平坦性が高いほど、表面反転層をチャネル長方向に走行するキャリアがラフネスにより散乱される頻度が減るので、電流駆動力は増大する。従って、図６（ａ）に示すようなチャネル形状は、デバイス性能向上に寄与する。
　なお、図６（ｂ）に示すように、（０-1１）面と（-1０-1）面からなる溝部Ｄが形成される場合でも、溝部Ｄはチャネル長方向に沿って形成されるため、チャネル長方向に流れる電流を阻害する要因とはならない。このため、図６（ｂ）に示すような溝部Ｄが形成されても殆ど問題とならない。
　また、III-Ｖ族材料としては、ＧａＰ，ＡｌＰ，ＧａＡｓ，ＡｌＡｓ，ＩｎＰ，ＩｎＡｓ，ＧａＳｂ，ＡｌＳｂ，ＩｎＳｂ，ＩｎＧａＡｓ，及びＩｎＧａＮＡｓからなるグループから選択することができる。
　次いで、図５（ｆ）に示すように、ゲート絶縁膜２４とゲート電極２５を形成することにより、前記図４に示す構造が完成することになる。
　ゲート絶縁膜２４としては、Ａｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 ，Ｔａ2Ｏ5 ，ＬａＡｌＯ，ＬａＡｌＳｉＯ，ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＬａＳｉＯＮ，ＨｆＡｌＳｉＯＮ，ＨｆＴａＳｉＯＮ，及びＨｆＬａＡｌＳｉＯＮからなるグループから選択することができる。ゲート絶縁膜２４の堆積方法としては、ＭＯＣＶＤ、ＡＬＤ、スパッタリング、及びそれらの組み合わせから選択することができる。ゲート絶縁膜２４の成膜後、プラズマ窒化により窒素を導入してもよい。
　ゲート電極２５としては、ＴｉＮ，Ａｌ，ＴｉＡｌ，ＴｉＡｌＮ，ＨｆＳｉ，ＨｆＣ，ＨｆＣＮ，ＴａＣ，ＴａＮ，Ｗ，ＷＮ，Ｍｏ，ＭｏＮからなるグループから選択することができる。ゲート電極２５の堆積方法としては、ＭＯＣＶＤ、ＡＬＤ、スパッタリング、及びそれらの組み合わせから選択することができる。また、堆積後適当温度熱処理により、凹部の金属充填率を向上させることができる。
　前記図５（ｆ）の工程でゲート絶縁膜２４を堆積する際、溝部の側面にもゲート絶縁膜２４が堆積される。このため、図７（ａ）に示すように、チャネル領域２３の両端にゲート電極２５の支配の及ばないオフセット領域が生じる場合がある。
　これを回避するためには、図５（ｄ）（ｅ）のIII-Ｖ族材料の気相成長工程に先立って、in-situ doped Ｓｉや in-situ doped III-Ｖ族をゲート絶縁膜２４の厚さ程度成長させることが有効である。それらの in-situ doped Ｓｉや in-situ doped III-Ｖ族はソース若しくはドレインの一部として機能する。この様子を、図７（ｂ）に示す。図中の２９が in-situ doped Ｓｉ層である。
　また別の方法として、図５（ｄ）（ｅ）のIII-Ｖ族材料の気相成長工程に先立って、ゲートの側壁をウェットエッチング等でゲート絶縁膜２４の厚さ程度エッチバックさせることも有効である。この様子を、図７（ｃ）に示す。側壁絶縁膜２６がエッチバックされているため、側壁絶縁膜２６の側面にゲート絶縁膜２４が形成されても、オフセットを回避することができる。
　図５（ｄ）（ｅ）の工程でIII-Ｖ族材料を成長させる際、成長したIII-Ｖ族構造の下面はＢＯＸ層と接している一方、その上面はそうなっていない。このことが原因で、III-Ｖ族の上部と下部で成長速度が異なり均質性が劣化する可能性もある。これを回避するためには、III-Ｖ族の成長に先立って、ＢＯＸ層を適当程度掘り込むことが有効である。この様子を、図８（ａ）（ｂ）に示す。
　図８（ａ）に示すように、前記図５（ｃ）の工程で、露出した埋め込み絶縁層１２を一定量だけエッチングし、ＢＯＸ掘り込み領域３４を形成する。その後、図８（ｂ）に示すように、III-Ｖ族半導体からなるチャネル領域２３を選択成長させる。この場合、III-Ｖ族の成長の過程においては、III-Ｖ族構造の上面と下面がより近い状況にあり、均質性の向上が期待できる。
　このように本実施形態では、基板表面と垂直方向の結晶方位が＜１１０＞であるＳｉからなるソース・ドレイン領域と、チャネル長方向が＜-1１１＞であるIII-Ｖ族からなるチャネル領域とを有するＭＩＳＦＥＴを、ダミーチャネル領域を除去する工程を経て、ソース端とドレイン端とに夫々現れた（-1１１）面と（１-1-1）面とをシード部としてIII-Ｖ族を横方向成長させることによって形成している。この構造と手法の効果として、III-Ｖ族半導体をチャネル領域に用いた高移動度チャネル材料ＭＩＳＦＥＴを、Ｓｉ基板上に高密度に且つ高品質に形成することを可能としている。次に、この効果を公知例との対比においてより具体的に説明する。
　（特許文献１）はチャネル領域にはIII-Ｖ族材料を、ソース／ドレイン領域にはＳｉＧｅを採用した構造を、また（特許文献２）は、チャネル領域にはＳｉよりも広いエネルギーバンドギャップ有する半導体材料を、ソース／ドレイン領域には不純物を含有したＳｉを採用した構造を開示しているが、ソース／ドレイン領域の結晶方位の規定については言及していない。これに対して、本実施形態の構造（図４）では、ソース領域とドレイン領域の基板表面に垂直方向の結晶方位は＜１１０＞、ソース領域とチャネル領域との界面に垂直方向は＜-1１１＞、ドレイン領域とチャネル領域との界面に垂直方向は＜１-1-1＞、という結晶面方位規定を定めている。
　この結晶面方位規定は、高品質なIII-Ｖ族チャネル部を形成するに際して、重要な役割がある。即ち、この結晶面方位規定を設定した場合にのみ、ダミーゲートを除去した後の凹部の両端にあたる向かい合うソース領域及びドレイン領域の端部が共に｛１１１｝面になる。本実施形態では、このソース／ドレイン領域の端部のＳｉ｛１１１｝をシード部として、III-Ｖ族を両端から選択的エピタキシャル成長させて、最終的に凹部をIII-Ｖ族で充填し、それをチャネル領域としている。そのように形成されたIII-Ｖのチャネル部は、高い結晶性、高い結晶配向性、高い平坦性、及びソース若しくはドレインとの界面が極めて急峻、というデバイス特性上好ましい特徴を有することができる。
　それ以外の結晶面方位を選択した場合、III-Ｖの優先成長方向である［１１１］方向とチャネル長方向とは一致せず、チャネル長方向とは異なった方向へのIII-Ｖ族の優先方向成長が起こる。このため、高い結晶配向性、及び高い平坦性を有するチャネル部の形成は困難である。また、III-Ｖ族を高品質にエピタキシャル成長させるにあたり｛１１１｝面はシード部として最も優位な面である。本実施形態の結晶面方位規定以外を選択した場合、ソース領域及びドレイン領域の端部が｛１１１｝面とならないため、高い結晶性を実現できない。また、面方位制御をしない場合、ソース領域端からIII-Ｖ族を結晶成長する際、界面において多数のマイクロファセットが形成され界面の急峻性が劣化し、ショートチャネル効果が劣化する。
　加えて、本実施形態の結晶面方位規定を設定することにより、(1)ソース領域からチャネル領域へのキャリア注入速度の増大、並びに (2)ソース領域、ドレイン領域、及びソース領域／チャネル領域の界面抵抗の低減、の二つの要因に起因して電流駆動力を増大できる。これは、図９に示すように、Ｓｉ（１１０）面内においては［１１１］方向の電子の伝導質量が他の方位のそれよりも小さくなるためである。高移動度チャネル材料ＭＩＳＦＥＴの場合、チャネル部自体の抵抗は小さく駆動電流を支配する割合が低いから、ソースからの注入速度の向上が特に重要となる。
　また、一般にゲート長（Ｌｇ）が微細になるほどチャネル部の抵抗は下がるから、駆動電流は寄生抵抗やソースからのキャリアの注入速度により影響を受けるようになる。それらの影響は、Ｌｇが１５０ｎｍ以下で顕在化し、５０ｎｍ以下で特に顕著になる。そのため、本実施形態の結晶面方位規定の設定は、Ｌｇが１５０ｎｍ以下の高移動度チャネル材料ＭＩＳＦＥＴに対して特に有効であり、Ｌｇが５０ｎｍ以下の場合は更にその効果が大きい。
　なお、ソース領域、ドレイン領域、及びそれらのチャネル領域との界面の結晶方位は、ＭＩＳＦＥＴより該当部分をＦＩＢ（Focused Ion Beem）によるピックアップ法で切り出し、断面を高分解能透過電子顕微鏡（ＨＲＴＥＭ）で撮像するか、若しくは透過電子回折法（Transmission Electron Diffraction：ＴＥＤ）により分析すれば、明らかにすることができる。
　（非特許文献１）と本実施形態の形成方法では、共にＳｉ｛１１１｝面をシード部としたIII-Ｖ族の結晶成長を含む。ここで、（非特許文献１）はＳｉＯ2 開口部のＳｉ（１１１）面をシード部とした横方向成長を利用しているため、シード部に相当する面積のペナルティが不可避である。これに対して、本実施形態の形成方法においては、（-1１１）面からなるソース領域端部と（１-1-1）面からなるドレイン領域端部がシード部として機能するために、付加的な面積のペナルティが存在しない。この結果、面積ペナルティなくＳｉ｛１１１｝をシード部とした高移動度チャネル材料の高品質結晶成長が可能となる。
　本実施形態の形成方法（図５（ａ）～（ｆ））においては、ソースとドレインの高温活性化アニールの後に、チャネル領域、ゲート絶縁膜、ゲート電極の積層構造の形成がなされる。これを、チャネル・ラスト（Channel-last）プロセスと呼ぶ。ゲート積層部への高温熱負荷は、高移動度材料チャネル／ゲート絶縁膜、ゲート絶縁膜／ゲート電極の両界面の特性を著しく劣化させる。しかし、チャネル・ラスト－プロセスを用いることにより、これを回避することができる。
　一方、（非特許文献１）の形成方法はチャネル・ファースト（Channel-fist）プロセスであり、ゲート積層部への高温熱負荷を回避できない。また、（特許文献２）は第１の実施形態の形成方法と同じくチャネル・ラスト－プロセスであるが、結晶面方位規定がなく、Ｓｉ｛１１１｝面をシード部として使用できないため、高移動度チャネル材料の高品質結晶成長が不可能である。
　つまり、本実施形態の形成方法は、限定された結晶面方位規定を設けた構造とすることにより、高温熱負荷回避可能なチャネル・ラスト－プロセスで、面積ペナルティなく、Ｓｉ｛１１１｝をシード部とした高品質結晶成長による、高移動度材料のチャネル領域形成を可能としている。
　（第２の実施形態）
　本発明の第２の実施形態では、チャネル領域２３がＧｅからなることを除いて第１の実施形態と同じ構造のＭＩＳＦＥＴを、Ｇｅチャネル領域の形成方法を除いて第１の実施形態と同じ形成方法により形成する。即ち、基板面に垂直方向の結晶方位が＜１１０＞であるＳｉからなるソース／ドレイン領域２１，２２と、チャネル長方向が＜-1１１＞であるＧｅからなるチャネル領域２３を有するＭＩＳＦＥＴを、ダミーチャネル領域を除去する工程を経て、ソース端とドレイン端とに夫々現れた（-1１１）面と（１-1-1）面とをシード部としてＧｅを横方向成長させることによって形成する。
　Ｇｅは、ホール移動度がＳｉの約４倍あり、特にｐ型ＭＩＳＦＥＴの高移動度チャネル材料として有望である。しかし、Ｇｅチャネル領域とソース／ドレイン領域との界面及び、Ｇｅチャネル領域とゲート絶縁膜界面が高温熱負荷に弱いことが問題であった。
　これに対して本実施形態では、チャネル・ラスト－プロセスであるため、高温熱負荷を回避することができる。加えて、面積ペナルティなくＳｉ｛１１１｝をシード部としたＧｅの高品質結晶成長を実施できる。従って本実施形態によれば、ＧｅチャネルＭＩＳＦＥＴをＳｉ基板上に高密度に、高品質に形成することが可能となる。
　（第３の実施形態）
　図１０は、本発明の第３の実施形態に係わるＭＩＳＦＥＴの素子構造を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図１０中の４１，５１～５７は、図４中の１１，２１～２７に対応している。
　本実施形態が先に説明した第１の実施形態と異なる点は、ＳＯＩ基板の代わりにバルク基板を用いたことにある。
　Ｓｉ基板４１上に、ＳＴＩ（Shallow trench isolation）４５により素子分離されて、ＭＩＳＦＥＴが形成されている。ソース領域５１とドレイン領域５２はＳｉから形成され、それらの基板表面に垂直方向の結晶方位は＜１１０＞である。ソース／ドレイン領域５１，５２により挟まれたチャネル領域５３はIII-Ｖ族材料から形成される。ソース領域５１とチャネル領域５３との界面の垂直方向は＜-1１１＞であり、ドレイン領域５２とチャネル領域５３との界面の垂直方向は＜１-1-1＞である。ゲート絶縁膜５４とゲート電極５５を合わせたゲートスタックの側面には側壁絶縁膜５６が形成されている。また、ＭＩＳＦＥＴは層間絶縁膜５７に覆われている。
　図１１は、図１０のＭＩＳＦＥＴの製造工程を示す断面図である。基板が異なるだけで、基本的には第１の実施形態で説明した図５（ａ）～（ｆ）と同様の工程で作製される。
　まず、図１１（ａ）に示すように、上面が（１１０）面であるＳｉ基板４１を用意する。
　次いで、図１１（ｂ）に示すように、ＳＴＩ４５による素子分離を実施した後、チャネル長方向が＜-1１１＞となる方位で、通常のゲート・ファースト－プロセスでＭＩＳＦＥＴを形成する。具体的には、第１の実施形態と同様に、ダミーゲート絶縁膜６１とダミーゲート電極６２をゲートパターンに形成した後、不純物を高濃度に注入してソース領域５１とドレイン領域５２を形成し、さらに側壁絶縁膜５６及び層間絶縁膜５７を堆積させる。
　この段階では、ダミーチャネル領域はＳｉから形成される。また、ダミーチャネル領域の上部には、ダミーゲート絶縁膜６１とダミーゲート電極６２とが形成されている。ソース領域５１とドレイン領域５２は高濃度にドーピングされたＳｉから形成される。
　次いで、図１１（ｃ）に示すように、ダミーゲート電極６２、ダミーゲート絶縁膜６１を除去した後、チャネル部のＳｉを適当量掘り込む。この結果、ソース領域端部とドレイン領域端部とに夫々（-1１１）面と（１-1-1）面が露出する。一方、Ｓｉを掘り込んだ部分の底面は、（１１０）面からなる。
　次いで、図１１（ｄ）（ｅ）に示すように、第１の実施形態と同様に、III-Ｖ族材料を（-1１１）面からなるソース領域端部と（１-1-1）面からなるドレイン領域端部に選択的に成長させ、チャネル領域５３を形成する。III-Ｖ族が［１１１］優先方向成長する気相成長条件を選ぶことにより、横方向成長が可能となる。
　次いで、図１１（ｆ）に示すように、第１の実施形態同様に、ゲート絶縁膜５４とゲート電極５５を形成する。
　このように本実施形態では、バルク基板を用いて第１の実施形態と同様に、高移動度チャネル材料ＭＩＳＦＥＴをＳｉ基板上に高密度に形成することができる。しかも、ＳＯＩ基板を使用する場合と比較して低コストである通常のバルクＳｉ基板を使用可能であるため、製造コストを低減することが可能となる。
（第４の実施形態）
　図１２は、本発明の第４の実施形態に係わるＦｉｎ型ＭＩＳＦＥＴの素子構造を示す斜視図である。なお、図１２中の７１～７３，８１～８７は、図４中の１１～１３，２１～２７に対応している。
　本実施形態では、支持基板として、Ｓｉ基板７１上に埋め込み絶縁層（ＢＯＸ）７２を形成し、その上にＳｉ層（ＳＯＩ層）７３を形成したＳＯＩ基板が用いられる。そして、このＳＯＩ基板のＳｉ層７３を薄壁状に加工することにより形成されたソース領域８１及びドレイン領域８２、更にチャネル領域８３，ゲート絶縁膜８４，及びゲート電極８５を有するＦｉｎ型ＭＩＳＦＥＴが形成されている。
　ソース領域８１とドレイン領域８２はＳｉから形成され、それらの基板表面と垂直方向の結晶方位は＜１１０＞である。ソース領域８１，８２により挟まれたチャネル領域８３はIII-Ｖ族材料から形成される。ソース領域８１とチャネル領域８３との界面に垂直方向は＜-1１１＞であり、ドレイン領域８２とチャネル領域８３との界面に垂直方向は＜１-1-1＞である。チャネル領域８３の周囲には、ゲート絶縁膜８４が覆っており、されにその外周をゲート電極８５が覆っている。ゲート絶縁膜８４とゲート電極８５とを合わせたゲートスタックの側面には側壁絶縁膜８６が形成されている。またＦｉｎ型ＭＩＳＦＥＴは層間絶縁膜８７に覆われている。
　次に、本実施形態のＦｉｎ型ＦＥＴの製造方法を、図１３（ａ）～（ｃ）を参照して説明する。
　まず、図１３（ａ）に示すように、上面が（１１０）面であるＳＯＩ層を有する基板を用意し、チャネル長方向が＜-1１１＞となる方位で、通常のゲート・ファースト－プロセスでＦｉｎ型ＭＩＳＦＥＴを形成する。この段階では、チャネル領域はＳｉから形成される。これをダミーチャネル領域と呼ぶ。また、ダミーチャネル領域の上部には、ダミーゲート絶縁膜９１とダミーゲート電極９２とが形成されている。ソース領域８１とドレイン領域８２は高濃度にドーピングされたＳｉから形成される。
　次いで、図１３（ｂ）に示すように、側壁絶縁膜８６と層間絶縁膜８７（図示せず）を形成した後、これらの絶縁膜をマスクに用いて、ダミーゲート電極９２、ダミーゲート絶縁膜９１、及びダミーチャネル領域を除去する。この結果、ソース領域８１の端部とドレイン領域８２の端部とに夫々（-1１１）面と（１-1-1）面が露出する。
　次いで、図１３（ｃ）に示すように、III-Ｖ族材料を（-1１１）面からなるソース領域端部と（１-1-1）面からなるドレイン領域端部に選択的に成長させ、チャネル領域８３を形成する。III-Ｖ族が［１１１］優先方向成長する気相成長条件を選ぶことにより、横方向成長が可能となる。その後、ゲート絶縁膜８４とゲート電極８５を形成することによって、前記図１２に示す構造が得られる。
　図１３（ｃ）では、III-Ｖ族チャネル領域は直方体形状をしているが、図１と同様に六角柱形状になる場合もある。本発明の範囲は、この場合も含む。
　また、本実施形態を更に進めてゲートオールアラウンド型ＭＩＳＦＥＴを作製することもできる。
　図１３（ｂ）のダミーチャネル領域の除去工程に続いて、ＢＯＸ－ＳｉＯ2 層７２を一定量だけ掘り込む工程を実施する。例えば、埋め込み絶縁層７２を２０～３０ｎｍ程度掘り込む。その後、図１３（ｃ）のIII-Ｖ族結晶成長に続き、high-k 絶縁膜とメタルゲートをＭＯＣＶＤやＡＬＤ法により形成する。例えば、ＨｆＳｉＯをＭＯＣＶＤで形成し、続いてプラズマ窒化によりＮを導入することで、３ｎｍのＨｆＳｉＯＮを形成する。その後、７ｎｍ程度のＴｉＮ若しくはＨｆＣ，ＴａＣをＣＶＤ法により形成する。最後に、ゲート電極部にＡｌやＴｉＡｌを堆積させ、５５０℃程度の熱処理を加える。熱処理を加えることにより、ＡｌやＴｉＡｌを融解させることで、空間充填率を上げることができる。
　以上の工程で、図１４に示すように、チャネル長方向に垂直な断面が六角形で、チャネル領域８３の周囲全面にゲート絶縁膜８４を介してゲート電極８５を形成したゲートオールアラウンド型ＭＩＳＦＥＴを形成することができる。
　ゲートオールアラウンド型ＭＩＳＦＥＴは、細線型チャネルの表面全てをゲート絶縁膜とゲート電極とが覆う構造であるため、ゲート電極がチャネルの電子状態を制御するその支配力が極めて強く、短チャネル効果に強いことが特徴である。
　このようにして、ショートチャネル効果耐性を高めたゲートオールアラウンド型の高移動度チャネル材料ＭＩＳＦＥＴを、（１）チャネル部の結晶性及び結晶配向性が高い、（２）チャネル／絶縁膜界面の平坦性が高い、というデバイス特性上好ましい特徴を有して、形成することができる。従って本実施形態によれば、ショートチャネル効果耐性を高めたＦｉｎ型の高移動度チャネル材料ＭＩＳＦＥＴ、又はショートチャネル効果耐性を更に高めたゲートオールアラウンド型の高移動度チャネル材料ＭＩＳＦＥＴ、の高密度形成及びＳｉ基板上形成が可能となる。
　なお、本実施形態ではＳＯＩ基板を用いているが、バルクＳｉ基板上にＦｉｎ型ＭＩＳＦＥＴ又はゲートオールアラウンド型ＭＩＳＦＥＴを形成することも可能である。
　（変形例）
　以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。即ち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
　また、前述した各具体例は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
　１…ＳｉＯ2 膜
　２…ＳｉＯ2 開口領域
　３…III-Ｖ族半導体
　１０…ＳＯＩ基板（支持基板）
　１１，４１，７１…Ｓｉ基板
　１２，７２…埋め込み絶縁膜（ＢＯＸ）
　１３，７３…Ｓｉ層（ＳＯＩ層）
　５，２１，５１，８１…ソース領域
　６，２２，５２，８２…ドレイン領域
　２３，５３，８３…チャネル領域
　２４，５４，８４…ゲート絶縁膜
　２５，５５，８５…ゲート電極
　２６，５６，８６…側壁絶縁膜
　２７，５７，８７…層間絶縁膜
　２９… in-situ doped Ｓｉ層
　３１，６１，９１…ダミーゲート絶縁膜
　３２，６２，９２…ダミーゲート電極
　３３…溝部
　３４…ＢＯＸ掘り込み領域

Claims (7)

  1. 　表面と垂直方向な結晶方位が［１１０］方向のＳｉ1-x Ｇｅx（０≦ｘ＜０．５）を表面部に有する支持基板の表面部上に、ゲート長方向が前記［１１０］方向と直交する［１１１］方向となるようにダミーゲートを形成する工程と、
    　前記ダミーゲートをマスクに用いて前記基板の表面部にソース／ドレイン領域を形成する工程と、
    　前記ソース／ドレイン領域の形成後に、前記ダミーゲートの側部に絶縁膜を埋め込み形成する工程と、
    　前記絶縁膜をマスクに用いて前記ダミーゲートをエッチングし、更に前記ソース／ドレイン領域間の前記基板の表面部をエッチングする工程と、
    　前記基板の表面部のエッチングにより露出した前記ソース／ドレイン領域の端部をシードとして用い、前記ソース／ドレイン領域間にIII-Ｖ族半導体又はＧｅからなるチャネル領域を成長する工程と、
    　前記チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記チャネル領域を成長する前に、前記露出した前記ソース／ドレイン領域の端部に対し、｛１１１｝面のエッチングレートが他の面よりも遅い異方性ウェットエッチング、又はＨ2 雰囲気中の高温熱処理を用いて、｛１１１｝面を平滑化することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 　前記支持基板は、埋め込み絶縁膜上に前記Ｓｉ1-x Ｇｅx からなる半導体層が形成されたＳＯＩ基板であり、前記基板の表面部のエッチング時に、前記半導体層だけでなく、前記埋め込み絶縁膜の一部をエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 　前記チャネル領域の周囲全面に前記ゲート絶縁膜を介して前記ゲート電極を形成することを特徴とする請求項３記載の半導体装置の製造方法。
  5. 　支持基板の表面部に、表面と垂直方向な結晶方位が［１１０］方向のＳｉ1-x Ｇｅx（ｘ＜０．５）からなり、前記［１１０］方向と直交する［１１１］方向に離間して設けられ、且つチャネル長方向の側面の面方位が前記［１１０］方向と直交する｛１１１｝面に形成されたソース／ドレイン領域と、
    　前記ソース／ドレイン領域間に設けられた、III-Ｖ族半導体又はＧｅからなるチャネル領域と、
    　前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
    　を具備したことを特徴とする半導体装置。
  6. 　前記チャネル領域のチャネル長方向と垂直な断面の形状が｛１１０｝面からなる多角形であることを特徴とする請求項５に記載の半導体装置。 
  7. 　前記チャネル領域のチャネル長方向の長さが１５０ｎｍ以下であることを特徴とする請求項５に記載の半導体装置。
PCT/JP2009/062463 2009-07-08 2009-07-08 半導体装置及びその製造方法 WO2011004474A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020117031180A KR101354844B1 (ko) 2009-07-08 2009-07-08 반도체 장치 및 그의 제조 방법
PCT/JP2009/062463 WO2011004474A1 (ja) 2009-07-08 2009-07-08 半導体装置及びその製造方法
JP2011521740A JP5355692B2 (ja) 2009-07-08 2009-07-08 半導体装置及びその製造方法
CN200980160136.6A CN102473642B (zh) 2009-07-08 2009-07-08 半导体装置及其制造方法
US13/344,107 US8653560B2 (en) 2009-07-08 2012-01-05 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/062463 WO2011004474A1 (ja) 2009-07-08 2009-07-08 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/344,107 Continuation US8653560B2 (en) 2009-07-08 2012-01-05 Semiconductor device and fabrication method thereof

Publications (1)

Publication Number Publication Date
WO2011004474A1 true WO2011004474A1 (ja) 2011-01-13

Family

ID=43428913

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/062463 WO2011004474A1 (ja) 2009-07-08 2009-07-08 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US8653560B2 (ja)
JP (1) JP5355692B2 (ja)
KR (1) KR101354844B1 (ja)
CN (1) CN102473642B (ja)
WO (1) WO2011004474A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026336A (ja) * 2011-07-19 2013-02-04 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9224840B2 (en) * 2012-07-10 2015-12-29 GlobalFoundries, Inc. Replacement gate FinFET structures with high mobility channel
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
CN103839816B (zh) * 2012-11-25 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
WO2014209393A1 (en) * 2013-06-28 2014-12-31 Intel Corporation NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY
KR102224850B1 (ko) * 2013-10-07 2021-03-08 삼성전자주식회사 온도측정용 전극을 구비하는 반도체 소자
US10403498B2 (en) * 2013-10-31 2019-09-03 National University Corporation Hakkaido University Group III-V compound semiconductor nanowire, field effect transistor, and switching element
KR101603508B1 (ko) * 2014-02-11 2016-03-15 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법
US9590037B2 (en) 2014-03-19 2017-03-07 International Business Machines Corporation p-FET with strained silicon-germanium channel
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9337196B2 (en) 2014-09-29 2016-05-10 International Business Machines Corporation III-V FinFET CMOS with III-V and germanium-containing channel closely spaced
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
EP3182459A1 (en) * 2015-12-15 2017-06-21 IMEC vzw Method of producing a pre-patterned structure for growing vertical nanostructures
US10580900B2 (en) 2018-01-19 2020-03-03 International Business Machines Corporation Nanosheet channel post replacement gate process
US10868137B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10431686B1 (en) * 2018-09-10 2019-10-01 Qualcomm Incorporated Integrated circuit (IC) employing a channel structure layout having an active semiconductor channel structure(s) and an isolated neighboring dummy semiconductor channel structure(s) for increased uniformity

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327926A (ja) * 2003-04-28 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2007509503A (ja) * 2003-10-20 2007-04-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造および半導体構造を製造する方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04335538A (ja) * 1991-05-10 1992-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100301461B1 (ko) 1998-08-01 2001-11-22 윤상보 질화붕소분말을이형제로이용한세라믹스의성형방법
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6730987B2 (en) * 2001-09-10 2004-05-04 Showa Denko K.K. Compound semiconductor device, production method thereof, light-emitting device and transistor
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7462526B2 (en) * 2003-11-18 2008-12-09 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
JP4473710B2 (ja) * 2003-12-05 2010-06-02 株式会社東芝 半導体装置
US7482214B2 (en) * 2003-12-30 2009-01-27 Texas Instruments Incorporated Transistor design and layout for performance improvement with strain
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7160769B2 (en) * 2004-10-20 2007-01-09 Freescale Semiconductor, Inc. Channel orientation to enhance transistor performance
US7091078B2 (en) * 2004-11-17 2006-08-15 International Business Machines Corporation Selection of optimal quantization direction for given transport direction in a semiconductor device
US7598545B2 (en) * 2005-04-21 2009-10-06 International Business Machines Corporation Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled CMOS devices
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7291539B2 (en) * 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US20090302349A1 (en) * 2005-06-15 2009-12-10 Industrial Technology Research Institute Strained germanium field effect transistor and method of fabricating the same
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US7436006B2 (en) * 2006-05-19 2008-10-14 International Business Machines Corporation Hybrid strained orientated substrates and devices
US7439110B2 (en) * 2006-05-19 2008-10-21 International Business Machines Corporation Strained HOT (hybrid orientation technology) MOSFETs
US7582516B2 (en) * 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
JP2008004776A (ja) * 2006-06-22 2008-01-10 Toshiba Corp 半導体装置およびその製造方法
JP2008016475A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置
EP1936696A1 (en) 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof
JP2008227026A (ja) * 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
US20090050972A1 (en) * 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090065816A1 (en) * 2007-09-11 2009-03-12 Applied Materials, Inc. Modulating the stress of poly-crystaline silicon films and surrounding layers through the use of dopants and multi-layer silicon films with controlled crystal structure
US7892908B2 (en) * 2007-12-24 2011-02-22 Texas Instruments Incorporated Integration scheme for changing crystal orientation in hybrid orientation technology (HOT) using direct silicon bonded (DSB) substrates
US7943451B2 (en) * 2007-12-24 2011-05-17 Texas Instruments Incorporated Integration scheme for reducing border region morphology in hybrid orientation technology (HOT) using direct silicon bonded (DSB) substrates
US20090173967A1 (en) * 2008-01-04 2009-07-09 International Business Machines Corporation Strained-channel fet comprising twist-bonded semiconductor layer
US7829401B2 (en) * 2008-05-15 2010-11-09 Advanced Micro Devices, Inc. MOSFET with asymmetrical extension implant
US20090289280A1 (en) * 2008-05-22 2009-11-26 Da Zhang Method for Making Transistors and the Device Thereof
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8212336B2 (en) * 2008-09-15 2012-07-03 Acorn Technologies, Inc. Field effect transistor source or drain with a multi-facet surface
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
JP4875115B2 (ja) * 2009-03-05 2012-02-15 株式会社東芝 半導体素子及び半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327926A (ja) * 2003-04-28 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2007509503A (ja) * 2003-10-20 2007-04-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造および半導体構造を製造する方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026336A (ja) * 2011-07-19 2013-02-04 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP5355692B2 (ja) 2013-11-27
US8653560B2 (en) 2014-02-18
KR101354844B1 (ko) 2014-01-22
CN102473642B (zh) 2014-11-12
CN102473642A (zh) 2012-05-23
KR20120014220A (ko) 2012-02-16
US20120139007A1 (en) 2012-06-07
JPWO2011004474A1 (ja) 2012-12-13

Similar Documents

Publication Publication Date Title
JP5355692B2 (ja) 半導体装置及びその製造方法
TWI714020B (zh) 半導體結構及其製作方法
TWI702657B (zh) 鰭狀場效電晶體裝置與其形成方法
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US9373704B2 (en) Multiple-gate semiconductor device and method
JP5431372B2 (ja) 半導体装置およびその製造方法
TWI496291B (zh) 半導體元件及其形成方法
US10411120B2 (en) Self-aligned inner-spacer replacement process using implantation
CN109427672A (zh) 半导体器件的制造方法及半导体器件
TWI643345B (zh) 用於非平面電晶體之鎢閘極技術（四）
US20090001415A1 (en) Multi-gate transistor with strained body
TW201220494A (en) Non-planar quantum well device having interfacial layer and method of forming same
US9608115B2 (en) FinFET having buffer layer between channel and substrate
KR20110050713A (ko) 변형 반도체 디바이스용 구배진 하이 게르마늄 화합물 박막
JP2009032955A (ja) 半導体装置、およびその製造方法
US9954077B2 (en) Apparatus and method for multiple gate transistors
US11316046B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
CN110957273A (zh) 制造半导体装置的方法及全绕栅极场效晶体管
TW202141581A (zh) 半導體元件及其製造方法
US7678675B2 (en) Structure and method for a triple-gate transistor with reverse STI
JP4875038B2 (ja) 半導体装置およびその製造方法
JP2012186439A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980160136.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09847077

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011521740

Country of ref document: JP

ENP Entry into the national phase

Ref document number: 20117031180

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09847077

Country of ref document: EP

Kind code of ref document: A1