WO2010097847A1 - プロセッサ装置、マルチスレッドプロセッサ装置 - Google Patents

プロセッサ装置、マルチスレッドプロセッサ装置 Download PDF

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WO2010097847A1
WO2010097847A1 PCT/JP2009/003857 JP2009003857W WO2010097847A1 WO 2010097847 A1 WO2010097847 A1 WO 2010097847A1 JP 2009003857 W JP2009003857 W JP 2009003857W WO 2010097847 A1 WO2010097847 A1 WO 2010097847A1
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WO
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processor
context data
hardware resource
unit
determination unit
Prior art date
Application number
PCT/JP2009/003857
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Inventor
山本崇夫
尾崎伸治
掛田雅英
中島雅逸
Original Assignee
パナソニック株式会社
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Publication date
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Priority to JP2011501354A priority patent/JP5433676B2/ja
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/461—Saving or restoring of program or task context
    • G06F9/462—Saving or restoring of program or task context with multiple register sets
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers
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    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Definitions

  • the present invention relates to a processor device and a multi-thread processor device having a plurality of processors that execute while switching programs of the processor device, and more particularly to a processor device and a multi-thread processor device that share hardware resources among a plurality of processors.
  • a multi-thread processor is known as a processor for realizing high performance (for example, see Patent Document 1).
  • This multi-thread processor can improve processing efficiency by simultaneously executing a plurality of threads.
  • the multi-thread processor can share resources in the execution of a plurality of threads, the area efficiency of the processor can be improved as compared with the case where a plurality of processors are provided independently.
  • such a processor performs control-related host processing that does not require real-time processing and media processing such as moving image compression and expansion processing that requires real-time processing.
  • the integrated circuit for video / audio processing described in Patent Document 2 includes a microcomputer block that performs host processing and a media processing block that performs media processing.
  • lazy context switch Lazy context switch
  • FPU floating point number processing unit
  • the above method attempts to reduce the overhead of saving and restoring the FPU context.
  • JP 2006-302261 International Publication No. 2005/096168 JP 2003-271399 A JP 2008-123045 A JP 2004-246862 A
  • a processor device includes a plurality of processors that execute a plurality of programs while switching, and one or more processors that have a register that holds data and supplement the instruction execution of the plurality of processors.
  • a memory that stores extended context data that is a copy of register data in the hardware resource for each program including a hardware resource and a predetermined instruction that uses the hardware resource among the plurality of programs; and the hardware There is a possibility that the extended context data of the program currently being executed may be held in the hardware resource, and a control unit that controls saving and returning of extended context data between the resource and the memory
  • a first determination unit for determining whether or not the extended context data in the hardware resource A second determination unit that determines whether or not the processor belongs to a processor that has attempted to execute the predetermined instruction, the first determination unit determines that the possibility exists, and an extension in the hardware resource When the second determination unit determines that the context data belongs to the processor that has attempted to execute the predetermined instruction, the hardware resource does not perform the saving and restoring of
  • each hardware resource can be shared by a plurality of processors.
  • any hardware resource can be used by any processor. Therefore, the use efficiency of hardware resources can be improved. Since it is not necessary to provide hardware resources for each processor, it is sufficient to provide the minimum necessary number of hardware resources according to the required processing performance, and the circuit scale can be reduced or optimized.
  • control unit saves the extended context data from the hardware resource to the memory according to the determination results of the first determination unit and the second determination unit, and the context belonging to the same processor as the saved extended context data
  • a second transfer unit that restores the extended context data belonging to.
  • the hardware resource may be an extended arithmetic unit that executes an extended instruction that cannot be executed by the plurality of processors, and the predetermined instruction may be the extended instruction.
  • an extended arithmetic unit such as an FPU or a hardware accelerator can be efficiently shared by a plurality of processors, and saving and restoring of extended context data can be minimized.
  • the first determination unit includes a data determination unit provided in each of the plurality of processors, and each data determination unit attempts to execute the predetermined instruction in the program by the processor corresponding to the data determination unit.
  • the second determination unit A processor determination unit provided in each of the plurality of processors, wherein each of the processor determination units determines whether or not the extended context data in the hardware resource belongs to a processor that has attempted to execute the predetermined instruction. May be.
  • the hardware resource holds the extended context data of the currently executing program (that is, the program that issued the predetermined instruction). Can use hardware resources without affecting other processors.
  • each of the plurality of processors has a status register, and a copy of the data of each status register is included in the context data for each program.
  • Each status register is currently being executed for each hardware resource.
  • First state information indicating whether or not there is a possibility that the extended context data of the program is held in the hardware resource, and the extended context held in the hardware resource for each hardware resource.
  • Second state information indicating a processor corresponding to data, and each data determination unit determines whether the first state information is true or false when the corresponding processor attempts to execute the predetermined instruction in the program.
  • Each processor determination unit including a first determination circuit that generates a first exception interrupt signal when it is determined to be false.
  • the hardware resource determines that the second determination circuit matches, the hardware resource operates immediately according to the predetermined instruction without waiting for the saving and restoring of the extended context data You may do that.
  • the data determination unit and the processor determination unit are configured by hardware (first determination circuit and second determination circuit), a program in which hardware resources are currently being executed (that is, a program that has issued a predetermined instruction) If the extended context data is held, hardware resources can be used at high speed without affecting other processors.
  • the first transfer unit includes a save / restore unit provided for each processor, and each save / restore unit extends from the hardware resource to the memory when the first exception interrupt signal is generated. Saving the data, returning the extended context data of the processor that has attempted to execute the predetermined instruction from the memory to the hardware resource, the plurality of processors including a first processor and a second processor; The first processor executes a first operating system to execute a plurality of programs by time division multiplexing, and the second processor executes a second operating system different from the first operating system.
  • a plurality of programs are executed by time division multiplexing, and the program in the first processor
  • the evacuation / recovery unit is activated by the first operating system when the first determination circuit in the first processor generates the first exception interrupt signal, and the evacuation / recovery unit in the second processor.
  • the unit may be activated by a second operating system when the first determination circuit in the second processor generates the first exception interrupt signal.
  • hardware resources can be shared between processors that execute different operating systems (hereinafter abbreviated as OS).
  • OS operating systems
  • the extended context data can be switched efficiently in the OS without affecting other OSs.
  • At least one of the plurality of processors executes a third operating system that manages the first operating system and the second operating system
  • the second transfer unit is any one of When the second determination circuit generates the second exception interrupt signal, it may be activated by a third operating system.
  • hardware resources can be shared between processors that execute different operating systems (hereinafter abbreviated as OS).
  • OS operating systems
  • the extended context data is switched under the management of the third OS.
  • the switching of the extended context data is concealed for the program on any processor, so that the conventional program can be easily used.
  • the third operating system when any one of the second determination circuits generates the second exception interrupt signal, the third operating system, when the hardware resource is executing a predetermined instruction of another processor, The second transfer unit may be activated after waiting for the hardware resource to be released and securing the hardware resource.
  • the second transfer unit executes the predetermined instruction from the memory to the hardware resource from the start of the operation of saving the extended context data corresponding to the other processor from the hardware resource to the memory. Up to the improvement of the operation for restoring the extended context data of the processor may be performed atomically.
  • each processor may further include a clear circuit that clears the second state information corresponding to the processor when the processor transitions to a stopped state, a waiting state, or a sleep state.
  • the hardware resources used by the processor can be released by the clear circuit and are shared by a plurality of processors. Improve the efficiency of using hardware resources.
  • each state register holds third state information indicating whether or not to lock the second state information, and the third operating system indicates that the third state information locks the second state information.
  • clearing clearing of the second state information by the clear circuit may be prohibited.
  • the programmer sets the third state information to “locked” when the processor that uses the hardware resource is fixed or when the processor uses the hardware resource with priority.
  • the hardware resources can be kept occupied by the processor, and wasteful expansion context data can be saved and restored.
  • the processor device of the present invention includes a multi-thread processor including a plurality of virtual processors that switch a plurality of programs by simultaneously executing a plurality of threads, and a register that holds data.
  • a multi-thread processor including a plurality of virtual processors that switch a plurality of programs by simultaneously executing a plurality of threads, and a register that holds data.
  • extended context data For each program including one or more hardware resources that complement execution and a predetermined instruction that uses the hardware resources among the plurality of programs, extended context data that is a copy of register data in the hardware resources
  • a second determination unit that determines whether or not the extended context data in the hardware resource belongs to a processor that has attempted to execute the predetermined instruction. If there is the possibility, the first determination unit And when the second determination unit determines that the extended context data in the hardware resource belongs to the processor that has attempted to execute the predetermined instruction, the control unit saves the extended context data and The hardware resource may be configured to execute the predetermined instruction without performing restoration.
  • This configuration has the same effect as described above.
  • control unit saves the extended context data from the hardware resource to the memory according to the determination results of the first determination unit and the second determination unit, and the context belonging to the same processor as the saved extended context data
  • a first transfer unit that restores data, and a processor different from the saved extended context data that saves the extended context data from the hardware resource to the memory according to the determination results of the first determination unit and the second determination unit It is good also as a structure provided with the 2nd transfer part which resets the extended context data which belong to.
  • each of the plurality of virtual processors corresponds to at least one thread
  • the multi-thread processor is decoded by a plurality of instruction preparation units that fetch and decode instructions of a thread, and the plurality of instruction preparation units.
  • An execution unit that simultaneously executes one or more instructions corresponding to one or more threads, and a status register provided for each instruction preparation unit, wherein the control unit is provided for each instruction preparation unit.
  • Each status register is an extension of the currently executing virtual processor for each hardware resource.
  • Second state information indicating a virtual processor to be executed
  • the multi-thread processor further includes an instruction preparation unit in which the thread has been replaced when the virtual processor being executed is no longer being executed due to the thread replacement. It is good also as a structure provided with the clear circuit which clears the 2nd status information of a status register.
  • the first determination unit includes a data determination unit provided in each of the plurality of instruction preparation units, and each of the data determination units attempts to execute the predetermined instruction by a thread of the corresponding instruction preparation unit.
  • the second determination unit includes a processor determination unit provided in each of the plurality of instruction preparation units, and each of the processor determination units determines that the data determination unit in the corresponding instruction preparation unit is false Determining whether or not the corresponding virtual processor of the instruction preparation unit and the virtual processor indicated by the second state information match, and generating a second exception interrupt signal when determined to be false
  • the multi-thread processor further executes a second exception interrupt process activated by a second exception interrupt signal from the processor determination unit as a function of an operating system, and the operating system includes the hardware
  • the operating system belongs to an instruction preparation unit other than an instruction preparation unit to which the virtual processor that generated the second exception interrupt signal belongs.
  • the state register in the instruction preparation unit that has generated the second exception interrupt signal has first state information indicating true; Second state information indicating the virtual processor that generated the exception interrupt signal of
  • the wait process is executed. It is good also as a structure.
  • hardware resources for example, an extended arithmetic unit such as an FPU or a hardware accelerator
  • any hardware resource can be used by any processor. Therefore, the use efficiency of hardware resources can be improved. Since it is not necessary to provide hardware resources for each processor, it is sufficient to provide the minimum necessary number of hardware resources according to the required processing performance, and the circuit scale can be reduced or optimized.
  • FIG. 1 is a block diagram illustrating a configuration of a processor device according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of first to third state information in the state register unit according to the first embodiment.
  • FIG. 3 is an explanatory diagram of an operating system in the processor device according to the first embodiment.
  • FIG. 4 is a flowchart illustrating the hardware resource switching operation according to the first embodiment.
  • FIG. 5 is a diagram illustrating an example of data managed by the third OS according to the first embodiment.
  • FIG. 6 is a detailed flowchart showing the hardware resource switching operation in the first embodiment.
  • FIG. 7 is a block diagram illustrating a configuration of a processor system according to the second embodiment.
  • FIG. 8 is a block diagram illustrating a configuration of a processor block according to the second embodiment.
  • FIG. 1 is a block diagram illustrating a configuration of a processor device according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of first to third state information in the state register unit
  • FIG. 9 is a diagram illustrating a configuration of a context according to the second embodiment.
  • FIG. 10 is a diagram illustrating management of the logical address space according to the second embodiment.
  • FIG. 11 is a diagram illustrating a configuration of an address management table according to the second embodiment.
  • FIG. 12 is a diagram illustrating a correspondence relationship of logical addresses in the second embodiment.
  • FIG. 13 is a diagram illustrating a configuration of an entry designation register according to the second embodiment.
  • FIG. 14 is a diagram showing entry allocation processing by the TLB according to the second embodiment.
  • FIG. 15 is a flowchart showing a flow of processing by the TLB according to the second embodiment.
  • FIG. 16 is a diagram illustrating a configuration of a physical protection register according to the second embodiment.
  • FIG. 17 is a diagram illustrating a physical address space protected by PVID in the second embodiment.
  • FIG. 18 is a diagram illustrating a configuration of a protection violation register according to the second embodiment.
  • FIG. 19 is a diagram illustrating a configuration of an error address register according to the second embodiment.
  • FIG. 20 is a diagram illustrating a configuration of an FPU allocation register according to the second embodiment.
  • FIG. 21 is a diagram illustrating FPU allocation processing by the FPU allocation unit according to the second embodiment.
  • FIG. 22A is a diagram illustrating a configuration of a way designation register according to the second embodiment.
  • FIG. 22B is a diagram illustrating a configuration of a way designation register according to the second embodiment.
  • FIG. 23 is a diagram schematically illustrating way allocation processing by the cache memory according to the second embodiment.
  • FIG. 24 is a flowchart showing a flow of processing by the cache memory according to the second embodiment.
  • FIG. 25 is a diagram illustrating a configuration of an interrupt control register according to the second embodiment.
  • FIG. 26 is a diagram illustrating memory access management in the processor system according to the second embodiment.
  • FIG. 27 is a diagram showing bus bandwidth allocation by the memory IF block according to the second embodiment.
  • FIG. 28 is a flowchart showing the flow of resource division processing in the processor system according to the second embodiment.
  • the processor device is a processor device that shares hardware resources among a plurality of processors, and whether or not extended context data of any program currently being executed is held in a register in the hardware resources.
  • a first determination unit that determines whether the extended context data in the hardware resource corresponds to which processor, and saving and restoring extended context data between programs in the processor
  • a second transfer unit that saves and restores extended context data between programs between processors.
  • FIG. 1 is a block diagram showing a configuration of a processor device according to the first embodiment of the present invention.
  • the processor device includes instruction preparation units 210, 220 and 230, an execution pipeline unit 240, a control unit 250, hardware resources 260 and 270, and memories 310, 320 and 330.
  • the instruction preparation units 210, 220, and 230 and the execution pipeline unit 240 constitute a multi-thread processor.
  • the instruction preparation units 210, 220, and 230 each independently fetch and decode an instruction from a thread (program) and issue a decoding result to the execution pipeline unit 240.
  • the execution pipeline unit 240 includes a plurality of functional units (ALU, load / store unit, branch processing unit, multiplier, divider, etc.), and executes an executable instruction among a plurality of instruction decoding results. Run at the same time.
  • a set of one instruction preparation unit and execution pipeline unit 240 substantially functions as one processor, and is called a virtual processor or a logical processor. That is, the instruction preparation units 210, 220, 230 and the execution pipeline unit 240 correspond to the three virtual processors 0-2. Each virtual processor executes while switching programs.
  • a plurality of physical processors that operate independently may be provided.
  • processors 0 to 2 when it is not necessary to particularly distinguish the three virtual processors 0 to 2 (logical processors) and the three physical processors, they are simply referred to as processors 0 to 2.
  • the memories 310, 320 and 330 have an address space corresponding to three processors.
  • the memory 310 stores a program, normal context data 311 of the program, extended context data 312 of hardware resources, and the like. The same applies to the memories 320 and 330.
  • the three memories 310, 320, and 330 have one physical address space and three independent virtual address spaces.
  • the three memories 310, 320, and 330 may have three independent physical address spaces.
  • the context data 311, 321 and 331 may be stored in another memory dedicated to context data.
  • the instruction preparation unit 210 includes an instruction fetch unit 211 that fetches an instruction from the memory 310, an instruction decoding unit 212 that decodes the fetched instruction, a status register unit 213, a register unit 214, a first determination unit 215, A second determination unit 216.
  • the instruction preparation unit 220 includes an instruction fetch unit 221 that fetches an instruction from the memory 320, an instruction decoding unit 222 that decodes the fetched instruction, a status register unit 223, a register unit 224, a first determination unit 225, A second determination unit 226.
  • the instruction preparation unit 230 includes an instruction fetch unit 231 that fetches an instruction from the memory 330, an instruction decoding unit 232 that decodes the fetched instruction, a status register unit 233, a register unit 234, a first determination unit 235, A second determination unit 236.
  • Each data of the status register unit 213 and the register unit 214 constitutes context data of the program being executed. The same applies to the status register unit 223 and the register unit 224. The same applies to the status register unit 233 and the register unit 234.
  • the control unit 250 includes a first transfer unit 251 and a second transfer unit 252, and controls saving and restoration of extended context data between the hardware resources 260 and 270 and the memories 310, 320, and 330.
  • Hardware resources 260 and 270 each have register groups 261 and 271 that hold data, and complement a plurality of processors.
  • Each hardware resource may be, for example, an FPU (Floating Point Unit: Floating Point Number number processing unit), a hardware accelerator, an extended arithmetic unit, or the like.
  • the FPU executes floating point arithmetic instructions (hereinafter referred to as FPU instructions) in the program.
  • the hardware accelerator receives a command from the processor and executes product-sum operation, butterfly operation, quantization of block data, inverse quantization, or the like on specified data at high speed.
  • the extended arithmetic unit executes an extended instruction (multiplication instruction, division instruction, instruction dedicated to the extended arithmetic unit, etc.) that cannot be directly executed by the processor.
  • Each of the register groups 261 and 271 holds a context of a corresponding hardware resource (hereinafter referred to as extended context data).
  • Each hardware resource is shared by a plurality of processors.
  • the extended context data is performed asynchronously with saving and returning of the context data of the program in each processor. That is, the processor executes a predetermined instruction (the FPU instruction, the command, and the extended instruction) that uses hardware resources, and is saved and restored only when the extended context data is required.
  • the memory 310 stores register data in the hardware resource for each program including context data 311 of each program time-division multiplexed by a plurality of processors and a predetermined instruction using the hardware resource among the plurality of programs.
  • the extended context data 312 that is a copy of is stored.
  • the memory 320 stores context data 321 and extended context data 322.
  • the memory 330 stores context data 331 and extended context data 332.
  • the first determination unit 215 determines whether or not the extended context data of the currently executing program is held in the register in the hardware resource. Determine whether.
  • the second determination unit 216 determines whether or not the extended context data in the hardware resource belongs to a processor that intends to execute the predetermined instruction.
  • the first transfer unit 251 saves the extended context data from the hardware resource to any of the memories 310, 320, and 330 according to the determination results of the first determination unit 215 and the second determination unit 216, and saves the extended context Restore context data belonging to the same processor (or the same memory) as the data. After returning, the hardware resource 260 or 270 executes the predetermined instruction.
  • the second transfer unit 252 saves the extended context data from the hardware resource to any of the memories 310, 320, and 330 according to the determination results of the first determination unit 215 and the second determination unit 216, and saves the extended context Restore context data belonging to a different processor (or different memory) than the data. After returning, the hardware resource 260 or 270 executes the predetermined instruction.
  • the hardware resource 260 or 270 is determined by the first determination unit 215 that the extended context data of the currently executing program is held in the register in the hardware resource, and the extended context data in the hardware resource is If the second determination unit 216 determines that the predetermined instruction belongs to the processor that is to execute the predetermined instruction, the predetermined instruction is immediately executed without waiting for the extension context data to be saved and restored.
  • each hardware resource 260 or 270 can be shared by a plurality of processors.
  • any hardware resource can be used by any processor. Therefore, the use efficiency of hardware resources can be improved. Further, since it is not necessary to provide hardware resources for each processor, it is sufficient to provide the minimum necessary number of hardware resources according to the required processing performance, and the circuit scale can be reduced or optimized.
  • FIG. 2 is a diagram showing an example of the first to third state information in the state register unit in the first embodiment of the present invention.
  • the status register unit 213 includes a register called PSR (Processor Status Register) and a register called LPFOSR (Logical Processor FPU Operation Status Register).
  • PSR Processor Status Register
  • LPFOSR Logical Processor FPU Operation Status Register
  • the LPFOSR is included in the program context data 311 or not included in the program context data 311 and is managed separately by the OS.
  • the PSR includes an FE (FPU Enable) bit as first state information indicating that there is a possibility that extended context data of the currently executing program is held in the hardware resource.
  • FE FPU Enable
  • LPFOSR includes LPFE0 (Logical Processor Processor FPU Enable 0) and LPFE1 bit as the second state information indicating the processor corresponding to the extended context data held in the hardware resource.
  • the LPFE0 and LPFE1 bits are exclusively “1” or only “0” for any one bit.
  • the LPFE0 bit corresponds to processor 0, and the LPFE1 bit corresponds to processors 1 and 2.
  • the LPFOSR further includes third state information (FL bit) indicating whether or not the second state information is locked.
  • the FE bit of the PSR of the program being executed indicates that there is a possibility that the extended context data is held in the hardware resource, and the processor executing the program is further notified by the hardware resource. If it is indicated by LPFE0 or LPFE1 that it corresponds to the extended context data held in the processor, the processor uses either hardware resource indicated by LPFE0 or LPFE1. It becomes possible to use.
  • the first determination unit 215 determines whether the first state information is true or false when the corresponding processor tries to execute the predetermined instruction in the program. When it is determined to be false, the first exception interrupt A first determination circuit (data determination unit) that generates a signal is included.
  • the second determination unit 216 determines whether the corresponding processor and the processor indicated by the second state information match, and is false.
  • a second determination circuit (processor determination unit) that generates a second exception interrupt signal when determined.
  • the first and second determination circuits are configured by hardware. This speeds up the processing especially when it is not necessary to replace the extended context data.
  • FIG. 3 is an explanatory diagram of the operating system in the processor device according to the first embodiment of the present invention.
  • processors 0 to 2 correspond to the three virtual processors or three physical processors shown in FIG.
  • the processor 0 executes a plurality of programs by time division multiplexing by executing a first operating system (hereinafter abbreviated as OS).
  • OS first operating system
  • Processors 1 and 2 execute a plurality of programs by time division multiplexing by executing a second OS different from the first OS.
  • the first OS is, for example, Linux
  • the second OS is, for example, a real-time OS.
  • the first transfer unit 251 includes save / return units 251a, 251b, and 251c provided for each processor.
  • Each save / restore unit saves the extended context data from the hardware resource to the memory when the first exception interrupt signal is generated, and executes the predetermined instruction from the memory to the hardware resource.
  • the extended context data is restored, and the save / restore unit 251a in the processor 0 is activated by the first OS when the first determination unit 215 in the processor 0 generates the first exception interrupt signal.
  • the save / restore units 251b and 251c of the processors 1 and 2 are activated by the second OS when the first determination units 225 and 235 of the processors 1 and 2 generate the first exception interrupt signal.
  • At least one of the processors 0 to 2 controls the second transfer unit 252 by executing a third OS that manages the first OS and the second OS. That is, the second transfer unit 252 is activated by the third operating system when any of the second determination units generates the second exception interrupt signal.
  • the activated second transfer unit 252 starts the operation to save the extended context data belonging to another processor in any of the memories 310, 320, and 330 from the hardware resource, and then starts the operation from the memory to the hardware resource. Perform atomically until the completion of the operation to restore the extended context data of the processor that attempted to execute the instruction.
  • the third OS controls the clear unit 253.
  • the clear unit 253 is a general term for clear circuits provided for each processor.
  • Each clear circuit clears the second state information (LPFE0 and LPFE1 bits) corresponding to the processor when the processor corresponding to the clear circuit transitions to a stop state, a wait state, or a sleep state.
  • the hardware resources used by the processor can be released, and the use efficiency of the hardware resources shared by the plurality of processors is improved.
  • the programmer sets the third state information to “locked”, so that the hardware It is possible to keep the hardware resource occupied by the processor, and it is possible to reduce unnecessary saving and restoring of extended context data.
  • FIG. 4 is a flowchart showing an outline of the hardware resource switching operation in the first embodiment of the present invention.
  • the operation in any one of the processors 0 to 2 is shown.
  • this figure represents the operation of the processor 0, and the hardware resource is assumed to be the FPU.
  • the FPU register cannot be used
  • LP context switching is performed by the first transfer unit 251.
  • the FPU instruction is immediately executed by the FPU (S34).
  • S30, S31, and S32 are performed by hardware in the processor.
  • S34 is executed by the FPU.
  • S36 is performed by the first transfer unit 251 under the control of the first OS.
  • S41 is performed by the second transfer unit 252 under the control of the first OS.
  • FIG. 5 is a diagram illustrating an example of data managed by the third OS according to the first embodiment of this invention.
  • the table T1 in the figure is a table in which processor IDs (here, LPID) are associated with hardware resources to be used (here, FPU0 and FPU1).
  • the table T2 is a table in which an FPU number, a processor ID (LPID) that currently occupies the FPU, and a lock attribute (FL bit) are associated with each other.
  • the third OS always updates the tables T1 and T2 to the latest state, and manages the FPU in software.
  • the third OS refers to such a table, and uses (1) association of FPUs 0 and 1 with LPID (selection of FPU to be newly assigned to LP), (2) using current FPUs 0 and 1. (3) The lock attribute of the LP that currently uses FPUn is managed.
  • the third OS manages which FPUn each LP plans to use (manages FPUn scheduled to be used by each LP by software), and the LPFOSR shown in FIG. Which bits of LPFE0 and LPFE1 are set. That is, it is possible to manage which FPUn context is used in each LP.
  • the third OS manages the LPID that is currently using FPU0, 1, thereby managing which processor is using the current FPU0, 1 and is about to use it. Manage context return / evacuation as an atomic operation.
  • the third OS can perform LP lock management using FPUn by software, and manage FPUn lock attributes by software. As a result, the own LP can lock the occupancy state of the FPU or can be detached from other LPs.
  • FIG. 6 is a detailed flowchart showing the hardware resource switching operation in the first embodiment of the present invention.
  • the steps executed by the hardware of the processor, the steps executed by the first OS or the second OS, and the steps executed by the third OS are separated.
  • the operation in any one of the processors 0 to 3 is shown.
  • this figure represents the operation of the processor 0, and the hardware resource is assumed to be the FPU.
  • the first determination unit 215 uses the FE bit (first state information) in the PSR. ) Is true or false to determine whether or not the FPU register is unusable (S31), and the second determination unit 216 further includes LPFE0, 1 bit (second state information) Which bit is true is determined (S32).
  • the third OS shown in FIG. 3 executes the second exception interrupt process started by each second exception interrupt signal from the second determination unit 216, 226, 236 as a part of the operating system function. To do.
  • the third OS includes the hardware resource acquisition process, the hardware resource release wait process, and the like in order to support the second exception interrupt process.
  • the third OS when the hardware resource is not in use in a virtual processor belonging to an instruction preparation unit other than the instruction preparation unit to which the virtual processor that has generated the second exception interrupt signal is used (case 1) )
  • the first status information indicating true In the status register in the instruction preparation unit that has generated the second exception interrupt signal, the first status information indicating true and the second status information indicating the processor that has generated the second exception interrupt signal.
  • the first state information indicating true indicates that the extended context data of the currently executing program may be held in the hardware resource.
  • Case 1 is when it is determined in step S38b that the right to use FPU0 has been secured.
  • the third OS may include a management object such as MUTEX for exclusive control of the resource, and this management object may be used.
  • each hardware resource can be shared by a plurality of processors.
  • any hardware resource can be used by any processor. Therefore, the use efficiency of hardware resources can be improved. Since it is not necessary to provide hardware resources for each processor, it is sufficient to provide the minimum necessary number of hardware resources according to the required processing performance, and the circuit scale can be reduced or optimized.
  • An extended arithmetic unit such as an FPU or a hardware accelerator can be efficiently shared by a plurality of processors, and extension context data can be saved and restored to a minimum.
  • the processor system according to the present embodiment includes a single processor block that shares resources and performs host processing and media processing.
  • the processor block has the same function as that of the processor device of the first embodiment, and is further performed by a single processor device that shares resources and performs host processing and media processing.
  • the processor system according to the embodiment of the present invention provides different tag information to the host processing thread and the media processing thread, and divides resources of the processor system in association with the tag information. As a result, the processor system according to the embodiment of the present invention can improve the area efficiency and improve the performance guarantee and robustness.
  • FIG. 7 is a functional block diagram showing a basic configuration of the processor system 10 according to the second embodiment.
  • the processor system 10 is a system LSI that performs various signal processing related to the video / audio stream, and executes a plurality of threads using the external memory 15.
  • the processor system 10 is mounted on a digital television system, a DVD recorder, a digital camera, a mobile phone, and the like.
  • the processor system 10 includes a processor block 11, a stream I / O block 12, an AVIO (Audio Visual Input Output) block 13, and a memory IF block 14.
  • the processor block 11 is the same as the processor device described in the first embodiment. Hereinafter, the description of the same points will be omitted, and different points will be mainly described.
  • the processor block 11 is a processor that controls the entire processor system 10.
  • the processor block 11 controls the stream I / O block 12, the AVIO block 13, and the memory IF block 14 through the control bus 16, and the data bus 17 and the memory IF block. 14 to access the external memory 15.
  • the processor block 11 reads the image / audio data such as the compressed image / audio stream from the external memory 15 via the data bus 17 and the memory IF block 14, performs media processing such as compression or decompression, and then performs the data bus again. 17 and a circuit block for storing processed image data and audio data in the external memory 15 via the memory IF block 14.
  • the processor block 11 performs host processing that is non-real-time general-purpose (control-related) processing that does not depend on the video / audio output cycle (frame rate, etc.) and real-time general-purpose (media-related) that depends on the video / audio output cycle. And media processing that is processing).
  • the host processing controls the digital television system, and the media processing decompresses digital video.
  • the stream I / O block 12 reads stream data such as a compressed video / audio stream from storage devices and peripheral devices such as a network under the control of the processor block 11, and external memory via the data bus 18 and the memory IF block 14.
  • 15 is a circuit block that stores data in the memory 15 and performs stream transfer in the opposite direction. In this way, the stream I / O block 12 performs non-real-time IO processing that does not depend on the video / audio output cycle.
  • the AVIO block 13 reads image data, audio data, and the like from the external memory 15 through the data bus 19 and the memory IF block 14 under the control of the processor block 11, performs various graphic processing, etc. It is a circuit block that outputs an audio signal to an external display device, a speaker, or the like, or transfers data in the opposite direction. In this way, the AVIO block 13 performs real-time IO processing depending on the video / audio output cycle.
  • the memory IF block 14 requests data in parallel between the processor block 11, the stream I / O block 12, the AVIO block 13, and the memory IF block 14 and the external memory 15.
  • the circuit block is controlled as follows.
  • the memory IF block 14 secures a transfer band between the processor block 11, the stream I / O block 12, the AVIO block 13, and the memory IF block 14 and the external memory 15 in response to a request from the processor block 11. And guarantee the latency.
  • FIG. 8 is a functional block diagram showing the configuration of the processor block 11.
  • the processor block 11 includes an execution unit 101, a VMPC (virtual multiprocessor control unit) 102, a TLB (Translation Lookaside Buffer) 104, a physical address management unit 105, and an FPU (Floating Point number processing Unit: floating point arithmetic unit). ) 107, FPU allocation unit 108, cache memory 109, BCU 110, and interrupt control unit 111.
  • VMPC virtual multiprocessor control unit
  • TLB Translation Lookaside Buffer
  • FPU Floating Point number processing Unit: floating point arithmetic unit
  • the processor block 11 functions as a virtual multiprocessor (VMP: Virtual Multi Processor).
  • VMP Virtual Multi Processor
  • the virtual multiprocessor is generally a kind of instruction parallel processor that performs the functions of a plurality of logical processors (LPs) in a time division manner.
  • one LP practically corresponds to one context set in a register group of a physical processor (PP).
  • PP physical processor
  • TS Time Slot
  • TS Time Slot
  • the processor block 11 functions as a multi-thread pipeline processor (multi-thread processor).
  • the multi-thread pipeline processor can improve the processing efficiency by processing a plurality of threads at the same time and further processing the plurality of threads so as to fill a space in the execution pipeline.
  • Patent Document 4 a typical example of the configuration and operation of the multi-thread pipeline processor is disclosed in detail in Japanese Patent Application Laid-Open No. 2008-123045 (Patent Document 4), and detailed description thereof is omitted here.
  • the execution unit 101 executes a plurality of threads simultaneously.
  • the execution unit 101 includes a plurality of physical processors 121, a calculation control unit 122, and a calculation unit 123.
  • Each of the plurality of physical processors 121 includes a register. Each of these registers holds one or more contexts 124.
  • the context 124 corresponds to each of a plurality of threads (LP) and is control information and data information necessary for executing the corresponding thread.
  • Each physical processor 121 fetches and decodes an instruction in a thread (program), and issues a decoding result to the arithmetic control unit 122.
  • the computing unit 123 includes a plurality of computing units and executes a plurality of threads simultaneously.
  • the operation control unit 122 performs pipeline control in the multi-thread pipeline processor. Specifically, the arithmetic control unit 122 allocates a plurality of threads to the arithmetic unit included in the arithmetic unit 123 so as to fill a space in the execution pipeline, and then executes the thread.
  • the VMPC 102 controls virtual multithread processing.
  • the VMPC 102 includes a scheduler 126, a context memory 127, and a context control unit 128.
  • the scheduler 126 is a hardware scheduler that performs scheduling for determining the execution order of the plurality of threads and the PP for executing the threads according to the priority of the plurality of threads. Specifically, the scheduler 126 switches threads executed by the execution unit 101 by assigning or unassigning LPs to PPs.
  • the context memory 127 stores a plurality of contexts 124 respectively corresponding to a plurality of LPs. Note that the registers included in the context memory 127 or the plurality of physical processors 121 correspond to holding means of the present invention.
  • the context control unit 128 performs so-called context restoration and saving. Specifically, the context control unit 128 writes the context 124 held by the physical processor 121 that has been executed into the context memory 127. The context control unit 128 reads the context 124 of the thread to be executed from the context memory 127 and transfers the read context 124 to the physical processor 121 to which the LP corresponding to the thread is assigned.
  • FIG. 9 is a diagram showing the configuration of one context 124. Note that FIG. 9 does not show normal control information and normal data information necessary for executing a thread, and shows only information newly added to the context 124.
  • the context 124 includes a TVID (TLB access virtual identifier) 140, a PVID (physical memory protection virtual identifier) 141, and an MVID (memory access virtual identifier) 142.
  • TVID TLB access virtual identifier
  • PVID physical memory protection virtual identifier
  • MVID memory access virtual identifier
  • the TVID 140, PVID 141, and MVID 142 are tag information indicating whether each of a plurality of threads (LP) is a thread belonging to a host process or a thread belonging to a media process.
  • TVID 140 is used to set a plurality of virtual memory protection groups. For example, different TVIDs 140 are assigned to the host processing thread and the media processing thread, respectively.
  • the execution unit 101 can independently create page management information for the logical address space using the TVID 140.
  • PVID 141 is used to restrict access to the physical memory area.
  • MVID 142 is used for setting an access form to the memory IF block 14.
  • the memory IF block 14 uses this MVID 142 to determine whether to give priority to latency (response-oriented) or to give priority to bus bandwidth (performance guarantee).
  • FIG. 10 is a diagram schematically showing management of the logical address space in the processor system 10. As shown in FIG. 10, the processor system 10 is controlled by three layers of a user level, a supervisor level, and a virtual monitor level.
  • the user level is a hierarchy that performs control for each thread (LP).
  • the supervisor level is a hierarchy corresponding to an operating system (OS) that controls a plurality of threads.
  • OS operating system
  • the supervisor level includes a Linux kernel that is a host processing OS and a system manager that is a media processing OS.
  • the virtual monitor level is a hierarchy that controls a plurality of supervisor level OSs.
  • the logical address space using the TVID 140 is distinguished by a virtual monitor level OS (monitor program). That is, the processor system 10 manages the logical address space so that the logical address spaces used by a plurality of OSs do not interfere with each other.
  • the TVID 140, PVID 141, and MVID 142 of each context can be set only at this virtual monitor level.
  • the virtual monitor level OS divides the plurality of resources of the processor system 10 into a first resource associated with a thread belonging to host processing and a second resource associated with a thread belonging to media processing. It is.
  • the resources are a memory area (logical address space and physical address space) of the external memory 15, a memory area of the cache memory 109, a memory area of the TLB 104, and the FPU 107.
  • the designer can design an OS for host processing and media processing in the same manner as when host processing and media processing are executed by independent processors. .
  • the TLB 104 is a kind of cache memory, and holds an address conversion table 130 that is a part of a page table indicating a correspondence relationship between a logical address and a physical address.
  • the TLB 104 converts between a logical address and a physical address using the address conversion table 130.
  • FIG. 11 is a diagram showing the configuration of the address conversion table 130.
  • the address conversion table 130 includes a plurality of entries 150.
  • Each entry 150 includes a TLB tag unit 151 for identifying a logical address, and a TLB data unit 152 associated with the TLB tag unit 151.
  • the TLB tag unit 151 includes a VPN 153, a TVID 140, and a PID 154.
  • the TLB data unit 152 includes a PPN 155 and an Attribute 156.
  • VPN 153 is a user-level logical address, specifically a page number in the logical address space.
  • PID 154 is an ID for identifying a process using the data.
  • PPN 155 is a physical address associated with the TLB tag unit 151, and specifically, a page number in the physical address space.
  • Attribute 156 indicates an attribute of data associated with the TLB tag unit 151. Specifically, Attribute 156 indicates whether the data can be accessed, whether the data is stored in the cache memory 109, whether the data is privileged, and the like.
  • the TLB 104 manages a logical address space used by a plurality of threads (LP).
  • FIG. 12 is a diagram schematically showing the correspondence relationship of the logical addresses in the processor system 10.
  • the TLB 104 associates one physical address (PPN 155) with a set of a logical address (VPN 153), a PID 154, and a TV ID 140 for each process.
  • PPN 155 physical address
  • VPN 153 logical address
  • PID 154 PID 154
  • TV ID 140 TV ID 140
  • the supervisor level on the LP having the same TVID by associating one physical address with a set of logical address (VPN 153) and PID 154 for each process, the logical level of each process is set at the supervisor level.
  • the logical address can be associated with the physical address after distinguishing the addresses.
  • the TVID of the entry to be updated is set to the TVID set in the LP to be updated.
  • the TLB 104 associates one physical address (PPN155) with a set obtained by adding the TVID 140 to the logical address (VPN 153) and the PID 154 for each process. Accordingly, the TLB 104 can provide independent logical address spaces by setting different TVIDs for the host process and the media process at the virtual monitor level.
  • the TLB 104 includes an entry designation register 135.
  • the entry designation register 135 holds information for designating an entry 150 to be assigned to the TVID 140.
  • FIG. 13 is a diagram illustrating an example of data stored in the entry designation register 135. As illustrated in FIG. 13, the entry designation register 135 holds a correspondence relationship between the TVID 140 and the entry 150. The entry designation register 135 is set and updated by a virtual monitor level OS (monitor program).
  • OS monitor level OS
  • the TLB 104 determines the entry 150 to be used for each TVID 140 using the information set in the entry designation register 135. Specifically, when the TLB miss (the logical address (TLB tag unit 151) input from the LP does not hold in the address translation table 130), the TLB 104 replaces the data of the entry 150 corresponding to the TVID 140 of the LP. To do.
  • TLB miss the logical address (TLB tag unit 151) input from the LP does not hold in the address translation table 130
  • the TLB 104 replaces the data of the entry 150 corresponding to the TVID 140 of the LP. To do.
  • FIG. 14 is a diagram schematically showing the allocation state of the entry 150 in the TLB 104.
  • a plurality of entries 150 are shared by a plurality of LPs. Further, the TLB 104 uses the TVID 140 to share the entry 150 between LPs having the same TVID 140. For example, entry 0 to entry 2 are assigned to LP0 having TVID0, and entry 3 to entry 7 are assigned to LP1 and LP2 having TVID1. As a result, the TLB 104 can use entry 0 to entry 2 for threads belonging to the host process and entry 3 to entry 7 for threads belonging to the media process.
  • FIG. 15 is a flowchart showing the flow of processing by the TLB 104.
  • the TLB 104 first stores the same logical address as the logical address (VPN 153, TVID 140, and PID 154) input from the access source LP. It is determined whether or not (S101).
  • the TLB 104 updates the entry 150 assigned to the TVID 140 of the access source LP.
  • the TLB 104 updates the TV ID 140 of the access source LP and the entry 150 of the same TV ID 140 (S102).
  • the TLB 104 reads the correspondence relationship between the logical address and the physical address that missed the TLB from the page table stored in the external memory 15 or the like, and assigns the read correspondence relationship to the TVID 140 of the access source LP.
  • the stored entry 150 is stored.
  • the TLB 104 converts a logical address into a physical address using the updated correspondence relationship (S103).
  • the TLB 104 uses the correspondence relationship in which the TLB hit is used to set the logical address. Conversion to a physical address (S103).
  • the page table stored in the external memory 15 or the like is created in advance so that the physical address of the external memory 15 is assigned for each TVID 140 or PVID 141.
  • This page table is created and updated by, for example, a supervisor level or virtual monitor level OS.
  • the physical address management unit 105 uses the PVID 141 to protect access to the physical address space.
  • the physical address management unit 105 includes a plurality of physical memory protection registers 131, a protection violation register 132, and an error address register 133.
  • Each physical memory protection register 131 holds information indicating an LP that can access the physical address range for each physical address range.
  • FIG. 16 is a diagram showing a configuration of information held in one physical memory protection register 131.
  • the physical memory protection register 131 holds information including BASEADDR 161, PS 162, PN 163, PVID0WE to PVID3WE164, and PVID0RE to PVID3WE165.
  • BaseADDR 161, PS 162, and PN 163 are information for specifying a physical address range. Specifically, BASEADDR 161 is the upper 16 bits of the head address of the designated physical address range. PS162 indicates the page size. For example, 1 KB, 64 KB, 1 MB, or 64 MB is set as the page size. PN163 indicates the number of pages with the page size set in PS162.
  • PVID0WE to PVID3WE164 and PVID0RE to PVID3RE165 indicate the PVID 141 of LP that can be accessed in the physical address range specified by BASEADDR161, PS162, and PN163.
  • PVID0WE to PVID3WE164 are provided with one bit for each PVID141.
  • PVID0WE to PVID3WE164 indicate whether or not the LP to which the corresponding PVID 141 is assigned can write data in the designated physical address range.
  • PVID0RE to PVID3RE165 are provided with 1 bit for each PVID141.
  • PVID0RE to PVID3RE165 indicate whether or not the LP assigned with the corresponding PVID 141 can read data in the designated physical address range.
  • PVID 141 four types are assigned to a plurality of LPs, but two or more types of PVID 141 may be assigned to a plurality of LPs.
  • FIG. 17 is a diagram illustrating an example of a physical address space protected by the PVID 141.
  • the physical address management unit 105 includes four physical memory protection registers 131 (PMG0PR to PMG3PR).
  • PVID0 is assigned to the LP group for Linux (host processing)
  • PVID1 is assigned to the LP group for image processing among the LPs for media processing
  • PVID2 is assigned to the LP group for audio processing among the LPs for media processing.
  • the PVID 3 is assigned to the LP group of the System Manager (OS for media processing).
  • the physical address management unit 105 generates an exception interrupt when the LP accesses a physical address that is not permitted by the PVID 141 of the LP, and writes the access information in which an error has occurred in the protection violation register 132. In addition, the physical address of the access destination of the access that caused the error is written in the error address register 133.
  • FIG. 18 is a diagram showing a configuration of access information held in the protection violation register 132.
  • the access information held in the protection violation register 132 includes PVERR 167 and PVID 141.
  • the PVERR 167 indicates whether or not the error is a physical memory space protection violation (an error when the LP accesses a physical address that is not permitted by the PVID 141 of the LP).
  • PVID 141 is set to PVID 141 in which a physical memory space protection violation has occurred.
  • FIG. 19 is a diagram showing a configuration of information held in the error address register 133.
  • the error address register 133 holds the physical address (BEA [31: 0]) of the access destination of the access that caused the error.
  • the robustness of the system can be improved by protecting the physical address using the PVID 141. Specifically, at the time of debugging, the designer can easily determine which one of the image processing and the sound processing has caused the error from the physical address or PVID in which the error has occurred. Further, when debugging host processing, it is possible to debug a malfunction occurring at an address where image processing or the like cannot be written without doubting the malfunction of the image processing.
  • the FPU allocation unit 108 allocates a plurality of FPUs 107 to LPs.
  • the FPU allocation unit 108 includes an FPU allocation register 137.
  • FIG. 20 is a diagram illustrating an example of data stored in the FPU allocation register 137. As shown in FIG. 20, the FPU 107 is associated with the FPU allocation register 137 for each TVID 140. The FPU allocation register 137 is set and updated by an OS (monitor program) at the virtual monitor level.
  • OS monitoring program
  • FIG. 21 is a diagram schematically showing FPU 107 allocation processing by the FPU allocation unit 108.
  • a plurality of FPUs 107 are shared by a plurality of LPs. Further, the FPU allocation unit 108 uses the TVID 140 to share the FPU 107 between LPs having the same TVID 140. For example, the FPU allocation unit 108 allocates FPU0 to LP0 having TVID0, and allocates FPU1 to LP1 and LP2 having TVID1.
  • the LP executes a thread using the FPU 107 allocated by the FPU allocation unit 108.
  • the cache memory 109 is a memory that temporarily stores data used in the processor block 11. Further, the cache memory 109 uses independent and different data areas (way 168) for LPs having different TVIDs 140.
  • the cache memory 109 includes a way designation register 136.
  • FIG. 22A and 22B are diagrams showing examples of data stored in the way designation register 136.
  • FIG. 22A and 22B are diagrams showing examples of data stored in the way designation register 136.
  • a way 168 is associated with the way designation register 136 for each TVID 140.
  • the way designation register 136 is set and updated by an OS (monitor program) at the virtual monitor level.
  • a way 168 may be associated with each LP.
  • information on the way used by the LP is included in the context 124, and the virtual monitor level OS or the supervisor level OS refers to the context 124 and sets and updates the way designation register 136. To do.
  • FIG. 23 is a diagram schematically showing the way 168 allocation processing by the cache memory 109.
  • the cache memory 109 has a plurality of ways 168 (way 0 to way 7) as data storage units.
  • the cache memory 109 uses the TVID 140 to share the way 168 between LPs having the same TVID 140.
  • way0 to way1 are assigned to LP0 having TVID0
  • ways2 to way7 are assigned to LP1 and LP2 having TVID1.
  • the cache memory 109 caches thread data belonging to the host process in way0 to way1, and caches thread data belonging to the media process in way2 to way7.
  • the cache memory 109 can prevent the cache data from being driven out from each other between LPs having different TVIDs 140.
  • FIG. 24 is a flowchart showing the flow of processing by the cache memory 109.
  • the cache memory 109 stores the same address as the address (physical address) input from the access source LP. Is determined (S111).
  • the cache memory 109 caches the address and data input from the access source LP in the way 168 specified by the way specification register 136 (S112). ). Specifically, in the case of read access, the cache memory 109 reads data from the external memory 15 or the like, and stores the read data in the way 168 designated by the way designation register 136. In the case of write access, the cache memory 109 stores the data input from the access source LP in the way 168 specified by the way specification register 136.
  • step S111 when the same address as the address input from the access source LP is stored in step S111, that is, in the case of a cache hit (No in S111), the cache memory 109 updates (writes) the cache hit data. (At the time of access) or output to the access source LP (at the time of read access) (S113).
  • the BCU 110 controls data transfer between the processor block 11 and the memory IF block 14.
  • the interrupt control unit 111 performs interrupt detection, request, and permission.
  • the interrupt control unit 111 includes a plurality of interrupt control registers 134.
  • the interrupt control unit 111 includes 128 interrupt control registers 134.
  • the interrupt control unit 111 refers to the interrupt control register 134 and sends an interrupt to the thread (LP) corresponding to the interrupt factor of the generated interrupt.
  • an interrupt destination thread corresponding to the interrupt factor is set.
  • FIG. 25 is a diagram showing the configuration of one interrupt control register 134.
  • the interrupt control register 134 shown in FIG. 25 outputs a system interrupt 171 (SYSINT), an LP identifier 172 (LPID), an LP interrupt 173 (LPINT), and an HW event 174 (HWEVT) associated with the interrupt factor. Including.
  • SYSINT system interrupt 171
  • LPID LP identifier 172
  • LPINT LP interrupt 173
  • HWEVT HW event 174
  • the system interrupt 171 indicates whether or not the interrupt is a system interrupt (global interrupt).
  • the LP identifier 172 indicates the LP of the interrupt destination.
  • the LP interrupt 173 indicates whether the interrupt is an LP interrupt (local interrupt).
  • the HW event 174 indicates whether a hardware event is generated due to the interrupt factor.
  • the interrupt control unit 111 sends an interrupt to the LP that is currently executing the thread.
  • the interrupt control unit 111 sends an interrupt to the LP indicated by the LP identifier 172.
  • a hardware event is sent to the LP indicated by the LP identifier 172. The corresponding LP wakes up by this hardware event.
  • the system interrupt 171 and the LP identifier 172 can be rewritten only by a virtual monitor level OS (monitor program), and the LP interrupt 173 and the HW event 174 can be rewritten only by a virtual monitor level and supervisor level OS. is there.
  • FIG. 26 is a diagram schematically showing a state of memory access management in the processor system 10.
  • the MVID 142 is sent from the processor block 11 to the memory IF block 14.
  • the memory IF block 14 uses this MVID 142 to assign a bus bandwidth for each MVID 142 and then accesses the external memory 15 using the bus bandwidth assigned to the MVID 142 of the thread that requested access.
  • the memory IF block 14 includes a bus bandwidth specification register 138.
  • FIG. 27 is a diagram illustrating an example of data held in the bus bandwidth specification register 138 by the memory IF block 14.
  • different MVIDs 142 are assigned to Linux, which is host processing, audio processing (Audio) included in media processing, and image processing (Video) included in media processing.
  • the memory IF block 14 allocates a bus bandwidth for each MVID 142. Further, a priority order is determined for each MVID 142, and the external memory 15 is accessed based on the priority order.
  • the processor system 10 can achieve performance guarantees and real-time guarantees for a plurality of applications.
  • the memory IF is connected via a plurality of data buses.
  • the same control as when the block 14 and the processor block 11 are connected can be performed. That is, it is possible to perform the same control as when the bus is divided for a plurality of blocks.
  • Patent Document 5 A technique for securing the bus bandwidth and guaranteeing the latency with respect to access requests from a plurality of blocks is disclosed in detail in Japanese Patent Laid-Open No. 2004-246862 (Patent Document 5). Therefore, detailed description is omitted here.
  • the ratio of processing time between media processing and host processing can be arbitrarily set by using the functions of the TVID 140 and the conventional VMP.
  • the processing time ratio for each TVID 140 (the processing time ratio between media processing and host processing) is set in a register (not shown) included in the VMPC 102 by the OS at the virtual monitor level.
  • the VMPC 102 refers to the set processing time ratio and the TVID 140 of each thread, and switches the thread executed by the execution unit 101 so that the processing time ratio is satisfied.
  • FIG. 28 is a flowchart showing the flow of resource division processing by the monitor program.
  • the monitor program divides a plurality of threads into a plurality of groups by setting TVID 140, PVID 141, and MVID 142 of the plurality of contexts 124 (S121, S122, and S123).
  • the monitor program sets a correspondence relationship between the TVID 140 and the entry 150 in the entry designation register 135, whereby the first entry that associates the plurality of entries 150 of the TLB 104 with the host process and the second entry that associates with the media process. (S124).
  • the TLB 104 allocates an entry 150 to a thread belonging to the host process and a thread belonging to the media process.
  • the monitor program sets a correspondence relationship between the TVID 140 (or LP) and the way 168 in the way designation register 136, whereby the plurality of ways 168 included in the cache memory 109 are associated with the host process and the first way
  • the process is divided into second ways to be associated with processing (S125).
  • the TLB 104 assigns a way 168 to a thread belonging to the host process and a thread belonging to the media process.
  • the monitor program sets a correspondence relationship between the TVID 140 and the FPU 107 in the FPU allocation register 137, thereby dividing the plurality of FPUs 107 into a first FPU associated with the host process and a second FPU associated with the media process (S126). .
  • the FPU allocation unit 108 allocates the FPU 107 to the thread belonging to the host process and the thread belonging to the media process.
  • the monitor program also associates the bus bandwidth between the external memory 15 and the memory IF block 14 with the host processing by setting the correspondence relationship between the MVID 142 and the bus bandwidth in the bus bandwidth specification register 138.
  • the first bus bandwidth is divided into the second bus bandwidth associated with the media processing (S127).
  • the memory IF block 14 assigns the bus bandwidth to the thread belonging to the host process and the thread belonging to the media process. assign.
  • the monitor program creates a page table indicating the correspondence between physical addresses and logical addresses.
  • the monitor program sets a correspondence relationship between the PVID 141 and the physical address, so that the physical address space of the external memory 15 is associated with the host process, and the second physical address range is associated with the media process.
  • the first physical address range is assigned to the host processing thread
  • the second physical address range is assigned to the media processing thread (S128).
  • the monitor program protects the physical address by setting the corresponding relationship between the PVID 141 and the physical address in the physical memory protection register 131.
  • the monitor program sets the interrupt destination LP or the like in the interrupt control register 134 in correspondence with each interrupt factor (S129).
  • the monitor program can perform interrupt control independent of host processing and media processing.
  • the interrupt control unit 111 sends an interrupt to the thread corresponding to the interrupt factor.
  • each supervisor-level OS to which TVID 140 is assigned may determine a logical address corresponding to the assigned physical address and create a page table for each OS. This is possible and the present invention is not limited to this.
  • the processor system 10 can improve the area efficiency by including the single processor block 11 that shares resources and performs host processing and media processing. Further, the processor system 10 gives different tag information (TVID 140, PVID 141, and MVID 142) to the host processing thread and the media processing thread, and divides the resources of the processor system 10 in association with the tag information. As a result, the processor system 10 can allocate independent resources to the host process and the media process. Therefore, since there is no resource contention between the host process and the media process, the processor system 10 can improve performance guarantee and robustness.
  • tag information TVID 140, PVID 141, and MVID 142
  • the physical address management unit 105 generates an interrupt when each thread tries to access outside the designated physical address range using the PVID 141. Thereby, the processor system 10 can improve the robustness of the system.
  • the processor system 10 according to the present embodiment has been described above, but the present invention is not limited to this embodiment.
  • the processor block 11 performs two types of processing, that is, host processing and media processing, has been described, but three or more types of processing including other processing may be performed.
  • three or more types of TVIDs 140 respectively corresponding to the three or more types of processing are assigned to a plurality of threads.
  • PVID 141 and MVID 142 are not limited to the numbers described above, and may be plural.
  • TVID 140 three types of TVID 140, PVID 141, and MVID 142 have been described as tag information for grouping a plurality of threads.
  • the processor system 10 uses only one tag information (for example, TVID 140). Also good. That is, the processor system 10 may use the TVID 140 for physical address management and bus width control without using the PVID 141 and the MVID 142.
  • the processor system 10 may use two types of tag information, or may use four or more types of tag information.
  • the interrupt control register 134, the entry designation register 135, the way designation register 136, the FPU allocation register 137, and the page table are set and updated by the virtual monitor level OS (monitor program).
  • the supervisor level OS may set and update the interrupt control register 134, the entry specification register 135, the way specification register 136, the FPU allocation register 137, and the page table in accordance with an instruction from the monitor level OS.
  • the resource assigned to the supervisor level OS is notified to the supervisor level OS by the virtual monitor level OS, and the supervisor level OS uses the interrupt control register 134,
  • the entry specification register 135, the way specification register 136, the FPU allocation register 137, and the page table may be set and updated.
  • each processing unit included in the processor system 10 is typically realized as an LSI which is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • LSI is used, but depending on the degree of integration, it may be called IC, system LSI, super LSI, or ultra LSI.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • part or all of the functions of the processor system 10 according to the embodiment of the present invention may be realized by the execution unit 101 or the like executing a program.
  • the present invention may be the above program or a recording medium on which the above program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • the present invention can be applied to processor devices and multi-thread processor devices, and is particularly suitable for media processing processor devices and multi-thread processor devices mounted on digital televisions, DVD recorders, digital cameras, mobile phones, and the like.

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Abstract

　本発明のプロセッサ装置は、複数のプロセッサ間でハードウェア資源（２６０、２７０）を共有するプロセッサ装置であって、前記ハードウェア資源内のレジスタに現在実行中の何れかのプログラムの拡張コンテキストデータが保持されているか否かを判定する第１判定部（２１５）と、前記ハードウェア資源内の拡張コンテキストデータなどのプロセッサに対応するかを判定する第２判定部（２１６）と、プロセッサ内のプログラム間で拡張コンテキストデータの退避と復帰とを行う第１転送部（２５１）と、プロセッサ間のプログラム間で拡張コンテキストデータの退避と復帰とを行う第２転送部（２５２）とを備える。

Description

プロセッサ装置、マルチスレッドプロセッサ装置
　プロセッサ装置のプログラムを切り替えながら実行する複数のプロセッサを有するプロセッサ装置およびマルチスレッドプロセッサ装置に関し、特にハードウェア資源を複数のプロセッサで共有するプロセッサ装置およびマルチスレッドプロセッサ装置に関する。
　近年のデジタル技術、動画像及び音声の圧縮伸張技術の急速な進展に伴い、デジタルテレビ、デジタルビデオレコーダ（ＤＶＤレコーダ等）、携帯電話、及び映像音声機器（ビデオカメラ等）に搭載されるプロセッサに、さらなる高性能化が求められている。
　例えば、高性能化を実現するプロセッサとしてマルチスレッドプロセッサが知られている（例えば、特許文献１参照）。このマルチスレッドプロセッサは、複数のスレッドを同時に実行することにより、処理効率を向上できる。また、マルチスレッドプロセッサは、複数のスレッドの実行において、資源の共有が可能となるので、複数のプロセッサを独立に設ける場合に比べて、プロセッサの面積効率を向上できる。
　一方、このようなプロセッサでは、リアルタイム性が要求されない制御関連のホスト処理と、リアルタイム性が要求される動画像の圧縮及び伸張処理等のメディア処理とが行われる。
　例えば、特許文献２記載の映像音声処理用集積回路は、ホスト処理を行うマイコンブロックと、メディア処理を行うメディア処理ブロックとをそれぞれ備える。
　また、ＦＰＵ（浮動小数点演算装置：Floating Point number processing Unit）のコンテキスト切り替えを必要最小限にする技術としてレイジー・コンテキスト・スイッチ（Lazy context switch）という技術がある。この方法によれば、実行コンテキストで、ＦＰＵ命令を実行することが必要になった時までＦＰＵコンテキストの退避と復帰を遅らせて行う。つまり、通常のプロセッサのコンテキストの退避および復帰とは非同期に、ＦＰＵのコンテキスト切り換えを行い、その機会を必要最小限に抑える。
　ＦＰＵは多数のレジスタを有すること、時分割多重化されるプログラムにはＦＰＵを使用しないプログラムも存在することから、上記方法は、ＦＰＵコンテキストの退避および復帰のオーバヘッドの低減を図っている。
特開２００６－３０２２６１号公報 国際公開第２００５／０９６１６８号 特開２００３－２７１３９９号公報 特開２００８－１２３０４５号公報 特開２００４－２４６８６２号公報
　しかしながら、マルチプロセッサにおいてＦＰＵ等のハードウェア資源を利用する場合には、次の問題がある。
　プロセッサ毎にＦＰＵを備えプロセッサ毎にレイジー・コンテキスト・スイッチを適用する場合には、回路規模が増大する。さらに、プロセッサ間でＦＰＵの稼動率にばらつきが生じ、使用効率を向上できない。
　本発明は、複数のプロセッサでＦＰＵ等のハードウェア資源を共有し、使用効率を向上させるプロセッサ装置およびマルチスレッドプロセッサ装置を提供することを目的とする。
　上記の課題を解決するために本発明のプロセッサ装置は、複数のプログラムを切り替えながら実行する複数のプロセッサと、データを保持するレジスタを有し前記複数のプロセッサの命令実行を補完する１つ以上のハードウェア資源と、前記複数のプログラムのうち前記ハードウェア資源を利用する所定命令を含むプログラム毎に、前記ハードウェア資源内のレジスタデータのコピーである拡張コンテキストデータを記憶するメモリと、前記ハードウェア資源と前記メモリとの間で、拡張コンテキストデータの退避と復帰とを制御する制御部と、前記ハードウェア資源内に現在実行中のプログラムの拡張コンテキストデータが保持されている可能性があるか否かを判定する第１判定部と、前記ハードウェア資源内の拡張コンテキストデータが前記所定命令を実行しようとしたプロセッサに属するか否かを判定する第２判定部と、を備え、前記可能性があると前記第１判定部によって判定され、かつ、前記ハードウェア資源内の拡張コンテキストデータが、前記所定命令を実行しようとしたプロセッサに属すると前記第２判定部によって判定された場合に、前記制御部が拡張コンテキストデータの退避および復帰を行うことなく、前記ハードウェア資源は当該所定命令を実行する。
　この構成によれば、各ハードウェア資源を複数のプロセッサで共有することができる。つまり、どのプロセッサでも各ハードウェア資源を使用することができる。それゆえ、ハードウェア資源の使用効率を向上させることができる。ハードウェア資源をプロセッサ毎に備える必要がないので、必要な処理性能に応じた個数の必要最小限のハードウェア資源を備えればよく、回路規模を削減または最適化することができる。
　ここで、前記制御部は、前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータと同じプロセッサに属するコンテキストデータを復帰する第１転送部と、前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータとは異なるプロセッサに属する拡張コンテキストデータを復帰する第２転送部とを備えるようにしてもよい。
　ここで、前記ハードウェア資源は前記複数のプロセッサが実行できない拡張命令を実行する拡張演算ユニットであり、前記所定の命令は前記拡張命令であってもよい。
　この構成によれば、ＦＰＵやハードウェアアクセラレータ等の拡張演算ユニットを効率よく複数のプロセッサで共有することができ、拡張コンテキストデータの退避および復帰を最小限にすることができる。
　ここで、前記第１判定部は、複数のプロセッサのそれぞれに設けられたデータ判定部を含み、各データ判定部は、当該データ判定部に対応するプロセッサがプログラム中の前記所定命令を実行しようとしたとき、当該データ判定部に対応するプロセッサで現在実行中のプログラムの拡張コンテキストデータが前記ハードウェア資源内に保持されている可能性があるか否かを判定し、前記第２判定部は、複数のプロセッサのそれぞれに設けられたプロセッサ判定部を含み、各プロセッサ判定部は、前記ハードウェア資源内の拡張コンテキストデータが前記所定命令を実行しようとしたプロセッサに属するか否かを判定するようにしてもよい。
　この構成によれば、データ判定部およびプロセッサ判定部はプロセッサ毎に備えられるので、ハードウェア資源が現在実行中のプログラム（つまり所定命令を発行したプログラム）の拡張コンテキストデータを保持している場合には、他のプロセッサになんら影響を与えることなく、ハードウェア資源を使用することができる。
　ここで、前記複数のプロセッサのそれぞれは、状態レジスタを有し、各状態レジスタのデータのコピーは、プログラム毎のコンテキストデータに含まれ、各状態レジスタは、前記ハードウェア資源毎に、現在実行中のプログラムの拡張コンテキストデータが当該ハードウェア資源内に保持されている可能性があるか否かを示す第１状態情報と、前記ハードウェア資源毎に当該ハードウェア資源内に保持されている拡張コンテキストデータに対応するプロセッサを示す第２状態情報とを保持し、前記各データ判定部は、対応するプロセッサがプログラム中の前記所定命令を実行しようとしたとき、前記第１状態情報が真か偽かを判定し、偽であると判定したとき第１の例外割込み信号を発生する第１判定回路を含み、前記各プロセッサ判定部は、対応する前記第１判定回路が偽であると判定したとき、対応するプロセッサと前記第２状態情報が示すプロセッサとが一致するか否かを判定し、偽であると判定したとき第２の例外割込み信号を発生する第２判定回路を含み、前記ハードウェア資源は、前記第２判定回路が一致すると判定したとき、拡張コンテキストデータの退避および復帰を待つことなく、当該所定命令に従って即座に動作するとしてもよい。
　この構成によれば、データ判定部およびプロセッサ判定部はハードウェア（第１判定回路および第２判定回路）により構成されるので、ハードウェア資源が現在実行中のプログラム（つまり所定命令を発行したプログラム）の拡張コンテキストデータを保持している場合には、他のプロセッサになんら影響を与えることなく、かつ、高速にハードウェア資源を使用することができる。
　ここで、前記第１転送部は、プロセッサ毎に設けられた退避復帰部を含み、各退避復帰部は、前記第１の例外割り込み信号が発生した場合に前記ハードウェア資源から前記メモリに拡張コンテキストデータを退避し、前記メモリから前記ハードウェア資源に前記所定命令を実行しようとしたプロセッサの拡張コンテキストデータを復帰し、前記複数のプロセッサは、第１のプロセッサと第２のプロセッサとを含み、前記第１のプロセッサは第１のオペレーティングシステムを実行することによって複数のプログラムを時分割多重で実行し、前記第２のプロセッサは第１のオペレーティングシステムとは異なる第２のオペレーティングシステムを実行することによって複数のプログラムを時分割多重で実行し、前記第１のプロセッサ内の前記退避復帰部は、前記第１のプロセッサ内の前記第１判定回路が前記第１の例外割込み信号を発生したとき、前記第１のオペレーティングシステムによって起動され、前記第２のプロセッサ内の前記退避復帰部は、前記第２のプロセッサ内の前記第１判定回路が前記第１の例外割込み信号を発生したとき、第２のオペレーティングシステムによって起動されるようにしてもよい。
　この構成によれば、異なるオペレーティングシステム（以下ＯＳと略す）を実行するプロセッサ間でハードウェア資源を共有することができる。プロセッサ内のプログラム間でハードウェア資源の拡張コンテキストデータの切り替えが必要な場合は、他のＯＳに影響を与えることなく、ＯＳ内で効率よく拡張コンテキストデータを切り替えることができる。
　ここで、前記複数のプロセッサの少なくとも１つは、前記第１のオペレーティングシステムと前記第２のオペレーティングシステムとを管理する第３のオペレーティングシステムを実行し、前記第２の転送部は、何れかの前記第２判定回路が前記第２の例外割込み信号を発生したとき、第３のオペレーティングシステムによって起動されるようにしてもよい。
　この構成によれば、異なるオペレーティングシステム（以下ＯＳと略す）を実行するプロセッサ間でハードウェア資源を共有することができる。異なるＯＳを実行するプロセッサ間でハードウェア資源の拡張コンテキストデータの切り替えが必要な場合は、第３のＯＳの管理の下で、拡張コンテキストデータを切り替える。これにより、どのプロセッサ上のプログラムに対しても拡張コンテキストデータの切り替えが隠蔽されるので、従来のプログラムを容易に流用することができる。
　ここで、前記第３オペレーティングシステムは、何れかの前記第２判定回路が前記第２の例外割込み信号を発生したとき、当該ハードウェア資源が他のプロセッサの所定命令を実行中である場合は、当該ハードウェア資源が解放されるのを待ち、当該ハードウェア資源を確保した後に、前記第２の転送部を起動するようにしてもよい。
　この構成によれば、異なるＯＳのプロセッサ間で所定の命令が競合した場合（ハードウェア資源の使用が競合した場合）でも、第３のＯＳの管理の下で容易に調停することができる。
　ここで、前記第２転送部は、前記ハードウェア資源から前記メモリに前記他のプロセッサに対応する拡張コンテキストデータを退避する動作の開始から、前記メモリから前記ハードウェア資源に前記所定命令を実行しようとしたプロセッサの拡張コンテキストデータを復帰する動作の改良までをアトミックに行うようにしてもよい。
　この構成によれば、第２転送部は上記の退避開始から復帰完了までをアトミックに行うので、プログラム毎のコンテキストデータ（特に第１状態情報および第２状態情報）に矛盾を生じさせることなく、他のプロセッサからの干渉を受けることなく、異なるプロセッサ間でハードウェア資源を共有することができる。
　ここで、各プロセッサは、さらに、当該プロセッサが停止状態、待ち状態または休眠状態に遷移したとき、当該プロセッサに対応する第２状態情報をクリアするクリア回路を備えるようにしてもよい。
　この構成によれば、１つのプロセッサが停止状態、待ち状態または休眠状態に遷移したときに、クリア回路によって当該プロセッサが使用しているハードウェア資源を解放することができ、複数のプロセッサで共有されるハードウェア資源の使用効率を向上させる。
　ここで、前記各状態レジスタは、第２状態情報をロックするか否かを示す第３状態情報を保持し、前記第３オペレーティングシステムは、第３状態情報が第２状態情報をロックすることを示すとき、前記クリア回路による第２状態情報のクリアを禁止するようにしてもよい。
　この構成によれば、ハードウェア資源を使用するプロセッサが固定的である場合や、ハードウェア資源をあるプロセッサが優先して使用する場合に、プログラマが第３状態情報を「ロック」に設定することにより、ハードウェア資源を当該プロセッサに占有させ続けることができ、無駄な拡張コンテキストデータの退避および復帰を削減することができる。
　また、本発明のプロセッサ装置は、複数のスレッドを同時に実行することによって、複数のプログラムを切り替える複数の仮想プロセッサを備えるマルチスレッドプロセッサと、データを保持するレジスタを有し前記複数の仮想プロセッサの命令実行を補完する１つ以上のハードウェア資源と、前記複数のプログラムのうち前記ハードウェア資源を利用する所定命令を含むプログラム毎に、前記ハードウェア資源内のレジスタデータのコピーである拡張コンテキストデータを記憶するメモリと、前記ハードウェア資源と前記メモリとの間で、拡張コンテキストデータの退避と復帰とを制御する制御部と、前記ハードウェア資源内に現在実行中のプログラムの拡張コンテキストデータが保持されている可能性があるか否かを判定する第１判定部と、前記ハードウェア資源内の拡張コンテキストデータが前記所定命令を実行しようとしたプロセッサに属するか否かを判定する第２判定部と、を備え、前記可能性があると前記第１判定部によって判定され、かつ、前記ハードウェア資源内の拡張コンテキストデータが、前記所定命令を実行しようとしたプロセッサに属すると前記第２判定部によって判定された場合に、前記制御部が拡張コンテキストデータの退避および復帰を行うことなく、前記ハードウェア資源は当該所定命令を実行する構成であってもよい。
　この構成によれば、上記と同様の効果がある。
　ここで、前記制御部は、前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータと同じプロセッサに属するコンテキストデータを復帰する第１転送部と、前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータとは異なるプロセッサに属する拡張コンテキストデータを復帰する第２転送部とを備える構成としてもよい。
　ここで、前記複数の仮想プロセッサのそれぞれは、少なくとも１つのスレッドに対応し、前記マルチスレッドプロセッサは、スレッドの命令をフェッチおよび解読する複数の命令準備部と、前記複数の命令準備部により解読された命令であって、１以上のスレッドに対応する１以上の命令を同時に実行する実行部と、命令準備部毎に設けられた状態レジスタとを有し、前記制御部は、命令準備部毎に、現在のスレッドを他のスレッドに入れ替えることによって、前記複数の仮想プロセッサのうち実行中の仮想プロセッサと実行中でない仮想プロセッサとを入れ替え、各状態レジスタのデータのコピーは、仮想プロセッサ毎のコンテキストデータに含まれ、各状態レジスタは、前記ハードウェア資源毎に、現在実行中の仮想プロセッサの拡張コンテキストデータが当該ハードウェア資源内に保持されている可能性があるか否かを示す第１状態情報と、前記ハードウェア資源毎に当該ハードウェア資源内に保持されている拡張コンテキストデータに対応する仮想プロセッサを示す第２状態情報とを保持し、前記マルチスレッドプロセッサは、さらに、スレッドの入れ替えによって実行中の仮想プロセッサが実行中でなくなったときに、スレッドの入れ替えがあった命令準備部内の状態レジスタの第２状態情報をクリアするクリア回路を備える構成としてもよい。
　ここで、前記第１判定部は、前記複数の命令準備部のそれぞれに設けられたデータ判定部を含み、前記各データ判定部は、対応する命令準備部のスレッドが前記所定命令を実行しようとしたとき、前記第１状態情報が真か偽かを判定することによって、現在実行中のプログラムの拡張コンテキストデータが前記ハードウェア資源内に保持されている可能性があるか否かを判定し、前記第２判定部は、前記複数の命令準備部のそれぞれに設けられたプロセッサ判定部を含み、前記各プロセッサ判定部は、対応する命令準備部内の前記データ判定部が偽であると判定したとき、対応する命令準備部の仮想プロセッサと前記第２状態情報が示す仮想プロセッサとが一致するか否かを判定し、偽であると判定したとき第２の例外割込み信号を発生し、前記マルチスレッドプロセッサは、さらに、前記プロセッサ判定部からの第２の例外割込み信号によって起動される第２の例外割り込み処理を、オペレーティングシステムの一部の機能として実行し、前記オペレーティングシステムは、前記ハードウェア資源の獲得処理と、前記ハードウェア資源の解放を待つ待ち処理を含み、前記オペレーティングシステムは、前記第２の例外割り込み信号を発生させた仮想プロセッサの属する命令準備部以外の命令準備部に属する仮想プロセッサにおいて当該ハードウェア資源が使用中でない場合に、前記獲得処理として、前記第２の例外割り込み信号を発生させた命令準備部内の状態レジスタに、真を示す第１状態情報と、前記第２の例外割り込み信号を発生させた仮想プロセッサを示す第２状態情報とを設定し、前記第２の例外割り込み信号を発生させた仮想プロセッサの属する命令準備部以外の命令準備部において仮想プロセッサにおいて当該ハードウェア資源が使用中である場合に、前記待ち処理を実行する構成としてもよい。
　この構成によれば、ハードウェア資源（例えば、ＦＰＵやハードウェアアクセラレータ等の拡張演算ユニット）を複数のプロセッサで効率良く共有することができる。つまり、どのプロセッサでも各ハードウェア資源を使用することができる。それゆえ、ハードウェア資源の使用効率を向上させることができる。ハードウェア資源をプロセッサ毎に備える必要がないので、必要な処理性能に応じた個数の必要最小限のハードウェア資源を備えればよく、回路規模を削減または最適化することができる。
図１は、第１の実施の形態におけるプロセッサ装置の構成を示すブロック図である。 図２は、第１の実施の形態における状態レジスタ部内の第１～第３状態情報の一例を示す図である。 図３は、第１の実施の形態におけるプロセッサ装置におけるオペレーティングシステムについての説明図である。 図４は、第１の実施の形態におけるハードウェア資源切り替え動作を示すフローチャートである。 図５は、第１の実施の形態における第３のＯＳが管理するデータの一例を示す図である。 図６は、第１の実施の形態におけるハードウェア資源切り替え動作を示す詳細なフローチャートである。 図７は、第２の実施の形態に係るプロセッサシステムの構成を示すブロック図である。 図８は、第２の実施の形態に係るプロセッサブロックの構成を示すブロック図である。 図９は、第２の実施の形態に係るコンテキストの構成を示す図である。 図１０は、第２の実施の形態に係る論理アドレス空間の管理を示す図である。 図１１は、第２の実施の形態に係るアドレス管理テーブルの構成を示す図である。 図１２は、第２の実施の形態における、論理アドレスの対応関係を示す図である。 図１３は、第２の実施の形態に係るエントリ指定レジスタの構成を示す図である。 図１４は、第２の実施の形態に係るＴＬＢによるエントリの割り当て処理を示す図である。 図１５は、第２の実施の形態に係るＴＬＢによる処理の流れを示すフローチャートである。 図１６は、第２の実施の形態に係る物理保護レジスタの構成を示す図である。 図１７は、第２の実施の形態において、ＰＶＩＤにより保護される物理アドレス空間を示す図である。 図１８は、第２の実施の形態に係る保護違反レジスタの構成を示す図である。 図１９は、第２の実施の形態に係るエラーアドレスレジスタの構成を示す図である。 図２０は、第２の実施の形態に係るＦＰＵ割り当てレジスタの構成を示す図である。 図２１は、第２の実施の形態に係るＦＰＵ割り当て部によるＦＰＵの割り当て処理を示す図である。 図２２Ａは、第２の実施の形態に係るウェイ指定レジスタの構成を示す図である。 図２２Ｂは、第２の実施の形態に係るウェイ指定レジスタの構成を示す図である。 図２３は、第２の実施の形態に係るキャッシュメモリによるウェイの割り当て処理を模式的に示す図である。 図２４は、第２の実施の形態に係るキャッシュメモリによる処理の流れを示すフローチャートである。 図２５は、第２の実施の形態に係る割り込み制御レジスタの構成を示す図である。 図２６は、第２の実施の形態に係るプロセッサシステムにおける、メモリアクセス管理を示す図である。 図２７は、第２の実施の形態に係るメモリＩＦブロックによるバスバンド幅の割り当てを示す図である。 図２８は、第２の実施の形態に係るプロセッサシステムにおける資源分割処理の流れを示すフローチャートである。
　（第１の実施の形態）
　本実施形態におけるプロセッサ装置は、複数のプロセッサ間でハードウェア資源を共有するプロセッサ装置であって、ハードウェア資源内のレジスタに現在実行中の何れかのプログラムの拡張コンテキストデータが保持されているか否かを判定する第１判定部と、前記ハードウェア資源内の拡張コンテキストデータが、どのプロセッサに対応するかを判定する第２判定部と、プロセッサ内のプログラム間で拡張コンテキストデータの退避と復帰とを行う第１転送部と、プロセッサ間のプログラム間で拡張コンテキストデータの退避と復帰とを行う第２転送部とを備える。
　図１は、本発明の第１の実施の形態におけるプロセッサ装置の構成を示すブロック図である。このプロセッサ装置は、命令準備部２１０、２２０および２３０と、実行パイプライン部２４０と、制御部２５０と、ハードウェア資源２６０および２７０と、メモリ３１０、３２０、３３０とを備える。
　命令準備部２１０、２２０、２３０および実行パイプライン部２４０は、マルチスレッドプロセッサを構成する。命令準備部２１０、２２０、２３０はそれぞれ独立にスレッド（プログラム）から命令をフェッチおよび解読し、解読結果を実行パイプライン部２４０に発行する。
　実行パイプライン部２４０は、複数の機能ユニット（ＡＬＵ、ロード／ストアユニット、分岐処理ユニット、乗算器、除算器等）を備え、複数の命令解読結果のうち実行可能な命令を、複数の機能ユニットで同時に実行する。１つの命令準備部と実行パイプライン部２４０の組は、実質的に１つのプロセッサとして機能するので、仮想プロセッサまたは論理プロセッサと呼ぶ。つまり、命令準備部２１０、２２０、２３０および実行パイプライン部２４０は、３つの仮想プロセッサ０～２に相当する。各仮想プロセッサはプログラムを切り替えながら実行する。なお、命令準備部２１０、２２０、２３０および実行パイプライン部２４０の代わりに、独立に動作する複数の物理プロセッサを備えてもよい。以下では、３つの仮想プロセッサ０～２（論理プロセッサ）と３つの物理プロセッサとを特に区別する必要がない場合は、単にプロセッサ０～２と呼ぶ。
　メモリ３１０、３２０および３３０は３つのプロセッサに対応するアドレス空間を有する。メモリ３１０は、プログラム、プログラムの通常のコンテキストデータ３１１、ハードウェア資源の拡張コンテキストデータ３１２等を記憶する。メモリ３２０および３３０についても同様である。３つのメモリ３１０、３２０および３３０は、物理アドレス空間は１つで、３つの独立した仮想アドレス空間を有する。なお、３つのメモリ３１０、３２０および３３０は３つの独立した物理アドレス空間を有していてもよい。また、コンテキストデータ３１１、３２１および３３１を別のコンテキストデータ専用のメモリに格納しても良い。
　命令準備部２１０は、メモリ３１０から命令をフェッチする命令フェッチ部２１１と、フェッチされた命令を解読する命令解読部２１２と、状態レジスタ部２１３と、レジスタ部２１４と、第１判定部２１５と、第２判定部２１６とを備える。
　命令準備部２２０は、メモリ３２０から命令をフェッチする命令フェッチ部２２１と、フェッチされた命令を解読する命令解読部２２２と、状態レジスタ部２２３と、レジスタ部２２４と、第１判定部２２５と、第２判定部２２６とを備える。
　命令準備部２３０は、メモリ３３０から命令をフェッチする命令フェッチ部２３１と、フェッチされた命令を解読する命令解読部２３２と、状態レジスタ部２３３と、レジスタ部２３４と、第１判定部２３５と、第２判定部２３６とを備える。
　状態レジスタ部２１３およびレジスタ部２１４の各データは、実行中のプログラムのコンテキストデータを構成する。状態レジスタ部２２３およびレジスタ部２２４についても同様である。状態レジスタ部２３３およびレジスタ部２３４についても同様である。
　制御部２５０は、第１転送部２５１、第２転送部２５２を有し、ハードウェア資源２６０および２７０とメモリ３１０、３２０および３３０との間で、拡張コンテキストデータの退避と復帰とを制御する。
　ハードウェア資源２６０、２７０はそれぞれ、データを保持するレジスタ群２６１、２７１を有し、複数のプロセッサを補完する。各ハードウェア資源は、例えば、ＦＰＵ（浮動小数点演算装置：Floating Point number processing Unit）、ハードウェアアクセラレータ、拡張演算ユニットなどでよい。ＦＰＵは、プログラム中の浮動小数点演算命令（以下、ＦＰＵ命令と呼ぶ。）を実行する。ハードウェアアクセラレータは、プロセッサからコマンドを受けて、指定されたデータに対して積和演算、バタフライ演算、ブロックデータの量子化または逆量子化等を高速に実行する。拡張演算ユニットは、プロセッサが直接実行できない拡張命令（乗算命令、除算命令、拡張演算ユニットに専用の命令等）を実行する。
　レジスタ群２６１、２７１のそれぞれは、対応するハードウェア資源のコンテキスト（以下、拡張コンテキストデータと呼ぶ。）を保持する。各ハードウェア資源は、複数のプロセッサに共有される。ここで、拡張コンテキストデータは、各プロセッサにおけるプログラムのコンテキストデータの退避および復帰とは非同期に行われる。つまり、プロセッサが、ハードウェア資源を利用する所定命令（上記のＦＰＵ命令、コマンド、拡張命令）を実際に実行し、その拡張コンテキストデータを必要とする時にだけ、退避および復帰される。
　メモリ３１０は、複数のプロセッサによって時分割多重化されるプログラムのそれぞれのコンテキストデータ３１１と、複数のプログラムのうちハードウェア資源を利用する所定命令を含むプログラム毎に、前記ハードウェア資源内のレジスタデータのコピーである拡張コンテキストデータ３１２を記憶する。同様にメモリ３２０は、コンテキストデータ３２１、拡張コンテキストデータ３２２を記憶する。メモリ３３０は、コンテキストデータ３３１、拡張コンテキストデータ３３２を記憶する。
　第１判定部２１５は、命令準備部２１０に対応するプロセッサがプログラム中の所定命令を実行しようとしたとき、ハードウェア資源内のレジスタに現在実行中のプログラムの拡張コンテキストデータが保持されているか否かを判定する。
　第２判定部２１６は、ハードウェア資源内の拡張コンテキストデータが、当該所定命令を実行しようとするプロセッサに属するか否かを判定する。
　第１転送部２５１は、第１判定部２１５および第２判定部２１６の判定結果に応じて、ハードウェア資源からメモリ３１０、３２０、３３０の何れかに拡張コンテキストデータを退避し、退避した拡張コンテキストデータと同じプロセッサ（または同じメモリ）に属するコンテキストデータを復帰する。復帰後、ハードウェア資源２６０または２７０は、当該所定命令を実行する。
　第２転送部２５２は、第１判定部２１５および第２判定部２１６の判定結果に応じて、ハードウェア資源からメモリ３１０、３２０、３３０の何れかに拡張コンテキストデータを退避し、退避した拡張コンテキストデータとは異なるプロセッサ（または異なるメモリ）に属するコンテキストデータを復帰する。復帰後、ハードウェア資源２６０または２７０は、当該所定命令を実行する。
　ハードウェア資源２６０または２７０は、ハードウェア資源内のレジスタに現在実行中のプログラムの拡張コンテキストデータが保持されていると第１判定部２１５によって判定され、かつ、ハードウェア資源内の拡張コンテキストデータが、当該所定命令を実行しようとするプロセッサに属すると第２判定部２１６によって判定された場合は、拡張コンテキストデータの退避および復帰を待つことなく、当該所定命令を即座に実行する。
　以上の構成により、各ハードウェア資源２６０または２７０を複数のプロセッサで共有することができる。つまり、どのプロセッサでも各ハードウェア資源を使用することができる。それゆえ、ハードウェア資源の使用効率を向上させることができる。また、ハードウェア資源をプロセッサ毎に備える必要がないので、必要な処理性能に応じた個数の必要最小限のハードウェア資源を備えればよく、回路規模を削減または最適化することができる。
　図２は、本発明の第１の実施の形態における状態レジスタ部内の第１～第３状態情報の一例を示す図である。
　同図は、状態レジスタ部２１３、２２３または２３３の一部を示している。ここでは、状態レジスタ部２１３を代表として説明する。状態レジスタ部２１３は、ＰＳＲ（Processor Status Register）と呼ばれるレジスタと、ＬＰＦＯＳＲ（Logical Processor FPU Operation Status Register）と呼ばれるレジスタとを含む。このうちＰＳＲ（Processor Status Register）は、プログラムのコンテキストデータ３１１に含まれる。ＬＰＦＯＳＲは、プログラムのコンテキストデータ３１１に含まれるか、プログラムのコンテキストデータ３１１に含まれないで別途ＯＳによって管理される。
　ＰＳＲは、現在実行中のプログラムの拡張コンテキストデータがハードウェア資源内に保持されている可能性があることを示す第１状態情報としてＦＥ（FPU Enable）ビットを含む。
　ＬＰＦＯＳＲは、ハードウェア資源内に保持されている拡張コンテキストデータに対応するプロセッサを示す第２状態情報としてＬＰＦＥ０(Logical Processor FPU Enable 0)、ＬＰＦＥ１ビットを含む。ＬＰＦＥ０、ＬＰＦＥ１ビットは、排他的に何れか１ビットのみ”１”になるか、全て”０”になる。この例では、ＬＰＦＥ０ビットは、プロセッサ０に対応し、ＬＰＦＥ１ビットは、プロセッサ１および２に対応するものとする。ＬＰＦＯＳＲは、さらに、第２状態情報をロックするか否かを示す第３状態情報（ＦＬビット）を含む。
　つまり、実行中のプログラムのＰＳＲのＦＥビットが、拡張コンテキストデータがハードウェア資源内に保持されている可能性があることを示していて、更に、そのプログラムを実行中のプロセッサが、ハードウェア資源内に保持されている拡張コンテキストデータに対応していることを、ＬＰＦＥ０または、ＬＰＦＥ１によって示されている場合に、そのプロセッサは、ＬＰＦＥ０または、ＬＰＦＥ１によって示されている、いずれかのハードウェア資源を使用することが可能になる。
　第１判定部２１５は、対応するプロセッサがプログラム中の前記所定命令を実行しようとしたとき、前記第１状態情報が真か偽かを判定し、偽であると判定したとき第１の例外割込み信号を発生する第１判定回路（データ判定部）を含む。
　第２判定部２１６は、対応する前記第１判定回路が偽であると判定したとき、対応するプロセッサと前記第２状態情報が示すプロセッサとが一致するか否かを判定し、偽であると判定したとき第２の例外割込み信号を発生する第２判定回路（プロセッサ判定部）を含む。第１および第２判定回路はハードウェアにて構成される。これにより、特に拡張コンテキストデータの入れ替えが不要な場合の処理を高速化する。
　図３は、本発明の第１の実施の形態におけるプロセッサ装置におけるオペレーティングシステムについての説明図である。
　同図においてプロセッサ０～２は、図１に示した３つの仮想プロセッサまたは３つの物理プロセッサに対応する。
　プロセッサ０は第１のオペレーティングシステム（以下ＯＳと略す。）を実行することによって複数のプログラムを時分割多重で実行する。
　プロセッサ１および２は、第１のＯＳとは異なる第２のＯＳを実行することによって複数のプログラムを時分割多重で実行する。第１のＯＳは例えばＬｉｎｕｘ、第２のＯＳは例えばリアルタイムＯＳである。
　第１転送部２５１は、プロセッサ毎に設けられた退避復帰部２５１ａ、２５１ｂ、２５１ｃを含む。各退避復帰部は、第１の例外割り込み信号が発生した場合に前記ハードウェア資源から前記メモリに拡張コンテキストデータを退避し、前記メモリから前記ハードウェア資源に前記所定命令を実行しようとしたプロセッサの拡張コンテキストデータを復帰し、プロセッサ０内の前記退避復帰部２５１ａは、プロセッサ０内の第１判定部２１５が第１の例外割込み信号を発生したとき、第１のＯＳによって起動される。
　プロセッサ１および２の退避復帰部２５１ｂ、２５１ｃは、プロセッサ１および２の第１判定部２２５、２３５が第１の例外割込み信号を発生したとき、第２のＯＳによって起動される。
　プロセッサ０～２のうちの少なくとも１つは、第１のＯＳと第２のＯＳとを管理する第３のＯＳを実行することによって、第２転送部２５２を制御する。すなわち、第２転送部２５２は、何れかの第２判定部が第２の例外割込み信号を発生したとき、第３のオペレーティングシステムによって起動される。起動された第２転送部２５２は、ハードウェア資源からメモリ３１０、３２０、３３０の何れかに他のプロセッサに属する拡張コンテキストデータを退避する動作の開始から、前記メモリから前記ハードウェア資源に前記所定命令を実行しようとしたプロセッサの拡張コンテキストデータを復帰する動作の完了までをアトミックに行う。これにより、プログラム毎のコンテキストデータ（特に第１状態情報および第２状態情報）に矛盾を生じさせることなく、他のプロセッサからの干渉を受けることなく、異なるプロセッサ間でハードウェア資源を共有することができる。
　さらに、第３のＯＳは、クリア部２５３を制御する。クリア部２５３は、プロセッサ毎に備えられたクリア回路の総称である。各クリア回路は、当該クリア回路に対応するプロセッサが停止状態、待ち状態または休眠状態に遷移したとき、当該プロセッサに対応する第２状態情報（ＬＰＦＥ０およびＬＰＦＥ１ビット）をクリアする。これにより、当該プロセッサが使用しているハードウェア資源を解放することができ、複数のプロセッサで共有されるハードウェア資源の使用効率を向上させる。ただし、第３状態情報（ＦＬビット）がセットされている場合（ＦＬ＝１の場合）は、クリア回路の動作は禁止される。これにより、ハードウェア資源を使用するプロセッサが固定的である場合や、ハードウェア資源をあるプロセッサが優先して使用する場合に、プログラマが第３状態情報を「ロック」に設定することにより、ハードウェア資源を当該プロセッサに占有させ続けることができ、無駄な拡張コンテキストデータの退避および復帰を削減することができる。
　図４は、本発明の第１の実施の形態におけるハードウェア資源切り替え動作の概略を示すフローチャート図である。同図では、プロセッサ０～２のうちの何れか１つのプロセッサにおける動作を示している。ここでは、同図がプロセッサ０の動作を表し、ハードウェア資源がＦＰＵであるものとして説明する。
　プロセッサ０がＦＰＵ命令の実行しようとしたとき（ＦＰＵ命令の実行要求をプロセッサ０がハードウェアにより検出したとき）（Ｓ３０）、ＦＰＵレジスタが使用不可能であるか否かを判定する（Ｓ３１）。”ＦＰＵレジスタが使用不可能でない”というのは、ＦＥ＝１、かつＬＰＦＥ０＝１（または、ＬＰＦＥ１＝１）の場合であり、ＦＰＵレジスタには、ＦＰＵ命令の実行要求を出したプロセッサ０のプログラムに属する拡張コンテキストデータが保持されていることを意味する。この判定は、第１判定回路および第２判定回路により、ほぼ遅延時間なく、なされる。この場合、ＬＰＦＥ０または、ＬＰＦＥ１のいずれか１を示している方に対応したＦＰＵによってＦＰＵ命令が即座に実行される（Ｓ３４）。
　さらに、”ＦＰＵレジスタが使用不可能である”場合は、ＦＰＵレジスタに他のプロセッサに属する拡張コンテキストデータが保持されているか否かを判定する（Ｓ３２）。この判定は、第１判定回路および第２判定回路によりなされる。
　ＦＰＵレジスタに同じプロセッサ０に属する拡張コンテキストデータが保持されているが、現在プロセッサ０で実行中のプログラムの拡張コンテキストデータでない場合は、つまり、そのプロセッサのＰＳＲのＦＥビットは１であるが、ＬＰＦＯＳＲのＬＰＦＥ１かＬＰＦＥ０のいずれかが１の場合は、ＬＰ内コンテキスト切り替えを行う（Ｓ３６）。ＬＰ（Logical Processor）内コンテキスト切り替えは、第１転送部２５１によってなされる。
　ＦＰＵレジスタに異なるプロセッサ１または２に属する拡張コンテキストデータが保持されている場合、つまりそのプロセッサのＬＰＦＯＳＲのＬＰＦＥ１もＬＰＦＥ０も０の場合は、ＬＰ間コンテキスト切り替えを行う（Ｓ４１）。ＬＰ（Logical Processor）間コンテキスト切り替えは、第２転送部２５２によってなされる。
　ＬＰ内またはＬＰ間コンテキスト切り替えの後、ＦＰＵによってＦＰＵ命令が即座に実行される（Ｓ３４）。
　上記のうち、Ｓ３０、Ｓ３１、Ｓ３２はプロセッサ内のハードウェアによって行われる。Ｓ３４はＦＰＵによって実行される。Ｓ３６は第１のＯＳの制御の下で第１転送部２５１によって行われる。Ｓ４１は、第１のＯＳの制御の下で第２転送部２５２によって行われる。
　図５は、本発明の第１の実施の形態における第３のＯＳが管理するデータの一例を示す図である。
　同図のテーブルＴ１は、プロセッサのＩＤ（ここではＬＰＩＤ）と、使用する予定のハードウェア資源（ここではＦＰＵ０、ＦＰＵ１とする）とを対応付けたテーブルである。テーブルＴ２は、ＦＰＵ番号と、現在ＦＰＵを占有しているプロセッサＩＤ（ＬＰＩＤ）と、ロック属性（ＦＬビット）とを対応付けたテーブルである。第３のＯＳは、テーブルＴ１、Ｔ２をそれぞれ常に最新の状態に更新し、ソフトウェア的にＦＰＵを管理する。
　第３のＯＳは、このようなテーブルを参照し、（１）ＦＰＵ０、１と、ＬＰＩＤの対応付け（新たにＬＰに割り当てるべきＦＰＵの選択）、（２）現在のＦＰＵ０、１を使用しているＬＰＩＤ、（３）現在ＦＰＵｎを使用しているＬＰのロック属性の管理を行う。
　より具体的には、（１）第３のＯＳは、各ＬＰが、どのＦＰＵｎを使用する予定かを管理（ソフトウェアにより各ＬＰが使用する予定のＦＰＵｎを管理）し、図２に示したＬＰＦＯＳＲ内のＬＰＦＥ０、ＬＰＦＥ１のどのビットをセットするかを決定する。つまり、各ＬＰでどのＦＰＵｎのコンテキストを使用するのかを管理可能である。
　（２）第３のＯＳは、現在ＦＰＵ０、１を使用しているＬＰＩＤを管理することにより、現状のＦＰＵ０、１をどのプロセッサが使っていて、今から使おうとしているのかを管理し、ＬＰ間のコンテキスト復帰・退避をアトミック操作として管理する。
　（３）第３のＯＳは、ソフトウェアによりＦＰＵｎを使用するＬＰのロック管理をし、ソフトウェアによりＦＰＵｎのロック属性を管理可能である。これによりＦＰＵの占有状態を自ＬＰがロックしたり、他ＬＰから取り外したりすることが可能になる。
　図６は、本発明の第１の実施の形態におけるハードウェア資源切り替え動作を示す詳細なフローチャート図である。同図では、プロセッサのハードウェアにより実行されるステップと、第１のＯＳまたは第２のＯＳにより実行されるステップと、第３のＯＳにより実行されるステップとを分けている。同図では、プロセッサ０～３のうちの何れか１つのプロセッサにおける動作を示している。ここでは、同図がプロセッサ０の動作を表し、ハードウェア資源がＦＰＵであるものとして説明する。
　プロセッサ０がＦＰＵ命令を実行しようとしたとき（ＦＰＵ命令の実行要求をプロセッサ０がハードウェアにより検出したとき）（Ｓ３０）、第１判定部２１５は、ＰＳＲ内のＦＥビット（第１の状態情報）が真か偽かを判定することにより、ＦＰＵレジスタが使用不可能であるか否かを判定し（Ｓ３１）、さらに、第２判定部２１６は、ＬＰＦＥ０、１ビット（第２の状態情報）の何れのビットが真であるかを判定する（Ｓ３２）。これにより、ＦＥ＝１、かつＬＯＦＥ０＝１の場合は、ＦＰＵレジスタに、ＦＰＵ命令の実行要求を出したプロセッサ０のプログラムに属する拡張コンテキストデータが保持されていることを意味する。この判定は、第１判定回路および第２判定回路により、ほぼ遅延時間なく、なされる。この場合、ＦＰＵによってＦＰＵ命令が即座に実行される（Ｓ３３）。
　また、第１判定部２１５は、ＦＥ＝０である場合（ＦＰＵレジスタが使用不可能である場合）、第１の例外割り込み信号を発生する（Ｓ３４）。これにより、第１のＯＳまたは第２のＯＳ（ここでは第１のＯＳ）に制御が移ることになる。第１のＯＳは、ＦＰＵ（ここではＦＰＵ０とする）を確保するためにＦＥ＝１にセットし（Ｓ３５）、必要に応じてＯＳ内でのＦＰＵのコンテキストの退避復帰を行おうとする。ＦＰＵ０内の拡張コンテキストデータが同じプロセッサに属すると第２判定部２１６が判定した場合は、ＦＰＵ０からメモリ３１０に拡張コンテキストデータを退避し、メモリ３１０からＦＰＵ０に、現在実行中のＦＰＵ命令を実行しようとしたプログラムの拡張コンテキストデータを復帰し、（Ｓ３６）、割り込み処理からリターンする（Ｓ３７）。これにより、ＦＰＵ命令を実行しようとしたプログラムは、何事もなかったかのようにＳ３１（True）、Ｓ３２(True)の判定を経る。これにより、ＦＰＵ０はＦＰＵ命令を実行する。
　一方、第１のＯＳは、ＦＥ＝１にセットし（Ｓ３６）、ＦＰＵ０内の拡張コンテキストデータを退避しようとするが、ＦＰＵ０内の拡張コンテキストデータが他のプロセッサに属すると第２判定部２１６が判定した場合は、第２の例外割り込み信号が発生する（Ｓ３８）。これにより、第３のＯＳに制御が遷移する。
　第２の例外割り込み信号を受けた第３のＯＳは、ＦＰＵ０の使用権を確保するためにＬＰＦＥ０＝１をセットし、（Ｓ３８ａ）、ＦＰＵ０の使用権を確保できたか否かを判定し（Ｓ３８ｂ）、確保できた場合は、テーブルＴ２を参照して、現にＦＰＵ０を占有しているプロセッサ（ＦＰＵ０－ＬＰＩＤ）と、ＦＰＵ命令を実行しようとしたプロセッサとが同じでないかどうかを判定し（Ｓ４０）、同じでなければ、異なるプロセッサ間のコンテキスト入れ換えを行い（Ｓ４１）、割り込み処理を抜ける（Ｓ４２）。
　Ｓ３８ｂにおいてＦＰＵ０を確保できない場合（ＬＰＦＥ０に１を書き込んだにもかかわらず、ＬＰＦＥ０＝０の場合、つまり、他の物理プロセッサによって、ＦＰＵ０が確保されている場合）は、第３のＯＳは、ＦＰＵ０が解放されるまで待ち処理に入る（Ｓ３９）。この待ち処理では、ポーリング、イベント待ち等により、解放されたかどうかをチェックすればよい。
　また、Ｓ４０において現にＦＰＵ０を占有しているプロセッサ（ＦＰＵ０－ＬＰＩＤ）と、ＦＰＵ命令を実行しようとしたプロセッサとが同じである場合は、コンテキスト入れ替えの必要がないので、そのまま割り込み処理を抜ける。このケースは、プロセッサ０で実行していたプログラムが、一旦休止状態、停止状態等になった場合に、ＦＥビットがクリアされることによって起こり得る。
　上記の処理のうち、第２の例外割り込み信号を受けた第３のＯＳの処理についてさらに詳しく説明する。
　図３に示した第３のＯＳは、第２判定部２１６、２２６、２３６からの各第２の例外割込み信号によって起動される第２の例外割り込み処理を、オペレーティングシステムの一部の機能として実行する。第３のＯＳは、第２の例外割り込み処理のサポートのために、前記ハードウェア資源の獲得処理、前記ハードウェア資源の解放待ち処理等を含む。
　第３のＯＳは、獲得処理において、第２の例外割り込み信号を発生させた仮想プロセッサの属する命令準備部以外の命令準備部に属する仮想プロセッサおいて当該ハードウェア資源が使用中でない場合（ケース１）に、第２の例外割り込み信号を発生させた命令準備部内の状態レジスタに、真を示す第１状態情報と、前記第２の例外割り込み信号を発生させたプロセッサを示す第２状態情報とを設定する。真を示す第１の状態情報は、現在実行中のプログラムの拡張コンテキストデータがハードウェア資源内に保持されている可能性があることを示す。上記ステップＳ３８ｂにおいて、ＦＰＵ０の使用権を確保できたと判定される場合がこのケース１である。
　一方、第３のＯＳは、第２の例外割り込み信号を発生させた仮想プロセッサの属する命令準備部以外の命令準備部において仮想プロセッサにおいて当該ハードウェア資源が使用中である場合（ケース２）に、前記ハードウェア資源の解放を待つ待ち処理を実行する。上記ステップＳ３８ｂにおいてＦＰＵ０の使用権を確保できないと判定され、ステップＳ３９（待ち処理）に入る場合がこのケース２である。
　ステップＳ３８ｂにおいてハードウェア資源を獲得する処理は、例えば、第３のＯＳが、資源を排他制御するためのＭＵＴＥＸ等の管理オブジェクトを備え、この管理オブジェクトを利用すればよい。
　以上説明してきたように、本実施の形態におけるプロセッサ装置によれば、各ハードウェア資源を複数のプロセッサで共有することができる。つまり、どのプロセッサでも各ハードウェア資源を使用することができる。それゆえ、ハードウェア資源の使用効率を向上させることができる。ハードウェア資源をプロセッサ毎に備える必要がないので、必要な処理性能に応じた個数の必要最小限のハードウェア資源を備えればよく、回路規模を削減または最適化することができる。ＦＰＵやハードウェアアクセラレータ等の拡張演算ユニットを効率よく複数のプロセッサで共有することができ、拡張コンテキストデータの退避および復帰を最小限にすることができる。
　（第２の実施の形態）
　本実施の形態では、第１の実施の形態で説明したプロセッサ装置をメディアプロセッサに適用する場合の構成について説明する。
　本実施の形態に係るプロセッサシステムは、資源を共用してホスト処理とメディア処理とを行う単一のプロセッサブロックを備える。プロセッサブロックは、第１の実施の形態のプロセッサ装置と同じ機能を有し、さらに、資源を共用してホスト処理とメディア処理とを行う単一のプロセッサ装置で行う。本発明の実施の形態に係るプロセッサシステムは、ホスト処理のスレッドとメディア処理のスレッドとに、異なるタグ情報を与えるとともに、プロセッサシステムが有する資源を当該タグ情報に対応付けて分割する。これにより、本発明の実施の形態に係るプロセッサシステムは、面積効率を向上できるとともに、性能の保証及び堅牢性を向上できる。
　まず、本発明の実施の形態に係るプロセッサシステムの構成を説明する。
　図７は、第２の実施の形態に係るプロセッサシステム１０の基本構成を示す機能ブロック図である。
　このプロセッサシステム１０は、映像音声ストリームに関する様々な信号処理を行うシステムＬＳＩであり、外部メモリ１５を用いて複数のスレッドを実行する。例えば、プロセッサシステム１０は、デジタルテレビシステム、ＤＶＤレコーダ、デジタルカメラ及び携帯電話機等に搭載される。このプロセッサシステム１０は、プロセッサブロック１１と、ストリームＩ／Ｏブロック１２と、ＡＶＩＯ（Ａｕｄｉｏ　Ｖｉｓｕａｌ　Ｉｎｐｕｔ　Ｏｕｔｐｕｔ）ブロック１３と、メモリＩＦブロック１４とを備える。
　プロセッサブロック１１は、第１の実施の形態で説明したプロセッサ装置と同じである。以下、同じ点は説明を省略して、異なる点を中心に説明する。
　プロセッサブロック１１は、プロセッサシステム１０全体を制御するプロセッサであり、制御バス１６を介してストリームＩ／Ｏブロック１２、ＡＶＩＯブロック１３、及びメモリＩＦブロック１４を制御したり、データバス１７及びメモリＩＦブロック１４を介して外部メモリ１５にアクセスしたりする。また、プロセッサブロック１１は、データバス１７及びメモリＩＦブロック１４を介して外部メモリ１５から圧縮画像音声ストリーム等の画像音声データを読み出し、圧縮又は伸張等のメディア処理を行った後に、再び、データバス１７及びメモリＩＦブロック１４を介して、処理後の画像データや音声データを外部メモリ１５に格納する回路ブロックである。
　つまり、プロセッサブロック１１は、映像音声の出力サイクル（フレームレート等）に依存しない非リアルタイムな汎用（制御関連の）処理であるホスト処理と、映像音声の出力サイクルに依存するリアルタイムな汎用（メディア関連の）処理であるメディア処理とを行う。
　例えば、プロセッサシステム１０をデジタルテレビシステムに搭載する場合、ホスト処理は、当該デジタルテレビシステムの制御を行い、メディア処理は、デジタル映像の伸張を行う。
　ストリームＩ／Ｏブロック１２は、プロセッサブロック１１による制御の下で、蓄積メディア及びネットワーク等の周辺デバイスから圧縮画像音声ストリーム等のストリームデータを読み込み、データバス１８及びメモリＩＦブロック１４を介して外部メモリ１５に格納したり、その逆方向のストリーム転送をしたりする回路ブロックである。このように、ストリームＩ／Ｏブロック１２は、映像音声の出力サイクルに依存しない非リアルタイムなＩＯ処理を行う。
　ＡＶＩＯブロック１３は、プロセッサブロック１１による制御の下で、データバス１９及びメモリＩＦブロック１４を介して外部メモリ１５から画像データ及び音声データ等を読み出し、各種グラフィック処理等を施した後に、画像信号及び音声信号として外部の表示装置やスピーカ等に出力したり、その逆方向のデータ転送をしたりする回路ブロックである。このように、ＡＶＩＯブロック１３は、映像音声の出力サイクルに依存するリアルタイムなＩＯ処理を行う。
　メモリＩＦブロック１４は、プロセッサブロック１１による制御の下で、プロセッサブロック１１、ストリームＩ／Ｏブロック１２、ＡＶＩＯブロック１３、及びメモリＩＦブロック１４と外部メモリ１５との間で並列にデータ要求が行われるように制御する回路ブロックである。また、メモリＩＦブロック１４は、プロセッサブロック１１からの要求に応じて、プロセッサブロック１１、ストリームＩ／Ｏブロック１２、ＡＶＩＯブロック１３、及びメモリＩＦブロック１４と外部メモリ１５との間の転送帯域を確保するとともに、レイテンシ保証を行う。
　次に、プロセッサブロック１１の詳細な構成を説明する。
　図８は、プロセッサブロック１１の構成を示す機能ブロック図である。
　このプロセッサブロック１１は、実行部１０１と、ＶＭＰＣ（仮想マルチプロセッサ制御部）１０２と、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）１０４と、物理アドレス管理部１０５と、ＦＰＵ（Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　ｎｕｍｂｅｒ　ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：浮動小数点演算装置）１０７と、ＦＰＵ割り当て部１０８と、キャッシュメモリ１０９と、ＢＣＵ１１０と、割り込み制御部１１１とを備える。
　ここで、プロセッサブロック１１は、仮想マルチプロセッサ（ＶＭＰ：Ｖｉｒｔｕａｌ　Ｍｕｌｔｉ　Ｐｒｏｃｅｓｓｏｒ）として機能する。仮想マルチプロセッサとは、一般的に、複数の論理プロセッサ（ＬＰ：Ｌｏｇｉｃａｌ　Ｐｒｏｃｅｓｓｏｒ）の機能を時分割に演じる命令並列プロセッサの一種である。ここで一つのＬＰは、実体的には、物理プロセッサ（ＰＰ：Ｐｈｙｓｉｃａｌ　Ｐｒｏｃｅｓｓｏｒ）のレジスタ群に設定される一つのコンテキストに対応する。各ＬＰに割り当てる時間単位（ＴＳ：Ｔｉｍｅ　Ｓｌｏｔ）の頻度を管理することによって、各ＬＰによって実行されるアプリケーション間の負荷バランスを保つことができる。なお、ＶＭＰの構成及び動作については、その代表的な一例が特開２００３－２７１３９９号公報（特許文献３）に詳しく開示されているので、ここでは詳細な説明を省略する。
　また、プロセッサブロック１１は、マルチスレッドパイプライン型プロセッサ（マルチスレッドプロセッサ）として機能する。マルチスレッドパイプライン型プロセッサは、同時に複数のスレッドを処理し、さらに、実行パイプラインの空きを埋めるように複数のスレッドを処理することにより、処理効率を向上できる。なお、マルチスレッドパイプライン型プロセッサの構成及び動作については、その代表的な一例が特開２００８－１２３０４５号公報（特許文献４）に詳しく開示されているので、ここでは詳細な説明を省略する。
　実行部１０１は、複数のスレッドを同時に実行する。この実行部１０１は、複数の物理プロセッサ１２１と、演算制御部１２２と、演算部１２３とを備える。
　複数の物理プロセッサ１２１は、それぞれ、レジスタを備える。このレジスタそれぞれは、１以上のコンテキスト１２４を保持する。ここで、コンテキスト１２４とは、複数のスレッド（ＬＰ）のそれぞれに対応し、対応するスレッドを実行するために必要な制御情報及びデータ情報等である。各物理プロセッサ１２１は、スレッド（プログラム）中の命令をフェッチおよび解読し、解読結果を演算制御部１２２に発行する。
　演算部１２３は、複数の演算器を備え、同時に複数のスレッドを実行する。
　演算制御部１２２は、マルチスレッドパイプライン型プロセッサにおけるパイプライン制御を行う。具体的には、演算制御部１２２は、実行パイプラインの空きを埋めるように複数のスレッドを、演算部１２３が備える演算器に割り当てたうえで実行させる。
　ＶＭＰＣ１０２は、仮想マルチスレッド処理を制御する。このＶＭＰＣ１０２は、スケジューラ１２６と、コンテキストメモリ１２７と、コンテキスト制御部１２８とを備える。
　スケジューラ１２６は、複数のスレッドの優先度に従い、複数のスレッドの実行順序、及びスレッドを実行するＰＰを決定するスケジューリングを行うハードウェアスケジューラである。具体的には、スケジューラ１２６は、ＬＰをＰＰにアサインする又はアンアサインすることにより、実行部１０１が実行するスレッドを切り替える。
　コンテキストメモリ１２７は、複数のＬＰにそれぞれ対応する複数のコンテキスト１２４を記憶する。なお、このコンテキストメモリ１２７又は複数の物理プロセッサ１２１が備えるレジスタが、本発明の保持手段に相当する。
　コンテキスト制御部１２８は、所謂コンテキストの復帰及び退避を行う。具体的には、コンテキスト制御部１２８は、実行が完了した物理プロセッサ１２１が保持するコンテキスト１２４をコンテキストメモリ１２７に書き込む。また、コンテキスト制御部１２８は、これから実行されるスレッドのコンテキスト１２４をコンテキストメモリ１２７から読み出し、読み出したコンテキスト１２４を当該スレッドに対応するＬＰがアサインされた物理プロセッサ１２１に転送する。
　図９は、一つのコンテキスト１２４の構成を示す図である。なお、図９にはスレッドを実行するために必要な通常の制御情報及び通常のデータ情報等は図示しておらず、新たにコンテキスト１２４に追加された情報のみを示している。
　図９に示すにように、コンテキスト１２４は、ＴＶＩＤ（ＴＬＢアクセス仮想識別子）１４０と、ＰＶＩＤ（物理メモリ保護仮想識別子）１４１と、ＭＶＩＤ（メモリアクセス仮想識別子）１４２とを含む。
　このＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２は、複数のスレッド（ＬＰ）のそれぞれが、ホスト処理に属するスレッドか、メディア処理に属するスレッドかを示すタグ情報である。
　ＴＶＩＤ１４０は、複数の仮想メモリ保護グループを設定するために用いられる。例えば、ホスト処理のスレッドと、メディア処理のスレッドとにそれぞれ異なるＴＶＩＤ１４０が付与される。実行部１０１は、このＴＶＩＤ１４０を用いて論理アドレス空間のページ管理情報をそれぞれ独立に作成することができる。
　ＰＶＩＤ１４１は、物理メモリ領域のアクセスを制限するために用いられる。
　ＭＶＩＤ１４２は、メモリＩＦブロック１４へのアクセス形態を設定するために用いられる。メモリＩＦブロック１４は、このＭＶＩＤ１４２を用いて、レイテンシ（応答性重視）を優先するか、バスバンド幅（性能保証）を優先するかを決定する。
　図１０は、プロセッサシステム１０における論理アドレス空間の管理を模式的に示す図である。図１０に示すように、プロセッサシステム１０は、ユーザレベル、スーパーバイザーレベル及び仮想モニタレベルの３つの階層により制御される。
　ここでユーザレベルは、スレッド（ＬＰ）ごとの制御を行う階層である。スーパーバイザーレベルは、複数のスレッドの制御を行うオペレーティングシステム（ＯＳ）に対応する階層である。例えば、図１０に示すようにスーパーバイザーレベルには、ホスト処理のＯＳであるＬｉｎｕｘカーネルと、メディア処理のＯＳであるＳｙｓｔｅｍ　Ｍａｎａｇｅｒとが含まれる。
　仮想モニタレベルは、スーパーバイザーレベルの複数のＯＳを制御する階層である。具体的には、仮想モニタレベルのＯＳ（モニタプログラム）により、ＴＶＩＤ１４０を用いた論理アドレス空間の区別が行われる。つまり、プロセッサシステム１０は、複数のＯＳが用いる論理アドレス空間が互いに干渉しないように、論理アドレス空間を管理する。たとえば、各コンテキストのＴＶＩＤ１４０、ＰＶＩＤ１４１やＭＶＩＤ１４２は、この仮想モニタレベルでのみ設定することが出来るようにしている。
　また、仮想モニタレベルのＯＳは、プロセッサシステム１０が有する複数の資源を、ホスト処理に属するスレッドに対応付ける第１資源と、メディア処理に属するスレッドに対応付ける第２資源とに分割する本発明の分離手段である。ここで資源とは、具体的には、外部メモリ１５のメモリ領域（論理アドレス空間及び物理アドレス空間）、キャッシュメモリ１０９のメモリ領域、ＴＬＢ１０４のメモリ領域、及びＦＰＵ１０７である。
　このように、仮想モニタレベルで、資源を分割することにより、設計者は、ホスト処理とメディア処理とが独立したプロセッサにより実行されている場合と同様に、ホスト処理及びメディア処理のＯＳを設計できる。
　ＴＬＢ１０４は、一種のキャッシュメモリであり、論理アドレスと物理アドレスとの対応関係を示すページテーブルの一部であるアドレス変換テーブル１３０を保持する。このＴＬＢ１０４は、アドレス変換テーブル１３０を用いて、論理アドレスと物理アドレス間の変換を行う。
　図１１は、アドレス変換テーブル１３０の構成を示す図である。
　図１１に示すように、アドレス変換テーブル１３０は、複数のエントリ１５０を含む。各エントリ１５０は、論理アドレスを識別するためのＴＬＢタグ部１５１と、当該ＴＬＢタグ部１５１に対応付けられたＴＬＢデータ部１５２とを含む。ＴＬＢタグ部１５１は、ＶＰＮ１５３と、ＴＶＩＤ１４０と、ＰＩＤ１５４とを含む。ＴＬＢデータ部１５２は、ＰＰＮ１５５と、Ａｔｔｒｉｂｕｔｅ１５６とを含む。
　ＶＰＮ１５３は、ユーザレベルの論理アドレスであり、具体的には、論理アドレス空間のページＮｏである。
　ＰＩＤ１５４は、当該データを用いるプロセスを識別するためのＩＤである。
　ＰＰＮ１５５は、当該ＴＬＢタグ部１５１に対応付けられた物理アドレスであり、具体的には、物理アドレス空間のページＮｏである。
　Ａｔｔｒｉｂｕｔｅ１５６は、当該ＴＬＢタグ部１５１に対応付けられたデータの属性を示す。具体的には、Ａｔｔｒｉｂｕｔｅ１５６は、当該データへのアクセスの可否、当該データをキャッシュメモリ１０９に格納するか格納しないか、当該データが特権を有するか否か等を示す。
　また、ＴＬＢ１０４は、複数のスレッド（ＬＰ）が用いる論理アドレス空間の管理を行う。
　図１２は、プロセッサシステム１０における論理アドレスの対応関係を模式的に示す図である。上述したように、ＴＬＢ１０４は、プロセスごとの論理アドレス（ＶＰＮ１５３）とＰＩＤ１５４とＴＶＩＤ１４０との組に対して、一つの物理アドレス（ＰＰＮ１５５）を対応させる。このように、同じＴＶＩＤをもつＬＰ上のスーパーバイザーレベルでは、プロセスごとの論理アドレス（ＶＰＮ１５３）とＰＩＤ１５４との組に対して一つの物理アドレスを対応付けることで、スーパーバイザーレベルにおいて、各プロセスの論理アドレスを区別したうえで、当該論理アドレスを物理アドレスと対応させることができる。
　ここで、ＴＬＢ１０４の更新時に、更新されるエントリのＴＶＩＤは、更新を行うＬＰに設定されているＴＶＩＤが設定される。
　さらに、ＴＬＢ１０４は、プロセスごとの論理アドレス（ＶＰＮ１５３）とＰＩＤ１５４とにＴＶＩＤ１４０を加えた組に対して、一つの物理アドレス（ＰＰＮ１５５）を対応させる。これにより、ＴＬＢ１０４は、仮想モニタレベルにおいて、ホスト処理とメディア処理とにそれぞれ異なるＴＶＩＤを設定することにより、独立した論理アドレス空間を与えることができる。
　また、このＴＬＢ１０４は、エントリ指定レジスタ１３５を備える。エントリ指定レジスタ１３５は、ＴＶＩＤ１４０に割り当てるエントリ１５０を指定する情報を保持する。
　図１３は、エントリ指定レジスタ１３５に格納されるデータの一例を示す図である。図１３に示すように、エントリ指定レジスタ１３５は、ＴＶＩＤ１４０とエントリ１５０との対応関係を保持する。また、エントリ指定レジスタ１３５は、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新される。
　ＴＬＢ１０４は、エントリ指定レジスタ１３５に設定された情報を用いて、ＴＶＩＤ１４０ごとに、使用するエントリ１５０を決定する。具体的には、ＴＬＢ１０４は、ＴＬＢミス（ＬＰから入力された論理アドレス（ＴＬＢタグ部１５１）をアドレス変換テーブル１３０に保持していない）場合、当該ＬＰのＴＶＩＤ１４０に対応するエントリ１５０のデータをリプレースする。
　図１４は、ＴＬＢ１０４でのエントリ１５０の割り当て状態を模式的に示す図である。
　図１４に示すように、複数のエントリ１５０が、複数のＬＰにより共有される。さらに、ＴＬＢ１０４は、ＴＶＩＤ１４０を用いて、同じＴＶＩＤ１４０を有するＬＰ間で、エントリ１５０を共有させる。例えば、ＴＶＩＤ０を有するＬＰ０には、エントリ０～エントリ２が割り当てられ、ＴＶＩＤ１を有するＬＰ１及びＬＰ２には、エントリ３～エントリ７が割り当てられる。これにより、ＴＬＢ１０４は、ホスト処理に属するスレッドに対して、エントリ０～エントリ２を用い、メディア処理に属するスレッドに対してエントリ３～エントリ７を用いることができる。
　図１５は、ＴＬＢ１０４による処理の流れを示すフローチャートである。
　図１５に示すように、ＬＰからの外部メモリ１５へのアクセスが発生した場合、まず、ＴＬＢ１０４は、アクセス元のＬＰから入力された論理アドレス（ＶＰＮ１５３、ＴＶＩＤ１４０及びＰＩＤ１５４）と同じ論理アドレスを格納しているか否かを判定する（Ｓ１０１）。
　格納していない場合、つまりＴＬＢミスの場合（Ｓ１０１でＹｅｓ）、ＴＬＢ１０４は、アクセス元のＬＰのＴＶＩＤ１４０に割り当てられたエントリ１５０を更新する。言い換えると、ＴＬＢ１０４は、アクセス元のＬＰのＴＶＩＤ１４０と、同一のＴＶＩＤ１４０のエントリ１５０を更新する（Ｓ１０２）。具体的には、ＴＬＢ１０４は、外部メモリ１５等に格納されているページテーブルから、ＴＬＢミスした論理アドレスと物理アドレスとの対応関係を読み出し、読み出した対応関係を、アクセス元のＬＰのＴＶＩＤ１４０に割り当てられたエントリ１５０に格納する。
　次に、ＴＬＢ１０４は、更新した対応関係を用いて、論理アドレスを物理アドレスに変換する（Ｓ１０３）。
　一方、ステップＳ１０１で、ＬＰから入力された論理アドレスと同じ論理アドレスを格納している場合、つまりＴＬＢヒットの場合（Ｓ１０１でＮｏ）、ＴＬＢ１０４は、ＴＬＢヒットした対応関係を用いて、論理アドレスを物理アドレスに変換する（Ｓ１０３）。
　ここで、外部メモリ１５等に格納されているページテーブルは、ＴＶＩＤ１４０毎又はＰＶＩＤ１４１毎に、外部メモリ１５の物理アドレスが割り当てられるように、予め作成されている。このページテーブルは、例えば、スーパーバイザーレベル、又は仮想モニタレベルのＯＳにより作成及び更新される。
　物理アドレス管理部１０５は、ＰＶＩＤ１４１を用いて物理アドレス空間のアクセス保護を行う。この物理アドレス管理部１０５は、複数の物理メモリ保護レジスタ１３１と、保護違反レジスタ１３２と、エラーアドレスレジスタ１３３とを備える。
　各物理メモリ保護レジスタ１３１は、物理アドレス範囲ごとに、当該物理アドレス範囲にアクセス可能なＬＰを示す情報を保持する。
　図１６は、一つの物理メモリ保護レジスタ１３１に保持される情報の構成を示す図である。図１６に示すように、物理メモリ保護レジスタ１３１は、ＢＡＳＥＡＤＤＲ１６１と、ＰＳ１６２と、ＰＮ１６３と、ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４と、ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＷＥ１６５とを含む情報を保持する。
　ＢＡＳＥＡＤＤＲ１６１、ＰＳ１６２、及びＰＮ１６３は、物理アドレス範囲を指定する情報である。具体的には、ＢＡＳＥＡＤＤＲ１６１は、指定する物理アドレス範囲の先頭のアドレスの上位１６ビットである。ＰＳ１６２はページサイズを示す。例えば、ページサイズとして、１ＫＢ、６４ＫＢ、１ＭＢ又は６４ＭＢが設定される。ＰＮ１６３は、ＰＳ１６２に設定されたページサイズでのページ数を示す。
　ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４及びＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＲＥ１６５は、ＢＡＳＥＡＤＤＲ１６１、ＰＳ１６２及びＰＮ１６３で指定される物理アドレス範囲に、アクセス可能なＬＰのＰＶＩＤ１４１を示す。
　具体的には、ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４は、それぞれＰＶＩＤ１４１ごとに１ビット設けられる。また、ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４は、対応するＰＶＩＤ１４１が付与されたＬＰが、指定された物理アドレス範囲にデータを書き込み可能であるか否かを示す。
　ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＲＥ１６５は、それぞれＰＶＩＤ１４１ごとに１ビット設けられる。また、ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＲＥ１６５は、対応するＰＶＩＤ１４１が付与されたＬＰが、指定された物理アドレス範囲のデータを読み出し可能であるか否かを示す。
　なお、ここでは、４種類のＰＶＩＤ１４１が複数のＬＰに付与されるとするが、２種類以上のＰＶＩＤ１４１が複数のＬＰに付与されればよい。
　図１７は、ＰＶＩＤ１４１により保護される物理アドレス空間の一例を示す図である。また、ここでは物理アドレス管理部１０５は、４つの物理メモリ保護レジスタ１３１（ＰＭＧ０ＰＲ～ＰＭＧ３ＰＲ）を備えるとする。また、ＰＶＩＤ０は、Ｌｉｎｕｘ（ホスト処理）のＬＰ群に付与され、ＰＶＩＤ１は、メディア処理のＬＰのうち画像処理のＬＰ群に付与され、ＰＶＩＤ２は、メディア処理のＬＰのうち音声処理のＬＰ群に付与され、ＰＶＩＤ３は、Ｓｙｓｔｅｍ　Ｍａｎａｇｅｒ（メディア処理のＯＳ）のＬＰ群に付与される。
　また、物理アドレス管理部１０５は、ＬＰが、当該ＬＰのＰＶＩＤ１４１で許可されていない物理アドレスにアクセスした場合に例外割り込みを発生するとともに、保護違反レジスタ１３２に、エラーが発生したアクセス情報を書き込み、かつ、エラーアドレスレジスタ１３３に、エラーの要因となったアクセスのアクセス先の物理アドレスを書き込む。
　図１８は、保護違反レジスタ１３２に保持されるアクセス情報の構成を示す図である。図１８に示すように、保護違反レジスタ１３２に保持されるアクセス情報は、ＰＶＥＲＲ１６７と、ＰＶＩＤ１４１とを含む。ＰＶＥＲＲ１６７は、当該エラーが、物理メモリ空間保護違反（ＬＰが、当該ＬＰのＰＶＩＤ１４１で許可されていない物理アドレスにアクセスしたエラー）であるか否を示す。ＰＶＩＤ１４１は、物理メモリ空間保護違反が発生したＰＶＩＤ１４１が設定される。
　図１９は、エラーアドレスレジスタ１３３に保持される情報の構成を示す図である。図１６に示すように、エラーアドレスレジスタ１３３は、エラーの要因となったアクセスのアクセス先の物理アドレス（ＢＥＡ［３１：０］）を保持する。
　以上のように、ＰＶＩＤ１４１を用いて、物理アドレスを保護することにより、システムの堅牢性を向上できる。具体的には、デバッグ時において、エラーが発生した物理アドレスやＰＶＩＤから、設計者は、画像処理及び音声処理のうち、どちらの処理がエラーを起こしているかを容易に判別できる。また、ホスト処理のデバッグ時には、画像処理などが書き込めないアドレスで発生している誤動作について、画像処理の誤動作を疑うことなくデバッグすることが可能になる。
　ＦＰＵ割り当て部１０８は、複数のＦＰＵ１０７をＬＰに割り当てる。このＦＰＵ割り当て部１０８は、ＦＰＵ割り当てレジスタ１３７を備える。
　図２０は、ＦＰＵ割り当てレジスタ１３７に格納されるデータの一例を示す図である。図２０に示すように、ＦＰＵ割り当てレジスタ１３７に、ＴＶＩＤ１４０ごとにＦＰＵ１０７が対応付けられる。また、ＦＰＵ割り当てレジスタ１３７は、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新される。
　図２１は、ＦＰＵ割り当て部１０８によるＦＰＵ１０７の割り当て処理を模式的に示す図である。
　図２１に示すように、複数のＦＰＵ１０７が、複数のＬＰにより共有される。さらに、ＦＰＵ割り当て部１０８は、ＴＶＩＤ１４０を用いて、同じＴＶＩＤ１４０を有するＬＰ間で、ＦＰＵ１０７を共有させる。例えば、ＦＰＵ割り当て部１０８は、ＴＶＩＤ０を有するＬＰ０には、ＦＰＵ０を割り当て、ＴＶＩＤ１を有するＬＰ１及びＬＰ２には、ＦＰＵ１を割り当てる。
　また、ＬＰは、ＦＰＵ割り当て部１０８により割り当てられたＦＰＵ１０７を用いて、スレッドを実行する。
　キャッシュメモリ１０９は、プロセッサブロック１１で使用するデータを一時的に格納するメモリである。また、キャッシュメモリ１０９は、異なるＴＶＩＤ１４０を有するＬＰには、独立した異なるデータ領域（ウェイ１６８）を使用する。このキャッシュメモリ１０９は、ウェイ指定レジスタ１３６を備える。
　図２２Ａ及び図２２Ｂは、ウェイ指定レジスタ１３６に格納されるデータの一例を示す図である。
　図２２Ａに示すように、ウェイ指定レジスタ１３６に、ＴＶＩＤ１４０ごとにウェイ１６８が対応付けられる。また、ウェイ指定レジスタ１３６は、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新される。
　なお、図２２Ｂに示すように、ＬＰごとにウェイ１６８を対応付けてもよい。この場合、例えば、コンテキスト１２４内に、当該ＬＰが使用するウェイの情報が含まれ、仮想モニタレベルのＯＳ、又はスーパーバイザーレベルのＯＳは、コンテキスト１２４を参照し、ウェイ指定レジスタ１３６を設定及び更新する。
　図２３は、キャッシュメモリ１０９によるウェイ１６８の割り当て処理を模式的に示す図である。
　図２３に示すように、キャッシュメモリ１０９は、データ格納単位として、複数のウェイ１６８（ｗａｙ０～ｗａｙ７）を有する。このキャッシュメモリ１０９は、ＴＶＩＤ１４０を用いて、同じＴＶＩＤ１４０を有するＬＰ間で、ウェイ１６８を共有させる。例えば、ＴＶＩＤ０を有するＬＰ０には、ｗａｙ０～ｗａｙ１が割り当てられ、ＴＶＩＤ１を有するＬＰ１及びＬＰ２には、ｗａｙ２～ｗａｙ７が割り当てられる。これにより、キャッシュメモリ１０９は、ホスト処理に属するスレッドのデータをｗａｙ０～ｗａｙ１にキャッシュし、メディア処理に属するスレッドのデータをｗａｙ２～ｗａｙ７にキャッシュする。
　このように、キャッシュメモリ１０９は、異なるＴＶＩＤ１４０を有するＬＰ間で、キャッシュデータを互いに追い出しあわないようにできる。
　図２４は、キャッシュメモリ１０９による処理の流れを示すフローチャートである。
　図２４に示すように、ＬＰからの外部メモリ１５へのアクセスが発生した場合、まず、キャッシュメモリ１０９は、アクセス元のＬＰから入力されたアドレス（物理アドレス）と同じアドレスを格納しているか否かを判定する（Ｓ１１１）。
　格納していない場合、つまりキャッシュミスの場合（Ｓ１１１でＹｅｓ）、キャッシュメモリ１０９は、ウェイ指定レジスタ１３６で指定されるウェイ１６８に、アクセス元のＬＰから入力されたアドレス及びデータをキャッシュする（Ｓ１１２）。具体的には、リードアクセスの場合、キャッシュメモリ１０９は、外部メモリ１５等からデータを読み出し、読み出したデータを、ウェイ指定レジスタ１３６で指定されるウェイ１６８に格納する。また、ライトアクセスの場合、キャッシュメモリ１０９は、アクセス元のＬＰから入力されたデータを、ウェイ指定レジスタ１３６で指定されるウェイ１６８に格納する。
　一方、ステップＳ１１１で、アクセス元のＬＰから入力されたアドレスと同じアドレスを格納している場合、つまりキャッシュヒットの場合（Ｓ１１１でＮｏ）、キャッシュメモリ１０９は、キャッシュヒットしたデータを、更新（ライトアクセス時）、又はアクセス元のＬＰに出力する（リードアクセス時）（Ｓ１１３）。
　ＢＣＵ１１０は、プロセッサブロック１１と、メモリＩＦブロック１４との間のデータ転送を制御する。
　割り込み制御部１１１は、割り込みの検出、要求及び許可等を行う。この割り込み制御部１１１は、複数の割り込み制御レジスタ１３４を備える。例えば、割り込み制御部１１１は、１２８個の割り込み制御レジスタ１３４を備える。割り込み制御部１１１は、割り込み制御レジスタ１３４を参照し、発生した割り込みの割り込み要因に対応するスレッド（ＬＰ）に割り込みを送る。
　割り込み制御レジスタ１３４には、割り込み要因に対応する割り込み先のスレッドが設定される。
　図２５は、一つの割り込み制御レジスタ１３４の構成を示す図である。図２５に示す割り込み制御レジスタ１３４は、割り込み要因に対応付けられた、システム割り込み１７１（ＳＹＳＩＮＴ）と、ＬＰ識別子１７２（ＬＰＩＤ）と、ＬＰ割り込み１７３（ＬＰＩＮＴ）と、ＨＷイベント１７４（ＨＷＥＶＴ）とを含む。
　システム割り込み１７１は、当該割り込みがシステム割り込み（グローバル割り込み）であるか否かを示す。ＬＰ識別子１７２は、割り込み先のＬＰを示す。ＬＰ割り込み１７３は、当該割り込みがＬＰ割り込み（ローカル割り込み）であるか否かを示す。ＨＷイベント１７４は当該割り込み要因によりハードウェアイベントを発生させるか否かを示す。
　システム割り込みの場合、割り込み制御部１１１は、現在スレッドを実行中のＬＰに割り込みを送る。また、ＬＰ割り込みの場合、割り込み制御部１１１は、ＬＰ識別子１７２で示されるＬＰに対して、割り込みを送る。また、ハードウェアイベントの場合、ＬＰ識別子１７２で示されるＬＰに対してハードウェアイベントを送る。このハードウェアイベントにより、該当ＬＰが起床する。
　また、システム割り込み１７１及びＬＰ識別子１７２は、仮想モニタレベルのＯＳ（モニタプログラム）のみが書き換え可能であり、ＬＰ割り込み１７３及びＨＷイベント１７４は、仮想モニタレベル及びスーパーバイザーレベルのＯＳのみが書き換え可能である。
　次に、プロセッサシステム１０における、メモリアクセス管理について説明する。
　図２６は、プロセッサシステム１０における、メモリアクセス管理の状態を模式的に示す図である。図２６に示すように、プロセッサブロック１１からメモリＩＦブロック１４にＭＶＩＤ１４２が送られる。メモリＩＦブロック１４は、このＭＶＩＤ１４２を用いて、ＭＶＩＤ１４２ごとに、バスバンド幅を割り当てたうえで、アクセス要求元のスレッドのＭＶＩＤ１４２に割り当てたバスバンド幅を用いて、外部メモリ１５にアクセスを行う。
　また、メモリＩＦブロック１４は、バスバンド幅指定レジスタ１３８を備える。
　図２７は、メモリＩＦブロック１４によるバスバンド幅指定レジスタ１３８が保持するデータの一例を示す図である。なお、図２７において、ホスト処理であるＬｉｎｕｘと、メディア処理に含まれる音声処理（Ａｕｄｉｏ）と、メディア処理に含まれる画像処理（Ｖｉｄｅｏ）とにそれぞれ異なるＭＶＩＤ１４２が付与されている。
　図２７に示すように、メモリＩＦブロック１４は、ＭＶＩＤ１４２ごとにバスバンド幅を割り当てる。また、ＭＶＩＤ１４２ごとに優先順位を決定し、当該優先順位に基づき、外部メモリ１５へのアクセスを行う。
　これにより、ＭＶＩＤ１４２ごとに必要なバンド幅が確保されるとともに、要求したアクセスレイテンシが保証される。よって、プロセッサシステム１０は、複数のアプリケーションの性能保証及びリアルタイム性の保証を達成することができる。
　また、ＭＶＩＤ１４２を用いてバスバンド幅を分割することにより、メモリＩＦブロック１４とプロセッサブロック１１とが一つのデータバス１７のみを介して接続されている場合でも、複数のデータバスを介してメモリＩＦブロック１４とプロセッサブロック１１とが接続されている場合と同様の制御を行うことができる。つまり、複数のブロックに対してバスを分割する場合と同様の制御を行うことができる。
　なお、複数のブロックからのアクセス要求に対して、バスバンド幅を確保しレイテンシを保証するための技術は、その代表的な一例が特開２００４－２４６８６２号公報（特許文献５）に詳しく開示されているので、ここでは詳細な説明を省略する。
　また、プロセッサシステム１０では、ＴＶＩＤ１４０及び従来のＶＭＰの機能を用いて、メディア処理とホスト処理との処理時間の割合を任意に設定できる。具体的には、例えば、仮想モニタレベルのＯＳにより、各ＴＶＩＤ１４０に対する処理時間の割合（メディア処理とホスト処理との処理時間の割合）が、ＶＭＰＣ１０２が備えるレジスタ（図示せず）に設定される。ＶＭＰＣ１０２は、この設定された処理時間の割合と、各スレッドのＴＶＩＤ１４０とを参照し、当該処理時間の割合が満たされるように、実行部１０１が実行するスレッドを切り替える。
　次に、仮想モニタレベルのＯＳ（モニタプログラム）による、資源分割処理について説明する。
　図２８は、モニタプログラムによる、資源分割処理の流れを示すフローチャートである。
　まず、モニタプログラムは、複数のコンテキスト１２４の、ＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２を設定することにより、複数のスレッドを複数のグループに分割する（Ｓ１２１、Ｓ１２２及びＳ１２３）。
　次に、モニタプログラムは、エントリ指定レジスタ１３５にＴＶＩＤ１４０とエントリ１５０と対応関係を設定することにより、ＴＬＢ１０４が有する複数のエントリ１５０を、ホスト処理に対応付ける第１エントリと、メディア処理に対応付ける第２エントリとに分割する（Ｓ１２４）。
　このエントリ指定レジスタ１３５に設定された対応関係と、アクセス元のスレッドのＴＶＩＤ１４０とを参照して、ＴＬＢ１０４は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにエントリ１５０を割り当てる。
　また、モニタプログラムは、ウェイ指定レジスタ１３６にＴＶＩＤ１４０（又はＬＰ）とウェイ１６８との対応関係を設定することにより、キャッシュメモリ１０９が有する複数のウェイ１６８を、ホスト処理に対応付ける第１ウェイと、メディア処理に対応付ける第２ウェイとに分割する（Ｓ１２５）。
　このウェイ指定レジスタ１３６に設定された対応関係と、アクセス元のスレッドのＴＶＩＤ１４０とを参照して、ＴＬＢ１０４は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにウェイ１６８を割り当てる。
　また、モニタプログラムは、ＦＰＵ割り当てレジスタ１３７にＴＶＩＤ１４０とＦＰＵ１０７との対応関係を設定することにより、複数のＦＰＵ１０７を、ホスト処理に対応付ける第１ＦＰＵと、メディア処理に対応付ける第２ＦＰＵとに分割する（Ｓ１２６）。
　このＦＰＵ割り当てレジスタ１３７に設定された対応関係と、スレッドのＴＶＩＤ１４０とを参照して、ＦＰＵ割り当て部１０８は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにＦＰＵ１０７を割り当てる。
　また、モニタプログラムは、バスバンド幅指定レジスタ１３８に、ＭＶＩＤ１４２とバスバンド幅との対応関係を設定することにより、外部メモリ１５とメモリＩＦブロック１４との間のバスバンド幅を、ホスト処理に対応付ける第１バスバンド幅と、メディア処理に対応付ける第２バスバンド幅とに分割する（Ｓ１２７）。
　このバスバンド幅指定レジスタ１３８に設定された対応関係と、アクセス元のスレッドのＭＶＩＤ１４２とを参照して、メモリＩＦブロック１４は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにバスバンド幅を割り当てる。
　また、モニタプログラムは、物理アドレスと論理アドレスとの対応関係を示すページテーブルを作成する。この際、モニタプログラムは、ＰＶＩＤ１４１と物理アドレスとの対応関係を設定することにより、外部メモリ１５の物理アドレス空間を、ホスト処理に対応付ける第１物理アドレス範囲と、メディア処理に対応付ける第２物理アドレス範囲とに分割するとともに、第１物理アドレス範囲をホスト処理のスレッドに割り当て、第２物理アドレス範囲をメディア処理のスレッドに割り当てる（Ｓ１２８）。また、モニタプログラムは、ＰＶＩＤ１４１と物理アドレスとの当該対応関係を物理メモリ保護レジスタ１３１に設定することにより、物理アドレスの保護を行う。
　また、モニタプログラムは、割り込み制御レジスタ１３４に、各割り込み要因に対応させて、割り込み先のＬＰ等を設定する（Ｓ１２９）。これにより、モニタプログラムは、ホスト処理とメディア処理とにそれぞれ独立した割り込み制御を行える。
　この割り込み制御レジスタ１３４に設定された対応関係と、割り込み要因とを参照して、割り込み制御部１１１は、当該割り込み要因に対応するスレッドに割り込みを送る。
　なお、モニタプログラムによる、各設定の順序は、図２８に示す順序に限定されるものではない。
　なお、モニタプログラムでページテーブルを作成せずに、ＴＶＩＤ１４０を割り当てられたスーパーバイザーレベルの各ＯＳが、それぞれ割り当てられた、物理アドレスに対応する論理アドレスを決めて、それぞれページテーブルを作成することも可能であり、本発明はこれを限定するものではない。
　以上より、本実施の形態に係るプロセッサシステム１０は、資源を共用してホスト処理とメディア処理とを行う単一のプロセッサブロック１１を備えることにより、面積効率を向上できる。さらに、プロセッサシステム１０は、ホスト処理のスレッドとメディア処理のスレッドとに、異なるタグ情報（ＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２）を与えるとともに、プロセッサシステム１０が有する資源を当該タグ情報に対応付けて分割する。これによりプロセッサシステム１０は、ホスト処理とメディア処理とにそれぞれ独立した資源を割り当てることができる。よって、ホスト処理とメディア処理との間で資源の競合が生じないので、プロセッサシステム１０は、性能の保障、及び堅牢性を向上できる。
　また、物理アドレス管理部１０５は、ＰＶＩＤ１４１を用いて、各スレッドが指定された物理アドレス範囲以外にアクセスしようとした場合には、割り込みを発生する。これにより、プロセッサシステム１０は、システムの堅牢性を向上できる。
　以上、本実施の形態に係るプロセッサシステム１０について説明したが、本発明は、この実施の形態に限定されるものではない。
　例えば、上記説明では、プロセッサブロック１１がホスト処理とメディア処理との２種類の処理を行う例を述べたが、それ以外の処理を含む３種類以上の処理を行ってもよい。この場合、当該３種類以上の処理にそれぞれ対応する３種類以上のＴＶＩＤ１４０が複数のスレッドに付与される。
　同様に、ＰＶＩＤ１４１及びＭＶＩＤ１４２の種類も上述した数に限定されるものではなく、複数であればよい。
　また、上記説明において、複数のスレッドをグループ分けするためのタグ情報として、ＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２の３種類を述べたが、プロセッサシステム１０は、一つのタグ情報（例えば、ＴＶＩＤ１４０）のみを用いてもよい。つまり、プロセッサシステム１０は、ＰＶＩＤ１４１及びＭＶＩＤ１４２を用いず、物理アドレスの管理及びバス幅の制御にも、ＴＶＩＤ１４０を用いてもよい。また、プロセッサシステム１０は、２種類のタグ情報を用いてもよいし、４種類以上のタグ情報を用いてもよい。
　また、上記説明では、割り込み制御レジスタ１３４、エントリ指定レジスタ１３５、ウェイ指定レジスタ１３６、ＦＰＵ割り当てレジスタ１３７及びページテーブルは、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新されるとしたが、仮想モニタレベルのＯＳの指示により、スーパーバイザーレベルのＯＳが割り込み制御レジスタ１３４、エントリ指定レジスタ１３５、ウェイ指定レジスタ１３６、ＦＰＵ割り当てレジスタ１３７及びページテーブルを設定及び更新してもよい。つまり、仮想モニタレベルのＯＳによりスーパーバイザーレベルＯＳに、当該スーパーバイザーレベルのＯＳに割り当てられた資源が通知され、当該スーパーバイザーレベルのＯＳは、通知された資源を用いるように割り込み制御レジスタ１３４、エントリ指定レジスタ１３５、ウェイ指定レジスタ１３６、ＦＰＵ割り当てレジスタ１３７及びページテーブルを設定及び更新してもよい。
　また、上記実施の形態に係るプロセッサシステム１０に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
　ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて各処理部の集積化を行ってもよい。バイオ技術の適用等が可能性として考えられる。
　また、本発明の実施の形態に係るプロセッサシステム１０の機能の一部又は全てを、実行部１０１等がプログラムを実行することにより実現してもよい。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記実施の形態に係るプロセッサシステム１０及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
　本発明は、プロセッサ装置およびマルチスレッドプロセッサ装置に適用でき、特に、デジタルテレビ、ＤＶＤレコーダ、デジタルカメラおよび携帯電話機等に搭載されるメディア処理用のプロセッサ装置およびマルチスレッドプロセッサ装置に適している。
　１０　プロセッサシステム
　１１　プロセッサブロック
　１２　ストリームＩ／Ｏブロック
　１３　ＡＶＩＯブロック
　１４　メモリＩＦブロック
　１５　外部メモリ
　１６　制御バス
　１７、１８、１９　データバス
　１０１　実行部
　１０２　ＶＭＰＣ
　１０４　ＴＬＢ
　１０５　物理アドレス管理部
　１０７　ＦＰＵ
　１０８　ＦＰＵ割り当て部
　１０９　キャッシュメモリ
　１１０　ＢＣＵ
　１１１　割り込み制御部
　１２１　物理プロセッサ
　１２２　演算制御部
　１２３　演算部
　１２４　コンテキスト
　１２６　スケジューラ
　１２７　コンテキストメモリ
　１２８　コンテキスト制御部
　１３０　アドレス変換テーブル
　１３１　物理メモリ保護レジスタ
　１３２　保護違反レジスタ
　１３３　エラーアドレスレジスタ
　１３４　割り込み制御レジスタ
　１３５　エントリ指定レジスタ
　１３６　ウェイ指定レジスタ
　１３７　ＦＰＵ割り当てレジスタ
　１３８　バスバンド幅指定レジスタ
　１５０　エントリ
　１５１　ＴＬＢタグ部
　１５２　ＴＬＢデータ部
　１６８　ウェイ
　１７１　システム割り込み
　１７２　ＬＰ識別子
　１７３　ＬＰ割り込み
　１７４　ＨＷイベント
　２１０　命令準備部
　２１３、２２３、２３３　　状態レジスタ部
　２１４　レジスタ部
　２１５、２２５、２３５　　第１判定部
　２１６、２２６、２３６　　第２判定部
　２２０　命令準備部
　２３０　命令準備部
　２４０　実行パイプライン部
　２５０　制御部
　２５１　第１転送部
　２５１ａ、２５１ｂ、２５１ｃ　退避復帰部
　２５２　第２転送部
　２５３　クリア部
　２６０、２７０　ハードウェア資源
　２６１、２７１　レジスタ群
　３１０、３２０、３３０　　メモリ
　３１１　コンテキストデータ
　３１２　拡張コンテキストデータ

Claims (16)

  1. 　複数のプログラムを切り替えながら実行する複数のプロセッサと、
    　データを保持するレジスタを有し前記複数のプロセッサの命令実行を補完する１つ以上のハードウェア資源と、
    　前記複数のプログラムのうち前記ハードウェア資源を利用する所定命令を含むプログラム毎に、前記ハードウェア資源内のレジスタデータのコピーである拡張コンテキストデータを記憶するメモリと、
    　前記ハードウェア資源と前記メモリとの間で、拡張コンテキストデータの退避と復帰とを制御する制御部と、
    　前記ハードウェア資源内に現在実行中のプログラムの拡張コンテキストデータが保持されている可能性があるか否かを判定する第１判定部と、
    　前記ハードウェア資源内の拡張コンテキストデータが前記所定命令を実行しようとしたプロセッサに属するか否かを判定する第２判定部と
    　を備え、
    　前記可能性があると前記第１判定部によって判定され、かつ、前記ハードウェア資源内の拡張コンテキストデータが、前記所定命令を実行しようとしたプロセッサに属すると前記第２判定部によって判定された場合に、前記制御部が拡張コンテキストデータの退避および復帰を行うことなく、前記ハードウェア資源は当該所定命令を実行する
    　プロセッサ装置。
  2. 　前記制御部は、
    　前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータと同じプロセッサに属するコンテキストデータを復帰する第１転送部と、
    　前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータとは異なるプロセッサに属する拡張コンテキストデータを復帰する第２転送部と
    　を備える
    　請求項１記載のプロセッサ装置。
  3. 　前記ハードウェア資源は前記複数のプロセッサが実行できない拡張命令を実行する拡張演算ユニットであり、前記所定の命令は前記拡張命令である
    　請求項１記載のプロセッサ装置。
  4. 　前記第１判定部は、複数のプロセッサのそれぞれに設けられたデータ判定部を含み、
    　各データ判定部は、当該データ判定部に対応するプロセッサがプログラム中の前記所定命令を実行しようとしたとき、当該データ判定部に対応するプロセッサで現在実行中のプログラムの拡張コンテキストデータが前記ハードウェア資源内に保持されている可能性があるか否かを判定し、
    　前記第２判定部は、複数のプロセッサのそれぞれに設けられたプロセッサ判定部を含み、
    　各プロセッサ判定部は、前記ハードウェア資源内の拡張コンテキストデータが前記所定命令を実行しようとしたプロセッサに属するか否かを判定する
    　請求項１記載のプロセッサ装置。
  5. 　前記複数のプロセッサのそれぞれは、状態レジスタを有し、
    　各状態レジスタのデータのコピーは、プログラム毎のコンテキストデータに含まれ、
    　各状態レジスタは、前記ハードウェア資源毎に、現在実行中のプログラムの拡張コンテキストデータが当該ハードウェア資源内に保持されている可能性があるか否かを示す第１状態情報と、前記ハードウェア資源毎に当該ハードウェア資源内に保持されている拡張コンテキストデータに対応するプロセッサを示す第２状態情報とを保持し、
    　前記各データ判定部は、対応するプロセッサがプログラム中の前記所定命令を実行しようとしたとき、前記第１状態情報が真か偽かを判定し、偽であると判定したとき第１の例外割込み信号を発生する第１判定回路を含み、
    　前記各プロセッサ判定部は、対応する前記第１判定回路が偽であると判定したとき、対応するプロセッサと前記第２状態情報が示すプロセッサとが一致するか否かを判定し、偽であると判定したとき第２の例外割込み信号を発生する第２判定回路を含み、
    　前記ハードウェア資源は、前記第２判定回路が一致すると判定したとき、拡張コンテキストデータの退避および復帰を待つことなく、当該所定命令に従って即座に動作する
    　請求項４記載のプロセッサ装置。
  6. 　前記制御部は、
    　前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータと同じプロセッサに属するコンテキストデータを復帰する第１転送部と、
    　前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータとは異なるプロセッサに属する拡張コンテキストデータを復帰する第２転送部と
    　を備える
    　請求項５記載のプロセッサ装置。
  7. 　前記第１転送部は、プロセッサ毎に設けられた退避復帰部を含み、
    　各退避復帰部は、前記第１の例外割り込み信号が発生した場合に前記ハードウェア資源から前記メモリに拡張コンテキストデータを退避し、前記メモリから前記ハードウェア資源に前記所定命令を実行しようとしたプロセッサの拡張コンテキストデータを復帰し、
    　前記複数のプロセッサは、第１のプロセッサと第２のプロセッサとを含み、
    　前記第１のプロセッサは第１のオペレーティングシステムを実行することによって複数のプログラムを時分割多重で実行し、
    　前記第２のプロセッサは第１のオペレーティングシステムとは異なる第２のオペレーティングシステムを実行することによって複数のプログラムを時分割多重で実行し、
    　前記第１のプロセッサ内の前記退避復帰部は、前記第１のプロセッサ内の前記第１判定回路が前記第１の例外割込み信号を発生したとき、前記第１のオペレーティングシステムによって起動され、
    　前記第２のプロセッサ内の前記退避復帰部は、前記第２のプロセッサ内の前記第１判定回路が前記第１の例外割込み信号を発生したとき、第２のオペレーティングシステムによって起動される
    　請求項６記載のプロセッサ装置。
  8. 　前記複数のプロセッサの少なくとも１つは、前記第１のオペレーティングシステムと前記第２のオペレーティングシステムとを管理する第３のオペレーティングシステムを実行し、
    　前記第２の転送部は、何れかの前記第２判定回路が前記第２の例外割込み信号を発生したとき、第３のオペレーティングシステムによって起動される
    　請求項７記載のプロセッサ装置。
  9. 　前記第３オペレーティングシステムは、何れかの前記第２判定回路が前記第２の例外割込み信号を発生したとき、当該ハードウェア資源が他のプロセッサの所定命令を実行中である場合は、当該ハードウェア資源が解放されるのを待ち、当該ハードウェア資源を確保した後に、前記第２の転送部を起動する
    　請求項８記載のプロセッサ装置。
  10. 　前記第２転送部は、前記ハードウェア資源から前記メモリに前記他のプロセッサに対応する拡張コンテキストデータを退避する動作の開始から、前記メモリから前記ハードウェア資源に前記所定命令を実行しようとしたプロセッサの拡張コンテキストデータを復帰する動作の改良までをアトミックに行う
    　請求項８記載のプロセッサ装置。
  11. 　各プロセッサは、さらに、当該プロセッサが停止状態、待ち状態または休眠状態に遷移したとき、当該プロセッサに対応する第２状態情報をクリアするクリア回路を備える
    　請求項８記載のプロセッサ装置。
  12. 　前記各状態レジスタは、第２状態情報をロックするか否かを示す第３状態情報を保持し、
    　前記第３オペレーティングシステムは、第３状態情報が第２状態情報をロックすることを示すとき、前記クリア回路による第２状態情報のクリアを禁止する
    　請求項１１記載のプロセッサ装置。
  13. 　複数のスレッドを同時に実行することによって、複数のプログラムを切り替える複数の仮想プロセッサを備えるマルチスレッドプロセッサと、
    　データを保持するレジスタを有し前記複数の仮想プロセッサの命令実行を補完する１つ以上のハードウェア資源と、
    　前記複数のプログラムのうち前記ハードウェア資源を利用する所定命令を含むプログラム毎に、前記ハードウェア資源内のレジスタデータのコピーである拡張コンテキストデータを記憶するメモリと、
    　前記ハードウェア資源と前記メモリとの間で、拡張コンテキストデータの退避と復帰とを制御する制御部と、
    　前記ハードウェア資源内に現在実行中のプログラムの拡張コンテキストデータが保持されている可能性があるか否かを判定する第１判定部と、
    　前記ハードウェア資源内の拡張コンテキストデータが前記所定命令を実行しようとしたプロセッサに属するか否かを判定する第２判定部と
    　を備え、
    　前記可能性があると前記第１判定部によって判定され、かつ、前記ハードウェア資源内の拡張コンテキストデータが、前記所定命令を実行しようとしたプロセッサに属すると前記第２判定部によって判定された場合に、前記制御部が拡張コンテキストデータの退避および復帰を行うことなく、前記ハードウェア資源は当該所定命令を実行する
    　マルチスレッドプロセッサ装置。
  14. 　前記制御部は、
    　前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータと同じプロセッサに属するコンテキストデータを復帰する第１転送部と、
    　前記第１判定部および前記第２判定部の判定結果に応じて、ハードウェア資源からメモリに拡張コンテキストデータを退避し、退避した拡張コンテキストデータとは異なるプロセッサに属する拡張コンテキストデータを復帰する第２転送部と
    　を備える
    　請求項１３記載のマルチスレッドプロセッサ装置。
  15. 　前記複数の仮想プロセッサのそれぞれは、少なくとも１つのスレッドに対応し、
    　前記マルチスレッドプロセッサは、
    　スレッドの命令をフェッチおよび解読する複数の命令準備部と、
    　前記複数の命令準備部により解読された命令であって、１以上のスレッドに対応する１以上の命令を同時に実行する実行部と、
    　命令準備部毎に設けられた状態レジスタと
    　を有し、
    　前記制御部は、命令準備部毎に、現在のスレッドを他のスレッドに入れ替えることによって、前記複数の仮想プロセッサのうち実行中の仮想プロセッサと実行中でない仮想プロセッサとを入れ替え、
    　各状態レジスタのデータのコピーは、仮想プロセッサ毎のコンテキストデータに含まれ、
    　各状態レジスタは、
    　前記ハードウェア資源毎に、現在実行中の仮想プロセッサの拡張コンテキストデータが当該ハードウェア資源内に保持されている可能性があるか否かを示す第１状態情報と、
    　前記ハードウェア資源毎に当該ハードウェア資源内に保持されている拡張コンテキストデータに対応する仮想プロセッサを示す第２状態情報とを保持し、
    　前記マルチスレッドプロセッサは、さらに、
    　スレッドの入れ替えによって実行中の仮想プロセッサが実行中でなくなったときに、スレッドの入れ替えがあった命令準備部内の状態レジスタの第２状態情報をクリアするクリア回路を備える
    　請求項１４記載のマルチスレッドプロセッサ装置。
  16. 　前記第１判定部は、前記複数の命令準備部のそれぞれに設けられたデータ判定部を含み、
    　前記各データ判定部は、対応する命令準備部のスレッドが前記所定命令を実行しようとしたとき、前記第１状態情報が真か偽かを判定することによって、現在実行中のプログラムの拡張コンテキストデータが前記ハードウェア資源内に保持されている可能性があるか否かを判定し、
    　前記第２判定部は、前記複数の命令準備部のそれぞれに設けられたプロセッサ判定部を含み、
    　前記各プロセッサ判定部は、対応する命令準備部内の前記データ判定部が偽であると判定したとき、対応する命令準備部の仮想プロセッサと前記第２状態情報が示す仮想プロセッサとが一致するか否かを判定し、偽であると判定したとき第２の例外割込み信号を発生し、
    　前記マルチスレッドプロセッサは、さらに、
    　前記プロセッサ判定部からの第２の例外割込み信号によって起動される第２の例外割り込み処理を、オペレーティングシステムの一部の機能として実行し、
    　前記オペレーティングシステムは、前記ハードウェア資源の獲得処理と、前記ハードウェア資源の解放を待つ待ち処理を含み、
    　前記オペレーティングシステムは、
    　前記第２の例外割り込み信号を発生させた仮想プロセッサの属する命令準備部以外の命令準備部に属する仮想プロセッサおいて当該ハードウェア資源が使用中でない場合に、前記獲得処理として、前記第２の例外割り込み信号を発生させた命令準備部内の状態レジスタに、真を示す第１状態情報と、前記第２の例外割り込み信号を発生させた仮想プロセッサを示す第２状態情報とを設定し、
    　前記第２の例外割り込み信号を発生させた仮想プロセッサの属する命令準備部以外の命令準備部において仮想プロセッサにおいて当該ハードウェア資源が使用中である場合に、前記待ち処理を実行する
    　請求項１５記載のマルチスレッドプロセッサ装置。
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