JP5412504B2 - マルチスレッドプロセッサ及びデジタルテレビシステム - Google Patents
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- Memory System Of A Hierarchy Structure (AREA)
Description
11 プロセッサブロック
12 ストリームI/Oブロック
13 AVIOブロック
14 メモリIFブロック
15 外部メモリ
16 制御バス
17、18、19 データバス
101 実行部
102 VMPC
104 TLB
105 物理アドレス管理部
107 FPU
108 FPU割り当て部
109 キャッシュメモリ
110 BCU
111 割り込み制御部
121 物理プロセッサ
122 演算制御部
123 演算部
124 コンテキスト
126 スケジューラ
127 コンテキストメモリ
128 コンテキスト制御部
130 アドレス変換テーブル
131 物理メモリ保護レジスタ
132 保護違反レジスタ
133 エラーアドレスレジスタ
134 割り込み制御レジスタ
135 エントリ指定レジスタ
136 ウェイ指定レジスタ
137 FPU割り当てレジスタ
138 バスバンド幅指定レジスタ
139 PSR
140 TVID
141 PVID
142 MVID
143 PL
150 エントリ
151 TLBタグ部
152 TLBデータ部
153 VPN
154 PID
155 PPN
156 Attribute
157 グローバルビット
161 BASEADDR
162 PS
163 PN
164 PVID0WE〜PVID3WE
165 PVID0RE〜PVID3WE
167 PVERR
168 ウェイ
171 システム割り込み
172 LP識別子
173 LP割り込み
174 HWイベント
Claims (7)
- 1個以上の物理プロセッサを有する実行部と、
複数のエントリからなり、前記実行部が出力する論理アドレスを物理アドレスに変換する1個のTLB(Translation Lookaside Buffer)とを有し、
前記1個以上の物理プロセッサ上で複数の論理プロセッサを実現し、
前記複数の論理プロセッサの一部である1個以上の第一の論理プロセッサで、第一の仮想空間を有する第一のサブシステムを構成し、
前記複数の論理プロセッサの一部であり、前記第一の論理プロセッサと異なる、1個以上の第二の論理プロセッサで、第二の仮想空間を有する第二のサブシステムを構成し、
前記第一のサブシステムと前記第二のサブシステムとはそれぞれ複数のプロセスを有し、
前記第一のサブシステムが有する前記複数のプロセスは、前記第一の論理プロセッサに割り付けられ、
前記第二のサブシステムが有する前記複数のプロセスは、前記第二の論理プロセッサに割り付けられ、
前記論理アドレスは、
前記第一のサブシステムと前記第二のサブシステムとのいずれかを特定するTLBアクセス仮想識別子と、
前記第一のサブシステム及び前記第二のサブシステムのそれぞれにおいてプロセスをそれぞれ特定するプロセス識別子とを含む
マルチスレッドプロセッサ。 - 前記マルチスレッドプロセッサは、さらに、
前記TLBアクセス仮想識別子を格納する第一の保持手段を備え、
前記実行部は、前記第一の保持手段に格納されている前記TLBアクセス仮想識別子を含む前記論理アドレスを出力する
請求項1記載のマルチスレッドプロセッサ。 - 前記論理プロセッサは、
前記論理プロセッサ自身を制御する第一のプログラム実行の特権レベルと、
前記論理プロセッサが属す前記第一または第二のサブシステムに含まれる複数の論理プロセッサを制御する第二のプログラム実行の特権レベルと、
前記第一のプログラム実行の特権レベル及び前記第二のプログラム実行の特権レベルより高い第三のプログラム実行の特権レベルとを含む複数のプログラム実行の特権レベルに属すことが可能であり、
前記第三のプログラム実行の特権レベルに属す論理プロセッサにより前記第一の保持手段に保持される前記TLBアクセス仮想識別子が書き換えられる
請求項2記載のマルチスレッドプロセッサ。 - 前記TLBの複数のエントリはそれぞれ、前記TLBアクセス仮想識別子を格納する第二の保持手段を備え、
前記エントリを更新する際に、更新を行う論理プロセッサに対応する、前記第一の保持手段に格納されている前記TLBアクセス仮想識別子に応じて、更新されるエントリの前記第二の保持手段に格納される前記TLBアクセス仮想識別子を設定する
請求項2又は3記載のマルチスレッドプロセッサ。 - 前記第一の論理プロセッサは、ホスト処理のプロセスが割り付けられる論理プロセッサであり、
前記第二の論理プロセッサは、メディア処理のプロセスが割り付けられる論理プロセッサである
請求項1〜4のいずれか1項に記載のマルチスレッドプロセッサ。 - 前記ホスト処理は、システムの制御を行い、
前記メディア処理は、映像の圧縮又は伸張を行う
請求項5記載のマルチスレッドプロセッサ。 - 請求項5記載のマルチスレッドプロセッサを備え、
前記ホスト処理は、システムの制御を行い、
前記メディア処理は、映像の圧縮又は伸張を行う
デジタルテレビシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011500502A JP5412504B2 (ja) | 2009-02-17 | 2010-02-16 | マルチスレッドプロセッサ及びデジタルテレビシステム |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009034471 | 2009-02-17 | ||
JP2009034471 | 2009-02-17 | ||
JPPCT/JP2009/003566 | 2009-07-29 | ||
PCT/JP2009/003566 WO2010095182A1 (ja) | 2009-02-17 | 2009-07-29 | マルチスレッドプロセッサ及びデジタルテレビシステム |
PCT/JP2010/000939 WO2010095416A1 (ja) | 2009-02-17 | 2010-02-16 | マルチスレッドプロセッサ及びデジタルテレビシステム |
JP2011500502A JP5412504B2 (ja) | 2009-02-17 | 2010-02-16 | マルチスレッドプロセッサ及びデジタルテレビシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010095416A1 JPWO2010095416A1 (ja) | 2012-08-23 |
JP5412504B2 true JP5412504B2 (ja) | 2014-02-12 |
Family
ID=42633485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011500502A Expired - Fee Related JP5412504B2 (ja) | 2009-02-17 | 2010-02-16 | マルチスレッドプロセッサ及びデジタルテレビシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US20120008674A1 (ja) |
JP (1) | JP5412504B2 (ja) |
CN (1) | CN102317912A (ja) |
WO (2) | WO2010095182A1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8762644B2 (en) * | 2010-10-15 | 2014-06-24 | Qualcomm Incorporated | Low-power audio decoding and playback using cached images |
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2009
- 2009-07-29 WO PCT/JP2009/003566 patent/WO2010095182A1/ja active Application Filing
-
2010
- 2010-02-16 CN CN2010800079009A patent/CN102317912A/zh active Pending
- 2010-02-16 WO PCT/JP2010/000939 patent/WO2010095416A1/ja active Application Filing
- 2010-02-16 JP JP2011500502A patent/JP5412504B2/ja not_active Expired - Fee Related
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- 2011-08-15 US US13/209,804 patent/US20120008674A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
US20120008674A1 (en) | 2012-01-12 |
JPWO2010095416A1 (ja) | 2012-08-23 |
CN102317912A (zh) | 2012-01-11 |
WO2010095416A1 (ja) | 2010-08-26 |
WO2010095182A1 (ja) | 2010-08-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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