WO2010001998A1 - 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置 - Google Patents

配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置 Download PDF

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tft
film
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川上　信之
信也 福間
綾 三木
元隆 越智
森田　晋也
横田　嘉宏
後藤　裕史
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株式会社神戸製鋼所
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Definitions

  • the present invention relates to a flat panel display (display device) such as a liquid crystal display or an organic EL display; ULSI (ultra-large scale integrated circuit), ASIC (Application Specific Integrated Circuit), FET (Field Effect Transistor), diode, or other semiconductor device.
  • Applicable wiring structure The present invention relates to a thin film transistor substrate, a manufacturing method thereof, and a display device, and more particularly to a novel wiring structure including a pure Cu or Cu alloy film of Cu alloy as a wiring material.
  • An active matrix liquid crystal display device such as a liquid crystal display uses a thin film transistor (hereinafter referred to as a TFT) as a switching element, a transparent pixel electrode, a wiring portion such as a gate wiring and source / drain wiring, and amorphous silicon.
  • a TFT substrate having a semiconductor layer such as (a-Si) or polycrystalline silicon (p-Si); a counter substrate having a common electrode disposed opposite to the TFT substrate at a predetermined interval; and a TFT substrate. And a liquid crystal layer filled between the counter substrate and the counter substrate.
  • Al alloys such as pure Al and Al—Nd are widely used as wiring materials such as gate wiring and source / drain wiring because of their low electrical resistivity and easy processing.
  • problems such as RC delay of wiring (a phenomenon in which an electrical signal transmitted through the wiring is delayed) have become apparent, and the need for a wiring material with lower resistance is increasing.
  • Cu alloys such as pure Cu or Cu—Ni, which have a lower electrical resistivity than Al-based alloys (hereinafter collectively referred to as Cu-based alloys).
  • a barrier made of a refractory metal such as Mo, Cr, Ti, or W is provided between the Cu-based alloy wiring film (Cu-based alloy film) and the TFT semiconductor layer.
  • a metal layer is usually provided. If the Cu-based alloy wiring film is brought into direct contact with the TFT semiconductor layer without using the barrier metal layer, a subsequent process (for example, a film forming process of an insulating layer formed on the TFT, heat treatment such as sintering and annealing, etc.) This is because Cu in the Cu-based alloy wiring film diffuses into the semiconductor layer due to the thermal history in the step), and the TFT characteristics deteriorate.
  • a subsequent process for example, a film forming process of an insulating layer formed on the TFT, heat treatment such as sintering and annealing, etc.
  • the current flowing through the TFT (off current when the switch is off and on current when the switch is on) is adversely affected, leading to an increase in the off current and a decrease in the on current. Responsiveness to electrical signals) is also reduced. Also, the contact resistance between the Cu-based alloy wiring film and the semiconductor layer may increase.
  • the barrier metal layer is effective in suppressing interdiffusion between Cu and Si at the interface between the Cu-based alloy film and the semiconductor layer, but in order to form the barrier metal layer, the Cu-based alloy wiring is used.
  • a film forming apparatus for forming the barrier metal is separately required. Specifically, a film forming apparatus (typically a cluster tool in which a plurality of film forming chambers are connected to a transfer chamber) each equipped with an extra film forming chamber for forming a barrier metal layer must be used. This causes an increase in manufacturing cost and a decrease in productivity.
  • the metal used as the barrier metal layer and the Cu-based alloy have different processing speeds in processing steps such as wet etching using a chemical solution, it is extremely difficult to control the lateral processing dimensions in the processing steps. It becomes. Therefore, the formation of the barrier metal layer causes the process to be complicated not only from the viewpoint of film formation but also from the viewpoint of processing, leading to an increase in manufacturing cost and a decrease in productivity.
  • a liquid crystal display device has been described as a representative example of the display device.
  • the problem caused by the mutual diffusion of Cu and Si at the interface between the Cu-based alloy film and the semiconductor layer described above is the display device.
  • it is not limited to semiconductor devices such as LSIs and FETs.
  • LSI which is a typical example of a semiconductor device
  • Cr or Cr is formed on the semiconductor layer or the insulator layer.
  • a Cu-based alloy film is formed after a barrier metal layer such as Mo or TaN is formed.
  • simplification of processes and reduction of costs are required.
  • Patent Documents 7 to 9 disclose a technique using pure Al or Al alloy as a wiring material, which is not a Cu-based alloy, and the formation of a barrier metal layer can be omitted.
  • a direct contact technique capable of directly contacting an Al-based alloy wiring used for a semiconductor layer with a semiconductor layer.
  • Patent Document 9 is disclosed by the applicant of the present application, and is a material composed of a nitrogen-containing layer and an Al-based alloy film, and N (nitrogen) of the nitrogen-containing layer is bonded to Si of the semiconductor layer.
  • a wiring structure is disclosed.
  • This nitrogen-containing layer is considered to act as a barrier layer for preventing interdiffusion of Al and Si, and excellent TFT characteristics can be obtained without forming a barrier metal layer such as Mo as in the prior art. It is proved that.
  • This nitrogen-containing layer can be easily formed by nitriding treatment such as plasma nitriding after forming the semiconductor layer and before forming the Al-based alloy film. There is also an advantage that no device is required.
  • Japanese Unexamined Patent Publication No. 7-66423 Japanese Unexamined Patent Publication No. 2001-196371 Japanese Unexamined Patent Publication No. 2002-353222 Japanese Unexamined Patent Publication No. 2004-133422 Japanese Unexamined Patent Publication No. 2004-221940 Japanese Unexamined Patent Publication No. 2005-166757 Japanese Unexamined Patent Publication No. 2003-273109 Japanese Unexamined Patent Publication No. 2008-3319 Japanese Unexamined Patent Publication No. 2008-10801
  • An object of the present invention is a direct contact technology capable of omitting a barrier metal layer between a Cu-based alloy wiring film of pure Cu or Cu alloy and a semiconductor layer, and in a wide process margin range, a Cu-based An object of the present invention is to provide a technique capable of directly and reliably connecting an alloy wiring film to a semiconductor layer.
  • a wiring structure including a semiconductor layer and a Cu-based alloy film of pure Cu or Cu alloy on a substrate in order from the substrate side, Between the semiconductor layer and the Cu-based alloy film, in order from the substrate side, A laminated structure of a (N, C, F) layer containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine, and a Cu—Si diffusion layer containing Cu and Si; and A wiring structure in which at least one element of nitrogen, carbon, and fluorine contained in the (N, C, F) layer is bonded to Si contained in the semiconductor layer.
  • the wiring structure is a wiring structure including a semiconductor layer and a Cu-based alloy film of pure Cu or Cu alloy on the substrate in order from the substrate side, Between the semiconductor layer and the Cu-based alloy film, in order from the substrate side, A laminated structure of a (N, C, F) layer containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine, and a Cu—Si diffusion layer containing Cu and Si; and It is preferable that any one of nitrogen, carbon, and fluorine constituting the (N, C, F) layer has a wiring structure bonded to Si of the semiconductor layer.
  • the Cu—Si diffusion layer is obtained by applying a thermal history after forming the (N, C, F) layer, the semiconductor layer, and the Cu-based alloy film in this order.
  • [3] The wiring structure according to [1] or [2], wherein the semiconductor layer includes amorphous silicon or polycrystalline silicon.
  • the semiconductor layer is preferably made of amorphous silicon or polycrystalline silicon.
  • [4] A thin film transistor substrate comprising the wiring structure according to any one of [1] to [3].
  • [5] A display device comprising the thin film transistor substrate according to [4].
  • [6] The wiring structure according to any one of [1] to [3] constituting the display device or the semiconductor device.
  • the manufacturing method of the thin-film transistor substrate which contains the 2nd process of forming a semiconductor layer in this order.
  • the manufacturing method according to [7], wherein the first step is performed in a semiconductor layer forming apparatus.
  • the manufacturing method according to [8], wherein the first step and the second step are continuously performed in the same semiconductor layer forming chamber.
  • the first step includes a step of forming an (N, C, F) layer by plasma etching using a gas containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine.
  • the first step is performed by plasma etching using a mixed gas of a gas containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine and a source gas used for forming a semiconductor layer ( The manufacturing method according to any one of [7] to [9], including a step of forming an N, C, F) layer.
  • a direct contact technique capable of directly contacting a Cu-based alloy film of pure Cu or a Cu alloy with a semiconductor layer, which has TFT characteristics and a contact resistance between the Cu-based alloy film and the semiconductor layer.
  • a technology with good productivity and a further expanded process margin.
  • it is difficult to be affected by variations in various process conditions (such as variations in equipment performance, instability, unexpected contamination, and contamination that is difficult to control), and it is not necessary to manage extremely strict conditions. It is possible to provide technology that is not easily restricted.
  • FIG. 1A is a schematic cross-sectional explanatory diagram showing a configuration of a TFT according to the first embodiment of the present invention.
  • FIG. 1B is a schematic cross-sectional explanatory diagram showing the configuration of the TFT according to the first embodiment of the present invention.
  • FIG. 1C is a schematic cross-sectional explanatory diagram showing the configuration of the TFT according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional explanatory view showing a configuration of a TFT according to the second embodiment of the present invention.
  • FIG. 3 is a schematic process diagram for explaining the process of the wiring structure of the present invention.
  • FIG. 4 is a process diagram for explaining each process of the wiring structure of the present invention.
  • FIG. 1A is a schematic cross-sectional explanatory diagram showing a configuration of a TFT according to the first embodiment of the present invention.
  • FIG. 1B is a schematic cross-sectional explanatory diagram showing the configuration of the TFT according to the first
  • FIG. 5 is a schematic cross-sectional explanatory diagram showing a configuration of an LSI according to the third embodiment of the present invention.
  • FIG. 6 is a process diagram illustrating each process of the wiring structure according to the third embodiment of the present invention.
  • FIG. 7 is a cross-sectional TEM photograph of an interface between amorphous silicon and a Cu-based alloy film in Example 1.
  • FIG. 8 is a process diagram for explaining the process of the TLM element prepared for examining the contact resistance between the Cu-based alloy film and the semiconductor layer (amorphous silicon).
  • FIG. 9 is a graph showing the relationship between the electrode distance and the electrical resistance.
  • FIGS. 10A and 10B are diagrams for explaining the principle of contact resistance measurement by the TLM element.
  • FIG. 11 is a process diagram for explaining a MOSFET manufacturing process.
  • the present invention relates to a direct contact technique capable of directly contacting a Cu-based alloy film with a semiconductor layer.
  • the wiring structure includes a laminated structure in which Cu—Si diffusion layers containing Cu and Si, which serve as a cover layer for protecting the nitrogen-containing layer from the atmosphere, are laminated.
  • This Cu—Si diffusion layer is formed by a thermal history of about 150 ° C. or higher applied in the TFT manufacturing process after sequentially forming an (N, C, F) -containing layer, a semiconductor layer, and a Cu-based alloy film. It is constituted by Cu of the Cu-based alloy film and Si of the semiconductor layer.
  • the applicant of the present application is a material comprising a nitrogen-containing layer and a Cu-based alloy film as a direct contact technique between a Cu-based alloy film and a semiconductor layer, and N (nitrogen) in the nitrogen-containing layer is a semiconductor.
  • a wiring structure bonded to Si of the layer has already been disclosed (Japanese Patent Application No. 2007-265810, hereinafter referred to as related technology).
  • the technology of the related art is substantially the same as the direct contact technology using the Al-based alloy described in Patent Document 9 described above except that the wiring material is a Cu-based alloy.
  • the nitrogen-containing layer is considered to function as a barrier layer for preventing mutual diffusion of Cu and Si, and an excellent TFT without forming a barrier metal layer such as Mo as in the prior art. It has been demonstrated that the characteristics can be obtained.
  • This nitrogen-containing layer can be easily formed by nitriding treatment such as plasma nitriding after forming the semiconductor layer and before forming the Cu-based alloy film. There is also an advantage that no device is required.
  • the present inventor has made further studies mainly from the viewpoint of improving productivity, even after disclosing the related technology.
  • a semiconductor layer forming chamber such as a plasma CVD apparatus (under vacuum)
  • a semiconductor layer and a nitrogen-containing layer are formed therein, and then transferred to a dedicated chamber (under vacuum) for forming a Cu-based alloy film by sputtering or the like.
  • the manufacturing method of the present invention does not directly form a Cu-based alloy film on the nitrogen-containing layer as in the related art, but as shown in the schematic process diagram of FIG.
  • a characteristic feature is that, after a representative (N, C, F) layer is formed, a semiconductor layer is further formed on the (N, C, F) layer continuously in the same chamber. After performing this method, the Cu-based alloy film is then transferred to the Cu alloy film-dedicated chamber in the same manner as in the related art, and then the TFT is manufactured by a known method.
  • the reason why the semiconductor layer is used in the present invention is mainly due to the simplification of the film forming process.
  • a semiconductor layer (not a semiconductor layer that changes to a Cu—Si diffusion layer but a semiconductor layer formed on the TFT substrate) on the TFT substrate, (N, C, F) layer, Since a series of steps of forming a semiconductor layer can be performed continuously in the same chamber, there is no risk of exposure to the atmosphere.
  • the wiring structure of the present invention obtained by the above method is different from the structure described in the related art.
  • Cu and Si are formed on the (N, C, F) layer.
  • a Cu—Si diffusion layer containing Cu is laminated.
  • This Cu—Si diffusion layer is formed by the thermal history applied in the TFT manufacturing process after the (N, C, F) layer, the semiconductor layer, and the Cu-based alloy film are sequentially formed.
  • Cu in the Cu-based alloy film is diffused into Si in the semiconductor layer by heat treatment at a temperature of 0 ° C. or higher (preferably 180 ° C. or higher).
  • the Cu—Si diffusion layer thus obtained is composed of Cu of the Cu-based alloy film and Si of the semiconductor layer, and has a role as a cover layer for protecting the (N, C, F) layer from the atmosphere. ing.
  • the Cu—Si diffusion layer may be formed directly on the (N, C, F) layer as shown in Example 1 and FIG. 1A described later, but is not limited thereto.
  • FIG. 7 is a cross-sectional TEM photograph (300,000 times and 1,500,000 times) of Example 1 (this example) described later, continuously between the semiconductor layer (a-Si) and the Cu-based alloy film. A thin layer (about 10 nm in this case) of the Cu—Si diffusion layer is formed.
  • a-Si semiconductor layer
  • Cu-based alloy film a thin layer (about 10 nm in this case) of the Cu—Si diffusion layer is formed.
  • an (N, C, F) layer is disclosed as a barrier layer having an effect of preventing mutual diffusion of Cu and Si.
  • a nitrogen-containing layer is disclosed as a barrier layer for preventing interdiffusion of Cu and Si, but the above-described action is not limited to the nitrogen-containing layer, but includes carbon and fluorine, as a result of subsequent research by the present inventors.
  • the layer can also exert the same action, more specifically, all the (N, C, F) layers containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine all contain nitrogen Experiments have confirmed that results similar to those of the layer are obtained.
  • the technology of the related art is further developed in that the (N, C, F) layer is used as the barrier layer.
  • the technique of the present invention is extremely useful as an interdiffusion prevention technique for Cu and Si at the interface between the Cu-based alloy film and the semiconductor layer, and is not limited to a display device such as a liquid crystal display device, but can be used for LSI, FET, etc. It was also found that it can be applied to a semiconductor layer device.
  • Patent Document 9 As described above, the present invention is an improvement of the related art, and the nitrogen-containing layer characterizing the related art is described in detail in the above-mentioned Patent Document 9, and part of the laminated structure and part of the manufacturing method are patented. It overlaps with Reference 9. In this specification, differences from Patent Document 9 will be described with particular emphasis and may be summarized without detailed description of overlapping portions (for example, a method for forming a nitrogen-containing layer). For details of the overlapping portion, Patent Document 9 may be referred to.
  • the wiring structure of the present invention is a wiring structure including a semiconductor layer and a Cu-based alloy film of pure Cu or Cu alloy on the substrate in order from the substrate side, and includes a semiconductor layer and a Cu-based alloy film.
  • An (N, C, F) layer containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine, and a Cu—Si diffusion layer containing Cu and Si in order from the substrate side Includes a laminated structure.
  • Such a laminated structure may be provided at least between the semiconductor layer and the Cu-based alloy film. For example, as shown in FIGS.
  • the above laminated structure is provided directly on the semiconductor layer. You may do it. That is, the wiring structure of the present invention may have a plurality of the (N, C, F) layers. However, the present invention is not limited to this. For example, as shown in FIG. 2, a semiconductor layer, an (N, C, F) layer, and a semiconductor layer are provided in this order from the substrate side, and the stacked structure is provided thereon. Embodiments are also encompassed within the scope of the present invention. The present invention is not limited to these embodiments.
  • a Cu—Si diffusion layer is provided on the (N, C, F) layer.
  • This Cu—Si diffusion layer may be, for example, directly (immediately above) the (N, C, F) layer (see Example 1 and FIG. 1A).
  • Such a Cu—Si diffusion layer is obtained by forming a (N, C, F) layer, a semiconductor layer, and a Cu-based alloy film in this order, and then applying a thermal history of about 150 ° C. or higher. is there.
  • TFT embodiments 1 and 2 will be described as a typical example of a display device to which the laminated structure of the present invention is applied, and MOSFET embodiment 3 will be described as a typical example of a semiconductor layer.
  • the present invention is not limited thereto. is not.
  • the type of the semiconductor layer may be either amorphous silicon or polycrystalline silicon.
  • a semiconductor layer formed on the (N, C, F) layer and finally the (N, C, F) layer is protected from the atmosphere by the subsequent thermal history.
  • the former semiconductor layer that can act as a protective layer is referred to as a “second semiconductor layer.
  • the latter semiconductor layer may be referred to as a “first semiconductor layer”.
  • FIG. 1A A first embodiment of a TFT according to the present invention is shown in FIG. 1A.
  • FIG. 1A has a first semiconductor layer on a TFT substrate, and has a two-layer laminated structure including an (N, C, F) layer and a Cu—Si diffusion layer directly on the first semiconductor layer. It has a structure in which a Cu-based alloy layer is directly formed thereon.
  • the structure of FIG. 1A is obtained by forming a (N, C, F) layer, then forming a second semiconductor layer, then a Cu-based alloy layer, and then applying a thermal history of about 150 ° C. or higher. For example, it can be obtained by the method of Example 1 described later.
  • the (N, C, F) layer constituting the wiring structure contains any element of nitrogen, carbon, and fluorine. Since the (N, C, F) layer is formed so as to substantially cover the entire surface of the semiconductor layer, a barrier for preventing mutual diffusion of Cu and Si at the interface between the Cu-based alloy and the semiconductor layer. It works as effectively.
  • a nitrogen-containing layer is preferable. Specifically, nitrogen, carbon, and fluorine constituting the above layer are bonded to Si of the semiconductor layer and mainly contain Si nitride, Si carbide, and Si fluoride. In addition to these, an oxygen oxynitride compound containing oxygen may also be included. Si oxynitride or the like is obtained by, for example, combining with oxygen (O) that is inevitably introduced in the formation process of the nitrogen-containing layer.
  • the sum of the surface densities of nitrogen atoms, carbon atoms, and fluorine atoms contained in the (N, C, F) layer is the same as the surface density of effective bonds of the semiconductor layer material (typically Si), It is preferable to have a surface density higher than that of the effective bond.
  • the surface of the semiconductor layer is covered with an (N, C, F) layer such as a nitrogen-containing layer. There is a need. In this case, dangling bonds existing on the surface of the semiconductor layer are preferably bonded to each element constituting the layer.
  • Effective bond means a bond that can be arranged on the surface of the semiconductor layer in consideration of steric hindrance of nitrogen atom, carbon atom or fluorine atom, and “effective bond area density”
  • the surface density of the effective bond varies depending on the type of semiconductor material, but in the case of silicon, for example, it varies slightly depending on the crystal plane orientation, but is generally in the range of 10 14 cm ⁇ 2 to 2 ⁇ 10 16 cm ⁇ 2 . Is in.
  • the nitrogen of the nitrogen-containing layer preferably has an area density (N1) of 10 14 cm ⁇ 2 or more and 2 ⁇ 10 16 cm ⁇ 2 or less at the interface in contact with the semiconductor layer.
  • N1 area density
  • the lower limit of the surface density of nitrogen is more preferably 2 ⁇ 10 14 cm -2, even more preferred 4 ⁇ 10 14 cm -2.
  • the carbon of the carbon-containing layer at the interface in contact with the semiconductor layer preferably has a 10 14 cm -2 or more 2 ⁇ 10 16 cm -2 or less of the surface density (C1), 2 ⁇ 10 14 cm ⁇ 2 or more is more preferable, and 4 ⁇ 10 14 cm ⁇ 2 or more is even more preferable.
  • fluorine of the fluorine-containing layer preferably has an area density (F1) of 10 14 cm ⁇ 2 or more and 2 ⁇ 10 16 cm ⁇ 2 or less at the interface in contact with the semiconductor layer. 2 ⁇ 10 14 cm ⁇ 2 or more is more preferable, and 4 ⁇ 10 14 cm ⁇ 2 or more is even more preferable.
  • the (N, C, F) layer may have at least one layer containing a Si—N bond, a Si—C bond, and a Si—F bond.
  • the distance (atomic spacing) between Si and N in the Si—N bond is about 0.18 nm
  • the nitrogen-containing layer is substantially preferably 0.2 nm or more, and more preferably 0.3 nm or more.
  • the upper limit of the surface density of nitrogen in the nitrogen-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • the distance (atomic spacing) between Si and C in the Si—C bond is about 0.19 nm
  • the carbon-containing layer is substantially preferably 0.2 mm or more, more preferably 0.3 nm or more. preferable.
  • the upper limit of the surface density of carbon in the carbon-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • the distance (atomic spacing) between Si and F in the Si—F bond is about 0.16 nm
  • the fluorine-containing layer is preferably preferably 0.18 nm or more, more preferably 0.25 nm or more. preferable.
  • the upper limit of the surface density of fluorine in the fluorine-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • the (N, C, F) layer contains an oxygen-containing compound such as Si oxynitride (for example, when it further contains Si oxide in addition to Si nitride), the above
  • the total area density of each element constituting the layer satisfies the above requirements, and the ratio of the area density (N1, C1, F1) of each element to the area density of oxygen (O1) (N1 + C1 + F1) / O1 is preferably 1.0 or more, which further enhances TFT characteristics.
  • Nitrogen-containing compounds such as Si nitride and oxygen-containing compounds such as Si oxynitride are inherently insulators, but the thickness of the (N, C, F) layer is generally as described later. , 0.18 nm or more and 5 nm or less, so that the electrical resistance can be kept low.
  • the TFT characteristics are affected by the ratio of (N1 + C1 + F1) / O1, and in order to obtain more excellent TFT characteristics, the ratio of (N1 + C1 + F1 / O1) is as large as 1.0 or more. It turned out to be good.
  • the ratio of (N1 + C1 + F1) / O1 is preferably as large as possible.
  • the ratio is more preferably 1.05 or more, and further preferably 1.1 or more.
  • the ratio of (N1 + C1 + F1) / O1 is adjusted, for example, by appropriately controlling plasma generation conditions such as plasma gas pressure, gas composition, and processing temperature when forming a nitrogen-containing layer using plasma nitriding. Can do.
  • N1, carbon surface density (C1), fluorine surface density (F1), and oxygen surface density (O1) of the (N, C, F) layer are, for example, RBS (Rutherford Backscattering). (Spectrometry, Rutherford backscattering spectroscopy).
  • the thickness of the layer is preferably in the range of about 0.18 nm to 5 nm.
  • the (N, C, F) layer is useful as a barrier layer for preventing mutual diffusion of Cu and Si at the interface between the Cu-based alloy layer and the semiconductor layer.
  • F) layer tends to be an insulator, and if it is too thick, the electrical resistance becomes extremely high and the TFT performance deteriorates.
  • the thickness of the (N, C, F) layer is generally more preferably 3 nm or less, further preferably 2 nm or less, and even more preferably 1 nm or less.
  • the thickness of the (N, C, F) layer can be determined by various physical analysis techniques. For example, in addition to the RBS method described above, XPS (X-ray photoelectron spectroscopy) method, SIMS (secondary ion mass spectrometry) ) Method, GD-OES (High Frequency Glow Discharge Optical Emission Spectroscopy) method and the like can be used.
  • the maximum value of the ratio between the number of atoms of each element constituting the (N, C, F) layer and the number of Si atoms is preferably in the range of 0.5 to 1.5. Thereby, the barrier action by the (N, C, F) layer can be effectively exhibited without deteriorating the TFT characteristics.
  • the maximum value of the ratio is more preferably 0.6 or more, and further preferably 0.7 or more.
  • the above ratio can be adjusted, for example, by controlling the plasma irradiation time within a range of about 5 seconds to 10 minutes.
  • the above ratio is calculated by analyzing elements (N, C, F, and Si) in the depth direction of the (N, C, F) layer by the RBS method.
  • the above (N, C, F) layer after the semiconductor layer is formed, at least one of nitrogen, carbon, and fluorine may be supplied to the surface of the semiconductor layer.
  • the above layer can be formed using plasma containing any of these.
  • the nitrogen-containing layer may be formed using a thermal nitriding method or an amination method.
  • Patent Document 9 may be referred to.
  • a gas containing at least one of nitrogen, carbon, and fluorine can be used.
  • gases include nitrogen-containing gases such as N 2 , NH 3 , N 2 O, and NO; nitrogen / fluorine-containing gases such as NF 3 ; CO, CO 2 , hydrocarbon-based gases (for example, CH 4 , C 2 Carbon-containing gases such as H 4 and C 2 H 2 ); fluorine-containing gases (for example, CF 4 and C 4 F 8 ), carbon / fluorine-containing gases such as CHF 3, and the like. These gases can be used alone or as a mixed gas.
  • a method for supplying at least one of nitrogen, carbon, and fluorine from the plasma source containing the gas to the surface of the semiconductor layer for example, a method in which a semiconductor layer is installed in the vicinity of the plasma source can be mentioned.
  • the distance between the plasma source and the semiconductor layer may be appropriately set according to various parameters such as plasma type, plasma generation power, pressure, temperature, etc., but generally several cm from the state of contact with the plasma. A distance of up to 10 cm can be used.
  • In the vicinity of such plasma there are atoms with high energy.
  • nitrogen, carbon, fluorine, etc. to the semiconductor layer surface by this high energy, nitride, carbide, fluoride, etc. are supplied to the semiconductor surface. Can be formed.
  • an ion implantation method may be used.
  • ions are accelerated by an electric field and can be moved over a long distance, so that the distance between the plasma source and the semiconductor layer can be arbitrarily set.
  • This method can be realized by using a dedicated ion implantation apparatus, but a plasma ion implantation method is preferably used.
  • the plasma ion implantation method is a technique for uniformly performing ion implantation by applying a negative high voltage pulse to a semiconductor layer installed in the vicinity of plasma.
  • the apparatus, chamber, temperature, and gas composition used for forming the layer are as follows. Control is preferably performed.
  • the apparatus is preferably performed in the same apparatus as the semiconductor layer forming apparatus, and more preferably in the same chamber of the same apparatus. This eliminates the need for extra work to be processed between devices or between devices.
  • the temperature it is preferable to carry out at substantially the same temperature as the semiconductor layer deposition temperature (which may include a range of about ⁇ 10 ° C.), whereby the adjustment time associated with temperature fluctuations can be omitted.
  • (I) a gas containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine (the nitrogen-containing gas, the carbon-containing gas, the fluorine-containing gas, etc. described above) is used.
  • (N, C, F) layer may be formed, or
  • (II) a gas containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine, and a raw material used for forming the semiconductor layer (N, C, F) layer may be formed using a mixed gas with gas, or
  • the (N, C, F) layer may be formed using a mixed gas with a reducing gas.
  • a nitrogen-containing layer when forming a nitrogen-containing layer, it may be performed using only a nitrogen-containing gas (N 2 , NH 3 , NF 3, etc.) containing at least nitrogen as in (I) above, but the above (II) As described above, a mixed gas of a nitrogen-containing gas and a raw material gas (SiH 4 ) used for forming the semiconductor layer is preferable.
  • a nitrogen-containing layer is formed using only a nitrogen-containing gas, it is necessary to temporarily remove all the semiconductor layer forming gas used in order to purge the inside of the chamber after the formation of the semiconductor layer. If it is performed under the condition of gas, it is not necessary to eliminate the gas, so that the processing time can be shortened.
  • a gas containing at least one element selected from the group consisting of nitrogen, carbon, and fluorine hereinafter abbreviated as “(N, C, F) gas”, particularly a nitrogen-containing gas
  • the flow rate ratio ((N, C, F) gas / semiconductor source gas) to the source gas used for forming the semiconductor layer is preferably controlled to 0.10 or more and 15 or less. In this case, the effect of shortening the processing time can be effectively exhibited, and the insulating properties of the barrier layer can be improved to prevent the TFT characteristics (on current / off current) from being lowered and the contact resistance from being raised.
  • a more preferable flow rate ratio of ((N, C, F) gas / semiconductor source gas) is 0.3 or more and 10 or less, and a more preferable flow rate ratio is 0.5 or more and 7 or less.
  • the gas composition is preferably a mixed gas of the nitrogen-containing gas and the reducing element-containing gas described above as described in (III) above, so that the oxidation of the semiconductor layer can be more effectively suppressed.
  • the reducing element include NH 3 and H 2 .
  • NH 3 not only has a reducing action but also acts as a nitrogen-containing gas, so it can be used alone or in combination with H 2 .
  • the Cu-based alloy film used in the present invention will be described.
  • the Cu-based alloy film may be formed by a sputtering method.
  • it can be formed using a single sputtering target and a single sputtering gas.
  • the type of the Cu-based alloy film used in the present invention is not particularly limited, and a pure Cu film that is usually used as a wiring material for source / drain wirings is used as it is unless it adversely affects electrical characteristics such as TFT characteristics. be able to.
  • At least one element selected from the group consisting of Ni, Zn, Mg, Mn, Ir, Ge, Nb, Cr, and rare earth elements (group X) is used as the wiring material.
  • a Cu—X alloy film containing may be used.
  • the content of elements belonging to Group X is preferably in the range of about 0.01 atomic% to 3 atomic%. If the content of the element belonging to Group X is less than 0.01 atomic%, the desired effect cannot be obtained. On the other hand, if it exceeds 3 atomic%, the electrical resistivity of the Cu-X alloy thin film becomes extremely high, the response speed of the pixel is slowed down, the power consumption increases, the quality of the display decreases, and it can be put to practical use. Disappear.
  • the content of elements belonging to Group X is preferably 0.05 atomic percent or more and 2.0 atomic percent or less.
  • the thickness of the Cu-based alloy film can be appropriately adjusted according to the required TFT characteristics, but is generally preferably 10 nm to 1 ⁇ m, more preferably 30 nm to 800 nm, and still more preferably 50 nm. ⁇ 600 nm.
  • the thickness of the Cu—Si diffusion layer can be appropriately adjusted according to the required TFT characteristics, etc., as described above, but is generally preferably in the range of 0.2 nm to 200 nm. More preferably, it is in the range of 1 nm or more and 50 nm or less. Specifically, the upper limit is about 200 nm, based on the idea that it should be thicker than the thickness corresponding to one layer of Cu—Si atoms (about 0.2 nm) and should be as thin as possible from the viewpoint of TFT manufacturing. I made it.
  • the semiconductor layer used in the present invention is preferably amorphous silicon or polycrystalline silicon.
  • the semiconductor layer contains impurities (dopants) commonly used in the semiconductor field such as P, As, Sb, B, etc.
  • the total atomic concentration is preferably 10 19 cm ⁇ 3 or more.
  • the contact resistance can be further reduced.
  • the above-mentioned atomic concentration is about 10 15 cm ⁇ 3 or less and no dopant is contained, good TFT characteristics can be obtained without greatly increasing the contact resistance. In this case, since no doping gas is used, there is an advantage that costs and manufacturing steps can be omitted.
  • the preferred thickness of the semiconductor layer is 0.2 nm to 1 ⁇ m, which corresponds approximately to the silicon atomic layer.
  • the thickness of the semiconductor layer is more preferably 0.5 nm to 500 nm, and further preferably 1 nm to 300 nm.
  • FIG. 1A The embodiment of FIG. 1A has been described in detail above.
  • the first semiconductor layer in FIG. 1B contains, in order from the substrate side, an undoped amorphous silicon film (a-Si—H) that does not contain impurities such as P, As, Sb, and B, and the impurities described above. It is composed of a doped low-resistance amorphous silicon film (n + a-Si—H), and can be obtained, for example, by the method of Example 1 described later.
  • a-Si—H undoped amorphous silicon film
  • n + a-Si—H doped low-resistance amorphous silicon film
  • 1C does not include the low-resistance amorphous silicon film (n + a-Si—H), and is composed only of the undoped amorphous silicon film (a-Si—H).
  • a nitrogen-containing layer, a second semiconductor layer, and a Cu-based alloy layer are sequentially formed directly on the first semiconductor layer that does not have the low-resistance amorphous silicon film (n + a-Si—H). Even so, it has been confirmed by experiments that a desired Cu—Si diffusion layer can be obtained (see Examples described later).
  • the film forming process can be further simplified because it is not necessary to form a low-resistance amorphous silicon film (n + a-Si—H) doped with impurities such as phosphorus.
  • the second semiconductor layer formed on the nitrogen-containing layer is made of only a low-resistance amorphous silicon film containing an impurity such as P as shown in Example 1 described later. It may be configured, or may be configured by a non-doped amorphous silicon film and the above-described low-resistance amorphous silicon film, and any aspect may be included.
  • the low resistance amorphous silicon film is formed, for example, by performing plasma CVD using SiH 4 and PH 3 as raw materials.
  • the second embodiment of the TFT according to the present invention includes a first semiconductor layer, (N, N) between the nitrogen-containing layer constituting the two-layer stacked structure in the first embodiment and the TFT substrate.
  • This is an example having a C, F) layer and a first semiconductor layer.
  • a first semiconductor layer, an (N, C, F) layer, and a first semiconductor layer are provided on a TFT substrate, and (N, C) is directly formed thereon.
  • F) layer and a Cu—Si diffusion layer, and a Cu-based alloy layer is directly formed thereon.
  • the structure of FIG. 2 is obtained, for example, by the method of Example 2 described later. Other conditions, characteristics, and the like are the same as those described in the first embodiment.
  • FIG. 5 A third embodiment of a MOSFET according to the present invention is shown in FIG.
  • FIG. 5 has a two-layer laminated structure consisting of an (N, C, F) layer and a Cu—Si diffusion layer directly on single-crystal Si, and a Cu-based alloy layer is directly formed thereon. It has a formed structure.
  • Such a structure is formed by the process shown in FIG. That is, (N, C, F) gas (preferably nitrogen) is implanted into the single crystal Si substrate by ion implantation or the like. At this time, the injected (N, C, F) gas (preferably nitrogen) has a Gaussian distribution in the depth direction around a certain depth (called a range).
  • a part of Si becomes amorphous due to damage of the implanted (N, C, F) gas (preferably nitrogen).
  • a Cu-based alloy film is formed by sputtering and plating, and then subjected to a heat treatment such as annealing to obtain a Cu-based alloy film / Cu—Si diffusion layer / (N, C, F) layer (preferably a nitrogen-containing layer). / Single crystal Si structure is formed.
  • Other conditions, characteristics, and the like are the same as those described in the first embodiment.
  • FIG. 1C shows a fourth embodiment of a MOSFET according to the present invention.
  • FIG. 1C shows a first semiconductor layer, an (N, C, F) layer, and a first semiconductor layer between the nitrogen-containing layer constituting the two-layer laminated structure in the first embodiment and the TFT substrate. It is an example which has.
  • the TFT substrate has a two-layered structure including a first semiconductor layer, an (N, C, F) layer, and a Cu—Si diffusion layer, It has a structure in which a Cu-based alloy layer is directly formed thereon.
  • the first semiconductor layer is not doped with impurities (P).
  • P impurities
  • Example 1C is obtained by, for example, the same method as that of Example 1 described later. At this time, after forming a non-doped amorphous silicon film, plasma is generated by continuously supplying only nitrogen gas in the same chamber, and the surface of the amorphous silicon film is treated with nitrogen plasma for 30 seconds to contain nitrogen. A layer was formed. Other conditions, characteristics, and the like are the same as those described in the first embodiment.
  • the above embodiment has the same wiring structure as the first embodiment of the TFT described above.
  • the embodiment of the MOSFET is not limited to the above, and for example, substantially the same structure as that of the first and second embodiments of the TFT described above can be adopted.
  • MOSFET Metal-oxide-semiconductor field effect transistor
  • a gate insulating film is formed on a single crystal p-type Si substrate by thermal oxidation or the like (FIG. 11a).
  • a P-doped polysilicon film is formed by CVD or the like (FIG. 11b).
  • the resist is patterned by lithography (FIG. 11c).
  • the polysilicon is etched by dry etching (FIG. 11d).
  • As is implanted into the substrate by ion implantation or the like, and activation annealing is performed to form a source-drain region (FIG. 11e).
  • an interlayer insulating film is formed by CVD or the like (FIG. 11f).
  • contact holes for connecting a metal wiring film (Cu-based alloy film) to the source-drain regions are formed (FIG. 11h).
  • a structure of Cu-based alloy film / Cu—Si diffusion layer / nitrogen-containing layer / single crystal Si is formed through the process shown in FIG. That is, nitrogen is implanted into the substrate by an ion implantation method or the like. At this time, the implanted nitrogen has a depth direction distribution with a Gaussian distribution around a certain depth (called a range). A part of Si becomes amorphous due to the damage of the implanted nitrogen (FIG. 11i).
  • a Cu-based alloy film is formed by sputtering and plating (FIG. 11j), and CMP (Chemical Mechanical) is formed. Polishing is performed to form a wiring pattern. Finally, annealing is performed to obtain a MOSFET having a Cu—Si diffusion layer (FIG. 11k).
  • Example 1 is an example having the wiring structure of the first embodiment described above (see FIG. 1A), and Cu-0.3 atomic% Ni was used as a wiring material constituting the source / drain electrodes.
  • Example 1 The manufacturing method of Example 1 will be described with reference to each process chart of FIG.
  • a Cu alloy thin film (Cu-0.3 atomic% Ni) having a film thickness of about 200 nm was formed on a glass substrate by a sputtering method (FIG. 4a).
  • the film formation temperature of sputtering was room temperature.
  • the Cu-based alloy thin film was etched using the resist as a mask to form a gate electrode (FIG. 4c).
  • a silicon nitride film (SiN) having a film thickness of about 200 nm was formed by plasma CVD method to form a gate insulating film (FIG. 4d).
  • the film formation temperature in the plasma CVD method was about 350 ° C.
  • a non-doped amorphous silicon film [ ⁇ -Si (i)] having a thickness of about 200 nm and a low-resistance amorphous silicon film [ ⁇ -Si (] having a thickness of about 40 nm doped with impurities (P) are used.
  • n)] were sequentially formed (FIGS. 4e and 4f).
  • This low-resistance amorphous silicon film [ ⁇ -Si (n)] was formed by performing plasma CVD using SiH 4 and PH 3 as raw materials.
  • the film formation temperature of plasma CVD was 320 ° C.
  • a low-resistance amorphous silicon film [ ⁇ -Si (n)] doped with impurities (P) was continuously formed again without being taken out from the CVD apparatus.
  • the film thickness of the low resistance amorphous silicon film was about 10 nm (FIG. 4h).
  • a Cu-based alloy film (Cu-0.3 atomic% Ni) having a film thickness of about 300 nm was formed thereon using a sputtering method (FIG. 4i).
  • the film formation temperature of sputtering was room temperature.
  • the Cu-based alloy film was etched using the resist as a mask to form a source electrode and a drain electrode as shown in FIG. 4j. Further, using the source electrode and the drain electrode as a mask, the low-resistance amorphous silicon film [ ⁇ -Si (n)] is completely removed by dry etching (FIG. 4k), and Cu between the nitrogen-containing layer and the Cu-based alloy film is removed.
  • a TFT having a Si diffusion layer was formed (FIG. 4l). The thickness of the Cu—Si diffusion layer was about 10 nm.
  • a drain current and a gate voltage were measured using a TFT having a gate length (L) of 10 ⁇ m, a gate width (W) of 100 ⁇ m, and a W / L ratio of 10.
  • the drain voltage at the time of measurement was 10V.
  • the off current was defined as the current when the gate voltage (-3V) was applied, and the on current was defined as the voltage when the gate voltage was 20V.
  • the TFT of Example 1 was annealed at 300 ° C. for 30 minutes, and then the off current and the on current were measured. As a result, the off current was 3.7 ⁇ 10 ⁇ 13 A and the on current was 1 It was 6 ⁇ 10 ⁇ 6 A.
  • a TFT was fabricated in the same manner as described above using a conventional source-drain electrode composed of a pure Cu thin film and a Mo barrier metal layer, and the TFT characteristics were measured. As a result, the off current of Conventional Example 1 was 4.0 ⁇ 10 ⁇ 13 A and the on current was 1.6 ⁇ 10 ⁇ 6 A. These results are shown in Table 1.
  • the TFT of Example 1 has the same excellent TFT characteristics as the TFT of Conventional Example 1 with the barrier metal layer interposed, and the mutual relationship between the amorphous silicon film and the Cu-based alloy film 1 is obtained. It was confirmed that no diffusion occurred.
  • Example 1 it was confirmed that a laminated structure including a nitrogen-containing layer and a Cu—Si diffusion layer was formed on the amorphous silicon film. Furthermore, as a result of semi-quantitative analysis by the EDX method, it was found that almost no Cu element was detected in the low-resistance amorphous silicon film, and Cu diffusion was blocked in the upper layer of the low-resistance amorphous silicon film.
  • TLM element was formed by a TLM method (Transfer Length Method) according to each process diagram of FIG.
  • a low-resistance amorphous silicon film 1 doped with an impurity (P) with a thickness of about 200 nm was formed on a glass substrate with a thickness of about 200 nm by plasma CVD.
  • an impurity (P) with a thickness of about 200 nm was formed on a glass substrate with a thickness of about 200 nm by plasma CVD.
  • nitrogen gas was supplied to generate plasma, and the surface of the low resistance amorphous silicon film 1 was treated with nitrogen plasma for 30 seconds to form a nitrogen-containing layer (FIG. 8a).
  • the RF power density applied to this plasma was about 0.3 W / cm 2
  • the film formation temperature was 320 ° C.
  • the gas pressure was 67 Pa.
  • a low-resistance amorphous silicon film 2 doped with impurities (P) was continuously formed again without taking out from the CVD apparatus (FIG. 8a).
  • the thickness of the low resistance amorphous silicon film 2 was 10 nm.
  • the Cu-based alloy film was etched using the resist as a mask to form a plurality of electrodes as shown in FIG. 8d.
  • the distance between each electrode was variously changed.
  • dry etching was performed again, and the resist was patterned by photolithography. At this time, as shown in FIG.
  • FIG. 10A is a sectional view schematically showing the wiring structure of FIG. 8g described above, and FIG. 10B is a top view of FIG. 8g.
  • the Cu—Si diffusion layer is omitted.
  • Example 1 Measurement of element surface density at the interface between the semiconductor layer and the Cu-based alloy film
  • the surface density (N1) of nitrogen atoms and the surface density (O1) of oxygen atoms were measured using a high resolution RBS analyzer “HRSB500” manufactured by Kobe Steel.
  • HRSB500 high resolution RBS analyzer
  • Example 2 is an example having the wiring structure of Embodiment 2 described above (see FIG. 2), and the same Cu-0.3 atomic% Ni as that of Example 1 was used as the wiring material constituting the source / drain electrodes. Using.
  • Example 1 after forming the low-resistance amorphous silicon film of FIG. 4h, the low-resistance is doped with impurities (P) by continuously treating again with nitrogen plasma for 30 seconds without taking out from the CVD apparatus.
  • a TFT of Example 2 was fabricated in the same manner as in Example 1 except that the step of forming a 10 nm thick amorphous silicon film was added.
  • Example 2 The TFT of Example 2 thus obtained was annealed at 300 ° C. for 30 minutes as in Example 1, and the cross-sectional TEM observation of the interface between the annealed amorphous silicon film and the Cu-based alloy film was performed. EDX analysis was performed. As a result, Cu atoms were hardly detected in the amorphous silicon film, and it was found that the diffusion of Cu was blocked in the upper layer of the amorphous silicon film (not shown in the figure), as in Example 1. .
  • Example 2 the off-state current and on-current of Example 2 were measured in the same manner as in Example 1. As a result, the off-current was 3.3 ⁇ 10 ⁇ 13 A and the on-current was 1.7 ⁇ 10 ⁇ 6 A. Therefore, it was found that the TFT of Example 2 can obtain good TFT characteristics equivalent to the TFT of Conventional Example 1.
  • Example 1 a low-resistance amorphous silicon film having a thickness of 10 nm was formed, and then nitrogen plasma treatment was performed again to form a contact in the same manner as in Example 1 except that a low-resistance amorphous silicon film having a thickness of 10 nm was formed. Resistance was measured. The results are as shown in Table 1, and it was confirmed that the TFT of Example 2 had good contact resistance.
  • Example 3 is an example having the wiring structure of Embodiment 4 described above (see FIG. 1C), and the same Cu-0.3 atomic% Ni as that of Example 1 was used as the wiring material constituting the source / drain electrodes. Using.
  • Example 1 described above is the same as Example 1 except that the non-doped amorphous silicon film shown in FIG. 4e was formed, and then continuously treated again with nitrogen plasma for 30 seconds without being removed from the CVD apparatus. Thus, a TFT of Example 3 was produced.
  • Example 3 The TFT of Example 3 obtained in this manner was annealed at 300 ° C. for 30 minutes as in Example 1, and the cross-sectional TEM observation and EDX of the interface between the non-doped amorphous silicon and the Cu-based alloy after annealing were performed. Analysis was performed. As a result, Cu atoms were hardly detected in the non-doped amorphous silicon film, and it was found that the diffusion of Cu was blocked in the upper layer of the non-doped amorphous silicon film as in Example 1 (not shown in the figure). ).
  • Example 3 As a result of measuring the off current and the on current of Example 3 in the same manner as in Example 1, the off current was 4.2 ⁇ 10 ⁇ 13 A and the on current was 1.6 ⁇ 10 ⁇ 6 A ( (See Table 1). Therefore, it was found that the TFT of Example 3 can obtain good TFT characteristics equivalent to the TFT of Conventional Example 1.
  • Example 3 Furthermore, in order to investigate the contact resistance of Example 3, the contact resistance was measured in the same manner as in Example 1 except that a 10 nm non-doped amorphous silicon film was formed in Example 1 described above. The results are as shown in Table 1, and it was found that the TFT of Example 3 had good contact resistance.
  • Example 4 is an example having the above-described wiring structure of Embodiment 1 (see FIG. 1A). In Example 1 described above, pure Cu was used as the wiring material constituting the source / drain electrodes. Produced the TFT of Example 4 in the same manner as in Example 1.
  • Example 5 is an example having the wiring structure of Embodiment 1 described above (see FIG. 1A). In Example 1 described above, Cu-0.1 atomic% was used as the wiring material constituting the source / drain electrodes. A TFT of Example 5 was produced in the same manner as Example 1 except that Ge was used.
  • Example 6 is an example having the wiring structure of Embodiment 1 described above (see FIG. 1A). In Example 1 described above, Cu-0.5 atomic% was used as the wiring material constituting the source / drain electrodes. A TFT of Example 6 was produced in the same manner as Example 1 except that Mn was used.
  • Comparative Example 1 is a comparative example that does not have a nitrogen-containing layer in the wiring structure of Embodiment 1 described above (see FIG. 1A).
  • the same Cu-based material as that of Example 1 is used as a wiring material constituting the source / drain electrodes.
  • An alloy was used.
  • a TFT of Comparative Example 1 was fabricated in the same manner as in Example 1 except that the step of forming the nitrogen-containing layer was not performed in Example 1 described above.
  • the TFT of Comparative Example 1 was annealed at a temperature of 200 ° C. lower than that of Example 1 for 30 minutes, and the cross-sectional TEM observation and EDX analysis of the interface between the amorphous silicon and the Cu-based alloy after annealing were performed. .
  • voids were observed in the Cu-based alloy film and amorphous silicon film despite the low temperature treatment at 200 ° C., confirming that significant interdiffusion occurred (not shown in the figure).
  • EDX it was confirmed that Cu diffused into the amorphous silicon film and Si diffused into the Cu-based alloy film.
  • Example 7 is an example in which a nitrogen-containing layer is formed by using a mixed gas of nitrogen gas / semiconductor source gas (flow rate ratio 0.3) in place of nitrogen gas in Example 1 described above.
  • a gate electrode of a Cu alloy thin film (Cu-0.3 atomic% Ni) on a glass substrate a gate insulating film of a silicon nitride film (SiN), undoped amorphous silicon A film [a-Si (i)] and a low-resistance amorphous silicon film doped with impurities (P) ([first low-resistance a-Si (n)]) were sequentially formed.
  • SiN silicon nitride film
  • P low-resistance amorphous silicon film doped with impurities
  • semiconductor layer forming gases SiH 4 : 30 sccm, PH 3 : 0.2 sccm, N 2 : 10 sccm (flow rate ratio of nitrogen gas / semiconductor source gas 0.0). 3) was supplied to generate plasma for 10 seconds to form a nitrogen-containing layer.
  • Example 2 a low-resistance amorphous silicon film [second low-resistance a-Si (n)] doped with impurities (P) was again formed to a thickness of 10 nm.
  • a TFT of Example 7 having a Cu—Si diffusion layer between the nitrogen-containing layer and the Cu-based alloy film was produced.
  • the thickness of the nitrogen-containing layer was about 5 nm, and the thickness of the Cu—Si diffusion layer was about 10 nm.
  • Example 8 is an example in which the flow rate ratio of nitrogen gas / semiconductor source gas is changed to 3.3 in Example 7 described above.
  • Example 7 the gas flow rate, which is a nitrogen-containing layer forming condition, is changed to SiH 4 : 30 sccm, PH 3 : 0.2 sccm, N 2 : 100 sccm [nitrogen gas (100 sccm) as semiconductor layer forming gas.
  • the thickness of the nitrogen-containing layer was about 5 nm as in Example 7.
  • Example 7 For the TFT of Example 8 obtained in this way, as in Example 7, cross-sectional TEM observation and EDX of the interface between the amorphous silicon film and the Cu-based alloy film after annealing for 30 minutes at 300 ° C. Analysis was performed to evaluate the interdiffusion of Si and Cu. As a result, almost no Cu atoms were detected in the amorphous silicon film, and it was found that the diffusion of Cu was blocked in the upper layer of the amorphous silicon film as in Example 7. Note that the thickness of the Cu—Si diffusion layer was about 10 nm.
  • Example 8 Further, the off current and on current of Example 8 were measured in the same manner as Example 7. The results are shown in Table 2. It was found that the TFT of Example 8 had good TFT characteristics equivalent to those of the conventional TFT.
  • Example 7 in Example 7 described above, the gas flow rate as the nitrogen-containing layer forming condition was changed to the semiconductor layer forming gas SiH 4 : 30 sccm, PH 3 : 0.2 sccm, N 2.
  • the results are as shown in Table 2, and it was confirmed that the TFT of Example 7 had good contact resistance.
  • Example 9 is an example in which the flow rate ratio of nitrogen gas / semiconductor source gas is changed to 9.9 in Example 7 described above.
  • Example 7 the gas flow rate, which is a nitrogen-containing layer forming condition, is changed to SiH 4 : 30 sccm, PH 3 : 0.2 sccm, N 2 : 300 sccm [nitrogen gas (300 sccm) as semiconductor layer forming gas.
  • the thickness of the nitrogen-containing layer was about 5 nm as in Example 7.
  • Example 7 For the TFT of Example 9 obtained in this way, as in Example 7, cross-sectional TEM observation and EDX of the interface between the amorphous silicon film and the Cu-based alloy film after annealing for 30 minutes at 300 ° C. Analysis was performed to evaluate the interdiffusion of Cu and Si. As a result, almost no Cu atoms were detected in the amorphous silicon film, and it was found that the diffusion of Cu was blocked in the upper layer of the amorphous silicon film as in Example 7. Note that the thickness of the Cu—Si diffusion layer was about 10 nm.
  • Example 9 the off current and on current of Example 9 were measured in the same manner as Example 7. The results are shown in Table 2. It was found that the TFT of Example 9 had good characteristics equivalent to those of the conventional TFT.
  • Comparative Example 2 is an example in which the flow rate ratio of nitrogen gas / semiconductor source gas is changed to 19.9 in Example 7 described above.
  • Example 7 the gas flow rate, which is a nitrogen-containing layer forming condition, is changed to SiH 4 : 30 sccm, PH 3 : 0.2 sccm, N 2 : 600 sccm [nitrogen gas (600 sccm) as semiconductor layer forming gas.
  • the thickness of the nitrogen-containing layer was about 5 nm.
  • the TFT of Comparative Example 2 thus obtained was subjected to cross-sectional TEM observation and EDX analysis of the interface between the amorphous silicon film and the Cu-based alloy film after annealing for 30 minutes at 300 ° C., as in Example 7. And the interdiffusion of Cu and Si was evaluated. As a result, almost no Cu atoms were detected in the amorphous silicon film, and it was found that the diffusion of Cu was blocked in the upper layer of the amorphous silicon film as in Example 7. Note that the thickness of the Cu—Si diffusion layer was about 10 nm.
  • Example 7 the gas flow rate, which is the nitrogen-containing layer formation condition, was changed to the semiconductor layer formation gas SiH 4 : 30 sccm, PH 3 : 0.2 sccm, N 2.
  • the results are as shown in Table 2, and the contact resistance increased.
  • Comparative Example 3 is an example in which the flow rate ratio of nitrogen gas / semiconductor source gas is changed to 0.07 in Example 7 described above.
  • the gas flow rate which is the nitrogen-containing layer forming condition, is set to the semiconductor layer forming gas SiH 4 : 150 sccm, PH 3 : 1 sccm, N 2 : 10 sccm [nitrogen gas (10 sccm) / semiconductor.
  • the thickness of the nitrogen-containing layer was about 4 nm.
  • the TFT of Comparative Example 3 thus obtained was subjected to cross-sectional TEM observation and EDX analysis of the interface between the amorphous silicon film and the Cu-based alloy film after annealing for 30 minutes at 300 ° C., as in Example 7. And the interdiffusion of Cu and Si was evaluated. As a result, voids were observed in the Cu-based alloy film and amorphous silicon film, and it was confirmed that significant interdiffusion between Cu and Si occurred. Further, from the semi-quantitative analysis by EDX, diffusion of Cu into the amorphous silicon film and diffusion of Si into the Cu-based alloy film were confirmed.
  • Examples 10 to 12 and Comparative Examples 4 to 5 are Cu-0.3 atoms as wiring materials constituting the source-drain electrodes in Examples 7 to 9 and Comparative Examples 2 to 3, respectively.
  • Example 10 and Example 7 are examples manufactured under the same conditions except that the types of wiring materials are different
  • Comparative Example 4 and Comparative Example 2 are the same conditions except that the types of wiring materials are different. It is an example manufactured by. Table 2 shows the results of these TFT characteristics and contact resistance.
  • Examples 10 to 12 satisfying the requirements of the present invention all have good TFT characteristics and contact resistance, while Comparative Examples 4 to 5 have degraded TFT characteristics.
  • Examples 13 to 15 and Comparative Examples 6 to 7 are Cu-0.3 atoms as wiring materials constituting the source-drain electrodes in Examples 7 to 9 and Comparative Examples 2 to 3, respectively.
  • Example 13 and Example 7 are examples manufactured under the same conditions except that the types of wiring materials are different
  • Comparative Example 6 and Comparative Example 2 are the same conditions except that the types of wiring materials are different. It is an example manufactured by. Table 2 shows the results of these TFT characteristics and contact resistance.
  • Examples 13 to 15 satisfying the requirements of the present invention all have good TFT characteristics and contact resistance, while Comparative Examples 6 to 7 have degraded TFT characteristics.
  • Examples 16 to 18 and Comparative Examples 8 to 9 are Cu-0.3 atoms as wiring materials constituting the source-drain electrodes in Examples 7 to 9 and Comparative Examples 2 to 3, respectively.
  • This is an example in which a TFT was fabricated in the same manner as in each example except that Cu-0.1 atomic% Ge was used instead of% Ni (see Table 2).
  • Example 16 and Example 7 are examples manufactured under the same conditions except that the types of wiring materials are different
  • Comparative Example 8 and Comparative Example 2 are the same conditions except that the types of wiring materials are different. It is an example manufactured by. Table 2 shows the results of these TFT characteristics and contact resistance.
  • Table 2 shows that all of Examples 16 to 18 that satisfy the requirements of the present invention have good TFT characteristics and contact resistance, while Comparative Examples 8 to 9 have degraded TFT characteristics.
  • the Cu-based alloy film is formed directly on the glass substrate, but the type of wiring film formed on the glass substrate is not limited to this. This is because the wiring structure of the present invention has a characteristic part in the laminated structure of the semiconductor layer and the Cu-based alloy film, and other structures are not particularly limited as long as the effects of the present invention are not impaired. Therefore, as the wiring film formed immediately above the glass substrate, a Cu-based alloy film may be used as described above, or, for example, an Al-based alloy film of pure Al or Al alloy may be used.
  • a direct contact technique capable of directly contacting a Cu-based alloy film of pure Cu or a Cu alloy with a semiconductor layer, which has TFT characteristics and a contact resistance between the Cu-based alloy film and the semiconductor layer.
  • a technology with good productivity and a further expanded process margin.
  • it is difficult to be affected by variations in various process conditions (such as variations in equipment performance, instability, unexpected contamination, and contamination that is difficult to control), and it is not necessary to manage extremely strict conditions. It is possible to provide technology that is not easily restricted.

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Abstract

　純ＣｕまたはＣｕ合金のＣｕ系合金配線と半導体層との間のバリアメタル層を省略することが可能なダイレクトコンタクト技術であって、幅広いプロセスマージンの範囲においてＣｕ系合金配線を半導体層に直接かつ確実に接続することができる技術を提供する。本発明は、基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、前記半導体層と前記Ｃｕ系合金膜との間に、基板側から順に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ）層に含まれる窒素、炭素、およびフッ素の少なくとも一種の元素は、前記半導体層に含まれるＳｉと結合している配線構造に関する。

Description

配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
　本発明は、液晶ディスプレイ、有機ＥＬディスプレイなどのフラットパネルディスプレイ（表示装置）；ＵＬＳＩ（超大規模集積回路）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＥＴ（電界効果型トランジスタ）、ダイオードなどの半導体装置に適用可能な配線構造；薄膜トランジスタ基板およびその製造方法、並びに表示装置に関し、特に、純ＣｕまたはＣｕ合金のＣｕ系合金膜を配線材料として含む新規な配線構造に関するものである。
　液晶ディスプレイなどのアクティブマトリクス型液晶表示装置は、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｔｏｒ、以下、ＴＦＴと呼ぶ。）をスイッチング素子とし、透明画素電極と、ゲート配線およびソース・ドレイン配線等の配線部と、アモルファスシリコン（ａ－Ｓｉ）や多結晶シリコン（ｐ－Ｓｉ）などの半導体層を備えたＴＦＴ基板と、ＴＦＴ基板に対して所定の間隔をおいて対向配置され共通電極を備えた対向基板と、ＴＦＴ基板と対向基板との間に充填された液晶層から構成されている。
　ＴＦＴ基板において、ゲート配線やソース・ドレイン配線などの配線材料には、電気抵抗率が低く、加工が容易であるなどの理由により、純ＡｌやＡｌ－ＮｄなどのＡｌ合金が汎用されている。ところが、液晶ディスプレイの大型化に伴い、配線のＲＣ遅延（配線を伝わる電気信号が遅れる現象）などの問題が顕在化しており、より低抵抗な配線材料へのニーズが高まっている。そこで、Ａｌ系合金に比べて電気抵抗率が小さい純ＣｕまたはＣｕ－ＮｉなどのＣｕ合金（以下、これらをまとめてＣｕ系合金と呼ぶ。）が注目されている。
　Ｃｕ系合金配線膜（Ｃｕ系合金膜）とＴＦＴの半導体層との間には、特許文献１～６に記載されているように、Ｍｏ、Ｃｒ、Ｔｉ、Ｗなどの高融点金属からなるバリアメタル層が通常設けられている。バリアメタル層を介さずにＣｕ系合金配線膜をＴＦＴの半導体層と直接接触させると、その後の工程（例えば、ＴＦＴの上に形成する絶縁層の成膜工程や、シンタリングやアニーリングなどの熱工程）における熱履歴によってＣｕ系合金配線膜中のＣｕが半導体層中に拡散し、ＴＦＴ特性が低下するからである。具体的には、ＴＦＴを流れる電流（スイッチオフ時のオフ電流、およびスイッチオン時のオン電流）などが悪影響を受け、オフ電流の増加やオン電流の低下を招くほか、スイッチング速度（スイッチオンの電気信号に対する応答性）も低下する。また、Ｃｕ系合金配線膜と半導体層とのコンタクト抵抗も増加する場合がある。
　このようにバリアメタル層は、Ｃｕ系合金膜と半導体層との界面におけるＣｕとＳｉとの相互拡散を抑制するのに有効であるが、バリアメタル層を形成するためには、Ｃｕ系合金配線膜形成用の成膜装置に加え、バリアメタル形成用の成膜装置が別途必要になる。具体的には、バリアメタル層形成用の成膜チャンバーをそれぞれ余分に装備した成膜装置（代表的には、複数の成膜チャンバーがトランスファーチャンバーに接続されたクラスタツール）を用いなければならず、製造コストの上昇や生産性の低下を招く。また、バリアメタル層として用いられる金属と、Ｃｕ系合金とは、薬液を用いたウェットエッチングなどの加工工程での加工速度が異なるため、加工工程における横方向の加工寸法を制御することが極めて困難となる。したがって、バリアメタル層の形成は、成膜の観点だけでなく加工の観点でも工程の複雑化を招き、製造コストの上昇や生産性の低下をもたらす。
　上記では、表示装置の代表例として液晶表示装置を例に挙げて説明したが、上述した、Ｃｕ系合金膜と半導体層との界面におけるＣｕとＳｉとの相互拡散に起因する問題は、表示装置に限らず、ＬＳＩやＦＥＴなどの半導体装置においても見られる。例えば半導体装置の代表例であるＬＳＩを製造するには、半導体層や絶縁体層中にＣｕ系合金膜からＣｕ原子が拡散することを防止するため、半導体層や絶縁体層の上にＣｒやＭｏやＴａＮなどのバリアメタル層を形成してからＣｕ系合金膜を成膜しているが、半導体装置の分野においても、工程の簡略化やコストの低減化が求められている。
　よって、表示装置や半導体装置において生じるＣｕとＳｉとの相互拡散に起因する問題を、従来のようにバリアメタル層を設けなくても回避し得る技術の提供が望まれている。
　このような事情に鑑み、特許文献７～９には、Ｃｕ系合金ではないが純ＡｌまたはＡｌ合金を配線材料として用いた技術であって、バリアメタル層の形成を省略でき、ソース－ドレイン電極などに使用されるＡｌ系合金配線を半導体層と直接接触し得るダイレクトコンタクト技術が提案されている。このうち、特許文献９は、本願出願人によって開示されたものであり、窒素含有層とＡｌ系合金膜とからなる材料であって、窒素含有層のＮ（窒素）が半導体層のＳｉと結合している配線構造を開示している。この窒素含有層はＡｌとＳｉの相互拡散を防止するためのバリア層として作用していると考えられ、従来のようにＭｏなどのバリアメタル層を形成しなくても優れたＴＦＴ特性が得られることを実証している。また、この窒素含有層は、半導体層を形成した後であってＡｌ系合金膜を成膜する前に、プラズマ窒化などの窒化処理によって簡便に作製できるため、バリアメタル形成用の特別な成膜装置は不要である、といった利点もある。
日本国特開平７－６６４２３号公報 日本国特開２００１－１９６３７１号公報 日本国特開２００２－３５３２２２号公報 日本国特開２００４－１３３４２２号公報 日本国特開２００４－２１２９４０号公報 日本国特開２００５－１６６７５７号公報 日本国特開２００３－２７３１０９号公報 日本国特開２００８－３３１９号公報 日本国特開２００８－１０８０１号公報
　本発明の目的は、純ＣｕまたはＣｕ合金のＣｕ系合金配線膜と半導体層との間のバリアメタル層を省略することが可能なダイレクトコンタクト技術であって、幅広いプロセスマージンの範囲において、Ｃｕ系合金配線膜を半導体層に直接かつ確実に接続することができる技術を提供することにある。
　本発明の要旨を以下に示す。
[１]　基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、
　前記半導体層と前記Ｃｕ系合金膜との間に、基板側から順に、
　窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ）層に含まれる窒素、炭素、およびフッ素の少なくとも一種の元素は、前記半導体層に含まれるＳｉと結合している配線構造。
　なお、上記配線構造は、基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、
　前記半導体層と前記Ｃｕ系合金膜との間に、基板側から順に、
　窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ）層を構成する窒素、炭素、およびフッ素のいずれかの元素は、前記半導体層のＳｉと結合している配線構造であることが好ましい。
[２]　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ）層、半導体層、および前記Ｃｕ系合金膜をこの順序で形成した後、熱履歴を加えることによって得られる[１]に記載の配線構造。
[３]　前記半導体層は、アモルファスシリコンまたは多結晶シリコンを含む[１]又は[２]に記載の配線構造。
　なお、前記半導体層は、アモルファスシリコンまたは多結晶シリコンからなることが好ましい。
[４]　[１]～[３]のいずれかに記載の配線構造を備えた薄膜トランジスタ基板。
[５]　[４]に記載の薄膜トランジスタ基板を備えた表示装置。
[６]　表示装置または半導体装置を構成する[１]～[３]のいずれかに記載の配線構造。
[７]　[４]に記載の薄膜トランジスタ基板を製造する方法であって、
　薄膜トランジスタの半導体層の上に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層を形成する第１の工程と、次いで、
　半導体層を形成する第２の工程とを、この順序で含む薄膜トランジスタ基板の製造方法。
[８]　前記第１の工程は、半導体層形成装置の中で処理する[７]に記載の製造方法。
[９]　前記第１の工程と前記第２の工程は、同じ半導体層形成用チャンバー内で連続して行なわれる[８]に記載の製造方法。
[１０]　前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスによるプラズマエッチングによって（Ｎ、Ｃ、Ｆ）層を形成する工程を含む[７]～[９]のいずれかに記載の製造方法。
[１１]　前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスによるプラズマエッチングによって（Ｎ、Ｃ、Ｆ）層を形成する工程を含む[７]～[９]のいずれかに記載の製造方法。
　本発明によれば、純ＣｕまたはＣｕ合金のＣｕ系合金膜を半導体層と直接接触することが可能なダイレクトコンタクト技術であって、ＴＦＴ特性や、Ｃｕ系合金膜と半導体層とのコンタクト抵抗に優れているだけでなく、生産性も良好であり、プロセスマージンが更に拡大された技術を提供することができる。具体的には、各種プロセス条件のばらつき（装置性能のばらつき、不安定性、予期せぬ汚染、制御しにくい汚染など）の影響を受け難く、また極端に厳しい条件管理も不要であり、プロセス条件の制約を受け難い技術を提供することができる。
図１Ａは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図１Ｂは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図１Ｃは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図２は、本発明の第２の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図３は、本発明の配線構造の工程を説明する概略工程図である。 図４は、本発明の配線構造の各工程を説明する工程図である。 図５は、本発明の第３の実施形態に係るＬＳＩの構成を示す概略断面説明図である。 図６は、本発明の第３の実施形態に係る配線構造の各工程を説明する工程図である。 図７は、実施例１において、アモルファスシリコンとＣｕ系合金膜との界面の断面ＴＥＭ写真である。 図８は、Ｃｕ系合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるために作成したＴＬＭ素子の工程を説明する工程図である。 図９は、電極間距離と電気抵抗の関係を示すグラフである。 図１０（ａ）及び（ｂ）は、ＴＬＭ素子によるコンタクト抵抗の測定原理を説明する図である。 図１１は、ＭＯＳＦＥＴの製造工程を説明する工程図である。
　本発明は、Ｃｕ系合金膜を半導体層と直接接触することが可能なダイレクトコンタクト技術に関するものである。詳細には、本願出願人によって先に開示された、窒素含有層によるＣｕとＳｉの相互拡散防止作用を利用したダイレクトコンタクト技術（後述する。）を基礎とし、当該窒素含有層の上に、この窒素含有層を大気から保護するカバー層としての役割を担うＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層が積層された積層構造を含む配線構造としたところに特徴がある。このＣｕ－Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）含有層、半導体層、およびＣｕ系合金膜を順次形成した後、ＴＦＴの製造工程で加えられる約１５０℃以上の熱履歴によって形成されるものであり、上記Ｃｕ系合金膜のＣｕと上記半導体層のＳｉによって構成されている。
　以下、本発明に到達した経緯を説明する。
　上述したように、本願出願人は、Ｃｕ系合金膜と半導体層とのダイレクトコンタクト技術として、窒素含有層とＣｕ系合金膜とからなる材料であって、窒素含有層のＮ（窒素）が半導体層のＳｉと結合している配線構造を既に開示している（特願２００７－２６５８１０、以下、関連技術と呼ぶ。）。関連技術の技術は、配線材料がＣｕ系合金であること以外は、前述した特許文献９に記載のＡｌ系合金を用いたダイレクトコンタクト技術と実質的に同じである。関連技術において、上記窒素含有層はＣｕとＳｉの相互拡散を防止するためのバリア層として作用していると考えられ、従来のようにＭｏなどのバリアメタル層を形成しなくても優れたＴＦＴ特性が得られることを実証している。また、この窒素含有層は、半導体層を形成した後であってＣｕ系合金膜を成膜する前に、プラズマ窒化などの窒化処理によって簡便に作製できるため、バリアメタル形成用の特別な成膜装置は不要である、といった利点もある。
　本発明者は、上記の関連技術を開示した後も、主に、生産性向上といった観点から更に検討を重ねてきた。関連技術に記載の配線構造（窒素含有層を介して半導体層とＣｕ系合金膜が直接接触された構成）を得るためには、まず、プラズマＣＶＤ装置（真空下）などの半導体層形成用チャンバー内で半導体層および窒素含有層を形成し、次いで、スパッタリング法などでＣｕ系合金膜を成膜するために専用のチャンバー（真空下）に移し変えて実施される。本発明者の検討結果によれば、上記の移し変えの際、窒素含有層の表面が大気に触れるなどして過度に汚染されると、電気的特性（ＴＦＴ特性や、半導体層とＣｕ系合金膜とのコンタクト抵抗）の低下やバラツキなどの問題を招くことが判明した。そこで、これらの問題を回避するために検討を重ねた結果、下記（Ｉ）～（ＩＶ）の構成に到達し、本発明を完成した。
　（Ｉ）本発明の製造方法は、関連技術のように窒素含有層の上に直接Ｃｕ系合金膜を成膜するのではなく、図３の概略工程図に示すように、窒素含有層などに代表される（Ｎ、Ｃ、Ｆ）層を形成した後、同じチャンバー内で引続き連続して、当該（Ｎ、Ｃ、Ｆ）層の上に半導体層を更に成膜したところに特徴がある。この方法を行なってから、次いで、関連技術と同様にＣｕ合金膜専用チャンバーに移し変えてＣｕ系合金膜を成膜し、その後は公知の方法でＴＦＴを製造すると、上記の半導体層は、その後の熱履歴によってＣｕ－Ｓｉ拡散層に変化し（後記（ＩＩ）で詳述する。）、（Ｎ、Ｃ、Ｆ）層が汚染されることによるＴＦＴ特性の低下およびコンタクト抵抗の上昇、またはこれらのバラツキといった問題が解消されること、その結果、ＴＦＴの半導体層とＣｕ系合金膜を直接かつ確実に、良好な電気的特性を有するダイレクトコンタクト技術を提供できることが分かった（後記する実施例を参照）。
　本発明において半導体層を使用したのは、主に、成膜工程の簡略化を考慮したためである。これにより、ＴＦＴ用基板の上に半導体層（Ｃｕ－Ｓｉ拡散層に変化する半導体層ではなく、ＴＦＴ用基板の上に形成される半導体層である。）、（Ｎ、Ｃ、Ｆ）層、半導体層を成膜するという一連の工程を、すべて、同じチャンバー内で連続して行なうことができるため、大気に曝される恐れはない。
　（ＩＩ）上記の方法によって得られる本発明の配線構造は、関連技術に記載の構造とは異なり、例えば図１Ａなどに示すように、（Ｎ、Ｃ、Ｆ）層の上に、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層が積層された積層構造を有している。このＣｕ－Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）層、半導体層、およびＣｕ系合金膜を順次形成した後、ＴＦＴの製造工程で加えられる熱履歴によって形成されるものであり、おおむね１５０℃以上（好ましくは、１８０℃以上）の熱処理によってＣｕ系合金膜中のＣｕが半導体層中のＳｉに拡散し、得られる。このようにして得られるＣｕ－Ｓｉ拡散層は、Ｃｕ系合金膜のＣｕと上記半導体層のＳｉによって構成され、（Ｎ、Ｃ、Ｆ）層を大気から保護するカバー層としての役割を有している。このＣｕ－Ｓｉ拡散層は、後記する実施例１および図１Ａなどに示すように、（Ｎ、Ｃ、Ｆ）層の上に直接形成されていても良いが、これに限定されない。
　参考のため、本発明の方法によって得られるＣｕ－Ｓｉ拡散層の概要を図７に示す。図７は、後記する実施例１（本実施例）の断面ＴＥＭ写真（３０万倍と１５０万倍）であり、半導体層（ａ－Ｓｉ）とＣｕ系合金膜との間に、連続してＣｕ－Ｓｉ拡散層の薄い層（ここでは約１０ｎｍ）が形成されている。本実施例によれば、半導体層中へのＣｕ原子の拡散を有効に抑制できるため、半導体層中にはＣｕ原子は検出されなかった。よって、本発明の方法によれば、関連技術と同様に、上記界面におけるＣｕとＳｉの相互拡散を防止できることが確認された。
　（ＩＩＩ）本発明では、ＣｕとＳｉの相互拡散防止作用を有するバリア層として（Ｎ、Ｃ、Ｆ）層を開示している。関連技術では、ＣｕとＳｉの相互拡散を防止するバリア層として窒素含有層のみを開示したが、その後の本発明者の研究により、上記の作用は窒素含有層に限らず、炭素やフッ素を含有する層も同様の作用を発揮し得ること、より詳細には、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層はすべて、窒素含有層と実質的に同様の結果が得られることを実験により確認している。このように本発明では、（Ｎ、Ｃ、Ｆ）層をバリア層として用いている点で、関連技術の技術を更に発展させたものである。
　（ＩＶ）本発明の技術は、Ｃｕ系合金膜と半導体層との界面におけるＣｕとＳｉの相互拡散防止技術として極めて有用であり、液晶表示装置などの表示装置に限らず、ＬＳＩやＦＥＴなどの半導体層装置にも適用可能であることも分かった。
　以下、本発明を詳細に説明する。上述したように、本発明は関連技術の改良技術であり、関連技術を特徴付ける窒素含有層については前述した特許文献９に詳述しており、積層構造の一部や製造方法の一部は特許文献９と重複している。本明細書では、特許文献９との相違点を特に重点的に説明することにし、重複部分の詳細な説明（例えば、窒素含有層の形成方法など）は行なわずに要約する場合がある。重複部分の詳細は、特許文献９を参照すれば良い。
　まず、図１Ａ～図１Ｃ、図２を参照しながら、本発明の配線構造およびその製造方法について説明する。本発明の配線構造は、基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、半導体層とＣｕ系合金膜との間に、基板側から順に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでいる。このような積層構造は、半導体層とＣｕ系合金膜との間に少なくとも設けられていれば良く、例えば、図１Ａ～図１Ｃに示すように半導体層の上に直接、上記の積層構造を有していても良い。すなわち、本発明の配線構造において、上記（Ｎ、Ｃ、Ｆ）層は複数有していても良い。ただし、これに限定されず、例えば、図２に示すように、基板側から順に、半導体層、（Ｎ、Ｃ、Ｆ）層、半導体層を有し、その上に、上記の積層構造を有する実施形態も本発明の範囲に包含される。本発明は、これらの実施形態に限定されない。
　そして繰り返し述べるように、関連技術との対比において本発明の特徴部分は、（Ｎ、Ｃ、Ｆ）層の上にＣｕ－Ｓｉ拡散層を有しているところにある。このＣｕ－Ｓｉ拡散層は、例えば、（Ｎ、Ｃ、Ｆ）層の上に直接（直上）、有していても良い（実施例１および図１Ａを参照）。このようなＣｕ－Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）層、半導体層、およびＣｕ系合金膜をこの順序で形成した後、約１５０℃以上の熱履歴を加えることによって得られるものである。
　以下、図面を参照しながら本発明に係る配線構造の第１～第３の実施形態を詳しく説明する。以下では、本発明の積層構造が適用される表示装置の代表例としてＴＦＴの実施形態１～２を、半導体層の代表例としてＭＯＳＦＥＴの実施形態３を用いて説明するが、これらに限定する趣旨ではない。また、半導体層の種類は、アモルファスシリコンおよび多結晶シリコンのいずれであっても良い。
　また、以下では、説明の便宜上、（Ｎ、Ｃ、Ｆ）層の上に成膜された半導体層であってその後の熱履歴によって最終的に当該（Ｎ、Ｃ、Ｆ）層を大気から保護し得るＣｕ－Ｓｉ拡散層に変化し得る半導体層と、ＴＦＴ用基板の上に直接形成される半導体層とを区別するため、前者の保護層として作用し得る半導体層を「第２の半導体層」と呼び、後者の半導体層を「第１の半導体層」と呼ぶ場合がある。
　（本発明の第１の実施形態）
　本発明に係るＴＦＴの第１の実施形態を図１Ａに示す。図１Ａは、ＴＦＴ用基板の上に第１の半導体層を有し、その上に直接、（Ｎ、Ｃ、Ｆ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ｃｕ系合金層が形成された構造を有している。図１Ａの構造は、（Ｎ、Ｃ、Ｆ）層を形成した後、第２の半導体層、次いでＣｕ系合金層を形成し、その後に約１５０℃以上の熱履歴を加えることによって得られ、例えば、後記する実施例１の方法によって得られる。
　第１の実施形態において、配線構造を構成する（Ｎ、Ｃ、Ｆ）層は、窒素、炭素、およびフッ素のいずれかの元素を含有している。この（Ｎ、Ｃ、Ｆ）層は、半導体層の表面全体をほぼ覆うように形成されているため、Ｃｕ系合金と半導体層との界面におけるＣｕとＳｉとの相互拡散を防止するためのバリアとして有効に作用する。好ましくは窒素含有層である。詳細には、上記層を構成する窒素、炭素、フッ素は半導体層のＳｉと結合し、Ｓｉ窒化物、Ｓｉ炭化物、Ｓｉフッ化物を主に含有している。これら以外に、酸素を含有するＳｉの酸窒化物の化合物も含み得る。Ｓｉの酸窒化物などは、例えば、窒素含有層の形成過程などで不可避的に導入される酸素（Ｏ）と結合して得られる。
　ここで、（Ｎ、Ｃ、Ｆ）層に含まれる窒素原子、炭素原子、フッ素原子の面密度の合計は、半導体層材料（代表的にはＳｉ）の有効ボンドの面密度と同じか、該有効ボンドの面密度よりも高い面密度を有していることが好ましい。特許文献９および関連技術において詳述したように、金属配線材料と半導体材料との相互拡散を防止するためには、半導体層の表面を窒素含有層などの(Ｎ、Ｃ、Ｆ)層で覆う必要がある。この場合、半導体層表面に存在する未結合手（ダングリングボンド）は、上記層を構成する各元素と結合していることが好ましい。「有効ボンド」とは、窒素原子、炭素原子又はフッ素原子の立体障害も考慮したうえで、半導体層表面に配置し得る結合手を意味し、「有効ボンドの面密度」とは、半導体層の表面全体を（Ｎ、Ｃ、Ｆ）層で覆ったときの面密度を意味する。有効ボンドの面密度は、半導体材料の種類などによって異なるが、例えば、シリコンの場合、結晶の面方位によっても若干相違するが、おおむね、１０14ｃｍ-2～２×１０16ｃｍ-2の範囲内にある。
　具体的には、例えば、窒素含有層がＳｉ窒化物を主に含有している場合、およびＳｉ窒化物を主に含有し、Ｓｉの酸窒化物を更に含有している場合のいずれにおいても、窒素含有層の窒素は、半導体層と接触する界面において、１０14ｃｍ-2以上２×１０16ｃｍ-2以下の面密度（Ｎ１）を有していることが好ましい。所望のＴＦＴ特性などを確保するためには、窒素含有層の窒素の面密度の下限は、２×１０14ｃｍ-2がより好ましく、４×１０14ｃｍ-2がさらにより好ましい。同様に炭素含有層の炭素は、半導体層と接触する界面において、１０14ｃｍ-2以上２×１０16ｃｍ-2以下の面密度（Ｃ１）を有していることが好ましく、２×１０14ｃｍ-2以上がより好ましく、４×１０14ｃｍ-2以上がさらにより好ましい。また、フッ素含有層のフッ素も上記と同様に、半導体層と接触する界面において、１０14ｃｍ-2以上２×１０16ｃｍ-2以下の面密度（Ｆ１）を有していることが好ましく、２×１０14ｃｍ-2以上がより好ましく、４×１０14ｃｍ-2以上がさらにより好ましい。
　（Ｎ、Ｃ、Ｆ）層は、Ｓｉ－Ｎ結合、Ｓｉ－Ｃ結合、Ｓｉ－Ｆ結合を含む層を少なくとも一層以上有していればよい。ここで、Ｓｉ－Ｎ結合のＳｉとＮとの距離（原子間隔）は約０．１８ｎｍであり、窒素含有層は、実質的には０．２ｎｍ以上が好ましく、０．３ｎｍ以上がより好ましい。ただし、窒素含有層の窒素の面密度（Ｎ１）が高くなり過ぎると、窒素含有層に含まれる絶縁性のＳｉ窒化物も多くなり、電気抵抗が上昇し、ＴＦＴ性能が劣化する。窒素含有層の窒素の面密度の上限は、１×１０16ｃｍ-2であることがより好ましい。同様の観点から、Ｓｉ－Ｃ結合のＳｉとＣとの距離（原子間隔）は約０．１９ｎｍであり、炭素含有層は、実質的には０．２ｍｍ以上が好ましく、０．３ｎｍ以上がより好ましい。また、炭素含有層の炭素の面密度の上限は、１×１０16ｃｍ-2であることがより好ましい。同様の観点から、Ｓｉ－Ｆ結合のＳｉとＦとの距離（原子間隔）は約０．１６ｎｍであり、フッ素含有層は、実質的には０．１８ｎｍ以上が好ましく、０．２５ｎｍ以上がより好ましい。また、フッ素含有層のフッ素の面密度の上限は、１×１０16ｃｍ-2であることがより好ましい。
　なお、（Ｎ、Ｃ、Ｆ）層が、Ｓｉの酸窒化物などのように酸素含有化合物を含む場合（例えば、Ｓｉ窒化物のほかにＳｉの酸化物を更に含有している場合）、上記層を構成する各元素の面密度の合計は上記要件を満足していると共に、各元素の面密度（Ｎ１、Ｃ１、Ｆ１）と酸素の面密度（Ｏ１）との比の合計（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１は１．０以上であることが好ましく、これにより、ＴＦＴ特性が一層高められる。Ｓｉの窒化物などの窒素含有化合物や、Ｓｉの酸窒化物などの酸素含有化合物は、本来、絶縁物であるが、（Ｎ、Ｃ、Ｆ）層の厚さは、後記するように、おおむね、０．１８ｎｍ以上５ｎｍ以下と極めて薄いため、電気抵抗を低く抑えられる。
　本発明者の実験結果によれば、ＴＦＴ特性は（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比によって影響を受け、より優れたＴＦＴ特性を得るためには、（Ｎ１＋Ｃ１＋Ｆ１／Ｏ１）の比を１．０以上と大きくすれば良いことが判明した。（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比が大きくなると、（Ｎ、Ｃ、Ｆ）層中の抵抗成分が少なくなるため、良好なトランジスタ特性が得られると考えられる。（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比は大きい程よく、例えば、１．０５以上であることがより好ましく、１．１以上であることが更に好ましい。
　（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比は、例えば、プラズマ窒化法を用いて窒素含有層を形成するに当たり、プラズマのガス圧力やガス組成、処理温度などのプラズマ発生条件を適切に制御することによって調節することができる。
　前述した（Ｎ、Ｃ、Ｆ）層の窒素の面密度（Ｎ１）、炭素の面密度（Ｃ１）、フッ素の面密度（Ｆ１）、酸素の面密度（Ｏ１）は、例えば、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ、ラザフォード後方散乱分光）法を用いて算出することができる。
　（Ｎ、Ｃ、Ｆ）層の厚さは、おおむね、０．１８ｎｍ以上５ｎｍ以下の範囲内であることが好ましい。前述したように、（Ｎ、Ｃ、Ｆ）層は、Ｃｕ系合金層と半導体層との界面におけるＣｕとＳｉとの相互拡散を防止するためのバリア層として有用であるが、（Ｎ、Ｃ、Ｆ）層は絶縁体となり易いため、厚くなり過ぎると電気抵抗が極度に高くなるほか、ＴＦＴ性能が劣化する。（Ｎ、Ｃ、Ｆ）層の厚さを上記範囲内に制御することにより、（Ｎ、Ｃ、Ｆ）層の形成による電気抵抗の上昇を、ＴＦＴ性能に悪影響を及ぼさない範囲内に抑えられる。（Ｎ、Ｃ、Ｆ）層の厚さは、おおむね、３ｎｍ以下であることがより好ましく、２ｎｍ以下がさらに好ましく、１ｎｍ以下であることがさらにより好ましい。（Ｎ、Ｃ、Ｆ）層の厚さは、種々の物理分析手法によって求めることができ、例えば、前述のＲＢＳ法のほか、ＸＰＳ（Ｘ線光電子分光分析）法、ＳＩＭＳ（二次イオン質量分析）法、ＧＤ－ＯＥＳ（高周波グロー放電発光分光分析）法などを利用することができる。
　（Ｎ、Ｃ、Ｆ）層を構成する各元素の原子数とＳｉ原子数との比の最大値は、０．５以上１．５以下の範囲内であることが好ましい。これにより、ＴＦＴ特性を劣化させることなく、（Ｎ、Ｃ、Ｆ）層によるバリア作用を有効に発揮させることができる。上記の比の最大値は、０．６以上であることがより好ましく、０．７以上であることがさらに好ましい。上記の比は、例えば、プラズマ照射時間をおおむね５秒間から１０分間の範囲内に制御することによって調節することができる。上記の比は、（Ｎ、Ｃ、Ｆ）層の深さ方向の元素（Ｎ、Ｃ、Ｆ、およびＳｉ）をＲＢＳ法によって分析することによって算出される。
　上記の（Ｎ、Ｃ、Ｆ）層を形成するためには、半導体層を形成した後、窒素、炭素、フッ素の少なくともいずれかを半導体層表面に供給すれば良い。具体的には、これらのいずれかを含有するプラズマを利用して上記の層を形成することができる。あるいは、特許文献９に記載したように、窒素含有層を、熱窒化法やアミノ化法を用いて形成しても良い。熱窒化法やアミノ化法の詳細は特許文献９を参照すれば良い。
　以下、プラズマを利用する方法について詳細に説明する。プラズマは、窒素、炭素、フッ素の少なくともいずれかを含有するガスを用いることができる。利用可能なガスとしては、Ｎ2、ＮＨ3、Ｎ2Ｏ、ＮＯなどの窒素含有ガス；ＮＦ3などの窒素・フッ素含有ガス；ＣＯ、ＣＯ2、炭化水素系ガス（例えばＣＨ4、Ｃ2Ｈ4、Ｃ2Ｈ2など）などの炭素含有ガス；炭化フッ素系ガス（例えばＣＦ4、Ｃ4Ｆ8など）、ＣＨＦ3などの炭素・フッ素含有ガスなどが挙げられる。これらのガスを単独または混合ガスとして利用することができる。
　また、上記のガスを含有するプラズマ源から窒素、炭素、フッ素の少なくともいずれかを半導体層表面に供給する方法としては、例えば、プラズマ源の近傍に半導体層を設置させて行う方法が挙げられる。ここで、プラズマ源と半導体層との距離は、プラズマ種、プラズマ発生のパワー、圧力、温度などの各種パラメータに応じて適宜設定すればよいが、一般的にはプラズマに接触した状態から数ｃｍ～１０ｃｍの距離を利用できる。このようなプラズマ近傍では、高いエネルギーを有した原子が存在しており、この高エネルギーによって半導体層表面に窒素、炭素、フッ素などを供給することで、半導体表面に窒化物、炭化物、フッ化物などを形成することができる。
　上記方法のほかに、例えば、イオン注入法を利用しても良い。この方法によれば、電界によってイオンが加速され長距離の移動が可能なため、プラズマ源と半導体層との距離を任意に設定することができる。この方法は、専用のイオン注入装置を用いることによって実現可能であるが、プラズマイオン注入法が好ましく用いられる。プラズマイオン注入法は、プラズマ近傍に設置された半導体層に負の高電圧パルスを印加することによってイオン注入を一様に行なう技術である。
　（Ｎ、Ｃ、Ｆ）層を形成するに当たっては、製造工程の簡略化や処理時間の短縮化などの観点から、上記層の形成に用いる装置やチャンバー、温度やガス組成を、以下のように制御して行なうことが好ましい。
　まず、装置は、製造工程の簡略化のため、半導体層形成装置と同一装置で行うことが好ましく、同一装置の同一チャンバーで行うことがより好ましい。これにより、装置間もしくは装置内で、処理対象のワークが余分に移動する必要がなくなる。温度に関しては、半導体層の成膜温度と実質的に同じ温度（約±１０℃の範囲を含み得る。）で行うことが好ましく、これにより、温度変動に伴う調節時間を省略することができる。
　また、ガス組成に関しては、（Ｉ）窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガス（前述した窒素含有ガス、炭素含有ガス、フッ素含有ガスなど）を用いて（Ｎ、Ｃ、Ｆ）層を形成しても良いし、または（ＩＩ）窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ）層を形成しても良いし、または（ＩＩＩ）窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、還元性ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ）層を形成しても良い。例えば、窒素含有層を形成する場合、上記（Ｉ）のように少なくとも窒素を含有する窒素含有ガス（Ｎ2、ＮＨ3、ＮＦ3など）のみを用いて行っても良いが、上記（ＩＩ）のように、窒素含有ガスと、半導体層形成に用いられる原料ガス（ＳｉＨ4）との混合ガスであることが好ましい。窒素含有ガスのみを用いて窒素含有層を形成すると、半導体層の形成後、チャンバー内をパージするために、使用した半導体層形成用ガスを全て一旦排除する必要があるが、上記のように混合ガスの条件下で行なえば、ガスを排除する必要はなくなるため、処理時間を短縮できる。
　上記（ＩＩ）において、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガス（以下「（Ｎ、Ｃ、Ｆ）ガス」と略称する、特に窒素含有ガス）と、半導体層形成に用いられる原料ガス（以下「半導体原料ガス」と略称する）との流量比（（Ｎ、Ｃ、Ｆ）ガス／半導体原料ガス）は、好ましくは０．１０以上１５以下に制御することが好ましく、これにより、上記処理時間の短縮効果が有効に発揮されるほか、バリア層の絶縁性が上昇し、ＴＦＴ特性（オン電流・オフ電流）の低下やコンタクト抵抗の上昇を防止できる。（Ｎ、Ｃ、Ｆ）ガスが少なすぎるとＣｕ－Ｓｉとの相互拡散防止効果が有効に発揮されず、逆に（Ｎ、Ｃ、Ｆ）ガスが多すぎると該薄膜層内の結合が不安定となる。（（Ｎ、Ｃ、Ｆ）ガス／半導体原料ガス）のより好ましい流量比は、０．３以上１０以下であり、さらに好ましい流量比は０．５以上７以下である。
　あるいは、ガス組成は、上記（ＩＩＩ）のように、前述した窒素含有ガスと、還元性元素含有ガスとの混合ガスであることが好ましく、これにより、半導体層の酸化が一層有効に抑えられる。還元性元素としては、例えば、ＮＨ3やＨ2などが挙げられる。このうち、ＮＨ3は、還元作用を有するだけでなく窒素含有ガスとしても作用するため、単独で用いることもできるが、Ｈ2と混合して用いることもできる。
　次に、本発明に用いられるＣｕ系合金膜について説明する。Ｃｕ系合金膜は、例えば、スパッタリング法によって形成すれば良い。本発明では、単一のスパッタリングターゲットおよび単一のスパッタリングガスを用いて形成できる。
　本発明に用いられるＣｕ系合金膜の種類は特に限定されず、ＴＦＴ特性などの電気的特性に悪影響を及ぼさない限り、ソース・ドレイン配線などの配線材料として通常使用される純Ｃｕ膜をそのまま用いることができる。
　あるいは、関連技術に記載されているように、配線材料として、Ｎｉ，Ｚｎ，Ｍｇ，Ｍｎ，Ｉｒ，Ｇｅ，Ｎｂ，Ｃｒ，および希土類元素からなる群（グループＸ）から選択される少なくとも一種の元素を含有するＣｕ－Ｘ合金膜を用いても良い。
　ここで、グループＸに属する元素の含有量は、おおむね、０.０１原子％以上３原子％以下の範囲内であることが好ましい。グループＸに属する元素の含有量が０.０１原子％未満では、所望の効果が得られない。一方、３原子％を超えると、Ｃｕ－Ｘ合金薄膜の電気抵抗率が極端に高くなって画素の応答速度が遅くなり、消費電力が増大してディスプレイとしての品位が低下し、実用に供し得なくなる。グループＸに属する元素の含有量は、０．０５原子％以上２．０原子％以下であることが好ましい。
　上記Ｃｕ系合金膜の厚さは、必要とされるＴＦＴ特性などに応じて適宜調整することができるが、概ね、１０ｎｍ～１μｍであることが好ましく、より好ましくは３０ｎｍ～８００ｎｍ、更に好ましくは５０ｎｍ～６００ｎｍである。
　また、Ｃｕ－Ｓｉ拡散層の厚さも、上記と同様、必要とされるＴＦＴ特性などに応じて適宜調整することができるが、概ね、０．２ｎｍ以上２００ｎｍ以下の範囲内であることが好ましく、より好ましくは１ｎｍ以上５０ｎｍ以下の範囲内である。詳細には、Ｃｕ－Ｓｉ原子１層分に相当する厚さ（約０．２ｎｍ程度）よりも厚ければよく、ＴＦＴ製造の観点からはできるだけ薄いほうが良いという趣旨に基づき、上限を約２００ｎｍ程度にした。
　本発明に用いられる半導体層は、アモルファスシリコンまたは多結晶シリコンであることが好ましい。なお、半導体層がＰ、Ａｓ、Ｓｂ、Ｂなどのような半導体分野で汎用されている不純物（ドーパント）を含んでいる場合には、その原子濃度は、合計で１０19ｃｍ-3以上が好ましく、これにより、コンタクト抵抗をより低減することができる。また、上記の原子濃度が約１０15ｃｍ-3以下でありドーパントを含まない場合においても、コンタクト抵抗を大きく増加させることなく、良好なＴＦＴ特性を得ることができる。この場合は、ドーピングガスを用いないため、コストや製造工程を省略できるといったメリットが得られる。
　上記半導体層の好ましい厚さは、シリコン原子層にほぼ相当する０．２ｎｍ～１μｍである。より好ましい半導体層の厚さは、０．５ｎｍ～５００ｎｍであり、さらに好ましくは、１ｎｍ～３００ｎｍである。
　以上、図１Ａの実施形態について詳述した。
　なお、図１Ａの実施形態は、ＴＦＴ用基板の上に形成される第１の半導体層の構成によって図１Ｂおよび図１Ｃの両方を包含し得る。このうち図１Ｂにおける第１の半導体層は、基板側から順に、Ｐ、Ａｓ、Ｓｂ、Ｂなどの不純物を含有しないアンドープトアモルファスシリコン膜（ａ－Ｓｉ－Ｈ）と、上記の不純物を含有するドーピングした低抵抗のアモルファスシリコン膜（ｎ+ａ－Ｓｉ－Ｈ）から構成されており、例えば、後記する実施例１の方法によって得られる。一方、図１Ｃにおける第１の半導体層は、低抵抗アモルファスシリコン膜（ｎ+ａ－Ｓｉ－Ｈ）を含まず、アンドープトアモルファスシリコン膜（ａ－Ｓｉ－Ｈ）のみから構成されている。図１Ｃのように、低抵抗アモルファスシリコン膜（ｎ+ａ－Ｓｉ－Ｈ）を有しない第１の半導体層の上に直接、窒素含有層、第２の半導体層、Ｃｕ系合金層を順次形成しても、所望とするＣｕ－Ｓｉ拡散層が得られることを実験によって確認している（後記する実施例を参照）。本発明の方法によれば、リンなどの不純物をドーピングした低抵抗のアモルファスシリコン膜（ｎ+ａ－Ｓｉ－Ｈ）をわざわざ形成しなくても良い点で、成膜工程をより簡略化できるといった利点がある。
　なお、図には示していないが、窒素含有層の上に形成される第２の半導体層は、後記する実施例１に示すように、Ｐなどの不純物を含有する低抵抗アモルファスシリコン膜のみから構成されていても良いし、あるいは、ノンドープトアモルファスシリコン膜と上記の低抵抗アモルファスシリコン膜から構成されていても良いし、いずれの態様も包含し得る。低抵抗アモルファスシリコン膜は、例えば、ＳｉＨ4、ＰＨ3を原料としたプラズマＣＶＤを行うことによって形成される。
　（本発明の第２の実施形態）
　本発明に係るＴＦＴの第２の実施形態は、上述した第１の実施形態における２層の積層構造を構成する窒素含有層と、ＴＦＴ用基板の間に、第１の半導体層、（Ｎ、Ｃ、Ｆ）層、第１の半導体層を有している例である。詳細には、図２に示すように、ＴＦＴ用基板の上に第１の半導体層、（Ｎ、Ｃ、Ｆ）層、第１の半導体層を有し、その上に直接、（Ｎ、Ｃ、Ｆ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ｃｕ系合金層が形成された構造を有している。図２の構造は、例えば、後記する実施例２の方法によって得られる。なお、その他の条件、特性等は、上記第１の実施形態に記載したものと同様である。
　（本発明の第３の実施形態）
　本発明に係るＭＯＳＦＥＴの第３の実施形態を図５に示す。図５は、単結晶Ｓｉの上に直接、（Ｎ、Ｃ、Ｆ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ｃｕ系合金層が形成された構造を有している。このような構造は図６に示す工程により形成される。すなわち、イオン注入法などにより（Ｎ、Ｃ、Ｆ）ガス（好ましくは窒素）を単結晶Ｓｉ基板中に打ち込む。このとき、注入された（Ｎ、Ｃ、Ｆ）ガス（好ましくは窒素）はある深さ（飛程と呼ばれる）を中心にほぼガウス分布の深さ方向分布を有する。注入された（Ｎ、Ｃ、Ｆ）ガス（好ましくは窒素）のダメージによりＳｉの一部はアモルファス化する。次にＣｕ系合金膜をスパッタとメッキにより成膜し、その後アニールなどの熱処理を施すことでＣｕ系合金膜／Ｃｕ－Ｓｉ拡散層／（Ｎ、Ｃ、Ｆ）層（好ましくは窒素含有層）／単結晶Ｓｉの構造が形成される。なお、その他の条件、特性等は、上記第１の実施形態に記載したものと同様である。
　（本発明の第４の実施形態）
　本発明に係るＭＯＳＦＥＴの第４の実施形態を図１Ｃに示す。図１Ｃは上述した第１の実施形態における２層の積層構造を構成する窒素含有層と、ＴＦＴ基板との間に第一の半導体層、（Ｎ、Ｃ、Ｆ）層、第一の半導体層を有している例である。詳細には、図１Ｃに示すように、ＴＦＴ基板の上に第一の半導体層、（Ｎ、Ｃ、Ｆ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ｃｕ系合金層が形成された構造を有している。第４の実施形態では第一の半導体層には不純物（Ｐ）をドーピングしない。図１Ｃの構造は、例えば、後述する実施例１と同様の方法によって得られる。このとき、ノンドープアモルファスシリコン膜を形成したのち、同一チャンバー内にて連続して窒素ガスのみを供給してプラズマを発生させ、上記アモルファスシリコン膜の方面に窒素プラズマにて３０秒間処理し、窒素含有層を形成した。なお、その他の条件、特性等は上記第１の実施形態に記載したものと同様である。
　上記の実施形態は、前述したＴＦＴの第１の実施形態と同じ配線構造を有している。ＭＯＳＦＥＴの実施形態は上記に限定されず、例えば、前述したＴＦＴの第１～第２の実施形態と実質的に同じ構造を採用することができる。
　図１１の各工程図を参照しながら、ＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）の製造方法を説明する。ここでは、単結晶ｐ型Ｓｉ基板上に局所酸化（ＬＣＯＳ：Ｌｏｃａｌ　ｏｘｙｄａｔｉｏｎ　ｏｆ　Ｓｉ）法により素子分離パターンの形成を行い、素子の活性領域（局所酸化されていない領域）にＭＯＳＦＥＴを作製するプロセスを説明する。以下ではポリシリコン及び（Ｎ、Ｃ、Ｆ）ガスとして窒素を用いた例を説明するが、これに限定する趣旨ではない。
　まず、単結晶ｐ型Ｓｉ基板上にゲート絶縁膜を、熱酸化などによって形成する（図１１ａ）。続いて、ＣＶＤなどにより、Ｐドープしたポリシリコンを成膜する（図１１ｂ）。その後リソグラフィにより、レジストをパターニングする（図１１ｃ）。このレジストをマスクとしてドライエッチングによりポリシリコンをエッチングする（図１１ｄ）。続いてイオン注入法などによりＡｓを基板に打ち込み、活性化アニールを施すことでソース－ドレイン領域を形成する（図１１ｅ）。次に、層間絶縁膜をＣＶＤなどにより成膜する（図１１ｆ）。リソグラフィによりパターニングし（図１１ｇ）、ドライエッチングを施すと、ソース－ドレイン領域に金属配線膜（Ｃｕ系合金膜）を接続させるためのコンタクトホールが形成される（図１１ｈ）。続いて、前述した図６に示した工程を経てＣｕ系合金膜／Ｃｕ－Ｓｉ拡散層／窒素含有層／単結晶Ｓｉの構造が形成される。すなわち、イオン注入法などにより窒素を基板に打ち込む。このとき、注入された窒素はある深さ（飛程と呼ばれる）を中心に、ほぼガウス分布の深さ方向分布を有する。注入された窒素のダメージによりＳｉの一部はアモルファス化する（図１１ｉ）。次に、Ｃｕ系合金膜をスパッタとメッキにより成膜し（図１１ｊ）、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ
　Ｐｏｌｉｓｈ）を行うことにより配線パターンに加工する。最後にアニールを行うと、Ｃｕ－Ｓｉ拡散層を有するＭＯＳＦＥＴが得られる（図１１ｋ）。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　（１）表１に示す実験群について
　表１に示す、実施例１～６、比較例１、および従来例１では、ＴＦＴ特性などを簡易に測定するため、図４の各工程図に従って作製した図４のＴＦＴに対し、３００℃で３０分間のアニールを行った。このアニール条件は、ＴＦＴ基板の製造工程で、熱履歴が最大となるＳｉ窒化膜（保護膜）の成膜工程の加熱処理を想定して設定されたものである。本実施例に供したＴＦＴは、現実のＴＦＴ基板のように種々の成膜工程が施されて完成されたものではないが、上記のアニールを行ったＴＦＴは、実際のＴＦＴ基板のＴＦＴ特性をほぼ反映していると考えられる。
　（実施例１）
　実施例１は、前述した実施形態１の配線構造（図１Ａを参照）を有する実施例であり、ソース・ドレイン電極を構成する配線材料としてＣｕ－０．３原子％Ｎｉを用いた。
　図４の各工程図を参照しながら、実施例１の製造方法を説明する。
　まず、ガラス基板上に、スパッタリング法で膜厚２００ｎｍ程度のＣｕ合金薄膜（Ｃｕ－０．３原子％Ｎｉ）を形成した（図４ａ）。スパッタリングの成膜温度は室温とした。このＣｕ合金薄膜上にフォトリソグラフィによりレジストをパターニングした（図４ｂ）後、レジストをマスクとしてＣｕ系合金薄膜をエッチングすることにより、ゲート電極を形成した（図４ｃ）。
　次いで、プラズマＣＶＤ法により、膜厚約２００ｎｍの窒化シリコン膜（ＳｉＮ）を形成し、ゲート絶縁膜とした（図４ｄ）。プラズマＣＶＤ法の成膜温度は約３５０℃とした。さらに、プラズマＣＶＤ法を用いて、膜厚約２００ｎｍのノンドープアモルファスシリコン膜［α－Ｓｉ（ｉ）］、および膜厚約４０ｎｍの不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜［α－Ｓｉ（ｎ）］を順次成膜した（図４ｅ、図４ｆ）。この低抵抗アモルファスシリコン膜［α－Ｓｉ（ｎ）］は、ＳｉＨ4、ＰＨ3を原料としたプラズマＣＶＤを行なうことによって形成した。プラズマＣＶＤの成膜温度は３２０℃とした。
　続いて、同一のプラズマＣＶＤ装置の同一チャンバー内にて、窒素ガスのみを供給してプラズマを発生させ、上記の低抵抗アモルファスシリコン膜の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した（図４ｇ）。このプラズマに印加した高周波（ＲＦ）パワー密度は約０．３Ｗ／ｃｍ2、成膜温度は３２０℃、ガス圧力は６７Ｐａとした。表面をＲＢＳ法およびＸＰＳ法で分析した結果、厚さ約５ｎｍの窒素含有層が形成されていることが確認された。
　その後、ＣＶＤ装置から取り出すことなく連続して、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜［α－Ｓｉ（ｎ）］を再度成膜した。このとき、低抵抗のアモルファスシリコン膜の膜厚は約１０ｎｍとした（図４ｈ）。
　次いで、その上に、スパッタリング法を用いて膜厚約３００ｎｍのＣｕ系合金膜（Ｃｕ－０．３原子％Ｎｉ）を成膜した（図４ｉ）。スパッタリングの成膜温度は室温とした。次に、フォトリソグラフィによりレジストをパターニングした後、レジストをマスクとして上記のＣｕ系合金膜をエッチングすることにより、図４ｊに示す様にソース電極とドレイン電極を形成した。更に、ソース電極とドレイン電極をマスクとして、ドライエッチングにより低抵抗のアモルファスシリコン膜［α－Ｓｉ（ｎ）］をすべて除去し（図４ｋ）、窒素含有層とＣｕ系合金膜との間にＣｕ－Ｓｉ拡散層を有するＴＦＴを形成した（図４ｌ）。Ｃｕ－Ｓｉ拡散層の厚さは約１０ｎｍであった。
　（ＴＦＴ特性の評価）
　上記のＴＦＴを用い、ＴＦＴのドレイン電流－ゲート電圧のスイッチング特性を調べた。これによっても、ＳｉとＣｕとの相互拡散を間接的に評価することができる。ここでは、ＴＦＴのスイッチングのオフ時に流れるリーク電流（ゲート電圧に負電圧を印加したときのドレイン電流値、オフ電流）と、ＴＦＴのスイッチングのオン時に流れるオン電流とを以下のようにして測定した。
　ゲート長（Ｌ）１０μｍ、ゲート幅（Ｗ）１００μｍ、Ｗ／Ｌの比が１０のＴＦＴを用い、ドレイン電流およびゲート電圧を測定した。測定時のドレイン電圧は１０Ｖとした。オフ電流はゲート電圧（－３Ｖ）を印加したときの電流と定義し、オン電流はゲート電圧が２０Ｖとなるときの電圧と定義した。
　詳細には、実施例１のＴＦＴに対し、３００℃で３０分間のアニールを行なった後、オフ電流およびオン電流を測定した結果、オフ電流は３．７×１０-13Ａ、オン電流は１．６×１０-6Ａであった。比較のため、従来例として、純Ｃｕの薄膜とＭｏのバリアメタル層とからなる従来のソース－ドレイン電極を用いて上記と同様にしてＴＦＴを作製し、ＴＦＴ特性を測定した。その結果、従来例１のオフ電流は４．０×１０-13Ａ、オン電流は１．６×１０-6Ａであった。これらの結果を表１に示す。
　以上の結果より、実施例１のＴＦＴは、バリアメタル層を介在させた従来例１のＴＦＴと同程度の優れたＴＦＴ特性が得られており、アモルファスシリコン膜とＣｕ系合金膜１との相互拡散は生じないことが確認された。
　（ＳｉとＣｕの相互拡散の評価）
　アニール後のアモルファスシリコン膜とＣｕ系合金膜との界面を断面ＴＥＭ観察（倍率３０万倍と１５０万倍）し、ＳｉとＣｕとの相互拡散の挙動を評価した。上記界面の断面ＴＥＭ像を図７に示す。図７に示すように、３００℃の熱処理によりＣｕはその下に存在する低抵抗アモルファスシリコン膜中まで拡散してＣｕ－Ｓｉ拡散層を形成し、Ｃｕ系合金膜との間に明瞭な界面層が観察された。よって、実施例１によれば、アモルファスシリコン膜の上に窒素含有層とＣｕ－Ｓｉ拡散層からなる積層構造が形成されることが確認された。更に、ＥＤＸ法で半定量分析を行った結果、低抵抗アモルファスシリコン膜中にはＣｕ元素は殆ど検出されず、Ｃｕの拡散は低抵抗アモルファスシリコン膜の上層で阻止されていることが分かった。
　（コンタクト抵抗の測定）
　Ｃｕ系合金膜と半導体層（アモルファスシリコン膜）とのコンタクト抵抗を調べるため、図８の各工程図に従ってＴＬＭ法（Ｔｒａｎｓｆｅｒ　Ｌｅｎｇｔｈ　Ｍｅｔｈｏｄ）によりＴＬＭ素子を形成した。
　はじめに、図８を用いてＴＬＭ素子の作製方法を説明し、次いで図９および図１０を用いてＴＬＭ法の測定原理を説明する。
　まず、ガラス基板上に、プラズマＣＶＤ法により、膜厚約２００ｎｍの不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜１を膜厚約２００ｎｍで成膜した。続いて、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜１の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した（図８ａ）。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ2、成膜温度は３２０℃、ガス圧力は６７Ｐａとした。
　次いで、ＣＶＤ装置から取り出すことなく連続して、再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜２を成膜した（図８ａ）。低抵抗のアモルファスシリコン膜２の膜厚は１０ｎｍとした。その上に膜厚約３００ｎｍのＣｕ系合金膜（Ｃｕ－０．３原子％Ｎｉ）を成膜した（図８ｂ）。フォトリソグラフィによりレジストをパターニングした後（図８ｃ）、レジストをマスクとしてＣｕ系合金膜をエッチングすることにより、図８ｄに示す様な複数の電極を形成した。ここでは、各電極間の距離を種々変化させた。更に、再びドライエッチングを行い、フォトリソグラフィによりレジストをパターニングした。このとき、図８ｅに示す様に全ての電極パターンをレジストで覆った。これをマスクとして電極パターンの外周部の低抵抗アモルファスシリコン膜を除去した（図８ｆ）。最後に、３００℃にて３０分の熱処理を施し、Ｃｕ－Ｓｉ拡散層を形成した（図８ｇ）。
　次に、図９および図１０を参照しながら、ＴＬＭ法によるコンタクト抵抗の測定原理を説明する。図１０（ａ）は、前述した図８ｇの配線構造を模式的に示す断面図であり、図１０（ｂ）は、図８ｇの上面図である。図１０（ａ）では、Ｃｕ－Ｓｉ拡散層は省略している。
　まず、前述した図８ｇの配線構造において、複数の電極間における電流電圧特性を測定し、各電極間の抵抗値を求めた。こうして得られた各電極間の抵抗値を縦軸とし、電極間距離（トランスファー長、Ｌ）を横軸としてプロットし、図９のグラフを得た。図９のグラフにおいて、ｙ切片の値は、コンタクト抵抗Ｒｃの２倍の値（２Ｒｃ）に、ｘ切片の値は、実効的なコンタクト長（ＬＴ：ｔｒａｎｓｆｅｒ　ｌｅｎｇｔｈ、トランスファー長）に、それぞれ相当する。以上から、コンタクト抵抗率ρｃは下式にて表される。
　　ρｃ＝Ｒｃ＊ＬＴ＊Ｚ
　上式中、Ｚは、図１０（ｂ）に示すように電極幅を示す。
　これらの結果を表１に示す。表１より、実施例１のＴＦＴは良好なコンタクト抵抗を有していることが分かる。
　（半導体層とＣｕ系合金膜との界面の元素面密度の測定）
　実施例１について、窒素原子の面密度（Ｎ１）および酸素原子の面密度（Ｏ１）を、神戸製鋼所製高分解能ＲＢＳ分析装置「ＨＲＳＢ５００」を用いて測定した。その結果、実施例１のＮ原子面密度（Ｎ１）は６．８×１０15／ｃｍ2、Ｏ原子面密度（Ｏ１）は検出限界以下であり、良好なＴＦＴ特性を有することが確認された。
　（実施例２）
　実施例２は、前述した実施形態２の配線構造（図２を参照）を有する実施例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＣｕ－０．３原子％Ｎｉを用いた。
　前述した実施例１において、図４ｈの低抵抗アモルファスシリコン膜を成膜した後、ＣＶＤ装置から取り出すことなく連続して、再度窒素プラズマにて３０秒間処理し、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜を１０ｎｍ成膜した工程を追加したこと以外は、実施例１と同様にして実施例２のＴＦＴを作製した。
　このようにして得られた実施例２のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニールを施し、アニール後のアモルファスシリコン膜とＣｕ系合金膜との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、Ｃｕ原子はアモルファスシリコン膜中にはほとんど検出されず、実施例１と同様に、Ｃｕの拡散は、アモルファスシリコン膜の上層で阻止されていることが分かった（図には示さず）。
　また、実施例１と同様にして実施例２のオフ電流およびオン電流を測定した結果、オフ電流は３．３×１０-13Ａ、オン電流は１．７×１０-6Ａであった。よって、実施例２のＴＦＴは、従来例１のＴＦＴと同等の良好なＴＦＴ特性が得られることが分かった。
　更に、前述した実施例１において、低抵抗アモルファスシリコン膜１０ｎｍを成膜した後、再度窒素プラズマ処理を行い、低抵抗のアモルファスシリコン膜１０ｎｍを成膜したこと以外は実施例１と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例２のＴＦＴは良好なコンタクト抵抗を有することが確認された。
　（実施例３）
　実施例３は、前述した実施形態４の配線構造（図１Ｃを参照）を有する実施例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＣｕ－０．３原子％Ｎｉを用いた。
　前述した実施例１において、図４ｅに示すノンドープアモルファスシリコン膜を成膜した後、ＣＶＤ装置から取り出すことなく連続して、再度窒素プラズマにて３０秒間処理したこと以外は、実施例１と同様にして実施例３のＴＦＴを作製した。
　このようにして得られた実施例３のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニールを施し、アニール後のノンドープアモルファスシリコンとＣｕ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、Ｃｕ原子はノンドープアモルファスシリコン膜にはほとんど検出されず、実施例１と同様に、Ｃｕの拡散は、ノンドープアモルファスシリコン膜の上層で阻止されていることが分かった（図には示さず）。
　また、実施例１と同様にして実施例３のオフ電流およびオン電流を測定した結果、オフ電流は４．２×１０-13Ａ、オン電流は１．６×１０-6Ａであった（表１を参照）。よって、実施例３のＴＦＴは、従来例１のＴＦＴと同等の良好なＴＦＴ特性が得られることが分かった。
　更に、実施例３のコンタクト抵抗を調べるため、前述した実施例１において、ノンドープアモルファスシリコン膜１０ｎｍを成膜したこと以外は実施例１と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例３のＴＦＴは良好なコンタクト抵抗を有していることが分かった。
　（実施例４）
　実施例４は、前述した実施形態１の配線構造（図１Ａを参照）を有する実施例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料として純Ｃｕを用いたこと以外は、実施例１と同様にして実施例４のＴＦＴを作製した。
　このようにして得られた実施例４のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にコンタクト抵抗を測定した。これらの結果を表１に示す。
　（実施例５）
　実施例５は、前述した実施形態１の配線構造（図１Ａを参照）を有する実施例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料としてＣｕ－０．１原子％Ｇｅを用いたこと以外は、実施例１と同様にして実施例５のＴＦＴを作製した。
　このようにして得られた実施例５のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にはコンタクト抵抗を測定した。これらの結果を表１に示す。
　（実施例６）
　実施例６は、前述した実施形態１の配線構造（図１Ａを参照）を有する実施例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料としてＣｕ－０．５原子％Ｍｎを用いたこと以外は、実施例１と同様にして実施例６のＴＦＴを作製した。
　このようにして得られた実施例６のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にはコンタクト抵抗を測定した。これらの結果を表１に示す。
　表１より、実施例４～６のＴＦＴは、いずれも、従来例１のＴＦＴと同等の良好なＴＦＴ特性およびコンタクト抵抗が得られることが分かった。
　（比較例１）
　比較例１は、前述した実施形態１の配線構造（図１Ａを参照）において、窒素含有層を有しない比較例であり、ソース・ドレイン電極を構成する配線材料として、実施例１と同じＣｕ系合金を用いた。詳細には、前述した実施例１において、窒素含有層を形成する工程を行なわなかったこと以外は実施例１と同様にして比較例１のＴＦＴを作製した。
　このようにして得られた比較例１のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流を測定した。これらの結果を表１に示す。
　表１より、比較例１のＴＦＴは、従来例に比べ、ＴＦＴ特性が著しく低下しており、ＴＦＴとして機能しないことが分かった。
　更に、比較例１のＴＦＴに対し、実施例１よりも低い２００℃の温度で３０分のアニールを施し、アニール後のアモルファスシリコンとＣｕ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、２００℃の低温処理を行なったにもかかわらずＣｕ系合金膜中やアモルファスシリコン膜中にボイドが観察され、顕著な相互拡散が生じたことが確認された（図には示さず）。また、ＥＤＸによる半定量分析からも、アモルファスシリコン膜中へのＣｕの拡散やＣｕ系合金膜中へのＳｉの拡散が確認された。
Figure JPOXMLDOC01-appb-T000001
　（２）表２に示す実験群について
　表２に示す実験群（実施例７～１８、および比較例２～９）は全て、前述した実施形態１の配線構造（図１Ａを参照）を有する例である。ここでは、ソース－ドレイン電極を構成する配線材料として、表２に示す純Ｃｕ（表２のＮｏ．６～１０）またはＣｕ合金（表２のＮｏ．１～５、Ｎｏ．１１～２０）を用いたときの夫々について、窒素ガス／半導体原料ガスの混合ガスの流量比を表２に示す範囲で種々変化させて窒素含有層を形成したときにおける、ＴＦＴ特性およびコンタクト抵抗に及ぼす影響を調べた。
　（実施例７）
　実施例７は、前述した実施例１において、窒素ガスの代わりに窒素ガス／半導体原料ガスの混合ガス（流量比０．３）を用いて窒素含有層を形成した例である。
　まず、実施例１と同様にして、ガラス基板上に、Ｃｕ合金薄膜（Ｃｕ－０．３原子％Ｎｉ）のゲート電極を形成した後、窒化シリコン膜（ＳｉＮ）のゲート絶縁膜、アンドープアモルファスシリコン膜［ａ－Ｓｉ（ｉ）］、および不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜（［第１の低抵抗ａ－Ｓｉ（ｎ）］を順次成膜した。
　続いて、同一のプラズマＣＶＤ装置の同一チャンバー内にて、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ（窒素ガス／半導体原料ガスの流量比＝０．３）を供給してプラズマを１０秒間発生させ、窒素含有層を形成した。表面をＲＢＳ法およびＸＰＳ法で分析した結果、厚さ約５ｎｍの窒素含有層が形成されていることが確認された。
　その後、実施例１と同様にして不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜［第２の低抵抗ａ－Ｓｉ（ｎ）］を再度１０ｎｍ成膜した。以後、実施例１と同様にして、窒素含有層とＣｕ系合金膜との間にＣｕ－Ｓｉ拡散層を有する実施例７のＴＦＴを作製した。窒素含有層の厚さは約５ｎｍであり、Ｃｕ－Ｓｉ拡散層の厚さは約１０ｎｍであった。
　（ＴＦＴ特性の評価）
　このようにして得られた実施例７のＴＦＴに対し、実施例１と同様にして実施例７のオフ電流およびオン電流を測定した。その結果は表２に示すとおりであり、実施例７のＴＦＴは、前述した従来例のＴＦＴと同等の良好なＴＦＴ特性を有することがわかった。
　（コンタクト抵抗の測定）
　更に、実施例７のコンタクト抵抗を調べるため、前述した実施例１と同様、ＴＬＭ法によりＴＬＭ素子を形成して調べた。詳細には、実施例１において、図１０に示すＴＬＭ素子の窒素含有層形成条件（組成ガスおよびガスの流量比）を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ［窒素ガス（１０ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝０．３］としたこと以外は、実施例１と同様にしてコンタクト抵抗を測定した。その結果は表２に示すとおりであり、実施例７のＴＦＴは良好なコンタクト抵抗を有することが確認された。
　（実施例８）
　実施例８は、前述した実施例７において、窒素ガス／半導体原料ガスの流量比を３．３に変えた例である。
　詳細には、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ［窒素ガス（１００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝３．３］としたこと以外は、実施例７と同様にして実施例８のＴＦＴを作製した。窒素含有層の厚さは実施例７と同様、約５ｎｍであった。
　このようにして得られた実施例８のＴＦＴに対し、実施例７と同様にして、３００℃で３０分のアニール処理後のアモルファスシリコン膜とＣｕ系合金膜との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＳｉとＣｕの相互拡散を評価した。その結果、Ｃｕ原子はアモルファスシリコン膜中には殆ど検出されず、実施例７と同様に、Ｃｕの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ｃｕ－Ｓｉ拡散層の厚さは約１０ｎｍであった。
　また、実施例７と同様にして実施例８のオフ電流およびオン電流を測定した。その結果は表２に示すとおりであり、実施例８のＴＦＴは、従来例のＴＦＴと同等の良好なＴＦＴ特性を有することが分かった。
　更に、実施例８のコンタクト抵抗を調べるため、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ［窒素ガス（１００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝３．３］としたこと以外は、実施例７と同様にしてコンタクト抵抗を測定した。その結果は表２に示すとおりであり、実施例７のＴＦＴは良好なコンタクト抵抗を有することが確認された。
　（実施例９）
　実施例９は、前述した実施例７において、窒素ガス／半導体原料ガスの流量比を９．９に変えた例である。
　詳細には、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：３００ｓｃｃｍ［窒素ガス（３００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝９．９］としたこと以外は、実施例７と同様にして実施例９のＴＦＴを作製した。窒素含有層の厚さは実施例７と同様、約５ｎｍであった。
　このようにして得られた実施例９のＴＦＴに対し、実施例７と同様にして、３００℃で３０分のアニール処理後のアモルファスシリコン膜とＣｕ系合金膜との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＣｕとＳｉの相互拡散を評価した。その結果、Ｃｕ原子はアモルファスシリコン膜中には殆ど検出されず、実施例７と同様に、Ｃｕの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ｃｕ－Ｓｉ拡散層の厚さは約１０ｎｍであった。
　また、実施例７と同様にして実施例９のオフ電流およびオン電流を測定した。その結果は表２に示すとおりであり、実施例９のＴＦＴは、従来例のＴＦＴと同等の良好な特性を有することがわかった。
　更に、実施例９のコンタクト抵抗を調べるため、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：３００ｓｃｃｍ［窒素ガス（３００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝９．９］としたこと以外は、実施例７と同様にしてコンタクト抵抗を測定した。その結果は表２に示すとおりであり、実施例９のＴＦＴは良好なコンタクト抵抗を有することが確認された。
　（比較例２）
　比較例２は、前述した実施例７において、窒素ガス／半導体原料ガスの流量比を１９．９に変えた例である。
　詳細には、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：６００ｓｃｃｍ［窒素ガス（６００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝１９．９］としたこと以外は、実施例７と同様にして比較例２のＴＦＴを作製した。窒素含有層の厚さは、約５ｎｍであった。
　このようにして得られた比較例２のＴＦＴに対し、実施例７と同様、３００℃で３０分のアニール処理後のアモルファスシリコン膜とＣｕ系合金膜との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＣｕとＳｉの相互拡散を評価した。その結果、Ｃｕ原子はアモルファスシリコン膜中には殆ど検出されず、実施例７と同様に、Ｃｕの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ｃｕ－Ｓｉ拡散層の厚さは約１０ｎｍであった。
　また、実施例７と同様にして比較例２のオフ電流およびオン電流を測定した。その結果は表２に示すとおりであり、比較例２のＴＦＴは、従来例に比べてＴＦＴ特性が著しく低下しており、ＴＦＴとして機能しないことが分かった。
　更に、比較例２のコンタクト抵抗を調べるため、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：６００ｓｃｃｍ［窒素ガス（６００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝１９．９］としたこと以外は、実施例７と同様にしてコンタクト抵抗を測定した。その結果は表２に示すとおりであり、コンタクト抵抗が上昇した。
　（比較例３）
　比較例３は、前述した実施例７において、窒素ガス／半導体原料ガスの流量比を０．０７に変えた例である。
　詳細には、前述した実施例７において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：１５０ｓｃｃｍ、ＰＨ3：１ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ［窒素ガス（１０ｓｃｃｍ）／半導体原料ガス（１５０ｓｃｃｍ＋１ｓｃｃｍ）の流量比＝０．０７］としたこと以外は、実施例７と同様にして比較例３のＴＦＴを作製した。窒素含有層の厚さは、約４ｎｍであった。
　このようにして得られた比較例３のＴＦＴに対し、実施例７と同様、３００℃で３０分のアニール処理後のアモルファスシリコン膜とＣｕ系合金膜との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＣｕとＳｉの相互拡散を評価した。その結果、Ｃｕ系合金膜中やアモルファスシリコン膜中にボイドが観察され、ＣｕとＳｉの顕著な相互拡散が生じたことが確認された。また、ＥＤＸによる半定量分析からも、アモルファスシリコン膜中へのＣｕの拡散やＣｕ系合金膜へのＳｉの拡散が確認された。
　また、実施例７と同様にして比較例３のオフ電流およびオン電流を測定した。その結果は表２に示すとおりであり、比較例３のＴＦＴは、従来例に比べてＴＦＴ特性が著しく低下しており、ＴＦＴとして機能しないことが分かった。
　（実施例１０～１２、および比較例４～５）
　実施例１０～１２、および比較例４～５はそれぞれ、前述した実施例７～９、および比較例２～３のそれぞれにおいて、ソース－ドレイン電極を構成する配線材料として、Ｃｕ－０．３原子％Ｎｉの代わりに純Ｃｕを用いたこと以外は、各例と同様にしてＴＦＴを作製した例である（表２を参照）。例えば実施例１０と実施例７とは、配線材料の種類が異なること以外は同じ条件で製造した例であり、比較例４と比較例２とは、配線材料の種類が異なること以外は同じ条件で製造した例である。これらのＴＦＴ特性およびコンタクト抵抗の結果を表２に示す。
　表２より、本発明の要件を満足する実施例１０～１２は、いずれも良好なＴＦＴ特性およびコンタクト抵抗が得られるのに対し、比較例４～５はＴＦＴ特性が低下した。
　（実施例１３～１５、および比較例６～７）
　実施例１３～１５、および比較例６～７はそれぞれ、前述した実施例７～９、および比較例２～３のそれぞれにおいて、ソース－ドレイン電極を構成する配線材料として、Ｃｕ－０．３原子％Ｎｉの代わりにＣｕ－０．５原子％Ｍｎを用いたこと以外は、各例と同様にしてＴＦＴを作製した例である（表２を参照）。例えば実施例１３と実施例７とは、配線材料の種類が異なること以外は同じ条件で製造した例であり、比較例６と比較例２とは、配線材料の種類が異なること以外は同じ条件で製造した例である。これらのＴＦＴ特性およびコンタクト抵抗の結果を表２に示す。
　表２より、本発明の要件を満足する実施例１３～１５は、いずれも良好なＴＦＴ特性およびコンタクト抵抗が得られるのに対し、比較例６～７はＴＦＴ特性が低下した。
　（実施例１６～１８、および比較例８～９）
　実施例１６～１８、および比較例８～９はそれぞれ、前述した実施例７～９、および比較例２～３のそれぞれにおいて、ソース－ドレイン電極を構成する配線材料として、Ｃｕ－０．３原子％Ｎｉの代わりにＣｕ－０．１原子％Ｇｅを用いたこと以外は、各例と同様にしてＴＦＴを作製した例である（表２を参照）。例えば実施例１６と実施例７とは、配線材料の種類が異なること以外は同じ条件で製造した例であり、比較例８と比較例２とは、配線材料の種類が異なること以外は同じ条件で製造した例である。これらのＴＦＴ特性およびコンタクト抵抗の結果を表２に示す。
　表２より、本発明の要件を満足する実施例１６～１８は、いずれも良好なＴＦＴ特性およびコンタクト抵抗が得られるのに対し、比較例８～９はＴＦＴ特性が低下した。
Figure JPOXMLDOC01-appb-T000002
　なお、上述した実験群ではすべて、ガラス基板の直上にＣｕ系合金膜を形成したが、ガラス基板の直上に形成される配線膜の種類をこれに限定する趣旨ではない。本発明の配線構造は、半導体層とＣｕ系合金膜との積層構造に特徴部分があるのであって、それ以外の構造は、本発明の作用を損なわない限り、特に限定されないからである。よって、ガラス基板の直上に形成される配線膜としては、上記のようにＣｕ系合金膜を用いても良いし、あるいは、例えば、純ＡｌやＡｌ合金のＡｌ系合金膜を用いても良い。
　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本発明は、2008年7月3日出願の日本特許出願（特願2008-174616）、2009年3月19日出願の日本特許出願（特願2009-068447）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明によれば、純ＣｕまたはＣｕ合金のＣｕ系合金膜を半導体層と直接接触することが可能なダイレクトコンタクト技術であって、ＴＦＴ特性や、Ｃｕ系合金膜と半導体層とのコンタクト抵抗に優れているだけでなく、生産性も良好であり、プロセスマージンが更に拡大された技術を提供することができる。具体的には、各種プロセス条件のばらつき（装置性能のばらつき、不安定性、予期せぬ汚染、制御しにくい汚染など）の影響を受け難く、また極端に厳しい条件管理も不要であり、プロセス条件の制約を受け難い技術を提供することができる。

Claims (11)

  1. 　基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、
    　前記半導体層と前記Ｃｕ系合金膜との間に、基板側から順に、
    　窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ）層に含まれる窒素、炭素、およびフッ素の少なくとも一種の元素は、前記半導体層に含まれるＳｉと結合している配線構造。
  2. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ）層、半導体層、および前記Ｃｕ系合金膜をこの順序で形成した後、熱履歴を加えることによって得られる請求項１に記載の配線構造。
  3. 　前記半導体層は、アモルファスシリコンまたは多結晶シリコンを含む請求項１に記載の配線構造。
  4. 　請求項１～３のいずれかに記載の配線構造を備えた薄膜トランジスタ基板。
  5. 　請求項４に記載の薄膜トランジスタ基板を備えた表示装置。
  6. 　表示装置または半導体装置を構成する請求項１～３のいずれかに記載の配線構造。
  7. 　請求項４に記載の薄膜トランジスタ基板を製造する方法であって、
    　薄膜トランジスタの半導体層の上に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層を形成する第１の工程と、次いで、
    　半導体層を形成する第２の工程とを、この順序で含む薄膜トランジスタ基板の製造方法。
  8. 　前記第１の工程は、半導体層形成装置の中で処理する請求項７に記載の製造方法。
  9. 　前記第１の工程と前記第２の工程は、同じ半導体層形成用チャンバー内で連続して行なわれる請求項８に記載の製造方法。
  10. 　前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスによるプラズマエッチングによって（Ｎ、Ｃ、Ｆ）層を形成する工程を含む請求項７に記載の製造方法。
  11. 　前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスによるプラズマエッチングによって（Ｎ、Ｃ、Ｆ）層を形成する工程を含む請求項７に記載の製造方法。
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