KR20110028313A - 배선 구조, 박막 트랜지스터 기판 및 그 제조 방법 및 표시 장치 - Google Patents

배선 구조, 박막 트랜지스터 기판 및 그 제조 방법 및 표시 장치 Download PDF

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Abstract

순Cu 또는 Cu 합금의 Cu계 합금 배선과 반도체층 사이의 배리어 메탈층을 생략하는 것이 가능한 다이렉트 콘택트 기술이며, 폭 넓은 프로세스 마진의 범위에 있어서 Cu계 합금 배선을 반도체층에 직접 또한 확실하게 접속할 수 있는 기술을 제공한다. 본 발명은, 기판 상에 기판측으로부터 차례로, 반도체층과, 순Cu 또는 Cu 합금의 Cu계 합금막을 구비한 배선 구조이며, 상기 반도체층과 상기 Cu계 합금막 사이에, 기판측으로부터 차례로, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 또한 상기 (N, C, F)층에 포함되는 질소, 탄소 및 불소 중 적어도 1종의 원소는, 상기 반도체층에 포함되는 Si와 결합되어 있는 배선 구조에 관한 것이다.

Description

배선 구조, 박막 트랜지스터 기판 및 그 제조 방법 및 표시 장치{WIRING STRUCTURE, THIN FILM TRANSISTOR SUBSTRATE, METHOD FOR MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE, AND DISPLAY DEVICE}
본 발명은, 액정 디스플레이, 유기 EL 디스플레이 등의 플랫 패널 디스플레이(표시 장치) ; ULSI(초대규모 집적 회로), ASIC(Application Specific Integrated Circuit), FET(전계 효과형 트랜지스터), 다이오드 등의 반도체 장치에 적용 가능한 배선 구조 ; 박막 트랜지스터 기판 및 그 제조 방법 및 표시 장치에 관한 것으로, 특히, 순(純)Cu 또는 Cu 합금의 Cu계 합금막을 배선 재료로서 포함하는 신규의 배선 구조에 관한 것이다.
액정 디스플레이 등의 액티브 매트릭스형 액정 표시 장치는, 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)를 스위칭 소자로 하고, 투명 화소 전극과, 게이트 배선 및 소스ㆍ드레인 배선 등의 배선부와, 아몰퍼스 실리콘(a-Si)이나 다결정 실리콘(p-Si) 등의 반도체층을 구비한 TFT 기판과, TFT 기판에 대해 소정의 간격을 두고 대향 배치되어 공통 전극을 구비한 대향 기판과, TFT 기판과 대향 기판 사이에 충전된 액정층으로 구성되어 있다.
TFT 기판에 있어서, 게이트 배선이나 소스ㆍ드레인 배선 등의 배선 재료에는, 전기 저항률이 낮고, 가공이 용이한 등의 이유에 의해, 순Al이나 Al-Nd 등의 Al 합금이 범용되고 있다. 그런데 액정 디스플레이의 대형화에 수반하여, 배선의 RC 지연(배선을 통하는 전기 신호가 지연되는 현상) 등의 문제가 현재화(顯在化)되어 있고, 보다 저저항인 배선 재료에의 요구가 높아지고 있다. 따라서, Al계 합금에 비해 전기 저항률이 작은 순Cu 또는 Cu-Ni 등의 Cu 합금(이하, 이들을 통합하여 Cu계 합금이라 함)이 주목받고 있다.
Cu계 합금 배선막(Cu계 합금막)과 TFT의 반도체층 사이에는, 특허 문헌 1 내지 6에 기재되어 있는 바와 같이, Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 배리어 메탈층이 통상 설치되어 있다. 배리어 메탈층을 개재하지 않고 Cu계 합금 배선막을 TFT의 반도체층과 직접 접촉시키면, 그 후의 공정(예를 들어, TFT 상에 형성하는 절연층의 성막 공정이나, 신터링이나 어닐링 등의 열공정)에 있어서의 열이력에 의해 Cu계 합금 배선막 중의 Cu가 반도체층 중에 확산되어, TFT 특성이 저하되기 때문이다. 구체적으로는, TFT를 흐르는 전류(스위치 오프시의 오프 전류 및 스위치 온시의 온 전류) 등이 악영향을 받아, 오프 전류의 증가나 온 전류의 저하를 초래하는 것 외에, 스위칭 속도(스위치 온의 전기 신호에 대한 응답성)도 저하된다. 또한, Cu계 합금 배선막과 반도체층의 콘택트 저항도 증가하는 경우가 있다.
이와 같이 배리어 메탈층은, Cu계 합금막과 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산을 억제하는 데 유효하지만, 배리어 메탈층을 형성하기 위해서는, Cu계 합금 배선막 형성용 성막 장치에 더하여, 배리어 메탈 형성용 성막 장치가 별도로 필요해진다. 구체적으로는, 배리어 메탈층 형성용 성막 챔버를 각각 여분으로 장비한 성막 장치(대표적으로는, 복수의 성막 챔버가 트랜스퍼 챔버에 접속된 클러스터 툴)를 사용해야 해, 제조 비용의 상승이나 생산성의 저하를 초래한다. 또한, 배리어 메탈층으로서 사용되는 금속과, Cu계 합금은, 약액을 사용한 습식 에칭 등의 가공 공정에서의 가공 속도가 다르므로, 가공 공정에 있어서의 횡방향의 가공 치수를 제어하는 것이 극히 곤란해진다. 따라서, 배리어 메탈층의 형성은, 성막의 관점뿐만 아니라 가공의 관점에서도 공정의 복잡화를 초래하여, 제조 비용의 상승이나 생산성의 저하를 초래한다.
상기에서는, 표시 장치의 대표예로서 액정 표시 장치를 예로 들어 설명하였지만, 상술한 Cu계 합금막과 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산에 기인하는 문제는, 표시 장치에 한정되지 않고, LSI나 FET 등의 반도체 장치에 있어서도 볼 수 있다. 예를 들어 반도체 장치의 대표예인 LSI를 제조하기 위해서는, 반도체층이나 절연체층 중에 Cu계 합금막으로부터 Cu 원자가 확산되는 것을 방지하기 위해, 반도체층이나 절연체층 상에 Cr이나 Mo나 TaN 등의 배리어 메탈층을 형성한 후 Cu계 합금막을 성막하고 있지만, 반도체 장치의 분야에 있어서도, 공정의 간략화나 비용의 저감화가 요구되고 있다.
따라서, 표시 장치나 반도체 장치에 있어서 발생하는 Cu와 Si의 상호 확산에 기인하는 문제를, 종래와 같이 배리어 메탈층을 설치하지 않아도 회피할 수 있는 기술의 제공이 요망되고 있다.
이러한 사정에 비추어, 특허 문헌 7 내지 9에는, Cu계 합금은 아니지만 순Al 또는 Al 합금을 배선 재료로서 사용한 기술이며, 배리어 메탈층의 형성을 생략할 수 있고, 소스-드레인 전극 등에 사용되는 Al계 합금 배선을 반도체층과 직접 접촉할 수 있는 다이렉트 콘택트 기술이 제안되어 있다. 이 중, 특허 문헌 9는, 본원 출원인에 의해 개시된 것이며, 질소 함유층과 Al계 합금막으로 이루어지는 재료이며, 질소 함유층의 N(질소)이 반도체층의 Si와 결합되어 있는 배선 구조를 개시하고 있다. 이 질소 함유층은 Al과 Si의 상호 확산을 방지하기 위한 배리어층으로서 작용하고 있다고 생각되어, 종래와 같이 Mo 등의 배리어 메탈층을 형성하지 않아도 우수한 TFT 특성이 얻어지는 것을 실증하고 있다. 또한, 이 질소 함유층은, 반도체층을 형성한 후이며 Al계 합금막을 성막하기 전에, 플라즈마 질화 등의 질화 처리에 의해 간편하게 제작할 수 있으므로, 배리어 메탈 형성용의 특별한 성막 장치는 불필요한 등의 이점도 있다.
일본 특허 출원 공개 평7-66423호 공보 일본 특허 출원 공개 제2001-196371호 공보 일본 특허 출원 공개 제2002-353222호 공보 일본 특허 출원 공개 제2004-133422호 공보 일본 특허 출원 공개 제2004-212940호 공보 일본 특허 출원 공개 제2005-166757호 공보 일본 특허 출원 공개 제2003-273109호 공보 일본 특허 출원 공개 제2008-3319호 공보 일본 특허 출원 공개 제2008-10801호 공보
본 발명의 목적은, 순Cu 또는 Cu 합금의 Cu계 합금 배선막과 반도체층 사이의 배리어 메탈층을 생략하는 것이 가능한 다이렉트 콘택트 기술이며, 폭 넓은 프로세스 마진의 범위에 있어서, Cu계 합금 배선막을 반도체층에 직접 또한 확실하게 접속할 수 있는 기술을 제공하는 데 있다.
본 발명의 요지를 이하에 나타낸다.
[1] 기판 상에 기판측으로부터 차례로, 반도체층과, 순Cu 또는 Cu 합금의 Cu계 합금막을 구비한 배선 구조이며,
상기 반도체층과 상기 Cu계 합금막 사이에, 기판측으로부터 차례로,
질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 또한 상기 (N, C, F)층에 포함되는 질소, 탄소 및 불소 중 적어도 1종의 원소는, 상기 반도체층에 포함되는 Si와 결합되어 있는 배선 구조.
또한, 상기 배선 구조는, 기판 상에 기판측으로부터 차례로, 반도체층과, 순Cu 또는 Cu 합금의 Cu계 합금막을 구비한 배선 구조이며,
상기 반도체층과 상기 Cu계 합금막 사이에, 기판측으로부터 차례로,
질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 또한 상기 (N, C, F)층을 구성하는 질소, 탄소 및 불소 중 어느 하나의 원소는, 상기 반도체층의 Si와 결합되어 있는 배선 구조인 것이 바람직하다.
[2] 상기 Cu-Si 확산층은, 상기 (N, C, F)층, 반도체층 및 상기 Cu계 합금막을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는 [1]에 기재된 배선 구조.
[3] 상기 반도체층은, 아몰퍼스 실리콘 또는 다결정 실리콘을 포함하는 [1] 또는 [2]에 기재된 배선 구조.
또한, 상기 반도체층은, 아몰퍼스 실리콘 또는 다결정 실리콘으로 이루어지는 것이 바람직하다.
[4] [1] 내지 [3] 중 어느 하나에 기재된 배선 구조를 구비한 박막 트랜지스터 기판.
[5] [4]에 기재된 박막 트랜지스터 기판을 구비한 표시 장치.
[6] 표시 장치 또는 반도체 장치를 구성하는 [1] 내지 [3] 중 어느 하나에 기재된 배선 구조.
[7] [4]에 기재된 박막 트랜지스터 기판을 제조하는 방법이며,
박막 트랜지스터의 반도체층 상에 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층을 형성하는 제1 공정과, 계속해서,
반도체층을 형성하는 제2 공정을, 이 순서로 포함하는 박막 트랜지스터 기판의 제조 방법.
[8] 상기 제1 공정은, 반도체층 형성 장치 중에서 처리하는 [7]에 기재된 제조 방법.
[9] 상기 제1 공정과 상기 제2 공정은, 동일한 반도체층 형성용 챔버 내에서 연속해서 행해지는 [8]에 기재된 제조 방법.
[10] 상기 제1 공정은, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스에 의한 플라즈마 에칭에 의해 (N, C, F)층을 형성하는 공정을 포함하는 [7] 내지 [9] 중 어느 하나에 기재된 제조 방법.
[11] 상기 제1 공정은, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스와, 반도체층 형성에 사용되는 원료 가스의 혼합 가스에 의한 플라즈마 에칭에 의해 (N, C, F)층을 형성하는 공정을 포함하는 [7] 내지 [9] 중 어느 하나에 기재된 제조 방법.
본 발명에 따르면, 순Cu 또는 Cu 합금의 Cu계 합금막을 반도체층과 직접 접촉하는 것이 가능한 다이렉트 콘택트 기술이며, TFT 특성이나, Cu계 합금막과 반도체층의 콘택트 저항이 우수할 뿐만 아니라, 생산성도 양호하여, 프로세스 마진이 더욱 확대된 기술을 제공할 수 있다. 구체적으로는, 각종 프로세스 조건의 편차(장치 성능의 편차, 불안정성, 예기치 않은 오염, 제어하기 어려운 오염 등)의 영향을 받기 어렵고, 또한 극단적으로 엄격한 조건 관리도 불필요하여, 프로세스 조건의 제약을 받기 어려운 기술을 제공할 수 있다.
도 1a는 본 발명의 제1 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 1b는 본 발명의 제1 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 1c는 본 발명의 제1 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 2는 본 발명의 제2 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 3은 본 발명의 배선 구조의 공정을 설명하는 개략 공정도이다.
도 4는 본 발명의 배선 구조의 각 공정을 설명하는 공정도이다.
도 5는 본 발명의 제3 실시 형태에 관한 LSI의 구성을 도시하는 개략 단면 설명도이다.
도 6은 본 발명의 제3 실시 형태에 관한 배선 구조의 각 공정을 설명하는 공정도이다.
도 7은 제1 실시예에 있어서, 아몰퍼스 실리콘과 Cu계 합금막의 계면의 단면 TEM 사진이다.
도 8은 Cu계 합금막과 반도체층(아몰퍼스 실리콘)의 콘택트 저항을 조사하기 위해 작성한 TLM 소자의 공정을 설명하는 공정도이다.
도 9는 전극간 거리와 전기 저항의 관계를 나타내는 그래프이다.
도 10의 (a) 및 (b)는 TLM 소자에 의한 콘택트 저항의 측정 원리를 설명하는 도면이다.
도 11은 MOSFET의 제조 공정을 설명하는 공정도이다.
본 발명은 Cu계 합금막을 반도체층과 직접 접촉하는 것이 가능한 다이렉트 콘택트 기술에 관한 것이다. 상세하게는, 본원 출원인에 의해 먼저 개시된, 질소 함유층에 의한 Cu와 Si의 상호 확산 방지 작용을 이용한 다이렉트 콘택트 기술(후술함)을 기초로 하고, 당해 질소 함유층 상에 이 질소 함유층을 대기로부터 보호하는 커버층으로서의 역할을 담당하는 Cu 및 Si를 포함하는 Cu-Si 확산층이 적층된 적층 구조를 포함하는 배선 구조로 한 것에 특징이 있다. 이 Cu-Si 확산층은, (N, C, F) 함유층, 반도체층 및 Cu계 합금막을 순차 형성한 후, TFT의 제조 공정에서 가해지는 약 150℃ 이상의 열이력에 의해 형성되는 것이며, 상기 Cu계 합금막의 Cu와 상기 반도체층의 Si에 의해 구성되어 있다.
이하, 본 발명에 도달한 경위를 설명한다.
상술한 바와 같이, 본원 출원인은 Cu계 합금막과 반도체층의 다이렉트 콘택트 기술로서, 질소 함유층과 Cu계 합금막으로 이루어지는 재료이며, 질소 함유층의 N(질소)이 반도체층의 Si와 결합되어 있는 배선 구조를 이미 개시하고 있다(일본 특허 출원 제2007-265810호, 이하, 관련 기술이라 함). 관련 기술의 기술은, 배선 재료가 Cu계 합금인 것 이외는, 전술한 특허 문헌 9에 기재된 Al계 합금을 사용한 다이렉트 콘택트 기술과 실질적으로 동일하다. 관련 기술에 있어서, 상기 질소 함유층은 Cu와 Si의 상호 확산을 방지하기 위한 배리어층으로서 작용하고 있다고 생각되어, 종래와 같이 Mo 등의 배리어 메탈층을 형성하지 않아도 우수한 TFT 특성이 얻어지는 것을 실증하고 있다. 또한, 이 질소 함유층은, 반도체층을 형성한 후이며 Cu계 합금막을 성막하기 전에, 플라즈마 질화 등의 질화 처리에 의해 간편하게 제작할 수 있으므로, 배리어 메탈 형성용의 특별한 성막 장치는 불필요한 등의 이점도 있다.
본 발명자는, 상기한 관련 기술을 개시한 후에도, 주로 생산성 향상 등의 관점에서 또한 검토를 거듭해 왔다. 관련 기술에 기재된 배선 구조(질소 함유층을 통해 반도체층과 Cu계 합금막이 직접 접촉된 구성)를 얻기 위해서는, 우선 플라즈마 CVD 장치(진공하) 등의 반도체층 형성용 챔버 내에서 반도체층 및 질소 함유층을 형성하고, 계속해서 스퍼터링법 등으로 Cu계 합금막을 성막하기 위해 전용의 챔버(진공하)로 옮겨 실시된다. 본 발명자의 검토 결과에 따르면, 상기한 옮김시, 질소 함유층의 표면이 대기에 접촉하거나 하여 과도하게 오염되면, 전기적 특성(TFT 특성이나, 반도체층과 Cu계 합금막의 콘택트 저항)의 저하나 편차 등의 문제를 초래하는 것이 판명되었다. 따라서, 이들 문제를 회피하기 위해 검토를 거듭한 결과, 하기 (I) 내지 (IV)의 구성에 도달하여, 본 발명을 완성하였다.
(I) 본 발명의 제조 방법은, 관련 기술과 같이 질소 함유층 상에 직접 Cu계 합금막을 성막하는 것이 아니라, 도 3의 개략 공정도에 도시하는 바와 같이, 질소 함유층 등으로 대표되는 (N, C, F)층을 형성한 후, 동일한 챔버 내에서 계속해서 연속하여, 당해 (N, C, F)층 상에 반도체층을 더 성막한 것에 특징이 있다. 이 방법을 행한 후, 계속해서 관련 기술과 마찬가지로 Cu 합금막 전용 챔버로 옮겨 Cu계 합금막을 성막하고, 그 후에는 공지의 방법으로 TFT를 제조하면, 상기한 반도체층은, 그 후의 열이력에 의해 Cu-Si 확산층으로 변화되어[후기 (II)에서 상세하게 서술함], (N, C, F)층이 오염되는 것에 의한 TFT 특성의 저하 및 콘택트 저항의 상승 또는 이들의 편차 등의 문제가 해소되는 것, 그 결과, TFT의 반도체층과 Cu계 합금막을 직접 또한 확실하게, 양호한 전기적 특성을 갖는 다이렉트 콘택트 기술을 제공할 수 있는 것을 알 수 있었다(후기하는 실시예를 참조).
본 발명에 있어서 반도체층을 사용한 것은, 주로 성막 공정의 간략화를 고려하였기 때문이다. 이에 의해, TFT용 기판 상에 반도체층(Cu-Si 확산층으로 변화되는 반도체층이 아니라, TFT용 기판 상에 형성되는 반도체층임), (N, C, F)층, 반도체층을 성막한다고 하는 일련의 공정을, 모두 동일한 챔버 내에서 연속해서 행할 수 있으므로, 대기에 노출될 우려는 없다.
(II) 상기한 방법에 의해 얻어지는 본 발명의 배선 구조는, 관련 기술에 기재된 구조와는 달리, 예를 들어 도 1a 등에 도시하는 바와 같이, (N, C, F)층 상에 Cu 및 Si를 포함하는 Cu-Si 확산층이 적층된 적층 구조를 갖고 있다. 이 Cu-Si 확산층은, (N, C, F)층, 반도체층 및 Cu계 합금막을 순차 형성한 후, TFT의 제조 공정에서 가해지는 열이력에 의해 형성되는 것이며, 대략 150℃ 이상(바람직하게는, 180℃ 이상)의 열처리에 의해 Cu계 합금막 중의 Cu가 반도체층 중의 Si로 확산되어 얻어진다. 이와 같이 하여 얻어지는 Cu-Si 확산층은, Cu계 합금막의 Cu와 상기 반도체층의 Si에 의해 구성되고, (N, C, F)층을 대기로부터 보호하는 커버층으로서의 역할을 갖고 있다. 이 Cu-Si 확산층은, 후기하는 제1 실시예 및 도 1a 등에 도시하는 바와 같이, (N, C, F)층 상에 직접 형성되어 있어도 좋지만, 이것에 한정되지 않는다.
참고를 위해, 본 발명의 방법에 의해 얻어지는 Cu-Si 확산층의 개요를 도 7에 도시한다. 도 7은 후기하는 제1 실시예(본 실시예)의 단면 TEM 사진(30만배와 150만배)이며, 반도체층(a-Si)과 Cu계 합금막 사이에, 연속해서 Cu-Si 확산층의 얇은 층(여기서는, 약 10㎚)이 형성되어 있다. 본 실시예에 따르면, 반도체층 중에의 Cu 원자의 확산을 유효하게 억제할 수 있으므로, 반도체층 중에는 Cu 원자는 검출되지 않았다. 따라서, 본 발명의 방법에 따르면, 관련 기술과 마찬가지로, 상기 계면에 있어서의 Cu와 Si의 상호 확산을 방지할 수 있는 것이 확인되었다.
(III) 본 발명에서는, Cu와 Si의 상호 확산 방지 작용을 갖는 배리어층으로서 (N, C, F)층을 개시하고 있다. 관련 기술에서는, Cu와 Si의 상호 확산을 방지하는 배리어층으로서 질소 함유층만을 개시하였지만, 그 후의 본 발명자의 연구에 의해, 상기한 작용은 질소 함유층에 한정되지 않고, 탄소나 불소를 함유하는 층도 동일한 작용을 발휘할 수 있는 것, 보다 상세하게는 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층은 모두, 질소 함유층과 실질적으로 동일한 결과가 얻어지는 것을 실험에 의해 확인하고 있다. 이와 같이 본 발명에서는, (N, C, F)층을 배리어층으로서 사용하고 있는 점에서, 관련 기술의 기술을 더욱 발전시킨 것이다.
(IV) 본 발명의 기술은, Cu계 합금막과 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산 방지 기술로서 극히 유용하며, 액정 표시 장치 등의 표시 장치에 한정되지 않고, LSI나 FET 등의 반도체층 장치에도 적용 가능한 것도 알 수 있었다.
이하, 본 발명을 상세하게 설명한다. 상술한 바와 같이, 본 발명은 관련 기술의 개량 기술이며, 관련 기술을 특징짓는 질소 함유층에 대해서는 전술한 특허 문헌 9에 상세하게 서술하고 있고, 적층 구조의 일부나 제조 방법의 일부는 특허 문헌 9와 중복되어 있다. 본 명세서에서는, 특허 문헌 9와의 차이점을 특히 중점적으로 설명하는 것으로 하고, 중복 부분의 상세한 설명(예를 들어, 질소 함유층의 형성 방법 등)은 행하지 않고 요약하는 경우가 있다. 중복 부분의 상세는, 특허 문헌 9를 참조하면 된다.
우선, 도 1a 내지 도 1c, 도 2를 참조하면서, 본 발명의 배선 구조 및 그 제조 방법에 대해 설명한다. 본 발명의 배선 구조는, 기판 상에 기판측으로부터 차례로, 반도체층과, 순Cu 또는 Cu 합금의 Cu계 합금막을 구비한 배선 구조이며, 반도체층과 Cu계 합금막 사이에, 기판측으로부터 차례로, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있다. 이러한 적층 구조는, 반도체층과 Cu계 합금막 사이에 적어도 설치되고 있으면 좋고, 예를 들어 도 1a 내지 도 1c에 도시하는 바와 같이 반도체층 상에 직접, 상기한 적층 구조를 갖고 있어도 좋다. 즉, 본 발명의 배선 구조에 있어서, 상기 (N, C, F)층은 복수 갖고 있어도 좋다. 단, 이것에 한정되지 않고, 예를 들어 도 2에 도시하는 바와 같이, 기판측으로부터 차례로, 반도체층, (N, C, F)층, 반도체층을 갖고, 그 위에 상기한 적층 구조를 갖는 실시 형태도 본 발명의 범위에 포함된다. 본 발명은, 이들 실시 형태에 한정되지 않는다.
그리고 반복하여 서술하는 바와 같이, 관련 기술과의 대비에 있어서 본 발명의 특징 부분은, (N, C, F)층 상에 Cu-Si 확산층을 갖고 있는 것에 있다. 이 Cu-Si 확산층은, 예를 들어 (N, C, F)층 상에 직접(바로 위에), 갖고 있어도 좋다(제1 실시예 및 도 1a를 참조). 이러한 Cu-Si 확산층은, (N, C, F)층, 반도체층 및 Cu계 합금막을 이 순서로 형성한 후, 약 150℃ 이상의 열이력을 가함으로써 얻어지는 것이다.
이하, 도면을 참조하면서 본 발명에 관한 배선 구조의 제1 내지 제3 실시 형태를 상세하게 설명한다. 이하에서는, 본 발명의 적층 구조가 적용되는 표시 장치의 대표예로서 TFT의 제1 내지 제2 실시 형태를, 반도체층의 대표예로서 MOSFET의 제3 실시 형태를 사용하여 설명하지만, 이들에 한정하는 취지는 아니다. 또한, 반도체층의 종류는, 아몰퍼스 실리콘 및 다결정 실리콘 중 어느 것이라도 좋다.
또한, 이하에서는, 설명의 편의상, (N, C, F)층 상에 성막된 반도체층이며 그 후의 열이력에 의해 최종적으로 당해 (N, C, F)층을 대기로부터 보호할 수 있는 Cu-Si 확산층으로 변화될 수 있는 반도체층과, TFT용 기판 상에 직접 형성되는 반도체층을 구별하기 위해, 전자의 보호층으로서 작용할 수 있는 반도체층을「제2 반도체층」이라 하고, 후자의 반도체층을「제1 반도체층」이라 하는 경우가 있다.
(본 발명의 제1 실시 형태)
본 발명에 관한 TFT의 제1 실시 형태를 도 1a에 도시한다. 도 1a는, TFT용 기판 상에 제1 반도체층을 갖고, 그 위에 직접, (N, C, F)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접, Cu계 합금층이 형성된 구조를 갖고 있다. 도 1a의 구조는, (N, C, F)층을 형성한 후, 제2 반도체층, 계속해서 Cu계 합금층을 형성하고, 그 후에 약 150℃ 이상의 열이력을 가함으로써 얻어지고, 예를 들어 후기하는 제1 실시예의 방법에 의해 얻어진다.
제1 실시 형태에 있어서, 배선 구조를 구성하는 (N, C, F)층은, 질소, 탄소 및 불소 중 어느 하나의 원소를 함유하고 있다. 이 (N, C, F)층은, 반도체층의 표면 전체를 거의 덮도록 형성되어 있으므로, Cu계 합금과 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산을 방지하기 위한 배리어로서 유효하게 작용한다. 바람직하게는 질소 함유층이다. 상세하게는, 상기 층을 구성하는 질소, 탄소, 불소는 반도체층의 Si와 결합되고, Si 질화물, Si 탄화물, Si 불화물을 주로 함유하고 있다. 이들 이외에, 산소를 함유하는 Si의 산 질화물의 화합물도 포함될 수 있다. Si의 산 질화물 등은, 예를 들어 질소 함유층의 형성 과정 등에서 불가피하게 도입되는 산소(O)와 결합하여 얻어진다.
여기서, (N, C, F)층에 포함되는 질소 원자, 탄소 원자, 불소 원자의 면 밀도의 합계는, 반도체층 재료(대표적으로는, Si)의 유효 본드의 면 밀도와 동일하거나, 상기 유효 본드의 면 밀도보다도 높은 면 밀도를 갖고 있는 것이 바람직하다. 특허 문헌 9 및 관련 기술에 있어서 상세하게 서술한 바와 같이, 금속 배선 재료와 반도체 재료의 상호 확산을 방지하기 위해서는, 반도체층의 표면을 질소 함유층 등의 (N, C, F)층으로 덮을 필요가 있다. 이 경우, 반도체층 표면에 존재하는 미결합수(未結合手)(댕글링 본드)는, 상기 층을 구성하는 각 원소와 결합되어 있는 것이 바람직하다. 「유효 본드」라 함은, 질소 원자, 탄소 원자 또는 불소 원자의 입체 장해도 고려한 후, 반도체층 표면에 배치할 수 있는 결합수를 의미하고, 「유효 본드의 면 밀도」라 함은, 반도체층의 표면 전체를 (N, C, F)층으로 덮었을 때의 면 밀도를 의미한다. 유효 본드의 면 밀도는, 반도체 재료의 종류 등에 따라 다르지만, 예를 들어 실리콘의 경우, 결정의 면 방위에 따라서도 약간 다르지만, 대략 1014㎝-2 내지 2×1016㎝-2의 범위 내에 있다.
구체적으로는, 예를 들어 질소 함유층이 Si 질화물을 주로 함유하고 있는 경우 및 Si 질화물을 주로 함유하고, Si의 산 질화물을 더 함유하고 있는 경우 중 어느 것에 있어서도, 질소 함유층의 질소는, 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(N1)를 갖고 있는 것이 바람직하다. 원하는 TFT 특성 등을 확보하기 위해서는, 질소 함유층의 질소의 면 밀도의 하한은, 2×1014㎝-2가 보다 바람직하고, 4×1014㎝-2가 보다 더 바람직하다. 마찬가지로 탄소 함유층의 탄소는, 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(C1)를 갖고 있는 것이 바람직하고, 2×1014㎝-2 이상이 보다 바람직하고, 4×1014㎝-2 이상이 보다 더 바람직하다. 또한, 불소 함유층의 불소도 상기와 마찬가지로, 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(F1)를 갖고 있는 것이 바람직하고, 2×1014㎝-2 이상이 보다 바람직하고, 4×1014㎝-2 이상이 보다 더 바람직하다.
(N, C, F)층은, Si-N 결합, Si-C 결합, Si-F 결합을 포함하는 층을 적어도 1층 이상 갖고 있으면 좋다. 여기서, Si-N 결합의 Si와 N의 거리(원자 간격)는 약 0.18㎚이고, 질소 함유층은 실질적으로는 0.2㎚ 이상이 바람직하고, 0.3㎚ 이상이 보다 바람직하다. 단, 질소 함유층의 질소의 면 밀도(N1)가 지나치게 높아지면, 질소 함유층에 포함되는 절연성의 Si 질화물도 많아지고, 전기 저항이 상승하여, TFT 성능이 열화된다. 질소 함유층의 질소의 면 밀도의 상한은, 1×1016㎝-2인 것이 보다 바람직하다. 동일한 관점에서, Si-C 결합의 Si와 C의 거리(원자 간격)는 약 0.19㎚이고, 탄소 함유층은 실질적으로는 0.2mm 이상이 바람직하고, 0.3㎚ 이상이 보다 바람직하다. 또한, 탄소 함유층의 탄소의 면 밀도의 상한은, 1×1016㎝-2인 것이 보다 바람직하다. 동일한 관점에서, Si-F 결합의 Si와 F의 거리(원자 간격)는 약 0.16㎚이고, 불소 함유층은 실질적으로는 0.18㎚ 이상이 바람직하고, 0.25㎚ 이상이 보다 바람직하다. 또한, 불소 함유층의 불소의 면 밀도의 상한은, 1×1016㎝-2인 것이 보다 바람직하다.
또한, (N, C, F)층이, Si의 산 질화물 등과 같이 산소 함유 화합물을 포함하는 경우(예를 들어, Si 질화물 외에 Si의 산화물을 더 함유하고 있는 경우), 상기 층을 구성하는 각 원소의 면 밀도의 합계는 상기 요건을 만족시키고 있는 동시에, 각 원소의 면 밀도(N1, C1, F1)와 산소의 면 밀도(O1)의 비의 합계(N1＋C1＋F1)/O1은 1.0 이상인 것이 바람직하고, 이에 의해 TFT 특성이 한층 높아진다. Si의 질화물 등의 질소 함유 화합물이나, Si의 산 질화물 등의 산소 함유 화합물은, 본래 절연물이지만, (N, C, F)층의 두께는, 후기하는 바와 같이, 대략 0.18㎚ 이상 5㎚ 이하로 극히 얇기 때문에, 전기 저항을 낮게 억제할 수 있다.
본 발명자의 실험 결과에 따르면, TFT 특성은 (N1＋C1＋F1)/O1의 비에 의해 영향을 받고, 보다 우수한 TFT 특성을 얻기 위해서는, (N1＋C1＋F1/O1)의 비를 1.0 이상으로 크게 하면 좋은 것이 판명되었다. (N1＋C1＋F1)/O1의 비가 커지면, (N, C, F)층 중의 저항 성분이 적어지므로, 양호한 트랜지스터 특성이 얻어진다고 생각할 수 있다. (N1＋C1＋F1)/O1의 비는 클수록 좋고, 예를 들어 1.05 이상인 것이 보다 바람직하고, 1.1 이상인 것이 더욱 바람직하다.
(N1＋C1＋F1)/O1의 비는, 예를 들어 플라즈마 질화법을 사용하여 질소 함유층을 형성하는 데 있어서, 플라즈마의 가스 압력이나 가스 조성, 처리 온도 등의 플라즈마 발생 조건을 적절하게 제어함으로써 조절할 수 있다.
전술한 (N, C, F)층의 질소의 면 밀도(N1), 탄소의 면 밀도(C1), 불소의 면 밀도(F1), 산소의 면 밀도(O1)는, 예를 들어 RBS(Rutherford Backscattering Spectrometry, 러더퍼드 후방 산란 분광)법을 사용하여 산출할 수 있다.
(N, C, F)층의 두께는, 대략 0.18㎚ 이상 5㎚ 이하의 범위 내인 것이 바람직하다. 전술한 바와 같이, (N, C, F)층은 Cu계 합금층과 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산을 방지하기 위한 배리어층으로서 유용하지만, (N, C, F)층은 절연체로 되기 쉽기 때문에, 지나치게 두꺼워지면 전기 저항이 극도로 높아지는 것 외에, TFT 성능이 열화된다. (N, C, F)층의 두께를 상기 범위 내로 제어함으로써, (N, C, F)층의 형성에 의한 전기 저항의 상승을, TFT 성능에 악영향을 미치지 않는 범위 내로 억제된다. (N, C, F)층의 두께는, 대략 3㎚ 이하인 것이 보다 바람직하고, 2㎚ 이하가 더욱 바람직하고, 1㎚ 이하인 것이 보다 더 바람직하다. (N, C, F)층의 두께는, 다양한 물리 분석 방법에 의해 구할 수 있고, 예를 들어 전술한 RBS법 외에, XPS(X선 광전자 분광 분석)법, SIMS(2차 이온 질량 분석)법, GD-OES(고주파 글로 방전 발광 분광 분석)법 등을 이용할 수 있다.
(N, C, F)층을 구성하는 각 원소의 원자수와 Si 원자수의 비의 최대치는, 0.5 이상 1.5 이하의 범위 내인 것이 바람직하다. 이에 의해, TFT 특성을 열화시키는 일 없이, (N, C, F)층에 의한 배리어 작용을 유효하게 발휘시킬 수 있다. 상기한 비의 최대치는, 0.6 이상인 것이 보다 바람직하고, 0.7 이상인 것이 더욱 바람직하다. 상기한 비는, 예를 들어 플라즈마 조사 시간을 대략 5초간 내지 10분간의 범위 내로 제어함으로써 조절할 수 있다. 상기한 비는, (N, C, F)층의 깊이 방향의 원소(N, C, F 및 Si)를 RBS법에 의해 분석함으로써 산출된다.
상기한 (N, C, F)층을 형성하기 위해서는, 반도체층을 형성한 후, 질소, 탄소, 불소 중 적어도 어느 한쪽을 반도체층 표면에 공급하면 된다. 구체적으로는, 이들 중 어느 하나를 함유하는 플라즈마를 이용하여 상기한 층을 형성할 수 있다. 혹은, 특허 문헌 9에 기재한 바와 같이, 질소 함유층을, 열질화법이나 아미노화법을 사용하여 형성해도 좋다. 열질화법이나 아미노화법의 상세는 특허 문헌 9를 참조하면 된다.
이하, 플라즈마를 이용하는 방법에 대해 상세하게 설명한다. 플라즈마는, 질소, 탄소, 불소 중 적어도 어느 하나를 함유하는 가스를 사용할 수 있다. 이용 가능한 가스로서는, N2, NH3, N2O, NO 등의 질소 함유 가스 ; NF3 등의 질소ㆍ불소 함유 가스 ; CO, CO2, 탄화수소계 가스(예를 들어, CH4, C2H4, C2H2 등) 등의 탄소 함유 가스 ; 탄화 불소계 가스(예를 들어 CF4, C4F8 등), CHF3 등의 탄소ㆍ불소 함유 가스 등을 들 수 있다. 이들 가스를 단독 또는 혼합 가스로서 이용할 수 있다.
또한, 상기한 가스를 함유하는 플라즈마원으로부터 질소, 탄소, 불소 중 적어도 어느 하나를 반도체층 표면에 공급하는 방법으로서는, 예를 들어 플라즈마원의 근방에 반도체층을 설치시켜 행하는 방법을 들 수 있다. 여기서, 플라즈마원과 반도체층의 거리는, 플라즈마종, 플라즈마 발생의 파워, 압력, 온도 등의 각종 파라미터에 따라서 적절하게 설정하면 되지만, 일반적으로는 플라즈마에 접촉한 상태로부터 수 ㎝ 내지 10㎝의 거리를 이용할 수 있다. 이러한 플라즈마 근방에서는, 높은 에너지를 가진 원자가 존재하고 있고, 이 고에너지에 의해 반도체층 표면에 질소, 탄소, 불소 등을 공급함으로써, 반도체 표면에 질화물, 탄화물, 불화물 등을 형성할 수 있다.
상기 방법 외에, 예를 들어 이온 주입법을 이용해도 좋다. 이 방법에 따르면, 전계에 의해 이온이 가속되어 장거리의 이동이 가능하기 때문에, 플라즈마원과 반도체층의 거리를 임의로 설정할 수 있다. 이 방법은, 전용의 이온 주입 장치를 사용함으로써 실현 가능하지만, 플라즈마 이온 주입법이 바람직하게 사용된다. 플라즈마 이온 주입법은, 플라즈마 근방에 설치된 반도체층에 부(負)의 고전압 펄스를 인가함으로써 이온 주입을 균일하게 행하는 기술이다.
(N, C, F)층을 형성하는 데 있어서는, 제조 공정의 간략화나 처리 시간의 단축화 등의 관점에서, 상기 층의 형성에 사용하는 장치나 챔버, 온도나 가스 조성을, 이하와 같이 제어하여 행하는 것이 바람직하다.
우선 장치는, 제조 공정의 간략화를 위해, 반도체층 형성 장치와 동일 장치로 행하는 것이 바람직하고, 동일 장치의 동일 챔버에서 행하는 것이 보다 바람직하다. 이에 의해, 장치 사이 혹은 장치 내에서, 처리 대상의 작업물이 필요 이상으로 이동할 필요가 없어진다. 온도에 관해서는, 반도체층의 성막 온도와 실질적으로 동일한 온도(약 ±10℃의 범위를 포함할 수 있음)에서 행하는 것이 바람직하고, 이에 의해 온도 변동에 수반되는 조절 시간을 생략할 수 있다.
또한, 가스 조성에 관해서는, (I) 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스(전술한 질소 함유 가스, 탄소 함유 가스, 불소 함유 가스 등)를 사용하여 (N, C, F)층을 형성해도 좋고, 또는 (II) 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스와, 반도체층 형성에 사용되는 원료 가스의 혼합 가스를 사용하여 (N, C, F)층을 형성해도 좋고, 또는 (III) 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스와, 환원성 가스의 혼합 가스를 사용하여 (N, C, F)층을 형성해도 좋다. 예를 들어, 질소 함유층을 형성하는 경우, 상기 (I)와 같이 적어도 질소를 함유하는 질소 함유 가스(N2, NH3, NF3 등)만을 사용하여 행해도 좋지만, 상기 (II)와 같이, 질소 함유 가스와, 반도체층 형성에 사용되는 원료 가스(SiH4)의 혼합 가스인 것이 바람직하다. 질소 함유 가스만을 사용하여 질소 함유층을 형성하면, 반도체층의 형성 후, 챔버 내를 퍼지하기 위해, 사용한 반도체층 형성용 가스를 모두 일단 배제할 필요가 있지만, 상기한 바와 같이 혼합 가스의 조건하에서 행하면, 가스를 배제할 필요는 없어지므로, 처리 시간을 단축할 수 있다.
상기 (II)에 있어서, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스(이하「(N, C, F) 가스」라 약칭함, 특히 질소 함유 가스)와, 반도체층 형성에 사용되는 원료 가스(이하「반도체 원료 가스」라 약칭함)의 유량비[(N, C, F) 가스/반도체 원료 가스]는, 바람직하게는 0.10 이상 15 이하로 제어하는 것이 바람직하고, 이에 의해 상기 처리 시간의 단축 효과가 유효하게 발휘되는 것 외에, 배리어층의 절연성이 상승하여, TFT 특성(온 전류ㆍ오프 전류)의 저하나 콘택트 저항의 상승을 방지할 수 있다. (N, C, F) 가스가 지나치게 적으면 Cu-Si의 상호 확산 방지 효과가 유효하게 발휘되지 않고, 반대로 (N, C, F) 가스가 지나치게 많으면 상기 박막층 내의 결합이 불안정해진다. [(N, C, F) 가스/반도체 원료 가스]의 보다 바람직한 유량비는, 0.3 이상 10 이하이고, 더욱 바람직한 유량비는 0.5 이상 7 이하이다.
혹은, 가스 조성은, 상기 (III)과 같이, 전술한 질소 함유 가스와, 환원성 원소 함유 가스의 혼합 가스인 것이 바람직하고, 이에 의해 반도체층의 산화가 한층 유효하게 억제된다. 환원성 원소로서는, 예를 들어 NH3이나 H2 등을 들 수 있다. 이 중, NH3은, 환원 작용을 가질 뿐만 아니라 질소 함유 가스로서도 작용하기 때문에, 단독으로 사용할 수도 있지만, H2와 혼합하여 사용할 수도 있다.
다음에, 본 발명에 사용되는 Cu계 합금막에 대해 설명한다. Cu계 합금막은, 예를 들어 스퍼터링법에 의해 형성하면 된다. 본 발명에서는, 단일의 스퍼터링 타깃 및 단일의 스퍼터링 가스를 사용하여 형성할 수 있다.
본 발명에 사용되는 Cu계 합금막의 종류는 특별히 한정되지 않고, TFT 특성 등의 전기적 특성에 악영향을 미치지 않는 한, 소스ㆍ드레인 배선 등의 배선 재료로서 통상 사용되는 순Cu막을 그대로 사용할 수 있다.
혹은, 관련 기술이 기재되어 있는 바와 같이, 배선 재료로서, Ni, Zn, Mg, Mn, Ir, Ge, Nb, Cr 및 희토류 원소로 이루어지는 군(그룹 X)으로부터 선택되는 적어도 1종의 원소를 함유하는 Cu-X 합금막을 사용해도 된다.
여기서, 그룹 X에 속하는 원소의 함유량은, 대략 0.01원자％ 이상 3원자％ 이하의 범위 내인 것이 바람직하다. 그룹 X에 속하는 원소의 함유량이 0.01원자％ 미만에서는, 원하는 효과가 얻어지지 않는다. 한편, 3원자％를 초과하면, Cu-X 합금 박막의 전기 저항률이 극단적으로 높아져 화소의 응답 속도가 느려지고, 소비 전력이 증대되어 디스플레이로서의 품위가 저하되어, 실용에 이용할 수 없게 된다. 그룹 X에 속하는 원소의 함유량은, 0.05원자％ 이상 2.0원자％ 이하인 것이 바람직하다.
상기 Cu계 합금막의 두께는, 필요로 하는 TFT 특성 등에 따라서 적절하게 조정할 수 있지만, 대략 10㎚ 내지 1㎛인 것이 바람직하고, 보다 바람직하게는 30㎚ 내지 800㎚, 더욱 바람직하게는 50㎚ 내지 600㎚이다.
또한, Cu-Si 확산층의 두께도, 상기와 마찬가지로, 필요로 하는 TFT 특성 등에 따라서 적절하게 조정할 수 있지만, 대략 0.2㎚ 이상 200㎚ 이하의 범위 내인 것이 바람직하고, 보다 바람직하게는 1㎚ 이상 50㎚ 이하의 범위 내이다. 상세하게는, Cu-Si 원자 1층분에 상당하는 두께(약 0.2㎚ 정도)보다도 두꺼우면 좋고, TFT 제조의 관점에서는 가능한 한 얇은 쪽이 좋다고 하는 취지에 기초하여, 상한을 약 200㎚ 정도로 하였다.
본 발명에 사용되는 반도체층은, 아몰퍼스 실리콘 또는 다결정 실리콘인 것이 바람직하다. 또한, 반도체층이 P, As, Sb, B 등과 같은 반도체 분야에서 범용되고 있는 불순물(도펀트)을 포함하고 있는 경우에는, 그 원자 농도는, 합계 1019㎝-3 이상이 바람직하고, 이에 의해 콘택트 저항을 보다 저감할 수 있다. 또한, 상기의 원자 농도가 약 1015㎝-3 이하이고 도펀트를 포함하지 않는 경우에 있어서도, 콘택트 저항을 크게 증가시키는 일 없이, 양호한 TFT 특성을 얻을 수 있다. 이 경우는, 도핑 가스를 사용하지 않으므로, 비용이나 제조 공정을 생략할 수 있는 등의 장점을 얻을 수 있다.
상기 반도체층의 바람직한 두께는, 실리콘 원자층에 거의 상당하는 0.2㎚ 내지 1㎛이다. 보다 바람직한 반도체층의 두께는, 0.5㎚ 내지 500㎚이고, 더욱 바람직하게는 1㎚ 내지 300㎚이다.
이상, 도 1a의 실시 형태에 대해 상세하게 서술하였다.
또한, 도 1a의 실시 형태는, TFT용 기판 상에 형성되는 제1 반도체층의 구성에 의해 도 1b 및 도 1c의 양쪽을 포함할 수 있다. 이 중 도 1b에 있어서의 제1 반도체층은, 기판측으로부터 차례로, P, As, Sb, B 등의 불순물을 함유하지 않는 언도프트 아몰퍼스 실리콘막(a-Si-H)과, 상기한 불순물을 함유하는 도핑한 저저항의 아몰퍼스 실리콘막(n＋a-Si-H)으로 구성되어 있고, 예를 들어 후기하는 제1 실시예의 방법에 의해 얻어진다. 한편, 도 1c에 있어서의 제1 반도체층은, 저저항 아몰퍼스 실리콘막(n＋a-Si-H)을 포함하지 않고, 언도프트 아몰퍼스 실리콘막(a-Si-H)만으로 구성되어 있다. 도 1c와 같이, 저저항 아몰퍼스 실리콘막(n＋a-Si-H)을 갖지 않는 제1 반도체층 상에 직접, 질소 함유층, 제2 반도체층, Cu계 합금층을 순차 형성해도, 원하는 Cu-Si 확산층이 얻어지는 것을 실험에 의해 확인하고 있다(후기하는 실시예를 참조). 본 발명의 방법에 따르면, 인 등의 불순물을 도핑한 저저항의 아몰퍼스 실리콘막(n＋a-Si-H)을 일부러 형성하지 않아도 되는 점에서, 성막 공정을 보다 간략화할 수 있는 등의 이점이 있다.
또한, 도면에는 도시하고 있지 않지만, 질소 함유층 상에 형성되는 제2 반도체층은, 후기하는 제1 실시예에 나타내는 바와 같이, P 등의 불순물을 함유하는 저저항 아몰퍼스 실리콘막만으로 구성되고 있어도 좋고, 혹은 논도프트 아몰퍼스 실리콘막과 상기한 저저항 아몰퍼스 실리콘막으로 구성되어 있어도 좋고, 어떠한 형태도 포함할 수 있다. 저저항 아몰퍼스 실리콘막은, 예를 들어 SiH4, PH3을 원료로 한 플라즈마 CVD를 행함으로써 형성된다.
(본 발명의 제2 실시 형태)
본 발명에 관한 TFT의 제2 실시 형태는, 상술한 제1 실시 형태에 있어서의 2층의 적층 구조를 구성하는 질소 함유층과, TFT용 기판 사이에, 제1 반도체층, (N, C, F)층, 제1 반도체층을 갖고 있는 예이다. 상세하게는, 도 2에 도시하는 바와 같이, TFT용 기판 상에 제1 반도체층, (N, C, F)층, 제1 반도체층을 갖고, 그 위에 직접, (N, C, F)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접, Cu계 합금층이 형성된 구조를 갖고 있다. 도 2의 구조는, 예를 들어 후기하는 제2 실시예의 방법에 의해 얻어진다. 또한, 그 밖의 조건, 특성 등은, 상기 제1 실시 형태에 기재한 것과 동일하다.
(본 발명의 제3 실시 형태)
본 발명에 관한 MOSFET의 제3 실시 형태를 도 5에 도시한다. 도 5는, 단결정 Si 상에 직접, (N, C, F)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접, Cu계 합금층이 형성된 구조를 갖고 있다. 이러한 구조는 도 6에 도시하는 공정에 의해 형성된다. 즉, 이온 주입법 등에 의해 (N, C, F) 가스(바람직하게는, 질소)를 단결정 Si 기판 중에 타입한다. 이때, 주입된 (N, C, F) 가스(바람직하게는, 질소)는 일정 깊이[비정(飛程)이라 불림]를 중심으로 거의 가우스 분포의 깊이 방향 분포를 갖는다. 주입된 (N, C, F) 가스(바람직하게는, 질소)의 손상에 의해 Si의 일부는 아몰퍼스화된다. 다음에 Cu계 합금막을 스퍼터와 도금에 의해 성막하고, 그 후 어닐 등의 열처리를 실시함으로써 Cu계 합금막/Cu-Si 확산층/(N, C, F)층(바람직하게는, 질소 함유층)/단결정 Si의 구조가 형성된다. 또한, 그 밖의 조건, 특성 등은, 상기 제1 실시 형태에 기재한 것과 동일하다.
(본 발명의 제4 실시 형태)
본 발명에 관한 MOSFET의 제4 실시 형태를 도 1c에 도시한다. 도 1c는 상술한 제1 실시 형태에 있어서의 2층의 적층 구조를 구성하는 질소 함유층과, TFT 기판 사이에 제1 반도체층, (N, C, F)층, 제1 반도체층을 갖고 있는 예이다. 상세하게는, 도 1c에 도시하는 바와 같이, TFT 기판 상에 제1 반도체층, (N, C, F)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접, Cu계 합금층이 형성된 구조를 갖고 있다. 제4 실시 형태에서는 제1 반도체층에는 불순물(P)을 도핑하지 않는다. 도 1c의 구조는, 예를 들어 후술하는 제1 실시예와 동일한 방법에 의해 얻어진다. 이때, 논도프 아몰퍼스 실리콘막을 형성한 후, 동일 챔버 내에서 연속해서 질소 가스만을 공급하여 플라즈마를 발생시키고, 상기 아몰퍼스 실리콘막의 방면에 질소 플라즈마로 30초간 처리하여, 질소 함유층을 형성하였다. 또한, 그 밖의 조건, 특성 등은 상기 제1 실시 형태에 기재한 것과 동일하다.
상기한 실시 형태는, 전술한 TFT의 제1 실시 형태와 동일 배선 구조를 갖고 있다. MOSFET의 실시 형태는 상기에 한정되지 않고, 예를 들어 전술한 TFT의 제1 내지 제2 실시 형태와 실질적으로 동일한 구조를 채용할 수 있다.
도 11의 각 공정도를 참조하면서, MOSFET(Metal-oxide-semiconductor field effect transistor)의 제조 방법을 설명한다. 여기서는, 단결정 p형 Si 기판 상에 국소 산화(LCOS : Local oxydation of Si)법에 의해 소자 분리 패턴의 형성을 행하고, 소자의 활성 영역(국소 산화되어 있지 않은 영역)에 MOSFET를 제작하는 프로세스를 설명한다. 이하에서는 폴리실리콘 및 (N, C, F) 가스로서 질소를 사용한 예를 설명하지만, 이것에 한정하는 취지는 아니다.
우선, 단결정 p형 Si 기판 상에 게이트 절연막을, 열산화 등에 의해 형성한다[도 11 (a)]. 계속해서, CVD 등에 의해, P 도프한 폴리실리콘을 성막한다[도 11의 (b)]. 그 후 리소그래피에 의해, 레지스트를 패터닝한다[도 11의 (c)]. 이 레지스트를 마스크로 하여 건식 에칭에 의해 폴리실리콘을 에칭한다[도 11의 (d)]. 계속해서 이온 주입법 등에 의해 As를 기판에 타입하고, 활성화 어닐을 실시함으로써 소스-드레인 영역을 형성한다[도 11의 (e)]. 다음에, 층간 절연막을 CVD등에 의해 성막한다[도 11의 (f)]. 리소그래피에 의해 패터닝하고[도 11의 (g)], 건식 에칭을 실시하면, 소스-드레인 영역에 금속 배선막(Cu계 합금막)을 접속시키기 위한 콘택트 홀이 형성된다[도 11의 (h)]. 계속해서, 전술한 도 6에 도시한 공정을 거쳐서 Cu계 합금막/Cu-Si 확산층/질소 함유층/단결정 Si의 구조가 형성된다. 즉, 이온 주입법 등에 의해 질소를 기판에 타입한다. 이때, 주입된 질소는 일정 깊이(비정이라 불림)를 중심으로, 거의 가우스 분포의 깊이 방향 분포를 갖는다. 주입된 질소의 손상에 의해 Si의 일부는 아몰퍼스화된다[도 11의 (i)]. 다음에, Cu계 합금막을 스퍼터와 도금에 의해 성막하고[도 11의 (j)], CMP(Chemical Mechanical Polish)를 행함으로써 배선 패턴으로 가공한다. 마지막으로 어닐을 행하면, Cu-Si 확산층을 갖는 MOSFET가 얻어진다[도 11의 (k)].
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이하의 실시예에 의해 제한되지 않고, 상기ㆍ하기의 취지에 적합한 범위에서 변경을 가하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
(1) 표 1에 나타내는 실험군에 대해
표 1에 나타내는, 제1 내지 제6 실시예, 제1 비교예 및 제1 종래예에서는, TFT 특성 등을 간이하게 측정하기 위해, 도 4의 각 공정도에 따라서 제작한 도 4의 TFT에 대해, 300℃에서 30분간의 어닐을 행하였다. 이 어닐 조건은, TFT 기판의 제조 공정에서, 열이력이 최대로 되는 Si 질화막(보호막)의 성막 공정의 가열 처리를 상정하여 설정된 것이다. 본 실시예에 제공한 TFT는, 현실의 TFT 기판과 같이 각종 성막 공정이 실시되어 완성된 것은 아니지만, 상기한 어닐을 행한 TFT는, 실제의 TFT 기판의 TFT 특성을 거의 반영하고 있다고 생각된다.
(제1 실시예)
제1 실시예는, 전술한 제1 실시 형태의 배선 구조(도 1a를 참조)를 갖는 실시예이며, 소스ㆍ드레인 전극을 구성하는 배선 재료로서 Cu-0.3원자％ Ni를 사용하였다.
도 4의 각 공정도를 참조하면서, 제1 실시예의 제조 방법을 설명한다.
우선, 유리 기판 상에 스퍼터링법으로 막 두께 200㎚ 정도의 Cu 합금 박막(Cu-0.3원자％ Ni)을 형성하였다(도 4의 a). 스퍼터링의 성막 온도는 실온으로 하였다. 이 Cu 합금 박막 상에 포토리소그래피에 의해 레지스트를 패터닝한(도 4의 b) 후, 레지스트를 마스크로 하여 Cu계 합금 박막을 에칭함으로써, 게이트 전극을 형성하였다(도 4의 c).
계속해서, 플라즈마 CVD법에 의해, 막 두께 약 200㎚의 질화실리콘막(SiN)을 형성하고, 게이트 절연막으로 하였다(도 4의 d). 플라즈마 CVD법의 성막 온도는 약 350℃로 하였다. 또한, 플라즈마 CVD법을 사용하여, 막 두께 약 200㎚의 논도프 아몰퍼스 실리콘막[α-Si(i)] 및 막 두께 약 40㎚의 불순물(P)을 도핑한 저저항 아몰퍼스 실리콘막[α-Si(n)]을 순차 성막하였다(도 4의 e, 도 4의 f). 이 저저항 아몰퍼스 실리콘막[α-Si(n)]은, SiH4, PH3을 원료로 한 플라즈마 CVD를 행함으로써 형성하였다. 플라즈마 CVD의 성막 온도는 320℃로 하였다.
계속해서, 동일한 플라즈마 CVD 장치의 동일 챔버 내에서, 질소 가스만을 공급하여 플라즈마를 발생시키고, 상기한 저저항 아몰퍼스 실리콘막의 표면을 질소 플라즈마로 30초간 처리하여, 질소 함유층을 형성하였다(도 4의 g). 이 플라즈마에 인가한 고주파(RF) 파워 밀도는 약 0.3W/㎠, 성막 온도는 320℃, 가스 압력은 67㎩로 하였다. 표면을 RBS법 및 XPS법으로 분석한 결과, 두께 약 5㎚의 질소 함유층이 형성되어 있는 것이 확인되었다.
그 후, CVD 장치로부터 취출하는 일 없이 연속해서, 불순물(P)을 도핑한 저저항의 아몰퍼스 실리콘막[α-Si(n)]을 다시 성막하였다. 이때, 저저항의 아몰퍼스 실리콘막의 막 두께는 약 10㎚로 하였다(도 4의 h).
계속해서, 그 위에 스퍼터링법을 사용하여 막 두께 약 300㎚의 Cu계 합금막(Cu-0.3원자％ Ni)을 성막하였다(도 4의 i). 스퍼터링의 성막 온도는 실온으로 하였다. 다음에, 포토리소그래피에 의해 레지스트를 패터닝한 후, 레지스트를 마스크로 하여 상기한 Cu계 합금막을 에칭함으로써, 도 4의 j에 도시하는 바와 같이 소스 전극과 드레인 전극을 형성하였다. 또한, 소스 전극과 드레인 전극을 마스크로 하여, 건식 에칭에 의해 저저항의 아몰퍼스 실리콘막[α-Si(n)]을 모두 제거하고(도 4의 k), 질소 함유층과 Cu계 합금막 사이에 Cu-Si 확산층을 갖는 TFT를 형성하였다(도 4의 l). Cu-Si 확산층의 두께는 약 10㎚였다.
(TFT 특성의 평가)
상기한 TFT를 사용하여, TFT의 드레인 전류-게이트 전압의 스위칭 특성을 조사하였다. 이것에 의해서도, Si와 Cu의 상호 확산을 간접적으로 평가할 수 있다. 여기서는, TFT의 스위칭의 오프시에 흐르는 누설 전류(게이트 전압에 부전압을 인가하였을 때의 드레인 전류치, 오프 전류)와, TFT의 스위칭의 온시에 흐르는 온 전류를 이하와 같이 하여 측정하였다.
게이트 길이(L) 10㎛, 게이트 폭(W) 100㎛, W/L의 비가 10인 TFT를 사용하여, 드레인 전류 및 게이트 전압을 측정하였다. 측정시의 드레인 전압은 10V로 하였다. 오프 전류는 게이트 전압(-3V)을 인가하였을 때의 전류라 정의하고, 온 전류는 게이트 전압이 20V로 될 때의 전압이라 정의하였다.
상세하게는, 제1 실시예의 TFT에 대해, 300℃에서 30분간의 어닐을 행한 후, 오프 전류 및 온 전류를 측정한 결과, 오프 전류는 3.7×10-13A, 온 전류는 1.6×10-6A였다. 비교를 위해, 종래예로서, 순Cu의 박막과 Mo의 배리어 메탈층으로 이루어지는 종래의 소스-드레인 전극을 사용하여 상기와 동일하게 하여 TFT를 제작하고, TFT 특성을 측정하였다. 그 결과, 제1 종래예의 오프 전류는 4.0×10-13A, 온 전류는 1.6×10-6A였다. 이들 결과를 표 1에 나타낸다.
이상의 결과로부터, 제1 실시예의 TFT는, 배리어 메탈층을 개재시킨 제1 종래예의 TFT와 동일한 정도의 우수한 TFT 특성이 얻어져 있고, 아몰퍼스 실리콘막과 Cu계 합금막 1의 상호 확산은 발생하지 않는 것이 확인되었다.
(Si와 Cu의 상호 확산의 평가)
어닐 후의 아몰퍼스 실리콘막과 Cu계 합금막의 계면을 단면 TEM 관찰(배율 30만배와 150만배)하여, Si과 Cu의 상호 확산의 거동을 평가하였다. 상기 계면의 단면 TEM 이미지를 도 7에 도시한다. 도 7에 도시하는 바와 같이, 300℃의 열처리에 의해 Cu는 그 아래에 존재하는 저저항 아몰퍼스 실리콘막 중까지 확산되어 Cu-Si 확산층을 형성하고, Cu계 합금막과의 사이에 명료한 계면층이 관찰되었다. 따라서, 제1 실시예에 따르면, 아몰퍼스 실리콘막 상에 질소 함유층과 Cu-Si 확산층으로 이루어지는 적층 구조가 형성되는 것이 확인되었다. 또한, EDX법으로 반정량 분석을 행한 결과, 저저항 아몰퍼스 실리콘막 중에는 Cu 원소는 거의 검출되지 않아, Cu의 확산은 저저항 아몰퍼스 실리콘막의 상층에서 저지되어 있는 것을 알 수 있었다.
(콘택트 저항의 측정)
Cu계 합금막과 반도체층(아몰퍼스 실리콘막)의 콘택트 저항을 조사하기 위해서, 도 8의 각 공정도에 따라서 TLM법(Transfer Length Method)에 의해 TLM 소자를 형성하였다.
우선, 도 8을 사용하여 TLM 소자의 제작 방법을 설명하고, 계속해서 도 9 및 도 10을 사용하여 TLM법의 측정 원리를 설명한다.
우선, 유리 기판 상에 플라즈마 CVD법에 의해, 막 두께 약 200㎚의 불순물(P)을 도핑한 저저항의 아몰퍼스 실리콘막 1을 막 두께 약 200㎚로 성막하였다. 계속해서, 동일한 플라즈마 CVD 장치 내에서, 질소 가스만을 공급하여 플라즈마를 발생시키고, 저저항 아몰퍼스 실리콘막 1의 표면을 질소 플라즈마로 30초간 처리하고, 질소 함유층을 형성하였다[도 8의 (a)]. 이 플라즈마에 인가한 RF 파워 밀도는 약 0.3W/㎠, 성막 온도는 320℃, 가스 압력은 67㎩로 하였다.
계속해서, CVD 장치로부터 취출하는 일 없이 연속해서, 다시 불순물(P)을 도핑한 저저항의 아몰퍼스 실리콘막 2를 성막하였다[도 8의 (a)]. 저저항의 아몰퍼스 실리콘막 2의 막 두께는 10㎚로 하였다. 그 위에 막 두께 약 300㎚의 Cu계 합금막(Cu-0.3원자％ Ni)을 성막하였다[도 8의 (b)]. 포토리소그래피에 의해 레지스트를 패터닝한 후[도 8의 (c)], 레지스트를 마스크로 하여 Cu계 합금막을 에칭함으로써, 도 8의 (d)에 도시하는 바와 같은 복수의 전극을 형성하였다. 여기서는, 각 전극간의 거리를 다양하게 변화시켰다. 또한, 다시 건식 에칭을 행하고, 포토리소그래피에 의해 레지스트를 패터닝하였다. 이때, 도 8의 (e)에 도시하는 바와 같이 모든 전극 패턴을 레지스트로 덮었다. 이것을 마스크로 하여 전극 패턴의 외주부의 저저항 아몰퍼스 실리콘막을 제거하였다[도 8의 (f)]. 마지막으로, 300℃에서 30분의 열처리를 실시하여, Cu-Si 확산층을 형성하였다[도 8의 (g)].
다음에, 도 9 및 도 10을 참조하면서, TLM법에 의한 콘택트 저항의 측정 원리를 설명한다. 도 10의 (a)는 전술한 도 8의 (g)의 배선 구조를 모식적으로 도시하는 단면도이고, 도 10의 (b)는 도 8의 (g)의 상면도이다. 도 10의 (a)에서는, Cu-Si 확산층은 생략하고 있다.
우선, 전술한 도 8의 (g)의 배선 구조에 있어서, 복수의 전극간에 있어서의 전류 전압 특성을 측정하고, 각 전극간의 저항치를 구하였다. 이와 같이 하여 얻어진 각 전극간의 저항치를 종축으로 하고, 전극간 거리(트랜스퍼 길이, L)를 횡축으로 하여 플롯하여, 도 9의 그래프를 얻었다. 도 9의 그래프에 있어서, y절편의 값은, 콘택트 저항 Rc의 2배의 값(2Rc)에, x절편의 값은, 실효적인 콘택트 길이(LT : transfer length, 트랜스퍼 길이)에 각각 상당한다. 이상으로부터, 콘택트 저항률 ρc는 하기 식으로 나타내어진다.
ρc＝Rc*LT*Z
상기 식 중, Z는 도 10의 (b)에 도시하는 바와 같이 전극 폭을 나타낸다.
이들 결과를 표 1에 나타낸다. 표 1로부터, 제1 실시예의 TFT는 양호한 콘택트 저항을 갖고 있는 것을 알 수 있다.
(반도체층과 Cu계 합금막의 계면의 원소 면 밀도의 측정)
제1 실시예에 대해, 질소 원자의 면 밀도(N1) 및 산소 원자의 면 밀도(O1)를, 고베 세이꼬오쇼제 고분해능 RBS 분석 장치「HRSB500」을 사용하여 측정하였다. 그 결과, 제1 실시예의 N 원자 면 밀도(N1)는 6.8×1015/㎠, O 원자 면 밀도(O1)는 검출 한계 이하로, 양호한 TFT 특성을 갖는 것이 확인되었다.
(제2 실시예)
제2 실시예는, 전술한 제2 실시 형태의 배선 구조(도 2를 참조)를 갖는 실시예이며, 소스ㆍ드레인 전극을 구성하는 배선 재료로서 제1 실시예와 동일한 Cu-0.3원자％ Ni를 사용하였다.
전술한 제1 실시예에 있어서, 도 4의 h의 저저항 아몰퍼스 실리콘막을 성막한 후, CVD 장치로부터 취출하는 일 없이 연속해서, 다시 질소 플라즈마로 30초간 처리하고, 불순물(P)을 도핑한 저저항의 아몰퍼스 실리콘막을 10㎚ 성막한 공정을 추가한 것 이외는, 제1 실시예와 동일하게 하여 제2 실시예의 TFT를 제작하였다.
이와 같이 하여 얻어진 제2 실시예의 TFT에 대해, 제1 실시예와 마찬가지로, 300℃에서 30분의 어닐을 실시하고, 어닐 후의 아몰퍼스 실리콘막과 Cu계 합금막의 계면의 단면 TEM 관찰 및 EDX 분석을 행하였다. 그 결과, Cu 원자는 아몰퍼스 실리콘막 중에는 거의 검출되지 않아, 제1 실시예와 마찬가지로, Cu의 확산은, 아몰퍼스 실리콘막의 상층에서 저지되어 있는 것을 알 수 있었다(도면에는 도시하지 않음).
또한, 제1 실시예와 동일하게 하여 제2 실시예의 오프 전류 및 온 전류를 측정한 결과, 오프 전류는 3.3×10-13A, 온 전류는 1.7×10-6A였다. 따라서, 제2 실시예의 TFT는, 제1 종래예의 TFT와 동등한 양호한 TFT 특성이 얻어지는 것을 알 수 있었다.
또한, 전술한 제1 실시예에 있어서, 저저항 아몰퍼스 실리콘막 10㎚를 성막한 후, 다시 질소 플라즈마 처리를 행하여, 저저항의 아몰퍼스 실리콘막 10㎚를 성막한 것 이외는 제1 실시예와 동일하게 하여 콘택트 저항을 측정하였다. 그 결과는 표 1에 나타내는 바와 같으며, 제2 실시예의 TFT는 양호한 콘택트 저항을 갖는 것이 확인되었다.
(제3 실시예)
제3 실시예는, 전술한 제4 실시 형태의 배선 구조(도 1c를 참조)를 갖는 실시예이며, 소스ㆍ드레인 전극을 구성하는 배선 재료로서 제1 실시예와 동일한 Cu-0.3원자％ Ni를 사용하였다.
전술한 제1 실시예에 있어서, 도 4의 e에 도시하는 논도프 아몰퍼스 실리콘막을 성막한 후, CVD 장치로부터 취출하는 일 없이 연속해서, 다시 질소 플라즈마로 30초간 처리한 것 이외는, 제1 실시예와 동일하게 하여 제3 실시예의 TFT를 제작하였다.
이와 같이 하여 얻어진 제3 실시예의 TFT에 대해, 제1 실시예와 마찬가지로, 300℃에서 30분의 어닐을 실시하고, 어닐 후의 논도프 아몰퍼스 실리콘과 Cu계 합금의 계면의 단면 TEM 관찰 및 EDX 분석을 행하였다. 그 결과, Cu 원자는 논도프 아몰퍼스 실리콘막에는 거의 검출되지 않아, 제1 실시예와 마찬가지로, Cu의 확산은, 논도프 아몰퍼스 실리콘막의 상층에서 저지되어 있는 것을 알 수 있었다(도면에는 도시하지 않음).
또한, 제1 실시예와 동일하게 하여 제3 실시예의 오프 전류 및 온 전류를 측정한 결과, 오프 전류는 4.2×10-13A, 온 전류는 1.6×10-6A였다(표 1을 참조). 따라서, 제3 실시예의 TFT는, 제1 종래예의 TFT와 동등한 양호한 TFT 특성이 얻어지는 것을 알 수 있었다.
또한, 제3 실시예의 콘택트 저항을 조사하기 위해, 전술한 제1 실시예에 있어서, 논도프 아몰퍼스 실리콘막 10㎚를 성막한 것 이외는 제1 실시예와 동일하게 하여 콘택트 저항을 측정하였다. 그 결과는 표 1에 나타내는 바와 같으며, 제3 실시예의 TFT는 양호한 콘택트 저항을 갖고 있는 것을 알 수 있었다.
(제4 실시예)
제4 실시예는, 전술한 제1 실시 형태의 배선 구조(도 1a를 참조)를 갖는 실시예이며, 전술한 제1 실시예에 있어서, 소스ㆍ드레인 전극을 구성하는 배선 재료로서 순Cu를 사용한 것 이외는, 제1 실시예와 동일하게 하여 제4 실시예의 TFT를 제작하였다.
이와 같이 하여 얻어진 제4 실시예의 TFT에 대해, 제1 실시예와 동일하게 하여 오프 전류 및 온 전류, 또한 콘택트 저항을 측정하였다. 이들 결과를 표 1에 나타낸다.
(제5 실시예)
제5 실시예는, 전술한 제1 실시 형태의 배선 구조(도 1a를 참조)를 갖는 실시예이며, 전술한 제1 실시예에 있어서, 소스ㆍ드레인 전극을 구성하는 배선 재료로서 Cu-0.1원자％ Ge를 사용한 것 이외는, 제1 실시예와 동일하게 하여 제5 실시예의 TFT를 제작하였다.
이와 같이 하여 얻어진 제5 실시예의 TFT에 대해, 제1 실시예와 동일하게 하여 오프 전류 및 온 전류, 또한 콘택트 저항을 측정하였다. 이들 결과를 표 1에 나타낸다.
(제6 실시예)
제6 실시예는, 전술한 제1 실시 형태의 배선 구조(도 1a를 참조)를 갖는 실시예이며, 전술한 제1 실시예에 있어서, 소스ㆍ드레인 전극을 구성하는 배선 재료로서 Cu-0.5원자％ Mn을 사용한 것 이외는, 제1 실시예와 동일하게 하여 제6 실시예의 TFT를 제작하였다.
이와 같이 하여 얻어진 제6 실시예의 TFT에 대해, 제1 실시예와 동일하게 하여 오프 전류 및 온 전류, 또한 콘택트 저항을 측정하였다. 이들 결과를 표 1에 나타낸다.
표 1로부터, 제4 내지 제6 실시예의 TFT는, 모두 제1 종래예의 TFT와 동등한 양호한 TFT 특성 및 콘택트 저항이 얻어지는 것을 알 수 있었다.
(제1 비교예)
제1 비교예는, 전술한 제1 실시 형태의 배선 구조(도 1a를 참조)에 있어서, 질소 함유층을 갖지 않는 비교예이며, 소스ㆍ드레인 전극을 구성하는 배선 재료로서, 제1 실시예와 동일한 Cu계 합금을 사용하였다. 상세하게는, 전술한 제1 실시예에 있어서, 질소 함유층을 형성하는 공정을 행하지 않은 것 이외는 제1 실시예와 동일하게 하여 제1 비교예의 TFT를 제작하였다.
이와 같이 하여 얻어진 제1 비교예의 TFT에 대해, 제1 실시예와 동일하게 하여 오프 전류 및 온 전류를 측정하였다. 이들 결과를 표 1에 나타낸다.
표 1로부터, 제1 비교예의 TFT는, 종래예에 비해, TFT 특성이 현저하게 저하되어 있어, TFT로서 기능하지 않는 것을 알 수 있었다.
또한, 제1 비교예의 TFT에 대해, 제1 실시예보다도 낮은 200℃의 온도에서 30분의 어닐을 실시하고, 어닐 후의 아몰퍼스 실리콘과 Cu계 합금의 계면의 단면 TEM 관찰 및 EDX 분석을 행하였다. 그 결과, 200℃의 저온 처리를 행하였음에도 불구하고 Cu계 합금막 중이나 아몰퍼스 실리콘막 중에 보이드가 관찰되어, 현저한 상호 확산이 발생된 것이 확인되었다(도면에는 도시하지 않음). 또한, EDX에 의한 반정량 분석으로부터도, 아몰퍼스 실리콘막 중으로의 Cu의 확산이나 Cu계 합금막 중으로의 Si의 확산이 확인되었다.
Figure pct00001
(2) 표 2에 나타내는 실험군에 대해
표 2에 나타내는 실험군(제7 내지 제18 실시예 및 제2 내지 제9 비교예)은 모두, 전술한 제1 실시 형태의 배선 구조(도 1a를 참조)를 갖는 예이다. 여기서는, 소스-드레인 전극을 구성하는 배선 재료로서, 표 2에 나타내는 순Cu(표 2의 No.6 내지 10) 또는 Cu 합금(표 2의 No.1 내지 5, No.11 내지 20)을 사용하였을 때의 각각에 대해, 질소 가스/반도체 원료 가스의 혼합 가스의 유량비를 표 2에 나타내는 범위에서 다양하게 변화시켜 질소 함유층을 형성하였을 때에 있어서의, TFT 특성 및 콘택트 저항에 미치는 영향을 조사하였다.
(제7 실시예)
제7 실시예는, 전술한 제1 실시예에 있어서, 질소 가스 대신에 질소 가스/반도체 원료 가스의 혼합 가스(유량비 0.3)를 사용하여 질소 함유층을 형성한 예이다.
우선, 제1 실시예와 동일하게 하여, 유리 기판 상에 Cu 합금 박막(Cu-0.3원자％ Ni)의 게이트 전극을 형성한 후, 질화실리콘막(SiN)의 게이트 절연막, 언도프 아몰퍼스 실리콘막[a-Si(i)] 및 불순물(P)을 도핑한 저저항 아몰퍼스 실리콘막[제1 저저항 a-Si(n)]을 순차 성막하였다.
계속해서, 동일한 플라즈마 CVD 장치의 동일 챔버 내에서, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:10sccm(질소 가스/반도체 원료 가스의 유량비＝0.3)을 공급하여 플라즈마를 10초간 발생시켜, 질소 함유층을 형성하였다. 표면을 RBS법 및 XPS법으로 분석한 결과, 두께 약 5㎚의 질소 함유층이 형성되어 있는 것이 확인되었다.
그 후, 제1 실시예와 동일하게 하여 불순물(P)을 도핑한 저저항의 아몰퍼스 실리콘막[제2 저저항 a-Si(n)]을 다시 10㎚ 성막하였다. 이후, 제1 실시예와 동일하게 하여, 질소 함유층과 Cu계 합금막 사이에 Cu-Si 확산층을 갖는 제7 실시예의 TFT를 제작하였다. 질소 함유층의 두께는 약 5㎚이고, Cu-Si 확산층의 두께는 약 10㎚였다.
(TFT 특성의 평가)
이와 같이 하여 얻어진 제7 실시예의 TFT에 대해, 제1 실시예와 동일하게 하여 제7 실시예의 오프 전류 및 온 전류를 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제7 실시예의 TFT는, 전술한 종래예의 TFT와 동등한 양호한 TFT 특성을 갖는 것을 알 수 있었다.
(콘택트 저항의 측정)
또한, 제7 실시예의 콘택트 저항을 조사하기 위해, 전술한 제1 실시예와 마찬가지로, TLM법에 의해 TLM 소자를 형성하여 조사하였다. 상세하게는, 제1 실시예에 있어서, 도 10에 도시하는 TLM 소자의 질소 함유층 형성 조건(조성 가스 및 가스의 유량비)을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:10sccm[질소 가스(10sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝0.3]으로 한 것 이외는, 제1 실시예와 동일하게 하여 콘택트 저항을 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제7 실시예의 TFT는 양호한 콘택트 저항을 갖는 것이 확인되었다.
(제8 실시예)
제8 실시예는, 전술한 제7 실시예에 있어서, 질소 가스/반도체 원료 가스의 유량비를 3.3으로 바꾼 예이다.
상세하게는, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:100sccm[질소 가스(100sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝3.3]으로 한 것 이외는, 제7 실시예와 동일하게 하여 제8 실시예의 TFT를 제작하였다. 질소 함유층의 두께는 제7 실시예와 마찬가지로, 약 5㎚였다.
이와 같이 하여 얻어진 제8 실시예의 TFT에 대해, 제7 실시예와 동일하게 하여, 300℃에서 30분의 어닐 처리 후의 아몰퍼스 실리콘막과 Cu계 합금막의 계면의 단면 TEM 관찰 및 EDX 분석을 행하여, Si와 Cu의 상호 확산을 평가하였다. 그 결과, Cu 원자는 아몰퍼스 실리콘막 중에는 거의 검출되지 않아, 제7 실시예와 마찬가지로, Cu의 확산은 아몰퍼스 실리콘막의 상층에서 저지되어 있는 것을 알 수 있었다. 또한, Cu-Si 확산층의 두께는 약 10㎚였다.
또한, 제7 실시예와 동일하게 하여 제8 실시예의 오프 전류 및 온 전류를 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제8 실시예의 TFT는, 종래예의 TFT와 동등한 양호한 TFT 특성을 갖는 것을 알 수 있었다.
또한, 제8 실시예의 콘택트 저항을 조사하기 위해, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:100sccm[질소 가스(100sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝3.3]으로 한 것 이외는, 제7 실시예와 동일하게 하여 콘택트 저항을 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제7 실시예의 TFT는 양호한 콘택트 저항을 갖는 것이 확인되었다.
(제9 실시예)
제9 실시예는, 전술한 제7 실시예에 있어서, 질소 가스/반도체 원료 가스의 유량비를 9.9로 바꾼 예이다.
상세하게는, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:300sccm[질소 가스(300sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝9.9]으로 한 것 이외는, 제7 실시예와 동일하게 하여 제9 실시예의 TFT를 제작하였다. 질소 함유층의 두께는 제7 실시예와 마찬가지로, 약 5㎚였다.
이와 같이 하여 얻어진 제9 실시예의 TFT에 대해, 제7 실시예와 동일하게 하여, 300℃에서 30분의 어닐 처리 후의 아몰퍼스 실리콘막과 Cu계 합금막의 계면의 단면 TEM 관찰 및 EDX 분석을 행하여, Cu와 Si의 상호 확산을 평가하였다. 그 결과, Cu 원자는 아몰퍼스 실리콘막 중에는 거의 검출되지 않아, 제7 실시예와 마찬가지로, Cu의 확산은, 아몰퍼스 실리콘막의 상층에서 저지되어 있는 것을 알 수 있었다. 또한, Cu-Si 확산층의 두께는 약 10㎚였다.
또한, 제7 실시예와 동일하게 하여 제9 실시예의 오프 전류 및 온 전류를 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제9 실시예의 TFT는, 종래예의 TFT와 동등한 양호한 특성을 갖는 것을 알 수 있었다.
또한, 제9 실시예의 콘택트 저항을 조사하기 위해, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:300sccm[질소 가스(300sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝9.9]으로 한 것 이외는, 제7 실시예와 동일하게 하여 콘택트 저항을 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제9 실시예의 TFT는 양호한 콘택트 저항을 갖는 것이 확인되었다.
(제2 비교예)
제2 비교예는, 전술한 제7 실시예에 있어서, 질소 가스/반도체 원료 가스의 유량비를 19.9로 바꾼 예이다.
상세하게는, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:600sccm[질소 가스(600sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝19.9]으로 한 것 이외는, 제7 실시예와 동일하게 하여 제2 비교예의 TFT를 제작하였다. 질소 함유층의 두께는, 약 5㎚였다.
이와 같이 하여 얻어진 제2 비교예의 TFT에 대해, 제7 실시예와 마찬가지로, 300℃에서 30분의 어닐 처리 후의 아몰퍼스 실리콘막과 Cu계 합금막의 계면의 단면 TEM 관찰 및 EDX 분석을 행하여, Cu와 Si의 상호 확산을 평가하였다. 그 결과, Cu 원자는 아몰퍼스 실리콘막 중에는 거의 검출되지 않아, 제7 실시예와 마찬가지로, Cu의 확산은, 아몰퍼스 실리콘막의 상층에서 저지되어 있는 것을 알 수 있었다. 또한, Cu-Si 확산층의 두께는 약 10㎚였다.
또한, 제7 실시예와 동일하게 하여 제2 비교예의 오프 전류 및 온 전류를 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제2 비교예의 TFT는, 종래예에 비해 TFT 특성이 현저하게 저하되어 있어, TFT로서 기능하지 않는 것을 알 수 있었다.
또한, 제2 비교예의 콘택트 저항을 조사하기 위해, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:30sccm, PH3:0.2sccm, N2:600sccm[질소 가스(600sccm)/반도체 원료 가스(30sccm＋0.2sccm)의 유량비＝19.9]으로 한 것 이외는, 제7 실시예와 동일하게 하여 콘택트 저항을 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 콘택트 저항이 상승하였다.
(제3 비교예)
제3 비교예는, 전술한 제7 실시예에 있어서, 질소 가스/반도체 원료 가스의 유량비를 0.07로 바꾼 예이다.
상세하게는, 전술한 제7 실시예에 있어서, 질소 함유층 형성 조건인 가스 유량을, 반도체층 형성 가스인 SiH4:150sccm, PH3:1sccm, N2:10sccm[질소 가스(10sccm)/반도체 원료 가스(150sccm＋1sccm)의 유량비＝0.07]으로 한 것 이외는, 제7 실시예와 동일하게 하여 제3 비교예의 TFT를 제작하였다. 질소 함유층의 두께는, 약 4㎚였다.
이와 같이 하여 얻어진 제3 비교예의 TFT에 대해, 제7 실시예와 마찬가지로, 300℃에서 30분의 어닐 처리 후의 아몰퍼스 실리콘막과 Cu계 합금막의 계면의 단면 TEM 관찰 및 EDX 분석을 행하여, Cu와 Si의 상호 확산을 평가하였다. 그 결과, Cu계 합금막 중이나 아몰퍼스 실리콘막 중에 보이드가 관찰되어, Cu와 Si의 현저한 상호 확산이 발생한 것이 확인되었다. 또한, EDX에 의한 반정량 분석으로부터도, 아몰퍼스 실리콘막 중으로의 Cu의 확산이나 Cu계 합금막으로의 Si의 확산이 확인되었다.
또한, 제7 실시예와 동일하게 하여 제3 비교예의 오프 전류 및 온 전류를 측정하였다. 그 결과는 표 2에 나타내는 바와 같으며, 제3 비교예의 TFT는, 종래예에 비해 TFT 특성이 현저하게 저하되어 있어, TFT로서 기능하지 않는 것을 알 수 있었다.
(제10 내지 제12 실시예 및 제4 내지 제5 비교예)
제10 내지 제12 실시예 및 제4 내지 제5 비교예는 각각, 전술한 제7 내지 제9 실시예 및 제2 내지 제3 비교예의 각각에 있어서, 소스-드레인 전극을 구성하는 배선 재료로서, Cu-0.3원자％ Ni 대신에 순Cu를 사용한 것 이외는, 각 예와 동일하게 하여 TFT를 제작한 예이다(표 2를 참조). 예를 들어 제10 실시예와 제7 실시예는, 배선 재료의 종류가 다른 것 이외는 동일 조건에서 제조한 예이며, 제4 비교예와 제2 비교예는, 배선 재료의 종류가 다른 것 이외는 동일 조건에서 제조한 예이다. 이들 TFT 특성 및 콘택트 저항의 결과를 표 2에 나타낸다.
표 2로부터, 본 발명의 요건을 충족시키는 제10 내지 제12 실시예는, 모두 양호한 TFT 특성 및 콘택트 저항이 얻어지는 것에 대해, 제4 내지 제5 비교예는 TFT 특성이 저하되었다.
(제13 내지 제15 실시예 및 제6 내지 제7 비교예)
제13 내지 제15 실시예 및 제6 내지 제7 비교예는 각각, 전술한 제7 내지 제9 실시예 및 제2 내지 제3 비교예의 각각에 있어서, 소스-드레인 전극을 구성하는 배선 재료로서, Cu-0.3원자％ Ni 대신에 Cu-0.5원자％ Mn을 사용한 것 이외는, 각 예와 동일하게 하여 TFT를 제작한 예이다(표 2를 참조). 예를 들어 제13 실시예와 제7 실시예는, 배선 재료의 종류가 다른 것 이외는 동일 조건에서 제조한 예이고, 제6 비교예와 제2 비교예는, 배선 재료의 종류가 다른 것 이외는 동일 조건에서 제조한 예이다. 이들 TFT 특성 및 콘택트 저항의 결과를 표 2에 나타낸다.
표 2로부터, 본 발명의 요건을 충족시키는 제13 내지 제15 실시예는, 모두 양호한 TFT 특성 및 콘택트 저항이 얻어지는 것에 대해, 제6 내지 제7 비교예는 TFT 특성이 저하되었다.
(제16 내지 제18 실시예 및 제8 내지 제9 비교예)
제16 내지 제18 실시예 및 제8 내지 제9 비교예는 각각, 전술한 제7 내지 제9 실시예 내지 제2 내지 제3 비교예의 각각에 있어서, 소스-드레인 전극을 구성하는 배선 재료로서, Cu-0.3원자％ Ni 대신에 Cu-0.1원자％ Ge를 사용한 것 이외는, 각 예와 동일하게 하여 TFT를 제작한 예이다(표 2를 참조). 예를 들어, 제16 실시예와 제7 실시예는, 배선 재료의 종류가 다른 것 이외는 동일 조건에서 제조한 예이고, 제8 비교예와 제2 비교예는, 배선 재료의 종류가 다른 것 이외는 동일 조건에서 제조한 예이다. 이들 TFT 특성 및 콘택트 저항의 결과를 표 2에 나타낸다.
표 2로부터, 본 발명의 요건을 충족시키는 제16 내지 제18 실시예는, 모두 양호한 TFT 특성 및 콘택트 저항이 얻어지는 것에 대해, 제8 내지 제9 비교예는 TFT 특성이 저하되었다.
Figure pct00002
또한, 상술한 실험군에서는 모두, 유리 기판의 바로 위에 Cu계 합금막을 형성하였지만, 유리 기판의 바로 위에 형성되는 배선막의 종류를 이것에 한정하는 취지는 아니다. 본 발명의 배선 구조는, 반도체층과 Cu계 합금막의 적층 구조에 특징 부분이 있는 것이며, 그 이외의 구조는, 본 발명의 작용을 손상시키지 않는 한, 특별히 한정되지 않기 때문이다. 따라서, 유리 기판의 바로 위에 형성되는 배선막으로서는, 상기한 바와 같이 Cu계 합금막을 사용해도 좋고, 혹은 예를 들어 순Al이나 Al 합금의 Al계 합금막을 사용해도 좋다.
본 발명을 상세하게 또한 특정한 실시 형태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하는 일 없이 다양한 변경이나 수정을 가할 수 있는 것은 당업자에게 있어서 명백하다.
본 발명은, 2008년 7월 3일 출원된 일본 특허 출원(일본 특허 출원 제2008-174616호), 2009년 3월 19일 출원된 일본 특허 출원(일본 특허 출원 제2009-068447호)에 기초하는 것이며, 그 내용은 여기에 참조로서 포함된다.
본 발명에 따르면, 순Cu 또는 Cu 합금의 Cu계 합금막을 반도체층과 직접 접촉하는 것이 가능한 다이렉트 콘택트 기술이며, TFT 특성이나, Cu계 합금막과 반도체층의 콘택트 저항이 우수할 뿐만 아니라, 생산성도 양호하여, 프로세스 마진이 더욱 확대된 기술을 제공할 수 있다. 구체적으로는, 각종 프로세스 조건의 편차(장치 성능의 편차, 불안정성, 예기치 않는 오염, 제어하기 어려운 오염 등)의 영향을 받기 어렵고, 또한 극단적으로 엄격한 조건 관리도 불필요하여, 프로세스 조건의 제약을 받기 어려운 기술을 제공할 수 있다.

Claims (11)

  1. 기판 상에 기판측으로부터 차례로, 반도체층과, 순Cu 또는 Cu 합금의 Cu계 합금막을 구비한 배선 구조이며,
    상기 반도체층과 상기 Cu계 합금막 사이에, 기판측으로부터 차례로,
    질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 또한 상기 (N, C, F)층에 포함되는 질소, 탄소 및 불소 중 적어도 1종의 원소는, 상기 반도체층에 포함되는 Si와 결합되어 있는, 배선 구조.
  2. 제1항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F)층, 반도체층 및 상기 Cu계 합금막을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  3. 제1항에 있어서, 상기 반도체층은, 아몰퍼스 실리콘 또는 다결정 실리콘을 포함하는, 배선 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 배선 구조를 구비한, 박막 트랜지스터 기판.
  5. 제4항에 기재된 박막 트랜지스터 기판을 구비한, 표시 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 표시 장치 또는 반도체 장치를 구성하는, 배선 구조.
  7. 제4항에 기재된 박막 트랜지스터 기판을 제조하는 방법이며,
    박막 트랜지스터의 반도체층 상에 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F)층을 형성하는 제1 공정과, 계속해서,
    반도체층을 형성하는 제2 공정을 이 순서로 포함하는, 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에 있어서, 상기 제1 공정은, 반도체층 형성 장치 중에서 처리하는, 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에 있어서, 상기 제1 공정과 상기 제2 공정은, 동일한 반도체층 형성용 챔버 내에서 연속해서 행해지는, 박막 트랜지스터 기판의 제조 방법.
  10. 제7항에 있어서, 상기 제1 공정은, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스에 의한 플라즈마 에칭에 의해 (N, C, F)층을 형성하는 공정을 포함하는, 박막 트랜지스터 기판의 제조 방법.
  11. 제7항에 있어서, 상기 제1 공정은, 질소, 탄소 및 불소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스와, 반도체층 형성에 사용되는 원료 가스의 혼합 가스에 의한 플라즈마 에칭에 의해 (N, C, F)층을 형성하는 공정을 포함하는, 박막 트랜지스터 기판의 제조 방법.
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