WO2009150886A1 - 酸化物薄膜トランジスタ、及びその製造方法 - Google Patents

酸化物薄膜トランジスタ、及びその製造方法 Download PDF

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WO2009150886A1
WO2009150886A1 PCT/JP2009/056551 JP2009056551W WO2009150886A1 WO 2009150886 A1 WO2009150886 A1 WO 2009150886A1 JP 2009056551 W JP2009056551 W JP 2009056551W WO 2009150886 A1 WO2009150886 A1 WO 2009150886A1
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WO
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insulating layer
thin film
film transistor
semiconductor layer
oxide semiconductor
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PCT/JP2009/056551
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English (en)
French (fr)
Inventor
飯島　竜太
徳子 美浦
Original Assignee
ブラザー工業株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to an oxide thin film transistor and a method for manufacturing the same.
  • an active drive circuit including a thin film transistor is embedded in each pixel of a flexible display such as an organic EL, a film liquid crystal, and electronic paper.
  • a Si-based semiconductor such as amorphous silicon or polycrystalline silicon is generally used.
  • the formation of the Si-based semiconductor layer requires a temperature of 200 ° C. or higher. Therefore, when a Si-based semiconductor is used as the semiconductor layer, there is a problem that it is difficult to form a flexible thin film transistor because a flexible polymer film having low heat resistance cannot be used as a base material. .
  • organic thin film transistors using organic semiconductor materials have been studied. Since the organic semiconductor layer can be formed at a low temperature, there is an advantage that it can be formed on a flexible polymer film having low heat resistance. However, organic semiconductor materials have a problem that they have extremely low carrier mobility and are vulnerable to deterioration over time.
  • an oxide thin film transistor using an oxide as a semiconductor layer has been developed. It is known that an oxide semiconductor layer can be formed at a low temperature and has high carrier mobility. In addition, some oxide semiconductors are transparent oxide semiconductors. If a transparent oxide semiconductor and a known transparent substrate material are selected as materials, a transparent thin film transistor can be formed, and the oxide semiconductor can be expected to have characteristics that have not existed in the past.
  • the insulating layer formed on the upper surface of the oxide semiconductor layer is generally formed by a vacuum process such as a sputtering method or a plasma CVD method.
  • a vacuum process such as a sputtering method or a plasma CVD method.
  • these methods have a problem that the apparatus becomes large and costs increase, and the process is complicated.
  • plasma ions generated from the apparatus in the forming process damage the oxide semiconductor layer and the like.
  • Patent Document 1 proposes an oxide thin film transistor that employs an organic polymer as a material for the gate insulating layer.
  • a polymer resin is used as the material of the gate insulating layer, and thus the gate insulating layer can be formed by a coating method.
  • the gate insulating layer can be formed without damaging the semiconductor layer.
  • the semiconductor device described in Patent Document 1 also has the following problems. First, since the organic polymer has a low insulating property of the material itself, the insulating property of the gate insulating layer formed of the organic polymer is also low. Further, since the gate insulating layer formed of the organic polymer has low hardness, the gate insulating layer is damaged when the gate electrode is formed on the upper surface of the gate insulating layer. As a result, the semiconductor device described in Patent Document 1 has a problem in that the gate leakage current increases as a result and the characteristics deteriorate.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide an oxide thin film transistor that can be manufactured without damaging the semiconductor layer and the gate insulating layer, and a method for manufacturing the same.
  • the insulating layer, the source electrode and the drain electrode that are provided on the upper surface of the insulating layer and spaced from each other, the upper surface of the insulating layer in the gap between the source electrode and the drain electrode,
  • An oxide semiconductor layer provided continuously on the upper surface and the upper surface of the drain electrode; an organic insulating layer provided on at least the upper surface of the oxide semiconductor layer; and an upper surface of the organic insulating layer.
  • An oxide thin film transistor comprising an inorganic insulating layer is provided.
  • the insulating layer, the oxide semiconductor layer formed on the upper surface of the insulating layer, and the upper surface of the oxide semiconductor layer are spaced apart from each other, and the upper surface of the oxide semiconductor layer and the insulating layer are respectively separated.
  • a source electrode and a drain electrode provided continuously on the upper surface of the layer; an organic insulating layer provided on at least the upper surface of the oxide semiconductor layer; and an inorganic insulating layer provided on the upper surface of the organic insulating layer;
  • An oxide thin film transistor is provided in which the inorganic insulating layer is formed by applying a solution in which a compound containing an inorganic element is dissolved to the upper surface of the organic insulating layer.
  • an insulating layer, a source electrode and a drain electrode formed on the upper surface of the insulating layer, and an oxide semiconductor formed on the upper surface of the insulating layer between the source electrode and the drain electrode A method of manufacturing an oxide thin film transistor comprising a layer and a gate electrode, the first step of forming a source electrode and a drain electrode spaced apart from each other on the upper surface of the insulating layer, and the source electrode and the drain electrode A second step of forming a continuous oxide semiconductor layer on the upper surface of the insulating layer, the upper surface of the source electrode, and the upper surface of the drain electrode, and an organic insulating layer at least on the upper surface of the oxide semiconductor layer.
  • a method for manufacturing an oxide thin film transistor comprising: a third step of forming an organic insulating layer; and a fourth step of forming an inorganic insulating layer on an upper surface of the organic insulating layer.
  • an insulating layer, a source electrode and a drain electrode formed on the upper surface of the insulating layer, and an oxide semiconductor formed on the upper surface of the insulating layer between the source electrode and the drain electrode A first step of forming an oxide semiconductor layer on the upper surface of the insulating layer; and a space between the upper surface of the oxide semiconductor layer; and A second step of forming a source electrode and a drain electrode continuous with the upper surface of the oxide semiconductor layer and the upper surface of the insulating layer, respectively, and a third step of forming an organic insulating layer at least on the upper surface of the oxide semiconductor layer.
  • Method of manufacturing an oxide thin film transistor is applied to the upper surface of the insulating layer.
  • an oxide thin film transistor manufactured by the method for manufacturing an oxide thin film transistor of the present disclosure is provided.
  • FIG. 3 is a flowchart showing manufacturing steps of the oxide thin film transistor 1 of Example 1.
  • 2 is a longitudinal sectional view of a state in which a source electrode 3 and a drain electrode 4 are formed on the upper surface of a substrate 2.
  • FIG. 4 is a longitudinal sectional view showing a state where an oxide semiconductor layer 9 is formed between a source electrode 3 and a drain electrode 4 shown in FIG. 3.
  • 2 is a longitudinal sectional view showing a state in which an organic insulating layer 51 is formed on the top surfaces of a substrate 2, a source electrode 3, a drain electrode 4, and an oxide semiconductor layer 9.
  • FIG. 2 is a longitudinal sectional view showing a state in which an inorganic insulating layer 52 is formed on the upper surface of an organic insulating layer 51.
  • 6 is a longitudinal sectional view of an oxide thin film transistor 1a of Comparative Example 1.
  • FIG. 6 is a longitudinal sectional view of an oxide thin film transistor 1b of Comparative Example 2.
  • FIG. 3 is a voltage-current characteristic of the oxide thin film transistor 1. This is a voltage-current characteristic of the oxide thin film transistor 1a.
  • 6 is a longitudinal sectional view of an oxide thin film transistor 11 of Example 2.
  • FIG. 6 is a flowchart showing manufacturing steps of the oxide thin film transistor 11 of Example 2. This is a voltage-current characteristic of the oxide thin film transistor 11.
  • FIG. 2 is a longitudinal sectional view showing a state in which a gate electrode 106 is formed on an upper surface of a substrate 102.
  • FIG. It is a longitudinal cross-sectional view of a state in which the gate insulating layer 110 according to the second embodiment is formed on the upper surface of the substrate 102 and the gate electrode 106.
  • FIG. 10 is a longitudinal sectional view of a state in which an oxide semiconductor layer 109 is formed between a source electrode 103 and a drain electrode 104. It is the longitudinal cross-sectional view of the state in which the organic insulating layer 151 was formed in the upper surface of the source electrode 103, the drain electrode 104, the oxide semiconductor layer 109, and the gate insulating layer 110 in 2nd Embodiment.
  • 2 is a longitudinal sectional view showing a state in which an inorganic insulating layer 152 is formed on the upper surface of an organic insulating layer 151.
  • FIG. It is a longitudinal cross-sectional view of a state in which a contact hole 111 penetrating the organic insulating layer 151 and the inorganic insulating layer 152 is formed.
  • 5 is a voltage-current characteristic of the oxide thin film transistor 100.
  • the oxide thin film transistor 1 of the first embodiment is a so-called “top gate type” oxide thin film transistor in which the gate electrode 6 is located above the source electrode 3 and the drain electrode 4.
  • the oxide thin film transistor 1 of the present embodiment is a top gate type
  • the gate insulating layer 5 is formed of two layers of an organic insulating layer 51 and an inorganic insulating layer 52
  • the inorganic insulating layer 52 is applied by a coating method. It is characterized by being formed by.
  • the lower side of the drawing (substrate 2 side) is the lower side
  • the upper side of the drawing is the upper side.
  • An oxide thin film transistor 1 illustrated in FIG. 1 includes a plate-like substrate 2.
  • a source electrode 3 and a drain electrode 4 are provided apart from each other on the upper surface of the substrate 2.
  • An oxide semiconductor layer 9 is continuously provided on the upper surface of the source electrode 3 and the drain electrode 4 and the upper surface of the substrate 2 sandwiched between the source electrode 3 and the drain electrode 4.
  • a gate insulating layer 5 is provided so as to cover the oxide semiconductor layer 9, the source electrode 3, the drain electrode 4, and the substrate 2.
  • the gate insulating layer 5 includes a lower organic insulating layer 51 that covers at least the oxide semiconductor layer 9, and an upper inorganic insulating layer 52 that covers the upper surface of the organic insulating layer 51.
  • a gate electrode 6 is provided on the upper surface of the inorganic insulating layer 52 at a position facing the oxide semiconductor layer 9.
  • the substrate 2 is a plate-like member having a flat surface.
  • Various materials are applicable as the material of the substrate 2, but when a conductive material is employed, an insulating film needs to be provided on the surface of the substrate 2.
  • a plastic substrate is used in addition to a glass substrate or a silicon substrate.
  • plastic is particularly used as the material of the substrate 2.
  • plastic materials include polyethersulfone (PES), polyethylene terephthalate (PET), polyimide (PI), polyethylene naphthalate (PEN), polyetherimide (PEI), polystyrene (PS), and polyvinyl chloride (PVC). ), Polyethylene (PE), polypropylene (PP) and the like.
  • a glass barrier film made of SiO 2 or SiNx is formed on the surface of the substrate 2.
  • a source electrode 3 and a drain electrode 4 are provided with a separation width of a predetermined channel length.
  • the material of the source electrode 3 and the drain electrode 4 is a single metal such as Au, Ag, Cu, Pd, Al, Mo, Cr, Ti, Ta, Ni, Pt, and W (tungsten), or at least one of the metals.
  • Conductive oxides such as indium tin oxide (ITO), polyimide (PI), polymethyl methacrylate (PMMA), polyparavinylphenol (PVP), polyethylenedioxythiophene (PEDOT) An applicable polymer is applicable.
  • An oxide semiconductor layer 9 is continuously provided on each upper surface of the source electrode 3 and the drain electrode 4 and on the upper surface of the substrate 2 sandwiched between the source electrode 3 and the drain electrode 4.
  • a known oxide semiconductor material is used as the material of the oxide semiconductor layer 9, and an oxide semiconductor material containing at least one element of In, Ga, and Zn is more preferably used.
  • Specific examples of the oxide semiconductor material containing at least one element of In, Ga, and Zn include ZnO, InGaZnO 4 , ZnInO, and In 2 O 3 .
  • the gate insulating layer 5 includes a lower organic insulating layer 51 that covers at least the oxide semiconductor layer 9, and an upper inorganic insulating layer 52 that covers the upper surface of the organic insulating layer 51.
  • the material of the organic insulating layer 51 is not particularly limited as long as it is an organic material having an insulating property.
  • the material of the organic insulating layer 51 is polyimide (PI), polyamide (PA), polyester (PE), polyvinylphenol (PVP), polyvinyl alcohol (PVA), polyvinyl acetate (PVAL), polymethacrylic acid.
  • Methyl PMMA
  • polyurethane PUR
  • polysulfone PSF
  • polyvinylidene fluoride PVDF
  • cyanoethyl pullulan epoxy resin, phenol resin, benzocyclobutene resin, acrylic resin, amorphous perfluoro resin (for example, Saipan Glass Top (registered trademark)) or a polymer alloy of the above resin or a copolymer resin can be used.
  • the upper surface of the organic insulating layer 51 is covered with an inorganic insulating layer 52.
  • an inorganic / organic composite material may be used, or a material composed only of inorganic components may be used.
  • the main component is an inorganic component.
  • An inorganic oxide etc. are mentioned as an inorganic component used as a main component.
  • the organic component serving as a subcomponent include polyimide (PI), polymethyl methacrylate (PMMA), and silicon resin.
  • a gate electrode 6 is provided at a position facing the oxide semiconductor layer 9.
  • the material of the gate electrode 6 can be the same as that of the source electrode 3 and the drain electrode 4 described above.
  • the manufacturing process of the oxide thin film transistor 1 includes a source / drain electrode formation step (S1) in which the source electrode 3 and the drain electrode 4 are formed on the upper surface of the substrate 2, and the source electrode 3 and the drain electrode 4 respectively.
  • a gate electrode forming step (S4) for forming a gate electrode 6 on the upper surface of the gate insulating layer 5.
  • the gate insulating layer forming step (S3) includes an organic insulating layer forming step (S31) for forming the organic insulating layer 51 so as to cover at least the upper surface of the oxide semiconductor layer 9, and an inorganic layer so as to cover the upper surface of the organic insulating layer 51. And an inorganic insulating layer forming step (S32) for forming the insulating layer 52.
  • the source / drain electrode forming step of S1 is performed.
  • the source electrode 3 and the drain electrode 4 are formed on the upper surface of the substrate 2 as shown in FIG.
  • the method for forming the source electrode 3 and the drain electrode 4 is not particularly limited. A method of removing an unnecessary portion by patterning after forming a thin film of a material for forming an electrode on the upper surface of the substrate 2 is generally used, but various methods can also be applied to a film forming method and a patterning method. .
  • a sputtering method, a vacuum deposition method, a CVD method, a plating method, or the like can be applied as the film forming method, and a photolithography method, a screen printing method, or the like can be applied as the patterning method.
  • the semiconductor layer forming step of S2 is performed.
  • the oxide semiconductor layer 9 is continuous with the upper surface of the substrate 2 between the source electrode 3 and the drain electrode 4 and the upper surface of the source electrode 3 and the drain electrode 4.
  • a method of forming the oxide semiconductor layer 9 is generally a method of removing unnecessary portions by patterning after forming a semiconductor thin film.
  • a sputtering method is suitable as the film forming method, but is not limited thereto.
  • As the patterning method a photolithography method, a screen printing method, or the like can be used.
  • the gate insulating layer forming step of S3 includes an organic insulating layer forming step (S31) in which the lower organic insulating layer 51 is formed and an inorganic insulating layer in which the upper inorganic insulating layer 52 is formed.
  • the source electrode 3, the drain electrode 4, the source electrode 3, and the drain electrode 4 among the upper surfaces of the oxide semiconductor layer 9 and the upper surface of the substrate 2 An organic insulating layer 51 is formed so as to cover a portion where the oxide semiconductor layer 9 is not provided.
  • the method for forming the organic insulating layer 51 is not particularly limited, but it is preferable from the viewpoint of cost to use a coating method. Various methods can be applied as the coating method, and specifically, spin coating method, slit coating method, dip coating method, spray method, roll coating method, curtain coating method, printing method, droplet discharge method, etc. Either can be used.
  • the inorganic insulating layer 52 is formed so as to cover the organic insulating layer 51 as shown in FIG.
  • the method for forming the inorganic insulating layer 52 is most preferably a coating method, but is not limited to the coating method.
  • a coating method in addition to a method using a perhydropolysilazane solution described later, a method using a solution in which an inorganic filler is dispersed in a polymer resin, or a sol-gel method can be used.
  • the gate electrode forming step of S4 is performed.
  • the gate electrode 6 is formed on the upper surface of the inorganic insulating layer 52 as shown in FIG.
  • the method for forming the gate electrode 6 is not particularly limited. A method of removing an unnecessary portion by patterning after forming a thin film of a material for forming the gate electrode 6 is generally used, but various methods can be applied to the film forming method and the patterning method. Specifically, a sputtering method, a vacuum deposition method, a CVD method, a plating method, or the like can be applied as the film forming method, and a photolithography method, a screen printing method, or the like can be applied as the patterning method.
  • the source / drain electrode formation step (S1) will be described.
  • the Ni thin film is formed on the upper surface of the substrate 2 after cleaning the substrate 2 made of glass. Then, by patterning the formed Ni thin film and removing unnecessary portions, the source electrode 3 and the drain electrode 4 are formed.
  • the Ni film is formed by a sputtering method. At this time, Ni is used as the target, and a DC sputtering apparatus is used as the apparatus.
  • a resist pattern is formed on the upper surface of the formed Ni film using a photolithography method, and then the Ni film is etched using an etching method. The unnecessary photoresist is removed by washing with acetone.
  • the source electrode 3 and the drain electrode 4 made of Ni can be formed on the upper surface of the substrate 2.
  • the formed source electrode 3 and drain electrode 4 had a thickness of 150 nm.
  • the semiconductor layer forming step (S2) will be described.
  • the oxide semiconductor layer 9 is formed on the upper surface of the substrate 2 between the source electrode 3 and the drain electrode 4, the upper surface of the source electrode 3, and the upper surface of the drain electrode 4. Form continuously.
  • the semiconductor layer forming step (S2) the upper surface of the source electrode 3, the upper surface of the drain electrode 4, and the upper surface of the substrate 2 shown in FIG. after forming the InGaZnO 4 film, by removing the unnecessary portion by patterning the InGaZnO 4 film, an oxide semiconductor layer 9 made of InGaZnO 4.
  • the InGaZnO 4 film is formed by sputtering, using InGaZnO 4 as a target and flowing a mixed gas of Ar and O 2 .
  • a resist pattern is formed by a photolithography method, and the InGaZnO 4 film is etched by an etching method using an organic acid-based ITO etchant. The unnecessary photoresist is removed by washing with acetone.
  • the oxide semiconductor layer 9 made of InGaZnO 4 is continuously formed on the upper surface of the substrate 2 between the source electrode 3 and the drain electrode 4, the upper surface of the source electrode 3, and the upper surface of the drain electrode 4. Can be made.
  • the thickness of the formed oxide semiconductor layer 9 was 30 nm.
  • the oxide semiconductor layer 9, the source electrode 3 of the upper surface of the oxide semiconductor layer 9, the source electrode 3, and the drain electrode 4 and the upper surface of the substrate 2 are formed. 3.
  • An organic insulating layer 51 is formed so as to cover a portion where the drain electrode 4 is not provided.
  • an organic insulating layer forming solution containing PVP is formed by spin coating on the upper surfaces of the oxide semiconductor layer 9, the source electrode 3, and the drain electrode 4 shown in FIG. 2 is applied so as to cover a portion where the oxide semiconductor layer 9, the source electrode 3, and the drain electrode 4 in the upper surface of 2 are not provided, and then heat treatment is performed.
  • the heat treatment is performed using a hot plate, heated at 70 ° C. for 10 minutes, then heated at 150 ° C. for 10 minutes, and finally heated at 200 ° C. for 30 minutes.
  • the thickness of the organic insulating layer 51 after the heat treatment was 700 nm.
  • the inorganic insulating layer 52 is formed so as to cover the upper surface of the organic insulating layer 51 as shown in FIG.
  • an inorganic insulating layer forming solution containing perhydropolysilazane is applied to the upper surface of the organic insulating layer 51 shown in FIG.
  • the inorganic insulating layer forming solution is prepared by dissolving perhydropolysilazane in a xylene solvent containing an amine catalyst.
  • the concentration of perhydropolysilazane in the inorganic insulating layer forming solution is 10 wt%.
  • the heat treatment is performed using a hot plate, heated at 70 ° C. for 10 minutes, then heated at 150 ° C. for 10 minutes, and finally heated at 200 ° C. for 30 minutes.
  • the thickness of the inorganic insulating layer 52 after the heat treatment was 250 nm.
  • Perhydropolysilazane is a kind of polysilazane having — (SiH 2 NH) — as a basic unit, and all side chains are hydroxyl groups. Since perhydropolysilazane is an inorganic polymer that is soluble in an organic solvent, it can be handled as a liquid material by being mixed with the organic solvent. Perhydropolysilazane has the property of reacting with water and oxygen by being baked in the atmosphere or in an atmosphere containing water vapor and converted into a SiO 2 film.
  • an SiO 2 film can be formed by a coating method.
  • the gate electrode formation step (S4) will be described.
  • the gate electrode 6 is formed on the surface of the inorganic insulating layer 52 and at a position facing the oxide semiconductor layer 9.
  • the Ni thin film is patterned to remove unnecessary portions, thereby forming the gate electrode 6 made of Ni.
  • the Ni film is formed by a sputtering method. At this time, Ni is used as the target, and a DC sputtering apparatus is used as the apparatus. After the Ni film is formed, a resist pattern is formed by photolithography, and the Ni film is etched by etching. The unnecessary photoresist is removed by washing with acetone.
  • the gate electrode 6 made of Ni can be formed on the upper surface of the inorganic insulating layer 52.
  • the formed gate electrode 6 had a thickness of 200 nm.
  • the oxide thin film transistor 1a of Comparative Example 1 shown in FIG. The oxide thin film transistor 1a is obtained by manufacturing the oxide thin film transistor 1 of Example 1 while omitting only the inorganic insulating layer forming step (S32).
  • the oxide thin film transistor 1b of Comparative Example 2 shown in FIG. 8 is the same as the oxide thin film transistor 1 of Example 1 except that the gate insulating layer 5 is composed of only one layer of the inorganic insulating layer 52. Moreover, the oxide thin film transistor 1b is obtained by omitting only the organic insulating layer forming step (S31) in the manufacturing process of the oxide thin film transistor 1 of Example 1.
  • the performance evaluation was performed by calculating the carrier mobility and the on / off ratio of the oxide thin film transistor.
  • the on / off ratio is a current ratio between an on state and an off state in the oxide thin film transistor. When a predetermined voltage is applied between the source electrode 3 and the drain electrode 4 to change the gate voltage, the current flowing between the source electrode 3 and the drain electrode 4 is measured, and from the obtained value, carrier mobility and The on / off ratio was calculated.
  • the carrier mobility is 5 cm 2 / Vs or more, and the on / off ratio is 10 8 or more.
  • the carrier mobility was 0.1 cm 2 / Vs or less and the on / off ratio was 10 2 or less.
  • the oxide thin film transistor 1b in which the gate insulating layer 5 is composed of only one layer of the inorganic insulating layer 52 did not show any switching characteristics.
  • the performance of the oxide thin film transistor 1 of Example 1 is about 50 times or more higher than that of the oxide thin film transistor 1a of Comparative Example 1, and the on / off ratio is 10 6 or more. It was confirmed. This is because, in the oxide thin film transistor 1a of Comparative Example 1 in which the organic insulating layer 51 is exposed on the upper surface, high-energy sputtered atoms are organically insulated in the sputtering step when the gate electrode 6 is formed on the upper surface of the organic insulating layer 51. This is probably because the layer 51 was damaged. As the sputtered atoms damage the organic insulating layer 51, the insulating performance of the organic insulating layer 51 is lowered.
  • the gate leakage current of the oxide thin film transistor 1a is increased due to the deterioration of the insulating performance of the organic insulating layer 51, and the carrier mobility and the on / off ratio are decreased.
  • the oxide thin film transistor 1 since the inorganic insulating layer 52 having high hardness is laminated on the upper surface of the organic insulating layer 51, it is presumed that the transistor performance was maintained with little damage due to the sputtered atoms. .
  • the oxide thin film transistor 1b of Comparative Example 2 did not show any switching characteristics. This is because, in the oxide thin film transistor 1b of Comparative Example 2 in which the oxide semiconductor layer 9 and the inorganic insulating layer 52 are in contact with each other, the precursor liquid of the inorganic insulating layer 52 and the like during the heat treatment when the inorganic insulating layer 52 is formed are It is presumed that the oxide semiconductor layer 9 was damaged. When InGaZnO 4 constituting the oxide semiconductor layer 9 is reduced by the influence of perhydropolysilazane, amine catalyst, or the like contained in the precursor liquid of the inorganic insulating layer 52, the oxide semiconductor layer 9 does not exhibit the characteristics as a semiconductor. .
  • the oxide thin film transistor 1b did not exhibit any switching characteristics due to the deterioration of the semiconductor characteristics of the oxide semiconductor layer 9.
  • the organic insulating layer 51 is stacked on the upper surface of the oxide semiconductor layer 9, and the oxide semiconductor layer 9 and the inorganic insulating layer 52 are not in contact with each other. Accordingly, it is presumed that the oxide semiconductor layer 9 is prevented from being damaged, the semiconductor characteristics of the oxide semiconductor layer 9 are maintained, and the transistor performance can be maintained.
  • the gate insulating layer 5 laminated on the upper surface of the oxide semiconductor layer 9 is composed of the lower organic insulating layer 51 made of an organic insulator and the inorganic insulator.
  • the upper inorganic insulating layer 52 is used. Since only the organic insulating layer 51 that can be formed without damaging the oxide semiconductor layer 9 is in contact with the upper surface of the oxide semiconductor layer 9, the oxide semiconductor layer 9 is not damaged without damaging the oxide semiconductor layer 9.
  • a gate insulating layer 5 can be formed on the upper surface of the semiconductor layer 9. Thereby, the semiconductor characteristics of the oxide semiconductor layer 9 can be maintained, and the oxide thin film transistor 1 having high characteristics can be formed.
  • the organic insulating layer 51 is not exposed to the outside.
  • the organic insulating layer 51 made of an organic polymer is known to be easily damaged by external factors.
  • the organic insulating layer 51 may be damaged by external factors. Absent. Thereby, it is possible to prevent deterioration of transistor characteristics due to damage to the organic insulating layer 51.
  • the organic insulating layer 51 is known to have low insulating characteristics, but by providing the inorganic insulating layer 52 having high insulating characteristics on the upper surface of the organic insulating layer 51, the insulating performance of the gate insulating layer 5 is improved. Can do. Thereby, a high-performance oxide thin film transistor 1 can be obtained.
  • the oxide semiconductor layer 9 is formed. Therefore, the oxide semiconductor layer 9 is not damaged when the source electrode 3 and the drain electrode 4 are formed.
  • the inorganic insulating layer 52 is formed by applying a precursor solution of the inorganic insulating layer 52 on the upper surface of the organic insulating layer 51. Therefore, the inorganic insulating layer 52 can be formed easily and inexpensively without using a large-scale apparatus. In addition, the inorganic insulating layer 52 can be formed without damaging the organic insulating layer 51 formed on the lower surface side.
  • the firing temperature during the heat treatment in the inorganic insulating layer forming step (S32) can be lowered.
  • a flexible plastic substrate having low heat resistance can be employed as the substrate, and in that case, an oxide thin film transistor having flexibility can be manufactured.
  • the inorganic insulating layer 52 is formed by a vacuum process or a sol-gel method, it can be formed with low energy.
  • the oxide thin film transistor 11 of Example 2 has the same configuration as that of the oxide thin film transistor 1 of Example 1 except that the oxide semiconductor layer 91 is formed before the source electrode 31 and the drain electrode 41. Therefore, only the stacking order of the oxide semiconductor layer 91, the source electrode 31, and the drain electrode 41 will be mainly described, and the other components will be denoted by the same reference numerals and description thereof will be omitted.
  • the cross-sectional structure of the oxide thin film transistor 11 of Example 2 will be described.
  • an oxide semiconductor layer 91 is formed on the upper surface of the substrate 2 as shown in FIG.
  • the source electrode 31 and the drain electrode 41 are provided continuously on the upper surface of the oxide semiconductor layer 91 and the upper surface of the substrate 2, respectively.
  • the organic insulating layer 51, the inorganic insulating layer 52, and the gate electrode 6 are stacked on the upper surface of the source electrode 31, the drain electrode 41, the oxide semiconductor layer 91, and the substrate 2. .
  • the material of each component of the oxide thin film transistor 11 is the same as that of the oxide thin film transistor 1 of the first embodiment.
  • a semiconductor layer forming step (S11) for forming the oxide semiconductor layer 91 on the upper surface of the substrate 2 is performed, and then the upper surface of the oxide semiconductor layer 91 is formed.
  • a source / drain electrode forming step (S12) for forming the source electrode 31 and the drain electrode 41 is performed. Thereafter, similarly to the manufacturing process of the oxide thin film transistor 1 of Example 1, the gate insulating layer forming process (S3) is performed, and the gate electrode forming process (S4) is performed.
  • the semiconductor layer forming step (S11) will be described.
  • the upper surface of the substrate 2 after forming the InGaZnO 4 film, by removing the unnecessary portion by patterning the InGaZnO 4 film, an oxide semiconductor formed of InGaZnO 4 on the upper surface of the substrate 2 Layer 91 is formed.
  • the InGaZnO 4 film is formed by a sputtering method, and InGaZnO 4 is used as a target and a mixed gas of Ar and O 2 is supplied.
  • a resist pattern is formed by photolithography, and the InGaZnO 4 film is etched by etching using an ITO etchant. The unnecessary photoresist is removed by washing with acetone.
  • the oxide semiconductor layer 91 made of InGaZnO 4 can be formed on the upper surface of the substrate 2.
  • the source / drain electrode formation step (S12) a resist pattern was formed on the upper surface of the substrate 2 on which the oxide semiconductor layer 91 was formed using a photolithography method, and then the resist pattern was formed by a sputtering method. A Ni film is formed on a portion of the upper surface of the oxide semiconductor layer 91 and the upper surface of the substrate 2 where the oxide semiconductor layer 91 is not provided.
  • the target at this time is a Ni target, and the apparatus is a DC sputtering apparatus.
  • the source electrode 31 and the drain electrode 41 can be formed. Since the gate insulating layer forming step (S3) and the gate electrode forming step (S4) are the same as those in the first embodiment, description thereof is omitted.
  • the carrier mobility is compared and examined based on FIG. 14, in the oxide thin film transistor 1 of Example 2, the carrier mobility is 5 cm 2 / Vs or more, and the on / off ratio is 10 6 or more. From the above results, it was confirmed that the oxide thin film transistor 11 of Example 2 had high carrier mobility and an on / off ratio, like the oxide thin film transistor 1 of Example 1.
  • the same effect as that of the oxide thin film transistor 1 of Example 1 is obtained. Furthermore, in the oxide thin film transistor 11 of Example 2, in order to form the source electrode 31 and the drain electrode 41 after forming the oxide semiconductor layer 91 first, in the semiconductor layer forming step (S11), the source electrode 31 and the drain electrode 41 are not damaged. When the oxide semiconductor layer 91 is formed after the source electrode 31 and the drain electrode 41 are formed, the source electrode 31 and the drain electrode 41 may be oxidized in the process of forming the oxide semiconductor layer 91. . If the surface of the source electrode 31 and the drain electrode 41 is oxidized, the resistance value of the electrode changes, and the performance of the transistor is degraded.
  • the oxide semiconductor layer 91 is formed after the source electrode 31 and the drain electrode 41 are formed, it is necessary to select a material that is not easily oxidized as the material of the source electrode 31 and the drain electrode 41.
  • the semiconductor layer formation step (S11) is performed before the source / drain electrode formation step (S12), the source electrode 31 and the drain electrode 41 are formed in the formation process of the oxide semiconductor layer 91. It is not oxidized. Therefore, the selection range when selecting the material of the source electrode 31 and the drain electrode 41 can be widened, and the material of the source electrode 31 and the drain electrode 41 can be selected according to the use of the oxide thin film transistor 11. .
  • the oxide thin film transistor 100 of the second embodiment is a so-called “bottom gate type” oxide thin film transistor in which the gate electrode 106 is located below the source electrode 103 and the drain electrode 104.
  • the oxide thin film transistor 100 according to the second embodiment is characterized in that the interlayer insulating layer 105 is formed of two layers of an organic insulating layer 151 and an inorganic insulating layer 152 in addition to being a bottom gate type.
  • the second embodiment is different from the first embodiment in that a contact hole 111 penetrating the interlayer insulating layer 105 is provided and a pixel electrode 112 is provided.
  • description of the same part as Example 1 of 1st Embodiment is abbreviate
  • An oxide thin film transistor 100 illustrated in FIG. 15 includes a plate-like substrate 102, and a gate electrode 106 is provided over the substrate 102.
  • a gate insulating layer 110 in the second embodiment is provided so as to cover the substrate 102 and the gate electrode 106.
  • a source electrode 103 and a drain electrode 104 are provided apart from each other on the upper surface of the gate insulating layer 110 in the second embodiment.
  • the oxide semiconductor layer 109 is continuously provided on the upper surface of the gate insulating layer 110, the upper surface of the source electrode 103, and the upper surface of the drain electrode 104 in the second embodiment between the source electrode 103 and the drain electrode 104. ing.
  • the upper surface of the oxide semiconductor layer 109, the upper surfaces of the source electrode 103 and the drain electrode 104, and the upper surface of the gate insulating layer 110 in the second embodiment are covered with an interlayer insulating layer 105.
  • the interlayer insulating layer 105 includes a lower organic insulating layer 151 and an upper inorganic insulating layer 152.
  • a pixel electrode 112 is provided on the upper surface of the interlayer insulating layer 105.
  • a contact hole 111 that penetrates the interlayer insulating layer 105 is provided between the pixel electrode 112 and the drain electrode 104.
  • the materials of the substrate 102, the source electrode 103, the drain electrode 104, the gate electrode 106, and the oxide semiconductor layer 109 are the substrate 2, the source electrode 3, the drain electrode 4, the gate electrode 6, and the oxide semiconductor layer of the first embodiment. It is the same as that of the material of 9.
  • the materials of the organic insulating layer 151 and the inorganic insulating layer 152 forming the interlayer insulating layer 105 are the same as those of the organic insulating layer 51 and the inorganic insulating layer 52 forming the gate insulating layer 5 in the first embodiment.
  • the gate insulating layer 110 in the second embodiment is composed of one layer and is formed of an insulating material.
  • an inorganic insulating material is employed as the insulating material, Al 2 O 3 , SiO 2 , SiN, TiO 2, or the like can be applied.
  • an organic insulating material is used as the insulating material, PI (polyimide), PMMA (polymethyl methacrylate), PVP (polyparavinylphenol), or the like is applicable.
  • a material of the gate insulating layer 110 in 2nd Embodiment it is more preferable to employ
  • the pixel electrode 112 is formed of ITO (indium tin oxide).
  • the manufacturing method of the oxide thin film transistor 100 includes a gate electrode forming step (S101), a gate insulating layer forming step (S102), a source / drain electrode forming step (S103), and a semiconductor layer forming step. (S104), an interlayer insulating layer forming step (S105), a contact hole forming step (S106), and a pixel electrode forming step (S107).
  • the interlayer insulating layer forming step (S105) includes an organic insulating layer forming step (S151) and an inorganic insulating layer forming step (S152).
  • a gate electrode formation step (S101) is performed.
  • the gate electrode 106 is formed on the upper surface of the substrate 102.
  • the gate electrode formation step (S101) first, the substrate 102 is washed, a Ni thin film is formed on the upper surface of the substrate 102, and then the Ni thin film is patterned to remove unnecessary portions, thereby removing the gate electrode 106 made of Ni. Form.
  • the Ni film is formed by a sputtering method. At this time, Ni is used as the target, and a DC sputtering apparatus is used as the apparatus.
  • a resist pattern is formed on the upper surface of the formed Ni film by photolithography, and the Ni film is etched by etching. Finally, the unnecessary photoresist is removed by washing with acetone.
  • the gate electrode 106 made of Ni can be formed on the upper surface of the substrate 102.
  • a gate insulating layer forming step is performed (S102).
  • a SiO 2 film is formed on the upper surface of the gate electrode 106 and the upper surface of the substrate 102 shown in FIG.
  • the SiO 2 film is formed by a sputtering method, and SiO 2 is used as a target while flowing a mixed gas of Ar and O 2 .
  • the gate insulating layer 110 of the second embodiment made of SiO 2 is formed on the upper surface of the gate electrode 106 and the portion of the upper surface of the substrate 102 where the gate electrode 106 is not provided.
  • a source / drain electrode formation step (S103) is performed.
  • an Ni thin film is formed on the upper surface of the gate insulating layer 110 in the second embodiment shown in FIG.
  • the source electrode 103 and the drain electrode 104 are formed. Since the formation conditions are the same as those of the gate electrode 106, description thereof is omitted.
  • a semiconductor layer forming step (S104) is performed.
  • the semiconductor layer forming step (S104) as shown in FIG. 20, between the source electrode 103 and the drain electrode 104, the upper surface of the gate insulating layer 110, the upper surface of the source electrode 103, and the upper surface of the drain electrode 104 in the second embodiment.
  • the oxide semiconductor layer 109 is continuously formed.
  • the semiconductor layer forming step (S104) first, the source electrode 103 and the drain electrode 104 out of the upper surface of the source electrode 103, the upper surface of the drain electrode 104, and the upper surface of the gate insulating layer 110 in the second embodiment shown in FIG.
  • An InGaZnO 4 film is formed so as to cover a portion where no is provided.
  • the InGaZnO 4 film is patterned to remove unnecessary portions, whereby the oxide semiconductor layer 109 made of InGaZnO 4 is formed.
  • the InGaZnO 4 film is formed by a sputtering method, and InGaZnO 4 is used as a target and a mixed gas of Ar and O 2 is supplied.
  • a resist pattern is formed using a photolithography method, and the InGaZnO 4 film is etched. Finally, the unnecessary photoresist is removed by washing with acetone.
  • an oxide made of InGaZnO 4 is formed on the upper surface of the gate insulating layer 110, the upper surface of the source electrode 103, and the upper surface of the drain electrode 104 between the source electrode 103 and the drain electrode 104 in the second embodiment.
  • the semiconductor layer 109 can be formed continuously.
  • the interlayer insulating layer forming step (S105) includes an organic insulating layer forming step (S151) for forming the lower organic insulating layer 151 and an inorganic insulating layer forming for forming the upper inorganic insulating layer 152. Step (S152).
  • the oxide is formed among the upper surfaces of the oxide semiconductor layer 109, the source electrode 103, the drain electrode 104, and the upper surface of the gate insulating layer 110 in the second embodiment.
  • An organic insulating layer 151 is formed so as to cover a portion where the semiconductor layer 109, the source electrode 103, and the drain electrode 104 are not provided.
  • a solution for forming an organic insulating layer containing PVP is formed by spin coating on each upper surface of the oxide semiconductor layer 109, the source electrode 103, and the drain electrode 104 shown in FIG.
  • the heat treatment is performed using a hot plate. The heat treatment is performed by heating at 70 ° C. for 10 minutes, then heating at 150 ° C. for 10 minutes, and finally heating at 200 ° C. for 30 minutes.
  • the inorganic insulating layer 152 is formed so as to cover the upper surface of the organic insulating layer 151.
  • an inorganic insulating layer forming solution containing perhydropolysilazane is applied to the upper surface of the organic insulating layer 151 shown in FIG. 21 by spin coating, and then heat treatment is performed.
  • the inorganic insulating layer forming solution is prepared by dissolving perhydropolysilazane in a xylene solvent containing an amine catalyst.
  • the concentration of perhydropolysilazane in the inorganic insulating layer forming solution is 10 wt%.
  • the heat treatment is performed using a hot plate, and is performed by heating at 70 ° C. for 10 minutes, then heating at 150 ° C. for 10 minutes, and finally heating at 200 ° C. for 30 minutes.
  • a contact hole forming step (S106) is performed.
  • the contact hole 111 penetrating the organic insulating layer 151 and the inorganic insulating layer 152 is formed.
  • a resist mask having openings at positions corresponding to the contact holes 111 is formed on the upper surface of the inorganic insulating layer 152 shown in FIG.
  • the inorganic insulating layer 152 and the organic insulating layer 151 are etched by a dry etching method.
  • the etching gas CHF 3 is used for the inorganic insulating layer 152, and oxygen is used for the organic insulating layer 151.
  • a pixel electrode forming step is performed (S107).
  • an ITO thin film is formed on the upper surface of the inorganic insulating layer 152, and then unnecessary portions are removed by patterning, whereby the pixel electrode 112 made of ITO is formed.
  • the ITO film is formed by a sputtering method. In this case, ITO is used as the target, and a DC sputtering apparatus is used as the apparatus. Thereafter, a resist pattern is formed and the ITO film is etched. Then, the unnecessary photoresist is removed by acetone cleaning.
  • the pixel electrode 112 can be formed as shown in FIG.
  • FIG. 24 shows voltage-current characteristics of the oxide thin film transistor 100.
  • the performance evaluation was performed by calculating the carrier mobility and the on / off ratio of the oxide thin film transistor from the experimental results shown in FIG.
  • the oxide thin film transistor 100 of the second embodiment when examined carrier mobility, the oxide thin film transistor 100 of the second embodiment, the carrier mobility of 5 cm 2 / Vs or more, on / off ratio was 10 7 or more. From the above results, it was confirmed that the oxide thin film transistor 100 of Example 2 had high carrier mobility and an on / off ratio, like the oxide thin film transistors 1 and 11 of the first embodiment.
  • the same effects as those of the first embodiment can be obtained. Furthermore, since the pixel electrode 112 is formed on the upper surface of the high-hardness inorganic insulating layer 152 and does not contact the organic insulating layer 151, the organic insulating layer 151 is not damaged in the process of forming the pixel electrode 112. Therefore, when the pixel electrode 112 is formed, the insulating characteristic of the interlayer insulating layer 105 including the organic insulating layer 151 and the inorganic insulating layer 152 is prevented from changing, and the performance of the oxide thin film transistor 100 is maintained. be able to.
  • the present disclosure is not limited to the embodiments described in detail, and various modifications may be made without departing from the scope of the present disclosure.
  • the materials, sizes, and shapes of the substrate, the gate electrode, the source electrode, the drain electrode, the gate insulating layer, and the oxide semiconductor layer included in the oxide thin film transistor are not limited to those in the embodiment and depart from the gist of the present disclosure. It can be appropriately changed within the range not to be.
  • the oxide semiconductor layer 109 is formed after the source electrode 103 and the drain electrode 104 are formed.
  • the oxide semiconductor layer 109 is formed.
  • the source electrode 103 and the drain electrode 104 may be formed after the layer 109 is formed. In this case, since the source electrode 103 and the drain electrode 104 are not oxidized in the formation process of the oxide semiconductor layer 109, the selection range when selecting the material of the source electrode 103 and the drain electrode 104 is increased. Can be spread.
  • the inorganic insulating layers 52 and 152 are formed by using a coating method, but the method for forming the inorganic insulating layer is not limited to the coating method.
  • the inorganic insulating layers 52 and 152 can be formed by a dry process such as a vacuum evaporation method.
  • the inorganic insulating layers 52 and 152 are composed only of inorganic components, but the inorganic insulating layers 52 and 152 may be composed of an inorganic / organic composite material.
  • the inorganic insulating layers 52 and 152 made of an inorganic / organic composite material can be formed by applying a solution in which an inorganic filler is dispersed in a polymer resin.
  • the inorganic insulating layers 52 and 152 are made of an inorganic / organic composite material
  • the inorganic insulating layers 52 and 152 can be flexible, and the occurrence of cracks can be suppressed. Further, the inorganic insulating layers 52 and 152 can be formed under a low temperature condition.
  • the oxide thin film transistor and the manufacturing method of the oxide thin film transistor of the present disclosure can be applied to a so-called bottom gate type or top gate type oxide thin film transistor and a manufacturing method thereof.

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Abstract

　酸化物半導体層（９）の上面にゲート絶縁層（５）を積層させる。ゲート絶縁層（５）を、有機絶縁体からなる下側の有機絶縁層（５１）と、無機絶縁体からなる上側の無機絶縁層（５２）とから構成した。酸化物半導体層（９）の上面には、酸化物半導体層（９）にダメージを与えることなく形成可能な有機絶縁層（５１）のみが接触する構成としたため、酸化物半導体層（９）にダメージを与えることなく、ゲート絶縁層（５）を形成させることができる。また、有機絶縁層（５１）の上面に、絶縁性の高い無機絶縁層（５２）が形成されているため、ゲート絶縁層（５）の絶縁性能を高めることができる。これにより、性能の良い酸化物薄膜トランジスタを、簡単、且つ安価に得ることができる。

Description

酸化物薄膜トランジスタ、及びその製造方法
　本発明は、酸化物薄膜トランジスタ、及びその製造方法に関する。
　従来、有機ＥＬ、フィルム液晶、電子ペーパ等のフレキシブルディスプレイの各画素には、薄膜トランジスタを備えたアクティブ駆動回路が埋め込まれている。薄膜トランジスタの半導体層の材質としては、一般に、アモルファスシリコンや多結晶シリコンといったＳｉ系半導体が用いられる。しかしながら、Ｓｉ系半導体層の形成には、２００℃以上の温度を必要とする。そのため、半導体層としてＳｉ系半導体を用いた場合には、耐熱性の低いフレキシブルなポリマーフィルムを基材として用いることができず、フレキシブルな薄膜トランジスタを形成させることが困難であるという問題点があった。
　また、近年、有機半導体材料を用いた有機薄膜トランジスタが研究されている。有機半導体層は、低温で形成が可能であるため、耐熱性の低いフレキシブルなポリマーフィルム上に形成させることが可能であるなどの利点がある。しかしながら、有機半導体材料はキャリア移動度が極めて低く、経時劣化に弱いという問題点があった。
　そこで、近年、半導体層として酸化物を用いる酸化物薄膜トランジスタの開発が行われている。酸化物半導体層は低温で製膜が可能であり、高いキャリア移動度をもつことが知られている。しかも、酸化物半導体のなかには、透明な酸化物半導体もある。透明酸化物半導体と、周知の透明基板材料などとを材料として選択すれば、透明な薄膜トランジスタが形成できるなど、酸化物半導体には、従来にはなかった特性が期待できる。
　ところで、酸化物半導体層の上面に形成される絶縁層は、スパッタリング法やプラズマＣＶＤ法のような真空プロセスにより形成されるのが一般的である。しかしながら、これらの方法は、装置が大掛かりとなってしまい、コストがかかってしまう上、工程が煩雑であるという問題点があった。その上、これらの方法で絶縁層が形成される場合には、形成過程で装置から発生するプラズマイオンが、酸化物半導体層などにダメージを与えてしまうという問題点があった。
　そこで、例えば、特許文献１では、ゲート絶縁層の材質として有機高分子を採用した酸化物薄膜トランジスタが提案されている。特許文献１に記載の半導体デバイス（本願における酸化物薄膜トランジスタ）では、ゲート絶縁層の材質として高分子樹脂を採用したため、ゲート絶縁層を塗布法によって形成することができる。これにより、半導体層にダメージを与えることなく、ゲート絶縁層を形成することができる。
特開２００７－１５８１４７号公報
　しかしながら、特許文献１に記載の半導体デバイスでも、以下の問題点があった。まず、有機高分子は、材料そのものの絶縁特性が低いため、有機高分子により形成されたゲート絶縁層の絶縁特性も低い。また、有機高分子により形成されたゲート絶縁層は、硬度が低いため、ゲート絶縁層上面にゲート電極が形成される際に、ダメージを受けてしまう。これらにより、特許文献１に記載の半導体デバイスでは、結果的にゲートリーク電流が増えてしまい、特性が悪くなってしまうという問題点があった。
　本発明は上述の課題を解決するためになされたものであり、半導体層およびゲート絶縁層にダメージを与えることなく製造可能な酸化物薄膜トランジスタ、およびその製造方法を提供することを目的とする。
　本開示によれば、絶縁層と、前記絶縁層上面に互いに離間して設けられているソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間隙の前記絶縁層上面、前記ソース電極の上面、及び前記ドレイン電極の上面に連続して設けられている酸化物半導体層と、少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、前記有機絶縁層の上面に設けられている無機絶縁層とを備えた酸化物薄膜トランジスタが提供される。
　また、本開示によれば、絶縁層と、前記絶縁層上面に形成されている酸化物半導体層と、前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続して設けられているソース電極及びドレイン電極と、少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、前記有機絶縁層の上面に設けられている無機絶縁層とを備え、前記無機絶縁層は、無機元素を有する化合物を溶解させた溶液を前記有機絶縁層の上面に塗布することにより形成される酸化物薄膜トランジスタが提供される。
　また、本開示によれば、絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、前記絶縁層上面に互いに離間してソース電極及びドレイン電極を形成させる第１の工程と、前記ソース電極と前記ドレイン電極との間隙の前記絶縁層の上面、前記ソース電極の上面、前記ドレイン電極の上面に、連続した酸化物半導体層を形成させる第２の工程と、少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第３の工程と、前記有機絶縁層の上面に無機絶縁層を形成させる第４の工程とを備えている酸化物薄膜トランジスタの製造方法が提供される。
　また、本開示によれば、絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、前記絶縁層上面に酸化物半導体層を形成させる第１の工程と、前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続しているソース電極及びドレイン電極を形成させる第２の工程と、少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第３の工程と、前記有機絶縁層の上面に無機絶縁層を形成させる第４の工程とを少なくとも備え、前記第４の工程は、無機元素を有する化合物を溶解させた溶液を、前記有機絶縁層の上面に塗布する酸化物薄膜トランジスタの製造方法が提供される。
　また、本開示によれば、本開示の酸化物薄膜トランジスタの製造方法によって製造される酸化物薄膜トランジスタが提供される。
第１実施形態の酸化物薄膜トランジスタ１の縦断面図である。 実施例１の酸化物薄膜トランジスタ１の製造工程を示すフローチャートである。 基板２の上面にソース電極３とドレイン電極４とが形成された状態の縦断面図である。 図３に示すソース電極３とドレイン電極４との間に酸化物半導体層９が形成された状態の縦断面図である。 基板２とソース電極３とドレイン電極４と酸化物半導体層９との上面に、有機絶縁層５１が形成された状態の縦断面図である。 有機絶縁層５１の上面に無機絶縁層５２が形成された状態の縦断面図である。 比較例１の酸化物薄膜トランジスタ１ａの縦断面図である。 比較例２の酸化物薄膜トランジスタ１ｂの縦断面図である。 酸化物薄膜トランジスタ１の電圧－電流特性である。 酸化物薄膜トランジスタ１ａの電圧－電流特性である。 酸化物薄膜トランジスタ１ｂの電圧－電流特性である。 実施例２の酸化物薄膜トランジスタ１１の縦断面図である。 実施例２の酸化物薄膜トランジスタ１１の製造工程を示すフローチャートである。 酸化物薄膜トランジスタ１１の電圧－電流特性である。 第２実施形態の酸化物薄膜トランジスタ１００の縦断面図である。 酸化物薄膜トランジスタ１００の製造工程を示すフローチャートである。 基板１０２の上面にゲート電極１０６が形成された状態の縦断面図である。 基板１０２、ゲート電極１０６の上面に、第２実施形態におけるゲート絶縁層１１０が形成された状態の縦断面図である。 第２実施形態におけるゲート絶縁層１１０の上面に、ソース電極１０３、ドレイン電極１０４が形成された状態の縦断面図である。 ソース電極１０３とドレイン電極１０４との間に酸化物半導体層１０９が形成された状態の縦断面図である。 ソース電極１０３、ドレイン電極１０４、酸化物半導体層１０９、第２実施形態におけるゲート絶縁層１１０の上面に、有機絶縁層１５１が形成された状態の縦断面図である。 有機絶縁層１５１の上面に無機絶縁層１５２が形成された状態の縦断面図である。 有機絶縁層１５１および無機絶縁層１５２を貫通するコンタクトホール１１１が形成された状態の縦断面図である。 酸化物薄膜トランジスタ１００の電圧－電流特性である。
＜第１実施形態＞
　以下、本開示の第１実施形態の酸化物薄膜トランジスタ１について、図面を参照して説明する。
　第１実施形態の酸化物薄膜トランジスタ１は、ゲート電極６がソース電極３やドレイン電極４より上側に位置する、所謂「トップゲート型」の酸化物薄膜トランジスタである。本実施形態の酸化物薄膜トランジスタ１は、トップゲート型であることのほか、ゲート絶縁層５が有機絶縁層５１と無機絶縁層５２との２層により形成されること、無機絶縁層５２が塗布法により形成されることに特徴を有する。以下の説明では、図面下側（基板２側）を下側、図面上側を上側として説明する。
　はじめに、酸化物薄膜トランジスタ１の断面構造について説明する。図１に示す酸化物薄膜トランジスタ１は、板状の基板２を有する。基板２の上面にはソース電極３及びドレイン電極４が離間して設けられている。ソース電極３の上面及びドレイン電極４の上面と、ソース電極３及びドレイン電極４に挟まれる基板２の上面とには、酸化物半導体層９が連続して設けられている。そして、酸化物半導体層９とソース電極３とドレイン電極４と基板２とを覆うように、ゲート絶縁層５が設けられている。ゲート絶縁層５は、少なくとも酸化物半導体層９を覆う下側の有機絶縁層５１と、有機絶縁層５１の上面を覆う上側の無機絶縁層５２とから構成されている。無機絶縁層５２の上面には、酸化物半導体層９に対向する位置に、ゲート電極６が設けられている。
　基板２は、表面が平坦である板状部材である。基板２の材質としては、各種材質が適用可能であるが、導電性の材質が採用される場合には、基板２の表面に絶縁膜が設けられる必要がある。基板２の材質として絶縁性の材質が用いられる場合には、ガラス基板やシリコン基板のほか、プラスチック基板が用いられる。基板２に可撓性を付与したい場合には、特に、基板２の材質としてプラスチックが採用される。プラスチックの材質としては、例えば、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリイミド（ＰＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）等が挙げられる。基板２の耐水性を向上させる場合には、基板２の表面にＳｉＯ２やＳｉＮｘなどからなるガラスバリア膜が形成される。
　基板２の上面には、ソース電極３及びドレイン電極４が、所定のチャネル長の離間幅をもって各々設けられている。このソース電極３及びドレイン電極４の材質には、Ａｕ，Ａｇ，Ｃｕ，Ｐｄ，Ａｌ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ｐｔ，Ｗ（タングステン）等の金属単体、または少なくともいずれかの金属を含む複合体の他、酸化インジウムスズ（ＩＴＯ）などの導電性酸化物、ポリイミド（ＰＩ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリパラビニルフェノール（ＰＶＰ）、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）等の導電性ポリマーが適用可能である。
　ソース電極３、ドレイン電極４の各上面及びソース電極３及びドレイン電極４に挟まれる基板２の上面には、酸化物半導体層９が連続して設けられている。酸化物半導体層９の材質には、公知の酸化物半導体材料が用いられ、より好ましくは、Ｉｎ，Ｇａ，Ｚｎの少なくともいずれか１種の元素を含む酸化物半導体材料が採用される。Ｉｎ，Ｇａ，Ｚｎの少なくともいずれか１種の元素を含む酸化物半導体材料としては、具体的には、ＺｎＯ，ＩｎＧａＺｎＯ４，ＺｎＩｎＯ，Ｉｎ２Ｏ３が挙げられる。
　酸化物半導体層９、ソース電極３、ドレイン電極４、基板２の各上面はゲート絶縁層５によって覆われている。ゲート絶縁層５は、少なくとも酸化物半導体層９を覆う下側の有機絶縁層５１と、有機絶縁層５１の上面を覆う上側の無機絶縁層５２とから構成されている。
　有機絶縁層５１の材質は、絶縁性を有する有機材料であれば、特に限定されない。具体的には、有機絶縁層５１の材質として、ポリイミド（ＰＩ）、ポリアミド（ＰＡ）、ポリエステル（ＰＥ）、ポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）、ポリ酢酸ビニル（ＰＶＡＬ）、ポリメタクリル酸メチル（ＰＭＭＡ）、ポリウレタン（ＰＵＲ）、ポリスルホン（ＰＳＦ）、ポリフッ化ビニリデン（ＰＶＤＦ）、シアノエチルプルラン、エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、アモルファスパーフルオロ樹脂（例えば、旭硝子社製サイトップ（登録商標））または前記樹脂のポリマーアロイ、あるいは共重合樹脂を用いることができる。
　有機絶縁層５１の上面は、無機絶縁層５２で覆われている。無機絶縁層５２の材質には、無機・有機複合材料が用いられてもよいし、無機成分のみで構成された材料が用いられてもよい。無機・有機複合材料が用いられる場合には、主成分は無機成分である。主成分となる無機成分としては、無機酸化物などが挙げられる。副成分となる有機成分には、ポリイミド（ＰＩ）、ポリメチルメタクリレート（ＰＭＭＡ）、シリコン樹脂などが挙げられる。
　無機絶縁層５２の上面には、酸化物半導体層９に対向する位置に、ゲート電極６が設けられている。ゲート電極６の材質は、上述のソース電極３、ドレイン電極４と同様のものを用いることができる。
　次に、酸化物薄膜トランジスタ１の製造工程について説明する。酸化物薄膜トランジスタ１の製造工程は、図２に示すように、基板２の上面にソース電極３及びドレイン電極４を各々形成するソース・ドレイン電極形成工程（Ｓ１）と、ソース電極３及びドレイン電極４の間の基板２上面に酸化物半導体層９を形成する半導体層形成工程（Ｓ２）と、少なくとも酸化物半導体層９の上面にゲート絶縁層５を形成するゲート絶縁層形成工程（Ｓ３）と、ゲート絶縁層５の上面にゲート電極６を形成するゲート電極形成工程（Ｓ４）とから構成されている。ゲート絶縁層形成工程（Ｓ３）は、少なくとも酸化物半導体層９の上面を覆うように有機絶縁層５１を形成する有機絶縁層形成工程（Ｓ３１）と、有機絶縁層５１の上面を覆うように無機絶縁層５２を形成する無機絶縁層形成工程（Ｓ３２）とからなる。
　はじめに、Ｓ１のソース・ドレイン電極形成工程が行われる。このソース・ドレイン電極形成工程（Ｓ１）では、図３に示すように、基板２の上面にソース電極３、ドレイン電極４が形成される。ソース電極３、ドレイン電極４の形成方法は、特に限定されない。基板２の上面に、電極を形成する材質の薄膜を形成した後、パターニングして不要部分を除去する方法が一般的であるが、製膜方法、パターニング方法に関しても、各種方法を適用可能である。具体的には、製膜方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法、めっき法などが適用可能であるし、パターニング法としては、フォトリソグラフィ法やスクリーン印刷法などが適用可能である。
　次に、Ｓ２の半導体層形成工程が行われる。半導体層形成工程（Ｓ２）では、図４に示すように、ソース電極３及びドレイン電極４の間の基板２上面、及びソース電極３とドレイン電極４との上面に酸化物半導体層９が連続して形成される。酸化物半導体層９の形成方法は、半導体薄膜を形成した後、パターニングして不要部分を除去する方法が一般的である。製膜方法としてはスパッタリング法が好適であるが、これに制限されるものではない。パターニング法としては、フォトリソグラフィ法やスクリーン印刷法等を用いることができる。
　次に、Ｓ３のゲート絶縁層形成工程が行われる。ゲート絶縁層形成工程（Ｓ３）は、図２に示すように、下側の有機絶縁層５１が形成される有機絶縁層形成工程（Ｓ３１）と、上側の無機絶縁層５２が形成される無機絶縁層形成工程（Ｓ３２）とからなる。
　有機絶縁層形成工程（Ｓ３１）では、図５に示すように、ソース電極３、ドレイン電極４、酸化物半導体層９の各上面、及び基板２の上面のうちのソース電極３、ドレイン電極４、酸化物半導体層９が設けられていない部位を覆うように、有機絶縁層５１が形成される。有機絶縁層５１の形成方法に関しては特に限定するものではないが、塗布法を用いることがコストの面から好ましい。塗布法としては、各種方法が適用可能であり、具体的には、スピンコート法、スリットコート法、ディップコート法、スプレー法、ロールコート法、カーテンコート法、印刷法、液滴吐出法等のいずれをも用いることができる。
　無機絶縁層形成工程（Ｓ３２）では、図６に示すように、有機絶縁層５１を覆うように、無機絶縁層５２を形成する。無機絶縁層５２の形成方法は、塗布法が最も好ましいが、塗布法に限定されない。塗布法を採用した場合、後述するパーヒドロポリシラザン溶液を用いる方法のほか、高分子樹脂に無機フィラーを分散させた溶液を用いる方法、ゾルゲル法を用いることが可能である。
　次に、Ｓ４のゲート電極形成工程が行われる。ゲート電極形成工程（Ｓ４）では、図１に示すように、無機絶縁層５２の上面に、ゲート電極６が形成される。ゲート電極６の形成方法は、特に限定されない。ゲート電極６を形成する材質の薄膜を形成した後、パターニングして不要部分を除去する方法が一般的であるが、製膜方法、パターニング方法に関しても、各種方法を適用可能である。具体的には、製膜方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法、めっき法などが適用可能であるし、パターニング法としては、フォトリソグラフィ法やスクリーン印刷法などが適用可能である。
　以下、上述の各工程について、実施例を挙げて具体的に説明する。
＜実施例１＞
　はじめに、ソース・ドレイン電極形成工程（Ｓ１）について説明する。ソース・ドレイン電極形成工程（Ｓ１）では、ガラスからなる基板２を洗浄後、基板２の上面にＮｉ薄膜を形成する。そして、形成したＮｉ薄膜のパターニングを行い、不要部分を除去することにより、ソース電極３、ドレイン電極４を形成する。Ｎｉ膜の製膜は、スパッタリング法により行われる。このときのターゲットとしてはＮｉが使用され、装置としてはＤＣスパッタ装置を用いられる。形成されたＮｉ膜の上面に、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング法を用いてＮｉ膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図３に示すように、基板２の上面に、Ｎｉからなるソース電極３及びドレイン電極４を形成させることができる。形成されたソース電極３及びドレイン電極４の厚さは、１５０ｎｍであった。
　次に、半導体層形成工程（Ｓ２）について説明する。半導体層形成工程（Ｓ２）では、図４に示すように、ソース電極３及びドレイン電極４の間の基板２の上面、ソース電極３の上面、ドレイン電極４の上面に、酸化物半導体層９を連続して形成させる。半導体層形成工程（Ｓ２）では、図３に示すソース電極３の上面、ドレイン電極４の上面、及び基板２の上面のうちのソース電極３、ドレイン電極４の設けられていない部位を覆うように、ＩｎＧａＺｎＯ４膜を形成した後、ＩｎＧａＺｎＯ４膜をパターニングして不要部分を除去することにより、ＩｎＧａＺｎＯ４からなる酸化物半導体層９を形成する。ＩｎＧａＺｎＯ４膜の製膜は、スパッタリング法により行われ、ターゲットとしてＩｎＧａＺｎＯ４が用いられるとともに、ＡｒとＯ２との混合ガスを流しながら行われる。ＩｎＧａＺｎＯ４膜を形成した後、フォトリソグラフィ法によりレジストパターンを形成し、有機酸系のＩＴＯエッチャントを用いて、エッチング法によりＩｎＧａＺｎＯ４膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図４に示すように、ソース電極３及びドレイン電極４の間の基板２上面、ソース電極３の上面、ドレイン電極４の上面に、ＩｎＧａＺｎＯ４からなる酸化物半導体層９を連続して形成させることができる。形成された酸化物半導体層９の厚さは、３０ｎｍであった。
　有機絶縁層形成工程（Ｓ３１）では、図５に示すように、酸化物半導体層９、ソース電極３、ドレイン電極４の各上面、及び基板２の上面のうちの酸化物半導体層９、ソース電極３、ドレイン電極４の設けられていない部位を覆うように、有機絶縁層５１を形成する。有機絶縁層形成工程（Ｓ３１）では、ＰＶＰを含有する有機絶縁層形成用溶液を、スピンコート法により、図４に示す酸化物半導体層９、ソース電極３、ドレイン電極４の各上面、及び基板２の上面のうちの酸化物半導体層９、ソース電極３、ドレイン電極４の設けられていない部位を覆うように塗布した後、熱処理を行う。有機絶縁層形成用溶液は、ＰＶＰ、メラミン－ホルムアルデヒド、プロピレングリコールモノメチルエーテルアセテートの混合溶液であり、各材料の重量比は、ＰＶＰ：メラミン－ホルムアルデヒド：プロピレングリコールモノメチルエーテルアセテート＝１：２：１０である。熱処理は、ホットプレートを用いて行い、７０℃で１０分間加熱した後、１５０℃で１０分間加熱し、最後に２００℃で３０分間加熱することにより行う。熱処理後の有機絶縁層５１の厚さは、７００ｎｍであった。
　無機絶縁層形成工程（Ｓ３２）では、図６に示すように、有機絶縁層５１の上面を覆うように、無機絶縁層５２を形成する。無機絶縁層形成工程（Ｓ３２）では、パーヒドロポリシラザンを含有する無機絶縁層形成用溶液を、スピンコート法により、図５に示す有機絶縁層５１の上面に塗布した後、熱処理を行う。無機絶縁層形成用溶液は、パーヒドロポリシラザンを、アミン系触媒を含むキシレン溶媒に溶解させることにより作成する。無機絶縁層形成用溶液中のパーヒドロポリシラザンの濃度は１０ｗｔ％である。熱処理は、ホットプレートを用いて行い、７０℃で１０分間加熱した後、１５０℃で１０分間加熱し、最後に２００℃で３０分間加熱することにより行う。熱処理後の無機絶縁層５２の厚さは、２５０ｎｍであった。
　ここで、パーヒドロポリシラザンについて説明する。パーヒドロポリシラザン（ｐｅｒｈｙｄｒｉｐｏｌｙｓｉｌａｚａｎｅ）とは、－（ＳｉＨ２ＮＨ）－を基本ユニットとするポリシラザンの一種で、側鎖すべてがヒドロキシル基である。パーヒドロポリシラザンは、有機溶剤に可溶な無機ポリマーであるので、有機溶剤と混合させることで液体材料として取り扱うことが可能となる。パーヒドロポリシラザンは、大気中または水蒸気含有雰囲気で焼成されることにより、水や酸素と反応し、ＳｉＯ２膜へ転化する性質を有している。特に、水分との反応を促進させるアミン系触媒を少量添加することによって、低温焼成でも、結晶性の高いＳｉＯ２膜へ転化させることができる。パーヒドロポリシラザンと触媒とをキシレン等の溶媒に添加したパーヒドロポリシラザン溶液を用いることにより、塗布法でのＳｉＯ２膜の形成が可能となる。
　次に、ゲート電極形成工程（Ｓ４）の説明を行う。ゲート電極形成工程（Ｓ４）では、ゲート電極６を、無機絶縁層５２の表面上であって、且つ、酸化物半導体層９と対向する位置に形成する。ゲート電極形成工程（Ｓ４）では、Ｎｉ薄膜を形成した後、Ｎｉ薄膜のパターニングを行い、不要部分を除去することにより、Ｎｉからなるゲート電極６を形成する。Ｎｉ膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはＮｉが使用され、装置としてはＤＣスパッタ装置が用いられる。Ｎｉ膜が形成された後、フォトリソグラフィ法により、レジストパターンを形成し、エッチング法により、Ｎｉ膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、図１に示すように、無機絶縁層５２の上面に、Ｎｉからなるゲート電極６を形成させることができる。形成されたゲート電極６の厚さは、２００ｎｍであった。
　実施例１の製造方法によって形成された酸化物薄膜トランジスタ１の効果を確認するため、酸化物薄膜トランジスタ１の性能評価を行った。この性能評価では、比較例１として、ゲート絶縁層５を有機絶縁層５１の１層のみで構成した酸化物薄膜トランジスタ１ａ、及び、比較例２として、ゲート絶縁層５を無機絶縁層５２の１層のみで構成した酸化物薄膜トランジスタ１ｂについても、性能評価を行った。以下、この性能評価の結果について説明する。
　図７に示す比較例１の酸化物薄膜トランジスタ１ａの構成は、ゲート絶縁層５を有機絶縁層５１の１層のみで構成したこと以外は、酸化物薄膜トランジスタ１と同様である。酸化物薄膜トランジスタ１ａは、実施例１の酸化物薄膜トランジスタ１の製造工程のうち、無機絶縁層形成工程（Ｓ３２）のみを省いて製造することにより得られる。
　また、図８に示す比較例２の酸化物薄膜トランジスタ１ｂは、ゲート絶縁層５を無機絶縁層５２の１層のみで構成したこと以外は、実施例１の酸化物薄膜トランジスタ１と同様である。また、酸化物薄膜トランジスタ１ｂは、実施例１の酸化物薄膜トランジスタ１の製造工程のうち、有機絶縁層形成工程（Ｓ３１）のみを省いて製造することにより得られる。
　性能評価は、酸化物薄膜トランジスタのキャリア移動度と、オン／オフ比とを算出することにより行った。キャリア移動度は、下記の式を用いて算出される。
Ｉｄｓ＝μＣｉｎＷ（Ｖｇ－Ｖｔｈ）２／２Ｌ
ただし、μはキャリア移動度、Ｉｄｓは飽和領域においてソース・ドレイン間に流れる電流（以下、ドレイン電流）、Ｃｉｎはゲート絶縁膜の単位面積当たりのキャパシタンス、Ｗはチャネル幅、Ｖｇはゲート電圧、Ｖｔｈはチャネルが形成し始めるゲートの閾地電圧、Ｌはチャネル長である。また、オン／オフ比は、酸化物薄膜トランジスタにおけるオン状態とオフ状態との電流比である。ソース電極３、ドレイン電極４間に所定の電圧を印加して、ゲート電圧を変化させた際にソース電極３、ドレイン電極４間に流れる電流を測定し、得られた値から、キャリア移動度とオン／オフ比とを算出した。
　図９～１１に基づき、キャリア移動度について比較検討すると、実施例１の酸化物薄膜トランジスタ１では、キャリア移動度が５ｃｍ２／Ｖｓ以上、オン／オフ比は１０８以上であった。一方、ゲート絶縁層５を有機絶縁層５１の１層のみで構成した酸化物薄膜トランジスタ１ａでは、キャリア移動度が０．１ｃｍ２／Ｖｓ以下、オン／オフ比は１０２以下であった。また、ゲート絶縁層５を無機絶縁層５２の１層のみで構成した酸化物薄膜トランジスタ１ｂでは、全くスイッチング特性を示さなかった。
　以上の結果より、実施例１の酸化物薄膜トランジスタ１の性能は、比較例１の酸化物薄膜トランジスタ１ａと比較して、キャリア移動度は約５０倍以上、オン／オフ比は、１０６以上であることが確認された。これは、上面に有機絶縁層５１の露出した比較例１の酸化物薄膜トランジスタ１ａでは、有機絶縁層５１の上面にゲート電極６を形成させる際のスパッタリング工程において、高エネルギーのスパッタ原子が、有機絶縁層５１にダメージを与えたためと考えられる。スパッタ原子が有機絶縁層５１にダメージを与えることにより、有機絶縁層５１の絶縁性能が低下する。有機絶縁層５１の絶縁性能が低下することにより、酸化物薄膜トランジスタ１ａのゲートリーク電流が増加し、キャリア移動度、及び、オン／オフ比が低下したものと考えられる。一方、酸化物薄膜トランジスタ１では、有機絶縁層５１の上面には高硬度の無機絶縁層５２が積層されているため、スパッタ原子によるダメージがほとんどなく、トランジスタの性能が維持できたものと推測される。
　また、比較例２の酸化物薄膜トランジスタ１ｂでは、全くスイッチング特性を示さなかった。これは、酸化物半導体層９と無機絶縁層５２とが接触する比較例２の酸化物薄膜トランジスタ１ｂでは、無機絶縁層５２を形成させる際の熱処理時において、無機絶縁層５２の前駆体液などが、酸化物半導体層９にダメージを与えたためと推測される。酸化物半導体層９を構成するＩｎＧａＺｎＯ４が無機絶縁層５２の前駆体液に含まれるパーヒドロポリシラザンやアミン系触媒などの影響によって還元されると、酸化物半導体層９は半導体としての特性を示さなくなる。酸化物半導体層９の半導体特性の低下により、酸化物薄膜トランジスタ１ｂは、全くスイッチング特性を示さなかったものと考えられる。一方、酸化物薄膜トランジスタ１では、酸化物半導体層９の上面には、有機絶縁層５１が積層されており、酸化物半導体層９と無機絶縁層５２とは接触しない。これにより、酸化物半導体層９がダメージを受けることを防止して、酸化物半導体層９の半導体特性を維持し、トランジスタ性能を維持できたものと推測される。
　以上説明したように、実施例１の酸化物薄膜トランジスタ１は、酸化物半導体層９上面に積層するゲート絶縁層５を、有機絶縁体からなる下側の有機絶縁層５１と、無機絶縁体からなる上側の無機絶縁層５２とから構成した。酸化物半導体層９の上面には、酸化物半導体層９にダメージを与えることなく形成可能な有機絶縁層５１のみが接触する構成としたため、酸化物半導体層９にダメージを与えることなく、酸化物半導体層９の上面に、ゲート絶縁層５を形成させることができる。これにより、酸化物半導体層９の半導体特性を維持することができ、特性の高い酸化物薄膜トランジスタ１を形成することができる。
　また、有機絶縁層５１の上面には無機絶縁層５２が設けられるため、有機絶縁層５１は外部には露出しない。有機高分子からなる有機絶縁層５１は、外因によりダメージを受けやすいことが知られているが、有機絶縁層５１が外部に露出しない構成としたため、有機絶縁層５１が外因によりダメージを受けることがない。これにより、有機絶縁層５１がダメージを受けることによるトランジスタ特性の低下を防止することができる。
　また、有機絶縁層５１は絶縁特性が低いことが知られているが、有機絶縁層５１の上面に、絶縁特性の高い無機絶縁層５２を設けることにより、ゲート絶縁層５の絶縁性能を高めることができる。これにより、高性能の酸化物薄膜トランジスタ１を得ることができる。
　また、ソース電極３とドレイン電極４とが形成された後で、酸化物半導体層９が形成されている。そのため、ソース電極３やドレイン電極４が形成される際に、酸化物半導体層９がダメージを受けることがない。
　さらに、無機絶縁層５２は、有機絶縁層５１の上面に、無機絶縁層５２の前駆体溶液を、塗布することにより形成されている。そのため、大がかりな装置を用いることなく、簡単、且つ安価に、無機絶縁層５２を形成することが可能である。しかも、下面側に形成された有機絶縁層５１にダメージを与えることなく、無機絶縁層５２を形成させることが可能である。
　しかも、無機絶縁層５２の前駆体として、パーヒドロポリシラザンを用いているため、無機絶縁層形成工程（Ｓ３２）の熱処理時における焼成温度を低温とすることができる。これにより、耐熱性の低い可撓性プラスチック基板を基板として採用することができ、その場合には可撓性を備える酸化物薄膜トランジスタの製造が可能となる。さらに、真空プロセスやゾルゲル法によって無機絶縁層５２を形成させる場合と比較して、低エネルギーで形成させることが可能となる。
　その上、酸化物半導体層９の材料として、ＩｎＧａＺｎＯ４を採用しているため、半導体層形成工程（Ｓ２）における製膜は、室温で行うことが可能である。そのため、可撓性を有するプラスチック基板を基板として採用することができ、その場合には可撓性を備える酸化物薄膜トランジスタの製造が可能となる。しかも、高いキャリア移動度を持つ酸化物薄膜トランジスタを実現できる。
＜実施例２＞
　次に、実施例２の酸化物薄膜トランジスタ１１について、図１２および図１３を参照して説明する。実施例２の酸化物薄膜トランジスタ１１は、酸化物半導体層９１がソース電極３１、ドレイン電極４１よりも先に形成されることのほかは、実施例１の酸化物薄膜トランジスタ１と同様の構成である。したがって、酸化物半導体層９１とソース電極３１、ドレイン電極４１との積層順のみを重点的に説明し、その他の構成については同一符号を付し、説明を省略する。
　はじめに、実施例２の酸化物薄膜トランジスタ１１の断面構造について説明する。酸化物薄膜トランジスタ１１では、図１２に示すように、基板２の上面に酸化物半導体層９１が形成されている。そして、ソース電極３１とドレイン電極４１とが、酸化物半導体層９１の上面および基板２の上面に、各々連続して設けられている。ソース電極３１、ドレイン電極４１、酸化物半導体層９１、基板２の上面には、実施例１の酸化物薄膜トランジスタ１と同様に、有機絶縁層５１、無機絶縁層５２、ゲート電極６が積層される。酸化物薄膜トランジスタ１１の各構成要素の材質は、実施例１の酸化物薄膜トランジスタ１と同様である。
　次に、実施例２の酸化物薄膜トランジスタ１１の製造工程について説明する。実施例２の酸化物薄膜トランジスタ１１の製造工程では、はじめに、基板２の上面に酸化物半導体層９１を形成する半導体層形成工程（Ｓ１１）が行われ、次に、酸化物半導体層９１の上面に、ソース電極３１とドレイン電極４１とを形成するソース・ドレイン電極形成工程（Ｓ１２）が行われる。その後、実施例１の酸化物薄膜トランジスタ１の製造工程と同様に、ゲート絶縁層形成工程（Ｓ３）が行われ、ゲート電極形成工程（Ｓ４）が行われる。
　はじめに、半導体層形成工程（Ｓ１１）について説明する。半導体層形成工程（Ｓ１１）では、基板２の上面に、ＩｎＧａＺｎＯ４膜を形成した後、ＩｎＧａＺｎＯ４膜をパターニングして不要部分を除去することにより、基板２の上面にＩｎＧａＺｎＯ４からなる酸化物半導体層９１を形成する。ＩｎＧａＺｎＯ４膜の形成は、スパッタリング法により行われ、ターゲットとしてＩｎＧａＺｎＯ４が用いられるとともに、ＡｒとＯ２との混合ガスを流しながら行われる。ＩｎＧａＺｎＯ４膜を形成した後、フォトリソグラフィ法により、レジストパターンを形成し、エッチング法により、ＩＴＯエッチャントを用いて、ＩｎＧａＺｎＯ４膜をエッチングする。不要となったフォトレジストは、アセトン洗浄により除去する。こうして、基板２の上面に、ＩｎＧａＺｎＯ４からなる酸化物半導体層９１を形成させることができる。
　ソース・ドレイン電極形成工程（Ｓ１２）では、酸化物半導体層９１が形成された基板２の上面に、フォトリソグラフィ法を用いてレジストパターンを形成した後、スパッタリング法によって、レジストパターンが形成された、酸化物半導体層９１の上面、及び基板２の上面のうちの酸化物半導体層９１の設けられていない部位にＮｉ膜を形成する。このときのターゲットは、Ｎｉターゲットであり、装置はＤＣスパッタリング装置である。レジストパターン上のＮｉをレジストとともに除去することにより、ソース電極３１、ドレイン電極４１を形成させることができる。ゲート絶縁層形成工程（Ｓ３）、及びゲート電極形成工程（Ｓ４）については、実施例１と同様であるため、説明を省略する。
　実施例２の製造方法によって形成された酸化物薄膜トランジスタ１１の効果を確認するため、酸化物薄膜トランジスタ１１の性能評価を行った。性能評価の結果を図１４に示す。性能評価は、図１４に示す実験結果から、酸化物薄膜トランジスタのキャリア移動度と、オン／オフ比とを算出することにより行った。
　図１４に基づき、キャリア移動度について比較検討すると、実施例２の酸化物薄膜トランジスタ１では、キャリア移動度が５ｃｍ２／Ｖｓ以上、オン／オフ比は１０６以上であった。以上の結果より、実施例２の酸化物薄膜トランジスタ１１は、実施例１の酸化物薄膜トランジスタ１と同様に、高いキャリア移動度、オン／オフ比を有することが確認された。
　実施例２の酸化物薄膜トランジスタ１１では、実施例１の酸化物薄膜トランジスタ１と同様の効果が得られる。さらに、実施例２の酸化物薄膜トランジスタ１１では、はじめに酸化物半導体層９１を形成させた後で、ソース電極３１とドレイン電極４１とを形成させるために、半導体層形成工程（Ｓ１１）において、ソース電極３１とドレイン電極４１とがダメージを受けることがない。ソース電極３１とドレイン電極４１とが形成された後に、酸化物半導体層９１を形成する場合、酸化物半導体層９１の形成過程で、ソース電極３１とドレイン電極４１とが酸化されてしまうことがある。ソース電極３１とドレイン電極４１との表面が酸化されてしまうと、電極の抵抗値が変化してしまい、トランジスタの性能が低下してしまう。そのため、ソース電極３１、ドレイン電極４１の形成後に酸化物半導体層９１を形成させる場合には、ソース電極３１、ドレイン電極４１の材質として、酸化されにくい材質を選択する必要がある。本実施例では、半導体層形成工程（Ｓ１１）は、ソース・ドレイン電極形成工程（Ｓ１２）よりも先に行われるため、ソース電極３１、ドレイン電極４１が、酸化物半導体層９１の形成過程において、酸化されることがない。そのため、ソース電極３１とドレイン電極４１の材質を選択する際の選択幅を広げることができ、酸化物薄膜トランジスタ１１の用途に応じて、ソース電極３１とドレイン電極４１との材質を選択することができる。
＜第２実施形態＞
　次に、第２実施形態の酸化物薄膜トランジスタ１００について、図面を参照して説明する。
　第２実施形態の酸化物薄膜トランジスタ１００は、ゲート電極１０６がソース電極１０３やドレイン電極１０４より下側に位置する、所謂「ボトムゲート型」の酸化物薄膜トランジスタである。第２実施形態の酸化物薄膜トランジスタ１００は、ボトムゲート型であることの他、層間絶縁層１０５が有機絶縁層１５１と無機絶縁層１５２の２層により形成されることに特徴を有する。また、層間絶縁層１０５を貫通するコンタクトホール１１１が設けられている点、画素電極１１２が設けられている点で第１実施形態と異なる。なお、第１実施形態の実施例１と同一部分の説明については省略する。
　はじめに、酸化物薄膜トランジスタ１００の断面構造について説明する。図１５に示す酸化物薄膜トランジスタ１００は、板状の基板１０２を有し、基板１０２上にゲート電極１０６が設けられている。そして、基板１０２とゲート電極１０６とを覆うように、第２実施形態におけるゲート絶縁層１１０が設けられている。第２実施形態におけるゲート絶縁層１１０の上面には、ソース電極１０３とドレイン電極１０４とが離間して設けられている。また、ソース電極１０３とドレイン電極１０４との間の第２実施形態におけるゲート絶縁層１１０の上面、ソース電極１０３の上面、ドレイン電極１０４の上面には、酸化物半導体層１０９が連続して設けられている。そして、酸化物半導体層１０９の上面と、ソース電極１０３及びドレイン電極１０４の各上面と、第２実施形態におけるゲート絶縁層１１０の上面とは、層間絶縁層１０５により覆われている。層間絶縁層１０５は、下側の有機絶縁層１５１と上側の無機絶縁層１５２とからなる。層間絶縁層１０５の上面には画素電極１１２が設けられている。また、画素電極１１２とドレイン電極１０４との間には、層間絶縁層１０５を貫通するコンタクトホール１１１が設けられている。
　基板１０２、ソース電極１０３、ドレイン電極１０４、ゲート電極１０６、および酸化物半導体層１０９の材質は、第１実施形態の基板２、ソース電極３、ドレイン電極４、ゲート電極６、および酸化物半導体層９の材質と同様である。層間絶縁層１０５を形成している有機絶縁層１５１および無機絶縁層１５２の材質は、第１実施形態におけるゲート絶縁層５を形成している有機絶縁層５１および無機絶縁層５２と同様である。
　第２実施形態におけるゲート絶縁層１１０は、１層からなり、絶縁物質により形成されている。絶縁物質として無機絶縁物質を採用する場合は、Ａｌ２Ｏ３，ＳｉＯ２，ＳｉＮ，ＴｉＯ２等が適用可能である。また、絶縁物質として有機絶縁物質を採用する場合は、ＰＩ（ポリイミド），ＰＭＭＡ（ポリメチルメタクリレート），ＰＶＰ（ポリパラビニルフェノール）等が適用可能である。なお、第２実施形態におけるゲート絶縁層１１０の材質としては、絶縁性能、耐性の観点から、無機絶縁物質を採用する方がより好ましい。また、画素電極１１２はＩＴＯ（酸化インジウムスズ）により形成される。
　次に、酸化物薄膜トランジスタ１００の製造方法について説明する。酸化物薄膜トランジスタ１００の製造方法は、図１６に示すように、ゲート電極形成工程（Ｓ１０１）と、ゲート絶縁層形成工程（Ｓ１０２）と、ソース・ドレイン電極形成工程（Ｓ１０３）と、半導体層形成工程（Ｓ１０４）と、層間絶縁層形成工程（Ｓ１０５）と、コンタクトホール形成工程（Ｓ１０６）と、画素電極形成工程（Ｓ１０７）とを備えている。層間絶縁層形成工程（Ｓ１０５）は、有機絶縁層形成工程（Ｓ１５１）と無機絶縁層形成工程（Ｓ１５２）とから構成されている。以下、各工程について実施例を挙げて説明する。
＜実施例＞
　はじめに、ゲート電極形成工程（Ｓ１０１）が行われる。ゲート電極形成工程（Ｓ１０１）では、基板１０２の上面にゲート電極１０６が形成される。ゲート電極形成工程（Ｓ１０１）では、まず、基板１０２を洗浄し、基板１０２の上面に、Ｎｉ薄膜を形成した後、Ｎｉ薄膜をパターニングして不要部分を除去することにより、Ｎｉからなるゲート電極１０６を形成する。Ｎｉ膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはＮｉが使用され、装置としてはＤＣスパッタ装置が用いられる。形成されたＮｉ膜の上面に、フォトリソグラフィ法により、レジストパターンが形成され、エッチング法により、Ｎｉ膜がエッチングされる。最後に、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図１７に示すように、基板１０２の上面に、Ｎｉからなるゲート電極１０６を形成させることができる。
　次に、ゲート絶縁層形成工程が行われる（Ｓ１０２）。ゲート絶縁層形成工程（Ｓ１０２）では、図１７に示すゲート電極１０６の上面、及び基板１０２の上面のうちのゲート電極１０６が設けられていない部位に、ＳｉＯ２膜が形成される。ＳｉＯ２膜の製膜は、スパッタリング法により行われ、ターゲットとしてはＳｉＯ２が使用されるとともに、ＡｒとＯ２との混合ガスを流しながら行われる。こうして、図１８に示すように、ゲート電極１０６の上面、及び基板１０２の上面のうちのゲート電極１０６が設けられていない部位に、ＳｉＯ２からなる第２実施形態におけるゲート絶縁層１１０が形成される。
　次に、ソース・ドレイン電極形成工程（Ｓ１０３）が行われる。ソース・ドレイン電極形成工程（Ｓ１０３）では、図１８に示す第２実施形態におけるゲート絶縁層１１０の上面に、Ｎｉ薄膜を製膜し、パターニングして不要部分を除去することにより、図１９に示すように、ソース電極１０３およびドレイン電極１０４を形成する。形成条件は、ゲート電極１０６と同様であるため、説明を省略する。
　次に、半導体層形成工程（Ｓ１０４）が行われる。半導体層形成工程（Ｓ１０４）では、図２０に示すように、ソース電極１０３及びドレイン電極１０４の間の、第２実施形態におけるゲート絶縁層１１０の上面、ソース電極１０３の上面、ドレイン電極１０４の上面に、酸化物半導体層１０９が連続して形成される。半導体層形成工程（Ｓ１０４）では、はじめに、図１９に示すソース電極１０３の上面と、ドレイン電極１０４の上面と、第２実施形態におけるゲート絶縁層１１０の上面のうちのソース電極１０３、ドレイン電極１０４が設けられていない部位とを覆うように、ＩｎＧａＺｎＯ４膜を形成する。その後、ＩｎＧａＺｎＯ４膜をパターニングして不要部分を除去することにより、ＩｎＧａＺｎＯ４からなる酸化物半導体層１０９を形成する。ＩｎＧａＺｎＯ４膜の形成は、スパッタリング法により行われ、ターゲットとしてＩｎＧａＺｎＯ４が用いられるとともに、ＡｒとＯ２との混合ガスを流しながら行われる。ＩｎＧａＺｎＯ４膜を形成した後、フォトリソグラフィ法を用いてレジストパターンを形成し、ＩｎＧａＺｎＯ４膜をエッチングする。最後に、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図２０に示すように、ソース電極１０３及びドレイン電極１０４の間の第２実施形態におけるゲート絶縁層１１０の上面、ソース電極１０３の上面、ドレイン電極１０４の上面に、ＩｎＧａＺｎＯ４からなる酸化物半導体層１０９を連続して形成させることができる。
　次に、層間絶縁層形成工程（Ｓ１０５）が行われる。層間絶縁層形成工程（Ｓ１０５）は、図１６に示すように、下側の有機絶縁層１５１を形成する有機絶縁層形成工程（Ｓ１５１）と、上側の無機絶縁層１５２を形成する無機絶縁層形成工程（Ｓ１５２）とからなる。
　有機絶縁層形成工程（Ｓ１５１）では、図２１に示すように、酸化物半導体層１０９、ソース電極１０３、ドレイン電極１０４の各上面、及び第２実施形態におけるゲート絶縁層１１０の上面のうち酸化物半導体層１０９、ソース電極１０３、ドレイン電極１０４の設けられていない部位を覆うように、有機絶縁層１５１が形成される。有機絶縁層形成工程（Ｓ１５１）では、ＰＶＰを含有する有機絶縁層形成用溶液を、スピンコート法により、図２０に示す酸化物半導体層１０９、ソース電極１０３、ドレイン電極１０４の各上面、及び第２実施形態におけるゲート絶縁層１１０の上面のうちの酸化物半導体層１０９、ソース電極１０３、ドレイン電極１０４の設けられていない部位に塗布した後、熱処理を行う。有機絶縁層形成用溶液は、ＰＶＰ、メラミン－ホルムアルデヒド、プロピレングリコールモノメチルエーテルアセテートの混合溶液であり、各材料の重量比は、ＰＶＰ：メラミン－ホルムアルデヒド：プロピレングリコールモノメチルエーテルアセテート＝１：２：１０である。熱処理は、ホットプレートを用いて行われる。熱処理は、７０℃で１０分間加熱した後、１５０℃で１０分間加熱し、最後に２００℃で３０分間加熱することにより行われる。
　無機絶縁層形成工程（Ｓ１５２）では、図２２に示すように、有機絶縁層１５１の上面を覆うように、無機絶縁層１５２が形成される。無機絶縁層形成工程（Ｓ１５２）では、パーヒドロポリシラザンを含有する無機絶縁層形成用溶液を、スピンコート法により、図２１に示す有機絶縁層１５１の上面に塗布した後、熱処理を行う。無機絶縁層形成用溶液は、パーヒドロポリシラザンを、アミン系触媒を含むキシレン溶媒に溶解させることにより作成する。無機絶縁層形成用溶液中のパーヒドロポリシラザンの濃度は１０ｗｔ％である。熱処理は、ホットプレートを用いて行われ、７０℃で１０分間加熱した後、１５０℃で１０分間加熱し、最後に２００℃で３０分間加熱することにより行われる。
　次に、コンタクトホール形成工程（Ｓ１０６）が行われる。コンタクトホール形成工程（Ｓ１０６）では、有機絶縁層１５１と無機絶縁層１５２とを貫通するコンタクトホール１１１が形成される。コンタクトホール形成工程（Ｓ１０６）では、はじめに、コンタクトホール１１１に対応する箇所に開口部を備えたレジストマスクを、図２２に示す無機絶縁層１５２の上面に形成させる。そして、ドライエッチング法により、無機絶縁層１５２と有機絶縁層１５１とをエッチングする。エッチングガスは、無機絶縁層１５２に対してはＣＨＦ３が用いられ、有機絶縁層１５１に対しては酸素が用いられる。
　次に、画素電極形成工程が行われる（Ｓ１０７）。画素電極形成工程（Ｓ１０７）では、無機絶縁層１５２の上面に、ＩＴＯ薄膜が形成された後、パターニングして不要部分が除去されることにより、ＩＴＯからなる画素電極１１２が形成される。ＩＴＯ膜の形成は、スパッタリング法により行われる。このときのターゲットとしてはＩＴＯが使用され、装置としてはＤＣスパッタ装置が用いられる。その後、レジストパターンを形成し、ＩＴＯ膜をエッチングする。そして、不要となったフォトレジストを、アセトン洗浄により除去する。こうして、図１５に示すように、画素電極１１２を形成させることができる。
　第２実施形態の製造方法によって形成された酸化物薄膜トランジスタ１００の効果を確認するため、酸化物薄膜トランジスタ１００の性能評価を行った。性能評価の結果を図２４に示す。図２４は、酸化物薄膜トランジスタ１００の電圧－電流特性である。性能評価は、図２４に示す実験結果から、酸化物薄膜トランジスタのキャリア移動度と、オン／オフ比とを算出することにより行った。
　図２４に基づき、キャリア移動度について検討すると、第２実施形態の酸化物薄膜トランジスタ１００では、キャリア移動度が５ｃｍ２／Ｖｓ以上、オン／オフ比は１０７以上であった。以上の結果より、実施例２の酸化物薄膜トランジスタ１００は、第１実施形態の酸化物薄膜トランジスタ１、１１と同様に、高いキャリア移動度、オン／オフ比を有することが確認された。
　以上詳述した、第２実施形態の酸化物薄膜トランジスタ１００の製造方法によれば、第１実施形態の場合と同様な効果が得られる。さらに、画素電極１１２は、高硬度の無機絶縁層１５２の上面に形成され、有機絶縁層１５１には接触しないので、画素電極１１２の形成過程において有機絶縁層１５１がダメージを受けることがない。そのため、画素電極１１２が形成される際に、有機絶縁層１５１と無機絶縁層１５２とからなる層間絶縁層１０５の絶縁特性が変化してしまうことを防止し、酸化物薄膜トランジスタ１００の性能を維持することができる。
　尚、本開示は、詳述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々変更を加えてもよい。例えば、酸化物薄膜トランジスタを構成する基板、ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、酸化物半導体層の材料、大きさ、形状は実施形態の場合に限定されず、本開示の要旨を逸脱しない範囲内において適宜変更可能である。
　また、第２実施形態の実施例では、ソース電極１０３とドレイン電極１０４とを形成させた後に酸化物半導体層１０９を形成させたが、第１実施形態の実施例２と同様に、酸化物半導体層１０９を形成させた後にソース電極１０３とドレイン電極１０４とを形成させてもよい。この場合には、酸化物半導体層１０９の形成過程で、ソース電極１０３、ドレイン電極１０４が酸化されることがないので、ソース電極１０３とドレイン電極１０４との材料を選択する際の選択の幅を広げることができる。
　また、本実施形態では、塗布法を用いて無機絶縁層５２、１５２を形成したが、無機絶縁層の形成方法は塗布法に限定されない。例えば、無機絶縁層５２、１５２を、真空蒸着法などのドライプロセスにより形成することも可能である。
　また、詳述した実施例では、無機絶縁層５２、１５２は、無機成分のみで構成されていたが、無機絶縁層５２、１５２を無機・有機複合材料により構成してもよい。例えば、高分子樹脂に無機フィラーを分散させた溶液を塗布することにより、無機・有機複合材料からなる無機絶縁層５２、１５２を形成させることができる。無機絶縁層５２、１５２を無機・有機複合材料により構成させる場合、無機絶縁層５２、１５２に柔軟性を持たせることができ、クラックの発生を抑制することができる。また、低温条件下での無機絶縁層５２、１５２の形成が可能となる。
　本開示の酸化物薄膜トランジスタ及び酸化物薄膜トランジスタの製造方法は、所謂ボトムゲート型またはトップゲート型の酸化物薄膜トランジスタ及びその製造方法に適用可能である。

Claims (13)

  1. 　絶縁層と、
    　前記絶縁層上面に、互いに離間して設けられているソース電極及びドレイン電極と、
    　前記ソース電極と前記ドレイン電極との間隙の前記絶縁層の上面、前記ソース電極の上面、及び前記ドレイン電極の上面に連続して設けられている酸化物半導体層と、
    　少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、
    　前記有機絶縁層の上面に設けられている無機絶縁層と
    を備えていることを特徴とする酸化物薄膜トランジスタ。
  2. 　前記無機絶縁層は、無機元素を有する化合物を溶解させた溶液を前記有機絶縁層の上面に塗布することにより形成されることを特徴とする請求項１に記載の酸化物薄膜トランジスタ。
  3. 　絶縁層と、
    　前記絶縁層上面に形成されている酸化物半導体層と、
    　前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続して設けられているソース電極及びドレイン電極と、
    　少なくとも前記酸化物半導体層の上面に設けられている有機絶縁層と、
    前記有機絶縁層の上面に設けられている無機絶縁層と
    を備え、
    　前記無機絶縁層は、無機元素を有する化合物を溶解させた溶液を前記有機絶縁層の上面に塗布することにより形成されることを特徴とする酸化物薄膜トランジスタ。
  4. 　前記化合物は、パーヒドロポリシラザンであることを特徴とする請求項２又は３に記載の酸化物薄膜トランジスタ。
  5. 　前記無機絶縁層の上面に、ゲート電極または画素電極が設けられていることを特徴とする請求項１乃至４のいずれかに記載の酸化物薄膜トランジスタ。
  6. 　前記酸化物半導体層は、Ｉｎ，Ｇａ，Ｚｎの少なくともいずれか１種の元素を含む酸化物により形成されていることを特徴とする請求項１乃至５のいずれかに記載の酸化物薄膜トランジスタ。
  7. 　絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、
    　前記絶縁層上面に互いに離間してソース電極及びドレイン電極を形成させる第１の工程と、
    　前記ソース電極と前記ドレイン電極との間隙の前記絶縁層の上面、前記ソース電極の上面、前記ドレイン電極の上面に、連続した酸化物半導体層を形成させる第２の工程と、
    　少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第３の工程と、
    　前記有機絶縁層の上面に無機絶縁層を形成させる第４の工程と
    を備えることを特徴とする酸化物薄膜トランジスタの製造方法。
  8. 　前記第４の工程では、無機元素を有する化合物を溶解させた溶液を、前記有機絶縁層の上面に塗布することによって、前記有機絶縁層の上面に前記無機絶縁層を形成させることを特徴とする請求項７に記載の酸化物薄膜トランジスタの製造方法。
  9. 　絶縁層と、前記絶縁層の上面に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記絶縁層上面に形成された酸化物半導体層と、ゲート電極とを備えている酸化物薄膜トランジスタの製造方法であって、
    　前記絶縁層上面に酸化物半導体層を形成させる第１の工程と、
    　前記酸化物半導体層上面で互いに離間し、且つ、夫々前記酸化物半導体層上面および前記絶縁層上面に連続しているソース電極及びドレイン電極を形成させる第２の工程と、
    　少なくとも前記酸化物半導体層の上面に有機絶縁層を形成させる第３の工程と、
    　前記有機絶縁層の上面に無機絶縁層を形成させる第４の工程と
    を少なくとも備え、
    　前記第４の工程は、無機元素を有する化合物を溶解させた溶液を、前記有機絶縁層の上面に塗布することを特徴とする酸化物薄膜トランジスタの製造方法。
  10. 　前記化合物は、パーヒドロポリシラザンであることを特徴とする請求項８又は９に記載の酸化物薄膜トランジスタの製造方法。
  11. 　前記無機絶縁層の上面に、ゲート電極または画素電極を形成させる第５の工程を備えることを特徴とする請求項７乃至１０のいずれかに記載の酸化物薄膜トランジスタの製造方法。
  12. 　前記酸化物半導体層は、Ｉｎ，Ｇａ，Ｚｎの少なくともいずれか１種の元素を含む酸化物により形成されていることを特徴とする請求項７乃至１１のいずれかに記載の酸化物薄膜トランジスタの製造方法。
  13. 　請求項７乃至１２のいずれかに記載の酸化物薄膜トランジスタの製造方法によって製造される酸化物薄膜トランジスタ。
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