KR101715083B1 - 폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터 - Google Patents

폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터 Download PDF

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Abstract

본 발명은 폴리실라잔(Polysilazane) 화합물을 포함하는 박막 트랜지스터용 유전체 조성물을 제공한다. 본 발명에 따른 폴리실리잔 화합물을 포함하는 박막 트랜지스터용 유전체 조성물은 박막 트랜지스터의 게이트 절연막 재료로 사용될 수 있다. 본 발명에 따른 조성물은 용액공정을 통해 박막 트랜지스터 게이트 절연막을 제조할 수 있어 간단한 스핀 코팅법 등의 방법으로 박막으로의 제조가 용이하고, 저온공정이 가능한 효과가 있다. 또한, 본 발명에 따른 조성물을 통해 제조된 게이트 절연막을 포함하는 박막 트랜지스터는 전기적 성능 및 신뢰도가 우수한 효과가 있다. 나아가, 본 발명에 따른 박막 트랜지스터의 제조방법은 자발적 연소 반응이 발생하는 인듐아연 산화물계 반도체 잉크 조성물을 사용하여 박막 트랜지스터의 산화물 반도체를 형성하기 때문에 더욱 전기적 성능이 우수한 박막 트랜지스터를 제조할 수 있을 뿐만 아니라, 게이트 절연막과 마찬가지로 용액공정에 적합하여 박막으로의 제조가 용이하고 저온공정이 가능하며, 연료재료와 산화재료가 배위된 두 금속 전구체를 혼합함으로써 발생하는 자발적인 연소반응에 의하여 조밀하고 균일한 박막을 제조할 수 있다.

Description

폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터{Thin film transistor gate insulator comprising polysilazane compound and the thin film transistor using the same}
본 발명은 폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터에 관한 것이다.
게이트 절연막으로 사용되는 유전체 박막은 유ㆍ무기 커패시터, 박막 트랜지스터와 같은 전자 부품들에 널리 이용되는 소재이다. 현재 널리 이용되는 게이트 유전체는 이산화 실리콘(SiO2)이며 3.9의 유전상수를 나타낸다. 습식 및 건식으로 치밀하게(dense) 성장된 비결정질 이산화 실리콘층은 열과 전기적으로 안정된 특성을 제공하고, 이산화 실리콘층 아래에 있는 실리콘과의 계면과의 우수한 절연 특성을 보여준다. 이산화 실리콘 박막을 형성하는 공정은 대표적으로 열산화 방법(thermal oxidation), 저압화학기상증착법(low pressure chemical vapor depostion, LPCVD), 상압화학기상증착법(atmospheric chemical vapor deposition, APCVD ), 플라즈마화학기상증착법(plasma enhanced chemical vapor depostion, PECVD)이 있으나, 공정온도가 400 ℃ 이상으로 비교적 높다.
최근 유연(flexible)하고, 변형이 가능한(wearable) 디스플레이가 각광을 받으면서 매우 얇고 투명한 유리 기판 또는 플라스틱 기판을 사용하는 경우가 많아 열로 기판을 손상시키지 않는 증착 방법 및 열처리 공정의 저온화가 실제로 매우 중요하다고 할 수 있다.
한편, 저전압 구동이 가능한 박막 트랜지스터 소자를 구현하기 위하여 현재 실리콘 산화물 게이트 절연막 두께를 줄이고 있으나, 얇은 두께의 게이트 절연막은 불순물의 투과, 전자 소자의 신뢰성, 그리고 수명(lifetime) 등의 문제가 발생한다. 따라서, 산화막의 물리적 한계를 극복하기 위하여 유전율(dielelctic)을 증가시키는 새로운 방법에 대한 연구를 가속화시켰다. 높은 유전율(high-k dielectric)을 갖는 소재의 경우 박막이 얇은 등가 산화막 두께에도(equivalent oxide thickness) 불구하고 박막 트랜지스터의 저전압 구동 및 소스와 드레인 전극과 하부 게이트 전극 사이에 발생하는 누설전류를 최소화할 수 있으며, 박막 트랜지스터에 이용되는 활성층의 종류에 따라 종횡비(on/off), 이동도(mobility)와 같은 전기적 특성을 향상시킬 수 있다.
따라서 소자의 소형화, 고속화 및 단가 절감을 실현시킬 수 있기 때문에 미래형 부품 소재 산업에 필수적인 소재라 할 수 있다. 일반적으로 높은 유전율을 가지는 게이트 절연막은 다음과 같은 특성이 요구된다.
첫 번째는 열적인 안정성이다. 일반적으로 반도체 회로 집적 공정은 400 ℃ 이하에서 공정이 진행되나, 박막 트랜지스터에 사용되는 다양한 활성층의 열처리에 해당하는 온도에서 게이트 절연막은 열적으로 안정한 특성을 나타내어야 할 것이다.
두 번째는 기존의 이산화 실리콘 산화막 보다 높은 유전 상수를 가져야 한다. 유전 상수가 너무 높을 경우 박막의 두께는 매우 두꺼워져야 하는데, 두꺼운 절연막의 두께는 게이트 컨트롤을 오히려 저해하므로 적절한 유전상수를 가진 높은 유전체 소재를 제조해야 한다.
마지막으로 높은 유전체 소재는 비정질상(amorphous)인 것이 유리하다. 누설 전류는 결정화된 박막의 입계(grain boundary)를 따라 증가하기 때문이다. 앞에서 언급한 세 가지 뿐만 아니라 유전체와 실리콘 계면의 안정성, 계면의 상태, 박막의 형상(morphology)등 고려해야 할 특성들이 다양하다.
이때, 폴리실리잔은 실라잔의 구조를 함유하고 있으며, 간단한 열처리로 실리카 계열의 막을 형성시킬 수 있는 장점이 있는 소재이다. 현재 이용되고 있는 폴리실라잔 소재는 저온 열처리 환경에서 산화 실리카 및 질화된 실리카 코팅막으로 쉽게 생성할 수 있으며, 우수한 열적, 화학적 안정성 때문에 디스플레이 (LED, OLED, touch panel), 태양열, 자동차 코팅, 건축 소재 등 다양한 산업 분야에 적용되고 있다. 또한, 반도체 업계에서 웨어퍼의 층간 또는 반도체의 금속 배선간에 발생하는 정전기를 보호하는 절연막으로 주로 이용되며 평탄성, 내열성, 고내구성, 내화학성 등 좋은 특성을 가지고 있다.
이에, 본 발명자들은 박막 트랜지스터에 대하여 연구하던 중, 폴리실라잔 화합물을 포함하는 박막 트랜지스터용 유전체 조성물을 개발하였으며, 이를 박막 트랜지스터의 게이트 절연막 소재로 사용할 수 있으며, 용액공정에 적합하여 간단한 코팅방법으로 박막의 제조가 용이하고 저온공정이 가능하며 신뢰도가 우수한 박막 트랜지스터를 제조할 수 있음을 발견하고, 본 발명을 완성하였다.
본 발명의 목적은 폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은
하기 화학식 1을 포함하는 폴리실라잔(Polysilazane) 화합물을 포함하는 박막 트랜지스터용 유전체 조성물을 제공한다.
<화학식 1>
Figure 112015082520210-pat00001
(상기 화학식 1에서,
R1 및 R2는 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기, 직쇄 또는 측쇄의 C1-9 알킬 또는 C5-12 알릴이고,
R3는 수소, 하이드록시기, 직쇄 또는 측쇄 C1-9 알킬 또는 C5-12 알릴이고,
n은 10 내지 1,000,000이다)
또한, 본 발명은
상기의 유전체 조성물을 기판 상부로 도포하여 막을 제조하는 단계(단계 1); 및
상기 단계 1에서 제조된 막을 200 ℃ 내지 350 ℃의 온도로 가열하는 단계(단계 2);를 포함하는 박막 트랜지스터 게이트 절연막의 제조방법을 제공한다.
나아가, 본 발명은
상기의 제조방법으로 제조된 박막 트랜지스터 게이트 절연막을 제공한다.
또한, 본 발명은
기판 상부에 게이트 전극, 상기의 게이트 절연막 및 반도체 박막이 순차적으로 적층되고, 상기 반도체 박막 상부에 소스(Source)와 드레인(Drain) 전극이 적층되되, 상기 소스와 드레인 전극은 일정 간격으로 이격되어 있는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
나아가, 본 발명은
기판 상부에 게이트 전극을 형성하는 단계(단계 1);
상기 단계 1에서 형성된 게이트 전극 상부에 상기 화학식 1을 포함하는 폴리실라잔(Polysilazane) 화합물을 포함하는 유전체 조성물을 도포하여 막을 제조하는 단계(단계 2);
상기 단계 2에서 제조된 막을 200 ℃ 내지 350 ℃의 온도로 가열하여 게이트 절연막을 형성하는 단계(단계 3);
상기 단계 3에서 형성된 게이트 절연막 상부에 반도체 박막을 형성하는 단계(단계 4); 및
상기 단계 4에서 형성된 반도체 박막 상부에 소스(Source)와 드레인(Drain) 전극을 형성하는 단계(단계 5);를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
더욱 나아가,
상기의 박막 트랜지스터를 포함하는 전자 디바이스를 제공한다.
본 발명에 따른 폴리실리잔 화합물을 포함하는 박막 트랜지스터용 유전체 조성물은 박막 트랜지스터의 게이트 절연막 재료로 사용될 수 있다. 본 발명에 따른 조성물은 용액공정을 통해 박막 트랜지스터 게이트 절연막을 제조할 수 있어 박막으로의 제조가 용이하고, 저온공정이 가능한 효과가 있다. 또한, 본 발명에 따른 조성물을 통해 제조된 게이트 절연막을 포함하는 박막 트랜지스터는 전기적 성능 및 신뢰도가 우수한 효과가 있다.
나아가, 본 발명에 따른 박막 트랜지스터의 제조방법은 자발적 연소 반응이 발생하는 인듐아연 산화물계 반도체 잉크 조성물을 사용하여 박막 트랜지스터의 산화물 반도체를 형성하기 때문에 더욱 전기적 성능이 우수한 박막 트랜지스터를 제조할 수 있을 뿐만 아니라, 게이트 절연막과 마찬가지로 용액공정에 적합하여 박막으로의 제조가 용이하고 저온공정이 가능하며, 연료재료와 산화재료가 배위된 두 금속 전구체를 혼합함으로써 발생하는 자발적인 연소반응에 의하여 조밀하고 균일한 박막을 제조할 수 있다.
도 1은 박막 트랜지스터를 나타낸 개략도이다.
본 발명은
하기 화학식 1을 포함하는 폴리실라잔(Polysilazane) 화합물을 포함하는 박막 트랜지스터용 유전체 조성물을 제공한다.
<화학식 1>
Figure 112015082520210-pat00002
(상기 화학식 1에서,
R1 및 R2는 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기, 직쇄 또는 측쇄의 C1-9 알킬 또는 C5-12 알릴이고,
R3는 수소, 하이드록시기, 직쇄 또는 측쇄 C1-9 알킬 또는 C5-12 알릴이고,
n은 10 내지 1,000,000이다)
이하, 본 발명에 따른 유전체 조성물에 대하여 상세히 설명한다.
현재 이용되고 있는 폴리실라잔 계열의 소재는 저온 열처리 환경에서 산화 실리카 및 질화된 실리카 코팅막으로 쉽게 생성할 수 있다. 우수한 열적, 화학적 안정성 때문에 디스플레이 (LED, OLED, touch panel), 태양열, 자동차 코팅, 건축 소재 등 다양한 산업 분야에 적용되고 있다.
이에, 본 발명에서는 폴리실라잔 화합물을 박막 트랜지스터용 유전체 조성물로 제공하며, 본 발명에 따른 박막 트랜지스터용 유전체 조성물은 용액공정에 적합하여 박막의 제조가 용이하고 저온공정이 가능하다.
본 발명에 따른 유전체 조성물에 있어서, 상기 폴리실라잔 화합물은 일례로써 수소, 하이드록시기, 직쇄 또는 측쇄 C1-9 알킬 또는 C5-12 알릴을 포함하는 폴리실라잔 화합물일 수 있으며, 폴리실라잔일 수 있으나, 이에 제한되지 않으며, 더욱 구체적인 일례로써, 하기 화학식 2 내지 5를 포함하는 화합물을 사용할 수 있다. 이때, 화학식 5의 화합물의 일례로써 HTT1800(Clariant)을 사용할 수 있다.
<화학식 2>
Figure 112015082520210-pat00003
<화학식 3>
Figure 112015082520210-pat00004
<화학식 4>
Figure 112015082520210-pat00005
<화학식 5>
Figure 112015082520210-pat00006
(상기 화학식 2 내지 5에서
n은 10 내지 1,000,000이고,
m은 10 내지 1,000,000이고,
Me는 메틸이다.)
본 발명에 따른 유전체 조성물에 있어서, 상기 유전체 조성물은 용매를 더 포함하고, 폴리실라잔(Polysilazane) 화합물 및 용매의 혼합물의 농도는 5 중량% 내지 30 중량%인 것이 바람직하다. 만약, 상기 유전체 조성물이 용매를 더 포함하고, 폴리실라잔 화합물 및 용매의 혼합물의 농도가 5 중량% 미만일 경우에는 막의 두께가 너무 얇고 누설 전류가 높아 트랜지스터의 게이트 절연막으로 사용하기 어려운 문제가 있으며, 30 중량%를 초과하는 경우에는 오히려 막의 두께가 너무 두꺼워 정전용량이 매우 낮으므로 트랜지스터의 게이트 절연막으로 사용하기 어려운 문제가 있다.
상기 용매는 이소프로필알코올, 클로로벤젠, N-메틸 피롤리돈, 에탄올 아민, 에탄올, 메탄올, 2-메톡시에탄올 및 이들의 혼합물로 이루어지는 군으로부터 선택되는 1 종인 것이 바람직하나 이에 한정되는 것은 아니다.
또한, 본 발명은
상기의 유전체 조성물을 기판 상부로 도포하여 막을 제조하는 단계(단계 1); 및
상기 단계 1에서 제조된 막을 200 ℃ 내지 350 ℃의 온도로 가열하는 단계(단계 2);를 포함하는 박막 트랜지스터 게이트 절연막의 제조방법을 제공한다.
이하, 본 발명에 따른 박막 트랜지스터 게이트 절연막의 제조방법에 대하여 각 단계별로 상세히 설명한다.
먼저, 본 발명에 따른 박막 트랜지스터 게이트 절연막의 제조방법에 있어서, 단계 1은 상기의 유전체 조성물을 기판 상부로 도포하여 막을 제조하는 단계이다.
상기 단계 1에서는 본 발명에 따른 유전체 조성물인 폴리실라잔 화합물을 포함하는 유전체 조성물을 기판 상부로 도포하여 막을 제조한다.
이때, 상기 단계 1의 도포는 잉크젯 프린팅(Ink-jet printing), 롤 프린팅(Roll printing), 그라비아 프린팅(Gravure printing), 에어로졸 프린팅(Aaerosol printing), 스크린 프린팅(Screen printing), 롤 코팅(Roll coating), 스핀 코팅(Spin coating), 바 코팅(Bar coating), 스프레이 코팅(Spray coating) 및 딥 코팅(Dip coating) 등의 방법으로 수행될 수 있으나, 이에 제한되지 않으며, 구체적인 일례로써 스핀 코팅을 이용하는 것이 바람직하나 이에 제한되는 것은 아니다.
다음으로, 본 발명에 따른 박막 트랜지스터 게이트 절연막의 제조방법에 있어서, 단계 2는 상기 단계 1에서 제조된 막을 200 ℃ 내지 350 ℃의 온도로 가열하는 단계이다.
상기 단계 2는 상기 단계 1에서 기판 상부로 코팅된 박막을 열처리하여 게이트 절연막을 제조하는 단계로써, 특히 200 ℃ 내지 350 ℃의 온도로 가열함으로써 형성된 게이트 절연막은 높은 유전상수를 가진다.
구체적으로, 상기 단계 2의 가열은 200 ℃ 내지 350 ℃의 온도로 수행되는 것이 바람직하며, 220 ℃ 내지 280 ℃의 온도로 수행되는 것이 더욱 바람직하며, 250 ℃의 온도로 수행되는 것이 가장 바람직하다. 만약, 상기 단계 2의 가열이 200 ℃의 온도 미만으로 수행되는 경우에는 폴리실라잔 내의 유기물이 분해가 되지 않으므로 실리카계 절연막의 유전 상수와 정전용량이 낮고 누설전류가 높아, 트랜지스터의 게이트 절연막으로 사용이 어려운 문제가 있으며, 350 ℃의 온도를 초과하여 수행되는 경우에는 누설전류 특성은 우수하나 낮은 유전상수와 낮은 정전용량을 갖는 이산화규소 막이 형성되어 트랜지스터의 성능이 저하되는 문제가 있다.
이때, 상기와 같은 제조방법으로 형성된 게이트 절연막의 구조는 SixOyNz로 가열 온도가 높아짐에 따라 x와 y의 값이 커지고, z의 값이 작아질 수 있다. 이때 x와 y는 30 내지 50의 비슷한 값을 가지고, z는 10 이하의 값을 가지는 것이 바람직하나 이에 제한되지 않는다.
나아가, 본 발명은
상기의 제조방법으로 제조된 박막 트랜지스터 게이트 절연막을 제공한다.
본 발명에 따른 제조방법으로 제조되는 박막 트랜지스터 게이트 절연막은 용액공정 및 저온공정으로 제조된 게이트 절연막이며, 상기 게이트 절연막은 유전 상수가 4 내지 10으로 높은 값을 가짐으로써 우수한 성능을 보인다. 이에 따라 박막 트랜지스터에 적용하는 경우 게이트 절연막 누설 전류 특성이 우수하고, 유전 상수가 높아 우수한 박막 트랜지스터를 제공할 수 있다.
본 발명에 따른 박막 트랜지스터 게이트 절연막에 있어서, 상기 게이트 절연막의 두께는 50 nm 내지 500 nm인 것이 바람직하다. 만약, 상기 게이트 절연막의 두께가 50 nm 미만일 경우에는 게이트 절연막의 기계적, 열적 특성이 부족한 문제가 있으며, 500 nm를 초과하는 경우에는 게이트 절연막의 성능이 저하되는 문제가 있다.
또한, 본 발명은
기판 상부에 게이트 전극, 상기의 게이트 절연막 및 반도체 박막이 순차적으로 적층되고, 상기 반도체 박막 상부에 소스(Source)와 드레인(Drain) 전극이 적층되되, 상기 소스와 드레인 전극은 일정 간격으로 이격되어 있는 것을 특징으로 하는 박막 트랜지스터를 제공한다. 본 발명에 따른 박막 트랜지스터의 개략도는 도 1에 나타내었다.
본 발명에 따른 박막 트랜지스터는 본 발명에 따른 게이트 절연막을 포함함으로써, 누설 전류 특성이 우수하고, 유전 상수가 높아 우수한 특성을 가진다.
이때, 상기 기판은 실리콘(Si) 웨이퍼, 유리기판, 플라스틱 기판 등이 이용될 수 있으며, 박막 트랜지스터를 적용할 제품에 맞추어 기판을 선택한다. 예를 들어, 상기 기판이 실리콘(Si) 웨이퍼 기판인 경우 박막 트랜지스터를 메모리 소자에 적용할 수 있고, 유리기판인 경우 디스플레이 소자에 적용할 수 있으며, 플라스틱 기판인 경우 플렉서블(flexible)한 특성이 요구되는 전자소자에 적용할 수 있다.
나아가, 본 발명은
기판 상부에 게이트 전극을 형성하는 단계(단계 1);
상기 단계 1에서 형성된 게이트 전극 상부에 상기 화학식 1을 포함하는 폴리실라잔(Polysilazane) 화합물을 포함하는 유전체 조성물을 도포하여 막을 제조하는 단계(단계 2);
상기 단계 2에서 제조된 막을 200 ℃ 내지 350 ℃의 온도로 가열하여 게이트 절연막을 형성하는 단계(단계 3);
상기 단계 3에서 형성된 게이트 절연막 상부에 반도체 박막을 형성하는 단계(단계 4); 및
상기 단계 4에서 형성된 반도체 박막 상부에 소스(Source)와 드레인(Drain) 전극을 형성하는 단계(단계 5);를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
이하, 본 발명에 따른 박막 트랜지스터의 제조방법에 대하여 각 단계별로 상세히 설명한다.
먼저, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 1은 기판 상부에 게이트 전극을 형성하는 단계이다.
구체적으로, 상기 단계 1의 기판은 실리콘 기판과 같은 통상의 반도체 기판, 유연한 플라스틱 기판 등을 사용할 수 있으나, 이에 제한되지 않는다.
게이트 전극은 박막 트랜지스터를 온/오프 하기 위한 전압을 인가하기 위한 구성으로서, 금속 또는 금속 산화물과 같은 전도성 물질로 형성될 수 있다. 일례로, 게이트 전극(120)은 백금(Pt), 루테늄(Ru), 금(Au), 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 텅스텐(W), 구리(Cu) 등과 같은 금속 또는 ITO(indium tin oxide), FTO(fluorine doped tin oxide), IZO(InZnO), AZO(AlZnO), GZO(GaZnO), AGZnO(AlGaZnO) 및 IGZnO(InGaZnO) 등과 같은 전도성 산화물로 형성될 수 있으나, 이에 제한되지 않는다.
또한, 상기 게이트 전극의 형성방법은 공지의 기술이 제한 없이 적용될 수 있다. 예를 들면, 게이트 전극은 금속 또는 전도성 산화물을 기판 상에 증착한 후 이를 패터닝함으로써 형성될 수 있다.
다음으로, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 2는 상기 단계 1에서 형성된 게이트 전극 상부에 상기 화학식 1을 포함하는 폴리실라잔(Polysilazane) 화합물을 포함하는 박막 트랜지스터용 유전체 조성물을 도포하여 막을 제조하는 단계이다.
상기 단계 2에서는 용액공정에 적합하여 박막의 제조가 용이하고 저온공정이 가능한 폴리실라잔 화합물을 유전체 조성물로 사용하여 게이트 절연막을 형성하기 위해 상기 단계 1에서 형성된 게이트 전극 상부에 도포하여 막을 형성한다.
구체적으로, 상기 단계 2의 폴리실라잔 화합물은 일례로써 수소, 하이드록시기, 직쇄 또는 측쇄 C1-9 알킬 또는 C5-12 알릴을 포함하는 폴리실라잔 화합물일 수 있으며, 폴리실라잔일 수 있으나, 이에 제한되지 않으며, 더욱 구체적인 일례로써, 하기 화학식 2 내지 5를 포함하는 화합물을 사용할 수 있다. 이때, 화학식 5의 화합물의 일례로써 HTT1800(Clariant)을 사용할 수 있다.
<화학식 2>
Figure 112015082520210-pat00007
<화학식 3>
Figure 112015082520210-pat00008
<화학식 4>
Figure 112015082520210-pat00009
<화학식 5>
Figure 112015082520210-pat00010
(상기 화학식 2 내지 5에서
n은 10 내지 1,000,000이고,
m은 10 내지 1,000,000이고,
Me는 메틸이다.)
또한, 상기 단계 2의 유전체 조성물은 용매를 더 포함하고, 폴리실라잔(Polysilazane) 화합물 및 용매의 혼합물의 농도는 5 중량% 내지 30 중량%인 것이 바람직하다. 만약, 상기 단계 2의 유전체 조성물이 용매를 더 포함하고, 폴리실라잔 화합물 및 용매의 혼합물의 농도가 5 중량% 미만일 경우에는 막의 두께가 너무 얇고 누설 전류가 높아 트랜지스터의 게이트 절연막으로 사용하기 어려운 문제가 있으며, 30 중량%를 초과하는 경우에는 오히려 막의 두께가 너무 두꺼워 정전용량이 매우 낮으므로 트랜지스터의 게이트 절연막으로 사용하기 어려운 문제가 있다.
이때, 상기 용매는 이소프로필알코올, 클로로벤젠, N-메틸 피롤리돈, 에탄올 아민, 에탄올, 메탄올, 2-메톡시에탄올 및 이들의 혼합물로 이루어지는 군으로부터 선택되는 1 종인 것이 바람직하나 이에 한정되는 것은 아니다.
또한, 상기 단계 2의 도포는 잉크젯 프린팅(Ink-jet printing), 롤 프린팅(Roll printing), 그라비아 프린팅(Gravure printing), 에어로졸 프린팅(Aaerosol printing), 스크린 프린팅(Screen printing), 롤 코팅(Roll coating), 스핀 코팅(Spin coating), 바 코팅(Bar coating), 스프레이 코팅(Spray coating) 및 딥 코팅(Dip coating) 등의 방법으로 수행될 수 있으나, 이에 제한되지 않으며, 구체적인 일례로써 스핀 코팅을 이용하는 것이 바람직하나 이에 제한되는 것은 아니다.
다음으로, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 3은 상기 단계 2에서 제조된 막을 200 ℃ 내지 350 ℃의 온도로 가열하여 게이트 절연막을 형성하는 단계이다.
상기 단계 3은 상기 단계 2에서 코팅된 박막을 열처리하여 게이트 절연막을 형성하는 단계로써, 특히 200 ℃ 내지 350 ℃의 온도로 가열함으로써 형성된 게이트 절연막은 높은 유전상수를 가진다.
구체적으로, 상기 단계 3의 가열은 200 ℃ 내지 350 ℃의 온도로 수행되는 것이 바람직하며, 220 ℃ 내지 280 ℃의 온도로 수행되는 것이 더욱 바람직하며, 250 ℃의 온도로 수행되는 것이 가장 바람직하다. 만약, 상기 단계 3의 가열이 200 ℃의 온도 미만으로 수행되는 경우에는 폴리실라잔 내의 유기물이 분해가 되지 않으므로 실리카계 절연막의 유전 상수와 정전용량이 낮고, 누설전류가 높아 트랜지스터의 게이트 절연막으로 사용이 어려운 문제가 있으며, 350 ℃의 온도를 초과하여 수행되는 경우에는 누설전류 특성은 우수하나, 낮은 유전상수와 정전용량을 갖는 이산화규소 막이 형성되어 트랜지스터의 성능이 저하되는 문제가 있다.
이때, 상기와 같은 방법으로 형성된 게이트 절연막의 구조는 SixOyNz로 가열 온도가 높아짐에 따라 x와 y의 값이 커지고, z의 값이 작아질 수 있다. 이때 x와 y는 30 내지 50의 비슷한 값을 가지고, z는 10 이하의 값을 가지는 것이 바람직하나 이에 제한되지 않는다.
다음으로, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 4는 상기 단계 3에서 형성된 게이트 절연막 상부에 반도체 박막을 형성하는 단계이다.
구체적인 일례로써, 상기 단계 4의 반도체 박막을 형성하는 단계는,
산화재료인 금속 A의 질화물(nitrate)과 연료재료인 금속 B의 하기 화학식 2로 표현되는 착화물을 포함하고, 상기 금속 A 및 금속 B는 각각 인듐, 갈륨, 아연, 티타늄, 알루미늄, 리튬 및 지르코늄으로 이루어진 군으로부터 선택되는 1 종의 금속이며, 금속 A와 금속 B는 서로 상이한 것을 특징으로 하는 반도체 잉크 조성물을 게이트 절연막 상부로 도포하여 막을 제조하는 단계(단계 a); 및
상기 단계 a에서 제조된 막을 열처리하는 단계(단계 b);를 포함할 수 있다.
<화학식 2>
Figure 112015082520210-pat00011
(상기 화학식 2에서,
R1, R2 및 R3는 각각 독립적으로 수소 또는 C1-2 알킬이고, 여기서 C1-2 알킬은 하나 이상의 F로 치환될 수 있다).
상기 단계 a의 산화재료와 연소재료가 배위된 두 금속 전구체를 혼합함으로써 자발적인 연소반응이 발생할 수 있고, 이로 인해 조밀하고 균일한 박막을 제조할 수 있다. 상기 단계 a의 산화재료 및 연소재료의 금속 A 및 금속 B는 인듐, 갈륨, 아연, 티타늄, 알루미늄, 리튬 및 지르코늄으로 이루어진 군으로부터 선택되는 1 종의 금속인 것이 바람직하며, 이때 상금 금속 A와 금속 B는 서로 상이한 것이 바람직하다.
또한, 상기 금속 A 및 금속 B가 각각 인듐 및 아연; 또는 아연 및 인듐;일 때, 아연:인듐이 1:0.7 내지 1:10의 몰비이며, 상기 금속 A 및 금속 B가 각각 인듐 및 갈륨; 또는 갈륨 및 인듐;일 때, 인듐:갈륨이 1:0.1 내지 1:0.7의 몰비인 것이 바람직하다.
종래의 기술에 따르면 카바하이드라자이드(carbohydrazide), 유레아(urea), 시트르산(citric acid) 및 글라이신(glycine)으로 이루어진 군으로부터 선택되는 1 종을 연소재료로서 산화물 전구체 조성물에 추가하여 사용할 수 있었으나, 상기와 같은 물질을 추가적으로 조성물 용액에 정량적으로 첨가하여야 하고 이에 따른 트랜지스터 소자의 성능 구현에 있어 재현성 문제가 발생할 수 있으므로, 실용적인 측면에서 산업적인 활용도가 떨어질 수 있다는 문제점이 있었다.
그러나 상기 화학식 2의 착화물을 포함하는 금속 전구체를 사용하는 경우 추가적인 첨가물 및 장비 없이도 우수한 전기적 특성을 나타내는 전구체를 제조할 수 있다는 장점이 있다.
이때, 일례로써 상기 단계 a의 연료재료로는 징크 아세틸아세토네이트 하이드레이트(Zinc acetylacetonate hydrate, (Zn(C5H7O2)2·xH2O)), 인듐 아세틸아세토네이트 하이드레이트(Indium acetylacetonate hydrate, (In(C5H7O2)3·xH2O)), 갈륨 아세틸아세토네이트 (Gallium acetylacetonate, (Ga(C5H7O2)3)), 징크 시트레이트 디하이드레이트 (Zinc citrate dihydrate, (Zn3(C6H5O7)2·2H2O)), 징크 헥사플루오로아세틸아세토네이트 디하이드레이트 (Zinc hexafluoroacetylacetonate dihydrate, (Zn(C5HF6O2)2·2H2O)) 및 글리신 징크 솔트 모노하이드레이트 (Glycine zinc salt monohydrate, (ZnC4H10N2O5)) 등을 사용할 수 있다.
또한, 상기 단계 a의 반도체 잉크 조성물은,
산화재료로서 금속 C의 질화물(nitrate)과 연료재료로서 금속 C의 상기 화학식 2로 표현되는 착화물로부터 선택되는 1 종 이상을 더 포함하고,
상기 금속 C는 인듐, 갈륨, 아연, 티타늄, 알루미늄, 리튬 및 지르코늄으로 이루어진 군으로부터 선택되는 1 종의 금속이며, 금속 C는 상기 금속 A 및 금속 B와 서로 상이한 것이 바람직하다.
상기 단계 a의 반도체 잉크 조성물은 산화재료 1 종과 연료재료 1 종을 혼합한 2 종의 물질의 혼합물일 수 있으나 이에 한정되는 것은 아니다. 2 종의 산화재료 및 1 종의 연소재료, 1 종의 산화재료 및 2 종의 연소재료를 혼합하여 사용할 수 있고, 또한 2 종의 산화재료 및 2 종의 연소재료를 혼합하여 사용할 수 있다.
이때, 산화재료 및 연료재료는 각각 서로 다른 금속을 포함하는 것이 바람직하다
또한, 상기 단계 a의 반도체 잉크 조성물은 안정제로서 모노에틸렌아민(MEA, monoethyleneamine)을 더 포함할 수 있다. 상기 단계 a의 반도체 잉크 조성물은 전구체 물질이 균질하게 분산된 용액을 기판 상부에 코팅한 후 열처리함으로써 균질한 반도체 산화물 박막을 제조할 수 있고 이에 따라 신뢰도가 우수한 무기 박막 트랜지스터를 제조할 수 있다. 이에, 안정제로서 모노에틸렌아민(MEA, monoethyleneamine)을 더 포함함으로써 전구체 물질이 용매에 더욱 안정하게 분산된 용액을 얻을 수 있고, 이에 따라 균질한 반도체 산화물 박막을 제조할 수 있다.
이때, 상기 금속 A 및 금속 B가 아연 또는 인듐인 경우 아연:인듐이 1 : 0.7 내지 1 : 10의 몰비로 혼합되는 것이 바람직하다. 구체적으로, 아연질화물과 인듐 아세틸아세토네이트의 혼합물인 경우 또는 아연 아세틸아세토네이트와 인듐 질화물의 혼합물인 경우 아연:인듐이 1 : 0.7 내지 1 : 5의 몰비로 혼합되는 것이 더욱 바람직하다.
또한, 상기 금속 A 및 금속 B가 인듐 또는 갈륨일 때, 구체적으로 인듐 아세틸아세토네이트 및 갈륨 질화물의 혼합물이거나 또는 갈륨 아세틸아세토네이트 및 인듐 질화물의 혼합물인 경우인 경우에는 인듐:갈륨이 1 : 0.1 내지 1 : 0.7의 몰비로 혼합되는 것이 바람직하다. 더욱 바람직하게는 인듐:갈륨이 1 : 0.2 내지 1 : 0.5의 몰비로 혼합되는 것이 좋다.
나아가, 상기 금속 C가 갈륨일 때, 구체적으로 아연 아세틸아세토네이트 및 인듐 질화물의 혼합물 또는 갈륨 아세틸아세토네이트 및 인듐 질화물의 혼합물에 갈륨 아세틸아세토네이트, 갈륨 질화물이 더 포함되는 경우에는 아연: 인듐: 갈륨이 1 : 1 - 3 : 0.1 - 2의 몰비로 혼합되는 것이 바람직하다.
상기 제시된 혼합비율로 제조된 무기 반도체 잉크 조성물을 이용하면 전하이동도 및 점멸비(on/off ratio)가 우수한 무기 박막 트랜지스터를 제조할 수 있다
또한, 상기 단계 a의 반도체 잉크 조성물은 용매를 더 포함하고, 산화재료, 연료재료 및 용매의 혼합물의 농도는 0.05 M 내지 0.25 M인 것이 바람직하다.
상기 단계 a에서 반도체 잉크 조성물의 농도는 용매에 대한 전구체 물질의 몰농도를 나타낸다. 종래의 반도체 잉크 조성물이 약 0.30 M 내지 0.50 M의 농도인 것에 비해, 상기 단계 a의 반도체 잉크 조성물은 약 0.1 M의 농도로서 약 3 배 내지 5 배 정도 묽은 농도를 가지므로 원료비용이 절감될 수 있는 효과가 있다.
상기 용매는 이소프로필알코올, 클로로벤젠, N-메틸 피롤리돈, 에탄올 아민, 에탄올, 메탄올, 2-메톡시에탄올 및 이들의 혼합물로 이루어지는 군으로부터 선택되는 1종인 것이 바람직하나 이에 제한되는 것은 아니다.
또한, 상기 단계 a의 도포는 잉크젯 프린팅(Ink-jet printing), 롤 프린팅(Roll printing), 그라비아 프린팅(Gravure printing), 에어로졸 프린팅(Aaerosol printing), 스크린 프린팅(Screen printing), 롤 코팅(Roll coating), 스핀 코팅(Spin coating), 바 코팅(Bar coating), 스프레이 코팅(Spray coating) 및 딥 코팅(Dip coating) 등의 방법으로 수행될 수 있으나, 이에 제한되지 않으며, 구체적인 일례로써 스핀 코팅을 이용하는 것이 바람직하나 이에 제한되는 것은 아니다.
한편, 상기 단계 b는 상기 단계 a에서 게이트 절연막 상부로 코팅된 박막을 열처리하여 반도체 박막을 제조하고, 제조된 반도체 박막 내부에 산화인듐아연 나노구조가 균질하게 형성되어 우수한 전하 이동도 등의 전기적 특성을 나타낸다. 또한, 두 금속 전구체 용액이 혼합되어 발생하는 자발적인 연소반응에 의하여 조밀하고 균일한 박막을 제조할 수 있고, 이에 따라 신뢰도가 향상될 수 있다는 장점이 있다.
상기 단계 b에서 발생하는 연소 반응의 대표적 화학 반응식은 하기와 같다.
5 Zn(C5H7O2)2·xH2O + 16 In(NO3)3·xH2O
→ 5 ZnO 8 In2O3 (s) + 24 N2 (g) + 5 CO2 (g) + x H2O (g)
상기 화학 반응식과 같이 산화재료와 연료재료의 화학 반응에 의해 이산화탄소와 물이 형성되는 연소반응이 진행되며 이에 수반하여 열이 발생한다.
상기 자발적인 연소반응은 본 발명에 따른 무기 반도체 잉크 조성물로부터 반도체 박막을 형성하는 중요한 특징인 바, 산화 특성이 있는 금속 전구체 (산화재료)와 연소 특성이 있는 금속 전구체 (연소재료)의 연소반응을 통해 발생하는 내부 발열이 전구체로부터 산화물로의 전환에 필요한 에너지로 이용될 수 있다. 이에 따라 산화물 형성을 위해 가해지는 외부 에너지, 즉 열처리에 필요한 온도를 상당 부분 낮출 수 있다. 따라서 산화물 반도체의 용액 공정에 있어 큰 단점으로 여겨지는 높은 공정 온도를 감소시킬 수 있다.
또한, 상기 단계 b의 열처리는 200 ℃ 내지 350 ℃에서 수행되는 것이 바람직하나 이에 제한되는 것은 아니다.
산화재료와 연료재료가 혼합됨에 따라 자발적인 연소반응이 일어나고 그에 따른 발열반응에 의해 산화물 형성 온도가 낮아진다. 따라서 산화물이 용이하게 형성되므로, 상기 반도체 박막을 포함하는 트랜지스터의 전기적 특성이 크게 향상될 수 있어 유용하다는 장점이 있다.
이와 같이, 자발적 연소 반응이 발생하는 인듐아연 산화물계 반도체 잉크 조성물을 사용하여 박막 트랜지스터의 산화물 반도체를 형성하기 때문에 더욱 전기적 성능이 우수한 박막 트랜지스터를 제조할 수 있다.
다음으로, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 5는 상기 단계 4에서 형성된 반도체 박막 상부에 소스(Source)와 드레인(Drain) 전극을 형성하는 단계이다.
구체적으로, 소스와 드레인 전극은 서로 이격되도록 위치하고 상기 단계 4에서 형성된 반도체 박막 상부의 양쪽에 각각 접하도록 형성될 수 있다.
상기 단계 4의 소스와 드레인 전극은 금속 또는 금속 산화물과 같은 전도성 물질로 형성될 수 있다. 일례로, 소스와 드레인 전극은 금속 또는 금속 산화물과 같은 전도성 물질로 형성될 수 있다. 일례로, 소스와 드레인 전극은 백금(Pt), 루테늄(Ru), 금(Au), 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 텅스텐(W), 구리(Cu) 등과 같은 금속 또는 ITO(indium tin oxide), FTO(fluorine doped tin oxide), IZO(InZnO), AZO(AlZnO), GZO(GaZnO), AGZnO(AlGaZnO) 및 IGZnO(InGaZnO) 등과 같은 전도성 산화물로 형성될 수 있으나, 이에 제한되지 않는다.
또한, 상기 단계 4에서 소스 전극 및 드레인 전극의 형성방법은 공지의 기술이 제한 없이 적용될 수 있다. 예를 들면, 소스와 드레인 전극은 반도체 박막이 형성된 기판 상에 금속 또는 전도성 산화물을 증착한 후 이를 패터닝함으로써 형성될 수 있다.
나아가, 본 발명은 상기 박막 트랜지스터를 포함하는 전자 디바이스를 제공한다. 본 발명의 박막 트랜지스터를 적용할 수 있는 전자 디바이스로는 액정디스플레이, 평면디스플레이, 레이저프린터 헤드 및 스캐너 등을 들 수 있다.
이하, 하기 실시예 및 실험예에 의하여 본 발명을 상세히 설명한다.
단, 하기 실시예 및 실험예는 본 발명을 예시하는 것일 뿐 발명의 범위가 실시예 및 실험예에 의해 한정되는 것은 아니다.
<실시예 1> 박막 트랜지스터의 제조 1
단계 1: 게이트 전극으로 ITO(Indium thin oxide)가 코팅된 유리 기판을 준비하였다.
단계 2: 상기 단계 1에서 형성된 게이트 전극인 ITO 상부에 폴리실라잔 용액(유피케미칼)을 스핀 코팅법으로 도포하고 용매를 증발시키기 위하여 150 ℃ 온도의 핫 플레이트 위에서 건조시켜 막을 형성하였다.
단계 3: 상기 단계 2에서 형성된 막을 전기로에서 수분을 공급하며 1 시간 동안 200 ℃의 온도로 가열하여 게이트 절연막을 형성하였다.
단계 4: 상기 단계 3에서 형성된 게이트 절연막 상부에 반도체 조성물을 스핀 코팅한 후, 핫 플레이트에서 150 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조하였다.
이때, 상기 반도체 조성물은 0.1 M의 산화아연 반도체 조성물을 사용하였다.
단계 5: 상기 단계 4에서 제조된 반도체 박막 상부에 증발 증착기(Evaporator)를 이용하여 폭(Width)/길이(Length)가 3000 μm / 50 μm 크기의 소스와 드레인 전극을 120 nm 두께로 증착하여 박막 트랜지스터를 제조하였다.
<실시예 2> 박막 트랜지스터의 제조 2
상기 실시예 1의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 3> 박막 트랜지스터의 제조 3
상기 실시예 1의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 4> 박막 트랜지스터의 제조 4
상기 실시예 1의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 5> 박막 트랜지스터의 제조 5
상기 실시예 1의 단계 3에서 250 ℃의 온도로 가열하여 게이트 절연막을 형성한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 6> 박막 트랜지스터의 제조 6
상기 실시예 5의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 5와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 7> 박막 트랜지스터의 제조 7
상기 실시예 5의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 5와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 8> 박막 트랜지스터의 제조 8
상기 실시예 5의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 5와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 9> 박막 트랜지스터의 제조 9
상기 실시예 1의 단계 3에서 300 ℃의 온도로 가열하여 게이트 절연막을 형성한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 10> 박막 트랜지스터의 제조 10
상기 실시예 9의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 9와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 11> 박막 트랜지스터의 제조 11
상기 실시예 9의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 9와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 12> 박막 트랜지스터의 제조 12
상기 실시예 9의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 9와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 13> 박막 트랜지스터의 제조 13
상기 실시예 1의 단계 3에서 350 ℃의 온도로 가열하여 게이트 절연막을 형성한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 14> 박막 트랜지스터의 제조 14
상기 실시예 13의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 13과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 15> 박막 트랜지스터의 제조 15
상기 실시예 13의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 13과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실시예 16> 박막 트랜지스터의 제조 16
상기 실시예 13의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 실시예 13과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 1>
단계 1: 게이트 전극으로 ITO(Indium thin oxide)가 코팅된 실리콘 기판을 준비하였다.
단계 2: 상기 단계 1에서 형성된 게이트 전극인 ITO 상부에 300 nm 두께의 이산화 실리콘 층으로 게이트 절연막을 형성하였다.
단계 3: 상기 단계 3에서 형성된 게이트 절연막 상부에 반도체 조성물을 스핀 코팅한 후, 핫 플레이트에서 150 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조하였다.
이때, 상기 반도체 조성물은 0.1 M의 산화아연 반도체 조성물을 사용하였다.
단계 4: 상기 단계 3에서 제조된 반도체 박막 상부에 증발 증착기(Evaporator)를 이용하여 폭(Width)/길이(Length)가 3000 μm / 50 μm 크기의 소스와 드레인 전극을 120 nm 두께로 증착하여 박막 트랜지스터를 제조하였다.
<비교예 2>
상기 비교예 1의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 3>
상기 비교예 1의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 4>
상기 비교예 1의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 5>
상기 실시예 1의 단계 3에서 150 ℃의 온도로 가열하여 게이트 절연막을 형성한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 6>
상기 비교예 5의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 5와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 7>
상기 비교예 5의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 5와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 8>
상기 비교예 5의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 5와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 9>
상기 실시예 1의 단계 3에서 400 ℃의 온도로 가열하여 게이트 절연막을 형성한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 10>
상기 비교예 9의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 9와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 11>
상기 비교예 9의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 9와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 12>
상기 비교예 9의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 9와 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 13>
상기 실시예 1의 단계 3에서 500 ℃의 온도로 가열하여 게이트 절연막을 형성한 것을 제외하고 상기 실시예 1과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 14>
상기 비교예 13의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 1 몰비로 혼합된 인듐아연 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 13과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 15>
상기 비교예 13의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연갈륨 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 13과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<비교예 16>
상기 비교예 13의 단계 4에서 반도체 조성물로, 자발적 연소반응이 발생하는 0.2 M의 1 : 0.8 : 0.2 몰비로 혼합된 인듐아연지르코늄 반도체 조성물을 사용하고, 300 ℃의 온도로 1 시간 동안 열처리하여 반도체 박막을 제조한 것을 제외하고 상기 비교예 13 동일하게 수행하여 박막 트랜지스터를 제조하였다.
<실험예 1> 박막 트랜지스터의 성능 평가
본 발명에 따른 박막 트랜지스터의 성능을 확인하기 위하여, 상기 실시예 1 내지 12 및 비교예 1 내지 12에서 제조된 박막 트랜지스터에서 게이트 절연막의 유전 상수 및 누설전류를 측정하였고, 박막 트랜지스터의 전하 이동도 및 점멸비(on/off ratio)를 측정하였으며, 그 결과를 하기 표 1에 나타내었다.

구분		 공정 조건
유전상수
(1 kHz)
누설전류
(1 MV/cm2)		 전하
이동도
(cm2/V.s)
점멸비
폴리실리잔열처리 온도
(℃)
반도체 종류		 반도체
열처리
온도(℃)
비교예 5
150		 ZnO 150
3.0
N/A		 N/A N/A
비교예 6 IZO 300 N/A N/A
비교예 7 IGZO 300 N/A N/A
비교예 8 IZrZO 300 N/A N/A
실시예 1

200		 ZnO 150

7.2

0.184 nA/cm		 54.2 ~105
실시예 2 IZO 300 71.6 ~106
실시예 3 IGZO 300 36.1 ~106
실시예 4 IZrZO 300 19.2 ~107
실시예 5

250		 ZnO 150

8.3

0.186 nA/cm		 72.1 ~106
실시예 6 IZO 300 82.6 ~106
실시예 7 IGZO 300 68.4 ~106
실시예 8 IZrZO 300 53.2 ~107
실시예 9

300		 ZnO 150

6.6

0.132 nA/cm		 18.2 ~105
실시예 10 IZO 300 64.8 ~106
실시예 11 IGZO 300 42.7 ~106
실시예 12 IZrZO 300 17.3 ~107
실시예 13

350		 ZnO 150

6.0

0.096 nA/cm		 10.4 ~105
실시예 14 IZO 300 34.2 ~106
실시예 15 IGZO 300 12.8 ~106
실시예 16 IZrZO 300 7.7 ~107
비교예 9

400		 ZnO 150

4.5

0.042 nA/cm		 3.6 ~106
비교예 10 IZO 300 5.2 ~106
비교예 11 IGZO 300 2.1 ~105
비교예 12 IZrZO 300 1.1 ~105
비교예 13

500		 ZnO 150

3.8

0.013 nA/cm		 0.18 ~106
비교예 14 IZO 300 2.7 ~106
비교예 15 IGZO 300 0.8 ~105
비교예 16 IZrZO 300 0.05 ~105
비교예 1
상용화된
이산화 규소		 ZnO 150

3.9

0.005 nA/cm		 0.2 ~106
비교예 2 IZO 300 4.9 ~106
비교예 3 IGZO 300 1.1 ~105
비교예 4 IZrZO 300 0.02 ~105
상기 표 1에 나타낸 바와 같이, 본 발명에 따른 폴리실라잔 화합물을 포함하는 유전체 조성물을 사용하고, 열처리 온도 200 ℃ 내지 350 ℃로 제조된 게이트 절연막(실시예 1 내지 12)은 6.0 내지 8.3의 높은 유전 상수를 나타내는 것을 확인할 수 있었다.
반면, 종래의 이산화 실리콘 층을 게이트 절연막으로 사용하는 경우(비교예 1 내지 3)에는 3.9의 낮은 유전 상수를 나타내며, 본 발명에 따른 범위를 벗어나는 온도에서 가열하여 게이트 절연막을 형성한 경우인 비교예 4 내지 12의 경우에는 유전 상수가 3.0 ~ 4.5로 비교적 낮은 값을 나타내는 것을 확인할 수 있었다.
또한, 본 발명에 따른 폴리실라잔 화합물을 포함하는 유전체 조성물을 사용하고, 열처리 온도 200 ℃ 내지 350 ℃로 제조된 게이트 절연막을 포함하는 박막 트랜지스터인 실시예 1 내지 12는 10.4 cm2/Vㆍs 내지 82.6 cm2/Vㆍs의 우수한 전하이동도와 약 105 내지 106의 점멸비를 나타내는 것을 확인할 수 있었다.
반면, 게이트 절연막으로 이산화 실리콘층이 형성된 박막 트랜지스터인 비교예 1 내지 3의 경우에는 0.2 cm2/Vㆍs 내지 4.9 cm2/Vㆍs의 매우 낮은 전하이동도를 나타내는 것을 확인하였다. 또한, 본 발명에 따른 범위를 벗어나는 온도에서 가열하여 게이트 절연막이 형성된 박막 트랜지스터인 비교예 4 내지 12의 경우에는 0.18 cm2/Vㆍs 내지 5.2 cm2/Vㆍs의 비교적 낮은 전하이동도를 나타내는 것을 확인하였다.
특히, 본 발명에 따른 폴리실라잔 화합물을 포함하는 유전체 조성물을 사용하고, 열처리 온도 250 ℃로 제조된 게이트 절연막을 포함하는 박막 트랜지스터의 경우에 가장 우수한 전하이동도와 유전상수를 나타내는 것을 확인할 수 있었다.
나아가, 본 발명에 따른 유전체 조성물을 사용하여 제조된 게이트 절연막과 더불어 자발적 연소 반응이 가능한 반도체 잉크 조성물을 사용하여 제조된 반도체 박막을 포함하는 경우에는 더욱 우수한 전하이동도를 나타내어 더욱 우수한 성능의 박막 트랜지스터를 제조할 수 있음을 확인하였다.
10: 박막 트랜지스터
1: 기판
2: 게이트 전극
3: 게이트 절연막
4: 반도체 막
5: 소스 전극
6: 드레인 전극

Claims (13)

  1. 기판 상부에 게이트 전극을 형성하는 단계(단계 1);
    상기 단계 1에서 형성된 게이트 전극 상부에 하기 화학식 1로 표시되는 폴리실라잔(Polysilazane) 화합물을 포함하는 유전체 조성물을 도포하여 막을 제조하는 단계(단계 2);
    상기 단계 2에서 제조된 막을 200℃ 내지 250℃의 온도로 가열하여 게이트 절연막을 형성하는 단계(단계 3);
    상기 단계 3에서 형성된 게이트 절연막 상부에 반도체 박막을 형성하는 단계(단계 4); 및
    상기 단계 4에서 형성된 반도체 박막 상부에 소스(Source)와 드레인(Drain) 전극을 형성하는 단계(단계 5);를 포함하는 박막 트랜지스터의 제조방법:
    <화학식 1>
    Figure 112016105978551-pat00012

    (상기 화학식 1에서,
    R1 및 R2는 각각 독립적으로 수소, 하이드록시기, 아미노기, 실릴기, 직쇄 또는 측쇄의 C1-9 알킬 또는 C5-12 알릴이고,
    R3는 수소, 하이드록시기, 직쇄 또는 측쇄 C1-9 알킬 또는 C5-12 알릴이고,
    n은 10 내지 1,000,000이다).
  2. 제1항에 있어서,
    상기 단계 3은 250℃의 온도로 가열하여 게이트 절연막을 형성하는 단계인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 단계 2의 도포는 잉크젯 프린팅(Ink-jet printing), 롤 프린팅(Roll printing), 그라비아 프린팅(Gravure printing), 에어로졸 프린팅(Aaerosol printing), 스크린 프린팅(Screen printing), 롤 코팅(Roll coating), 스핀 코팅(Spin coating), 바 코팅(Bar coating), 스프레이 코팅(Spray coating) 및 딥 코팅(Dip coating)으로 이루어지는 군으로부터 선택되는 1 종의 방법으로 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 단계 4의 반도체 박막을 형성하는 단계는,
    산화재료인 금속 A의 질화물(nitrate)과 연료재료인 금속 B의 하기 화학식 2로 표현되는 착화물을 포함하고, 상기 금속 A 및 금속 B는 각각 인듐, 갈륨, 아연, 티타늄, 알루미늄, 리튬 및 지르코늄으로 이루어진 군으로부터 선택되는 1 종의 금속이며, 금속 A와 금속 B는 서로 상이한 것을 특징으로 하는 반도체 잉크 조성물을 게이트 절연막 상부로 도포하여 막을 제조하는 단계(단계 a); 및
    상기 단계 a에서 제조된 막을 열처리하는 단계(단계 b);를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법:

    <화학식 2>
    Figure 112016105978551-pat00013

    (상기 화학식 2에서,
    R1, R2 및 R3는 각각 독립적으로 수소 또는 C1-2 알킬이고, 여기서 C1-2 알킬은 하나 이상의 F로 치환될 수 있다).
  9. 제8항에 있어서,
    상기 단계 a의 반도체 잉크 조성물은
    산화재료로서 금속 C의 질화물(nitrate)과 연료재료로서 금속 C의 상기 화학식 2로 표현되는 착화물로부터 선택되는 1 종 이상을 더 포함하고,
    상기 금속 C는 인듐, 갈륨, 아연, 티타늄, 알루미늄, 리튬 및 지르코늄으로 이루어진 군으로부터 선택되는 1 종의 금속이며, 금속 C는 상기 금속 A 및 금속 B와 서로 상이한 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제8항에 있어서,
    상기 단계 a의 금속 A 및 금속 B가 아연 또는 인듐일 때, 아연 : 인듐이 1 : 0.7 내지 1 : 10의 몰비인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제8항에 있어서,
    상기 단계 a의 반도체 잉크 조성물은 용매를 더 포함하고, 산화재료, 연료재료 및 용매의 혼합물의 농도는 0.05 M 내지 0.25 M인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제8항에 있어서,
    상기 단계 b의 열처리는 200 ℃ 내지 250 ℃에서 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 삭제
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3191745B2 (ja) * 1997-04-23 2001-07-23 日本電気株式会社 薄膜トランジスタ素子及びその製造方法
JP4634923B2 (ja) * 2005-12-15 2011-02-16 株式会社東芝 絶縁膜の製造方法、トランジスタの製造方法及び電子デバイスの製造方法
KR20070113893A (ko) * 2006-05-26 2007-11-29 삼성전자주식회사 유기 절연막 조성물 및 이를 이용하는 이중 두께를 갖는유기 절연막의 제조방법
US20080012074A1 (en) * 2006-07-14 2008-01-17 Air Products And Chemicals, Inc. Low Temperature Sol-Gel Silicates As Dielectrics or Planarization Layers For Thin Film Transistors
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP5781323B2 (ja) * 2011-02-18 2015-09-16 メルク、パテント、ゲゼルシャフト、ミット、ベシュレンクテル、ハフツングＭｅｒｃｋ Ｐａｔｅｎｔ ＧｍｂＨ 絶縁膜の形成方法
KR20140078543A (ko) * 2012-12-14 2014-06-25 한국화학연구원 자발적 연소 반응이 발생하는 인듐아연 산화물계 반도체 잉크 조성물 및 이를 통해 제조되는 무기 반도체 박막

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