WO2009145440A1 - 직류-직류 변환기 - Google Patents

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WO2009145440A1
WO2009145440A1 PCT/KR2009/001623 KR2009001623W WO2009145440A1 WO 2009145440 A1 WO2009145440 A1 WO 2009145440A1 KR 2009001623 W KR2009001623 W KR 2009001623W WO 2009145440 A1 WO2009145440 A1 WO 2009145440A1
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terminal
node
voltage
gate electrode
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PCT/KR2009/001623
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권오경
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한양대학교 산학협력단
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
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    • G05F3/02—Regulating voltage or current
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    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/077—Charge pumps of the Schenkel-type with parallel connected charge pump stages

Definitions

  • the present invention relates to a direct current (DC) to direct current converter, and more particularly, to a direct current (DC) to direct current (DC) converter, which is composed of a transistor of a P or N type to output a desired voltage.
  • the DC-DC converter is used to change the voltage level of the power supply voltage input from the outside.
  • Such DC-DC converters are used in various systems (eg, flat panel displays) because they can generate different power supply voltages using one power supply voltage.
  • DC-DC converters are typically implemented using CMOS processes (i.e., using both N-type and P-type transistors simultaneously).
  • CMOS process has a disadvantage in that high manufacturing cost is consumed.
  • the process mask can be reduced to reduce manufacturing costs.
  • FIG. 1 illustrates a DC-DC converter implemented with one transistor.
  • a conventional DC-DC converter includes a plurality of transistors P1 to P4 connected between a first terminal 2 and a second terminal 4, and between transistors P1 to P4.
  • Capacitors C1 to C3 connected between the nodes N1, N2 and N3 and the first clock input terminal 6 or the second clock input terminal 8, the second terminal 4 and the base power source ( And a load capacitor C_load connected between the GNDs.
  • the capacitors C1 to C3 connected between the nodes N1, N2, and N3 and the first clock input terminal 6 or the second clock input terminal 8 correspond to the clock signals CLK and CLKB.
  • the voltage of the nodes N1, N2, and N3 is boosted.
  • the transistors P1 to P4 are connected in the form of a diode so as to cut off the current supplied to the first terminal 2 and supply the current to the second terminal 4.
  • the transistors P1 to P4 are connected in the form of diodes, the voltage boosted by the capacitors C1 to C3 is not transferred in the reverse direction.
  • Such a conventional DC-DC converter boosts the input voltage VDD to a desired voltage and supplies it to the second terminal 4.
  • the conventional DC-DC converter has a second node N2 at the first node N1, a third node N3 at the second node N2, and a fourth node N4 at the third node N3.
  • the voltage is lost by the threshold voltage Vth of the transistors P1 to P4.
  • the voltage output from the second terminal 4 is 4 (VDD-Vth), and the voltage lost by the threshold voltages of the transistors P1 to P4 is output.
  • the conventional DC-DC converter has a problem that the ripple voltage becomes large because the output voltage is supplied only when the clock signal CLK is high.
  • a DC-DC converter includes: a first transistor connected between a first terminal and a second terminal; A second transistor connected between the first terminal and the second terminal and alternately turned on and off with the first transistor; A third transistor connected between the first terminal and the second terminal and alternately turned on and off with the first transistor; A fourth transistor connected between the second transistor and the first terminal and alternately turned on and off with the third transistor; A first capacitor connected between the first node and the first clock input terminal between the third transistor and the first transistor; A second capacitor connected between the second node and the second clock input terminal between the fourth transistor and the second transistor; A fifth transistor connected between the first node and the gate electrode of the third transistor, the fifth transistor being configured to allow a current to flow from the first node to the gate electrode of the third transistor; And a sixth transistor connected between the second node and the gate electrode of the fourth transistor, and configured to allow current to flow from the second node to the gate electrode of the fourth transistor.
  • the first transistor is located between the first node and the second terminal, the first transistor is turned on and off in response to the voltage applied to the second node;
  • the second transistor is positioned between the second node and the second terminal and is turned on and off in response to a voltage applied to the first node.
  • the third transistor is positioned between the first terminal and the first node and is turned on and off in response to a voltage supplied from the fifth transistor, and the fourth transistor is connected to the first terminal and the first node.
  • the first terminal is an input terminal receiving a power voltage from the outside, and the second terminal is an output terminal for outputting the voltage of the DC-DC converter.
  • a load capacitor is further provided between the second terminal and the base power supply.
  • the second terminal is an input terminal receiving a power voltage from the outside, and the first terminal is an output terminal for outputting the voltage of the DC-DC converter.
  • a load capacitor is further provided between the first terminal and the base power supply.
  • the first clock input terminal receives a clock signal, and the second clock input terminal receives a clock bar signal inverting the clock signal.
  • the first to sixth transistors are formed of the same conductive type (P type or N type). And a third capacitor connected between the gate electrode of the third transistor and the first clock input terminal, and a fourth capacitor connected between the gate electrode of the fourth transistor and the second clock input terminal.
  • a seventh transistor connected between the first terminal and the gate electrode of the third transistor, the seventh transistor being formed so that a current can flow from the gate electrode of the third transistor to the first terminal, the first terminal and the fourth terminal; And an eighth transistor connected between the gate electrodes of the transistors and configured to allow current to flow from the gate electrode of the fourth transistor to the first terminal.
  • the DC-DC converter of the present invention includes transistors of the same conductivity type (P type or N type), there is an advantage that the manufacturing cost can be reduced.
  • the DC-DC converter of the present invention has an advantage of outputting a desired voltage without losing the threshold voltage of the transistor.
  • the ripple can be minimized.
  • 1 is a view showing a conventional DC-DC converter.
  • FIG. 2 is a diagram showing a DC-DC converter according to a first embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a driving waveform of the DC-DC converter shown in FIG. 2.
  • FIG. 4 is a diagram illustrating a DC-DC converter according to a second embodiment of the present invention.
  • FIG. 5 is a view showing a DC-DC converter according to a third embodiment of the present invention.
  • FIG. 6 is a view showing a DC-DC converter according to a fourth embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a driving waveform of the DC-DC converter shown in FIG. 6.
  • FIG. 8 is a diagram illustrating a DC-DC converter in which the transistors illustrated in FIG. 5 are changed to N-type.
  • FIG. 9 is a diagram illustrating a DC-DC converter in which the transistors illustrated in FIG. 6 are changed to N-type.
  • FIG. 2 is a diagram showing a DC-DC converter according to a first embodiment of the present invention.
  • the DC-DC converter according to the first embodiment of the present invention includes a third transistor P3 and a first transistor P1 connected between the first terminal 10 and the second terminal 12.
  • a fourth transistor (P4) and a second transistor (P2) connected in parallel with the third transistor (P3) and the first transistor (P1) between the first terminal (10) and the second terminal (12);
  • the fifth transistor P5 connected between the gate electrode of the third transistor P3 and the gate electrode of the second transistor P2, the gate electrode of the fourth transistor P4, and the gate electrode of the first transistor P1.
  • a sixth transistor P6 connected therebetween.
  • the DC-DC converter according to the first embodiment of the present invention includes a first capacitor C1 and a second node N2 connected between the first node N1 and the first clock input terminal 14.
  • a second capacitor C2 connected between the second clock input terminals 16 and a load capacitor Cload connected between the second terminal 12 and the ground power source GND are provided.
  • the first electrode of the third transistor P3 is connected to the first terminal 10, and the second electrode is connected to the first node N1 (that is, the first electrode of the first transistor P1).
  • the gate electrode of the third transistor P3 is connected to the third node N3 (that is, the first electrode and the gate electrode of the fifth transistor P5).
  • the first electrode is set to any one of a source electrode and a drain electrode
  • the second electrode is set to a different electrode from the first electrode. For example, when the first electrode is set as the source electrode, the second electrode is set as the drain electrode.
  • the first electrode of the fourth transistor P4 is connected to the first terminal 10, and the second electrode is connected to the second node N2 (that is, the first electrode of the second transistor P2).
  • the gate electrode of the fourth transistor P4 is connected to the fourth node N4 (that is, the first electrode and the gate electrode of the sixth transistor P6).
  • the fourth transistor P4 is alternately turned on and off with the third transistor P3.
  • the first electrode of the first transistor P1 is connected to the first node N1 and the second electrode is connected to the second terminal 12.
  • the gate electrode of the first transistor P1 is connected to the second node N2.
  • the first transistor P1 is alternately turned on and off with the third transistor P3.
  • the first electrode of the second transistor P2 is connected to the second node N2, and the second electrode is connected to the second terminal 12.
  • the gate electrode of the second transistor P2 is connected to the first node N1.
  • the second transistor P2 is alternately turned on and off with the first transistor P1.
  • the first electrode and the gate electrode of the fifth transistor P5 are connected to the third node N3, and the second electrode is connected to the first node N1.
  • the fifth transistor P5 is connected in a diode form so that a current can be supplied from the first node N1 to the third node N3.
  • the first electrode and the gate electrode of the sixth transistor P6 are connected to the fourth node N4, and the second electrode is connected to the second node N2.
  • the sixth transistor P6 is connected in a diode form so that a current can be supplied from the second node N2 to the fourth node N4.
  • the first capacitor C1 positioned between the first clock input terminal 14 and the first node N1 corresponds to the clock signal CLK supplied to the first clock input terminal 14. ) To control the voltage.
  • the second capacitor C2 positioned between the second clock input terminal 16 and the second node N2 corresponds to the clock bar signal CLKB supplied to the second clock input terminal 16.
  • the voltage of N2) is controlled.
  • the first terminal 10 is used as an input terminal receiving a power supply voltage VDD from the outside, and the second terminal 12 is used as an output terminal for outputting a voltage.
  • FIG. 3 is a diagram illustrating a clock signal supplied to the DC-DC converter of FIG. 2.
  • the operation process will be described in detail.
  • the clock signal CLK is set to the high voltage
  • the voltage of the first node N1 is increased to the voltage of 2VDD by the first capacitor C1.
  • the first transistor P1 receiving the voltage of VDD to the gate electrode is turned on.
  • the voltage of 2VDD of the first node N1 is supplied to the second terminal OUT.
  • the voltage of the third node N3 is set to 2VDD-Vth (P5) so that the third transistor P3 is turned off.
  • the voltage of the fourth node N4 is set to VDD-Vth (P6).
  • VDD-Vth (P6) When the voltage of VDD-Vth (P6) is supplied to the fourth node N4, the fourth transistor M4 is turned on to supply the voltage of VDD to the second node N2.
  • the second transistor P2 supplied with the voltage of 2VDD to the gate electrode maintains the turn-off state regardless of the voltage supplied to the second node N2. Therefore, the voltage of 2 VDD is stably output to the second terminal 12 during the period in which the clock signal CLK is set to the high voltage.
  • the clock bar signal CLKB When the clock bar signal CLKB is set to the high voltage, the voltage of the second node N2 is increased to the voltage of 2VDD by the second capacitor C2. In this case, the clock signal CLK is set to a low voltage and the voltage of the first node N1 is set to a voltage of VDD.
  • the second transistor P2 receiving the voltage of VDD to the gate electrode is turned on.
  • the voltage of 2VDD of the second node N2 is supplied to the second terminal OUT.
  • the voltage of the fourth node N4 is set to 2VDD-Vth (P6) so that the fourth transistor P4 is turned off.
  • the voltage of the third node N3 is set to VDD-Vth (P5).
  • the third transistor P3 is turned on to supply the voltage of VDD to the first node N1.
  • the first transistor P1 supplied with the voltage of 2VDD to the gate electrode maintains the turn-off state regardless of the voltage supplied to the first node N1. Therefore, the voltage of 2 VDD is stably output to the second terminal 12 during the period in which the clock bar signal CLKB is set to the high voltage.
  • the DC-DC converter according to the first embodiment of the present invention may consist of only P-type transistors, thereby reducing manufacturing costs.
  • the DC-DC converter according to the first embodiment of the present invention has an advantage of outputting a desired voltage of 2VDD without voltage loss regardless of threshold voltages of transistors.
  • the DC-DC converter according to the first embodiment of the present invention outputs a voltage to the second terminal 12 during the high period of the clock signal and the clock bar signal, the ripple voltage can be minimized.
  • FIG. 4 is a diagram illustrating a DC-DC converter according to a second embodiment of the present invention. 4, the same components as those in FIG. 2 are assigned the same reference numerals, and detailed description thereof will be omitted.
  • the DC-DC converter according to the second embodiment of the present invention includes a third capacitor C3 and a fourth node connected between the third node N3 and the first clock input terminal 14.
  • a fourth capacitor C4 connected between N4 and the second clock input terminal 16 is provided.
  • the third capacitor C3 stably maintains the voltage of the third node N3 at a voltage of 2VDD-Vth (P5) when the clock signal CLK is input to the high voltage.
  • the voltage of the first node N1 increases to 2VDD.
  • the voltage of the third node N3 rises to 2VDD-Vth (P5).
  • the first transistor P1 is turned on while the voltage of the first node N1 rises to 2VDD so that a voltage of 2VDD is supplied to the second terminal 12.
  • a predetermined current is supplied to the second terminal 12 in correspondence with the rod connected to the second terminal 12.
  • the voltage of the third node N3 may drop to a voltage lower than a desired voltage. Therefore, in the DC-DC converter according to the second embodiment of the present invention, the voltage of the third node N3 is stably maintained at the desired voltage by using the third capacitor C3.
  • the third capacitor C3 increases the voltage of the third node N3 so that the third transistor P3 is turned off stably.
  • the fourth capacitor C4 stably maintains the voltage of the fourth node N4 at the voltage of 2VDD-Vth (P6) when the clock bar signal CLKB is input to the high voltage.
  • the voltage of the second node N2 increases to 2VDD.
  • the voltage of the fourth node N4 rises to 2VDD-Vth (P6).
  • the second transistor P2 is turned on while the voltage of the second node N2 rises to 2VDD so that a voltage of 2VDD is supplied to the second terminal 12.
  • a predetermined current is supplied to the second terminal 12 in correspondence with the rod connected to the second terminal 12.
  • the voltage of the fourth node N4 may be lowered to a voltage lower than the desired voltage. Therefore, in the DC-DC converter according to the second embodiment of the present invention, the voltage of the fourth node N4 is stably maintained at a desired voltage by using the fourth capacitor C4. In other words, when the clock bar signal CLKB is supplied, the fourth capacitor C4 increases the voltage of the fourth node N4 so that the fourth transistor P4 is stably turned off.
  • FIG. 5 is a view showing a DC-DC converter according to a third embodiment of the present invention. 5, the same components as those in FIG. 4 are assigned the same reference numerals and detailed descriptions thereof will be omitted.
  • the DC-DC converter according to the third embodiment of the present invention includes a seventh transistor P7 connected between the first terminal 10 and the third node N3 and the first terminal 10. ) And an eighth transistor P8 connected between the fourth node N4 and the fourth node N4.
  • the first electrode and the gate electrode of the seventh transistor P7 are connected to the first terminal 10, and the second electrode is connected to the third node N3. That is, the seventh transistor P7 is connected in a diode form so that a current can flow from the third node N3 to the first terminal 10.
  • the seventh transistor P7 prevents the third node N3 from being set to the floating state to secure driving stability.
  • the seventh transistor P7 prevents charge from accumulating more than necessary in the gate electrode of the third transistor P3.
  • the first electrode and the gate electrode of the eighth transistor P8 are connected to the first terminal 10, and the second electrode is connected to the fourth node N4. That is, the eighth transistor P8 is connected in a diode form so that a current can flow from the fourth node N4 to the first terminal 10.
  • the eighth transistor P8 prevents the fourth node N4 from being set to the floating state to secure driving stability.
  • the eighth transistor M8 prevents charge from being accumulated in the gate electrode of the fourth transistor P4 more than necessary.
  • the third transistor P3 is turned off. do.
  • the seventh transistor P7 connected in the form of a diode is turned on so that the voltage of the third node N3 is VDD + Vth ( It can drop to the voltage of P7).
  • the third transistor P3 is stably turned off due to the increase in the voltage of the third capacitor C3.
  • the fourth transistor P4 When the clock bar signal CLKB is set to a high voltage, the voltage of the fourth node N4 is increased to 2VDD-Vth (P6), and accordingly, the fourth transistor P4 is turned off. Meanwhile, when the voltage of the fourth node N4 rises to 2VDD-Vth (P6), the eighth transistor P8 connected in the form of a diode is turned on so that the voltage of the fourth node N4 becomes VDD + Vth ( Can drop to the voltage of P8). However, even when the voltage of the fourth node N4 falls, the fourth transistor P4 is stably turned off by the voltage rise of the fourth capacitor C4.
  • FIG. 6 is a view showing a DC-DC converter according to a fourth embodiment of the present invention.
  • the first terminal 10 is used as an output terminal and the second terminal 12 is used as an input terminal to output a negative voltage. It is substantially the same as the DC-DC converter according to the third embodiment of the present invention shown in FIG.
  • the load capacitor Cload is connected between the first terminal 10 and the ground power source GND.
  • the second terminal 12 receives a voltage of the ground power source GND as an input voltage.
  • FIG. 7 is a diagram illustrating a clock signal and an output signal supplied to the DC-DC converter of FIG. 6.
  • the voltage of the third node N3 is set to -Vth (P5). Subsequently, when the clock signal CLK falls from the high voltage to the low voltage, the voltage of the first node N1 is reduced to the voltage of -VDD by the first capacitor C1. The voltage of the third node N3 drops to the voltage of -VDD-Vth (P5).
  • the third transistor P3 is turned on to supply the voltage of -VDD to the second terminal 10.
  • the second transistor P2 is turned on.
  • the voltage of the base power source GND is supplied to the second node N2. Since the clock bar signal CLKB is set to the high voltage during the period in which the clock signal CLK is maintained at the low voltage, the fourth transistor P4 maintains the turn-off state.
  • the voltage of the second node N2 drops to the voltage of -VDD by the second capacitor C2.
  • the voltage of the fourth node N4 drops to the voltage of -VDD-Vth (P6) by the fourth capacitor C4.
  • the fourth transistor P4 is turned on and the voltage of -VDD is supplied to the second terminal 10.
  • the first transistor P1 is turned on.
  • the voltage of the base power source GND is supplied to the first node N1. Since the clock signal CLK is set to the high voltage while the clock bar signal CLKB is maintained at the low voltage, the third transistor P3 maintains the turn-off state.
  • the transistors P1 to P8 included in the DC-DC converter are P-type.
  • the transistors P1 to P8 included in the DC-DC converter of the present invention can be driven in the same manner even when formed in the N type.
  • the transistors P1 to P8 included in the DC-DC converter shown in FIG. 5 are changed to the N-type transistors N1 to N8 as shown in FIG. 8, the same driving can be performed.
  • the transistors P1 to P8 included in the DC-DC converter shown in FIG. 6 may be driven in the same manner even when the transistors P1 to P8 are changed to the N-type transistors N1 to N8 as shown in FIG.

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Abstract

본 발명은 P형 또는 N형의 한 형태의 트랜지스터로 이루어져 원하는 전압을 출력할 수 있도록 한 직류-직류 변환기에 관한 것이다. 본 발명의 직류-직류 변환기는 제 1단자와 제 2단자 사이에 접속되는 제 1트랜지스터와; 상기 제 1단자와 상기 제 2단자 사이에 접속되며 상기 제 1트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 2트랜지스터와; 상기 제 1단자와 제 2단자 사이에 접속되며 상기 제 1트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 3트랜지스터와; 상기 제 2트랜지스터와 상기 제 1단자 사이에 접속되며 상기 제 3트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 4트랜지스터와; 상기 제 3트랜지스터 및 제 1트랜지스터 사이의 제 1노드와 제 1클럭 입력단자 사이에 접속되는 제 1커패시터와; 상기 제 4트랜지스터 및 제 2트랜지스터 사이의 제 2노드와 제 2클럭 입력단자 사이에 접속되는 제 2커패시터와; 상기 제 1노드와 상기 제 3트랜지스터의 게이트전극 사이에 접속되며, 상기 제 1노드로부터 상기 제 3트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 5트랜지스터와; 상기 제 2노드와 상기 제 4트랜지스터의 게이트전극 사이에 접속되며, 상기 제 2노드로부터 상기 제 4트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 6트랜지스터를 구비한다.

Description

직류-직류 변환기
본 발명은 직류-직류 변환기에 관한 것으로, 특히 P형 또는 N형의 한 형태의 트랜지스터로 이루어져 원하는 전압을 출력할 수 있도록 한 직류-직류 변환기에 관한 것이다.
직류-직류 변환기는 외부로부터 입력되는 전원 전압의 전압레벨을 변경하기 위하여 사용된다.　 이와 같은 직류-직류 변환기는 하나의 전원 전압을 이용하여 다른 전원 전압을 생성할 수 있기 때문에 다양한 시스템(일례로, 평판 디스플레이)에 사용되고 있다.
직류-직류 변환기는 일반적으로 CMOS 공정(즉, N형 및 P형 트랜지스터를 동시에 사용)을 이용하여 구현된다.　 하지만, CMOS 공정은 높은 제조비용이 소모되는 단점이 있다.　 실제로, 직류-직류 변환기를 N형 트랜지스터 또는 P형 트랜지스터로 구성하는 경우 공정 마스크가 감소되어 제조비용을 저감할 수 있다.
도 1은 하나의 트랜지스터로 구현되는 직류-직류 변환기를 나타내는 도면이다.
도 1을 참조하면, 종래의 직류-직류 변환기는 제 1단자(2)와 제 2단자(4) 사이에 접속되는 복수의 트랜지스터들(P1 내지 P4)과, 트랜지스터들(P1 내지 P4) 사이의 노드(N1, N2, N3)와 제 1클럭 입력단자(6) 또는 제 2클럭 입력단자(8) 사이에 각각 접속되는 커패시터들(C1 내지 C3)과, 제 2단자(4)와 기저전원(GND) 사이에 접속되는 로드 커패시터(C_load)를 구비한다.
각 노드(N1, N2, N3)와 제 1클럭 입력단자(6) 또는 제 2클럭 입력단자(8) 사이에 접속되는 커패시터들(C1 내지 C3)은 클럭신호(CLK, CLKB)에 대응하여 각 노드(N1, N2, N3)의 전압을 승압한다.
트랜지스터들(P1 내지 P4)은 제 1단자(2)로 공급되는 전류를 차단하고 제 2단자(4)로 전류를 공급할 수 있도록 다이오드 형태로 접속된다.　 트랜지스터들(P1 내지 P4)이 다이오드 형태로 접속되면 커패시터들(C1 내지 C3)에 의하여 승압된 전압이 역방향으로 전달되지 않는다.
이와 같은 종래의 직류-직류 변환기는 입력전압(VDD)을 원하는 전압으로 승압하여 제 2단자(4)로 공급한다.　 하지만, 종래의 직류-직류 변환기는 제 1노드(N1)에서 제 2노드(N2), 제 2노드(N2)에서 제 3노드(N3), 제3노드(N3)에서 제 4노드(N4)로 전압이 전달될 때 트랜지스터들(P1 내지 P4)의 문턱전압(Vth)만큼 전압이 손실되는 문제점이 있다.
실제로, 제 2단자(4)에서 출력되는 전압은 4(VDD-Vth)로 트랜지스터들(P1 내지 P4)의 문턱전압만큼 손실된 전압이 출력된다.　 또한, 종래의 직류-직류 변환기는 클럭신호(CLK)가 High일 때만 출력전압을 공급하기 때문에 리플 전압이 커지는 문제점이 있다.
따라서, 본 발명의 목적은 P형 또는 N형의 한 형태의 트랜지스터로 이루어져 원하는 전압을 출력할 수 있도록 한 직류-직류 변환기를 제공하는 것이다.
본 발명의 실시예에 의한 직류-직류 변환기는 제 1단자와 제 2단자 사이에 접속되는 제 1트랜지스터와; 상기 제 1단자와 상기 제 2단자 사이에 접속되며 상기 제 1트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 2트랜지스터와; 상기 제 1단자와 제 2단자 사이에 접속되며 상기 제 1트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 3트랜지스터와; 상기 제 2트랜지스터와 상기 제 1단자 사이에 접속되며 상기 제 3트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 4트랜지스터와; 상기 제 3트랜지스터 및 제 1트랜지스터 사이의 제 1노드와 제 1클럭 입력단자 사이에 접속되는 제 1커패시터와; 상기 제 4트랜지스터 및 제 2트랜지스터 사이의 제 2노드와 제 2클럭 입력단자 사이에 접속되는 제 2커패시터와; 상기 제 1노드와 상기 제 3트랜지스터의 게이트전극 사이에 접속되며, 상기 제 1노드로부터 상기 제 3트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 5트랜지스터와; 상기 제 2노드와 상기 제 4트랜지스터의 게이트전극 사이에 접속되며, 상기 제 2노드로부터 상기 제 4트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 6트랜지스터를 구비한다.
바람직하게, 상기 제 1트랜지스터는 상기 제 1노드와 상기 제 2단자 사이에 위치되며, 상기 제 2노드에 인가되는 전압에 대응하여 턴-온 및 턴-오프되며; 상기 제 2트랜지스터는 상기 제 2노드와 상기 제 2단자 사이에 위치되며, 상기 제 1노드에 인가되는 전압에 대응하여 턴-온 및 턴-오프된다.　 상기 제 3트랜지스터는 상기 제 1단자와 상기 제 1노드 사이에 위치되며 상기 제 5트랜지스터로부터 공급되는 전압에 대응하여 턴-온 및 턴-오프되며, 상기 제 4트랜지스터는 상기 제 1단자와 상기 제 2노드 사이에 위치되며 상기 제 6트랜지스터로부터 공급되는 전압에 대응하여 턴-온 및 턴-오프된다.　 상기 제 1단자는 외부로부터 전원전압을 공급받는 입력단자, 상기 제 2단자는 상기 직류-직류 변환기의 전압을 출력하는 출력단자이다. 상기 제 2단자와 기저전원 사이에 접속되는 로드 커패시터를 더 구비한다.　 상기 제 2단자는 외부로부터 전원전압을 공급받는 입력단자, 상기 제 1단자는 상기 직류-직류 변환기의 전압을 출력하는 출력단자이다.　 상기 제 1단자와 기저전원 사이에 접속되는 로드 커패시터를 더 구비한다.　 상기 제 1클럭 입력단자는 클럭신호를 공급받고, 상기 제 2클럭 입력단자는 상기 클럭신호를 반전한 클럭바신호를 공급받는다.　 상기 제 1 내지 제 6트랜지스터는 동일한 도전형(P형 또는 N형)으로 형성된다.　 상기 제 3트랜지스터의 게이트전극과 상기 제 1클럭 입력단자 사이에 접속되는 제 3커패시터와, 상기 제 4트랜지스터의 게이트전극과 상기 제 2클럭 입력단자 사이에 접속되는 제 4커패시터를 더 구비한다.　 상기 제 1단자와 상기 제 3트랜지스터의 게이트전극 사이에 접속되며, 상기 제 3트랜지스터의 게이트전극으로부터 상기 제 1단자로 전류가 흐를 수 있도록 형성되는 제 7트랜지스터와, 상기 제 1단자와 상기 제 4트랜지스터의 게이트전극 사이에 접속되며, 상기 제 4트랜지스터의 게이트전극으로부터 상기 제 1단자로 전류가 흐를 수 있도록 형성되는 제 8트랜지스터를 더 구비한다.
본 발명의 직류-직류 변환기는 동일한 도전형(P형 또는 N형)의 트랜지스터를 포함하기 때문에 제조비용을 절감할 수 있는 장점이 있다.　 또한, 본 발명의 직류-직류 변환기는 트랜지스터의 문턱전압 손실없이 원하는 전압을 출력할 수 있는 장점이 있다.　 그리고, 본 발명에서는 클럭신호 및 클럭바신호의 하이구간 동안 전압을 출력하기 때문에 리플을 최소화할 수 있는 장점이 있다.
도 1은 종래의 직류-직류 변환기를 나타내는 도면이다.
도 2는 본 발명의 제 1실시예에 의한 직류-직류 변환기를 나타내는 도면이다.
도 3은 도 2에 도시된 직류-직류 변환기의 구동파형을 나타내는 도면이다.
도 4는 본 발명의 제 2실시예에 의한 직류-직류 변환기를 나타내는 도면이다.
도 5는 본 발명의 제 3실시예에 의한 직류-직류 변환기를 나타내는 도면이다.
도 6은 본 발명의 제 4실시예에 의한 직류-직류 변환기를 나타내는 도면이다.
도 7은 도 6에 도시된 직류-직류 변환기의 구동파형을 나타내는 도면이다.
도 8은 도 5에 도시된 트랜지스터들을 N형으로 변경한 직류-직류 변환기를 나타내는 도면이다.
도 9는 도 6에 도시된 트랜지스터들을 N형으로 변경한 직류-직류 변환기를 나타내는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 2 내지 도 9를 참조하여 자세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1실시예에 의한 직류-직류 변환기를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 제 1실시예에 의한 직류-직류 변환기는 제 1단자(10)와 제 2단자(12) 사이에 접속되는 제 3트랜지스터(P3) 및 제 1트랜지스터(P1)와, 제 1단자(10)와 제 2단자(12) 사이에서 제 3트랜지스터(P3) 및 제 1트랜지스터(P1)와 병렬로 접속되는 제 4트랜지스터(P4) 및 제 2트랜지스터(P2)와, 제 3트랜지스터(P3)의 게이트전극과 제 2트랜지스터(P2)의 게이트전극 사이에 접속되는 제 5트랜지스터(P5)와, 제 4트랜지스터(P4)의 게이트전극과 제 1트랜지스터(P1)의 게이트전극 사이에 접속되는 제 6트랜지스터(P6)를 구비한다.
그리고, 본 발명의 제 1실시예에 의한 직류-직류 변환기는 제 1노드(N1)와 제 1클럭 입력단자(14) 사이에 접속되는 제 1커패시터(C1)와, 제 2노드(N2)와 제 2클럭 입력단자(16) 사이에 접속되는 제 2커패시터(C2)와, 제 2단자(12)와 기저전원(GND) 사이에 접속되는 로드 커패시터(Cload)를 구비한다.
제 3트랜지스터(P3)의 제 1전극은 제 1단자(10)에 접속되고, 제 2전극은 제 1노드(N1)(즉, 제 1트랜지스터(P1)의 제 1전극)에 접속된다.　 그리고, 제 3트랜지스터(P3)의 게이트전극은 제 3노드(N3)(즉, 제 5트랜지스터(P5)의 제 1전극 및 게이트전극)에 접속된다. 여기서, 제 1전극은 소오스전극 및 드레인전극 중 어느 하나의 전극으로 설정되고, 제 2전극은 제 1전극과 다른 전극으로 설정된다.　 예를 들어, 제 1전극이 소오스전극으로 설정되면 제 2전극은 드레인전극으로 설정된다.
제 4트랜지스터(P4)의 제 1전극은 제 1단자(10)에 접속되고, 제 2전극은 제 2노드(N2)(즉, 제 2트랜지스터(P2)의 제 1전극)에 접속된다.　 그리고, 제 4트랜지스터(P4)의 게이트전극은 제 4노드(N4)(즉, 제 6트랜지스터(P6)의 제 1전극 및 게이트전극)에 접속된다.　 이와 같은 제 4트랜지스터(P4)는 제 3트랜지스터(P3)와 교번적으로 턴-온 및 턴-오프된다.
제 1트랜지스터(P1)의 제 1전극은 제 1노드(N1)에 접속되고, 제 2전극은 제 2단자(12)에 접속된다.　 그리고, 제 1트랜지스터(P1)의 게이트전극은 제 2노드(N2)에 접속된다.　 이와 같은 제 1트랜지스터(P1)는 제 3트랜지스터(P3)와 교번적으로 턴-온 및 턴-오프된다.　
제 2트랜지스터(P2)의 제 1전극은 제 2노드(N2)에 접속되고, 제 2전극은 제 2단자(12)에 접속된다.　 그리고, 제 2트랜지스터(P2)의 게이트전극은 제 1노드(N1)에 접속된다.　 이와 같은 제 2트랜지스터(P2)는 제 1트랜지스터(P1)와 교번적으로 턴-온 및 턴-오프된다.
제 5트랜지스터(P5)의 제 1전극 및 게이트전극은 제 3노드(N3)에 접속되고, 제 2전극은 제 1노드(N1)에 접속된다.　 이와 같은 제 5트랜지스터(P5)는 제 1노드(N1)로부터 제 3노드(N3)로 전류가 공급될 수 있도록 다이오드 형태로 접속된다.
제 6트랜지스터(P6)의 제1전극 및 게이트전극은 제 4노드(N4)에 접속되고, 제 2전극은 제 2노드(N2)에 접속된다.　 이와 같은 제 6트랜지스터(P6)는 제 2노드(N2)로부터 제 4노드(N4)로 전류가 공급될 수 있도록 다이오드 형태로 접속된다.
제 1클럭 입력단자(14) 및 제 1노드(N1) 사이에 위치되는 제 1커패시터(C1)는 제 1클럭 입력단자(14)로 공급되는 클럭신호(CLK)에 대응하여 제 1노드(N1)의 전압을 제어한다.
제 2클럭 입력단자(16) 및 제 2노드(N2) 사이에 위치되는 제 2커패시터(C2)는 제 2클럭 입력단자(16)로 공급되는 클럭바신호(CLKB)에 대응하여 제 2노드(N2)의 전압을 제어한다.
제 1단자(10)는 외부로부터 전원전압(VDD)을 공급받는 입력단자로 사용되고, 제 2단자(12)는 전압을 출력하기 위한 출력단자로 사용된다.
도 3은 도 2의 직류-직류 변환기로 공급되는 클럭신호를 나타내는 도면이다.
먼저, 제 1노드(N1) 및 제 2노드(N2)의 전압을 전원전압(VDD)으로 가정하고 동작과정을 상세히 설명하기로 한다.　 클럭신호(CLK)가 하이전압으로 설정되면 제 1커패시터(C1)에 의하여 제 1노드(N1)의 전압이 2VDD의 전압으로 상승한다.
제 1노드(N1)의 전압이 2VDD로 상승하면 게이트전극으로 VDD의 전압을 공급받는 제 1트랜지스터(P1)가 턴-온된다.　 제 1트랜지스터(P1)가 턴-온되면 제 1노드(N1)의 2VDD의 전압이 제 2단자(OUT)로 공급된다.　 그리고, 제 1노드(N1)의 전압이 2VDD로 상승하면 제 3노드(N3)의 전압은 2VDD-Vth(P5)로 설정되어 제 3트랜지스터(P3)가 턴-오프된다.
한편, 제 2노드(N2)의 전압이 VDD로 설정되면 제 4노드(N4)의 전압은 VDD-Vth(P6)로 설정된다.　 제 4노드(N4)로 VDD-Vth(P6)의 전압이 공급되면 제 4트랜지스터(M4)가 턴-온되어 제 2노드(N2)로 VDD의 전압이 공급된다.　 이 경우, 게이트전극으로 2VDD의 전압을 공급받는 제 2트랜지스터(P2)는 제 2노드(N2)로 공급되는 전압과 상관없이 턴-오프 상태를 유지한다.　 따라서, 클럭신호(CLK)가 하이전압으로 설정되는 기간 동안 제 2단자(12)로 2VDD의 전압이 안정적으로 출력된다.
클럭바신호(CLKB)가 하이전압으로 설정되면 제 2커패시터(C2)에 의하여 제 2노드(N2)의 전압이 2VDD의 전압으로 상승한다.　 이 경우, 클럭신호(CLK)가 로우전압으로 설정되어 제 1노드(N1)의 전압은 VDD의 전압으로 설정된다.
제 2노드(N2)의 전압이 2VDD로 상승하면 게이트전극으로 VDD의 전압을 공급받는 제 2트랜지스터(P2)가 턴-온된다.　 제 2트랜지스터(P2)가 턴-온되면 제 2노드(N2)의 2VDD의 전압이 제 2단자(OUT)로 공급된다.　 그리고, 제 2노드(N2)의 전압이 2VDD로 상승하면 제 4노드(N4)의 전압은 2VDD-Vth(P6)로 설정되어 제 4트랜지스터(P4)가 턴-오프된다.
한편, 제 1노드(N2)의 전압이 VDD로 설정되기 때문에 제 3노드(N3)의 전압은 VDD-Vth(P5)로 설정된다.　 제 3노드(N3)로 VDD-Vth(P5)의 전압이 공급되면 제 3트랜지스터(P3)가 턴-온되어 제 1노드(N1)로 VDD의 전압이 공급된다.　 이 경우, 게이트전극으로 2VDD의 전압을 공급받는 제 1트랜지스터(P1)는 제 1노드(N1)로 공급되는 전압과 상관없이 턴-오프 상태를 유지한다.　 따라서, 클럭바신호(CLKB)가 하이전압으로 설정되는 기간 동안 제 2단자(12)로 2VDD의 전압이 안정적으로 출력된다.
상술한 바와 같이 본 발명의 제 1실시예에 의한 직류-직류 변환기는 P형 트랜지스터들로만 구성되어 제조비용을 절감할 수 있다.　 또한, 본 발명의 제 1실시예에 의한 직류-직류 변환기는 트랜지스터들의 문턱전압과 무관하게 전압 손실없이 원하는 2VDD의 전압을 출력할 수 있는 장점이 있다.　 그리고, 본 발명의 제 1실시예에 의한 직류-직류 변환기는 클럭신호 및 클럭바신호의 하이기간 동안 제 2단자(12)로 전압을 출력하기 때문에 리플전압을 최소화할 수 있다.
도 4는 본 발명의 제 2실시예에 의한 직류-직류 변환기를 나타내는 도면이다.　 도 4를 설명할 때 도 2와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제 2실시예에 의한 직류-직류 변환기는 제 3노드(N3)와 제 1클럭 입력단자(14) 사이에 접속되는 제 3커패시터(C3)와, 제 4노드(N4)와 제 2클럭 입력단자(16) 사이에 접속되는 제 4커패시터(C4)를 구비한다.
제 3커패시터(C3)는 클럭신호(CLK)가 하이전압으로 입력될 때 제 3노드(N3)의 전압을 2VDD-Vth(P5)의 전압으로 안정적으로 유지한다.　 상세히 설명하면, 클럭신호(CLK)가 하이전압으로 설정되는 경우 제 1노드(N1)의 전압이 2VDD로 상승한다.　 제 1노드(N1)의 전압이 2VDD로 상승하면 제 3노드(N3)의 전압은 2VDD-Vth(P5)로 상승한다.
한편, 제 1노드(N1)의 전압이 2VDD로 상승하는 기간 동안 제 1트랜지스터(P1)가 턴-온되어 제 2단자(12)로 2VDD의 전압이 공급된다.　 이 경우, 제 2단자(12)에 접속되는 로드에 대응하여 소정의 전류가 제 2단자(12)로 공급된다.　 제 2단자(12)로 전류가 공급되는 경우 제 3노드(N3)의 전압이 원하는 전압보다 낮은 전압으로 하강될 염려가 있다.　 따라서, 본 발명의 제 2실시예에 의한 직류-직류 변환기에서는 제 3커패시터(C3)를 이용하여 안정적으로 제 3노드(N3)의 전압을 원하는 전압으로 유지한다.　 다시 말하여, 제 3커패시터(C3)는 클럭신호(CLK)가 공급될 때 제 3노드(N3)의 전압을 상승시킴으로써 제 3트랜지스터(P3)가 안정적으로 턴-오프되도록 한다.
제 4커패시터(C4)는 클럭바신호(CLKB)가 하이전압으로 입력될 때 제 4노드(N4)의 전압을 2VDD-Vth(P6)의 전압으로 안정적으로 유지한다.　 상세히 설명하면, 클릭바신호(CLKB)가 하이전압으로 설정되는 경우 제 2노드(N2)의 전압이 2VDD로 상승한다.　 제 2노드(N2)의 전압이 2VDD로 상승하면 제 4노드(N4)의 전압은 2VDD-Vth(P6)로 상승한다.
한편, 제 2노드(N2)의 전압이 2VDD로 상승하는 기간 동안 제 2트랜지스터(P2)가 턴-온되어 제 2단자(12)로 2VDD의 전압이 공급된다.　 이 경우, 제 2단자(12)에 접속되는 로드에 대응하여 소정의 전류가 제 2단자(12)로 공급된다.　 제 2단자(12)로 전류가 공급되는 경우 제 4노드(N4)의 전압이 원하는 전압보다 낮은 전압으로 하강 될 염려가 있다.　 따라서, 본 발명의 제 2실시예에 의한 직류-직류 변환기에서는 제 4커패시터(C4)를 이용하여 안정적으로 제 4노드(N4)의 전압을 원하는 전압으로 유지한다.　 다시 말하여, 제 4커패시터(C4)는 클럭바신호(CLKB)가 공급될 때 제 4노드(N4)의 전압을 상승시킴으로써 제 4트랜지스터(P4)가 안정적으로 턴-오프되도록 한다.
도 5는 본 발명의 제 3실시예에 의한 직류-직류 변환기를 나타내는 도면이다.　 도 5를 설명할 때 도 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제 3실시예에 의한 직류-직류 변환기는 제 1단자(10)와 제 3노드(N3) 사이에 접속되는 제 7트랜지스터(P7)와, 제 1단자(10)와 제 4노드(N4) 사이에 접속되는 제 8트랜지스터(P8)를 구비한다.
제 7트랜지스터(P7)의 제 1전극 및 게이트전극은 제 1단자(10)에 접속되고, 제 2전극은 제 3노드(N3)에 접속된다.　 즉, 제 7트랜지스터(P7)는 제 3노드(N3)로부터 제 1단자(10)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다.　 이와 같은 제 7트랜지스터(P7)는 제 3노드(N3)가 플로팅 상태로 설정되는 것을 방지하여 구동의 안정성을 확보한다.　 또한, 제 7트랜지스터(P7)는 제 3트랜지스터(P3)의 게이트전극에 필요 이상으로 전하가 축적되는 것을 방지한다.
제 8트랜지스터(P8)의 제 1전극 및 게이트전극은 제 1단자(10)에 접속되고, 제 2전극은 제 4노드(N4)에 접속된다.　 즉, 제 8트랜지스터(P8)는 제 4노드(N4)로부터 제 1단자(10)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다.　 이와 같은 제 8트랜지스터(P8)는 제 4노드(N4)가 플로팅 상태로 설정되는 것을 방지하여 구동의 안정성을 확보한다.　 또한, 제 8트랜지스터(M8)는 제 4트랜지스터(P4)의 게이트전극에 필요 이상으로 전하가 축적되는 것을 방지한다.
동작과정을 간단히 설명하면, 클럭신호(CLK)가 하이전압으로 설정되는 경우 제 3노드(N3)의 전압은 2VDD-Vth(P5)까지 상승되고, 이에 따라 제 3트랜지스터(P3)는 턴-오프된다.　 한편, 제 3노드(N3)의 전압이 2VDD-Vth(P5)까지 상승하는 경우 다이오드 형태로 접속된 제 7트랜지스터(P7)가 턴-온되어 제 3노드(N3)의 전압이 VDD+Vth(P7)의 전압까지 하강할 수 있다.　 하지만, 제 3노드(N3)의 전압이 하강하더라도 제 3커패시터(C3)의 전압 상승에 의하여 제3트랜지스터(P3)는 안정적으로 턴-오프 상태를 유지한다.
그리고, 클럭신호(CLK)가 하이전압으로 설정되는 경우 제 4노드(N4)의 전압은 VDD-Vth(P6)의 전압까지 하강된다.　 이때, 제 8트랜지스터(P8)는 턴-오프 상태를 유지하기 때문에 제 4트랜지스터(P4)는 안정적으로 턴-온 상태를 유지한다.
클럭바신호(CLKB)가 하이전압으로 설정되는 경우 제 4노드(N4)의 전압은 2VDD-Vth(P6)까지 상승되고, 이에 따라 제 4트랜지스터(P4)는 턴-오프된다.　 한편, 제 4노드(N4)의 전압이 2VDD-Vth(P6)까지 상승하는 경우 다이오드 형태로 접속된 제 8트랜지스터(P8)가 턴-온되어 제 4노드(N4)의 전압이 VDD+Vth(P8)의 전압까지 하강할 수 있다.　 하지만, 제 4노드(N4)의 전압이 하강하더라도 제 4커패시터(C4)의 전압 상승에 의하여 제 4트랜지스터(P4)는 안정적으로 턴-오프 상태를 유지한다.
그리고, 클럭바신호(CLKB)가 하이전압으로 설정되는 경우 제 3노드(N3)의 전압은 VDD-Vth(P5)의 전압까지 하강된다.　 이때, 제 7트랜지스터(P7)는 턴-오프 상태를 유지하기 때문에 제 3트랜지스터(P3)는 안정적으로 턴-온 상태를 유지한다.
도 6은 본 발명의 제 4실시예에 의한 직류-직류 변환기를 나타내는 도면이다.　 도 6에 도시된 본 발명의 제 4실시예에 의한 직류-직류 변환기는 부극성의 전압을 출력하기 위하여 제 1단자(10)가 출력단자로 사용되고, 제 2단자(12)가 입력단자로 사용되는 점을 제외하고 실질적으로 도 5에 도시된 본 발명의 제 3실시예에 의한 직류-직류 변환기와 동일하다.
한편, 제 1단자(10)가 출력단자로 사용되기 때문에 로드 커패시터(Cload)는 제 1단자(10)와 기저전원(GND) 사이에 접속된다.　 그리고, 제 2단자(12)로는 입력전압으로 기저전원(GND)의 전압을 공급받는다.
도 7은 도 6의 직류-직류 변환기로 공급되는 클럭신호 및 출력신호를 나타내는 도면이다.
먼저, 제 1노드(N1) 및 제 2노드(N2)의 전압을 기저전원(GND)으로 가정하고 동작과정을 상세히 설명하기로 한다.　
제 1노드(N1)의 전압이 기저전원(GND)으로 설정되는 경우 제 3노드(N3)의 전압은 -Vth(P5)로 설정된다.　 이후, 클럭신호(CLK)가 하이전압에서 로우전압으로 하강하면 제 1커패시터(C1)에 의하여 제 1노드(N1)의 전압이 -VDD의 전압으로 하강한다.　 그리고, 제 3노드(N3)의 전압은 -VDD-Vth(P5)의 전압으로 하강한다.
이 경우, 제 3트랜지스터(P3)가 턴-온되어 -VDD의 전압이 제 2단자(10)로 공급된다.　 한편, 제 1노드(N1)의 전압이 -VDD로 하강하면 제 2트랜지스터(P2)가 턴-온된다.　 제 2트랜지스터(P2)가 턴-온되면 기저전원(GND)의 전압이 제 2노드(N2)로 공급된다.　 그리고, 클럭신호(CLK)가 로우전압으로 유지되는 기간 동안 클럭바신호(CLKB)가 하이전압으로 설정되기 때문에 제 4트랜지스터(P4)는 턴-오프 상태를 유지한다.
클럭바신호(CLKB)가 하이전압에서 로우전압으로 하강하면 제 2커패시터(C2)에 의하여 제 2노드(N2)의 전압이 -VDD의 전압으로 하강한다.　 그리고, 제 4노드(N4)의 전압은 제 4커패시터(C4)에 의하여 -VDD-Vth(P6)의 전압으로 하강한다.
이 경우, 제 4트랜지스터(P4)가 턴-온되어 -VDD의 전압이 제 2단자(10)로 공급된다.　 한편, 제 2노드(N2)의 전압이 -VDD로 하강하면 제 1트랜지스터(P1)가 턴-온된다.　 제 1트랜지스터(P1)가 턴-온되면 기저전원(GND)의 전압이 제 1노드(N1)로 공급된다.　 그리고, 클럭바신호(CLKB)가 로우전압으로 유지되는 기간 동안 클럭신호(CLK)가 하이전압으로 설정되기 때문에 제 3트랜지스터(P3)는 턴-오프 상태를 유지한다.
한편, 상술한 설명에서는 직류-직류 변환기에 포함되는 트랜지스터들(P1 내지 P8)이 P형인 경우로 가정하였다.　 하지만, 본 발명의 직류-직류 변환기에 포함되는 트랜지스터들(P1 내지 P8)은 N형으로 형성되어도 동일하게 구동 가능한다.
다시 말하여, 도 5에 도시된 직류-직류 변환기에 포함되는 트랜지스터들(P1 내지 P8)을 도 8과 같이 N형 트랜지스터들(N1 내지 N8)로 변경하여도 동일하게 구동 가능하다.　 그리고, 도 6에 도시된 직류-직류 변환기에 포함되는 트랜지스터들(P1 내지 P8)을 도 9와 같이 N형 트랜지스터들(N1 내지 N8)로 변경하여도 동일하게 구동 가능하다.　
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.

Claims (11)

  1. 제 1단자와 제 2단자 사이에 접속되는 제 1트랜지스터와;
    상기 제 1단자와 상기 제 2단자 사이에 접속되며 상기 제 1트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 2트랜지스터와;
    상기 제 1단자와 제 2단자 사이에 접속되며 상기 제 1트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 3트랜지스터와;
    상기 제 2트랜지스터와 상기 제 1단자 사이에 접속되며 상기 제 3트랜지스터와 교번적으로 턴-온 및 턴-오프되는 제 4트랜지스터와;
    상기 제 3트랜지스터 및 제 1트랜지스터 사이의 제 1노드와 제 1클럭 입력단자 사이에 접속되는 제 1커패시터와;
    상기 제 4트랜지스터 및 제 2트랜지스터 사이의 제 2노드와 제 2클럭 입력단자 사이에 접속되는 제 2커패시터와;
    상기 제 1노드와 상기 제 3트랜지스터의 게이트전극 사이에 접속되며, 상기 제 1노드로부터 상기 제 3트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 5트랜지스터와;
    상기 제 2노드와 상기 제 4트랜지스터의 게이트전극 사이에 접속되며, 상기 제 2노드로부터 상기 제 4트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 6트랜지스터를 구비하는 것을 특징으로 하는 직류-직류 변환기.
  2. 제 1항에 있어서,
    상기 제 1트랜지스터는 상기 제 1노드와 상기 제 2단자 사이에 위치되며, 상기 제 2노드에 인가되는 전압에 대응하여 턴-온 및 턴-오프되며;
    상기 제 2트랜지스터는 상기 제 2노드와 상기 제 2단자 사이에 위치되며, 상기 제 1노드에 인가되는 전압에 대응하여 턴-온 및 턴-오프되는 것을 특징으로 하는 직류-직류 변환기.
  3. 제 1항에 있어서,
    상기 제 3트랜지스터는 상기 제 1단자와 상기 제 1노드 사이에 위치되며 상기 제 5트랜지스터로부터 공급되는 전압에 대응하여 턴-온 및 턴-오프되며,
    상기 제 4트랜지스터는 상기 제 1단자와 상기 제 2노드 사이에 위치되며 상기 제 6트랜지스터로부터 공급되는 전압에 대응하여 턴-온 및 턴-오프되는 것을 특징으로 하는 직류-직류 변환기.
  4. 제 1항에 있어서,
    상기 제 1단자는 외부로부터 전원전압을 공급받는 입력단자, 상기 제 2단자는 상기 직류-직류 변환기의 전압을 출력하는 출력단자인 것을 특징으로 하는 직류-직류 변환기.
  5. 제 4항에 있어서,
    상기 제 2단자와 기저전원 사이에 접속되는 로드 커패시터를 더 구비하는 것을 특징으로 하는 직류-직류 변환기.
  6. 제 1항에 있어서,
    상기 제 2단자는 외부로부터 전원전압을 공급받는 입력단자, 상기 제 1단자는 상기 직류-직류 변환기의 전압을 출력하는 출력단자인 것을 특징으로 하는 직류-직류 변환기.
  7. 제 6항에 있어서,
    상기 제 1단자와 기저전원 사이에 접속되는 로드 커패시터를 더 구비하는 것을 특징으로 하는 직류-직류 변환기.
  8. 제 1항에 있어서,
    상기 제 1클럭 입력단자는 클럭신호를 공급받고, 상기 제 2클럭 입력단자는 상기 클럭신호를 반전한 클럭바신호를 공급받는 것을 특징으로 하는 직류-직류 변환기.
  9. 제 1항에 있어서,
    상기 제 1 내지 제 6트랜지스터는 동일한 도전형(P형 또는 N형)으로 형성되는 것을 특징으로 하는 직류-직류 변환기.
  10. 제 1항에 있어서,
    상기 제 3트랜지스터의 게이트전극과 상기 제 1클럭 입력단자 사이에 접속되는 제 3커패시터와,
    상기 제 4트랜지스터의 게이트전극과 상기 제 2클럭 입력단자 사이에 접속되는 제 4커패시터를 더 구비하는 것을 특징으로 하는 직류-직류 변환기.
  11. 제 1항에 있어서,
    상기 제 1단자와 상기 제 3트랜지스터의 게이트전극 사이에 접속되며, 상기 제 3트랜지스터의 게이트전극으로부터 상기 제 1단자로 전류가 흐를 수 있도록 형성되는 제 7트랜지스터와,
    상기 제 1단자와 상기 제 4트랜지스터의 게이트전극 사이에 접속되며, 상기 제 4트랜지스터의 게이트전극으로부터 상기 제 1단자로 전류가 흐를 수 있도록 형성되는 제 8트랜지스터를 더 구비하는 것을 특징으로 하는 직류-직류 변환기.
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