WO2009130793A1 - 試験システムおよびプローブ装置 - Google Patents

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WO2009130793A1
WO2009130793A1 PCT/JP2008/058143 JP2008058143W WO2009130793A1 WO 2009130793 A1 WO2009130793 A1 WO 2009130793A1 JP 2008058143 W JP2008058143 W JP 2008058143W WO 2009130793 A1 WO2009130793 A1 WO 2009130793A1
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wafer
probe
semiconductor
wiring board
semiconductor wafer
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PCT/JP2008/058143
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芳春 梅村
芳雄 甲元
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株式会社アドバンテスト
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0491—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets for testing integrated circuits on wafers, e.g. wafer-level test cartridge
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    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers

Definitions

  • the present invention relates to a test system and a probe device.
  • the present invention relates to a test apparatus that tests a plurality of semiconductor chips formed on a semiconductor wafer, and a probe apparatus that is electrically connected to the plurality of semiconductor chips formed on the semiconductor wafer.
  • the semiconductor wafer container is formed of a holding plate for holding a semiconductor wafer, a wiring board provided with a probe connected to a terminal of a semiconductor chip, and a sealing material for sealing between the holding plate and the wiring board. And the probe of a wiring board and the terminal of a semiconductor chip are connected by decompressing sealed space.
  • the terminal spacing of the wiring board is different from the terminal spacing of the semiconductor chip, it is conceivable to insert a pitch conversion board between the wiring board and the semiconductor chip. In this case, it is conceivable to fix the pitch conversion board to the wiring board.
  • the pitch conversion board and the wiring board have different coefficients of thermal expansion, if the pitch conversion board is fixed to the wiring board, stress is applied to the pitch conversion board and the fixing portion of the wiring board along with the temperature change.
  • the pitch conversion board falls off the wiring board when the holding plate is moved to replace the semiconductor wafer to be tested.
  • an object of the present invention is to provide a probe device and a test system that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a probe device that is electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed, a wiring board provided with a plurality of terminals, A plurality of device-side connection terminals provided between the wiring substrate and the semiconductor wafer, having a plurality of device-side connection terminals on the surface on the wiring substrate side, and electrically connected to each semiconductor chip collectively on the surface on the semiconductor wafer side
  • a probe device comprising a probe wafer having a wafer-side connection terminal and a support unit for holding the probe wafer so that the position of the probe wafer relative to the wiring substrate can be displaced within a predetermined range.
  • a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer, a chamber, a transfer device for sequentially transferring each semiconductor wafer into the chamber, And a probe device that is electrically connected to the semiconductor wafer, the probe device being a probe device that is electrically connected to the semiconductor wafer on which a plurality of semiconductor chips are formed, wherein the wiring board is provided with a plurality of terminals Are provided between the wiring substrate and the semiconductor wafer, have a plurality of device side connection terminals on the surface on the wiring substrate side, and are electrically connected to the respective semiconductor chips collectively on the surface on the semiconductor wafer side A probe wafer having a plurality of wafer side connection terminals and a probe so that the position of the probe wafer relative to the wiring board can be displaced within a predetermined range.
  • Providing a test system comprising a support part for holding the Movement.
  • FIG. 1 is a diagram showing an outline of a test system 400 according to one embodiment.
  • 3 is a cross-sectional view showing a configuration example of a probe device 200 provided in the chamber 20 and electrically connected to the semiconductor wafer 300.
  • FIG. 2 is a cross-sectional view showing the probe apparatus 200 in a state where a wafer tray 226 is separated from a membrane 222 and a probe wafer 100.
  • FIG. 2 is a top view illustrating an example of a surface of a probe wafer 100 on a wiring board side.
  • FIG. 3 is a diagram illustrating a configuration example of a membrane 222.
  • FIG. 5 is a diagram illustrating a configuration example of a wafer tray 226.
  • FIG. 5 is a diagram illustrating a configuration example of a wafer tray 226.
  • FIG. 1 is a diagram for explaining an outline of a probe wafer 100. 1 is an example of a cross-sectional view of a probe wafer 100.
  • FIG. 3 is a block diagram illustrating a functional configuration example of a circuit unit 110.
  • FIG. It is a figure which shows the outline
  • FIG. It is a figure which shows the outline
  • DESCRIPTION OF SYMBOLS 10 Control apparatus, 20 ... Chamber, 40 ... Transfer apparatus, 60 ... Wafer cassette, 100 ... Probe wafer, 102 ... Wafer connection surface, 104 ... Device connection surface, DESCRIPTION OF SYMBOLS 110 ... Circuit part, 111 ... Wafer substrate, 112 ... Wafer side connection terminal, 114 ... Device side connection terminal, 116 ... Through hole, 117 ... Wiring, 122 ... Pattern Generation unit 124 ... Pattern memory 126 ... Expected value memory 128 ... Fail memory 130 ... Waveform shaping unit 132 ... Driver 134 134 Comparator 136 ... Timing Generating unit, 138... Logic comparing unit, 140... Characteristic measuring unit, 142...
  • Power supply unit 150... Pad, 200. ... Supporting part, 205 ... Column part, 206 ... Screw hole, 208 ... Screw hole, 209 ... Overhang part, 212 ... Anisotropic conductive sheet on the device side, 214.
  • Device side seal part 218 ... Wafer side anisotropic conductive sheet, 220 ... Fixing ring, 222 ... Membrane, 224 ... Wafer side seal part, 226 ... Wafer tray, 228 ... Wafer stage, 230 ... intake path, 232 ... intake path, 234 ... decompression section, 236 ... decompressor, 238 ... decompressor, 240 ... through hole, 242 ... through Holes, 244 ...
  • Air reservoir space 246 ... Air reservoir space, 248 ... Sealing part, 250 ... Sealing part, 252 ... Anisotropic conductive sheet, 300 ... Semiconductor wafer 310 ... Semiconductor chip, 400 ... Test system Arm
  • FIG. 1 is a diagram showing an outline of a test system 400 according to one embodiment.
  • the test system 400 tests a plurality of semiconductor chips formed on the semiconductor wafer 300.
  • the test system 400 may test a plurality of semiconductor wafers 300 in parallel.
  • the test system 400 includes a control device 10, a plurality of chambers 20, a transfer device 40, and a wafer cassette 60.
  • the control device 10 controls the test system 400.
  • the control device 10 may control the chamber 20, the transfer device 40, and the wafer cassette 60.
  • the chamber 20 sequentially receives the semiconductor wafers 300 to be tested and tests the semiconductor wafers 300 inside the chamber 20.
  • Each chamber 20 may independently test the semiconductor wafer 300. That is, each chamber 20 may test the semiconductor wafer 300 without synchronizing with the other chambers 20.
  • the wafer cassette 60 stores a plurality of semiconductor wafers 300.
  • the transfer device 40 transfers each semiconductor wafer 300 stored in the wafer cassette 60 into one of the vacant chambers 20. Further, the transfer device 40 may unload the semiconductor wafer 300 that has been tested from the chamber 20 and store it in the wafer cassette 60.
  • FIG. 2 is a cross-sectional view showing a configuration example of the probe apparatus 200 provided in the chamber 20 and electrically connected to the semiconductor wafer 300.
  • the probe apparatus 200 of this example delivers signals to and from the semiconductor wafer 300 in response to a control signal from the control apparatus 10.
  • the probe device 200 includes a wiring board 202, a support portion 204, a device-side anisotropic conductive sheet 212, a device-side seal portion 214, a probe wafer 100, a wafer-side anisotropic conductive sheet 218, a membrane 222, a fixing ring 220, and a wafer side.
  • a seal unit 224, a wafer tray 226, a wafer stage 228, and a decompression unit 234 are included.
  • a sealed space for storing the probe wafer 100 and the semiconductor wafer 300 is formed by the wiring substrate 202, the wafer tray 226, the apparatus side seal part 214, and the wafer side seal part 224. Then, by depressurizing the sealed space, the probe wafer 100 and the semiconductor wafer 300 are electrically connected, and the semiconductor wafer 300 is tested.
  • the wiring board 202 is provided with a plurality of terminals on the lower surface on the sealed space side and is electrically connected to the probe wafer 100. Further, the wiring board 202 may pass signals between the control device 10 shown in FIG. 1 and the probe wafer 100. The control device 10 may control the probe wafer 100 via the wiring board 202.
  • the wiring board 202 may be a board in which wiring and terminals are formed on a printed board, for example.
  • the probe wafer 100 is provided between the wiring board 202 and the semiconductor wafer 300 and is electrically connected to the wiring board 202 and the semiconductor wafer 300.
  • the probe wafer 100 may be electrically connected to the wiring board 202 via an apparatus-side anisotropic conductive sheet 212 provided between the probe wafer 100 and the wiring board 202.
  • the device-side anisotropic conductive sheet 212 is pressed to electrically connect the terminal of the wiring board 202 and the device-side connection terminal provided on the surface of the probe wafer 100 on the wiring board side.
  • the probe wafer 100 has a position in the vertical direction with respect to the lower surface of the wiring board 202 to such an extent that the device-side anisotropic conductive sheet 212 can be pressed and electrically connected to the wiring board 202 when the sealed space is depressurized. It is supported so that it can be displaced within a predetermined range.
  • the probe wafer 100 may be electrically connected to the semiconductor wafer 300 via the wafer side anisotropic conductive sheet 218 and the membrane 222 provided between the probe wafer 100 and the semiconductor wafer 300. Note that the probe wafer 100 is collectively electrically connected to a plurality of semiconductor chips provided on the semiconductor wafer 300.
  • the probe wafer 100 may be a wafer having a diameter larger than that of the semiconductor wafer 300.
  • the wafer side anisotropic conductive sheet 218 is provided between the probe wafer 100 and the membrane 222.
  • the wafer side anisotropic conductive sheet 218 is pressed to electrically connect the wafer side connection terminals provided on the semiconductor wafer side surface of the probe wafer 100 and the bump terminals of the membrane 222.
  • the membrane 222 is provided between the wafer side anisotropic conductive sheet 218 and the semiconductor wafer 300.
  • the membrane 222 may have bump terminals that electrically connect the terminals of the semiconductor wafer 300 and the wafer-side connection terminals of the probe wafer 100.
  • the fixing ring 220 fixes the membrane 222 to the device-side seal portion 214.
  • the fixing ring 220 may be provided in an annular shape along the peripheral edge of the surface of the probe wafer 100 on the semiconductor wafer side.
  • the inner diameter of the fixing ring 220 may be larger than the diameters of the wafer side anisotropic conductive sheet 218 and the semiconductor wafer 300.
  • the membrane 222 has a circular shape having substantially the same diameter as that of the fixing ring 220, and an end portion thereof is fixed to the fixing ring 220.
  • the apparatus-side anisotropic conductive sheet 212, the probe wafer 100, and the wafer-side anisotropic conductive sheet 218 are disposed between the membrane 222 and the wiring substrate 202, and are arranged at a predetermined position with respect to the wiring substrate 202 by the membrane 222. Retained. As shown in FIG. 2, a gap may be provided between the apparatus-side anisotropic conductive sheet 212, the probe wafer 100, the wafer-side anisotropic conductive sheet 218, and the apparatus-side seal portion 214. With such a configuration, the semiconductor wafer 300 and the probe wafer 100 can be electrically connected by pressing the membrane 222 with the semiconductor wafer 300.
  • the wafer tray 226 is provided so as to form a sealed space with the wiring board 202 when placed at a predetermined position. As described above, the wafer tray 226 of this example forms a sealed space with the wiring substrate 202, the apparatus-side seal portion 214, and the wafer-side seal portion 224. The wafer tray 226 places the semiconductor wafer 300 on the surface of the sealed space side.
  • the apparatus-side seal 214 is provided along the peripheral edge of the surface of the membrane 222 on the wiring board side, and seals between the peripheral edge of the surface of the membrane 222 on the wiring board side and the wiring board 202.
  • the device-side seal 214 may be provided between the lower surface of the wiring board 202 and the surface of the membrane 222 on the wiring board side.
  • the device-side seal portion 214 is formed of an elastic material having elasticity to such an extent that the membrane 222 can press and conduct the device-side anisotropic conductive sheet 212 and the wafer-side anisotropic conductive sheet 218. It's okay.
  • the wafer side seal part 224 is provided along the region corresponding to the peripheral part of the membrane 222 on the surface of the wafer tray 226, and seals between the peripheral part of the surface of the membrane 222 on the wafer tray side and the wafer tray 226.
  • the wafer side seal portion 224 may be formed in an annular shape on the surface of the wafer tray 226.
  • the wafer side seal portion 224 may be formed in a lip shape in which the annular diameter increases as the distance from the surface of the wafer tray 226 increases.
  • the tip of the wafer-side seal portion 224 bends according to the pressing force, thereby bringing the distance between the membrane 222 and the semiconductor wafer 300 closer.
  • the wafer-side seal portion 224 is formed such that the height from the surface of the wafer tray 226 when not pressed against the membrane 222 is higher than the height of the semiconductor wafer 300.
  • the wafer stage 228 moves the wafer tray 226.
  • the wafer stage 228 moves the wafer tray 226 to a position where the upper end portion of the wafer side seal portion 224 is in close contact with the membrane 222.
  • a sealed space for storing the probe wafer 100 and the semiconductor wafer 300 can be formed by the wiring substrate 202, the wafer tray 226, the apparatus-side seal portion 214, and the wafer-side seal portion 224.
  • the decompression unit 234 decompresses the sealed space between the wiring substrate 202 and the wafer tray 226 formed by the wiring substrate 202, the wafer tray 226, the apparatus side seal unit 214, and the wafer side seal unit 224.
  • the decompression unit 234 decompresses the sealed space after the wafer stage 228 moves the wafer tray 226 to form the sealed space.
  • the decompression unit 234 brings the wafer tray 226 closer to the wiring board 202 to a predetermined position.
  • the wafer tray 226 is disposed at the predetermined position, thereby applying a pressing force to the apparatus-side anisotropic conductive sheet 212 and the wafer-side anisotropic conductive sheet 218 to electrically connect the wiring board 202 and the probe wafer 100.
  • the probe wafer 100 and the semiconductor wafer 300 are electrically connected.
  • the wafer side seal portion 224 may contact the membrane 222 inside the fixing ring 220.
  • the sealed space is divided by the membrane 222 into a space on the wiring substrate 202 side and a space on the wafer tray 226 side.
  • the membrane 222 is provided with a through hole 242 connecting these spaces.
  • the probe wafer 100, the apparatus-side anisotropic conductive sheet 212, and the wafer-side anisotropic conductive sheet 218 are also provided with a through hole 240, a through hole 213, and a through hole 219.
  • the through holes provided in the membrane 222, the probe wafer 100, the apparatus-side anisotropic conductive sheet 212, and the wafer-side anisotropic conductive sheet 218 are preferably distributed substantially uniformly in each plane. With such a configuration, the air sucked in the process of depressurizing the sealed space flows in a dispersed manner through the many through holes.
  • the through hole 242, the through hole 240, the through hole 213, and the through hole 219 may be provided at corresponding positions, or may be provided at different positions.
  • the pressing force applied to the apparatus-side anisotropic conductive sheet 212 and the wafer-side anisotropic conductive sheet 218 is distributed substantially evenly in the respective planes. Stress strain can be greatly reduced. For this reason, the crack of the probe wafer 100, the distortion
  • the membrane 222 with the through hole 242
  • the space between the wiring substrate 202 and the membrane 222 and the space between the membrane 222 and the semiconductor wafer 300 can be decompressed with a single decompression unit 234.
  • the decompression unit 234 may adsorb the semiconductor wafer 300 to the wafer tray 226.
  • the decompression unit 234 of this example includes a decompressor 236 for a sealed space and a decompressor 238 for a semiconductor wafer.
  • an air intake path 232 for a sealed space and an air intake path 230 for a semiconductor wafer are formed in the wafer tray 226.
  • the air intake path 232 for the sealed space is provided through the inside of the wafer tray 226, one opening is formed on the surface on which the semiconductor wafer 300 is placed, and the other opening is connected to the decompressor 236 for the sealed space. Formed on the surface. Note that one opening of the air intake path 232 for the sealed space is inside the region surrounded by the wafer-side seal portion 224 on the surface of the wafer tray 226 where the semiconductor wafer 300 is placed, and the semiconductor wafer 300 is placed thereon. It is formed outside the area to be placed. Further, the air intake path 232 for the sealed space may have a plurality of openings on the surface of the wafer tray 226 on which the semiconductor wafer 300 is placed.
  • the intake path 230 for the semiconductor wafer is provided through the inside of the wafer tray 226, one opening is formed on the surface on which the semiconductor wafer 300 is placed, and the other opening is the decompressor 238 for the semiconductor wafer. Formed on the surface to be connected. Note that one opening of the intake path 230 for the semiconductor wafer is formed in a region where the semiconductor wafer 300 is placed on the surface of the wafer tray 226 on the sealed space side.
  • the semiconductor wafer intake path 230 may have a plurality of openings on the surface of the wafer tray 226 on which the semiconductor wafer 300 is placed.
  • the decompressor 236 for the sealed space decompresses the space between the wafer tray 226 and the membrane 222 by sucking the air intake path 232 for the sealed space.
  • the through-hole 242 is formed in the membrane 222, the space between the wafer tray 226 and the membrane 222 can be decompressed, so that the sealed space between the wiring substrate 202 and the membrane 222 can also be decompressed. it can.
  • the semiconductor wafer decompressor 238 sucks the semiconductor wafer intake passage 230 to adsorb the semiconductor wafer 300 to the wafer tray 226.
  • the probe device 200 is electrically connected to the semiconductor wafers 300 that are sequentially transferred by the transfer device 40.
  • the wafer tray 226 is provided so as to be separable from the membrane 222 and the probe wafer 100, and sequentially transfers the semiconductor wafers 300 to and from the transfer device 40.
  • the probe wafer 100 and the membrane 222 are provided on the lower surface of the wiring substrate 202.
  • the support unit 204 holds the probe wafer 100, the membrane 222, and the like so as not to drop off in a state where the wafer tray 226 is separated.
  • FIG. 3 is a cross-sectional view showing the probe apparatus 200 in a state where the wafer tray 226 is separated from the membrane 222.
  • the support unit 204 holds the membrane 222, the probe wafer 100, and the like so as not to drop from the wiring board 202 even in such a state.
  • the support unit 204 may support the membrane 222 by supporting the fixing ring 220. As described above, the membrane 222 is fixed to the fixing ring 220. Since the probe wafer 100 and the anisotropic conductive sheet are disposed between the wiring substrate 202 and the membrane 222 as described above, the support unit 204 supports the membrane 222 with respect to the wiring substrate 202, The probe wafer 100 and the like can also be supported with respect to the wiring substrate 202. As described above, the support part 204 supports the fixing ring 220 so that the fixing ring 220 does not drop off from the wiring substrate 202, so that the membrane 222 and the like can be prevented from dropping off.
  • the membrane 222 presses the device-side anisotropic conductive sheet 212, the probe wafer 100, and the wafer-side anisotropic conductive sheet 218, so that the probe wafer 100 and the wiring substrate 202, and Since the membrane 222 and the probe wafer 100 are electrically connected, the support unit 204 supports the membrane 222 so that the membrane 222 can approach the lower surface of the wiring substrate 202 within a predetermined range.
  • the support portion 204 has a lower end of the fixing ring 220 at a position away from the lower surface of the wiring substrate 202 by a predetermined distance h so that the lower end of the fixing ring 220 cannot be more than the predetermined distance h from the lower surface of the wiring substrate 202. May be supported.
  • the support part 204 in this example has a pillar part 205 and an overhang part 209.
  • the column part 205 is provided to extend in the vertical direction from the lower surface of the wiring board 202 to the lower end of the fixing ring 220 on the outer side of the peripheral part of the device-side seal part 214.
  • the overhang portion 209 is provided to protrude from the column portion 205 in the horizontal direction at the lower end of the column portion 205, and supports the lower end of the fixing ring 220.
  • the distance h from the lower surface of the wiring board 202 to the upper surface of the overhang portion 209 is the device side anisotropic conductive sheet 212, the probe wafer 100, the wafer side when the sealed space is decompressed by the decompression unit 234. It is preferably larger than the sum of the thicknesses of the anisotropic conductive sheet 218, the membrane 222, and the fixing ring 220.
  • the support unit 204 supports the membrane 222 so that the apparatus-side anisotropic conductive sheet 212 and the wafer-side anisotropic conductive sheet 218 can be pressed by the membrane 222 when the sealed space is depressurized. can do.
  • the distance h from the lower surface of the wiring board 202 to the upper surface of the overhang portion 209 is the device side anisotropic conductive sheet 212, the probe wafer 100, and the wafer side when the sealed space is not decompressed by the decompression unit 234.
  • the thickness may be smaller than the sum of the thicknesses of the anisotropic conductive sheet 218, the membrane 222, and the fixing ring 220. Thereby, it is possible to prevent the probe wafer 100 and the like from excessively vibrating when the probe apparatus 200 is moved.
  • the thickness of the apparatus-side anisotropic conductive sheet 212 when the sealed space is not decompressed by the decompression unit 234 is about 0.4 mm, and the thickness of the probe wafer 100 is about 0.725 mm.
  • the side anisotropic conductive sheet 218 has a thickness of about 0.17 mm
  • the membrane 222 has a thickness of about 0.025 mm
  • the fixing ring 220 has a thickness of about 4.0 mm. That is, the sum of these may be about 5.32 mm.
  • the anisotropic conductive sheet is compressed, and the total sum of these thicknesses is about 5.175 mm.
  • the distance h from the lower surface of the wiring board 202 to the upper surface of the overhang portion 209 may be about 5.20 to 5.30 mm.
  • the support unit 204 supports the membrane 222 and the like by applying a pressing force in the direction of the lower surface of the wiring board 202. Further, when the sealed space is decompressed by the decompression unit 234, the pressing force of the support unit 204 against the membrane 222 and the like becomes substantially zero.
  • the support unit 204 may support the membrane 222 and the like so that the position of the membrane 222 and the like can be displaced within a predetermined range even in the horizontal direction with respect to the lower surface of the wiring board 202.
  • the positions of the side surfaces of the device-side seal portion 214 and the fixing ring 220 are defined by the positions of the column portions 205.
  • the column part 205 may be connected to the lower surface of the wiring board 202 so as to move within a predetermined range in the horizontal direction.
  • the column part 205 may be screwed to the lower surface of the wiring board 202.
  • the diameter of the screw hole 206 formed in the column part 205 may be larger than the diameter of the screw hole 208 formed in the wiring board 202.
  • the wiring board 202 and the probe wafer 100 can be easily electrically connected. Further, the probe wafer 100 and the semiconductor wafer 300 can be easily electrically connected.
  • FIG. 4 is a top view showing an example of the surface of the probe wafer 100 on the wiring board side. As described with reference to FIGS. 2 and 3, a plurality of through holes 240 are formed in the probe wafer 100.
  • the plurality of through holes 240 may be formed so as to be distributed substantially evenly in the probe wafer 100. Further, the plurality of through holes 240 may be provided in a region where the circuit portion is not formed in the probe wafer 100. For example, the through-hole 240 may be formed in a boundary region between the respective circuit units.
  • FIG. 5 is a diagram illustrating a configuration example of the membrane 222.
  • FIG. 5 shows a surface of the membrane 222 on the semiconductor wafer 300 side. As described above, the membrane 222 is stretched inside the annular fixing ring 220.
  • the through holes 242 may be formed so as to be distributed substantially evenly in the membrane 222.
  • the membrane 222 is provided with a plurality of bumps that conduct between the front and back surfaces.
  • the through hole 242 may be provided between these bumps.
  • the overhanging portion 209 of the support portion 204 supports the fixing ring 220.
  • a plurality of support portions 204 may be provided on the circumference of the fixing ring 220 so as to be arranged at predetermined equal intervals.
  • FIG. 6 is a diagram illustrating a configuration example of the wafer tray 226.
  • FIG. 6 shows an upper surface of the wafer tray 226 on which the semiconductor wafer 300 is placed.
  • the wafer side seal portion 224 is provided on the upper surface of the wafer tray 226.
  • an opening of the air intake path 232 for the sealed space and an opening of the air intake path 230 for the semiconductor wafer are formed.
  • a plurality of openings of the intake path 230 for the semiconductor wafer may be formed in a region where the semiconductor wafer 300 is to be placed. Further, a plurality of openings of the air intake path 232 for the sealed space may be formed outside the region where the semiconductor wafer 300 is to be placed and inside the region where the wafer side seal portion 224 is provided.
  • FIG. 7 is a diagram showing a configuration example of the wafer tray 226.
  • FIG. 7 shows a cross section of a portion of the wafer tray 226.
  • the air intake path 232 for the sealed space and the air intake path 230 for the semiconductor wafer are formed inside the wafer tray 226.
  • a sealing unit 248 and a sealing unit 250 for sealing the opening of each intake path may be provided on the side surface of the wafer tray 226 connected to the decompression unit 234.
  • the sealing part 248 and the sealing part 250 may be provided so as to seal the opening of each intake passage when the decompression part 234 is removed.
  • an air reservoir space 244 that is connected to the intake path 230 and has a diameter larger than that of the intake path 230 may be formed inside the wafer tray 226.
  • An air reservoir space 246 that is connected to the intake path 232 and has a diameter larger than that of the intake path 232 may be formed inside the wafer tray 226.
  • the transfer apparatus 40 described with reference to FIG. 1 may transfer the wafer tray 226 to the inside of each chamber 20 with the semiconductor wafer 300 placed on the wafer tray 226.
  • the test system 400 may further include a placement unit that delivers the semiconductor wafer 300 to the transfer device 40 in a state where the semiconductor wafer 300 is placed on the wafer tray 226.
  • the transfer apparatus 40 may carry out the wafer tray 226 on which the semiconductor wafer 300 that has been tested is placed from the chamber 20.
  • the mounting unit described above may remove the semiconductor wafer 300 from the wafer tray 226 received from the transfer device 40 and place the semiconductor wafer 300 to be tested next on the wafer tray 226.
  • the semiconductor wafer 300 When the semiconductor wafer 300 is placed on the wafer tray 226 and transported, it is preferable that the semiconductor wafer 300 is attracted to the wafer tray 226 and then the semiconductor wafer intake path 230 is sealed and transported by the sealing portion 248. Thereby, the semiconductor wafer 300 can be transported more safely.
  • the test system 400 may include a plurality of wafer trays 226 that are larger than the number of chambers 20. In this case, even if the semiconductor wafers 300 are tested in parallel in all the chambers 20, there are wafer trays 226 that are not stored in the chambers 20. While the semiconductor wafer 300 is being tested in any of the chambers 20, the transfer device 40 places the semiconductor wafer 300 to be tested next on a wafer tray 226 that is not stored in any of the chambers 20 in advance. Good. Thereby, when the test of the semiconductor wafer 300 is completed in any one of the chambers 20, the semiconductor wafer 300 to be tested next can be quickly transferred.
  • FIG. 8 is a diagram for explaining the outline of the probe wafer 100.
  • the probe wafer 100 is shown together with the semiconductor wafer 300.
  • the semiconductor wafer 300 may be a disk-shaped semiconductor substrate, for example. More specifically, the semiconductor wafer 300 may be silicon, a compound semiconductor, or another semiconductor substrate.
  • the plurality of semiconductor chips 310 to be tested by the test system 400 may be formed on the semiconductor wafer 300 using a semiconductor process such as exposure.
  • the probe wafer 100 may electrically connect the semiconductor wafer 300 and the control device 10. More specifically, the probe wafer 100 is disposed between each terminal of the wiring board 202 connected to the control device 10 and each terminal formed on the semiconductor wafer 300, and in the wiring board 202 and the semiconductor wafer 300, Connect the corresponding terminals electrically.
  • the probe wafer 100 of this example includes a wafer substrate 111 and a plurality of wafer side connection terminals 112, as will be described later with reference to FIG.
  • the control device 10 tests each semiconductor chip 310 of the semiconductor wafer 300 through the probe wafer 100.
  • the control device 10 may supply a test signal to each semiconductor chip 310 via the probe wafer 100.
  • the control device 10 may receive a response signal output from each semiconductor chip 310 according to the test signal via the probe wafer 100, and determine whether each semiconductor chip 310 is good or bad based on the response signal.
  • FIG. 9 is an example of a cross-sectional view of the probe wafer 100.
  • the probe wafer 100 includes a wafer substrate 111, a wafer side connection terminal 112, a device side connection terminal 114, a through hole 116, a pad 150, and a wiring 117.
  • the wafer substrate 111 is formed of the same semiconductor material as the substrate of the semiconductor wafer 300.
  • the wafer substrate 111 may be a silicon substrate.
  • the wafer substrate 111 may be formed of a semiconductor material having substantially the same coefficient of thermal expansion as the substrate of the semiconductor wafer 300.
  • the wafer substrate 111 has a wafer connection surface 102 and a device connection surface 104 formed on the back surface of the wafer connection surface 102.
  • the wafer connection surface 102 is formed facing the semiconductor wafer 300, and the device connection surface 104 is formed facing the wiring substrate 202.
  • the plurality of wafer side connection terminals 112 are formed on the wafer connection surface 102 of the wafer substrate 111. Further, at least one wafer side connection terminal 112 is provided for each semiconductor chip 310. For example, one wafer side connection terminal 112 may be provided for each input / output terminal of each semiconductor chip 310. That is, when each semiconductor chip 310 has a plurality of input / output terminals, a plurality of wafer side connection terminals 112 may be provided for each semiconductor chip 310.
  • Each wafer side connection terminal 112 is provided at the same interval as each input / output terminal in the semiconductor wafer 300 and is electrically connected to the input / output terminal of the corresponding semiconductor chip 310.
  • “electrically connected” may refer to a state in which an electric signal can be transmitted between two members.
  • the wafer side connection terminal 112 and the input / output terminal of the semiconductor chip 310 may be electrically connected by direct contact or indirectly contact through another conductor.
  • the wafer side connection terminal 112 and the input / output terminals of the semiconductor chip 310 are electrically connected in a non-contact state, such as capacitive coupling (also referred to as electrostatic coupling) or inductive coupling (also referred to as magnetic coupling). May be.
  • a part of the transmission line between the wafer side connection terminal 112 and the input / output terminal of the semiconductor chip 310 may be an optical transmission line.
  • the plurality of device side connection terminals 114 are formed on the device connection surface 104 of the wafer substrate 111 and are electrically connected to the wiring substrate 202. Further, the apparatus side connection terminals 114 are provided in one-to-one correspondence with the plurality of wafer side connection terminals 112. Here, the device side connection terminals 114 are provided at the same intervals as the terminals of the wiring board 202. For this reason, as shown in FIG. 9, the apparatus side connection terminals 114 may be provided at different intervals from the wafer side connection terminals 112.
  • the through hole 116, the pad 150, and the wiring 117 are formed on the wafer substrate 111, and electrically connect the corresponding wafer side connection terminal 112 and apparatus side connection terminal 114.
  • the pad 150 is provided at a position facing the wafer side connection terminal 112 on the apparatus connection surface 104.
  • the through hole 116 is formed through the wafer substrate 111 so that one end is connected to the wafer side connection terminal 112 and the other end is connected to the pad 150.
  • the wiring 117 electrically connects the pad 150 and the device-side connection terminal 114 on the device connection surface 104. With such a configuration, the apparatus side connection terminals 114 and the wafer side connection terminals 112 having different arrangement intervals are electrically connected.
  • the wafer side connection terminals 112 are arranged at the same intervals as the input terminals so as to be electrically connected to the input terminals of the semiconductor chip 310. For this reason, as shown in FIG. 8, for example, the wafer side connection terminals 112 are provided in a predetermined region for each semiconductor chip 310 at a minute interval.
  • the device-side connection terminals 114 may be provided at intervals wider than the intervals between the plurality of wafer-side connection terminals 112 corresponding to one semiconductor chip 310.
  • the device-side connection terminals 114 may be arranged at equal intervals in the surface of the device connection surface 104 so that the distribution of the device-side connection terminals 114 is substantially uniform.
  • the wafer substrate 111 is formed of the same semiconductor material as the substrate of the semiconductor wafer 300, the probe wafer 100, the semiconductor wafer 300, and the like can be obtained even when the ambient temperature fluctuates.
  • the electrical connection between the two can be maintained well. For this reason, for example, even when the test is performed by heating the semiconductor wafer 300, the semiconductor wafer 300 can be accurately tested.
  • the wafer substrate 111 is formed of a semiconductor material, a large number of wafer side connection terminals 112 and the like can be easily formed on the wafer substrate 111.
  • the wafer side connection terminal 112, the apparatus side connection terminal 114, the through hole 116, and the wiring 117 can be easily formed by a semiconductor process using exposure or the like. Therefore, a large number of wafer side connection terminals 112 and the like corresponding to a large number of semiconductor chips 310 can be easily formed on the wafer substrate 111.
  • the terminals of the probe wafer 100 may be formed on the wafer substrate 111 by plating, evaporating, or the like with a conductive material.
  • a plurality of circuit units 110 may be formed on the probe wafer 100. At least one circuit unit 110 is provided for each semiconductor chip 310, and the corresponding semiconductor chip 310 is tested. In this case, the control device 10 may exchange signals with the circuit unit 110.
  • FIG. 10 is a block diagram illustrating a functional configuration example of the circuit unit 110.
  • the circuit unit 110 includes a pattern generation unit 122, a waveform shaping unit 130, a driver 132, a comparator 134, a timing generation unit 136, a logic comparison unit 138, a characteristic measurement unit 140, and a power supply unit 142.
  • the circuit unit 110 may have the configuration shown in FIG. 10 for each input / output pin of the semiconductor chip 310 to be connected.
  • the pattern generator 122 generates a logic pattern of the test signal.
  • the pattern generation unit 122 of this example includes a pattern memory 124, an expected value memory 126, and a fail memory 128.
  • the pattern generator 122 may output a logical pattern stored in advance in the pattern memory 124.
  • the pattern memory 124 may store a logical pattern given from the control device 10 before starting the test.
  • the pattern generator 122 may generate the logical pattern based on an algorithm given in advance.
  • the waveform shaping unit 130 shapes the waveform of the test signal based on the logical pattern given from the pattern generation unit 122.
  • the waveform shaping unit 130 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period.
  • the driver 132 outputs a test signal corresponding to the waveform given from the waveform shaping unit 130.
  • the driver 132 may output a test signal in accordance with the timing signal given from the timing generator 136.
  • the driver 132 may output a test signal having the same cycle as the timing signal.
  • the test signal output from the driver 132 is supplied to the corresponding semiconductor chip 310 via a switching unit or the like.
  • the comparator 134 measures the response signal output from the semiconductor chip 310.
  • the comparator 134 may measure the logical pattern of the response signal by sequentially detecting the logical value of the response signal in accordance with the strobe signal supplied from the timing generator 136.
  • the logic comparison unit 138 functions as a determination unit that determines the quality of the corresponding semiconductor chip 310 based on the logic pattern of the response signal measured by the comparator 134. For example, the logic comparison unit 138 may determine the quality of the semiconductor chip 310 based on whether or not the expected value pattern given from the pattern generation unit 122 matches the logic pattern detected by the comparator 134.
  • the pattern generation unit 122 may supply the expected value pattern stored in advance in the expected value memory 126 to the logic comparison unit 138.
  • the expected value memory 126 may store a logic pattern given from the control device 10 before the test is started.
  • the pattern generation unit 122 may generate the expected value pattern based on an algorithm given in advance.
  • the fail memory 128 stores the comparison result in the logical comparison unit 138.
  • the fail memory 128 may store the pass / fail judgment result in the logic comparison unit 138 for each address of the semiconductor chip 310.
  • the control device 10 may read the pass / fail judgment result stored in the fail memory 128.
  • the apparatus side connection terminal 114 may output the pass / fail determination result stored in the fail memory 128 to the control apparatus 10 outside the probe wafer 100.
  • the characteristic measurement unit 140 measures the voltage or current waveform output by the driver 132.
  • the characteristic measurement unit 140 may function as a determination unit that determines whether the semiconductor chip 310 is good or not based on whether a waveform of a current or voltage supplied from the driver 132 to the semiconductor chip 310 satisfies a predetermined specification. .
  • the power supply unit 142 supplies power for driving the semiconductor chip 310.
  • the power supply unit 142 may supply power to the semiconductor chip 310 according to the power supplied from the control device 10 during the test. Further, the power supply unit 142 may supply driving power to each component of the circuit unit 110.
  • the test system 400 in which the scale of the control device 10 is reduced can be realized.
  • a general-purpose personal computer or the like can be used as the control device 10.
  • FIG. 11 is a diagram showing an outline when a semiconductor wafer 300 is tested using two probe wafers 100.
  • the probe apparatus 200 of the present example uses two probe wafers 100 in an overlapping manner in place of the probe wafer 100 in the configuration described with reference to FIGS.
  • the probe device 200 may further include an anisotropic conductive sheet between the two probe wafers 100.
  • the first probe wafer 100-1 and the second probe wafer 100-2 may function as the probe wafer 100 described with reference to FIGS.
  • the first probe wafer 100-1 on the semiconductor wafer 300 side may function as the pitch conversion probe wafer 100 described with reference to FIG.
  • the second probe wafer 100-2 on the wiring board 202 side may function as the probe wafer 100 having the circuit unit 110 described with reference to FIG.
  • the test can be performed only by replacing the probe wafer 100 for pitch conversion.
  • FIG. 12 is a diagram showing a configuration example of the probe apparatus 200 when two probe wafers 100 are used.
  • the configuration on the semiconductor wafer 300 side of the probe apparatus 200 is the same as the configuration described in relation to FIG. 2, and therefore the configuration on the semiconductor wafer 300 side is omitted in FIG.
  • the apparatus-side anisotropic conductive sheet 212 is disposed on the upper surface of the second probe wafer 100-2 in the same manner as the probe wafer 100 described with reference to FIGS. Further, a wafer-side anisotropic conductive sheet 218 is disposed on the lower surface of the first probe wafer 100-1 in the same manner as the probe wafer 100 described with reference to FIGS.
  • An anisotropic conductive sheet 252 is also disposed between the first probe wafer 100-1 and the second probe wafer 100-2. These configurations are provided in a space between the wiring board 202 and the membrane 222.
  • first probe wafer 100-1 and the second probe wafer 100-2 are each formed with a through hole 240, and a space between the first probe wafer 100-1 and the wiring board 202, and a second The space between the probe wafer 100-2 and the wafer tray 226 is connected.
  • the pressure can be reduced by the pressure reducing unit 234.
  • FIG. 13 is a diagram illustrating another configuration example of the probe apparatus 200.
  • the probe apparatus 200 of this example is different from the probe apparatus 200 described in relation to FIG. 2 in the configuration for fixing the probe wafer 100 and the membrane 222.
  • Other configurations may be the same as the probe apparatus 200 described with reference to FIG.
  • the end portion of the probe wafer 100 is fixed between the apparatus-side seal portion 214 and the fixing ring 220. Further, the end portion of the membrane 222 may be fixed to the end portion of the probe wafer 100. Even in such a case, since the through-hole is formed in the probe wafer 100 or the like, the space on the wiring board 202 side and the space on the wafer tray 226 side can be decompressed with one decompression unit 234. .

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Abstract

　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、複数の端子が設けられる配線基板と、配線基板および半導体ウエハの間に設けられ、配線基板側の面に複数の装置側接続端子を有し、半導体ウエハ側の面に、それぞれの半導体チップと一括して電気的に接続される複数のウエハ側接続端子を有するプローブウエハと、プローブウエハの配線基板に対する位置が所定の範囲で変位できるように、プローブウエハを保持する支持部とを備えるプローブ装置を提供する。

Description

試験システムおよびプローブ装置
　本発明は、試験システムおよびプローブ装置に関する。特に本発明は、半導体ウエハに形成される複数の半導体チップを試験する試験装置、および、半導体ウエハに形成される複数の半導体チップと電気的に接続するプローブ装置に関する。
　半導体ウエハに形成された半導体チップを検査する場合に、当該半導体ウエハを収納する半導体ウエハ収納器を用いる検査方法が知られている（例えば特許文献１参照）。当該半導体ウエハ収納器は、半導体ウエハを保持する保持板と、半導体チップの端子と接続されるプローブが設けられた配線基板と、保持板および配線基板の間を密閉するシール材で形成される。そして、密閉空間を減圧することで、配線基板のプローブと、半導体チップの端子とを接続する。
特開平８－５６６６号公報
　ここで、例えば配線基板の端子間隔と、半導体チップの端子間隔とが異なる場合、配線基板と半導体チップとの間にピッチ変換基板を挿入することが考えられる。この場合、ピッチ変換基板を、配線基板に固定することも考えられる。しかし、ピッチ変換基板と配線基板等の熱膨張率が異なる場合、ピッチ変換基板を配線基板に固定すると、温度変化に伴い、ピッチ変換基板および配線基板の固定部分にストレスがかかってしまう。また、ピッチ変換基板を配線基板に固定しない場合、試験する半導体ウエハを交換すべく保持板を移動させた場合、ピッチ変換基板が配線基板から脱落してしまう。
　このように、配線基板と被試験ウエハとの間に基板を挿入した場合に、上述したような問題を生じさせずに、どのような構成で当該基板を保持すべきという課題については、従来解決されていない。また、どのような構成でこれらの基板を電気的に接続すべきか、という課題についても解決されていない。
　そこで本発明は、上記の課題を解決することのできるプローブ装置および試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、複数の端子が設けられる配線基板と、配線基板および半導体ウエハの間に設けられ、配線基板側の面に複数の装置側接続端子を有し、半導体ウエハ側の面に、それぞれの半導体チップと一括して電気的に接続される複数のウエハ側接続端子を有するプローブウエハと、プローブウエハの配線基板に対する位置が、所定の範囲で変位できるように、プローブウエハを保持する支持部とを備えるプローブ装置を提供する。
　本発明の第２の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、チャンバと、それぞれの半導体ウエハを、チャンバ内に順次搬送する搬送装置と、チャンバ内において、半導体ウエハと電気的に接続するプローブ装置とを備え、プローブ装置は、複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、複数の端子が設けられる配線基板と、配線基板および半導体ウエハの間に設けられ、配線基板側の面に複数の装置側接続端子を有し、半導体ウエハ側の面に、それぞれの半導体チップと一括して電気的に接続される複数のウエハ側接続端子を有するプローブウエハと、プローブウエハの配線基板に対する位置が所定の範囲で変位できるように、プローブウエハを保持する支持部とを有する試験システムを提供する。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
一つの実施形態に係る試験システム４００の概要を示す図である。 チャンバ２０内に設けられ、半導体ウエハ３００と電気的に接続するプローブ装置２００の構成例を示す断面図である。 ウエハトレイ２２６がメンブレン２２２およびプローブウエハ１００から分離した状態におけるプローブ装置２００を示す断面図である。 プローブウエハ１００の配線基板側の面の一例を示す上面図である。 メンブレン２２２の構成例を示す図である。 ウエハトレイ２２６の構成例を示す図である。 ウエハトレイ２２６の構成例を示す図である。 プローブウエハ１００の概要を説明する図である。 プローブウエハ１００の断面図の一例である。 回路部１１０の機能構成例を示すブロック図である。 ２枚のプローブウエハ１００を用いて、半導体ウエハ３００を試験する場合の概要を示す図である。 第１のプローブウエハ１００－１および第２のプローブウエハ１００－２の概要を示す図である。 プローブ装置２００の他の構成例を示す図である。
符号の説明
１０・・・制御装置、２０・・・チャンバ、４０・・・搬送装置、６０・・・ウエハカセット、１００・・・プローブウエハ、１０２・・・ウエハ接続面、１０４・・・装置接続面、１１０・・・回路部、１１１・・・ウエハ基板、１１２・・・ウエハ側接続端子、１１４・・・装置側接続端子、１１６・・・スルーホール、１１７・・・配線、１２２・・・パターン発生部、１２４・・・パターンメモリ、１２６・・・期待値メモリ、１２８・・・フェイルメモリ、１３０・・・波形成形部、１３２・・・ドライバ、１３４・・・コンパレータ、１３６・・・タイミング発生部、１３８・・・論理比較部、１４０・・・特性測定部、１４２・・・電源供給部、１５０・・・パッド、２００・・・プローブ装置、２０２・・・配線基板、２０４・・・支持部、２０５・・・柱部、２０６・・・ネジ孔、２０８・・・ネジ孔、２０９・・・張出部、２１２・・・装置側異方性導電シート、２１４・・・装置側シール部、２１８・・・ウエハ側異方性導電シート、２２０・・・固定リング、２２２・・・メンブレン、２２４・・・ウエハ側シール部、２２６・・・ウエハトレイ、２２８・・・ウエハステージ、２３０・・・吸気経路、２３２・・・吸気経路、２３４・・・減圧部、２３６・・・減圧器、２３８・・・減圧器、２４０・・・貫通孔、２４２・・・貫通孔、２４４・・・空気溜め空間、２４６・・・空気溜め空間、２４８・・・封止部、２５０・・・封止部、２５２・・・異方性導電シート、３００・・・半導体ウエハ、３１０・・・半導体チップ、４００・・・試験システム
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、一つの実施形態に係る試験システム４００の概要を示す図である。試験システム４００は、半導体ウエハ３００に形成される複数の半導体チップを試験する。また、試験システム４００は、複数の半導体ウエハ３００を並列に試験してよい。試験システム４００は、制御装置１０、複数のチャンバ２０、搬送装置４０、および、ウエハカセット６０を備える。
　制御装置１０は、試験システム４００を制御する。例えば制御装置１０は、チャンバ２０、搬送装置４０、および、ウエハカセット６０を制御してよい。チャンバ２０は、試験すべき半導体ウエハ３００を順次受け取り、チャンバ２０の内部で半導体ウエハ３００を試験する。それぞれのチャンバ２０は、独立に半導体ウエハ３００を試験してよい。つまり、それぞれのチャンバ２０は、他のチャンバ２０と同期せずに、半導体ウエハ３００を試験してよい。
　ウエハカセット６０は、複数の半導体ウエハ３００を格納する。搬送装置４０は、ウエハカセット６０が格納したそれぞれの半導体ウエハ３００を、空いているいずれかのチャンバ２０内に搬送する。また、搬送装置４０は、試験が終了した半導体ウエハ３００を、チャンバ２０から搬出してウエハカセット６０に格納してよい。
　図２は、チャンバ２０内に設けられ、半導体ウエハ３００と電気的に接続するプローブ装置２００の構成例を示す断面図である。本例のプローブ装置２００は、制御装置１０からの制御信号に応じて、半導体ウエハ３００と信号を受け渡す。プローブ装置２００は、配線基板２０２、支持部２０４、装置側異方性導電シート２１２、装置側シール部２１４、プローブウエハ１００、ウエハ側異方性導電シート２１８、メンブレン２２２、固定リング２２０、ウエハ側シール部２２４、ウエハトレイ２２６、ウエハステージ２２８、および、減圧部２３４を有する。
　本例のプローブ装置２００は、配線基板２０２、ウエハトレイ２２６、装置側シール部２１４、および、ウエハ側シール部２２４により、プローブウエハ１００および半導体ウエハ３００を格納する密閉空間を形成する。そして、当該密閉空間を減圧することで、プローブウエハ１００と半導体ウエハ３００とを電気的に接続して、半導体ウエハ３００の試験を行う。
　配線基板２０２は、密閉空間側の下面に複数の端子が設けられ、プローブウエハ１００と電気的に接続される。また、配線基板２０２は、図１に示した制御装置１０と、プローブウエハ１００との間で信号を受け渡してよい。制御装置１０は、配線基板２０２を介して、プローブウエハ１００を制御してよい。配線基板２０２は、例えばプリント基板に配線および端子が形成された基板であってよい。
　プローブウエハ１００は、配線基板２０２および半導体ウエハ３００の間に設けられ、配線基板２０２および半導体ウエハ３００と電気的に接続される。例えばプローブウエハ１００は、プローブウエハ１００と配線基板２０２との間に設けられた装置側異方性導電シート２１２を介して、配線基板２０２と電気的に接続されてよい。
　装置側異方性導電シート２１２は、押圧されることで、配線基板２０２の端子と、プローブウエハ１００の配線基板側の面に設けられた装置側接続端子とを電気的に接続する。プローブウエハ１００は、密閉空間が減圧されたときに、装置側異方性導電シート２１２を押圧して、配線基板２０２と電気的に接続できる程度に、配線基板２０２の下面に対する垂直方向の位置が所定の範囲で変位できるように支持される。
　また、プローブウエハ１００は、プローブウエハ１００および半導体ウエハ３００の間に設けられたウエハ側異方性導電シート２１８およびメンブレン２２２を介して、半導体ウエハ３００と電気的に接続されてよい。なお、プローブウエハ１００は、半導体ウエハ３００に設けられた複数の半導体チップに対して、一括して電気的に接続される。プローブウエハ１００は、半導体ウエハ３００よりも直径の大きいウエハであってよい。
　ウエハ側異方性導電シート２１８は、プローブウエハ１００およびメンブレン２２２の間に設けられる。ウエハ側異方性導電シート２１８は、押圧されることで、プローブウエハ１００の半導体ウエハ側の面に設けられたウエハ側接続端子と、メンブレン２２２のバンプ端子とを電気的に接続する。
　メンブレン２２２は、ウエハ側異方性導電シート２１８および半導体ウエハ３００の間に設けられる。メンブレン２２２は、半導体ウエハ３００の端子と、プローブウエハ１００のウエハ側接続端子とを電気的に接続するバンプ端子を有してよい。固定リング２２０は、メンブレン２２２を装置側シール部２１４に対して固定する。
　例えば固定リング２２０は、プローブウエハ１００における半導体ウエハ側の面の周縁部に沿って環状に設けられてよい。固定リング２２０の内径は、ウエハ側異方性導電シート２１８および半導体ウエハ３００の直径より大きくてよい。
　メンブレン２２２は、固定リング２２０と略同一直径の円形状を有しており、端部が固定リング２２０に固定される。装置側異方性導電シート２１２、プローブウエハ１００、および、ウエハ側異方性導電シート２１８は、メンブレン２２２および配線基板２０２の間に配置され、メンブレン２２２により、配線基板２０２に対して所定の位置に保持される。図２に示すように、装置側異方性導電シート２１２、プローブウエハ１００、および、ウエハ側異方性導電シート２１８と、装置側シール部２１４との間には、隙間が設けられてよい。このような構成により、半導体ウエハ３００でメンブレン２２２を押圧することで、半導体ウエハ３００とプローブウエハ１００とを電気的に接続することができる。
　ウエハトレイ２２６は、所定の位置に配置された場合に、配線基板２０２と密閉空間を形成するように設けられる。本例のウエハトレイ２２６は、上述したように、配線基板２０２、装置側シール部２１４、および、ウエハ側シール部２２４と、密閉空間を形成する。また、ウエハトレイ２２６は、当該密閉空間側の面に、半導体ウエハ３００を載置する。
　装置側シール部２１４は、メンブレン２２２の配線基板側の面の周縁部に沿って設けられ、メンブレン２２２における配線基板側の面の周縁部、および、配線基板２０２の間をシールする。装置側シール部２１４は、配線基板２０２の下面と、メンブレン２２２の配線基板側の面との間に設けられてよい。この場合、装置側シール部２１４は、メンブレン２２２が装置側異方性導電シート２１２およびウエハ側異方性導電シート２１８を押圧して導通させることができる程度に、弾性を有する弾性材料で形成されてよい。
　ウエハ側シール部２２４は、ウエハトレイ２２６の表面において、メンブレン２２２の周縁部に対応する領域に沿って設けられ、メンブレン２２２におけるウエハトレイ側の面の周縁部、および、ウエハトレイ２２６の間をシールする。ウエハ側シール部２２４は、ウエハトレイ２２６の表面において環状に形成されてよい。
　また、ウエハ側シール部２２４は、ウエハトレイ２２６の表面からの距離が大きくなるに従い、環状の直径が大きくなるようなリップ状に形成されてよい。ウエハ側シール部２２４は、メンブレン２２２に押し付けられた場合に、その押圧力に応じて先端がたわむことで、メンブレン２２２と半導体ウエハ３００との距離を接近させる。また、ウエハ側シール部２２４は、メンブレン２２２に押し付けられていない状態における、ウエハトレイ２２６の表面からの高さが、半導体ウエハ３００の高さより高くなるように形成される。
　ウエハステージ２２８は、ウエハトレイ２２６を移動させる。例えばウエハステージ２２８は、ウエハ側シール部２２４の上端部が、メンブレン２２２と密着する位置まで、ウエハトレイ２２６を移動させる。このような構成により、配線基板２０２、ウエハトレイ２２６、装置側シール部２１４、および、ウエハ側シール部２２４により、プローブウエハ１００および半導体ウエハ３００を格納する密閉空間を形成することができる。
　減圧部２３４は、配線基板２０２、ウエハトレイ２２６、装置側シール部２１４、および、ウエハ側シール部２２４により形成される、配線基板２０２およびウエハトレイ２２６の間の密閉空間を減圧する。減圧部２３４は、ウエハステージ２２８がウエハトレイ２２６を移動させて、上述した密閉空間が形成された後に、当該密閉空間を減圧する。
　これにより減圧部２３４は、ウエハトレイ２２６を配線基板２０２に対して所定の位置まで接近させる。ウエハトレイ２２６は、当該所定の位置に配置されることで、装置側異方性導電シート２１２およびウエハ側異方性導電シート２１８に押圧力を印加して、配線基板２０２およびプローブウエハ１００を電気的に接続させ、且つ、プローブウエハ１００および半導体ウエハ３００を電気的に接続させる。
　また、ウエハ側シール部２２４は、固定リング２２０の内側において、メンブレン２２２と接触してよい。この場合、メンブレン２２２により、密閉空間が、配線基板２０２側の空間と、ウエハトレイ２２６側の空間に分断されてしまう。このため、メンブレン２２２には、これらの空間を接続する貫通孔２４２が設けられることが好ましい。
　また、プローブウエハ１００、装置側異方性導電シート２１２、および、ウエハ側異方性導電シート２１８にも、貫通孔２４０、貫通孔２１３、および、貫通孔２１９が設けられることが好ましい。メンブレン２２２、プローブウエハ１００、装置側異方性導電シート２１２、および、ウエハ側異方性導電シート２１８に設けられる貫通孔は、それぞれの面内において略均等に分散配置されることが好ましい。このような構成により、密閉空間を減圧する過程で吸気される空気は、多数の貫通孔により分散して流動する。なお、貫通孔２４２、貫通孔２４０、貫通孔２１３、および、貫通孔２１９は、対応する位置に設けられてよく、また、それぞれ異なる位置に設けられてもよい。
　このため、密閉空間を減圧する過程において、装置側異方性導電シート２１２、および、ウエハ側異方性導電シート２１８にかかる押圧力が、それぞれの面内において略均等に分散され、減圧過程における応力歪を大幅に低減することができる。このため、プローブウエハ１００の割れ、異方性導電シートの歪み等を防ぐことができる。
　また、メンブレン２２２に貫通孔２４２を設けることで、一つの減圧部２３４で、配線基板２０２およびメンブレン２２２の間の空間と、メンブレン２２２および半導体ウエハ３００の間の空間とを減圧することができる。
　また、減圧部２３４は、半導体ウエハ３００をウエハトレイ２２６に吸着させてよい。本例の減圧部２３４は、密閉空間用の減圧器２３６と、半導体ウエハ用の減圧器２３８とを有する。また、ウエハトレイ２２６には、密閉空間用の吸気経路２３２と、半導体ウエハ用の吸気経路２３０とが形成される。
　密閉空間用の吸気経路２３２は、ウエハトレイ２２６の内部を貫通して設けられ、一方の開口が半導体ウエハ３００を載置する面に形成され、他方の開口が密閉空間用の減圧器２３６に接続する面に形成される。なお、密閉空間用の吸気経路２３２の一方の開口は、ウエハトレイ２２６の半導体ウエハ３００を載置する面において、ウエハ側シール部２２４により囲まれた領域の内側であり、且つ、半導体ウエハ３００を載置する領域の外側に形成される。また、密閉空間用の吸気経路２３２は、ウエハトレイ２２６の半導体ウエハ３００を載置する面において複数の開口を有してよい。
　同様に、半導体ウエハ用の吸気経路２３０は、ウエハトレイ２２６の内部を貫通して設けられ、一方の開口が半導体ウエハ３００を載置する面に形成され、他方の開口が半導体ウエハ用の減圧器２３８に接続する面に形成される。なお、半導体ウエハ用の吸気経路２３０の一方の開口は、ウエハトレイ２２６の密閉空間側の面において半導体ウエハ３００が載置される領域に形成される。なお、半導体ウエハ用の吸気経路２３０は、ウエハトレイ２２６の半導体ウエハ３００を載置する面において複数の開口を有してよい。
　密閉空間用の減圧器２３６は、密閉空間用の吸気経路２３２を吸気することで、ウエハトレイ２２６およびメンブレン２２２の間の空間を減圧する。上述したように、メンブレン２２２には、貫通孔２４２が形成されるので、ウエハトレイ２２６およびメンブレン２２２の間の空間を減圧することで、配線基板２０２およびメンブレン２２２の間の密閉空間も減圧することができる。
　また、半導体ウエハ用の減圧器２３８は、半導体ウエハ用の吸気経路２３０を吸気することで、半導体ウエハ３００をウエハトレイ２２６に吸着させる。なお、プローブ装置２００は、搬送装置４０により順次搬送される半導体ウエハ３００と電気的に接続される。このため、ウエハトレイ２２６は、メンブレン２２２およびプローブウエハ１００から分離可能なように設けられ、搬送装置４０との間で半導体ウエハ３００を順次受け渡す。ここで、プローブウエハ１００およびメンブレン２２２等は、配線基板２０２の下面に設けられる。このため、支持部２０４は、ウエハトレイ２２６が分離した状態で、プローブウエハ１００およびメンブレン２２２等が脱落しないように保持する。
　図３は、ウエハトレイ２２６がメンブレン２２２から分離した状態におけるプローブ装置２００を示す断面図である。上述したように、支持部２０４は、係る状態においても、メンブレン２２２およびプローブウエハ１００等が配線基板２０２から脱落しないように保持する。
　例えば支持部２０４は、固定リング２２０を支持することにより、メンブレン２２２を支持してよい。上述したようにメンブレン２２２は、固定リング２２０に固定される。なお、プローブウエハ１００および異方性導電シートは、上述したように配線基板２０２およびメンブレン２２２の間に配置されるので、支持部２０４は、メンブレン２２２を配線基板２０２に対して支持することで、プローブウエハ１００等も配線基板２０２に対して支持することができる。このように、固定リング２２０が配線基板２０２に対して脱落しないように、支持部２０４が固定リング２２０を支持することで、メンブレン２２２等が脱落することを防ぐことができる。
　また、上述したように、メンブレン２２２が装置側異方性導電シート２１２、プローブウエハ１００、および、ウエハ側異方性導電シート２１８を押圧することで、プローブウエハ１００および配線基板２０２間、並びに、メンブレン２２２およびプローブウエハ１００間が電気的に接続するので、支持部２０４は、メンブレン２２２が、配線基板２０２の下面に対して所定の範囲で接近できるように、メンブレン２２２を支持する。例えば支持部２０４は、固定リング２２０の下端が、配線基板２０２の下面から所定の距離ｈ以上はなれないように、配線基板２０２の下面から所定の距離ｈだけ離れた位置で、固定リング２２０の下端を支持してよい。
　本例の支持部２０４は、柱部２０５と張出部２０９とを有する。柱部２０５は、装置側シール部２１４の周縁部より外側において、配線基板２０２の下面から固定リング２２０の下端まで、垂直方向に延伸して設けられる。張出部２０９は、柱部２０５の下端において、柱部２０５から水平方向に突出して設けられ、固定リング２２０の下端を支持する。
　ここで、配線基板２０２の下面から、張出部２０９の上面までの距離ｈは、減圧部２３４により密閉空間が減圧されたときの、装置側異方性導電シート２１２、プローブウエハ１００、ウエハ側異方性導電シート２１８、メンブレン２２２、および、固定リング２２０の厚さの和より大きいことが好ましい。これにより、支持部２０４は、密閉空間が減圧されたときに、メンブレン２２２により装置側異方性導電シート２１２およびウエハ側異方性導電シート２１８を押圧することができるように、メンブレン２２２を支持することができる。
　また、配線基板２０２の下面から、張出部２０９の上面までの距離ｈは、減圧部２３４により密閉空間が減圧されていないときの、装置側異方性導電シート２１２、プローブウエハ１００、ウエハ側異方性導電シート２１８、メンブレン２２２、および、固定リング２２０の厚さの和より小さくてよい。これにより、プローブ装置２００の移動時等において、プローブウエハ１００等が過剰に振動すること等を防ぐことができる。
　一例として、減圧部２３４により密閉空間が減圧されていないときの装置側異方性導電シート２１２の厚さは０．４ｍｍ程度であり、プローブウエハ１００の厚さは０．７２５ｍｍ程度であり、ウエハ側異方性導電シート２１８の厚さは０．１７ｍｍ程度であり、メンブレン２２２の厚さは０．０２５ｍｍ程度であり、固定リング２２０の厚さは４．０ｍｍ程度である。つまり、これらの総和は、５．３２ｍｍ程度であってよい。これに対し、減圧部２３４により密閉空間が減圧された場合、異方性導電シートが圧縮され、これらの厚みの総和は５．１７５ｍｍ程度となる。この場合、配線基板２０２の下面から、張出部２０９の上面までの距離ｈは、５．２０～５．３０ｍｍ程度であってよい。
　つまり、減圧部２３４により密閉空間が減圧されていない場合、支持部２０４は、メンブレン２２２等に対して、配線基板２０２の下面の方向に押圧力を加えて支持する。また、減圧部２３４により密閉空間が減圧された場合、支持部２０４によるメンブレン２２２等に対する押圧力は略ゼロとなる。
　また、支持部２０４は、配線基板２０２の下面に対して水平方向においても、メンブレン２２２等の位置が所定の範囲で変位できるように、メンブレン２２２等を支持してもよい。図３に示すように、装置側シール部２１４および固定リング２２０の側面の位置は、柱部２０５の位置により規定される。柱部２０５は、水平方向において所定の範囲で動けるように、配線基板２０２の下面に接続されていてよい。
　例えば、柱部２０５は、配線基板２０２の下面にネジ止めされてよい。このとき、柱部２０５に形成されるネジ孔２０６の直径は、配線基板２０２に形成されるネジ孔２０８の直径より大きくてよい。このような構成により、メンブレン２２２等を、ネジ孔２０６およびネジ孔２０８の直径の差分に応じた範囲で水平方向に動ける状態で保持することができる。このような構成により、配線基板２０２と固定リング２２０の熱膨張率が異なる場合であっても、熱変動により生じるストレスを低減することができる。
　以上のような構成により、配線基板２０２とプローブウエハ１００とを容易に電気的に接続することができる。また、プローブウエハ１００と半導体ウエハ３００とを容易に電気的に接続することができる。
　図４は、プローブウエハ１００の配線基板側の面の一例を示す上面図である。図２および図３に関連して説明したように、プローブウエハ１００には、複数の貫通孔２４０が形成される。
　上述したように、複数の貫通孔２４０は、プローブウエハ１００において、略均等に分布するように形成されてよい。また、複数の貫通孔２４０は、プローブウエハ１００において回路部が形成されない領域に設けられてよい。例えば、貫通孔２４０は、それぞれの回路部の間における、境界の領域に形成されてよい。
　図５は、メンブレン２２２の構成例を示す図である。図５は、メンブレン２２２における、半導体ウエハ３００側の面を示す。上述したように、メンブレン２２２は、環状の固定リング２２０の内側に張り渡される。
　また、貫通孔２４２は、メンブレン２２２において、略均等に分布するように形成されてよい。また、メンブレン２２２には表裏面間を導通させる複数のバンプが設けられる。貫通孔２４２は、これらのバンプの間に設けられてよい。
　また、支持部２０４の張出部２０９は、固定リング２２０を支持する。支持部２０４は、固定リング２２０の円周上において、所定の等間隔に配置されるように、複数個設けられてよい。
　図６は、ウエハトレイ２２６の構成例を示す図である。図６は、ウエハトレイ２２６における、半導体ウエハ３００を載置する上面を示す。上述したように、ウエハトレイ２２６の上面には、ウエハ側シール部２２４が設けられる。また、ウエハトレイ２２６の上面には、密閉空間用の吸気経路２３２の開口と、半導体ウエハ用の吸気経路２３０の開口とが形成される。
　半導体ウエハ用の吸気経路２３０の開口は、半導体ウエハ３００を載置すべき領域内に複数個形成されてよい。また、密閉空間用の吸気経路２３２の開口は、半導体ウエハ３００を載置すべき領域の外側で、且つ、ウエハ側シール部２２４が設けられる領域の内側に、複数個形成されてよい。
　図７は、ウエハトレイ２２６の構成例を示す図である。図７は、ウエハトレイ２２６の一部分の断面を示す。上述したように、ウエハトレイ２２６の内部には、密閉空間用の吸気経路２３２および半導体ウエハ用の吸気経路２３０が形成される。また、減圧部２３４に接続されるウエハトレイ２２６の側面には、それぞれの吸気経路の開口を封止する封止部２４８および封止部２５０が設けられてよい。封止部２４８および封止部２５０は、減圧部２３４を取り外したときに、それぞれの吸気経路の開口を封止するように設けられてよい。
　また、ウエハトレイ２２６の内部には、吸気経路２３０に接続され、吸気経路２３０より直径の大きい空気溜め空間２４４が形成されてよい。また、ウエハトレイ２２６の内部には、吸気経路２３２に接続され、吸気経路２３２より直径の大きい空気溜め空間２４６が形成されてよい。このような構成により、密閉される空間の容積を増大させることができる。このため、微小なリークが生じたときの密閉空間内の圧力低下を低減することができる。
　なお、図１に関連して説明した搬送装置４０は、ウエハトレイ２２６に半導体ウエハ３００を載置した状態で、ウエハトレイ２２６をそれぞれのチャンバ２０の内部に搬送してよい。この場合、試験システム４００は、半導体ウエハ３００をウエハトレイ２２６に載置した状態で搬送装置４０に受け渡す載置部を更に備えてよい。
　また、搬送装置４０は、試験が終了した半導体ウエハ３００を載置したウエハトレイ２２６を、チャンバ２０から搬出してよい。そして、上述した載置部は、搬送装置４０から受け取った当該ウエハトレイ２２６から半導体ウエハ３００を取り外し、次に試験すべき半導体ウエハ３００を当該ウエハトレイ２２６に載置してよい。
　ウエハトレイ２２６に半導体ウエハ３００を載置して搬送する場合、半導体ウエハ３００をウエハトレイ２２６に吸着させた後、封止部２４８により半導体ウエハ用の吸気経路２３０を密閉して搬送することが好ましい。これにより、半導体ウエハ３００をより安全に搬送することができる。
　また、試験システム４００は、チャンバ２０の数より多い複数のウエハトレイ２２６を有してよい。この場合、全てのチャンバ２０において平行して半導体ウエハ３００の試験を行っても、チャンバ２０に格納されていないウエハトレイ２２６が存在する。搬送装置４０は、いずれかのチャンバ２０で半導体ウエハ３００を試験している間に、次に試験すべき半導体ウエハ３００を、いずれのチャンバ２０にも格納されていないウエハトレイ２２６に予め載置してよい。これにより、いずれかのチャンバ２０において半導体ウエハ３００の試験が終了したときに、次に試験すべき半導体ウエハ３００を迅速に搬送することができる。
　図８は、プローブウエハ１００の概要を説明する図である。図８においては、プローブウエハ１００を、半導体ウエハ３００とあわせて示す。半導体ウエハ３００は、例えば円盤状の半導体基板であってよい。より具体的には、半導体ウエハ３００はシリコン、化合物半導体、その他の半導体基板であってよい。また、試験システム４００により試験される複数の半導体チップ３１０は、半導体ウエハ３００において露光等の半導体プロセスを用いて形成されてよい。
　プローブウエハ１００は、半導体ウエハ３００と、制御装置１０とを電気的に接続してよい。より具体的には、プローブウエハ１００は、制御装置１０に接続される配線基板２０２の各端子と、半導体ウエハ３００に形成された各端子との間に配置され、配線基板２０２および半導体ウエハ３００において対応する端子を電気的に接続する。本例のプローブウエハ１００は、図９において後述するように、ウエハ基板１１１および複数のウエハ側接続端子１１２を有する。
　制御装置１０は、プローブウエハ１００を介して、半導体ウエハ３００のそれぞれの半導体チップ３１０を試験する。例えば制御装置１０は、プローブウエハ１００を介して、それぞれの半導体チップ３１０に試験信号を供給してよい。また、制御装置１０は、それぞれの半導体チップ３１０が試験信号に応じて出力する応答信号を、プローブウエハ１００を介して受け取り、応答信号に基づいてそれぞれの半導体チップ３１０の良否を判定してよい。
　図９は、プローブウエハ１００の断面図の一例である。図８および図９に示すように、プローブウエハ１００は、ウエハ基板１１１、ウエハ側接続端子１１２、装置側接続端子１１４、スルーホール１１６、パッド１５０、および、配線１１７を有する。
　ウエハ基板１１１は、半導体ウエハ３００の基板と同一の半導体材料で形成される。例えばウエハ基板１１１は、シリコン基板であってよい。また、ウエハ基板１１１は、半導体ウエハ３００の基板と略同一の熱膨張率を有する半導体材料で形成されてもよい。また、ウエハ基板１１１は、図９に示すように、ウエハ接続面１０２、および、ウエハ接続面１０２の裏面に形成される装置接続面１０４を有する。ウエハ接続面１０２は、半導体ウエハ３００と対向して形成され、装置接続面１０４は、配線基板２０２と対向して形成される。
　複数のウエハ側接続端子１１２は、ウエハ基板１１１のウエハ接続面１０２に形成される。また、ウエハ側接続端子１１２は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられる。例えばウエハ側接続端子１１２は、それぞれの半導体チップ３１０のそれぞれの入出力端子に対して、一つずつ設けられてよい。つまり、それぞれの半導体チップ３１０が複数の入出力端子を有する場合、ウエハ側接続端子１１２は、それぞれの半導体チップ３１０に対して複数個ずつ設けられてよい。
　それぞれのウエハ側接続端子１１２は、半導体ウエハ３００におけるそれぞれの入出力端子と同一の間隔で設けられ、対応する半導体チップ３１０の入出力端子と電気的に接続される。なお、電気的に接続するとは、２つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子は、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。また、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子は、容量結合（静電結合とも称する）または誘導結合（磁気結合とも称する）等のように、非接触の状態で電気的に接続されてもよい。また、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子の間の伝送線路の一部が、光学的な伝送線路であってもよい。
　複数の装置側接続端子１１４は、ウエハ基板１１１の装置接続面１０４に形成され、配線基板２０２と電気的に接続される。また、装置側接続端子１１４は、複数のウエハ側接続端子１１２と一対一に対応して設けられる。ここで、装置側接続端子１１４は、配線基板２０２の端子と同一の間隔で設けられる。このため図９に示すように、装置側接続端子１１４は、ウエハ側接続端子１１２とは異なる間隔で設けられてよい。
　スルーホール１１６、パッド１５０、および配線１１７は、ウエハ基板１１１に形成され、対応するウエハ側接続端子１１２および装置側接続端子１１４を電気的に接続する。例えば、パッド１５０は、装置接続面１０４において、ウエハ側接続端子１１２と対向する位置に設けられる。スルーホール１１６は、一端がウエハ側接続端子１１２に接続され、他端がパッド１５０に接続されるように、ウエハ基板１１１を貫通して形成される。また、配線１１７は、装置接続面１０４において、パッド１５０および装置側接続端子１１４を電気的に接続する。このような構成により、配列間隔が異なる装置側接続端子１１４およびウエハ側接続端子１１２を電気的に接続する。
　例えば、ウエハ側接続端子１１２は、半導体チップ３１０の各入力端子と電気的に接続するべく、各入力端子と同一の間隔で配置される。このため、ウエハ側接続端子１１２は、例えば図８に示すように、半導体チップ３１０毎に予め定められた領域に、微小な間隔で設けられる。
　これに対し、それぞれの装置側接続端子１１４は、一つの半導体チップ３１０に対応する複数のウエハ側接続端子１１２の間隔より広い間隔で設けられてよい。例えば装置側接続端子１１４は、装置接続面１０４の面内において、装置側接続端子１１４の分布が略均等となるように等間隔に配置されてよい。
　本例のプローブウエハ１００は、ウエハ基板１１１が、半導体ウエハ３００の基板と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、プローブウエハ１００と半導体ウエハ３００との間の電気的な接続を良好に維持することができる。このため、例えば半導体ウエハ３００を加熱して試験を行うような場合であっても、半導体ウエハ３００を精度よく試験することができる。
　また、ウエハ基板１１１が半導体材料で形成されるので、ウエハ基板１１１に多数のウエハ側接続端子１１２等を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、ウエハ側接続端子１１２、装置側接続端子１１４、スルーホール１１６、および、配線１１７を容易に形成することができる。このため、多数の半導体チップ３１０に対応する多数のウエハ側接続端子１１２等を、ウエハ基板１１１に容易に形成することができる。また、プローブウエハ１００の端子は、導電材料をメッキ、蒸着等することでウエハ基板１１１に形成されてよい。
　このように、プローブウエハ１００の両面に端子が設けられる。このため図２から図７に関連して説明したように、プローブウエハ１００の両面に異方性導電シートが配置されるが、図２から図７に関連して説明したプローブ装置２００の構成によれば、配線基板２０２、プローブウエハ１００、および、半導体ウエハ３００を効率よく接続することができる。
　また、図８に示すように、プローブウエハ１００には、複数の回路部１１０が形成されてよい。それぞれの回路部１１０は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられ、それぞれ対応する半導体チップ３１０を試験する。この場合、制御装置１０は、当該回路部１１０と信号を受け渡してよい。
　図１０は、回路部１１０の機能構成例を示すブロック図である。回路部１１０は、パターン発生部１２２、波形成形部１３０、ドライバ１３２、コンパレータ１３４、タイミング発生部１３６、論理比較部１３８、特性測定部１４０、および、電源供給部１４２を有する。なお、回路部１１０は、接続される半導体チップ３１０の入出力ピンのピン毎に、図１０に示した構成を有してよい。
　パターン発生部１２２は、試験信号の論理パターンを生成する。本例のパターン発生部１２２は、パターンメモリ１２４、期待値メモリ１２６、および、フェイルメモリ１２８を有する。パターン発生部１２２は、パターンメモリ１２４に予め格納された論理パターンを出力してよい。パターンメモリ１２４は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１２２は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。
　波形成形部１３０は、パターン発生部１２２から与えられる論理パターンに基づいて、試験信号の波形を成形する。例えば波形成形部１３０は、論理パターンの各論理値に応じた電圧を、所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。
　ドライバ１３２は、波形成形部１３０から与えられる波形に応じた試験信号を出力する。ドライバ１３２は、タイミング発生部１３６から与えられるタイミング信号に応じて、試験信号を出力してよい。例えばドライバ１３２は、タイミング信号と同一周期の試験信号を出力してよい。ドライバ１３２が出力する試験信号は、切替部等を介して、対応する半導体チップ３１０に供給される。
　コンパレータ１３４は、半導体チップ３１０が出力する応答信号を測定する。例えばコンパレータ１３４は、タイミング発生部１３６から与えられるストローブ信号に応じて応答信号の論理値を順次検出することで、応答信号の論理パターンを測定してよい。
　論理比較部１３８は、コンパレータ１３４が測定した応答信号の論理パターンに基づいて、対応する半導体チップ３１０の良否を判定する判定部として機能する。例えば論理比較部１３８は、パターン発生部１２２から与えられる期待値パターンと、コンパレータ１３４が検出した論理パターンとが一致するか否かにより、半導体チップ３１０の良否を判定してよい。パターン発生部１２２は、期待値メモリ１２６に予め格納された期待値パターンを、論理比較部１３８に供給してよい。期待値メモリ１２６は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１２２は、予め与えられるアルゴリズムに基づいて当該期待値パターンを生成してもよい。
　フェイルメモリ１２８は、論理比較部１３８における比較結果を格納する。例えば、半導体チップ３１０のメモリ領域を試験する場合、フェイルメモリ１２８は、半導体チップ３１０のアドレス毎に、論理比較部１３８における良否判定結果を格納してよい。制御装置１０は、フェイルメモリ１２８が格納した良否判定結果を読み出してよい。例えば、装置側接続端子１１４は、フェイルメモリ１２８が格納した良否判定結果を、プローブウエハ１００の外部の制御装置１０に出力してよい。
　また、特性測定部１４０は、ドライバ１３２が出力する電圧または電流の波形を測定する。例えば特性測定部１４０は、ドライバ１３２から半導体チップ３１０に供給する電流または電圧の波形が、所定の仕様を満たすか否かに基づいて、半導体チップ３１０の良否を判定する判定部として機能してよい。
　電源供給部１４２は、半導体チップ３１０を駆動する電源電力を供給する。例えば電源供給部１４２は、試験中に制御装置１０から与えられる電力に応じた電源電力を、半導体チップ３１０に供給してよい。また、電源供給部１４２は、回路部１１０の各構成要素に駆動電力を供給してもよい。
　回路部１１０がこのような構成を有することで、制御装置１０の規模を低減した試験システム４００を実現することができる。例えば制御装置１０として、汎用のパーソナルコンピュータ等を用いることができる。
　図１１は、２枚のプローブウエハ１００を用いて、半導体ウエハ３００を試験する場合の概要を示す図である。本例のプローブ装置２００は、図２から図７に関連して説明した構成において、プローブウエハ１００に代えて、２枚のプローブウエハ１００を重ねて用いる。この場合、プローブ装置２００は、２枚のプローブウエハ１００の間に、異方性導電シートを更に有してよい。
　第１のプローブウエハ１００－１および第２のプローブウエハ１００－２は、それぞれ図８から図１０に関連して説明したプローブウエハ１００として機能してよい。例えば、半導体ウエハ３００側の第１のプローブウエハ１００－１は、図９に関連して説明したピッチ変換用のプローブウエハ１００として機能してよい。また、配線基板２０２側の第２のプローブウエハ１００－２は、図１０に関連して説明した、回路部１１０を有するプローブウエハ１００として機能してよい。このような構成により、例えば端子間隔が異なる複数の半導体ウエハ３００について同一内容の試験を行う場合、ピッチ変換用のプローブウエハ１００を交換するだけで試験を行うことができる。
　図１２は、２枚のプローブウエハ１００を用いる場合の、プローブ装置２００の構成例を示す図である。なお、プローブ装置２００の半導体ウエハ３００側の構成は、図２に関連して説明した構成と同一であるので、図１２においては半導体ウエハ３００側の構成を省略して示す。
　第２のプローブウエハ１００－２の上面には、図２から図７に関連して説明したプローブウエハ１００と同様に装置側異方性導電シート２１２が配置される。また、第１のプローブウエハ１００－１の下面には、図２から図７に関連して説明したプローブウエハ１００と同様に、ウエハ側異方性導電シート２１８が配置される。
　第１のプローブウエハ１００－１および第２のプローブウエハ１００－２の間にも、異方性導電シート２５２が配置される。なお、これらの構成は、配線基板２０２およびメンブレン２２２の間の空間に設けられる。
　また、第１のプローブウエハ１００－１および第２のプローブウエハ１００－２には、それぞれ貫通孔２４０が形成され、第１のプローブウエハ１００－１および配線基板２０２の間の空間と、第２のプローブウエハ１００－２およびウエハトレイ２２６の間の空間とを接続する。このような構成により、２枚のプローブウエハ１００を用いたプローブ装置２００においても、プローブウエハ１００と配線基板２０２との間の空間と、プローブウエハ１００とウエハトレイ２２６との間の空間を、一つの減圧部２３４で減圧することができる。
　図１３は、プローブ装置２００の他の構成例を示す図である。本例のプローブ装置２００は、図２に関連して説明したプローブ装置２００に対して、プローブウエハ１００およびメンブレン２２２を固定する構成が異なる。他の構成は、図２に関連して説明したプローブ装置２００と同一であってよい。
　本例において、プローブウエハ１００の端部は、装置側シール部２１４および固定リング２２０の間に固定される。また、メンブレン２２２の端部は、プローブウエハ１００の端部に固定されてよい。このような場合であっても、プローブウエハ１００等に貫通孔が形成されているので、一つの減圧部２３４で、配線基板２０２側の空間と、ウエハトレイ２２６側の空間とを減圧することができる。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (10)

  1. 　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、
    　複数の端子が設けられる配線基板と、
    　前記配線基板および前記半導体ウエハの間に設けられ、前記配線基板側の面に複数の装置側接続端子を有し、前記半導体ウエハ側の面に、それぞれの前記半導体チップと一括して電気的に接続される複数のウエハ側接続端子を有するプローブウエハと、
    　前記プローブウエハの前記配線基板に対する位置が、所定の範囲で変位できるように、前記プローブウエハを保持する支持部と
    　を備えるプローブ装置。
  2. 　前記支持部は、前記プローブウエハに対して、前記配線基板の方向に圧力が加えられた場合に、前記プローブウエハが前記配線基板に対して所定の範囲で接近できるように、前記プローブウエハを保持する
    　請求項１に記載のプローブ装置。
  3. 　前記プローブウエハと前記半導体ウエハとの間に設けられ、前記ウエハ側接続端子と前記半導体ウエハの端子とを電気的に接続するメンブレンと、
    　前記プローブウエハにおける前記半導体ウエハ側の面の周縁部に沿って設けられ、前記メンブレンを前記プローブウエハに対して固定する固定リングと
    　を更に備え、
    　前記支持部は、前記固定リングを支持する
    　請求項２に記載のプローブ装置。
  4. 　前記プローブウエハは、前記配線基板の下面に対向する位置に設けられ、
    　前記支持部は、前記配線基板の下面から所定の距離離れた位置で、前記固定リングの下端を支持する
    　請求項３に記載のプローブ装置。
  5. 　前記配線基板および前記プローブウエハの間に設けられ、押圧されることにより、前記配線基板の端子と、前記プローブウエハの前記装置側接続端子とを電気的に接続する装置側異方性導電シートを更に備える
    　請求項４に記載のプローブ装置。
  6. 　前記メンブレンと前記プローブウエハとの間に設けられ、押圧されることにより、前記メンブレンのバンプ端子と、前記プローブウエハの前記ウエハ側接続端子とを電気的に接続するウエハ側異方性導電シートと、
    　前記半導体ウエハを載置し、前記配線基板に対して所定の位置に配置されることで、前記装置側異方性導電シートおよび前記ウエハ側異方性導電シートを押圧するウエハトレイと
    　を更に備え、
    　前記支持部は、前記固定リングの下端と接触する張出部と、前記配線基板の下面との距離が、前記ウエハトレイが前記所定の位置に配置された場合の、前記装置側異方性導電シート、前記プローブウエハ、前記ウエハ側異方性導電シート、前記メンブレン、および、前記固定リングの厚みの総和より大きくなるように設けられる
    　請求項５に記載のプローブ装置。
  7. 　前記支持部は、前記プローブウエハの周縁部より外側において、前記配線基板の下面から前記固定リングまで延伸して設けられる
    　請求項３に記載のプローブ装置。
  8. 　前記支持部は、前記固定リングの円周上において、所定の等間隔で複数個設けられる
    　請求項４に記載のプローブ装置。
  9. 　前記ウエハトレイは、前記配線基板および弾性材料のシール材と密閉空間を形成するように配置され、
    　前記プローブ装置は、前記配線基板および前記ウエハトレイの間の前記密閉空間を減圧することで、前記ウエハトレイを前記配線基板に対して前記所定の位置に配置する減圧部を更に有する
    　請求項６に記載のプローブ装置。
  10. 　半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　チャンバと、
    　それぞれの前記半導体ウエハを、前記チャンバ内に順次搬送する搬送装置と、
    　前記チャンバ内において、前記半導体ウエハと電気的に接続するプローブ装置と
    　を備え、
    　前記プローブ装置は、
    　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、
    　複数の端子が設けられる配線基板と、
    　前記配線基板および前記半導体ウエハの間に設けられ、前記配線基板側の面に複数の装置側接続端子を有し、前記半導体ウエハ側の面に、それぞれの前記半導体チップと一括して電気的に接続される複数のウエハ側接続端子を有するプローブウエハと、
    　前記プローブウエハの前記配線基板に対する位置が所定の範囲で変位できるように、前記プローブウエハを保持する支持部と
    　を有する試験システム。
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