WO2008068805A1 - 半導体装置、半導体装置の製造方法および多層配線の設計方法 - Google Patents
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Definitions
- the present invention relates to a semiconductor device, a semiconductor device manufacturing method, and a multilayer wiring design method.
- the present invention relates to a semiconductor device using a low relative dielectric constant material for an interlayer insulating film, a manufacturing method thereof, and a multilayer wiring design method using such a material.
- the wiring layer includes wiring that functions electrically as a circuit, A dummy wiring that does not function as a circuit is formed.
- the dummy wiring plays a role of ensuring the mechanical strength of the interlayer insulating film only for ensuring the flatness as well as decreasing the mechanical strength accompanying the low-k of the interlayer insulating film. It has become to
- the via layer is provided with a dummy via that does not function as a circuit.
- Patent Document 1 JP 2006-190839
- Patent Document 2 Japanese Unexamined Patent Publication No. 2006-41244
- dummy wiring and dummy vias are mainly used to increase the mechanical strength and improve reliability.
- dummy patterns are mainly used to increase the mechanical strength and improve reliability.
- Such a dummy pattern arrangement region is relatively easy to secure in a peripheral region of a region (circuit layout region) where circuit wiring is arranged.
- a region circuit layout region
- circuit wiring is arranged.
- the vertical mechanical strength in the peripheral region is ensured in this way, it is still difficult to secure a sufficient vertical mechanical strength in the circuit layout region.
- the present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor device having high mechanical strength and high reliability, V, and multilayer wiring, and a method for manufacturing the same. It is another object of the present invention to provide a multilayer wiring design method having high mechanical strength and high reliability.
- the multilayer wiring has at least three wiring layers in which a wiring constituting a circuit is formed in an insulating film. And a central position of a dummy via connecting the dummy wiring formed in the nth wiring layer and the dummy wiring formed in the n + 1 wiring layer in the multilayer wiring, and formed in the n + 1 wiring layer.
- a semiconductor device characterized by having a portion in which the center position of a dummy via that connects the dummy wiring and the dummy wiring formed in the (n + 2) th wiring layer is different.
- the center position of the dummy via that connects the dummy wirings of the nth wiring layer and the (n + 1) th wiring layer, the (n + 1) th wiring layer, and the (n + 2) th wiring in the multilayer wiring is different from the center position of the dummy layer.
- a structure in which a dummy wiring different from that of the n + 1 wiring layer and a dummy wiring of the n + 1 wiring layer are connected by dummy vias are continuously provided over a larger number of layers. Since the dummy wiring and the dummy via are formed, the mechanical strength of the multilayer wiring is improved.
- vias connecting the wiring and the upper and lower wirings are arranged for each of the wiring layers and via layers of the multilayer wiring.
- the dummy vias arranged in the wiring layer are different from the center position of the dummy vias, and the one dummy wiring is in contact with the dummy wiring arranged in the n + 2 wiring layer.
- the dummy via used for the above-mentioned dummy wiring is not disposed and the dummy via used for connection to the dummy wiring disposed in the nth wiring layer is not disposed in the other dummy wiring, the one dummy wiring and the dummy wiring Connecting the other dummy wirings to place a new dummy wiring; and, based on the placement of the wirings, vias, dummy wirings, new dummy wirings and dummy vias of each layer, the multilayer And a step of forming a wiring.
- a method of manufacturing a semiconductor device is provided.
- the dummy wirings and the dummy vias are arranged, and the dummy wirings of the nth wiring layer and one dummy wiring of the n + 1 wiring layer are arranged. If there is a certain positional relationship between the dummy via to be connected and the dummy via to connect the dummy wiring of the n + 2 wiring layer to another dummy wiring of the n + 1 wiring layer, the n + 1 wiring layer A new dummy wiring is placed by linking one dummy wiring with another dummy wiring.
- multilayer wiring is formed. As a result, continuous dummy wirings and dummy vias extending over the plurality of layers are formed in the multilayer wiring, so that a semiconductor device having a multilayer wiring having high mechanical strength can be obtained.
- a step of arranging a via for connecting the wiring and the upper and lower wirings for each layer to be a wiring layer and a via layer, a step of arranging a via for connecting the wiring and the upper and lower wirings;
- a dummy wiring and a dummy via for connecting the dummy wirings in the upper and lower layers are disposed at positions excluding the wiring and the via in each layer, and the dummy wiring and the dummy via are disposed in the nth wiring layer.
- a dummy wiring disposed between the dummy wiring and the dummy wiring disposed in the n + 2 wiring layer is connected to the dummy wiring.
- Dummy vias used for in addition, in the case where the dummy via used for connection with the dummy wiring arranged in the nth wiring layer is not arranged in the other dummy wiring, the one dummy wiring and the other dummy wiring are connected.
- a method for designing a multilayer wiring characterized by comprising a step of connecting and arranging a new dummy wiring.
- the semiconductor device includes a central position of a dummy via connecting the dummy wirings of the nth wiring layer and the n + 1th wiring layer in a multilayer wiring having at least three wiring layers, and the nth wiring layer.
- the configuration is such that the center position of the dummy via connecting the dummy wirings of the +1 wiring layer and the (n + 2) th wiring layer is different.
- the mechanical strength of the multilayer wiring can be improved, and a highly reliable multilayer wiring and a semiconductor device provided with such a multilayer wiring can be realized.
- FIG. 1 is a schematic cross-sectional view of a relevant part of a semiconductor device.
- FIG. 2 is a schematic diagram of a semiconductor device layout.
- FIG. 3 is an explanatory diagram of an arrangement process of circuit wiring and circuit vias.
- FIG. 4 is an explanatory diagram of a dummy wiring arrangement process.
- FIG. 5 is an explanatory diagram of a dummy via placement process.
- FIG. 6 is an explanatory diagram of a dummy wiring connecting step.
- FIG. 7 is a cross-sectional schematic diagram for major components showing a first-layer insulating film forming step.
- FIG. 8 is a schematic cross-sectional view of a relevant part in a first layer recess forming step.
- FIG. 9 is a schematic cross-sectional view of an essential part of a step of forming a noble metal layer and a metal seed layer.
- FIG. 10 is a schematic sectional view showing an important part of a plating layer forming step.
- FIG. 11 is a schematic sectional view showing an important part of a CMP process.
- FIG. 12 is a schematic cross-sectional view of an essential part of a second layer insulating film forming step.
- FIG. 13 is a schematic cross-sectional view of an essential part of a second layer recess forming step.
- FIG. 14 is a schematic cross-sectional view of an essential part in a recess embedding process.
- FIG. 2 is a schematic diagram of a semiconductor device layout.
- the semiconductor device 1 includes a circuit layout region 2 including transistors and a peripheral region 3 thereof.
- the circuit layout area 2 is an area where, in addition to the transistors, circuit wirings and vias that are electrically connected to the transistors and constitute a circuit are arranged.
- the peripheral region 3 is a region where such circuit wiring and vias are not arranged.
- the semiconductor device 1 has a plurality of circuit layout regions 2 divided into blocks for each predetermined processing function.
- FIG. 1 is a schematic cross-sectional view of a relevant part of a semiconductor device.
- a semiconductor device 1 shown in FIG. 1 includes a transistor layer 10 in which a plurality of transistors formed in a circuit layout region 2 and plugs connected to these transistors are formed, and a multilayer wiring 40 stacked thereon.
- the transistor layer 10 has n-channel and p-channel MOS transistors (nMOS, pMOS) 12 formed using a semiconductor substrate 11 such as a silicon (Si) substrate.
- the MOS transistors 12 are electrically isolated from each other in the transistor layer 10 by an element isolation region 13 formed by, for example, an STI (Shallow Trench Isolation) method.
- Each MOS transistor 12 is formed on a well 12 a of a predetermined conductivity type separated by an element isolation region 13.
- Each MOS transistor 12 has a gate insulating material such as silicon oxide (SiO 2) on a semiconductor substrate 11.
- a gate electrode 12c using polysilicon or the like formed through the film 12b is provided.
- a side wall 12d such as SiO is formed on the side wall of the gate electrode 12c.
- Impurity diffusion regions 12e including source / drain / extension regions and source / drain regions are formed in the semiconductor substrate 11 on both sides of the pole 12c.
- Silicide layers 12f are formed on the surface layers of the gate electrode 12c and the impurity diffusion region 12e to reduce the resistance.
- An insulating film 14 such as silicon nitride (SiN) is formed on such a transistor structure, and an insulating film 15 such as SiO is further formed thereon. And in this transistor layer 10
- a plug 16 using tungsten (W) or the like is formed through the two insulating films 14 and 15 to reach the silicide layer 12f.
- a multilayer wiring having a four-layer stacked structure including a first layer 50, a second layer 60, a third layer 70, and a fourth layer 80 is used. Illustrated.
- the first layer 50 includes an interlayer insulating film having a three-layer structure including a cap layer 51, a low relative dielectric constant layer 52, and an etching stop layer 53.
- the cap layer 51 is silicon carbide (SiC)
- the low dielectric constant layer 52 is carbon-containing silicon oxide (SiOC)
- the etching stop layer 53 is SiO.
- a wiring 55 for a circuit having a damascene structure and a dummy wiring 56 are formed via a barrier metal layer 54.
- the wiring 55 is formed on the plug 16 of the transistor layer 10. Some of the dummy wirings 56 are arranged at positions other than the formation area of the wiring 55 in the circuit layout area 2 and the remaining wirings are left. The dummy wiring 56 is formed in the peripheral region 3.
- the first layer 50 having such a configuration serves as the first wiring layer in the multilayer wiring 40.
- the second layer 60 includes, for example, a cap layer 61 made of SiC, a low dielectric constant layer 62 made of SiOC, and an etching stop layer 63 made of SiO.
- circuit vias 65 and wirings 66, dummy vias 67 and dummy wirings 68 are formed via a barrier metal layer 64.
- a part of the wiring 66 is configured by a via 65 and a dual damascene structure, and the via 65 is connected to the wiring 55 of the first layer 50.
- some of the dummy wirings 68 have a dummy via 67 and a dual damascene structure, and the dummy via 67 is connected to the dummy wiring 56 of the first layer 50.
- the layer in which the via 65 and the dummy via 67 are formed is the first via layer of the multilayer wiring 40, and the layer in which the wiring 66 and the dummy wiring 68 are formed is This is the second wiring layer of the multilayer wiring 40.
- the third layer 70 has a three-layer structure, for example, a cap layer 71 made of SiC, a low dielectric constant layer 72 made of SiOC, and an etching stop layer 73 made of SiO.
- circuit vias 75 and wirings 76, dummy vias 77 and dummy wirings 78 are formed via a noria metal layer 74.
- a part of the wiring 76 is configured with a via 75 and a dual damascene structure, and the via 75 is connected to the wiring 66 of the second layer 60.
- some of the dummy wirings 78 are configured with dummy vias 77 and a dual damascene structure, and the dummy vias 77 are connected to the dummy wirings 68 of the second layer 60.
- the layer in which the via 75 and the dummy via 77 are formed is the second via layer of the multilayer wiring 40, and the layer in which the wiring 76 and the dummy wiring 78 are formed is This is the third wiring layer of the multilayer wiring 40.
- the fourth layer 80 has a three-layer structure, for example, a cap layer 81 made of SiC, a low dielectric constant layer 82 made of SiOC, and an etching stop layer 83 made of SiO. It has an inter-layer insulating film. In the interlayer insulating film, circuit vias 85 and wirings 86, dummy vias 87 and dummy wirings 88 are formed via a noria metal layer 84.
- a part of the wiring 86 has a via 85 and a dual damascene structure, and the via 85 is connected to the wiring 76 of the third layer 70.
- some of the dummy wirings 88 have a dummy via 87 and a dual damascene structure, and the dummy vias 87 are connected to the dummy wiring 78 of the third layer 70.
- the layer in which the via 85 and the dummy via 87 are formed is the third via layer of the multilayer wiring 40, and the layer in which the wiring 86 and the dummy wiring 88 are formed is This is the fourth wiring layer of the multilayer wiring 40.
- the dummy wirings 56, 68, 78, 88 and the vias 67, 77, 87 described above are circuit wiring 55 so that the required characteristics and size that the semiconductor device 1 should have are realized.
- 66, 76, 86 and vias 65, 75, 85 are determined, and the areas other than the arrangement areas are arranged according to a certain rule.
- continuous dummy pattern structures 100 and 110 that are linearly connected to all the layers of the multilayer wiring 40 are formed in the peripheral region 3. Also in the circuit layout region 2, dummy pattern structures 120, 130, and 140 that are continuous over all layers or a plurality of layers of the multilayer wiring 40 are formed. Note that the dummy pattern structure 140 is connected to a dummy via (not shown) connected to the dummy wiring 68 in the second layer 60 and a dummy wiring (not shown) in the first layer 50 connected to the dummy wiring 68 to the multilayer wiring 40. A continuous structure over all layers is realized!
- the dummy pattern structures 100, 110, 120, 130, and 140 formed in the circuit layout region 2 and the peripheral region 3 are compared.
- the sizes and positions of the dummy wirings 56, 68, 78, and 88 of the first to fourth wiring layers are the same and formed between them.
- the dummy vias 67, 77, 87 of the first to third via layers have the same center position.
- the self-wires for the circuit 55, 66, 76, 86 and via 65, 75, 85 force S are not formed, and there is no restriction on the placement of the dummy pattern (dummy wiring and dummy via) Because, easy Such a linearly continuous dummy pattern structure 100, 110 can be disposed in
- the size of the dummy wiring 78 in the third wiring layer is other dummy wirings 5, 6, 68, 88.
- the dummy wiring 56 in the first wiring layer is larger in size than the other dummy wirings 68, 78, and 88.
- the second via layer (third layer) between the second wiring layer and the third wiring layer in the multilayer wiring 40 is used.
- the center position of the dummy via 77 formed in 70) is different from the center position of the dummy via 87 formed in the third via layer (fourth layer 80) between the third wiring layer and the fourth wiring layer.
- the dummy pattern structures 120, 130, and 140 in the circuit layout region 2 are formed in such an arrangement, because the arrangement of the dummy patterns (dummy wiring and dummy via) has the required characteristics of the semiconductor device 1. This is because of restrictions on wiring 55, 66, 76, 86 and vias 65, 75, 85 for circuits arranged in consideration of size.
- the dummy pattern structures 120, 130, and 140 in the circuit layout region 2 are formed by the wiring lines in the circuit layout region 2 and the self-layers 55, 66, 76, It can be said that a structure that is continuous in the vertical direction (stacking direction) is realized by winding 86 Nha, A, 65, 75, 85.
- the dummy pattern structures 100 and 110 that are continuous in the vertical direction are formed in the peripheral region 3, and the dummy pattern structures 120, 130, and 140 that are also continuous in the vertical direction are formed in the circuit layout region 2. This makes it possible to increase the mechanical strength in the vertical direction of the circuit layout region 2 in addition to the peripheral region 3 even when a low relative dielectric constant film is used as part or all of the interlayer insulating film. .
- the dummy pattern structures 120, 130, 140 in the circuit layout region 2 are arranged so as to bypass the circuit wiring 55, 66, 76, 86 and the vias 65, 75, 85. Therefore, in order to realize dummy pattern structure 120, 1 30, 140 that is vertically continuous in circuit layout region 2 of multilayer wiring 40, layout of wiring 55, 66, 76, 86 and via 65, 75, 85 is provided. No need to change.
- the multilayer wiring 40 can be formed, and a small, high-performance and highly reliable semiconductor device 1 can be realized.
- a material having a relative dielectric constant of 3.2 or less can be used for the low relative dielectric constant layers 52, 62, 72, 82.
- a multilayer wiring is formed by simply using a material having such a relative dielectric constant for an interlayer insulating film, the mechanical strength in the vertical direction tends to be lowered.
- the dummy wiring structure 100, 110, 120, 130, 140 as described above to constitute the multilayer wiring 40, the multilayer wiring 40 can be reduced in the vertical direction while achieving low-k. Mechanical strength can be improved. As a result, a high-performance and highly reliable semiconductor device 1 can be realized.
- the formation process of the multilayer wiring 40 will be described, and the description of the formation process of the transistor layer 10 will be omitted.
- the formation process of the multilayer wiring 40 of the semiconductor device 1 is roughly divided into a step of designing a layout of the multilayer wiring 40 and a step of actually forming the layout-designed multilayer wiring 40.
- FIGS. 3 to 6 A method for designing the layout of the multilayer wiring 40 will be specifically described with reference to FIGS.
- the layout of the multilayer wiring 40 is shown in a cross-sectional view corresponding to FIG. 1.
- the actual layout work is performed by a plan view of the multilayer wiring as viewed from above.
- circuit wiring 55, 66, 76, 86 and circuit vias 65, 75, 85 constituting the multilayer wiring 40 are arranged based on the functionally designed circuit data.
- FIG. 3 is an explanatory diagram of the circuit wiring and circuit via placement process.
- the wiring 55 is arranged at a predetermined position in the circuit layout region 2.
- vias 65 and wirings 66 are arranged at predetermined positions in the circuit layout region 2, respectively.
- vias 75 and wirings 76 are arranged at predetermined positions in the circuit layout region 2, respectively.
- vias 85 and wirings 86 are arranged at predetermined positions in the circuit layout region 2, respectively.
- the wiring 55, 66, 76, 86 for these circuits and the arrangement of the vias 65, 75, 85 are A so-called automatic wiring tool using a data can be used. Based on the input circuit data, a program describing the content of the self-placement of the circuit lines 55, 66, 76, 86 and vias 65, 75, 85 is executed on the computer. As a result, the wiring 55, 66, 76, 86 and the vias 65, 75, 85 are generated and arranged.
- a dummy pattern is arranged in a region where the wirings 55, 66, 76, 86 and vias 65, 75, 85 on the layout thus obtained are not arranged.
- FIG. 4 is an explanatory diagram of the dummy wiring arrangement process.
- dummy wirings 56, 56a, and 56b are arranged at predetermined positions in the circuit layout region 2 and the peripheral region 3.
- dummy wirings 68 are arranged at predetermined positions in the circuit layout region 2 and the peripheral region 3 of the second layer 60
- dummy wirings are arranged at predetermined positions in the circuit layout region 2 and the peripheral region 3 of the third layer 70.
- Self lines 78 a, 78 b, 78 c, 78 d, 78 are placed and dummy wirings 88 are arranged at predetermined positions in the circuit layout region 2 and the peripheral region 3 of the fourth layer 80. All the dummy wirings arranged at this stage are arranged in the same shape and the same size.
- the arrangement regions of the dummy wirings in the upper and lower layers are overlapped in the vertical direction,
- dummy vias 67, 77, 87 are arranged at positions where vias can be arranged in the design rule.
- FIG. 5 is an explanatory diagram of the dummy via placement process.
- dummy vias 67 are arranged between the dummy wirings 56 and 68 and between the dummy wirings 56b and 68.
- dummy vias 77 are arranged between the dummy wirings 68 and 78b, between the dummy wirings 68 and 78c, and between the dummy wirings 68 and 78.
- dummy vias 87 are arranged between the dummy wirings 78a and 88, between the dummy wirings 78d and 88, and between the dummy wirings 78 and 88.
- the dummy wirings 56, 56a, 56b, 68, 78, 78a, 78b, 78c, 78d, 88 and the vias 6, 7, 77, 87 are generated and arranged.
- dummy patterns that is, dummy wirings 56, 56a, 56b, 68, 78, 78a, 78b, 78c, 78d, 88 and dummy vias 67, 77, 87 are arranged.
- the road layout region 2 unlike the peripheral region 3, there is a portion where a dummy pattern structure that is continuous only between two adjacent wiring layers is formed.
- the design rule is not formed below the dummy wirings 78a and 78d in the third wiring layer or above the dummy wiring 56a in the first wiring layer. Above, the dummy pattern is not arranged.
- the wiring 86 in the fourth wiring layer arranged earlier no dummy pattern is arranged above the third wiring layer dummy wirings 78b and 78c in accordance with the design rule.
- the dummy wiring 68 of the second wiring layer connected to the dummy wiring 78b has no dummy pattern disposed below it. It can happen.
- each dummy wiring 56a, 78a, 78b, 78c, 78d where the continuous structure of the dummy pattern is interrupted to another predetermined dummy wiring in the same wiring layer more layers can be obtained.
- a continuous dummy pattern structure is formed.
- FIG. 6 is an explanatory diagram of a dummy wiring connecting step.
- dummy wirings 78c and 78d in the same third wiring layer are connected to each other, and a new dummy wiring 78 is added as shown in FIG. Deploy.
- a layout of the dummy pattern structure 120 that bypasses the wirings 66 and 86 can be obtained.
- the dummy wiring structure 56a in which the continuous structure of the dummy pattern shown in FIG. 5 is interrupted is in the same first wiring layer, and the dummy pattern structure that is continuous over the entire vertical layer has already been realized.
- a new dummy wiring 56 is arranged as shown in FIG. 6 in connection with the dummy wiring 56b. As a result, a layout of the dummy pattern structure 130 that bypasses the wiring 66 can be obtained.
- the dummy wirings 78a and 78b in the same third wiring layer are connected to each other, and as shown in FIG. wiring Place 78.
- a layout of the dummy pattern structure 140 that bypasses the wirings 66 and 86 can be obtained.
- Such a dummy pattern layout is performed by the following process using a computer, for example.
- the computer connects the dummy wirings 56a, 78a, 78b, 78c, 78d in the same layer and adjacent dummy wirings 78c, 78d and the dummy wirings 78a, 78b. Replace each with one dummy wiring 78 and rearrange them. Also, the computer converts the dummy wirings 56a, 78a, 78b, 78c, 78d out of the extracted dummy wirings 56a, 78a, 78b, 78c, 78d to the dummy wiring 56a that is adjacent to the dummy wiring 56a. Connect to the dummy wiring 56b that forms a continuous dummy pattern structure across the layers, replace them with one dummy wiring 56, and rearrange them.
- a so-called dummy pattern generation tool using a computer can be used for the arrangement of the dummy wirings 56, 68, 78, and 88 and the dummy vias 67, 77, and 87 as shown in FIG.
- the dummy dummy lines 56a, 78a, 78b are extracted by executing on the computer a program that describes the processing contents for extracting predetermined dummy wirings 56a, 78a, 78b, 78c, 78d and performing predetermined connections to them. , 78c, 78d.
- the first layer is based on the designed layout.
- 50 first wiring layer
- second layer 60 first via layer and second wiring layer
- third layer 70 second via layer and third wiring layer
- fourth layer 80 third via layer and Create a mask to form the fourth wiring layer.
- the multilayer wiring 40 is formed using the formed mask.
- FIG. 7 is a schematic sectional view showing an important part of the first-layer insulating film forming step.
- the first layer 50 for example, SiC is deposited to form the cap layer 51, and SiOC is deposited on the cap layer 51.
- the low dielectric constant layer 52 is formed, and SiO is deposited on the low dielectric constant layer 52 to form an etching stop layer 53.
- FIG. 8 is a schematic cross-sectional view of the relevant part in the first layer recess formation step.
- a recess 150 for the wiring 55 and the dummy wiring 56 formed in the first layer 50 is formed by lithography and etching.
- FIG. 9 is a schematic cross-sectional view of the relevant part in the process of forming the noria metal layer and the metal seed layer.
- a barrier metal layer 54 is formed on the entire surface, and a Cu metal seed layer (not shown) is further formed thereon.
- FIG. 10 is a schematic cross-sectional view of the relevant part in the plating layer forming step.
- a Cu plating layer 151 is formed on the Cu plating seed layer by a plating method.
- the recesses 150 for the wiring 55 and the dummy wiring 56 shown in FIGS. 8 and 9 are filled with the Cu plating layer 151.
- FIG. 11 is a schematic sectional view showing an important part of a CMP process.
- planarization processing is performed by CMP, and unnecessary wiring materials, that is, the barrier metal layer 54, the Cu plating seed layer, and the Cu plating layer 151 are polished to the etching stop layer 53. Remove.
- the wiring 55 and the dummy wiring 56 of the first layer 50 are simultaneously formed in the recess 150 shown in FIGS.
- the first layer 50 is formed with good flatness.
- the second layer 60 is formed on the first layer 50 thus formed.
- FIG. 12 is a schematic cross-sectional view of the relevant part in the second-layer insulating film forming step.
- a cap layer 61 is formed by depositing SiC, and a low relative dielectric constant layer 62 is formed by depositing SiOC on the cap layer 61.
- An etching stop layer 63 is formed by depositing SiO on the low dielectric constant layer 62.
- FIG. 13 is a schematic cross-sectional view of the relevant part in the second layer recess forming step.
- a concave portion 152 is formed by lithography and etching.
- a recess 153 for the wiring 66 and the dummy wiring 68 formed in the second layer 60 is formed by lithography and etching. At this time, some of the recesses 152 and 153 are formed in a dual damascene structure.
- a noria metal layer 64 is formed on the entire surface, and a Cu plating seed layer (not shown) is further formed thereon.
- FIG. 14 is a schematic cross-sectional view of the relevant part in the recess embedding process.
- a Cu plating layer is formed and polished by the CMP method, thereby forming the via 65, the wiring 66, the dummy via 67, and the dummy wiring 68 of the second layer 60.
- the third layer 70 and the fourth layer 80 are formed in the same procedure as the second layer 60, whereby the above-described FIG. A multilayer wiring 40 having the configuration as shown in FIG. 6 is formed.
- the multilayer wiring obtained in this way is compared with the multilayer wiring in which only the dummy wiring is formed as a dummy pattern, in the multilayer wiring in which only the dummy wiring is formed, the ung ratio of the low dielectric constant layer is low. Due to the level of lOGPa, there was no dummy via under the dummy wiring! This resulted in a decrease in reliability due to low vertical mechanical strength.
- the dummy wiring and the dummy via are formed as the dummy pattern as described above, the upper and lower dummy wirings are connected by Cu having higher mechanical strength than the low relative dielectric constant layer. . Therefore, by providing such a structure in the multilayer wiring in the circuit layout region and the peripheral region of the semiconductor device, it is possible to increase the vertical mechanical strength of the multilayer wiring.
- circuit wiring and vias are not arranged in the peripheral region, it is possible to arrange a continuous structure of dummy wirings and dummy vias over all layers of the multilayer wiring, and V is sufficient for the peripheral region. Mechanical strength can be ensured.
- dummy vias are arranged according to normal design rules, and the continuous structure of dummy wirings and dummy vias is interrupted by normal design rules.
- the dummy wiring of such part is connected to other dummy wirings as one dummy wiring.
- the interlayer insulation forming the force dual damascene structure exemplifying the case of forming the dual damascene structure of the via and the wiring in the three-layer structure of the cap layer, the low dielectric constant layer, and the etching stop layer.
- the film structure is not limited to this!
- different insulating films may be used for the via layer and the wiring layer.
- the via layer and the wiring layer are made of a material with low mechanical strength, the effect of arranging the dummy via as described above, and a continuous dummy pattern structure in the circuit layout region are formed. The effect by this can be obtained.
- the configuration of the multilayer wiring 40 and the configuration of the transistor layer 10 below the multilayer wiring 40 in the above description are not limited to the above example, and the configuration is not limited to the type of semiconductor device 1 or its requirements. It can be arbitrarily changed according to characteristics and the like.
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Abstract
多層配線の機械的強度を高める。
半導体装置(1)の回路レイアウト領域(2)の多層配線(40)内に、その複数層にわたり、回路用の配線(55),(66),(86)等を迂回するように形成されたダミーパターン構造(120),(130),(140)を形成する。また、配線が形成されない周辺領域(3)には、直線的なダミーパターン構造(100),(110)を形成する。多層配線(40)内に、複数層にわたって連続するこのようなダミーパターン構造(100),(110),(120),(130),(140)を形成することにより、その積層方向の機械的強度が高められるようになる。
Description
明 細 書
半導体装置、半導体装置の製造方法および多層配線の設計方法 技術分野
[0001] 本発明は半導体装置、半導体装置の製造方法および多層配線の設計方法に関し
、特に、層間絶縁膜に低比誘電率材料を用いた半導体装置およびその製造方法、 並びにそのような材料を用いた多層配線の設計方法に関する。
背景技術
[0002] 近年、 LSI (Large Scale Integration)をはじめとする半導体装置の高速化のため、 その多層配線を構成する層間絶縁膜の低誘電率 (Low— k)化が積極的に推し進め られている。一般的に、低比誘電率膜は、その材料の密度を低下させたり、材料中の 極性を排除したりすることで形成される。し力しながら、このようにして形成される膜は 、ヤング率等の物性値が低ぐ機械的強度が低下する。
[0003] また、従来、配線層开成には CMP (Chemical Mechanical Polishing)プロセスが広く 用いられている力 平坦性確保のため、配線層には、回路として電気的に機能する 配線のほかに、回路としては機能しないダミー配線が形成される。ダミー配線は、層 間絶縁膜の Low— kィ匕に伴う機械的強度の低下と共に、このような平坦性確保のた めだけでなぐ層間絶縁膜の機械的強度を確保する役割も担うようになってきている
[0004] さらに、 Low— k材料を配線層と同様に上下配線層間のビア層にも用いた場合に は、そのビア層の機械的強度も問題になってくるため、多層配線の積層方向(縦方 向)の機械的強度が低下し、配線の信頼性が損なわれてしまう可能性がある。そのた め、配線層と同様に、ビア層にも回路としては機能しないダミービアが設けられる。
[0005] 通常、多層配線にダミー配線およびダミービアを設ける場合には、縦方向の機械的 強度の補強という目的やプロセス上の制限から、縦方向でダミー配線の位置を揃え ておき、揃ったダミー配線間にダミービアが挿入される(例えば、特許文献 1, 2参照。
) o
特許文献 1 :特開 2006— 190839号公報
特許文献 2:特開 2006— 41244号公報
発明の開示
発明が解決しょうとする課題
[0006] 上記のように、層間絶縁膜に Low— k材料を用いた多層配線には、主にその機械 的強度を高めて信頼性を向上させるために、ダミー配線およびダミービア (ダミーパタ ーン)が設けられるようになってきている。しかし、このようなダミーパターンを、従来の ように縦方向に直線的に配置するためには、複数層にわたって、回路として機能する 配線がレイアウトされて ヽな 、領域が必要になる。
[0007] そのようなダミーパターンの配置領域は、回路用配線が配置されている領域(回路 レイアウト領域)の周辺領域では比較的確保しやすい。し力しながら、このようにして 周辺領域における縦方向の機械的強度を確保したとしても、依然、回路レイアウト領 域においては縦方向の充分な機械的強度を確保することは難しい。
[0008] 一方、回路レイアウト領域において縦方向に直線的にダミーパターンを配置すると 、そのように配置されたダミーパターンを迂回するようにして回路用配線をレイアウト する等の処理が必要になってくる。このような方法を用いると、チップ面積の増加、チ ップコストの増加といった問題が生じてくる可能性がある。
[0009] 本発明はこのような点に鑑みてなされたものであり、機械的強度が高く信頼性の高 V、多層配線を備えた半導体装置およびその製造方法を提供することを目的とする。 また、本発明は、機械的強度が高く信頼性の高い多層配線の設計方法を提供する ことを目的とする。
課題を解決するための手段
[0010] 本発明では上記課題を解決するために、多層配線を有する半導体装置において、 前記多層配線は、絶縁膜内に回路を構成する配線が形成された配線層を、少なくと も 3層有し、前記多層配線内に、第 n配線層に形成されたダミー配線と第 n+ 1配線 層に形成されたダミー配線とを接続するダミービアの中心位置と、前記第 n+ 1配線 層に形成されたダミー配線と第 n+ 2配線層に形成されたダミー配線とを接続するダ ミービアの中心位置とが異なっている部分を有することを特徴とする半導体装置が提 供される。
[0011] このような半導体装置によれば、その多層配線内に、第 n配線層と第 n+ 1配線層 のダミー配線間を接続するダミービアの中心位置と、第 n+ 1配線層と第 n+ 2配線層 のダミー配線間を接続するダミービアの中心位置とが異なって 、る部分が形成される oこれにより、第 n配線層のダミー配線と第 n+ 1配線層のダミー配線をダミービアで 接続した構造と、第 n+ 1配線層のそれとは別のダミー配線と第 n+ 2配線層のダミー 配線をダミービアで接続した構造とを、別々に設けた場合に比べ、より多くの層にわ たり連続してダミー配線およびダミービアが形成されるため、多層配線の機械的強度 が向上するようになる。
[0012] また、本発明では、多層配線を有する半導体装置の製造方法において、前記多層 配線の配線層およびビア層となる各層につ 、て配線および上下層の前記配線間を 接続するビアを配置する工程と、前記各層の前記配線および前記ビアを除く位置に ダミー配線および上下層の前記ダミー配線間を接続するダミービアを配置する工程 と、前記ダミー配線および前記ダミービアのうち、第 n配線層に配置されたダミー配線 と第 n+ 1配線層に配置された一のダミー配線との間に配置されたダミービアの中心 位置と、前記第 n+ 1配線層に配置された他のダミー配線と第 n+ 2配線層に配置さ れたダミー配線との間に配置されたダミービアの中心位置とが異なる場合であって、 前記一のダミー配線には前記第 n+ 2配線層に配置されたダミー配線との接続に用 いるダミービアが配置されず、かつ、前記他のダミー配線には前記第 n配線層に配置 されたダミー配線との接続に用いるダミービアが配置されない場合には、前記一のダ ミー配線と前記他のダミー配線とを連結して新たなダミー配線を配置する工程と、前 記各層の前記配線、前記ビア、前記ダミー配線、前記新たなダミー配線および前記 ダミービアの配置に基づ 、て前記多層配線を形成する工程と、を有することを特徴と する半導体装置の製造方法が提供される。
[0013] このような半導体装置の製造方法によれば、配線およびビアの配置後に、ダミー配 線およびダミービアを配置し、第 n配線層のダミー配線と第 n+ 1配線層の一のダミー 配線を接続するダミービアと、第 n+ 1配線層の他のダミー配線と第 n+ 2配線層のダ ミー配線を接続するダミービアとの間に一定の配置関係がある場合には、その第 n+ 1配線層の一のダミー配線と他のダミー配線とを連結して新たなダミー配線を配置す
る。そして、これらの配置に基づいて多層配線の形成が行われる。これにより、多層 配線内に、その複数層にわたる連続したダミー配線およびダミービアが形成されるた め、高い機械的強度を有する多層配線を備えた半導体装置が得られるようになる。
[0014] また、本発明では、多層配線の設計方法にぉ 、て、配線層およびビア層となる各 層につ 、て配線および上下層の前記配線間を接続するビアを配置する工程と、前記 各層の前記配線および前記ビアを除く位置にダミー配線および上下層の前記ダミー 配線間を接続するダミービアを配置する工程と、前記ダミー配線および前記ダミービ ァのうち、第 n配線層に配置されたダミー配線と第 n+ 1配線層に配置された一のダミ 一配線との間に配置されたダミービアの中心位置と、前記第 n+ 1配線層に配置され た他のダミー配線と第 n+ 2配線層に配置されたダミー配線との間に配置されたダミ 一ビアの中心位置とが異なる場合であって、前記一のダミー配線には前記第 n+ 2配 線層に配置されたダミー配線との接続に用いるダミービアが配置されず、かつ、前記 他のダミー配線には前記第 n配線層に配置されたダミー配線との接続に用いるダミ 一ビアが配置されな 、場合には、前記一のダミー配線と前記他のダミー配線とを連 結して新たなダミー配線を配置する工程と、を有することを特徴とする多層配線の設 計方法が提供される。
[0015] このような多層配線の設計方法によれば、多層配線内に、その複数層にわたる連 続したダミー配線およびダミービアが形成されるため、高 、機械的強度を有する多層 配線が得られるようになる。
発明の効果
[0016] 本発明では、半導体装置が、配線層を少なくとも 3層有する多層配線内に、第 n配 線層と第 n+ 1配線層のダミー配線間を接続するダミービアの中心位置と、その第 n + 1配線層と第 n+ 2配線層のダミー配線間を接続するダミービアの中心位置とが異 なる部分を有する構成にした。これにより、多層配線の機械的強度を向上させること が可能になり、信頼性の高い多層配線並びにそのような多層配線を備える半導体装 置が実現可能になる。
[0017] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0018] [図 1]半導体装置の要部断面模式図である。
[図 2]半導体装置レイアウトの模式図である。
[図 3]回路用配線および回路用ビアの配置工程の説明図である。
[図 4]ダミー配線の配置工程の説明図である。
[図 5]ダミービアの配置工程の説明図である。
[図 6]ダミー配線の連結工程の説明図である。
[図 7]第 1層用絶縁膜形成工程の要部断面模式図である。
[図 8]第 1層用凹部形成工程の要部断面模式図である。
[図 9]ノ リアメタル層およびメツキシード層形成工程の要部断面模式図である。
[図 10]メツキ層形成工程の要部断面模式図である。
[図 11]CMP工程の要部断面模式図である。
[図 12]第 2層用絶縁膜形成工程の要部断面模式図である。
[図 13]第 2層用凹部形成工程の要部断面模式図である。
[図 14]凹部埋め込み工程の要部断面模式図である。
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図 2は半導体装置レイアウトの模式図である。
半導体装置 1は、トランジスタを備える回路レイアウト領域 2と、その周辺領域 3から 構成される。回路レイアウト領域 2は、トランジスタのほか、トランジスタに電気的に接 続されて回路を構成する回路用の配線やビアが配置される領域である。また、周辺 領域 3は、そのような回路用の配線やビアが配置されない領域である。通常、半導体 装置 1は、この図 2に示したように、所定の処理機能ごとにブロックに分けられた複数 の回路レイアウト領域 2を有している。
[0020] 図 1は半導体装置の要部断面模式図である。
図 1に示す半導体装置 1は、回路レイアウト領域 2に形成された複数のトランジスタ およびそれらのトランジスタに接続されたプラグ等が形成されたトランジスタ層 10と、 その上に積層された多層配線 40により構成されている。
[0021] ここで、トランジスタ層 10は、シリコン (Si)基板等の半導体基板 11を用いて形成さ れた nチャネル型、 pチャネル型の各 MOSトランジスタ(nMOS, pMOS) 12を有して いる。 MOSトランジスタ 12は、例えば STI (Shallow Trench Isolation)法により形成さ れた素子分離領域 13により、トランジスタ層 10内にお 、て互 、に電気的に隔離され ている。各 MOSトランジスタ 12は、素子分離領域 13によって隔てられた所定導電型 のゥエル 12aに形成されている。
[0022] 各 MOSトランジスタ 12は、半導体基板 11上に酸ィ匕シリコン(SiO )等のゲート絶縁
2
膜 12bを介して形成された、ポリシリコン等を用いたゲート電極 12cを備えている。ゲ ート電極 12cの側壁には、 SiO等のサイドウォール 12dが形成されている。ゲート電
2
極 12cの両側の半導体基板 11内には、ソース ·ドレイン ·エクステンション領域とソー ス 'ドレイン領域を含む不純物拡散領域 12eが形成されている。ゲート電極 12cおよ び不純物拡散領域 12eの表層にはそれぞれ、低抵抗化のためシリサイド層 12fが形 成されている。
[0023] このようなトランジスタ構造上に、窒化シリコン (SiN)等の絶縁膜 14が形成され、さ らにその上に SiO等の絶縁膜 15が形成されている。そして、このトランジスタ層 10に
2
は、これら 2層の絶縁膜 14, 15を貫通してシリサイド層 12fに達する、タングステン (W )等を用いたプラグ 16が形成されている。
[0024] このようなトランジスタ層 10上に積層される多層配線 40として、ここでは第 1層 50、 第 2層 60、第 3層 70および第 4層 80からなる 4層積層構造の多層配線を例示してい る。
[0025] 第 1層 50は、キャップ層 51、低比誘電率層 52およびエッチングストップ層 53の 3層 構造の層間絶縁膜を有している。例えば、キャップ層 51は炭化シリコン (SiC)で、低 比誘電率層 52は炭素含有酸化シリコン(SiOC)で、エッチングストップ層 53は SiO
2 で、それぞれ構成される。そして、このような層間絶縁膜内に、バリアメタル層 54を介 して、ダマシン構造を有する回路用の配線 55およびダミー配線 56が形成されている
[0026] 配線 55は、トランジスタ層 10のプラグ 16上に形成されている。また、一部のダミー 配線 56は、回路レイアウト領域 2の配線 55の形成領域を除いた位置に配置され、残
りのダミー配線 56は、周辺領域 3に形成されている。
[0027] このような構成を有する第 1層 50は、多層配線 40における第 1配線層となる。
第 2層 60は、第 1層 50と同様に、例えば、 SiCで構成されたキャップ層 61、 SiOC で構成された低比誘電率層 62、および SiOで構成されたエッチングストップ層 63の
2
3層構造の層間絶縁膜を有している。そして、この層間絶縁膜内に、バリアメタル層 6 4を介して、回路用のビア 65および配線 66、並びにダミービア 67およびダミー配線 6 8が形成されている。
[0028] 一部の配線 66は、ビア 65とデュアルダマシン構造で構成され、ビア 65は、第 1層 5 0の配線 55に接続されている。同様に、一部のダミー配線 68は、ダミービア 67とデュ アルダマシン構造で構成され、ダミービア 67は、第 1層 50のダミー配線 56に接続さ れている。
[0029] このような構成を有する第 2層 60において、ビア 65およびダミービア 67が形成され ている層は多層配線 40の第 1ビア層となり、配線 66およびダミー配線 68が形成され ている層は多層配線 40の第 2配線層となる。
[0030] 第 3層 70も同様に、例えば、 SiCで構成されたキャップ層 71、 SiOCで構成された 低比誘電率層 72、および SiOで構成されたエッチングストップ層 73の 3層構造の層
2
間絶縁膜を有している。そして、この層間絶縁膜内に、ノリアメタル層 74を介して、回 路用のビア 75および配線 76、並びにダミービア 77およびダミー配線 78が形成され ている。
[0031] 一部の配線 76は、ビア 75とデュアルダマシン構造で構成され、ビア 75は、第 2層 6 0の配線 66に接続されている。同様に、一部のダミー配線 78は、ダミービア 77とデュ アルダマシン構造で構成され、ダミービア 77は、第 2層 60のダミー配線 68に接続さ れている。
[0032] このような構成を有する第 3層 70において、ビア 75およびダミービア 77が形成され ている層は多層配線 40の第 2ビア層となり、配線 76およびダミー配線 78が形成され ている層は多層配線 40の第 3配線層となる。
[0033] 第 4層 80も同様に、例えば、 SiCで構成されたキャップ層 81、 SiOCで構成された 低比誘電率層 82、および SiOで構成されたエッチングストップ層 83の 3層構造の層
間絶縁膜を有している。そして、この層間絶縁膜内に、ノリアメタル層 84を介して、回 路用のビア 85および配線 86、並びにダミービア 87およびダミー配線 88が形成され ている。
[0034] 一部の配線 86は、ビア 85とデュアルダマシン構造で構成され、ビア 85は、第 3層 7 0の配線 76に接続されている。同様に、一部のダミー配線 88は、ダミービア 87とデュ アルダマシン構造で構成され、ダミービア 87は、第 3層 70のダミー配線 78に接続さ れている。
[0035] このような構成を有する第 4層 80において、ビア 85およびダミービア 87が形成され ている層は多層配線 40の第 3ビア層となり、配線 86およびダミー配線 88が形成され ている層は多層配線 40の第 4配線層となる。
[0036] なお、上記のダミー配線 56, 68, 78, 88およひタ ービア 67, 77, 87は、半導体 装置 1が有すべき要求特性やサイズが実現されるように回路用の配線 55, 66, 76, 86およびビア 65, 75, 85の配置を決定した上で、それらの配置領域以外の領域に 、一定のルールに従って配置される。
[0037] 以上のような構成を有する半導体装置 1において注目すべきは、周辺領域 3に多 層配線 40の全層にわたって直線的に接続された連続するダミーパターン構造 100, 110が形成されるほ力、回路レイアウト領域 2にも、多層配線 40の全層あるいは複数 層にわたって連続するダミーパターン構造 120, 130, 140が形成される点にある。 なお、ダミーパターン構造 140は、第 2層 60内でダミー配線 68に接続された図示し ないダミービア、およびそれに接続された第 1層 50内の図示しないダミー配線に接 続されて、多層配線 40の全層にわたつて連続する構造が実現されて 、てもよ!/、。
[0038] ここで、回路レイアウト領域 2と周辺領域 3に形成されている各ダミーパターン構造 1 00, 110, 120, 130, 140を比較する。
まず、周辺領域 3のダミーパターン構造 100, 110では、第 1〜第 4配線層の各ダミ 一配線 56, 68, 78, 88のサイズや位置が一致しており、それらの間に形成された第 1〜第 3ビア層の各ダミービア 67, 77, 87は、それらの中心位置が一致している。
[0039] 周辺領域 3に ίま、回路用の酉己線 55, 66, 76, 86およびビア 65, 75, 85力 S形成さ れず、ダミーパターン (ダミー配線およびダミービア)の配置に制約がないため、容易
にこのような直線的に連続するダミーパターン構造 100, 110を配置することができる
[0040] 一方、回路レイアウト領域 2のダミーパターン構造 120, 130, 140のうち、ダミーパ ターン構造 120, 140では、第 3配線層のダミー配線 78のサイズが他のダミー配線 5 6, 68, 88のサイズよりも大きぐまた、ダミーパターン構造 130では、第 1配線層のダ ミー配線 56のサイズが他のダミー配線 68, 78, 88のサイズよりも大きくなつている。
[0041] さらに、回路レイアウト領域 2にあるダミーパターン構造 120, 130, 140のいずれに おいても、多層配線 40における第 2配線層と第 3配線層の間の第 2ビア層(第 3層 70 )に形成されたダミービア 77の中心位置と、第 3配線層と第 4配線層の間の第 3ビア 層(第 4層 80)に形成されたダミービア 87の中心位置が異なっている。
[0042] 回路レイアウト領域 2のダミーパターン構造 120, 130, 140がこのような配置で形 成されるのは、それらのダミーパターン (ダミー配線およびダミービア)の配置に、半 導体装置 1の要求特性やサイズを考慮して配置された回路用の配線 55, 66, 76, 8 6およびビア 65, 75, 85の制約が加わってくるためである。換言すれば、回路レイァ ゥト領域 2のダミーパターン構造 120, 130, 140は、回路レイアウト領域 2の配線層 ゃヒ、、ァ層 ίこ形成されて ヽる酉己線 55, 66, 76, 86ゃヒ、、ァ 65, 75, 85を迁回するよう【こ して、縦方向(積層方向)に連続する構造が実現されているということができる。
[0043] このように、周辺領域 3に縦方向に連続するダミーパターン構造 100, 110が形成さ れると共に、回路レイアウト領域 2にも縦方向に連続するダミーパターン構造 120, 13 0, 140が形成されることにより、層間絶縁膜としてその一部あるいは全部に低比誘電 率膜を用いた場合でも、周辺領域 3のほか、回路レイアウト領域 2の縦方向の機械的 強度を高めることが可能になる。
[0044] また、回路レイアウト領域 2のダミーパターン構造 120, 130, 140は、回路用の配 線 55, 66, 76, 86やビア 65, 75, 85を迂回するようにして配置される。そのため、 多層配線 40の回路レイアウト領域 2に縦方向に連続するダミーパターン構造 120, 1 30, 140を実現するのに当たり、配線 55, 66, 76, 86およびビア 65, 75, 85のレイ アウトを変更することを要しな 、。
[0045] したがって、チップ面積の増加や性能の低下を抑えつつ、充分な機械的強度を有
する多層配線 40を形成することができ、小型で、高性能かつ高信頼性の半導体装 置 1が実現可能になる。
[0046] なお、低比誘電率層 52, 62, 72, 82には、 SiOCのほか、比誘電率が 3. 2以下と なるような材料を用いることができる。このような比誘電率の材料を層間絶縁膜に単に 用いて多層配線を構成した場合には、その縦方向の機械的強度が低くなりやすい。 そのため、上記のようなダミーノターン構造 100, 110, 120, 130, 140を形成して 多層配線 40を構成することにより、多層配線 40の Low— kィ匕を図りつつ、その縦方 向の機械的強度を向上させることが可能になる。これにより、高性能かつ高信頼性の 半導体装置 1が実現可能になる。
[0047] 次に、上記のような構成を有する半導体装置 1の形成方法について説明する。なお
、ここでは、多層配線 40の形成プロセスについて説明し、トランジスタ層 10の形成プ ロセスについてはその説明を省略する。
[0048] 半導体装置 1の多層配線 40の形成プロセスは、大きく分けて、多層配線 40のレイ アウトを設計するステップと、レイアウト設計された多層配線 40を実際に形成するステ ップからなる。
[0049] 図 3〜図 6を参照して、多層配線 40のレイアウト設計方法について具体的に説明す る。なお、図 3〜図 6では、便宜上、多層配線 40のレイアウトを図 1に対応させた断面 図で示すが、実際のレイアウト作業は、多層配線を上から見た平面図によって行われ る。
[0050] まず、機能的に設計された回路データを基に、多層配線 40を構成する回路用の配 線 55, 66, 76, 86および回路用のビア 65, 75, 85を配置する。
図 3は回路用配線および回路用ビアの配置工程の説明図である。
[0051] 図 3に示すように、第 1層 50には、回路レイアウト領域 2の所定の位置に、配線 55を 配置する。第 2層 60には、回路レイアウト領域 2の所定の位置に、ビア 65および配線 66をそれぞれ配置する。第 3層 70には、回路レイアウト領域 2の所定の位置に、ビア 75および配線 76をそれぞれ配置する。第 4層 80には、回路レイアウト領域 2の所定 の位置に、ビア 85および配線 86をそれぞれ配置する。
[0052] これら回路用の配線 55, 66, 76, 86およびビア 65, 75, 85の配置には、コンビュ
ータを用いたいわゆる自動配線ツールを用いることができる。入力された回路データ を基に回路用の酉己線 55, 66, 76, 86およびビア 65, 75, 85を白動的に生成-酉己置 する処理内容を記述したプログラムがコンピュータ上で実行されることにより、それら 配線 55, 66, 76, 86およびビア 65, 75, 85の生成 ·配置力行われる。
[0053] 続いて、このようにして得られたレイアウト上の配線 55, 66, 76, 86およびビア 65, 75, 85が配置されていない領域に、ダミーパターンを配置していく。
図 4はダミー配線の配置工程の説明図である。
[0054] 第 1層 50には、図 4に示すように、回路レイアウト領域 2と周辺領域 3の所定の位置 にダミー配線 56, 56a, 56bを配置する。同様にして、第 2層 60の回路レイアウト領域 2と周辺領域 3の所定の位置にダミー配線 68を配置し、第 3層 70の回路レイアウト領 域 2と周辺領域 3の所定の位置にダミー酉己線 78a, 78b, 78c, 78d, 78を酉己置し、第 4層 80の回路レイアウト領域 2と周辺領域 3の所定の位置にダミー配線 88を配置する 。この段階で配置するダミー配線は、すべて同形状、かつ同サイズで配置する。
[0055] 次いで、隣接する配線層、すなわち第 n配線層と第 n+ 1配線層(ここでは n= 1, 2 , 3)において、配置した上下層のダミー配線の配置領域が縦方向で重なり、かつ、 設計ルール内でビアが配置可能な位置に、ダミービア 67, 77, 87を配置する。
[0056] 図 5はダミービアの配置工程の説明図である。
第 1層 50と第 2層 60においては、ダミー配線 56, 68間およびダミー配線 56b, 68 間にダミービア 67を配置する。第 2層 60と第 3層 70においては、ダミー配線 68, 78b 間、ダミー配線 68, 78c間およびダミー配線 68, 78間にダミービア 77を配置する。 第 3層 70と第 4層 80においては、ダミー配線 78a, 88間、ダミー配線 78d, 88間およ びダミー配線 78, 88間にダミービア 87を配置する。
[0057] なお、図 4および図 5に示したようなダミー配線 56, 56a, 56b, 68, 78a, 78b, 78 c, 78d, 88およびダミーヒ、、ァ 67, 77, 87の酉己置【こ ίま、コンピュータを用!ヽた!ヽゎゅ るダミーパターン生成ツールを用いることができる。先に配置した回路用の配線 55, 66, 76, 86およびビア 65, 75, 85の配置領域を考慮してダミー配線 56, 56a, 56b , 68, 78a, 78b, 78c, 78d, 88およびダミービア 67, 77, 87を白動的に生成,酉己 置する処理内容を記述したプログラムがコンピュータ上で実行されることにより、それ
らダミー配線 56, 56a, 56b, 68, 78, 78a, 78b, 78c, 78d, 88およひタ ービア 6 7, 77, 87の生成 '配置が行われる。
[0058] 図 4および図 5に示したようにダミーパターン、すなわちダミー配線 56, 56a, 56b, 68, 78, 78a, 78b, 78c, 78d, 88およびダミービア 67, 77, 87を配置すると、回 路レイアウト領域 2では、周辺領域 3とは異なり、隣接する 2つの配線層間でのみしか 連続するダミーパターン構造が形成されない部分が生じてくる。
[0059] すなわち、先に配置した第 2配線層の配線 66の存在により、第 3配線層のダミー配 線 78a, 78dより下や、第 1配線層のダミー配線 56aより上には、設計ルール上、ダミ 一パターンが配置されない。同様に、先に配置した第 4配線層の配線 86の存在によ り、第 3配線層のダミー配線 78b, 78cより上には、設計ルール上、ダミーパターンが 配置されない。また、先に配置した第 1配線層の配線 55の存在により、ダミー配線 78 bに接続されている第 2配線層のダミー配線 68には、それより下にダミーパターンが 配置されな 、と 、つたことも起こり得る。
[0060] そこで、ダミーパターンの連続構造が途切れる部分の各ダミー配線 56a, 78a, 78b , 78c, 78dを、同じ配線層内にある所定の別のダミー配線と連結することにより、より 多くの層にわたつて連続するダミーパターン構造を形成するようにする。
[0061] 図 6はダミー配線の連結工程の説明図である。
例えば、図 5に示したダミーパターンの連続構造が途切れる部分であって、同じ第 3 配線層にあるダミー配線 78c, 78d同士を連結し、図 6に示すように、新たなダミー配 線 78を配置する。これにより、配線 66, 86を迂回するダミーパターン構造 120のレイ アウトが得られるようになる。
[0062] 同様に、図 5に示したダミーパターンの連続構造が途切れる部分のダミー配線 56a を、同じ第 1配線層にあって、すでに縦方向全層にわたって連続するダミーパターン 構造が実現されているダミー配線 56bと連結し、図 6に示すように、新たなダミー配線 56を配置する。これにより、配線 66を迂回するダミーパターン構造 130のレイアウト が得られるようになる。
[0063] また、図 5に示したダミーパターンの連続構造が途切れる部分であって、同じ第 3配 線層にあるダミー配線 78a, 78b同士を連結し、図 6に示すように、新たなダミー配線
78を配置する。これにより、配線 66, 86を迂回するダミーパターン構造 140のレイァ ゥトが得られるようになる。
[0064] このようなダミーパターンのレイアウトは、コンピュータを用い、例えば、次のような処 理によって行われる。
すなわち、図 3に示したように自動配線ツールを用 、て設計されたレイアウトに対し 、図 4および図 5に示したようにダミーパターン生成ツールを用いてダミーパターンが 自動配置されると、まず、それによつてダミーパターンの連続構造が途切れてしまう部 分のダミー酉己線 56a, 78a, 78b, 78c, 78d力 Sコンピュータにより抽出される。
[0065] そして、コンピュータは、抽出されたダミー配線 56a, 78a, 78b, 78c, 78dのうち、 同じ層内にあって隣接するダミー配線 78c, 78d同士およびダミー配線 78a, 78b同 士を連結し、それぞれ 1つのダミー配線 78に置き換えて再配置する。また、コンビュ ータは、抽出されたダミー配線 56a, 78a, 78b, 78c, 78dのうち、同じ層内の隣接 するダミー配線がないダミー配線 56aについては、ダミー配線 56aを、それに隣接し すでに全層にわたって連続するダミーパターン構造を構成しているダミー配線 56bに 連結し、それらを 1つのダミー配線 56に置き換えて再配置する。
[0066] このような処理が行われることにより、図 6に示したようなレイアウトが得られるように なる。
なお、この図 6に示したような連結を伴うダミー配線 56, 68, 78, 88およびダミービ ァ 67, 77, 87の配置には、コンピュータを用いたいわゆるダミーパターン生成ツール を用いることができる。所定のダミー配線 56a, 78a, 78b, 78c, 78dを抽出しそれら に対して所定の連結を行う処理内容を記述したプログラムがコンピュータ上で実行さ れることにより、ダミー酉己線 56a, 78a, 78b, 78c, 78dの連結力 S行われる。
[0067] 以上、図 3から図 6に示したようにして多層配線 40の回路レイアウト領域 2とその周 辺領域 3のレイアウトを設計した後は、その設計されたレイアウトを基に、第 1層 50 (第 1配線層)、第 2層 60 (第 1ビア層および第 2配線層)、第 3層 70 (第 2ビア層および第 3配線層)、第 4層 80 (第 3ビア層および第 4配線層)を形成するためのマスクを作成 する。そして、形成されたそのマスクを用いて、多層配線 40を形成していく。
[0068] 続いて、図 7〜図 14を参照して、設計されたレイアウトを用いた多層配線 40の形成
方法について具体的に説明する。
図 7は第 1層用絶縁膜形成工程の要部断面模式図である。
[0069] まず、図 7に示すように、第 1層 50を形成するために、例えば、 SiCを成膜してキヤ ップ層 51を形成し、キャップ層 51上に SiOCを成膜して低比誘電率層 52を形成し、 低比誘電率層 52上に SiOを成膜してエッチングストップ層 53を形成する。
2
[0070] 図 8は第 1層用凹部形成工程の要部断面模式図である。
次いで、図 8に示すように、第 1層 50に形成される配線 55用およびダミー配線 56用 の凹部 150をリソグラフィとエッチングにより形成する。
[0071] 図 9はノリアメタル層およびメツキシード層形成工程の要部断面模式図である。
次いで、図 9に示すように、全面にバリアメタル層 54を形成し、さらにその上に Cuメ ツキシード層(図示せず。 )を形成する。
[0072] 図 10はメツキ層形成工程の要部断面模式図である。
次いで、図 10に示すように、メツキ法により、 Cuメツキシード層上に Cuメツキ層 151 を形成する。これにより、図 8および図 9に示した配線 55用およびダミー配線 56用の 凹部 150を、 Cuメツキ層 151によって埋め込む。
[0073] 図 11は CMP工程の要部断面模式図である。
次いで、図 11に示すように、 CMP法による平坦化処理を施し、不要な配線材料す なわちバリアメタル層 54、 Cuメツキシード層および Cuメツキ層 151を、エッチングスト ップ層 53まで研磨して除去する。これにより、図 8および図 9に示した凹部 150に第 1 層 50の配線 55およびダミー配線 56を同時に形成する。この CMP工程では、ダミー 配線 56が形成されていることにより、第 1層 50が平坦性良く形成される。そして、この ようにして形成された第 1層 50の上に、第 2層 60を形成する。
[0074] 図 12は第 2層用絶縁膜形成工程の要部断面模式図である。
第 1層 50と同様、図 12に示すように、例えば、 SiCを成膜してキャップ層 61を形成 し、キャップ層 61上に SiOCを成膜して低比誘電率層 62を形成し、低比誘電率層 62 上に SiOを成膜してエッチングストップ層 63を形成する。
2
[0075] 図 13は第 2層用凹部形成工程の要部断面模式図である。
次いで、図 13に示すように、第 2層 60に形成されるビア 65用およびダミービア 67
用の凹部 152をリソグラフィとエッチングにより形成する。さらに、第 2層 60に形成され る配線 66用およびダミー配線 68用の凹部 153をリソグラフィとエッチングにより形成 する。このとき、一部の凹部 152, 153は、デュアルダマシン構造に形成される。その 後、全面にノリアメタル層 64を形成し、さらにその上に Cuメツキシード層(図示せず。 )を形成する。
[0076] 図 14は凹部埋め込み工程の要部断面模式図である。
次いで、 Cuメツキ層を形成して、 CMP法によって研磨することにより、第 2層 60の ビア 65、配線 66、ダミービア 67およびダミー配線 68を形成する。
[0077] このようにして第 2層 60を形成した後は、第 3層 70および第 4層 80を、この第 2層 6 0と同様の手順で形成することにより、上記の図 1および図 6に示したような構成を有 する多層配線 40が形成される。
[0078] こうして得られる多層配線と、ダミーパターンとしてダミー配線のみを形成した多層 配線とを比較すると、ダミー配線のみを形成した多層配線では、低比誘電率層のャ ング率がせ ヽぜぃ lOGPa程度のために、ダミー配線の下にダミービアが存在しな!ヽ ことで、縦方向の機械的強度が低ぐ信頼性の低下を招いていた。
[0079] これに対し、上記のようにダミーパターンとしてダミー配線とダミービアを形成した場 合には、低比誘電率層よりも機械的強度の高い Cuによって上下層のダミー配線が接 続される。そのため、そのような構造を半導体装置の回路レイアウト領域とその周辺 領域における多層配線内に設けることにより、多層配線の縦方向の機械的強度を高 めることが可能になる。
[0080] このとき、周辺領域には回路用の配線やビアが配置されないため、多層配線の全 層にわたるダミー配線とダミービアの連続構造を配置することができ、周辺領域につ V、て充分な機械的強度を確保することができる。
[0081] さらに、回路用の配線やビアが多く配置される回路レイアウト領域においては、通常 の設計ルールに従ってダミービアを配置すると共に、通常の設計ルールでダミー配 線とダミービアの連続構造が途切れてしまう部分にっ 、ては、そのような部分のダミ 一配線を他のダミー配線と連結した 1つのダミー配線とする。それにより、そのような 連続構造が跨って形成される層数が増加するため、回路レイアウト領域についても充
分な機械的強度を確保することが可能になる。
[0082] なお、ダミー配線のみを形成した多層配線に比べ、ダミービアを追加したことによる Cu占有率の増カロ、さらには所定のダミー配線同士を連結することによる Cu占有率の 増加は、それによる寄生容量への影響はほとんど無視することができ、回路特性への 影響はほとんどない。
[0083] したがって、以上のような構成および形成方法を用いることにより、充分な機械的強 度を有する多層配線を形成することができ、それにより、高性能かつ高信頼性の半導 体装置を実現させることが可能になる。
[0084] なお、以上の説明では、キャップ層、低比誘電率層およびエッチングストップ層の 3 層構造にビアと配線のデュアルダマシン構造を形成する場合を例示した力 デュア ルダマシン構造を形成する層間絶縁膜の構成は、これに限定されるものではな!/、。 例えば、上記低比誘電率層に替えて、ビア層と配線層に異なる絶縁膜を用いるよう にしても構わない。その場合、ビア層と配線層の一方または両方が機械的強度の低 い材料であれば、上記のようなダミービアを配置することによる効果、および回路レイ アウト領域に連続したダミーパターン構造を形成することによる効果を得ることができ る。また、ビア層と配線層の間に、エッチングストップ層のような別の絶縁膜が形成さ れている場合にも、同様の効果を得ることができる。その場合、ビア層と配線層の間 に設ける別の絶縁膜には、比誘電率が 3. 2を上回る材料が形成されていても構わな い。
[0085] また、以上の説明における多層配線 40の構成、およびその下のトランジスタ層 10 の構成は、上記の例に限定されるものではなぐそれらの構成は、半導体装置 1の種 類やその要求特性等に応じて任意に変更可能である。
[0086] また、回路レイアウト領域には、多層配線の全層にわたって連続するダミーパター ン構造を形成した場合に、その縦方向の機械的強度を最も高めることが可能になる。 ただし、全層にわたって連続するものでなくても、上記のような連結処理を行ってダミ 一パターン構造を形成した場合には、連結処理を行わなかった場合に比べ、一定の 機械的強度向上効果を得ることが可能である。
[0087] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が
当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
1 半導体装置
2 回路レイアウト領域
3 周辺領域
10 トランジスタ層
11 半導体基板
12 MOSトランジスタ
12a ゥエル
12b ゲート絶縁膜
12c ゲート電極
12d サイドウォール
12e 不純物拡散領域
12f シリサイド層
13 素子分離領域
14, 15 絶縁膜
16 プラグ
40 多層配線
50 第 1層
51, 61, 71, 81 キャップ層
52, 62, 72, 82 低比誘電率層
53, 63, 73, 83 エッチングストップ層
54, 64, 74, 84 バリアメタル層
55, 66, 76, 86 配線
56, 56a, 56b, 68, 78, 78a, 78b, 78c, 78d, 88 ダミー配線
60 第 2層
, 75, 85 ビア
, 77, 87 ダミービア
第 3層
第 4層
0, 110, 120, 130, 140 ダミーノターン構造 , 152, 153 凹部
1 Cuメツキ層
Claims
[1] 多層配線を有する半導体装置において、
前記多層配線は、絶縁膜内に回路を構成する配線が形成された配線層を、少なく とも 3層有し、
前記多層配線内に、第 n配線層に形成されたダミー配線と第 n+ 1配線層に形成さ れたダミー配線とを接続するダミービアの中心位置と、前記第 n+ 1配線層に形成さ れたダミー配線と第 n+ 2配線層に形成されたダミー配線とを接続するダミービアの 中心位置とが異なっている部分を有することを特徴とする半導体装置。
[2] 前記多層配線の全層にわたって、前記多層配線の各配線層に形成されたダミー配 線と、前記各配線層に形成されたダミー配線間をそれぞれ接続するダミービアとによ つて構成される連続するダミーパターン構造が形成されていることを特徴とする請求 の範囲第 1項記載の半導体装置。
[3] 前記第 n配線層に形成されたダミー配線と、前記第 n+ 1配線層に形成されたダミ 一配線と、前記第 n+ 2配線層に形成されたダミー配線と、前記第 n配線層に形成さ れたダミー配線と前記第 n+ 1配線層に形成されたダミー配線とを接続するダミービ ァと、前記第 n+ 1配線層に形成されたダミー配線と前記第 n+ 2配線層に形成され たダミー配線とを接続するダミービアと、によって構成されるダミーパターン構造が、 前記第 n配線層に形成された回路を構成する配線または前記第 n+ 2配線層に形成 された回路を構成する配線を迂回するようにして形成されて 、ることを特徴とする請 求の範囲第 1項記載の半導体装置。
[4] 前記部分を、前記回路を構成する配線が配置された回路レイアウト領域に有して 、 ることを特徴とする請求の範囲第 1項記載の半導体装置。
[5] 前記回路レイアウト領域の周辺領域に、前記多層配線の全層にわたつて、前記多 層配線の各配線層に形成されたダミー配線と、前記各配線層に形成されたダミー配 線間をそれぞれ接続するダミービアとによって構成される連続するダミーパターン構 造が形成されていることを特徴とする請求の範囲第 4項記載の半導体装置。
[6] 前記第 n配線層に形成されたダミー配線と前記第 n+ 2配線層に形成されたダミー 配線とは、同サイズで形成され、前記第 n+ 1配線層に形成されたダミー配線よりも小
さなサイズで形成されていることを特徴とする請求の範囲第 1項記載の半導体装置。
[7] 前記絶縁膜に、比誘電率が 3. 2以下の材料が用いられていることを特徴とする請 求の範囲第 1項記載の半導体装置。
[8] 前記配線層の下層に、比誘電率が 3. 2以上の材料を用いて構成された層が設け られていることを特徴とする請求の範囲第 7項記載の半導体装置。
[9] 多層配線を有する半導体装置の製造方法にお V、て、
前記多層配線の配線層およびビア層となる各層につ 、て配線および上下層の前 記配線間を接続するビアを配置する工程と、
前記各層の前記配線および前記ビアを除く位置にダミー配線および上下層の前記 ダミー配線間を接続するダミービアを配置する工程と、
前記ダミー配線および前記ダミービアのうち、第 n配線層に配置されたダミー配線と 第 n+ 1配線層に配置された一のダミー配線との間に配置されたダミービアの中心位 置と、前記第 n+ 1配線層に配置された他のダミー配線と第 n+ 2配線層に配置され たダミー配線との間に配置されたダミービアの中心位置とが異なる場合であって、前 記一のダミー配線には前記第 n+ 2配線層に配置されたダミー配線との接続に用い るダミービアが配置されず、かつ、前記他のダミー配線には前記第 n配線層に配置さ れたダミー配線との接続に用いるダミービアが配置されな 、場合には、前記一のダミ 一配線と前記他のダミー配線とを連結して新たなダミー配線を配置する工程と、 前記各層の前記配線、前記ビア、前記ダミー配線、前記新たなダミー配線および 前記ダミービアの配置に基づいて前記多層配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
[10] 配置された前記ダミー配線の中に、前記第 n配線層または前記第 n+ 2配線層にお V、て孤立するダミー配線が存在する場合には、前記孤立するダミー配線をそれと同 一配線層内にある前記ダミー配線と連結して新たなダミー配線を配置する工程を有 し、
前記各層の前記配線、前記ビア、前記ダミー配線、前記新たなダミー配線および 前記ダミービアの配置に基づいて前記多層配線を形成することを特徴とする請求の 範囲第 9項記載の半導体装置の製造方法。
[11] 前記各層の前記配線および前記ビアを除く位置に前記ダミー配線および前記ダミ 一ビアを配置する工程においては、
前記配線および前記ビアの配置を変更することなぐ前記各層の前記配線および 前記ビアを除く位置に前記ダミー配線および前記ダミービアを配置することを特徴と する請求の範囲第 9項記載の半導体装置の製造方法。
[12] 前記一のダミー配線と前記他のダミー配線とを連結して前記新たなダミー配線を配 置する工程においては、
前記新たなダミー配線を配置することにより、前記多層配線の全層にわたって、前 記新たなダミー配線を含む前記ダミー配線と前記ダミービアとによって構成される連 続するダミーパターン構造を形成することを特徴とする請求の範囲第 9項記載の半導 体装置の製造方法。
[13] 前記配線および前記ビアを配置する工程にお!、ては、
前記配線および前記ビアを回路レイアウト領域に配置し、
前記一のダミー配線と前記他のダミー配線とを連結して前記新たなダミー配線を配 置する工程においては、
前記回路レイアウト領域に配置されている前記一のダミー配線と前記他のダミー配 線とを連結して前記新たなダミー配線を配置することを特徴とする請求の範囲第 9項 記載の半導体装置の製造方法。
[14] 前記ダミー配線および前記ダミービアを配置する工程にぉ 、ては、
前記回路レイアウト領域の周辺領域に、前記多層配線の全層にわたって、前記ダミ 一配線と前記ダミービアとによって構成される連続するダミーパターン構造を形成す ることを特徴とする請求の範囲第 13項記載の半導体装置の製造方法。
[15] 前記多層配線を形成する工程においては、
前記各層の形成について、
絶縁膜を形成する工程と、
形成された前記絶縁膜の前記配線、前記ビア、前記ダミー配線、前記新たなダミー 配線または前記ダミービアを形成する位置に凹部を形成する工程と、
前記凹部が形成された前記絶縁膜の全面に配線材料を堆積する工程と、
堆積された前記配線材料に対して平坦化処理を行って前記凹部に前記配線材料 を埋め込む工程と、
を有することを特徴とする請求の範囲第 9項記載の半導体装置の製造方法。
[16] 多層配線の設計方法において、
配線層およびビア層となる各層につ 、て配線および上下層の前記配線間を接続 するビアを配置する工程と、
前記各層の前記配線および前記ビアを除く位置にダミー配線および上下層の前記 ダミー配線間を接続するダミービアを配置する工程と、
前記ダミー配線および前記ダミービアのうち、第 n配線層に配置されたダミー配線と 第 n+ 1配線層に配置された一のダミー配線との間に配置されたダミービアの中心位 置と、前記第 n+ 1配線層に配置された他のダミー配線と第 n+ 2配線層に配置され たダミー配線との間に配置されたダミービアの中心位置とが異なる場合であって、前 記一のダミー配線には前記第 n+ 2配線層に配置されたダミー配線との接続に用い るダミービアが配置されず、かつ、前記他のダミー配線には前記第 n配線層に配置さ れたダミー配線との接続に用いるダミービアが配置されな 、場合には、前記一のダミ 一配線と前記他のダミー配線とを連結して新たなダミー配線を配置する工程と、 を有することを特徴とする多層配線の設計方法。
[17] 前記各層の前記配線および前記ビアを除く位置に前記ダミー配線および前記ダミ 一ビアを配置する工程においては、
前記配線および前記ビアの配置を変更することなぐ前記各層の前記配線および 前記ビアを除く位置に前記ダミー配線および前記ダミービアを配置することを特徴と する請求の範囲第 16項記載の多層配線の設計方法。
[18] 前記一のダミー配線と前記他のダミー配線とを連結して前記新たなダミー配線を配 置する工程においては、
前記新たなダミー配線を配置することにより、全層にわたって、前記新たなダミー配 線を含む前記ダミー配線と前記ダミービアとによって構成される連続するダミーバタ ーン構造を形成することを特徴とする請求の範囲第 16項記載の多層配線の設計方 法。
[19] 前記配線および前記ビアを配置する工程にお!、ては、
前記配線および前記ビアを回路レイアウト領域に配置し、
前記一のダミー配線と前記他のダミー配線とを連結して前記新たなダミー配線を配 置する工程においては、
前記回路レイアウト領域に配置されている前記一のダミー配線と前記他のダミー配 線とを連結して前記新たなダミー配線を配置することを特徴とする請求の範囲第 16 項記載の多層配線の設計方法。
[20] 前記ダミー配線および前記ダミービアを配置する工程にぉ 、ては、
前記回路レイアウト領域の周辺領域に、全層にわたって、前記ダミー配線と前記ダ ミービアとによって構成される連続するダミーパターン構造を形成することを特徴とす る請求の範囲第 19項記載の多層配線の設計方法。
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